Universidad Nacional Autónoma de México

Facultad de Ingeniería

Laboratorio de Diseño Digital Moderno

Practica 7

“Uso básico del flip-flop tipo D”

Ilse Daniela Varela Ruiz

Profesor: Alberto Navarrete Hernández

Grupo: 6

Grupo de teoría: 2

Semestre 2023-1

Fecha de entrega: 04/10/22

 Introducción

Flip-Flop.

El "Flip-flop" es el nombre común que se le da a los dispositivos de dos estados,

que sirven como memoria básica para las operaciones de lógica secuencial. Los
Flip-flops son muy usados para el almacenamiento y transferencia de datos
digitales y se usan normalmente en unidades llamadas "registros", para el
almacenamiento de datos numéricos binarios.

Flip-Flop D.

El término "D", significa dato; este "flip-flop" almacena el valor que está en la línea
de datos. Se puede considerar como una celda básica de memoria. Un "flip-flop"
D, se puede hacer con un "flip-flop" "set/reset", uniendo la salida set (estado alto)
con la salida reset (estado bajo), a través de un inversor.
 Desarrollo

Actividad 1
Realizar el programa correspondiente al uso básico del flip-flop tipo D

Código VDHL.
Library IEEE;

Use IEEE.Std_logic_1164.all;

Use IEEE.Std_logic_Arith.all;

Use IEEE.Std_logic_unsigned.all;

Entity ff_d is

Port (clk_d: in std_logic;

rst: in std_logic;

d: in std_logic;

qn: out std_logic;

q: out std_logic);

end ff_d;

architecture behavioral of ff_d is

begin

process (clk_d,d,rst)

variable qestado: std_logic;

begin

if (rst='0')then

qestado:=d;
 end if;

q<=qestado;

qn<=not qestado;

end process;

end behavioral;

Actividad 2
Implementar el programa de acuerdo al esquema proporcionado, anotar en las
conclusiones qué creen que está haciendo el circuito.

Código VDHL.
Library IEEE;

Use IEEE.Std_logic_1164.all;

Use IEEE.Std_logic_Arith.all;

Use IEEE.Std_logic_unsigned.all;
Entity ff_d2 is

Port (clk_d: in std_logic;

rst: in std_logic;

d: in std_logic_vector(1 downto 0);

qn: out std_logic_vector(1 downto 0);

q: out std_logic_vector(1 downto 0));

end ff_d2;

architecture behavioral of ff_d2 is

begin

process (clk_d,d,rst)

variable qestado: std_logic_vector(1 downto 0);

begin

if (rst='0')then

qestado:=d;

end if;

q<=qestado;

qn<=not qestado;

end process;

end behavioral;
 Conclusiones
Por lo que entendí realizando la investigación de la introducción el esquema se ve muy parecido a
un registro de desplazamiento con entradas en serie y salidas en paralelo.