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Universidad Autónoma de Nuevo León

Facultad de Ingeniería Mecánica y Eléctrica

Practica 3
Materia: Laboratorio de sistemas digitales
Maestro: Carlos Alberto Exena Cantú
GRUPO:205

Nombre Matricula Carrera

Kevin ricardo 1731042 IAS
venegas carranza
Catalina Olivares 1843942 ITS
Hernández

21/09/22
OBJETIVOS PARTICULARES Durante el desarrollo de esta sesión el alumno
implementará los operadores lógicos And, Or, Nand, Nor y Exor de cuatro
entradas en un solo Circuito Integrado (Chip), un Dispositivo Lógico Programable
(PLD), con la ayuda del programa de captura esquemática (Schematic) y
comprobando sus tablas de verdad por medio de la simulación del programa
PROTEUS. ELEMENTOS DE COMPETENCIA Crear un nuevo proyecto utilizando
el programa ispLEVER Classic. Proporcionando la información del nombre y
ubicación del archivo, y seleccionar el tipo de diseño. Seleccionar la Familia PLD,
Gal, dispositivo y tipo de empaque. Crear una nueva fuente (New Source)
definiendo el nombre del archivo y elaborar el diagrama de conexiones con los
pasos de componentes, conectores, variables, definir nodo de entrada o salida, así
como la asignación del número de terminal, de los operadores And, Or, Nand, Nor
y Exor, todos de cuatro entradas, por medio de la captura esquemática
(Schematic). Obtener los archivos de reporte (RPT) y Programación (JED) del
PLD. Utilizar el programa PROTEUS para efectuar la simulación utilizando el PLD
AM22V10 cargando el archivo JEDEC generado anteriormente. Comunicar el
procedimiento y los resultados obtenidos en forma oral y por medio de un reporte
escrito.

MATERIAL A UTILIZAR
Programas de aplicación (software): • IspLEVER Classic • Microsoft Word
(reporte) • Proteus
TABLAS DE VERDAD DE TODOS LOS OPERADORES
M ABCD And Or Exor Nand Nor
0 0000 0 0 0 1 1
1 0001 0 1 1 1 0
2 0010 0 1 1 1 0
3 0011 0 1 0 1 0
4 0100 0 1 1 1 0
5 0101 0 1 0 1 0
6 0110 0 1 0 1 0
7 0111 0 1 1 1 0
8 1000 0 1 1 1 0
9 1001 0 1 0 1 0
10 1010 0 1 0 1 0
11 1011 0 1 1 1 0
12 1100 0 1 0 1 0
13 1101 0 1 1 1 0
14 1110 0 1 1 1 0
15 1111 1 1 0 0 0

IMAGEN DE LA DISTRIBUCIÓN DE TERMINALES PINOUT

IMAGEN DE LA CAPTURA ESQUEMÁTICA

 IMAGEN DE ABV

DIAGRAMA EN PROTEUS
 CUESTIONARIO
¿Cuál es el significado de la palabra GAL?
Generic Array Logic.
¿Cuántas Entradas máximo puede tener el de GAL22V10?
22 entradas máximo.
¿Cuántas Salidas máximo puede tener el de GAL22V10?
10 salidas máximo.
¿Cuál es el significado de JEDEC?
Joint Electron Device Engineering Council, cuerpo de estandarización para
semiconductores que pertenece a la EIA.

CONCLUSIONES:
Kevin ricardo venegas carranza: Para esta práctica puedo concluir que se nos facilita el
proceso del diseño de un circuito, realizamos las tablas de verdad de cada uno de los operadores
y se implementó el circuito en el programa PROTEUS.

Catalina Olivares Hernández:

En esta practica se utilizaron las compuertas lógicas diferentes a las primeras que usamos y voy
entendiendo mejor su funcionamiento, se me complica un poco la tabla de verdad con cuatro
entradas.

RECOMENDACIONES:
Identificar las tablas de verdad de cada uno de los operadores y la distribución de
terminales pinout de nuestro componente con ayuda del programa ispLEVER.
Después podemos implementar el circuito en el programa PROTEUS para poner en
simulación nuestro circuito ya con el archivo cargado y ver que todo funciona
correctamente.
REFERENCIAS BIBLIOGRÁFICAS:
Manual de laboratorio de sistemas electrónicos digitales. Autores: Juan Ángel Garza
Garza, Dra. Norma Patricia Puente Ramírez e M.C. Jesús Daniel Garza Camarena.
Grabaciones de clase.

https://youtu.be/f6NNHGoXA0E