Laboratorio #1: Álgebra Booleana y técnicas de

reducción
Antonio José Patiño Torres, T00056470.
Universidad Tecnológica de Bolívar.

C5-4: Ten rules for Boolean reduction were given in the table 5-2 (W. Kleitz
- Digital Electronics a practial approach) the 10th rule states the following:

1. A + AB = A + B

2. A + AB = A + B

(a) Create a block design file (prob_c5_4.bdf) and a vector waveform file
(prob_c5_4.vwf) to prove that both equations in (1) and both equations in
(2) are equivalent.

(b) Create a VHDL file (prob_c5_4.vhd) and a vector waveform file

(prob_c5_4.vwf) to prove that both equations in (1) and both equations in
(2) are equivalent.

Desarrollo
Para entender mejor el resultado de las simulaciones que se van a describir mas
adelante en este documento es necesario tener a la mano una tabla de verdades de
las expresiones (1) y (2):

Figura 1 . Tabla de verdades. Tomado de: Digital Electronics a practical aproach. p.

165.
 SISTEMAS DIGITALES I 2

Punto 1
1.a Se creó un block design file y un vector waveform file usando el IDE quartus
II web edition.

Figura 2 . Block diagram del punto 1. Como se puede observar C y C_equiv son las
salidas correspondientes de cada expresión

Figura 3 . Vector waveform file de la figura 2. Como se puede observar C y C_equiv

son equivalentes (C y C_equiv son verdad cuando A o B son verdad) y ademas
corresponden a las salidas de figura 1

1.b Se creó un VHDL file y un vector waveform file usando el IDE quartus II
web edition.
1 LIBRARY ieee ;
2
3 use ieee . std_logic_1164 . all ;
4
5 entity ws1 is
6 port (
7 a , b : in std_logic ;
8 c , c_equiv : out std_logic ) ;
9 end ws1 ;
10
 SISTEMAS DIGITALES I 3

11 architecture arc of ws1 is

12 begin
13 c <= ( a OR b ) ;
14 c_equiv <= a OR (( not a ) AND b ) ;
15 end arc ;

Figura 4 . Vector waveform file generado a partir del codigo en la entidad ws1. Como
se puede observar C y C_equiv son equivalentes (C y C_equiv son verdad cuando A
o B son verdad) y ademas corresponden a las salidas de figura 1

Punto 2
2.a Se creó un block design file y un vector waveform file usando el IDE quartus
II web edition.

Figura 5 . Block diagram del punto 2. Como se puede observar C y C_equiv son las
salidas correspondientes de cada expresión
 SISTEMAS DIGITALES I 4

Figura 6 . Vector waveform file de la figura 5. Como se puede observar C y C_equiv

son equivalentes (C y C_equiv son verdad siempre y cuando A no sea verdad y B sea
falso) y ademas corresponden a las salidas de figura 1

2.b Se creó un VHDL file y un vector waveform file usando el IDE quartus II
web edition.
1 LIBRARY ieee ;
2
3 use ieee . std_logic_1164 . all ;
4
5 entity ws2 is
6 port (
7 a , b : in std_logic ;
8 c , c_equiv : out std_logic ) ;
9 end ws2 ;
10
11 architecture arc of ws2 is
12 begin
13 c <= (( not a ) OR b ) ;
14 c_equiv <= ( not a ) OR ( a AND b ) ;
15 end arc ;

Figura 7 . Vector waveform file generado a partir del codigo en la entidad ws2. Como
se puede observar C y C_equiv son equivalentes y ademas corresponden a las salidas
de figura 1
SISTEMAS DIGITALES I 5

Bibliografía
[1] Kleitz, W. (2009). Digital Electronics: A practical approach with VHDL.
Prentice Hall.