Apéndice E

Equipo experimental

E.1. Generación de las señales de los interruptores

En el Capítulo 6 se ha visto que el modulador PWM del DSP (dSPACE) entrega las
funciones de conmutación (Sap, S an , Sbp, Sbn , Scp, Scn ) que, a su vez, son las señales de
conmutación de los interruptores del convertidor (S1, S22, S3, S44, S5, S66). Es necesario
obtener las señales de conmutación de los seis interruptores restantes, tarea que se realiza
mediante simples puertas inversoras, tal como muestra la figura E.1. De esta manera, se tienen
las doce señales de conmutación que requiere el convertidor NPC.

U1A
J8 J9
1 2
1 1
2 2
7414
Sap,San' S11,S2
U1B

3 4

7414

U1C
J4 J10
5 6
1 1
2 2
7414
Sbp,Sbn' S33,S4
U1D

9 8

7414

U1E
J5 J11
11 10
1 1
2 2
7414
Scp,Scn' S55.S6
U1F

13 12

7414

Figura E.1. Puertas inversoras para obtener las señales S11, S2, S33, S4, S55 y S6.

− 341 −
Equipo experimental Apéndice E
¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯

E.2. Línea retardo y etapa amplificadora (buffer)

En cada una de las doce señales de conmutación del convertidor NPC, se ha incorporado una
línea de retardo, que retrasa el flanco de subida aproximadamente 1 µs, tiempo escogido
teniendo en cuenta que los IGBT conmutan aproximadamente en 300 ns. Este retardo se
consigue con el circuito RC (12 kΩ, 270 pF) y dos puertas inversoras (7414) con histéresis.
Existen otras opciones para generar el tiempo muerto, por ejemplo, mediante registros de
desplazamiento. Además, regulando el reloj del registro se pueden obtener retardos variables.
Sin embargo, es necesario un chip por señal y el circuito impreso resultante ocupa un espacio
significativo. Por esta razón, se ha optado por la línea de retardo de la figura E.2.

Teóricamente, la señal obtenida después de la línea de retardo puede emplearse para atacar el
driver de cada interruptor. No obstante, la etapa de entrada de los drivers de cada interruptor
está constituida por un optoacoplador, donde la activación del fotodiodo del optoacoplador
requiere una corriente mínima, que la puerta inversora (7414) de la línea de retardo no es capaz
de entregar. Por tanto, se añade una etapa amplificadora, implementada con un buffer en
colector abierto (7406) y una resistencia que limita la corriente (470 Ω), en serie con el
fotodiodo del optoacoplador.

J1
J8
C20 C19 C18 C17 C16 C15 1
2 C14 C13 2
1 100 n 100 n 100 n 100 n 100 n 100 n 10 u 100 n R1 J5
MASA DSP CON2
1
U3E U3D U1A
J7 470 2
R13 11 10 9 8 1 2 3
1 12 k 4
2 D1 C1 R2 5
3 270 pF 6
7414 7414 7406
4 1N4148 7
U3F U3C U1B
5 470 8
6 R14 13 12 5 6 3 4 9
7 12 k 10
8 D2 C2 R3 11
9 270 pF 12
7414 7414 7406
10 1N4148 U1C
U3A U3B
11 470 CONVERTIDOR
12 R15 1 2 3 4 5 6
12 k
CON12 D3 C3 R4
270 pF 7414 7414 7406
1N4148 U4E U4D U1D
470
R16 11 10 9 8 9 8
12 k
D4 C4 R5
270 pF 7414 7414 7406
1N4148 U4F U4C U1E
470
R17 13 12 5 6 11 10
12 k
D5 C5 R6
270 pF 7414 7414 7406
1N4148 U4A U4B U1F
470
R18 1 2 3 4 13 12
12 k
D6 C6 R7 J3
270 pF 7414 7414 7406
1N4148 1
U5E U5D U2A
470 2
R19 11 10 9 8 1 2 3
12 k 4
D7 C7 R8 5
270 pF 6
7414 7414 7406
1N4148 7
U5F U5C U2B
470 8
R20 13 12 5 6 3 4 9
12 k 10
D8 C8 R9 11
270 pF 12
7414 7414 7406
1N4148 U5A U5B U2C
470 CONVERTIDOR
R21 1 2 3 4 5 6
12 k
D9 C9 R10
270 pF 7414 7414 7406
1N4148 U6E U6D U2D
470
R22 11 10 9 8 9 8
12 k
D10 C10 R11
270 pF 7414 7414 7406
1N4148 U6F U6C U2E
470
R23 13 12 5 6 11 10
12 k
D11 C11 R12
270 pF 7414 7414 7406
1N4148 U6A U6B U2F
470
R24 1 2 3 4 13 12
12 k
D12 C12
270 pF 7414 7414 7406
1N4148

Figura E.2. Líneas de retardo y amplificadores para las doce señales de conmutación.

− 342 −
Apéndice E Equipo experimental
¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯

E.3. Rama del convertidor

La figura E.3 muestra una rama completa del convertidor. Se observan los cuatro
interruptores, con sus respectivos drivers y los dos diodos de potencia con conexión al punto
medio. En cada interruptor se ha previsto la adición de un snubber, que finalmente no se ha
implementado, al comprobarse experimentalmente la correcta conmutación del convertidor.

F1

VP
FUSE
+VCC_A C4 D3
100nF MUR1560
1 2

ISO1 R25
2 6N137 8 C2 47
J1 100nF R5 BD679

2
R1 R2 R3 1K Q2
1

5
6
8
560 2K2 10K R6
2 2 100
+ 6
+
7 1 C37
CONTROL1 3 1nF
-
3 LM311 Q1 12N60C3D
U1 BD680 Q3

4
1

3
5 7 Z1 C1 R4 C3

GND_A
5.1V 100nF 10K
C5
100nF 100nF
GND_A

-VCC_A
D1
1 2

MUR1560

+VCC_B D4
C13 MUR1560
1 2

ISO2 R26
2 6N137 8 C11 100nF 47
J2 100nF R11 BD679

2
R7 R8 R9 1K Q5
1
5
6
8

560 2K2 10K R12

2 2 100
+ 6
+
7 1 C38
CONTROL2 3 1nF
-
3 LM311 Q4 12N60C3D
U2 B680 Q6
4
1

3
5 7 Z2 C10 R10 C12

GND_B
5.1V 100nF 10K

100nF C14
GND_B

-VCC_B 100nF

V0 Vfase_A

+VCC_C C22 D5
100nF MUR1560
1 2

ISO3 R27
2 6N137 8 C20 47
J3 100nF R17 BD679
2

R13 R14 R15 1K Q8

1
5
6
8

560 2K2 10K R18

2 2 100
+ 6
+
7 1 C39
CONTROL3 3 1nF
-
3 LM311 Q7 12N60C3D
U3 BD680 Q9
4
1

5 7 Z3 C19 R16 C21

GND_C

5.1V 100nF 10K

C23
100nF 100nF
GND_C

-VCC_C D2
2 1

MUR1560
+VCC_D D6
C31 MUR1560
1 2

ISO4 R28
2 6N137 8 C29 100nF 47
J4 100nF R23 BD679
2

R19 R20 R21 1K Q11

1
5
6
8

560 2K2 10K R24

2 2 100
+ 6
+
7 1 C40
CONTROL4 3 1nF
-
3 LM311 Q10 12N60C3D
U4 B680 Q12
4
1

5 7 Z4 C28 R22 C30

GND_D

5.1V 100nF 10K

100nF C32
GND_D

-VCC_D 100nF F2
VN

FUSE

Figura E.3. Rama del convertidor.

− 343 −
Equipo experimental Apéndice E
¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯¯

E.4. Sensores

Con la finalidad de simplificar el diseño, se ha realizado un único circuito impreso para los
sensores. En una placa se integra un sensor de tensión (LEM LV 25-P) y un sensor de corriente
(LEM LA 25-NP), tal como muestra la figura E.4. Será necesario emplear tantos circuitos
impresos como tensiones y corrientes a medir.

La salida de los sensores se ha ajustado para entregar tensiones comprendidas entre ± 5 V.

Además, se ha añadido, en cada salida, dos zener en antiserie de 9.1 V, como protección para
las entradas analógicas del DSP, que admiten tensiones dentro del margen ± 10 V.

R1 LEM LV 25-P1
1 3
J1 +HT -Vcc
15K 4
2 C1 +Vcc
1 100 n 2 5 C4
-HT M R2 C2
CON2 100 n 10 u

180

LEM LA 25-NP1 C5
C3
10 u 100 n J3
1 10 1
2
2 9 3
4
3 8 5
CON5
J2 4 7 D4 D3
2 5 6 9v1 9v1
1
+Vcc

-Vcc

D2 D1
M

CON2
9v1 9v1

R3

200

Figura E.4. Placa de sensores.

− 344 −