CIRCUITOS LOGICOS

DIGITALES
DISEÑO DE CIRCUITOS LÓGICOS
COMBINACIONALES

2
Logro

Al finalizar la unidad el alumno diseña,

simula e implementa circuitos lógicos
combinacionales mediante el uso del
álgebra de boole, los mapas de karnaugh
y la adecuada selección de las puertas
lógicas.
3
5. Diseño de Circuitos Lógicos
Combinacionales
Procedimiento:

 Tabla de verdad.
 Simplificación de las funciones lógicas.
 Selección de las compuertas lógicas.
 Simulación.
 Implementación.

4
5. Diseño de Circuitos Lógicos
Combinacionales
Ejercicio:
Diseñar un circuito que permita convertir
números con signo de 4 bits a complemento a 2.

5
5. Diseño de Circuitos Lógicos
Combinacionales
A B C D F1 F2 F3 F4
1. Tabla de Verdad 0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 0
Se construye la tabla de 0 0 1 1 0 0 1 1
verdad con las 0 1 0 0 0 1 0 0
condiciones del problema 0 1 0 1 0 1 0 1
planteado. 0 1 1 0 0 1 1 0
0 1 1 1 0 1 1 1
Por ejemplo: 1 0 0 0 0 0 0 0
-2 = 1010 en la entrada 1 0 0 1 1 1 1 1
-2 = 1110 en la salida 1 0 1 0 1 1 1 0
1 0 1 1 1 1 0 1
1 1 0 0 1 1 0 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 1 0
6
1 1 1 1 1 0 0 1
5. Diseño de Circuitos Lógicos
Combinacionales
2. Simplificación de las funciones lógicas

AD+AC+AB BC’D’+AB’D+AB’C+A’B 7
5. Diseño de Circuitos Lógicos
Combinacionales

CD’+AC’D+A’C D
8
5. Diseño de Circuitos Lógicos
Combinacionales
3. Selección de las compuertas

Compuertas Básicas
F1 = AB + AD + AC
F2 = A’B + BC’D’ + AB’D + AB’C
F3 = CD’ + A’C + AC’D
F4 = D

9
5. Diseño de Circuitos Lógicos
Combinacionales
4. Simulación
U1:A U5:D
A A 1 2 NA A
12
0 11 U6:B
U1:B B 13 4
74LS04
6
B 3 4 NB U7:A 5
B 0 A 1
74LS08
U6:C
U1:C
74LS04 D
3 74LS32 9
F1
2 8
C 5 6 NC 10 ?
C 0 74LS08 U7:B
U1:D
74LS04
A4 74LS32
6
D 13 12 ND C 5
D 0
74LS08
74LS04

U2:A
NA 1
3
B 2 U4:A
1
U2:B
74LS08 3
B 4 U2:C 2
6 9
NC 5 8 74LS32
ND 10 U4:C
74LS08 9 F2
8
U2:D
74LS08
10 ?
A 12 U3:A
11 1 74LS32
NB13 3
C 2 U4:B
74LS08 4
U3:B 74LS08 6
A 4 U3:C 5
6 9
NB 5 8 74LS32
D 10
74LS08
74LS08

U3:D
NA12
11
C 13 U4:D
12
74LS08 11
U5:A 13
C 1 U6:A
3 74LS32 1
ND 2 3 F3
2 ?
U5:B
74LS08
A 4 U5:C 74LS32
6 9
NC 5 8
D 10
74LS08
74LS08
10
D F4
?
5. Diseño de Circuitos Lógicos
Combinacionales
5. Implementación

11
MÉTODOS DE SIMPLIFICACIÓN
DE FUNCIONES LÓGICAS

12
Métodos de simplificación de
Funciones Lógicas

 Simplificación por inspección.

Usando los axiomas, teoremas y leyes del
Algebra de Boole.

 Simplificación por métodos gráficos y

algorítmicos.
Mapas de Karnaugh
Método de Quine-McCluskey
Maurice Karnaugh

Doctor en Física de la
Universidad de Yale

Trabajo en los Laboratorios

Bell de 1952-1966
Trabajo en IBM de 1966-
1989
Mapas de Karnaugh
Es una herramienta gráfica que se utiliza para
simplificar una función lógica o convertir una
tabla de verdad en su correspondiente
circuito lógico mediante un proceso simple y
ordenado.

La utilidad práctica de los mapas de

Karnaugh está limitada a tres, cuatro o hasta
cinco variables.
Formato del mapa de Karnaugh
Para dos entradas:
B 0 1
A
A B F
0 0 1
0
0 1 0
1 0 0 1
1 1 1
Formato del mapa de Karnaugh
Para tres entradas:

A B C F
0 0 0 0 1
BC BC BC BC
1 0 0 1 1
2 0 1 0 0 A
0 1 3 2
3 0 1 1 1
A
4 1 0 0 0 4 5 7 6

5 1 0 1 0
6 1 1 0 0
7 1 1 1 1
Formato del mapa de Karnaugh
Para cuatro entradas:
A B C D F
0 0 0 0 0 1
1 0 0 0 1 1
2 0 0 1 0 0
3 0 0 1 1 1
4 0 1 0 0 0 1
0 3 2
5 0 1 0 1 1
6 0 1 1 0 0
7 0 1 1 1 0 4 5 7 6
8 1 0 0 0 0
9 1 0 0 1 0
12 13 15 14
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 0
8 9 11 10
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 1
Proceso de Simplificación
Después de obtener el mapa de Karnaugh de
una suma de productos, la expresión mínima se
obtiene agrupando los unos y determinando la
expresión mínima (suma de productos) a partir
del mapa.

Debemos agrupar los unos del mapa de

Karnaugh de acuerdo con algunas reglas que
nos permitan maximizar el tamaño de los
grupos y minimizar el número de grupos.
SIMPLIFICACIÓN POR KARNAUGH
 1) Realizar agrupaciones de 1's, con sus adyacentes, lo
mayor posibles, pero siempre en cantidades potencias de 2.
 2) No dejar ningún 1 sin agrupar. Puede ocurrir que un 1
pertenezca a más de una agrupación. No se pueden coger
agrupaciones totalmente contenidas en otras.
 3) Por cada agrupación de 1's resulta un producto de
variables. Cuanto más 1's se agrupen, más sencilla resultará
la expresión de esa agrupación.
 4) En cada agrupación, cada una de las variables puede
aparecer en alguno de los siguientes casos:
 a) Si siempre vale 1 -----> Se pone afirmada.
 b) Si siempre vale 0 -----> Se pone negada.
 c) Si cambia de valor (50% de los casos un valor y el otro
50% otro valor) -----> No se pone.
 5) La expresión de la función booleana será la suma lógica
de todos los productos que hayan salido (expresión como
Suma de Productos)
Mapas de Karnaugh de 3 variables
BC BC BC BC
00 01 11 10
0 1 3 2
A 0 1 1 1 0
4 5 7 6
A 1 0 1 1 0

F = C + AB

• Una celda a 1 implica a 3 variables

• Dos celdas adyacentes a 1 implican a 2 variables
• Cuatro celdas adyacentes a 1 implican a 1 variable
• Ocho celdas adyacentes a 1 constituyen función de valor 1
Ejemplo para tres entradas

BC BC BC BC

A
Mapa de Karnaugh de 4 variables
CD CD CD CD
00 01 11 10
A B 00
A B 01
A B 11
A B 10

• Una celda a 1 implica a 4 variables

• Dos celdas adyacentes a 1 implican a 3 variables
• Cuatro celdas adyacentes a 1 implican a 2 variables
• Ocho celdas adyacentes a 1 implican a 1 variable
• Dieciséis celdas adyacentes a 1 constituyen función de valor 1
Ejemplo para cuatro entradas
Ejemplos
Simplificar:
 Verificar que se encuentra en SOP Estándar
 Obtener Tabla de Verdad:

 Trasladar al Mapa de
 Karnaugh

26
X =ABC D +AB CD +AB C D +AB C D +
ABCD+ABCD

00 01 11 10
CD CD CD CD
00 01 11 10
A B 00 Intentar con
1
AB reducciones
01 1 1
booleanas
AB
11 1 1
AB
10 1

X = ABD + ABC + CD
Z= BCD+BCD+ CD+BCD+ABC
Z= BCD+BCD+ CD+BCD+ABC

CD CD CD CD
00 01 11 10
AB 00 1 1 1 1
AB 01 1 1 1
AB 1
11 1 1
AB
10 1 1
X= C +AB + BD
Dado un circuito encontrar otro más sencillo
usando Mapas de Karnaugh

Primero lo pasamos a Suma de Productos

Y= A + B + B C + ( A + B ) ( C + D)

Y = A B + BC + A B(C+D)

Y=AB+BC+A BC + A B D

Y=AB+BC+A BC ABD
Y = A B + B C + (A + B + C ) ( A + B + D)
Y = A B + B C + A + AB + A D + AB + B + BD + AC + BC + CD
Sacando factor común A (en rojo) y B (en azul), queda

Y = A B + A (1+…) + B(1+…) + CD = A + B + B + C D = 1
 CD CD CD CD
00 01 11 10
AB 00 1 1 1 1
AB 1 1 1 1
01
AB
11 1 1 1 1
AB
10 1 1 1 1

Y=1
Diseñar un circuito electrónico que cumpla la
siguiente tabla de verdad para la función F(a,b,c)
con el menor número de puertas lógicas.

Mapa de Karnaugh

33
MAPA DE KARNAUGH
5 VARIABLES

34
A A

35
A A
A=0 A=1

36
A A
A=0 A=1

37
Ejemplo
39
40
41
Ejercicio:
Utilizar un mapa de Karnaugh para
minimizar la siguiente expresión
SOP de 5 Variables:
+ + +++ + ++++

42
Ejercicio:
Utilizar un mapa de Karnaugh para
minimizar la siguiente expresión
SOP de 5 Variables:
+ + +++ + ++++

𝐹 =𝛴 ( 0,1,4,8,12,13,15,16,17,23,29,31 )

43
Ejercicio:
Utilizar un mapa de Karnaugh para
minimizar la siguiente expresión
SOP de 5 Variables:
+ + +++ + ++++

𝐹 ( A , B , C , D , E)= 𝛴 ( 0,1,4,8,12,13,15,16,17,23,29,31 )

Rpta: + + BCE + ACDE 44

Ejercicios Propuestos
46
47
48
49
50
51
52
53
Problema 5

54
Problema 5

55
𝐹 ( 𝐴 , 𝐵 , 𝐶 , 𝐷 , 𝐸)= 𝛴 ( 0,2,4,7,19,12,13,18,23,26,28,29 )
Ejercicio:
Utilizar un mapa de Karnaugh para
minimizar la siguiente expresión:

56
57