Universidad Juárez Autónoma de Tabasco

“Estudio en la duda, acción en la fe”

División Académica de Ciencias y Tecnologías

de la Información

Materia: Electrónica Digital

Profesor(a): Eddy Arquímedes García Alcocer

Desarrollo y reporte de investigación

Alumno(a): Cruz María Domínguez Hernández

Matricula: 172h14003
Lógica secuencial

Los circuitos lógicos se clasifican en dos tipos:

Combinacionales, aquellos cuyas salidas sólo dependen de las

entradas actuales.

Secuenciales, aquellos cuyas salidas dependen no sólo de sus

entradas actuales, sino también de sus entradas anteriores.

Esta “información” de las entradas anteriores, debe preservarse en el circuito y

se denomina estado interno, secundario, o simplemente estado, del circuito.

Es necesario distinguir el valor presente de una señal del que poseía en un

instante inmediatamente anterior, y éste del anterior, ... Por ello habrá una
intervención explícita del tiempo.

Un sistema secuencial posee un 2n estados de entrada para n entradas

(X1...Xn).

Poseen además 2p estados de salida para p salidas (Z1...Zp) y un número finito

de estados internos (y1...ym) de ahí que sean conocidos como autómatas
finitos.

Según la relación entre las salidas y los estados internos podemos

distinguir:

Un circuito de conmutación secuencial se define como un circuito bivaluado

en el cual, la salida en cualquier instante depende de las entradas en dicho
instante y de la historia pasada (o secuencia) de entradas.

Esta definición implica una serie de características inherentes a estos sistemas.

Entre éstas podemos destacar las siguientes:

Poseen uno o más caminos de realimentación, es decir, una o más

señales internas o de salida se vuelven a introducir como señales de
entradas. Gracias a esta característica se garantiza la dependencia de la
operación con la secuencia anterior.

Como es lógico, existe una dependencia explícita del tiempo. Esta

dependencia se produce en los lazos de realimentación antes
mencionados. En estos lazos es necesario distinguir entre las salidas y
las entradas realimentadas. Esta distinción se traducirá en un retraso de
ambas señales (en el caso más ideal), como se puede ver en la figura
1.2, el cual puede producirse mediante dos elementos:
 Elementos de retraso, ya sean explícitos o implícitos debido al retraso de
la lógica combinacional. Este retraso es fijo e independiente de cualquier
señal.

Elementos de memoria, que son dispositivos que almacena el valor de la

entrada en un instante determinado por una señal externa y lo mantiene
hasta que dicha señal ordene el almacenamiento de un nuevo valor.

La diferencia de comportamiento entre ambos elementos radica en que la

salida del elemento de retraso es una copia de la señal de entrada; mientras
que el elemento de memoria copia determinados instantes de la entrada
(determinados por una señal externa), y no la señal completa, el resto del
tiempo la salida no cambia de valor.

 En este caso, podemos observar que la salida del elemento de retraso es una
copia de la señal de entrada retraso un determinado tiempo; mientras que la
salida del elemento de memoria copia los valores de la entrada cuando la señal
de control tiene una transición de subida, por lo que la copia no es exacta, sino
que sólo copia lo que interesa.

Por lo tanto, el modelo clásico de un sistema secuencial consta de un bloque

combinacional, que generará la función lógica que queramos realizar, y un
grupo de elementos de memoria con una serie de señales realimentadas.

En ella podemos distinguir tres tipos de señales: señales de entradas, señales

de salida y señales de estado. Las señales de entrada y salida tienen el mismo
significado que en los sistemas combinacionales. En cambio, las señales de
estado son aquellas que mantienen la información de la historia pasada del
sistema. Las señales de estado tienen dos versiones, según se consideren a la
salida o a la entrada del elemento de memoria:

Si consideramos las señales de estado a la salida de los elementos de

memoria, o lo que es lo mismo, a la entrada del bloque combinacional,
se denominan señales de estado presente ya que nos indica el estado
en el que se encuentra el sistema para realizar una operación.

Si consideramos las señales de estado a la entrada de los elementos de

memoria, o lo que es lo mismo, a la salida del bloque combinacional, se
denominan señales del próximo estado ya que nos indican el estado al
que llegará después de que el bloque combinacional haya realizado la
operación.

 Clasificación de los Sistemas Secuenciales

Uno de los primeros problemas de los circuitos secuenciales era determinar el

momento en el que el próximo estado debía pasar a estado presente, sin
capturar situaciones no deseadas como pueden ser los azares. Este problema
es lo que se conoce como sincronización, cuyas soluciones dieron lugar a una
de las principales clasificaciones de los sistemas secuenciales. Así podemos
dividir los sistemas en dos categorías:

Sistemas asíncronos. - La sincronización depende exclusivamente de

los retrasos de la lógica combinacional, sin necesidad de ninguna señal
externa al sistema.

Sistemas síncronos. - La sincronización depende exclusivamente de una

señal externa al sistema, conocida generalmente como señal de reloj.
Esta señal de reloj controlará el comportamiento de los elementos de
memoria.

Las operaciones de un sistema asíncrono tienen efecto, es decir, se almacena

el próximo estado, en intervalos temporales diferentes. Por lo tanto, su
velocidad de operación será distinta para cada secuencia de entradas. De esta
forma se toma como el parámetro de la velocidad de operación el valor medio
de todas las velocidades. Así, la operación de un sistema asíncrono se
denomina operación del caso medio.

En cambio, las operaciones de un sistema síncrono tienen efecto en el mismo

intervalo temporal, el dictaminado por el periodo de la señal de reloj. Por lo
tanto, su velocidad de operación será siempre la misma para todas las
secuencias de entrada. Esta velocidad debe ser tal que todas las operaciones
tengan el tiempo necesario para poder llevarse a cabo. Así, la velocidad de un
sistema síncrono (y por tanto la frecuencia de la señal de reloj asociada) debe
estar limitada por la operación más lenta. A este tipo de operaciones se le
suele denominar operación del caso peor.

Ambos se pueden modelar de la misma forma, es decir, con una lógica

combinacional y realimentaciones a través de elementos de memoria. La
diferencia radica en el control de estos elementos: en el caso síncrono, los
elementos de memoria son controlados por una señal externa, que por lo
general es controlada directamente por el usuario; mientras que, en el caso
asíncrono, esta señal de control no existe (por lo que el elemento de memoria
se traduce en un elemento de retraso) o en su defecto dicha señal es generada
por el propio circuito, luego los gobiernos de las operaciones recaen
completamente en el propio circuito. Así podemos apreciar que el cambio de
las señales de próximo estado a estado presente se llevan a cabo mediante un
mayor o menor retraso en el caso asíncrono o cuando lo indique una señal
externa en el caso síncrono.

De igual forma que existe una representación de los sistemas combinacionales

(mediante tablas de combinaciones), los sistemas secuenciales también tienen
sus formas de representación. Éstas son algo más complejas, debido a la
dependencia temporal.
 Diagrama de estados, es un grafo orientado en el que cada nudo es un
estado y cada transición indica el cambio, tanto de estado como de
salida, respecto a un cambio en alguna de las señales de entradas.

Tablas de estado y de salida, es una representación tabular del grafo

anterior. Las entradas se representan como columnas, y los estados
presentes como filas; y en el interior de cada celda, se indica el próximo
estado y el valor que tomará la salida cuando sufra la transición.

 Master & Slave (Maestro-Esclavo)

La mayor parte de los sistemas digitales complejos operan con un sistema

secuencial síncrono, lo que requiere un reloj maestro que envíe señales a
todas las partes del sistema para coordinar la operación del mismo. Los
biestables que hemos visto transfieren la entrada a la salida cuando se lo indica
el cambio en la señal de reloj. Ya hemos visto que están disparados por flancos
de subida o de bajada.

Pero muchos biestables son dispositivos disparados por pulsos,

denominándose biestables maestro-esclavo. Un biestable maestro-
esclavo está formado por varias puertas y flips-flops conectados de manera
que se usa el pulso completo de reloj (tiempo que el reloj está a nivel alto) para
transmitir el dato de la entrada a la salida.

La señal de reloj controla el maestro, se invierte y controla el esclavo. Así,

cuando CLK=1 (reloj alto) el maestro registra los datos presentes en las
entradas RS, permaneciendo inhibido el esclavo, por lo que no hay
transferencia de información al mismo. Con el reloj en nivel bajo (CLK=0) el
maestro se inhibe, no hay modificaciones en sus salidas, y éstas actúan como
entradas al esclavo, transfiriéndose su estado a la salida del mismo. O sea, la
entrada sólo se transfiere a la salida cuando ha terminado el pulso (como si
fuera disparado por un flanco de bajada), pero se pueden detectar los cambios
producidos en la entrada mientras que CLK=1.

 Señales de reloj y multivibradores

Una señal de reloj (en inglés clock signal, o simplemente clock) es en la

electrónica digital una señal binaria, que sirve para coordinar las acciones de
varios circuitos, en especial para la sincronización de biestables en sistemas
digitales complexos. Según su aplicación, la señal de reloj se puede repetir con
una frecuencia predefinida o también ser aperiódica.

En los casos en los que hay una señal de reloj, suele darse por medio de un
generador de reloj. La señal oscila entre un estatus alto y bajo, que se
caracteriza por un período de oscilación o bien por un valor de cambio, la
frecuencia de reloj y el ciclo de trabajo. Los circuitos que utilizan la señal de
reloj para sincronizarse, pueden, según su construcción, basarse en el flanco
ascendente o en el descendente de la señal (en el caso de DDR se utilizan
ambos flancos).

En hojas técnicas y diagramas a la señal de reloj se le suele describir como

CLK. La mayoría de circuitos integrados complejos requieren una señal de
reloj, para sincronizar diferentes partes del chip y equilibrar los retrasos de las
puertas. Dado que los chips son cada vez más complejos, es cada vez más
difícil proveer de una señal de reloj precisa y homogénea en todos los sitios.
Ejemplo ilustrativo de este problema son los microprocesadores, componente
central de los ordenadores modernos. Para los transistores se suele indicar la
frecuencia, hasta la que es posible amplificar una pequeña señal. Ésta suele
ser diez veces mayor a la frecuencia de reloj.

 Multivibradores

Los multivibradores son en realidad osciladores, pero su forma de onda de

salida no es una señal senoidal, sino que generan una onda cuadrada.

Existen dos clases de multivibradores:

-De funcionamiento continuo, también llamados libres, recurrentes o

astables, mucho más conocidos por éste último nombre, que generan
ondas sin la necesidad de más excitación exterior que la propia fuente
de alimentación.

-De funcionamiento excitado, que requieren una tensión exterior de

disparo o de excitación para salir de unas condiciones estáticas o de
reposo.

 Multivibradores Astables: relojes

Un multivibrador (MV) es un circuito generador de pulsos que produce una

salida de onda rectangular, se clasifican en: astables, biestables o
monoestables.  Los MV astables también se denominan " multivibradores
autónomos ", el MV astable genera un flujo de pulsos continuos.

 Multivibradores Biestables

Los MV biestables también se pueden llamar " flip-flops ". El MV biestable está
siempre en uno de dos estados estables (set o reset). La idea básica de un MV
biestable es que el pulso de entrada produzca en la salida un cambio de nivel
BAJO al ALTO.

 Multivibradores Monoestables

Los MV mono estables también se denominan "multivibradores de un disparo".

Cuando se dispara el monoestable, este produce un pulso de corta duración.

Elementos Biestables Flip, Flop, RS, MS, JK, T, D, síncronos y asíncronos

  FLIP-FLOP

El elemento de memoria básico de los circuitos secuenciales síncronos es el

biestable. Almacena el estado 0 ó el estado 1, y de ahí su nombre, tienen dos
estados estables de funcionamiento. También se les suele conocer como FLIP-
FLOPS.

 Biestable RS

El biestable básico es el RS. Su símbolo lógico se muestra a continuación.

Tiene dos entradas S (set) y R (reset), y tiene dos salidas complementarias Q
(qn) y Q, tiene además una entrada CLK (reloj) activa por flanco de subida.

 Biestable D (Latch o Cerrojo)

Se trata de otro tipo de Biestable, esta vez, con una entrada D(datos) y dos
salidas de estados complementarias, Q. Cuenta además con una entrada
de CLK(reloj), activada por flanco de subida. También puede contar con dos
entradas más, conocidas por PR (de preset: reiniciar) y CLR (de clear:
despejar). El Biestable D, puede funcionar de dos formas:

Síncrona: usa una señal de reloj.

Asíncrona: usa las señales PR Y CLR.

De forma síncrona lo hace de la siguiente manera: Si la transición de la señal

de reloj es de bajo a alto (o sea, de 0 a 1) se traslada el dato D a la salida, se
dice que el biestable ha sido disparado por la señal de reloj. Si por el contrario
la transición en el pulso de reloj es de estado alto a bajo (o sea, pasa de 1 a 0)
el biastable no responde.

Las entradas PR y CLR son lo que se llaman entradas asíncronas, pues

independientemente de cómo esté la señal de reloj, reiniciarán (pondrán un 1
en la salida) o despejarán (pondrán un 0 en la salida) el biestable.

La ecuación característica es: Qn+1 = D

 Biestable JK

El biestable JK puede considerarse como el biestable universal. Dispone de

tres entradas síncronas J y K, para especificar la operación y CLK, para
disparar el biestable. También consta de dos entradas asíncronas PR y CLR, y
por supuesto dos salidas complementarias. Su ecuación característica es:
Qn+1 = JQn’ + K’Qn .

 Biestable T

Se trata de un biestable que cambia de estado con cada pulso de reloj:

Su ecuación característica: Qn+1 = TQn‘ + T’Qn

Flip flop ¿qué es y cómo funciona?

El flip flop es el nombre común que se le da a los dispositivos de dos estados
(biestables), que sirven como memoria básica para las operaciones de lógica
secuencial. Los Flip-flops son ampliamente usados para el almacenamiento y
transferencia de datos digitales y se usan normalmente en unidades llamadas
“registros”, para el almacenamiento de datos numéricos binarios.

Son dispositivos con memoria más comúnmente utilizados. Sus características

principales son:

Asumen solamente uno de dos posibles estados de salida.

Tienen un par de salidas que son complemento una de la otra.
Tienen una o más entradas que pueden causar que el estado del Flip-
Flop cambie.
Los flip flops se pueden clasificar en dos:

Asíncronos: Sólo tienen entradas de control. El mas empleado es el flip

flopRS.

Síncronos: Además de las entradas de control necesita un entrada

sincronismo o de reloj.

Una vez teniendo una idea de lo que es un flip flop vamos a describir los flip
flop más usados

Flip-Flop R-S (Set-Reset)

Utiliza dos compuertas NOR. S y R son las entradas, mientras que Q y Q’ son
las salidas (Q es generalmente la salida que se busca manipular.)
La conexión cruzada de la salida de cada compuerta a la entrada de la otra
construye el lazo de reglamentación  imprescindible en todo dispositivo de
memoria.
Para saber el funcionamiento de un Flip flop se utilizan las Tablas de verdad.
Si no se activa ninguna de las entradas, el flip flop permanece en el último
estado en el cual se encontraba.

Flip-Flop T
El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo
completo de cero a 1. Con el flip flop T podemos complementar una entrada de
reloj al flip flop rs.

La siguiente tabla muestra el comportamiento del FF T y del FF S-R en cada

pulso de t.
Flip-Flop J-K (Jump-Keep)
El flip-flop J-K es una mezcla entre el flip-flop S-R y el flip-flop T.
A diferencia del flip flop RS, en el caso de activarse ambas entradas a la vez, la
salida adquiere el estado contrario al que tenía.

La siguiente tabla muestra el comportamiento del flip flop JK

Flip-Flop D (Delay)
El flip-flop D es uno de los FF más sencillos. Su función es dejar pasar lo que
entra por D, a la salida Q, después de un pulso del reloj.

La siguiente tabla muestra el comportamiento del flip flop D

 Fuentes de Consulta
https://www.google.com/url?
sa=t&source=web&rct=j&url=http://www.electronicasi.com/wp-
content/uploads/2013/03/multiplexoresydemultiplexores.pdf&ved=2ahUKEwiFjo
jBs9npAhXJct8KHUlXB0sQFjACegQIARAB&usg=AOvVaw2Rxg2U-
mIL4ThvzQxlsCDb
https://www.google.com/url?
sa=t&source=web&rct=j&url=http://www.electronicasi.com/wp-
content/uploads/2013/03/multiplexoresydemultiplexores.pdf&ved=2ahUKEwiFjo
jBs9npAhXJct8KHUlXB0sQFjACegQIARAB&usg=AOvVaw2Rxg2U-
mIL4ThvzQxlsCDb