Capítulo I Biestables RS E.J.A.A.
CAPITULO I
BIESTABLES RS
1.1 INTRODUCCIÓN.
En un sistema combinacional las salidas dependen exclusivamente del estado de las entradas, pero en un
sistema secuencial sus salidas además del estado de las entradas también dependen del estado anterior de
las salidas que han sido memorizados. Es así que un elevador actúa como un dispositivo secuencial, ya
que sus acciones están determinadas por señales de entrada de sus tableros de control y por su posición
actual en el piso correspondiente, el elevador debe recordar su posición actual para determinar su siguiente
transición de piso.
Existen dos tipos de elementos de memoria comúnmente utilizados en los circuitos secuenciales, que son;
los latches y los flip-flops, donde este último es activo por reloj. Un biestable (flip-flop o latch en inglés),
es un multivibrador capaz de permanecer en uno de sus dos estados posibles durante un tiempo indefinido.
Nuestro análisis en este texto se enfoca en las características externas de los dispositivos de memoria y no
en sus funciones internas de los circuitos. En otras palabras, realizaremos nuestro análisis al uso de los
elementos de memoria en el diseño de sistemas digitales.
1.2 EL BASCULADOR RS NOR
Un basculador o latch es un elemento de memoria cuyas señales de entrada de excitación controlan el
estado del dispositivo. Si un latch tiene una señal de entrada de excitación que obliga a la salida del
dispositivo a tomar el valor “1”, este es un latch set. Si el latch tiene una señal de entrada de excitación
que obliga al dispositivo a tomar el valor “0”, este es un latch reset. Si el dispositivo tiene señales de
excitación set y reset es un latch set - reset.
Un flip flop difiere de un latch por el hecho de que tiene una señal de control llamada reloj, la señal de
reloj emite una instrucción al flip flop permitiéndole cambiar de estado de acuerdo con las señales de
entrada de excitación.
S R Qt Q(t+1)
S R Q
0 0 0 0
S Q 0 0 Qt Ningún cambio
¯
Q S 0 0 1 1 1
0 1 0
0 1 0 0
1 0 1 Reset
0 1 1 0
Q R Q 1 1 X 1
1 0 0 1
R 1 Set
1 0 1 1
c) 1 1 0 0
a) b) No permitido
1 1 1 0
d)
Fig. 1.1 a) Latch RS b) Símbolo Lógico c) Tabla reducida d) Tabla de excitación del latch RS
Se pueden dar cuatro posibles combinaciones con dos variables: set a 0 y reset a 0, mantiene el valor
anterior de la salida; set a 0 y reset a 1, la salida Q pasa a valer 0; set a 1 y reset a 0, salida Q pasa a valer
1; y finalmente set a 1 y reset a 1, que es un estado indeseado o indeterminado de los biestables RS, que
provocan oscilaciones que hacen imposible determinar el estado de salida Q. En resumen, los
basculadores RS NOR trabajan de la siguiente manera:
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Capítulo I Biestables RS E.J.A.A.
• Las entradas set y reset se activan con niveles altos
• La condición de indeterminación aparece cuando las entradas S y R están en estado alto
Un basculador RS es una memoria básica que se usa normalmente para almacenar un dato binario (1 ó 0)
durante un determinado tiempo y luego estar disponible para admitir otro dato.
S
t
R
t
Q
t
Q
t
Fig. 1.2 Diagrama de tiempos para el basculador RS NOR
Utilizando la tabla de excitación del basculador se puede realizar la siguiente síntesis para resolver como
un problema secuencial.
R R Qt 1 S R Qt
Qt
S 00 01 11 10 S
Qt 1 S R Qt ¯
Qt
0 0 1 0 0
S 1 1 1 X X Qt 1 S R Qt Qt
R
Qt
Qt 1 S R Qt b)
a)
Fig. 1.3 a) Diagrama de Karnaugh b) basculador RS NOR
1.3 EL BASCULADOR RS NAND
También se pueden construir basculadores RS con compuertas lógicas NAND. A continuación,
mostraremos un basculador construido a partir de dos puertas NAND, y luego veremos su tabla de verdad
correspondiente.
S R Qt Q(t+1)
S R Q 0 0 0 1
S S Q No permitido
Q
0 0 X 0 0 1 1 1
0 1 1 0 1 0 1
Set
1 0 0 0 1 1 1
R Q 0 0 0
¯
Q 1 1 Qt 1 1
Reset
R
1 1 0 1 0
1 1 0 0
a) b) c) d) Ningún cambio
1 1 1 1
Fig. 1.4 a) Latch RS b) Símbolo Lógico c) Tabla reducida d) Tabla de excitación del latch RS
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En resumen, los basculadores RS NAND trabajan de la siguiente manera:
• Las entradas set y reset se activan con niveles bajos
• La condición de indeterminación aparece cuando las entradas S y R están en estado bajo
S
t
R
t
Q
t
Q
t
Fig. 1.5 Diagrama de tiempos para el basculador RS NAND
1.4 BASCULADOR RS SÍNCRONO CON COMPUERTAS
El basculador RS síncrono se implementa con compuertas NAND. En las siguientes figuras vemos como
se añaden dos compuertas AND al basculador RS básico para construir un basculador RS síncrono. Las
compuertas AND conectadas, dan característica de sincronismo al cerrojo RS. La tabla de la verdad nos
muestra la operación del basculador síncrono.
E S R Qt Q(t+1)
S 0 x x 0 0
S Retención
¯
Q S Q 0 x x 1 1 1
1 0 0 0 0
E E Sin cambio
1 0 0 1 1
Q R Q 1 0 1 0 0
R Reset
R 1 0 1 1 0
1 1 0 0 1
a) b) Set
1 1 0 1 1
1 1 1 0 x
No permitido
1 1 1 1 x
c)
Fig. 1.6 a) Basculador RS síncrono con compuertas b) Latch RS NOR c) Tabla de verdad
En las siguientes figuras se observa que añadiendo dos compuertas NAND al basculador RS también se
puede implementar basculador RS síncrono
S
S
Q S Q
E E
¯
Q R Q
R
R
b)
a)
Fig. 1.7 a) Diagrama lógico de latch NAND b) Latch RS NAND
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1.5 EL BASCULADOR SR CON ENTRADAS DE CONTROL
Los elementos básicos de memoria son los biestables denominados basculadores (latches o cerrojos), y a
partir de los cuales y mediante modificaciones y ampliaciones se consiguen elementos de memoria cada
vez más sofisticados y complejos. En este caso las dos nuevas entradas denominadas “clear” y “preset” se
llaman de control, porque no dependen del resto de las condiciones de entrada y son llamadas entradas
asíncronas.
Cl
E Cl Pr S R Q E Cl Pr S R Q
R 0 0 0 0 0 Qt 1 0 0 0 0 Qt
Q 0 0 0 0 1 Qt 1 0 0 0 1 0
E 0 0 0 1 0 Qt 1 0 0 1 0 1
0 0 0 1 1 Qt 1 0 0 1 1 X
¯
Q 0 0 1 0 0 1 1 0 1 0 0 1
S
0 0 1 0 1 1 1 0 1 0 1 X
Pr 0 0 1 1
1
0 1 1 0 1 1
1
0 1
a)
0 0 1 1 1 1 1 0 1 1 1 X
0 1 0 0 0 0 1 1 0 0 0 0
0 1 0 0 1 0 1 1 0 0 1 0
Pr
S Q 0 1 0 1 0 0 1 1 0 1 0 X
0 1 0 1 1 0 1 1 0 1 1 X
E
0 1 1 0 0 X 1 1 1 0 0 X
R Q 0 1 1 0 1 X 1 1 1 0 1 X
Cl
0 1 1 1 0 X 1 1 1 1 0 X
b) 0 1 1 1 1 X 1 1 1 1 1 X
c)
Fig. 1.8 a) Diagrama lógico b) Símbolo Lógico c) Tabla de verdad
E
t
PR
t
CL
t
S
t
R
t
Q
x x t
¯
Q
x x t
Fig. 1.9 Diagrama de tiempos para el basculador RS con entradas de control
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Capítulo I Biestables RS E.J.A.A.
Las formas de ondas, o diagramas de tiempo, se emplean mucho para realizar su análisis correspondiente
y son bastante útiles para trabajar con basculadores y circuitos lógicos secuénciales. A continuación,
mostraremos un diagrama de tiempo de un circuito mejorado con una compuerta NOR adicional de
control que elimina algunas interminaciones.
Cl
Pr
S Q
R Q
E
E
R Q
S ¯
Q Cl
a) Pr b)
E
t
PR
t
CL
t
S
t
R
t
Q
x t
¯
Q
x t
c)
Fig. 1.10 a) Diagrama lógico b) Símbolo Lógico c) Diagrama de tiempo
Los circuitos basculadores (latch) presentados en este capítulo no son los más adecuados para usarse en
circuito lógicos secuenciales síncronos, porque cuando la entrada de habilitación “E” esta activo o en nivel
alto, cualquier cambio en la entrada de excitación RS provoca de inmediato un cambio en la salida de
comportamiento inestable.
Se denominan biestables, a los latches que son biestables asíncronos o sincronizados por nivel y los
biestables síncronos activados por flanco llamados flip-flop, estos últimos se crearon para eliminar las
deficiencias de inestabilidad de los de los primeros.
1.6 BIESTABLE RS SÍNCRONO
Las entradas R y S son las entradas de excitación, y la entrada de activación E es de sincronismo cuya
labor es la de permitir o no el cambio de estado del biestable.
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Capítulo I Biestables RS E.J.A.A.
En el siguiente diagrama de tiempos se grafica la forma de onda de la salida normal y su complemento de
un biestable síncrono.
Ck
t
PR
t PR
CL Q S
t
S
Q R
t CL
R
t
Q
t
¯
Q
t
Fig. 1.11 Diagrama de tiempos para el biestable síncrono
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Capítulo I Biestables RS E.J.A.A.
1.7 EJERCICIOS PROPUESTOS
1.- El circuito es un Latch RS con NAND. Graficar la salida normal y su complemento. Además, incluya
la tabla de verdad
S s Q
S Q R E Qt Q
0 0 0 0
E
0 0 0 1
R Q 0 0 1 0
R
0 0 1 1
E 0 1 0 0
0 1 0 1
t
S 0 1 1 0
0 1 1 1
t
R 1 0 0 0
t 1 0 0 1
Q 1 0 1 0
t 1 0 1 1
Q 1 1 0 0
t 1 1 0 1
1 1 1 0
1 1 1 1
2.- El circuito es un basculador RS PR
a) Dibujar el diagrama de tiempos
correspondiente S
b) Llenar la tabla de verdad del ¯
Q
basculador
E
Q
R
E=1
PR CL
t
CL
t
S
t
R
Q
t
¯
Q
t
7
Capítulo I Biestables RS E.J.A.A.
S E R PR CL Q Q S E R PR CL Q Q
0 0 0 0 0 1 0 0 0 0
0 0 0 0 1 1 0 0 0 1
0 0 0 1 0 1 0 0 1 0
0 0 0 1 1 1 0 0 1 1
0 0 1 0 0 1 0 1 0 0
0 0 1 0 1 1 0 1 0 1
0 0 1 1 0 1 0 1 1 0
0 0 1 1 1 1 0 1 1 1
0 1 0 0 0 1 1 0 0 0
0 1 0 0 1 1 1 0 0 1
0 1 0 1 0 1 1 0 1 0
0 1 0 1 1 1 1 0 1 1
0 1 1 0 0 1 1 1 0 0
0 1 1 0 1 1 1 1 0 1
0 1 1 1 0 1 1 1 1 0
0 1 1 1 1 1 1 1 1 1
3.- El circuito es un Flip Flop “RS” Maestro – Esclavo. Graficar las salidas de los respectivos
basculadores.
MAESTRO ESCLAVO
QM Q
S S Q S Q
E1
E E
E2
R R Q R Q
E1
E2
S
t
R
t
QM
t
Q
t
