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Ejerc CTRL1 v11
Ejerc CTRL1 v11
Problemas Resueltos:
1. Se tiene un DAC ideal de 10 bits, con tiempo de estabilización total tset de 12 µs.
Está conectado en una configuración con VREF- a tierra y VREF+=12 V. Al
respecto:
Sol. El paso entre valores de voltaje discretos, también conocido como LSB,
corresponde a:
V −V
LSB = REF + n REF − donde n=10 bits.
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Por tanto el LSB= 12/210 = 0.01171875 volts
100% 12V
=
x% 0.0117V
d. Determine si una frecuencia de trabajo del DAC de 150 kHz respeta sus
condiciones de operación. Justifique.
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Sol. La frecuencia de entrada o trabajo del DAC determina la cantidad de veces
por segundo que el DAC debe convertir la entrada digital en salida análoga. Es
evidente que, para una operación fiable, no puede exigírsele al DAC que realice
la conversión en un tiempo menor al de estabilización. Por tanto, para una
frecuencia de trabajo de 150 kHz, se tendría que el tiempo entre conversiones
debe ser de 1/150000 = 6.67 µs, pero el mismo DAC requiere de por lo menos
12 µs para estabilizar la salida, por lo que esta frecuencia de trabajo en la
entrada es inadecuada para el conversor.
V REF + − V REF −
Sol. LSB = donde n=8 bits y Vref- = 0.
2n
Por tanto el LSB= 10/28 = 0,0390625 volts
V − V REF −
Sol. Para el ADC ideal, la salida digital N = 2 n IN , donde la
V REF + − V REF −
parte fraccionaria de N se elimina si existe. En este caso, para n=8 bits,
4.68 − 0
N = 28 = 119.808 , que debe aproximarse a N=119.
10 − 0
Sol. Para VIN ≥ VREF+ , asumiendo que este voltaje de entrada no quema al
conversor, se produce un fenómeno de saturación, donde N es el máximo
posible para la cantidad de bits dada, es decir, N=2n – 1. En este caso, N=28
– 1 = 255.
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v −0
conocidos. En este caso, 213 = 2 8 IN , de donde se despeja que VIN =
10 − 0
8.3203 V.
Sol. Puesto que el ADC es de 12 bits y requiere un pulso por bit, se establece la
relación entre la frecuencia de reloj fCLK (del tren de pulsos) y la frecuencia de
conversión fCONV (cantidad de muestras por segundo, tambien llamada frec. de
muestreo):
f CLK
f CONV =
12
Por tanto, para lograr que el ADC trabaje con una frecuencia de muestreo fCONV
= 80 kHz, f CLK = 12 ⋅ 80kHz = 960kHz
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Sol. La máxima frecuencia de reloj es fCLK=1.2 Mhz = 1200 kHz. Según la
ecuación anterior, a esta frecuencia el ADC debiera convertir a una fCONV de
1200/12 = 100 kHz, lo que excede el máximo para fCONV, que es de 80 kHz; por
tanto fCLK=1.2 Mhz no es aceptable para este ADC.
Evaluando, fCONV=20 kHz < 80 kHz (máximo fCONV), lo que implica que no hay
problema para muestrear a esta frecuencia.
V REF + − V REF −
Sol. En primer lugar se determina el LSB, usando LSB = donde
2n
n=12 bits. Por tanto el LSB= 16/212 = 0.00390625 V. Luego, la salida VOUT se
calcula como VOUT = N ⋅ LSB + V REF − , donde reemplazando los valores del
problema se obtiene que VOUT = 3.926 V.
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i out
+
DAC RL vout
Debe respetarse que iout no supere los 10 mA, ya que de otro modo el voltaje
de salida del DAC caería respecto al esperado de acuerdo a su entrada digital
N. En este caso, si Vout se ha fijado en 10 V, la resistencia de carga se calcula
V 10V
simplemente como RL = out = = 1Kohm . Cualquier valor inferior
iout 0,01A
para esta resistencia provocaría que la corriente de salida fuera mayor y por
tanto, dado que el DAC no puede proporcionarla, el efecto sería que el
voltaje de salida caería en su valor, además de sobrecargar el circuito.
iout
+ iamp
+
- +
DAC vout
RL vout
-
-