UNIVERSIDAD NACIONAL DEL SANTA

FACULTAD DE INGENIERIA
E.A.P. DE INGENIERIA DE SISTEMAS E INFORMATICA

ELECTRONICA DIGITAL
DOCENTE:
Mg. Ing. CARLOS EUGENIO VEGA MORENO
• ¿Qué entendemos por digital?.
• Los equipos electrónicos (juegos de video,
hornos de microondas y sistemas de control
para automóviles, equipos de prueba para
medidores, generadores y osciloscopios)
actuales están compuestos por circuitos
digitales.
• Las técnicas digitales han reemplazado
muchos de los “circuitos analógicos”
utilizados en productos de consumo como
radios, televisores y equipos para grabación y
reproducción de alta fidelidad.

INTRODUCCION
• REPRESENTACION ANALOGICA.
– Una cantidad se representa con un voltaje,
corriente o movimiento de un indicador o medidor
que es proporcional al valor de esa cantidad.
Ejemplos: Las agujas del Velocímetro de un
automóvil, El termostato de una habitación
(flexión de la banda bimetálica es proporcional a la
temperatura de la habitación), Micrófono de
audio (se genera un voltaje de salida en proporción
con la amplitud de las ondas sonoras que chocan en
el micrófono).
– Las cantidades analógicas pueden variar
gradualmente sobre in intervalo continuo de
valores.

REPRESENTACIONES NUMERICAS
• REPRESENTACION DIGITAL.
– Una cantidad NO se representa por un valor
proporcional, sino por símbolos llamados DIGITOS
(Reloj Digital).
– Representan cantidades discretas y no continuas.
– La diferencia principal entre cantidades analógicas y
digitales es:
• analógico es continuo.
• Digital es discreto (paso a paso).
– En una representación digital (discreta) no existe
ambigüedad en la lectura mientras que en la
analógica (continuo) esta abierta a
interpretaciones. Ejemplo: lectura de las agujas de
un multimetro analógico.

REPRESENTACIONES NUMERICAS
• Un Sistema Digital es una combinación de dispositivos
diseñado para manipular cantidades físicas o información
que estén representadas en forma digital; es decir, que
solo puedan tomar valores discretos. En su mayoría son
electrónicos, pero también pueden ser mecánicos,
magnéticos o neumáticos.
• Un Sistema Analógico contiene dispositivos que
manipulan cantidades físicas representadas en forma
analógica. En un sistemas de este tipo, las cantidades
varían sobre un intervalo continuo de valores. Ejemplos:
Receptor de radio, amplificadores de audio, equipos de
cinta magnética para grabación y reproducción y el
odómetro (cuenta kilómetros de los automóviles).

SISTEMAS DIGITALES Y
ANALOGICOS.
1) Los sistemas digitales generalmente son mas fáciles de diseñar.
Emplea circuitos de conmutación donde no es importante los valores exactos
de corriente y voltaje, sino únicamente el rango que estos se encuentra (alto
o bajo).
2) Facilidad para almacenar la información. La captura y retención de
información se realiza basados en circuitos de conmutación especiales.
3) Mayor exactitud y precisión. Permite utilizar la cantidad de dígitos
necesarios añadiendo mas circuitos de conmutación.
4) Programación de la operación. Control de las operaciones mediante
programas (Conjunto de instrucciones).
5) Los circuitos digitales se afectan menos por el ruido. Porque las
variaciones en los voltajes no afectan sustancialmente a la señal, debido a
que se manejan rangos interpretados como ALTO o BAJO.
6) Se pueden fabricar mas circuitería digital sobre pastillas de circuito
integrado.

El mundo real
es
fundamental
Ventajas de las técnicas digitales.
¿Cuál es la
limitación? mente
analógico
Señal Analógica

PROCESAR
CONVERTIR LAS
CONVERTIR LAS Señal Digital (REALIZAR Señal Digital SALIDAS
SEÑALES OPERACIONES)
DIGITALES A
ANALOGICAS A LA
SENALES
DIGITAL INFORMACION
ANALOGICAS
DIGITAL

PROCESO PARA APROVECHAR LA TECNICA

DIGITAL CON ENTRADAS Y SALIDAS
ANALOGICAS
Señal Analógica
 DECIMAL.
 BINARIOS.
 OCTAL.
 HEXADECIMAL.
 BCD (DECIMAL CODIFICADO EN
BINARIO).

SISTEMAS DE NUMERACION
 SUMA Y RESTA BINARIA.
 COMPLEMENTO A 1.
 COMPLEMENTO A 2.

OPERACIONES
ELECTRONICA DIGITAL
TEOREMAS DEL ALGEBRA DE BOOLE
TEOREMA DEL ALGEBRA DE BOOLE
10) Ley conmutativa.
a) x+y = y+x
b) x.y = y.x
11) Ley asociativa.
a) x+(y+z) = (x+y)+z=x+y+z
b) x.(y.z)=(x.y).z=x.y.z
12) Ley distributiva.
a) x.(y+z)=x.y+x.z
b) (w+x).(y+z)=w.y+x.y+w.z+x.z
13) Ley de absorción.
a) x+x.y = x
b) x.(x+y) = x
TEOREMA DEL ALGEBRA DE BOOLE
14) Teoremas de DeMorgan.
1) (x+y)’ = x’.y’
2) (x.y)’=x’+y’
15) Teoremas de Simplificación.
a) x.y + x.y’ = x
b) (x + y).(x + y’) = x
c) x + x’.y = x + y
d) x.(x’ + y) = x.y
16) Teoremas de consenso.
a) x.y+x’.z+y.z = x.y+x’.z
b) (x +y).(x’+z).(y+z) = (x + y).(x’+z)
 Multivibradores
monoestables,
astables medio
sumador, sumador
completo
Multivibradores astables
 Este tipo de funcionamiento se caracteriza por una
salida con forma de onda cuadrada (o rectangular)
continua de ancho predefinido por el diseñador del
circuito. El esquema de conexión es el que se
muestra. La señal de salida tiene un nivel alto por un
tiempo t1 y un nivel bajo por un tiempo t2. La
duración de estos tiempos depende de los valores de
R1, R2 y C, según las fórmulas siguientes:

(En
segundos)

(En
segundos)
 La frecuencia con que la señal de salida oscila
está dada por la fórmula:

 El ciclo de trabajo o ancho de pulso (D) de la

señal de salida según la siguiente expresión:
 EJEMPLO: Hallar el periodo, la frecuencia y el ciclo de
trabajo del circuito sabiendo que:
 R1= 10 KΩ
 R2= 10 KΩ
 C= 22 UF


 ONDA: T1
 T2
 PERIODO (forma teórica)
 T = T1 +T2
 SI R1=R2:
 T=2(0.693)*R*C
 T= 2(0.693) R2*C
 T= 2 (0.693) (10000Ω) (22*10-6F)
 T=2 (0.15246)
 T=0.30492
 El periodo del circuito es 0.30492






FRECUENCIA (forma teórica)

F=4.72255

El ciclo de trabajo o ancho de pulso

Multivibradores
monoestables
 En este caso el circuito entrega a su salida un solo
pulso de un ancho establecido por el diseñador.
 El esquema de conexión es el que se muestra. La
fórmula para calcular el tiempo de duración (tiempo
en el que la salida está en nivel alto) es:

(en
segundos).

(en
segundos).

 Nótese que es necesario que la señal de disparo, en la

terminal #2 del 555, sea de nivel bajo y de muy corta
duración para iniciar la señal de salida.
 El circuito aritmético digital más simple es
el de la suma de dos dígitos binarios. Un
circuito combinatorio que ejecuta la suma
de dos bits se llama semisumador

medio sumador (Half

Adder)
 Xi Si
Full Adder
F.A.
Yi Ci+1

Ci

Sumador
Sumadorcompleto (Full
completo de dos palabras de un bit

Adder)
• Un sumador completo resulta de la unión de dos medios sumadores.

Implementación de un FA
con dos HA
 Esposible realizar sumas de dos
palabras de n bits, usando n
sumadores completos en cascada,
esto quiere decir que los acarreos de
salida de los bits menos significativos
deberán estar conectadas a las
entradas de acarreo de los bits más
significativos
Sumadores en Cascada
 Para dos palabras de 4 bits.

Implementación de un sumador
en cascada
 A-B = A+B’+1, para realizar el complemento se usan las
compuertas x-or.

Sumador/Restador
 FAMILIAS LÓGICAS DE
CIRCUITOS INTEGRADOS
DIGITALES
CLASIFICACIÓN DE LOS CIRCUITOS INTEGRALES
VENTAJAS
 Ahorro de espacio.
 Circuitos más fiables al disminuir las interconexiones
externas
entre dispositivos (protegida de defectos como:
soldadura, cortocircuitos en las pistas, etc.)
 Ahorro de potencia, como consecuencia menos
calentamiento del C.I.
Se utilizan principalmente para llevar a cabo operaciones
de en circuitos de baja potencia o en el proceso de
información.
FAMILIA LÓGICA
TIPOS DE FAMILIA LÓGICA
LED’s, DISPLAY Y LCD
 LED
LED (de la sigla inglesa LED: Light-Emitting
Diode: ‘diodo emisor de luz’) es un dispositivo
semiconductor (diodo) que emite luz incoherente
de espectro reducido cuando se polariza de forma
directa la unión PN del mismo y circula por él una
corriente eléctrica.

El color, depende del material semiconductor

empleado en la construcción del diodo y puede
variar desde el ultravioleta, pasando por el visible,
hasta el infrarrojo
A Ánodo
B Cátodo
1 Lente/encapsulado epóxico
2 Contacto metálico
3 Cavidad reflectora
4 Terminación del semiconductor
5
6
7
8 Borde plano
Representación simbólica del diodo led
Conexión
La diferencia de potencial Vd varía de acuerdo a las
especificaciones relacionadas con el color y la
potencia soportada.
En términos generales, pueden considerarse de
forma aproximada los siguientes valores de
diferencia de potencial:

•Rojo = 1,8 a 2,2 volt.

•Anaranjado = 2,1 a 2,2 volt.
•Amarillo = 2,1 a 2,4 volt.
•Verde = 2 a 3,5 volt.
•Azul = 3,5 a 3,8 volt.
•Blanco = 3,6 volt.
 DISPLAY

Los display en electrónica digital son de mucha

utilidad, ya que nos muestran en forma visual y en
sistema decimal o en caracteres información que los
equipos electrónicos digitales procesan en sistema
binario.
Los displays los hay de siete segmentos y los
displays de cristal líquido (LCD).
 Displays de siete segmentos LED
El display de siete segmentos es uno de los dispositivos más
empleados en los circuitos digitales para visualizar números y
otros caracteres. Cada segmento está hecho de un material que
emite luz cuando circula a través de el una corriente de pequeña
intensidad.

Estos displays los hay de ánodo y cátodo común.

El display ánodo común
En el display ánodo común, todos los ánodos de los diodos LED unidos
y conectados a la fuente de alimentación.
En este caso para activar cualquier elemento hay que poner el cátodo
del elemento a tierra a través de una resistencia para limitar la corriente
que pasa por el elemento

El display cátodo común

El display cátodo común tiene todos los ánodos de los diodos LED unidos
y conectados a tierra. Para activar un segmento de estos hay que poner el
ánodo del segmento a encender a Vcc (tensión de la fuente) a través de
una resistencia para limitar el paso de la corriente
Algunos tipos de Display que usan leds:
 PANTALLA DIGITAL DE CRISTAL LIQUIDO (LCD)

El visor de cristal líquido opera en muy diferente formas que el

tipo LED. Un LED genera luz de salida en tanto que un LCD
controla la luz. El LCD necesita una entrada de luz para ser visto
mientras que el LED produce su propia luz.
En la figura se muestra el diagrama de un LCD común: La
construcción es de un LDC de efecto de campo. Cuando se
energiza el segmento LCD aparece negro en comparación con el
resto de la superficie brillante. El segmento “e” está energizado en
la ilustración. En resto de los segmentos son casi invisibles.
Esta intercalado entre dos placas de vidrios.
Los anunciadores de cristal líquido se energizan con voltaje de CA;
en la figura se observan las entradas.
En la figura se aprecia la construcción y operación de un LCD de
efecto de campo con siete segmentos.
Electrónica Digital
 Un circuito Flip-Flop puede mantener un estado binario en forma
indefinida (en cuanto se suministre potencia al circuito) hasta que
recibe la dirección de una señal de entrada para cambiar de
estado.

 La diferencia principal entre los diversos tipos de Flip-Flops está

en el número de entradas que poseen y en la manera en la cual
las entradas afectan el estado binario.

 Las células elementales de memoria de los circuitos secuenciales

se denominan biestables o Flip-Flops. Se caracterizan por ser
capaces de adoptar dos estados estables, que se corresponden a
los niveles lógicos "0" y "1", que perduran en el tiempo de un
modo indefinido, aunque haya desaparecido la excitación que los
originó. Es decir: son capaces de memorizar un bit de
información.
 Flip-Flop S-R (Set-Reset)

 Flip-Flop D (Delay)

 Flip-Flop T (Trigger)
 Se puede diseñar celdas biestables S-R
con una entrada de reloj que cambie su
estado solamente cuando la señal de reloj
tenga el valor de 1. Estas celdas se
conocen como Flip-Flops S-R que operan
con nivel de reloj alto.
 Analizando el primer circuito se puede ver que cuando la señal del
reloj (la entrada C) vale 0, la salida de los bloques AND serán 0.
Cuando la señal del reloj vale 1, las entradas S y R se aplican a
los bloques NAND. El estado de este Flip-Flops cambia solamente
cuando la señal de reloj vale 1, por tanto opera con nivel de reloj
alto.
 Si se añade un bloque lógico NOT en la entrada de reloj, se tendrá
un Flip-Flop S-R con nivel bajo.

 Nótese que en este Flip-Flops, las entradas S y R se aplicaran a

los bloques NAND solamente cuando la señal valga 0. Por
consiguiente, el estado cambiara solo cuando la señal de reloj
tome este valor.
 El símbolo utilizado para un Flip-Flops S-R que opera con nivel de
reloj bajo, la entrada de reloj se encuentra complementada.
 En esta Tabla aparece la variable Q que es el
valor del Flip-Flop en un instante de tiempo
dado, el cual se conoce como el estado actual y,
como función de salida, Q+ que representa el
siguiente estado. Este es el valor que tomara
el Flip-Flop después de que ocurra el evento que
ocasiona el cambio de estado, o sea, el nivel del
reloj alto o bajo según sea el caso.

 Si se considera que las entradas S y R nunca

tomaran simultáneamente el valor de 1, se
obtiene la siguiente función para el Flip-Flop S-
R:
Q+= S + R’ Q

 La cual nos indica que el siguiente estado del

Flip-Flop será 1 cuando S=1 o cuando el estado
actual es 1 y R=0.
 Dado que un Flip-Flop puede guardar un
valor booleano, se pensó en crear uno que
tuviera una sola entrada en la cual se pusiera
el valor que se deseara guardar,
adicionalmente a la entrada, se diseño el
Flip-Flop D, el cual tiene una entrada que se
denomina D, y la entrada de reloj C.
 La construcción del Flip-Flop D se basa en el
latch S-R.
 Cuando la señal del reloj toma el valor de 1, el
valor que está en la entrada D se almacena en
su salida Q. Para analizarlo, supóngase que en
D esta un 1. Cuando la señal de reloj cambia
de 0 a 1, el bloque superior NAND del latch
recibe un 0 en la entrada que proviene del
bloque NAND superior y el bloque NAND
inferior del latch recibe un 1 del bloque NAND
inferior. Esto equivale que un latch S-R se
tengan las entradas S=1 y R=0, lo cual
ocasiona que cambie el estado Q=1.

 Si ahora se pone el valor de 0 en la entrada D,

cuando la señal del reloj pasa de 0 a 1, el
bloque NAND superior del latch recibe un 1 de
la salida del bloque NAND inferior y el bloque
NAND inferior del latch recibe un 0 del bloque
NAND inferior. Equivale a que es un latch S-R
se tenga S= 0 R=1, los cual lo deja en el
estado Q=0.
 Si se añade un bloque lógico NOT en la entrada de reloj, se
tendrá un Flip-Flop D con nivel bajo.
 se muestran los símbolos que se utilizan para los
Flip-Flops D sin importar su construcción interna.
 La función para el Flip-Flop D es
la siguiente:
Q+= D

 La cual nos indica que el siguiente

estado del Flip-Flop será igual a
D.
 El Flip-Flop T, Tiene solamente dos entradas: la de reloj (C)
y la que controla su operación (T).

 Cuando la entrada de reloj vale 0, el estado del Flip-Flop

no cambia.

 Cuando la entrada del reloj vale 1, el comportamiento del

Flip-Flop depende del valore que tenga la entrada T. Si esta
entrada es 0, el estado de conservara. En cambio, si la
entrada T vale 1, el Flip-Flop cambiará siempre su estado.
 Cuando la señal de reloj vale 0, las salidas de los dos bloques NAND de la
izquierda valen 1, así la celda conserva su estado. Suponiendo que la
señal de reloj vale 1 y la entrada T= 0, las salidas de los dos bloques
NAND de la izquierda vale 1, la celda conservará su estado.
 Si tanto la señal de reloj como la entra T vale 1, el Flip-Flop cambia de
estado las salidas de los dos bloques NAND de la izquierda dependerán
del estado en que se encuentre ya que ambas salidas, Q y Q’, se
retroalimentan a estos bloques.
 Se muestra el diagrama de tiempos para la siguiente serie
de eventos:

 Se supone que el Flip-Flop se encuentra en el estado Q=1

y tanto la entrada T como el reloj en 0
 En el tiempo 1 se pone un 1 en la entrada T
 En el tiempo 2 se pone un 1 en la entrada de reloj
 En el diagrama del tiempo se puede observar que inicialmente el Flip-Flop estaba en
el estado Q=1 y en el tiempo 5 se encuentra en el estado Q=0, con Q’=1; sin
embrago, en el tiempo 7 se encuentra de nuevo en el estado inicial y en el tiempo 9
vuelve a encontrarse en Q=0 y Q’=1, repitiéndose el ciclo mientras la señal de reloj
continua en 1.
 Si la señal del reloj se hubiese puesto en 0 en el tiempo 4, el Flip-Flop solamente
hubiera cambiado de estado, quedando en Q=0 y Q’=1 pero al mantener la señal
reloj en 1 ocasiona que este Flip-Flop oscile, cambiando constantemente de estado.
 Este problema se origina por que las salidas del Flip-Flop están retroalimentadas a las
entradas y al cambiar las salidas, también cambia las entradas.
 La Función para Flip-Flop T
es la siguiente.
Q+ =T + Q

 Esta función nos indica que

el siguiente estado del Flip-
Flop se mantendrá si T = 0
o se complementara si T=1
 El flip-flop j-k

 Este flip-flop es el más versátil de todos,

ya que puede trabajar como el S-R o el T
añadiendo bloques lógicos externos, también
puede hacerse funcionar como flip-flop D.
 Este dispositivo tiene tres entradas. Dos de
ellas controlan los cambios de estado y se
denominan J y K .La tercera denominada C es
la entrada de reloj.
 El flip-flop j-k
Cuando las dos
entradas J y K valen 1,
este flip-flop opera
como un flip-flop T,
cambiando de estado
cuando la señal de reloj
vale 1. El diseño que se
muestra en esta
sección también sufre
Figura 1.1 flip-flop J-K
del mismo problema que construidos con bloques NAND
el flip-flop T. con nivel de reloj alto
 El flip-flop j-k
si la señal de reloj no
dura un tiempo muy
pequeño en el valor de
1, el estado continuara
cambiando mientras la
señal de reloj no tome
el valor de 0. La Figura 1.1 flip-flop J-K
solución a este
problema también se Figura 1.1 flip-flop J-K
basa en los flip-flop del construidos con bloques NAND
tipo “maestro-esclavo”. con nivel de reloj alto
 El flip-flop j-k
Suponiendo que las
entradas J y K no pueden
valer 1 simultáneamente,
el flip-flop operara como
un S-R, donde J hace las
veces de la entrada S y K
las veces de R. En la
figura 1.1 se muestra
una posible configuración Figura 1.1 flip-flop J-K
para el flip-flop J-K. construidos con bloques NAND
con nivel de reloj alto
 El flip-flop j-k
Analizando la Figura 1.1,
se puede ver fácilmente
que si las entradas J y K
valen 0 al mismo tiempo,
las salidas de los Bloques
NAND de la izquierda
tendrán el valor de 1, lo
que ocasionara que la
celda mantenga su Figura 1.1 flip-flop J-K
estado cuando C tome el construidos con bloques NAND
con nivel de reloj alto
valor de 1.
 k

Figura 1.1 Símbolo para el flip-flop j-k

con nivel de reloj alto.
 k
Tabla
Cuando la entrada J vale 1 y Flip-flop J-K
la K vale 0, al tomar el valor
de 1 la señal de reloj, la
celda cambiara el estado Q
= 1 si estaba en el estado
Q=0, o permanecerá en el
estado Q= 1 si ya se
encontraba en el.
 k
Tabla
Si la entrada J vale 0 y la
entrada K vale 1, al Flip-flop J-K
presentarse la señal de reloj
(al tomar el valor de 1), la
celda permanecerá en el
estado Q=0 si ya estaba en
el. O cambiara a este estado
si se encontraba en el
estado Q =1.
 k
La función para el flip-flop J-K es la siguiente:

También se menciono que es posible hacer que un flip-

flop J-K funcione como uno D añadiéndole bloques
lógicos. Una forma de hacerlo se muestra en la figura
1.1 como se observa, se hizo J=D y K=D’ que al
sustituirlos en la función del flip-flop J-K nos queda
lo siguiente:
El flip-flop j-k
Figura1.3 flip-flop D construido con un J-K
con nivel de reloj alto.
2. Flip-flop S-R maestro – esclavo
(Master-Slave S-R Flip-flop)
En el tema anterior se comento el problema
que tiene el flip-flop T cuando el pulso de reloj
no tiene una duración muy pequeña en el
valor de 1. Lo mismo sucede con el flip-flop J-
K cuando ambas entradas, J y K, valen 1 y se
presenta el pulso de reloj. Esto se debe a que
en ambos tipos de celda bi-estable se
retroalimentan las salidas Q y Q’ a la entrada,
cosa que no ocurre con los flip-flop S-R y D.
Para evitar estos problemas, se diseñaron las
celdas bi-estables del tipo maestro-esclavo. En
la figura se muestra la configuración interna de
un flip-flop S-R maestro-esclavo. Obsérvese que
internamente tiene dos flip-flop S-R. El de la
izquierda se conoce como el maestro y el de la
derecha es el esclavo.
. La razón de esta nomenclatura es que cuando el
pulso de reloj cambia de 0 a 1, el flip-flop
maestro cambia de estado de acuerdo con lo que
tengan sus entradas S y R, pero el flip-flop
esclavo no cambia debido a que la señal de reloj le
llega complementada.
Cuando la señal de reloj regresa al valor de 0, el
flip-flop maestro ya no cambiara, pero en la
entrada de reloj del esclavo aparecerá un 1 y su
estado cambiara. Las estradas S y R del flip-flop
esclavo son precisamente las salidas Q y Q’ del
maestro, de tal forma que su estado cambiara al
estado que tiene el maestro.
Estos flip-flop no se activan de acuerdo con el nivel que
tenga la entrada de reloj como los anteriores, en
realidad se activan cuando se presenta un pulso
completo en su entrada de reloj. En la figura se
muestra como opera este flip-flop. Cuando la señal de
reloj pasa de 0 a 1, se activa la operación del flip-flop
maestro y tarda un tiempo T1 en estabilizarse el
circuito, pero las salidas externas del flip-flop no
cambian.
Al cambiar la señal de reloj de 1 a 0, inicia la
operación del flip-flop esclavo y el maestro ya no
cambia. Después de un tiempo T2 se estabiliza el
circuito y se modifican las salidas externas del flip-
flop.
Para que un flip-flop de este tipo opere adecuadamente
es necesario que sus entradas externas permanezcan
estables durante todo el tiempo que dura el pulso de reloj
que el maestro cambie al estado que se desea. También
es indispensable que el pulso de reloj tenga una duración
igual o mayor al tiempo T1, para que el maestro se haya
estabilizado antes de que la señal de reloj regrese al
valor de 0.
En el diagrama de tiempos mostrado en la figura , se supone que el
flip-flop se encuentra en el estado Q=0 (Q’=1) y las entradas
externas, S y R, tienen el valor de 0. Se muestra la forma en que
cambian todas las variables cuando ocurre la siguiente serie de
eventos:
La entrada S cambia al valor de 1, manteniendo la entrada R en 0.
La señal de reloj cambia al valor de 1 en el tiempo2.
La señal de reloj cambia de nuevo a 0 en tiempo 8.
En el diagrama de tiempos se aprecia que el flip-flop maestro tarda en
estabilizarse desde el tiempo 2 en que aparece la señal de reloj, hasta
el tiempo 5 en el cual se han estabilizado sus salidas, X y Z. Este lapso
corresponde al tiempo T1 .El pulso del reloj vuelve al valor de 0 en el
tiempo 8 y las salidas de flip-flop esclavo se estabilizan hasta el tiempo
12. Por tanto, el tiempo T2 corresponde al intervalo comprendido desde
el tiempo 8 hasta el tiempo 12. Nótese que estos dos tiempos, T1 y T2
no son iguales para este caso.
Para que se asegure la activación correcta del flip-flop S-R
maestro-esclavo es menester que sus entradas externas, S y R,
permanezcan estables durante todo el tiempo que dura el pulso de
reloj, es decir, desde el tiempo 2 hasta el tiempo8 en el diagrama de
tiempos. Si las entradas externas cambian del tiempo9 en adelante,
se pobra comprobar que no originan ningún cambio en ninguna de las
variables interna, ya que las señales denominadas Ay B permanecen
en el valor de 1 siempre que la señal de reloj sea 0
En la figura se muestra en forma
simplificada la estructura interna del flip-
flop S-R maestro esclavo. en lugar de
mostrar su arquitectura interna detallada.
La operación de esto flip-flop es muy similar al del tipo S-R

Figura 3.1 Cuando D=1 las entradas S=1 Y R=0.

Figura 3.2 Cuando D=0 las entradas S=0 Y R=1.
 Este tipo de configuración soluciona el problema de
oscilación de las salidas del flip-flop T cuando T=1 y el
pulso de reloj tiene una duración grande.
Figura 4.2 Diagrama de tiempos al cambiar de estado el
flip-flop T maestro-esclavo.
Esta configuración maestro-esclavo resuelve el problema
que presentaba el flip-flop J-K cuando ambas entradas
valían 1 y se presentaba el pulso de reloj, haciendo que las
salidas oscilaran mientras se mantuviera el pulso.
Figura Diagrama de tiempos al cambiar el flip-flop J-K maestro-
esclavo de Q=1 a Q=0, poniendo las entradas J y K en 1.
Figura Diagrama de Tiempos al Cambiar el flip-flop J-K maestro-esclavo
de Q=1 a Q=0 poniendo la entrada k en 1 y Manteniendo la entrada J en 0
 1.Representación de los números del
0 al 15 a través de FF J-K

 2.Modelo de transferencia de datos

en serie.
GRACIAS