ESCUELA DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

PROGRAMA ACADÉMICO DE INGENIERÍA ELÉCTRICA

CURSO 710160M – LABORATORIO DE ELECTRÓNICA III
PERIODO AGOSTO – DICIEMBRE DE 2011

PRÁCTICA 2
SIMPLIFICACIÓN DE FUNCIONES LÓGICAS

1. Objetivos

 Adquirir habilidades para diseñar y simular circuitos lógicos combinatorios empleando

herramientas CAD. En este caso se empleará el software QUARTUS II de ALTERA.
 Adquirir habilidades para simplificar el hardware de circuitos lógicos empleando mapas
de Karnaugh.

2. Descripción de la práctica

A continuación se describen las actividades que se realizarán en esta práctica de laboratorio.

2.1 Simplificación de funciones lógicas

Cada grupo debe usar los mapas de Karnaugh para simplificar las expresiones lógicas de las
funciones y circuitos que se describen a continuación. Después de realizar la simplificación, cada
grupo debe simular los circuitos correspondientes a las expresiones lógicas simplificadas.

2.1.1 Funciones lógicas

 A cada grupo se le asignará dos funciones lógicas, F y G. Nótese que Σm significa
“sumatoria de minterms” y ΠM significa “producto de maxterms”. Las funciones lógicas
son las siguientes:

Función F Función G
Grupo 1 F(a, b, c, d) = Σm(2, 5, 7, 8, 12, 15) G(a, b, c, d) = ΠM(2, 5, 7, 8, 12, 15)
Grupo 2 F(a, b, c, d) = Σm(1, 9, 12, 13, 14, 15) G(a, b, c, d) = ΠM(1, 9, 12, 13, 14, 15)
Grupo 3 F(a, b, c, d) = Σm(1, 2, 4, 11, 14, 15) G(a, b, c, d) = ΠM(1, 2, 4, 11, 14, 15)
Grupo 4 F(a, b, c, d) = Σm(1, 2, 4, 7, 12, 14) G(a, b, c, d) = ΠM(1, 2, 4, 7, 12, 14)
Grupo 5 F(a, b, c, d) = Σm(0, 2, 4, 5, 9, 10) G(a, b, c, d) = ΠM(0, 2, 4, 5, 9, 10)
Grupo 6 F(a, b, c, d) = Σm(0, 3, 6, 8, 9, 11) G(a, b, c, d) = ΠM(0, 3, 6, 8, 9, 11)

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2.1.2 Circuito comparador para números de 2 bits
 Diseñe y simule un comparador de dos números A y B, donde cada número tiene 2 bits.
Recuerde que la salida del circuito es 1 cuando A ≥ B, de lo contrario la salida es 0. Se
puede emplear sumatoria de minterms o producto de maxterms dependiendo de la
conveniencia.

2.1.3 Circuito detector de paridad PAR para números de 4 bits

 Diseñe y simule un detector de paridad PAR para números de 4 bits. Se puede emplear
sumatoria de minterms o producto de maxterms dependiendo de la conveniencia.
Recuerde que en un detector de paridad PAR la salida es 1 cuando el número analizado
tiene una cantidad par de bits con valor 1. De lo contrario, la salida es 0.

2.1.4 Circuito para un tribunal que tiene 4 jurados

 Diseñe y simule un circuito para un tribunal que tiene 4 jurados. Cada jurado puede votar
‘1’ si cree que el acusado es culpable, o ‘0’ si cree que es inocente. Si tres o más jurados
votan ‘1’, entonces el acusado es culpable y la salida del circuito debe ser 1; de lo
contrario, el acusado es inocente y la salida debe ser 0.

2.2 Diseño de un decodificador para display de 7 segmentos

 Diseñe un decodificador para display de 7 segmentos. Simplifique las expresiones lógicas

usando mapas de Karnaugh.

Cada uno de los dígitos decimales 0, 1, 2, 3, 4, 5, 6, 7, 8, 9 e inclusive los dígitos A, B, C, D, E, F

del sistema hexadecimal se pueden mostrar en un display de 7 segmentos, dependiendo de la
activación y desactivación de las señales a, b, c, d, e, f, g del display. La tarea de activar y
desactivar estas señales es llevada a cabo por el decodificador para display de 7 segmentos. Este
tipo de decodificador tiene una entrada de 4 bits, la cual contiene el código del número que debe
mostrarse en el display, y tiene 7 salidas de 1 bit que corresponden a las señales a, b, c, d, e, f, g.
Para mayor información, consulte el libro de Nelson, Victor P. et al. “Análisis y diseño de
circuitos lógicos digitales”, página 258.

3. Evaluación de la práctica

Esta práctica de laboratorio tiene dos calificaciones. La primera calificación corresponde al

trabajo realizado en clase, y la segunda calificación corresponde al informe escrito.

3.1 Trabajo en clase

 En la clase se revisará la correcta simulación de todos los circuitos.

 Cada grupo debe entregar un documento que presente los mapas de karnaugh de todos los
circuitos de los puntos 2.1 y 2.2.

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3.2 Informe escrito

Importante: para que el documento quede bien presentado deben usar la plantilla de la IEEE, la
cual corresponde al archivo IEEE Reference Template.doc.

El informe escrito es un documento bien presentado que incluye:

1. Abstract. Es un breve resumen (máximo 8 líneas) escrito en Inglés.

2. Introducción. En uno o dos párrafos debe describir qué es lo que se está presentando en
el informe, cómo se obtuvieron los resultados y para qué se llevó a cabo la presente
práctica de laboratorio.
3. Diseño y simplificación de circuitos combinatorios.
 Presente las tablas de verdad de cada circuito y deduzca las expresiones lógicas para
cada circuito. Simplifique estas expresiones lógicas empleando mapas de Karnaugh.
Compare las expresiones no simplificadas con las expresiones simplificadas.
Implemente los respectivos circuitos en QUARTUS II.
4. Resultados de simulación. Se deben mostrar figuras con las capturas de pantalla que
comprueben que la simulación de cada circuito fue correctamente realizada. Cada figura
debe ser brevemente descrita en un párrafo.
5. Investigación. Responder a la siguiente pregunta: ¿Qué aplicaciones tienen los circuitos
desarrollados en la presente práctica?
6. Conclusión

4. Bibliografía

• Fairchild Semiconductor Corporation. South Portland, U.S.A.. Marzo de 2003.

(búsqueda de las hojas de datos de los IC utilizados en la práctica, para especificidad de
su funcionamiento e interconexión) http://www.fairchildsemi.com/
• HAYES, Jhon P. Introducción al Diseño Lógico Digital. Adisson Wesley
Iberoamericana. Wilmington, EUA. 1996.
• NELSON, Victor P. Análisis y diseño de Citrcuitos Lógicos Digitales. Prentice Hall.
• TOKHEIM, Roger L. Principios Digitales. Serie Shaum. Mc Graw Hill.
• TOCCI, Ronald J. Sistemas Digitales. Principios y aplicaciones. Prentice Hall.
• WAKERLY, Jhon F. Diseño Digital Principios y Practicas. Prentice Hall
Hispanoamericana. Naulcapan de Juárez, México.1992.