Universidad Tecnológica de Tlaxcala TSU.

Mecatrónica
Dispositivos digitales
Practica 1. Sumador y decodificador binario de 3 bits 3 filas con VHDL (Quartus)
4° c Matutino, Alumno (s):
Daniel Sebastian Cervantes, Víctor Miguel Terrón Macías, Guadalupe López Chacón, Humberto Miguel
García Méndez.

Profesor:
M. en C. Jonathan Gutiérrez Atecpanecatl

Resumen

En esta práctica se realizó la programación de un sumador Quartus III

de 3 bits, el cual se encarga de hacer una suma en sistema

binario o decimal y hacer la decodificación en un cyclone por

medio de los display integrados de 7 segmentos.

Introducción
Objetivo
En esta práctica se realizó la práctica de un sistema
El objetivo de esta práctica es desarrollar un sumador binario
decodificador que realiza sumas binarias y las pasa a sistema
que posteriormente realice la decodificación de binario a
decimal, para realizar la programación en Cyclone.
decimal y muestre los resultados de las operaciones en los

display de un cyclone. Se utilizó Quartus III un software especial diseñado para

Materiales programar dichos dispositivos, al adentrarnos en este

Los materiales y dispositivos que utilizamos en la práctica software tuvimos algunos inconvenientes como lo es el

son los siguientes. exceso de operaciones,

IMAGEN DESCRIPCIÓN

Cyclone III

[1]
Desarrollo DISPLAY DERECHO
DEC AA1 BB1 CC1 DD1 EE1 FF1 GG1
Se desarrolló la obtención de las funciones mediante la 0 1 1 1 1 1 1 0
aplicación del algebra de Boole, utilizando como base 1 1 1 0 0 0 0 0
principal la tabla de verdad de cada display: 2 1 0 1 1 0 1 1
3 1 1 1 0 0 1 1
4 1 1 0 0 1 0 1
DISPLAY IZQUIERDO
5 0 1 1 0 1 1 1
DEC AA0 BB0 CC0 DD0 EE0 FF0 GG0 6 0 1 1 1 1 1 1
0 1 1 1 1 1 1 0
7 1 1 0 0 0 1 0
0 1 1 1 1 1 1 0
8 1 1 1 1 1 1 1
0 1 1 1 1 1 1 0
9 1 1 1 0 1 1 1
0 1 1 1 1 1 1 0
0 1 1 1 1 1 1 0
0 1 1 1 1 1 1 0
0 1 1 1 1 1 1 0 1 1 1 0 0 0 0 0

0 1 1 1 1 1 1 0 2 1 0 1 1 0 1 1
0 1 1 1 1 1 1 0 3 1 1 1 0 0 1 1
0 1 1 1 1 1 1 0 4 1 1 0 0 1 0 1
0 1 1 1 1 1 1 0 5 0 1 1 0 1 1 1
1 1 1 0 0 0 0 0 6 0 1 1 1 1 1 1
1 1 1 0 0 0 0 0
7 1 1 0 0 0 1 0
1 1 1 0 0 0 0 0
8 1 1 1 1 1 1 1
1 1 1 0 0 0 0 0
9 1 1 1 0 1 1 1
1 1 1 0 0 0 0 0
0 1 1 1 1 1 1 0
1 1 1 0 0 0 0 0
1 1 1 0 0 0 0 0 1 1 1 0 0 0 0 0

1 1 1 0 0 0 0 0
1 1 1 0 0 0 0 0 TABLA DE VERDAD DE DISPLAY DERECHO POR
1 1 1 0 0 0 0 0 SEGMENTOS
2 1 0 1 1 0 1 1
Si realizamos la combinación de los números de las
2 1 0 1 1 0 1 1
primeras columnas de las tablas anteriores obtendremos los
números que van desde el 0 hasta el 21, se considera al 21
TABLA DE VERDAD DE DISPLAY IZQ. POR
como máximo ya que es el número más grande que se puede
SEGMENTOS
expresar con la suma de 3 números de 3 bits en donde cada
uno de ellos puede adoptar el valor máximo de 7 cada uno
es decir 3 bits en alto.

[2]
 Resultados y conclusiones

Como resultados de la práctica obtuvimos el adecuado

funcionamiento del decodificador utilizando Quartus III y

un Cyclone en vez de utilizar un conjunto de compuertas

Ilustración 1CÓDIGO DEL SUMADOR DE 3 BITS 3 FILAS LIBRERÍA
Y ENTIDAD como las que utilizamos en ocasiones anteriores.

La realización del código supuso algunos problemas que

van desde la compatibilidad de Quartus con el Cyclone

hasta aspectos referentes a la cantidad de operaciones, el

uso de pines, la declaración de entradas y salidas en

Cyclone, todas ellas fueron solucionadas para obtener el

jedec y una adecuada simulación.

Bibliografía

Ilustración 2 CÓDIGO DEL SUMADOR DE 3 BITS 3 FILAS
ARQUITECTURA
Ilustración 3 CÓDIGO DEL SUMADOR DE 3 BITS 3 FILAS
COMPLEMENO DE LA ARQUITECTURA
28, G. (23 de SEPTIEMBRE de 2011). SLIDESHARE.
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CYCLONE Y QUARTUS:
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10
784/11874/TrujilloHernandez_LuisEduardo_20
16. pdf?sequence=2&isAllowed=y

[3]
[4]