Universidad de El Salvador

Facultad de ingeniería y arquitectura

Escuela de ingeniería eléctrica

Alumnos:
Marcelo Antonio Martinez Mejía MM20092
Manuel Elías Granados Cruz GC20061
Ingeniero:
Salvador German
Tema:
Métodos de simplificación y mapas de Karnaugh y QM
Materia:
Sistemas digitales I
Objetivos

Objetivo general
Desarrollar las diferentes asignaciones mediante el uso de los métodos de
simplificación

Objetivos específicos
Encontrar la resolución de las asignaciones mediante el uso de de los diversos
métodos de desarrollo
Mediante el programe Quartur II y modelsim para la resolución de las
asignaturas.
Introducción
En este trabajo se utilizaron diversos métodos para llegar a la resolución de los
problemas, se hacen uso de los métodos del señor Karnaugh y de Quine
McCluskey que son los creadores de los métodos de los cuales vamos a utilizar
para resolver los ejercicios, debido que los circuitos pueden tener diferentes
formas y así mismo diferentes desarrollos logrando con esto una resolución
más sencilla.
Primera Parte: Conceptos Básicos Y Simplificación Algebraica De Sistemas
Combinacionales
Asignaciones
1- Realizar código VHDL para el siguiente circuito:

Tabla de deverdad del problema 1

A B C F

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 0

1 0 0 1

1 0 1 1

1 1 0 0

1 1 1 1

Analizando el circuito la ecuación lógica quedaría de la siguiente manera:

̅̅̅̅̅̅̅
(𝐴̅𝐶̅ )𝐵̅𝐴 + 𝐴𝐵𝐶 = 𝐴𝐵̅𝐶̅ + 𝐴𝐵̅𝐶 + 𝐴𝐵𝐶
̅̅̅̅̅̅̅
(𝐴̅𝐶̅ )𝐵̅𝐴 + 𝐴𝐵𝐶 = 𝐴𝐵̅ + 𝐴𝐶

𝐴𝐵̅ + 𝐴𝐶 = 𝐹
CODIFICACION DEL PROBLEMA 1

CIRCUITO DEL PROBLEMA 1

SIimulacion en ModelSlim del problema 1
Tabla de deverdad del problema 2
A PP PC AP AC X
A B C D E X
0 0 0 0 0 0
0 0 0 0 1 0
0 0 0 1 0 0
0 0 0 1 1 0
0 0 1 0 0 0
0 0 1 0 1 0
0 0 1 1 0 0
0 0 1 1 1 0
0 1 0 0 0 0
0 1 0 0 1 0
0 1 0 1 0 0
0 1 0 1 1 0
0 1 1 0 0 0
0 1 1 0 1 0
0 1 1 1 0 0
0 1 1 1 1 0
1 0 0 0 0 0
1 0 0 0 1 0
1 0 0 1 0 0
1 0 0 1 1 0
1 0 1 0 0 0
1 0 1 0 1 0
1 0 1 1 0 0
1 0 1 1 1 0
1 1 0 0 0 0
1 1 0 0 1 0
1 1 0 1 0 0
1 1 0 1 1 0
1 1 1 0 0 0
1 1 1 0 1 0
1 1 1 1 0 1
1 1 1 1 1 1
 Solución:
Sean las variables A, B, D, E para la llave del avión, la puerta del piloto,
la puerta del copiloto, el cinturón del piloto y el del copiloto
respectivamente:

𝐴𝐵𝐶𝐷𝐸 + 𝐴𝐵𝐶𝐷𝐸̅ = 𝐴𝐵𝐶𝐷

El arranque del motor es independiente del estado del asiento del
copiloto

𝐴𝐵𝐶𝐷 = 𝑀
El circuito nos quedaría de la siguiente manera

CODIFICACION DEL PROBLEMA 2

CIRCUITO DEL PROBLEMA 2

SIMULCION DEL PROBLEMA 2

TABLA DE DEVERDAD DEL PROBLEMA 3
# P M C H f1 f2 f3
0 0 0 0 0 1 0 1
1 0 0 0 1 0 0 1
2 0 0 1 0 0 0 1
3 0 0 1 1 0 1 1
4 0 1 0 0 1 1 1
5 0 1 0 1 0 1 1
6 0 1 1 0 0 1 1
7 0 1 1 1 0 1 0
8 1 0 0 0 1 1 0
9 1 0 0 1 0 1 0
10 1 0 1 0 0 0 0
11 1 0 1 1 0 0 0
12 1 1 0 0 0 0 0
13 1 1 0 1 0 0 0
14 1 1 1 0 0 0 0
15 1 1 1 1 0 0 0

Para F1:

𝐴𝐵𝐶𝐷 + 𝐴𝐵̅𝐶̅ 𝐷
̅ + 𝐴𝐵𝐶𝐷 = 𝐴𝐶𝐷 + 𝐵𝐶𝐷

Para F2:

𝐴̅𝐵̅𝐶𝐷 + 𝐴̅𝐵𝐶̅ 𝐷
̅ + 𝐴̅𝐵𝐶𝐷
̅ + 𝐴̅𝐵𝐶̅ 𝐷 + 𝐴̅𝐵𝐶𝐷 + 𝐴𝐵̅𝐶̅ 𝐷
̅ + 𝐴𝐵̅𝐶̅ 𝐷 = 𝐴̅𝐶𝐷 + 𝐴̅𝐵 + 𝐴𝐵̅𝐶̅

Para F3:

𝐴̅𝐵̅𝐶̅ 𝐷
̅ + 𝐴̅𝐵̅𝐶̅ 𝐷 + 𝐴̅𝐵̅𝐶𝐷
̅ + 𝐴̅𝐵̅𝐶𝐷 + 𝐴̅𝐵𝐶̅ 𝐷
̅ + 𝐴̅𝐵𝐶𝐷
̅ + 𝐴̅𝐵𝐶̅ 𝐷 + 𝐴̅𝐵𝐶𝐷
̅ = 𝐴̅𝐵̅ + 𝐴̅𝐶̅ + 𝐴̅𝐷
̅
CODIFICACION DEL PROBLEMA 3

CIRCUITO VHDL DEL PROBLEMA 3

SIMULACION DEL PROBLEMA 3
TABLA DE DEVERDAD DEL PROBLEMA 4
LUCES HABITACIONES

0 P Q SAL1 SAL2 SAL3

0 0 0 0 0 0

0 0 1 0 0 1

0 1 0 0 1 0

0 1 1 0 0 1

1 0 0 1 0 0

1 0 1 0 0 1

1 1 0 0 1 0

1 1 1 0 0 1

SOLUCION:
Para la luz de entrada :
𝑠𝑎𝑙3 = 𝐴̅𝐵̅𝐶 + 𝐴̅𝐵𝐶 + 𝐴𝐵̅𝐶 + 𝐴𝐵𝐶

𝑠𝑎𝑙3 = 𝐴̅𝐶 (𝐵̅ + 𝐵) + 𝐴𝐶(𝐵 + 𝐵̅) + 𝐴𝐶(𝐵̅ + 𝐵)

𝑠𝑎𝑙3 = 𝐴̅𝐶 + 𝐴̅𝐶 + 𝐴𝐶

𝑍 = 𝐴̅𝐶 + 𝐴𝐶
 𝑠𝑎𝑙3 = 𝐶

Para la luz del mostrador:

𝑠𝑎𝑙2 = 𝐴̅𝐵𝐶̅ + 𝐴𝐵𝐶̅

𝑠𝑎𝑙2 = 𝐵𝐶̅ (𝐴̅ + 𝐴)

𝑠𝑎𝑙2 = 𝐵𝐶̅

Para la luz de la oficina:

𝑠𝑎𝑙1 = 𝐴𝐵̅ 𝐶̅
CODIFICACION DEL PROBLEMA 4
CIRCUITO DEL PROBLEMA 4

SIMULACION DEL PROBLEMA 4

1-Uso y sintaxis de las instrucciones IF…THEN.

Preguntas de investigación

1-Uso y sintaxis de las instrucciones IF…THEN.

Es sentencia condicional de carácter secuencial y permite desviar el flujo de
ejecución de un proceso o un subprograma.

2- Uso y sintaxis de las instrucciones CASE…WHEN.

Esta sentencia ejecuta un grupo de sentencias de forma selectiva en función
de una expresión dada.

3- Investigar que es un look up table (tabla de búsqueda) y como se

implementa en VHDL.
Una tabla de búsqueda (LUT) es una forma rápida de realizar una función
compleja en lógica digital. La dirección es la entrada de la función, y el valor en
esa dirección es la salida de la función. La ventaja es que calcular la función
solo requiere una única búsqueda de memoria, independientemente de la
complejidad de la función, por lo que es muy rápida.
Es una matriz que reemplaza el cálculo en tiempo de ejecución con una
operación de indexación de matriz más simple. El ahorro en términos de
tiempo de procesamiento puede ser significativo, ya que recuperar un valor de
la memoria es a menudo más rápido que someterse a un cálculo "costoso" o
una operación de entrada / salida.
4- Tipos de datos de entrada y salida que soporta VHDL.
Tipos de datos
Los tipos son los datos que el diseñador establece para los puertos de entrada
y salida dentro de una entidad, se asignan de acuerdo con las características
de un diseño en particular.
VHDL permite utilizar tipos predefinidos, así como otros definidos por el
usuario. Los tipos predefinidos más comunes son los siguientes:
Std_logic, que puede tomar los siguientes valores:
• 0 o 1 lógico, es decir un bit.
• Z que indica alta impedancia, es decir desconexión.
• U que indica undetermined, esto ocurre cuando a una señal no se le ha
asignado un valor.
Std_logic_vector. Representa un vector de elementos std_logic, posee las
mismas reglas de asignación y definición del rango que el tipo bit_vector pero
con un mayor número de valores posibles
Bit, solo toma valores de 0 a 1. A diferencia de Std_logic, toma 0 como valor
en simulación cuando una señal no tiene valor.
Bit_vector.(Vectores de bits) que representa un conjunto de bits para cada
variable de entrada o salida
Integer. Permite que en la descripción de un circuito de utilicen valores con
representaciones decimales enteras. El compilador que se utilice se encarga
de convertir a binario los datos escritos en decimal.
Boolean. Define valores de verdadero o falso en una expresión
String. Cualquier cadena formada por ASCII.
Existen más tipos como, por ejemplo: real, natural. positive, etc.
5- ¿Cómo se crean arreglos en VHDL?
Un arreglo está formado por múltiples elementos de un tipo en común. Estos
arreglos se pueden considerar también como vectores, ya que agrupan
elementos de un mismo tipo.
La sintaxis utilizada para declarar un arreglo es:

6- ¿Cómo se declara un componente en VHDL?

Un componente es una descripción sencilla, es decir, compuesto de una
librería, una entidad y una arquitectura. Mediante la declaración component
podemos reutilizar este diseño en cualquier circuito, permitiendo de este
modo obtener un diseño más jerarquizado.
La sintaxis usada es:

Pudiendo realizar instancias o llamadas al mismo de las dos formas siguientes:

Siendo la lista de puertos posicional, esto es, la posición de un puerto en la

lista que corresponde con la señal en la misma posición que en la definición
del componente.

Mediante la lista de parámetros podemos enviar parámetros genéricos al

componente.
Tabla de verdad

Dec W X Y Z A B C D E F G

0 0 0 0 0 1 1 1 1 1 1 0

1 0 0 0 1 0 1 1 0 0 0 0

2 0 0 1 0 1 1 0 1 1 0 1

3 0 0 1 1 1 1 1 1 0 0 1

4 0 1 0 0 0 1 1 0 0 1 1

5 0 1 0 1 1 0 1 1 0 1 1

6 0 1 1 0 1 0 1 1 1 1 1

7 0 1 1 1 1 1 1 0 0 0 0

8 1 0 0 0 1 1 1 1 1 1 1

9 1 0 0 1 1 1 1 1 0 1 1

10 1 0 1 0 1 1 1 0 1 1 1
 11 1 0 1 1 0 0 1 1 1 1 1

12 1 1 0 0 1 0 0 1 1 1 0

13 1 1 0 1 0 1 1 1 1 0 1

14 1 1 1 0 1 0 0 1 1 1 1

15 1 1 1 1 1 0 0 0 1 1 1

Para A(E1)
00 01 11 10
00 10 1 13 12
01 4 15 17 16
11 12 113 15 114
10 18 14 11 110

A=Σm(0,2,3,5,6,7,8,9,10,12,14,15)
A=(0,2,8,10)+(3,2,6,7)+(7,6,14,15)+(5,7)+(8,12)+(8,9)
A= X̅ Z̅+W̅ Y+XY+W̅XZ+WX̅Y̅+WZ̅
Para B
00 01 11 10
00 10 11 13 12
01 14 5 17 14
11 12 113 15 14
10 18 14 11 110

B= Σm(0,1,2,3,4,7,8,9,10,13)
B=(0,1,2,3)+(0,2,8,10)+(0,4)+(3,7)+(9,3)
B=W̅X̅+X̅Z̅+W̅Y̅Z̅+W̅YZ+WY̅Z
Para C
00 01 11 10
00 10 11 13 2
01 14 15 17 16
11 12 113 15 14
10 18 14 111 110
C= Σm(0,1,3,4,5,6,7,8,9,10,11,13)
C=(0,1,4,5)+(1,3,5,7)+(1,5,9,13)+(4,5,1,7)+(8,9,10,11)
C=W̅Y̅+W̅Z+Y̅Z+W̅X+WX̅
Para D(E1)
00 01 11 10
00 10 1 13 12
01 4 15 7 16
11 112 113 15 114
10 18 14 111 10

D= Σm(0,2,3,5,6,8,9,11,12,13,14)
D=(8,9,12,13)+(0,2)+(3,11)+(5,13)+(6,14)
D=WY̅+W̅X̅Z̅+XY̅Z+YZ+XYZ̅
Para E
00 01 11 10
00 10 1 3 12
01 4 5 7 16
11 112 113 115 114
10 18 4 111 110

E= Σm(0,2,6,8,10,11,12,13,14,15)
E=(2,6,8,10,14)+(0,2,8,10)+(10,11,14,15)+(12,13,14,15)
E=WX+WY+X̅Z̅+YZ̅
Para F
00 01 11 10
00 10 1 3 2
01 14 15 7 16
11 112 13 115 114
10 18 14 111 110

F= Σm(0,4,5,6,8,9,10,11,12,14,15)
F=(0,4,8,12)+(4,6,12,14)+(10,11,14,15)+(12,13,14,15)
F=W̅XY̅+XZ̅+Y̅Z̅+WY+WX̅
Para G
00 01 11 10
00 0 1 13 12
01 14 15 7 16
11 12 113 115 114
10 18 14 111 110

G= Σm(2,3,4,5,6,8,9,10,11,13,14,15)
G=(2,3,10,11)+(2,6,10,14)+(8,9,10,11)+(9,11,13,15)+(4,5)
G=W̅XY̅+X̅Y+WZ+WX̅+YZ̅
CODIGO VHDL DEL PROBLEMA 1
Captura del grafico PROBLEMA 1
SIMULACION DEL PROBLEMA 1
 A B C D E F S T U V W X Y Z
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 0 1 0 0 0 0 0 0 0 1
2 0 0 0 0 1 0 0 0 0 0 0 1 0 0
3 0 0 0 0 1 1 0 0 0 0 0 0 1 1
4 0 0 0 1 0 0 0 0 0 0 1 0 0 1
5 0 0 0 1 0 1 0 0 0 0 1 0 0 0
6 0 0 0 1 1 0 0 0 0 0 0 1 0 1
7 0 0 0 1 1 1 0 0 0 0 0 1 1 1
8 0 0 1 0 0 0 0 0 0 1 0 1 1 1
9 0 0 1 0 0 1 0 0 0 1 0 1 0 1
10 0 0 1 0 1 0 0 0 0 1 0 0 1 1
11 0 0 1 0 1 1 0 0 0 1 0 1 0 0
12 0 0 1 1 0 0 0 0 0 0 1 0 1 1
13 0 0 1 1 0 1 0 0 0 0 1 1 0 0
14 0 0 1 1 1 0 0 0 0 1 0 0 0 1
15 0 0 1 1 1 1 0 0 0 1 0 0 0 0
16 0 1 0 0 0 0 0 0 0 0 0 0 0 0
17 0 1 0 0 0 1 0 0 0 0 0 0 0 1
18 0 1 0 0 1 0 0 0 0 0 0 0 1 1
19 0 1 0 0 1 1 0 0 0 0 0 0 1 0
20 0 1 0 1 0 0 0 0 0 0 0 1 1 1
21 0 1 0 1 0 1 0 0 0 0 0 1 1 0
22 0 1 0 1 1 0 0 0 0 0 0 1 0 0
23 0 1 0 1 1 1 0 0 0 0 0 1 0 1
24 0 1 1 0 0 0 0 0 0 1 0 1 0 1
25 0 1 1 0 0 1 0 0 0 1 0 1 0 0
26 0 1 1 0 1 0 0 0 0 1 0 0 1 0
27 0 1 1 0 1 1 0 0 0 1 0 0 1 1
28 0 1 1 1 0 0 0 0 0 0 1 1 1 0
29 0 1 1 1 0 1 0 0 0 0 1 1 1 1
30 0 1 1 1 1 0 0 0 0 1 0 0 0 1
31 0 1 1 1 1 1 0 0 0 1 0 0 0 0
32 1 0 0 0 0 0 0 0 0 0 0 0 0 0
33 1 0 0 0 0 1 0 0 0 0 0 0 0 1
34 1 0 0 0 1 0 0 0 0 0 0 0 1 1
35 1 0 0 0 1 1 0 0 0 0 0 0 1 0
36 1 0 0 1 0 0 0 0 0 0 0 1 1 1
37 1 0 0 1 0 1 0 0 0 0 0 1 1 0
38 1 0 0 1 1 0 0 0 0 0 0 1 0 0
39 1 0 0 1 1 1 0 0 0 0 0 1 0 1
40 1 0 1 0 0 0 0 0 0 1 0 1 0 1
41 1 0 1 0 0 1 0 0 0 1 0 1 0 0
42 1 0 1 0 1 0 0 0 0 1 0 0 1 0
43 1 0 1 0 1 1 0 0 0 1 0 0 1 1
44 1 0 1 1 0 0 0 0 0 0 1 0 0 1
45 1 0 1 1 0 1 0 0 0 0 1 0 1 0
46 1 0 1 1 1 0 0 0 0 1 0 0 0 1
47 1 0 1 1 1 1 0 0 0 1 0 0 0 0
48 1 1 0 0 0 0 0 0 0 0 0 0 1 1
49 1 1 0 0 0 1 0 0 0 0 0 1 0 0
50 1 1 0 0 1 0 0 0 0 0 0 1 1 0
51 1 1 0 0 1 1 0 0 0 0 0 1 0 1
52 1 1 0 1 0 0 0 0 0 0 1 0 1 0
53 1 1 0 1 0 1 0 0 0 0 1 0 0 1
54 1 1 0 1 1 0 0 0 0 0 0 1 1 1
55 1 1 0 1 1 1 0 0 0 0 1 0 0 0
56 1 1 1 0 0 0 0 1 0 0 1 0 0 0
57 1 1 1 0 0 1 0 1 0 0 0 1 1 1
58 1 1 1 0 1 0 0 1 0 0 0 1 0 1
59 1 1 1 0 1 1 0 1 0 0 0 1 1 0
60 1 1 1 1 0 0 0 0 0 0 1 0 1 1
61 1 1 1 1 0 1 0 0 0 0 1 1 0 0
62 1 1 1 1 1 0 0 1 0 0 0 1 0 0
63 1 1 1 1 1 1 0 1 0 0 0 0 1 1

GRAY 6311
0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 0 0 0 1
2 0 0 1 1 0 0 0 0 0 0 1 1
3 0 0 1 0 0 0 0 0 0 1 0 0
4 0 1 1 0 0 0 0 0 0 1 0 1
5 0 1 1 1 0 0 0 0 0 1 1 1
6 0 1 0 1 0 0 0 0 1 0 0 0
7 0 1 0 0 0 0 0 0 1 0 0 1
8 1 1 0 0 0 0 0 0 1 0 1 1
9 1 1 0 1 0 0 0 0 1 1 0 0
10 1 1 1 1 0 0 0 1 0 0 0 0
11 1 1 1 0 0 0 0 1 0 0 0 1
12 1 0 1 0 0 0 0 1 0 0 1 1
13 1 0 1 1 0 0 0 1 0 1 0 0
14 1 0 0 1 0 0 0 1 0 1 0 1
15 1 0 0 0 0 0 0 1 0 1 1 1

GRAY 2421
0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 0 0 0 1
2 0 0 1 1 0 0 0 0 0 0 1 0
3 0 0 1 0 0 0 0 0 0 0 1 1
4 0 1 1 0 0 0 0 0 0 1 0 0
5 0 1 1 1 0 0 0 0 0 1 0 1
6 0 1 0 1 0 0 0 0 0 1 1 0
7 0 1 0 0 0 0 0 0 0 1 1 1
8 1 1 0 0 0 0 0 0 1 1 1 0
9 1 1 0 1 0 0 0 0 1 1 1 1
10 1 1 1 1 0 0 0 1 0 0 0 0
11 1 1 1 0 0 0 0 1 0 0 0 1
12 1 0 1 0 0 0 0 1 0 0 1 0
13 1 0 1 1 0 0 0 1 0 0 1 1
14 1 0 0 1 0 0 0 1 0 1 0 0
15 1 0 0 0 0 0 0 1 0 1 0 1

GRAY 7421
0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 0 0 0 1
2 0 0 1 1 0 0 0 0 0 0 1 0
3 0 0 1 0 0 0 0 0 0 0 1 1
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5 0 1 1 1 0 0 0 0 0 1 0 1
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7 0 1 0 0 0 0 0 0 0 1 1 1
8 1 1 0 0 0 0 0 0 1 0 0 1
9 1 1 0 1 0 0 0 0 1 0 1 0
10 1 1 1 1 0 0 0 1 0 0 0 0
11 1 1 1 0 0 0 0 1 0 0 0 1
12 1 0 1 0 0 0 0 1 0 0 1 0
13 1 0 1 1 0 0 0 1 0 0 1 1
14 1 0 0 1 0 0 0 1 0 1 0 0
15 1 0 0 0 0 0 0 1 0 1 0 1

GRAY EXC-3
0 0 0 0 0 0 0 0 0 0 0 1 1
1 0 0 0 1 0 0 0 0 0 1 0 0
2 0 0 1 1 0 0 0 0 0 1 0 1
3 0 0 1 0 0 0 0 0 0 1 1 0
4 0 1 1 0 0 0 0 0 0 1 1 1
5 0 1 1 1 0 0 0 0 1 0 0 0
6 0 1 0 1 0 0 0 0 1 0 0 1
7 0 1 0 0 0 0 0 0 1 0 1 0
8 1 1 0 0 0 0 0 0 1 0 1 1
9 1 1 0 1 0 0 0 0 1 1 0 0
10 1 1 1 1 0 1 0 0 0 0 1 1
11 1 1 1 0 0 1 0 0 0 1 0 0
12 1 0 1 0 0 1 0 0 0 1 0 1
13 1 0 1 1 0 1 0 0 0 1 1 0
14 1 0 0 1 0 1 0 0 0 1 1 1
15 1 0 0 0 0 1 0 0 1 0 0 0
CODIGO VHDL DEL PROBLEMA 2
GRAFICO DEL PROBLEMA 2
SIMULACION DEL PROBLEMA 2
 TABLA:
A B C D GRAY # Q R S T U V W X Y Z
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 0 0 1
2 0 0 1 0 0 0 1 1 1 0 0 0 0 0 0 1 0 0 1
3 0 0 1 1 0 0 1 0 2 0 0 0 0 0 0 0 1 0 0
4 0 1 0 0 0 1 1 0 1 0 0 0 0 1 1 0 0 0 1
5 0 1 0 1 0 1 1 1 2 0 0 0 0 1 0 0 1 0 0
6 0 1 1 0 0 1 0 1 2 0 0 0 0 0 1 0 0 0 0
7 0 1 1 1 0 1 0 0 3 0 0 0 0 0 1 1 0 0 1
8 1 0 0 0 1 1 0 0 1 1 1 1 0 0 0 0 0 0 1
9 1 0 0 1 1 1 0 1 2 0 0 1 1 0 0 0 1 0 0
10 1 0 1 0 1 1 1 1 2 0 0 1 0 0 1 0 0 0 0
11 1 0 1 1 1 1 1 0 3 0 0 1 0 1 0 1 0 0 1
12 1 1 0 0 1 0 1 0 2 0 0 0 1 0 0 0 0 0 0
13 1 1 0 1 1 0 1 1 3 0 0 0 1 0 1 0 0 0 1
14 1 1 1 0 1 0 0 1 3 0 0 0 1 1 1 1 0 0 1
15 1 1 1 1 1 0 0 0 4 0 0 0 1 1 0 0 1 0 0
CODIGO VHDL DEL PROBLEMA 3
GRAFICO DEL PROBLEMA 3
SIMULACIÓN DEL PROBLEMA 3
TABLA:
A B C D X Y Z
0 0 0 0 0 0 1
0 0 0 1 0 0 1
0 0 1 0 1 0 1
0 0 1 1 1 1 1
0 1 0 0 0 1 1
0 1 0 1 1 1 1
0 1 1 0 0 0 0
0 1 1 1 1 0 0
1 0 0 0 X X X
1 0 0 1 X X X
1 0 1 0 X X X
1 0 1 1 X X X
1 1 0 0 X X X
1 1 0 1 X X X
1 1 1 0 0 0 0
1 1 1 1 0 0 0

2421
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 1 1 0
9 1 1 1 1
MAPAS K

X = (B + C)(B' + D)(A')

Y = (B + C)(B' + C')(C' + D)

Z = B’ + C’
CODIGO VHDL PROBLEMA 4

GRAFICO PROBLEMA 4
Simulación problema 4
Preguntas de Investigación.
1. Investigar las librerías existentes para VHDL, características y
elementos que contiene, cómo tener acceso a estas y cómo utilizarlas.

Library compuertas básicas ;

Las librerías contienen paquetes estándar que definen operaciones y tipos de
datos normalmente utilizados como :
 2. Investigar sobre la placa Cyclone V DE1-SOC (Máximo 2 páginas):
características de la placa (procesador, memoria, pines, displays, y otras
características técnicas) y diagrama en bloque

El kit de desarrollo DE1-SoC presenta una sólida plataforma de diseño de

hardware creada en torno al FPGA System-on-Chip (SoC) de Altera, que
combina los últimos núcleos integrados Cortex-A9 de doble núcleo con lógica
programable líder en la industria para lograr la máxima flexibilidad de diseño.
El SoC de Altera integra un sistema de procesador duro (HPS) basado en ARM
que consta de procesador, periféricos e interfaces de memoria unidos a la
perfección con la estructura FPGA mediante una red troncal de interconexión
de gran ancho de banda. La placa de desarrollo DE1-SoC incluye hardware
como memoria DDR3 de alta velocidad, capacidades de audio y video, redes
Ethernet y mucho más.
Especificación de las técnicas
Conclusiones
• En los mapas K la agrupación se tiene que dar mediante una inspección.

• En los mapas QM Se da mediante agrupaciones la cual a la diferencia es

negativa

• En los mapas K se puede llegar a cometer errores debido a las múltiples

agrupaciones

• VHDL permite diseñar, modelar y verificar un sistema desde un alto nivel

de abstracción, refinando el diseño con la posibilidad de culminar con la
descripción del mismo hasta el nivel de compuertas.

• El lenguaje permite, de ser necesario, verificar cada componente del

sistema por separado.

• Los diseños realizados con VHDL no sólo pueden ser simulados, sino
también sintetizados con herramientas adecuadas.

• Los componentes descriptos con VHDL para un diseño pueden

reutilizarse posteriormente en otros diseños.
Bibliograf
Altera. (n.d.). Introduction of Quartus ll software. Retrieved from Introduction of Quartus ll
software:
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/manual
/intro_to_quartus2.pdf

anonymo. (n.d.). plataforma de diseño Quartus. Retrieved from plataforma de diseño Quartus:
http://profesores.fi-b.unam.mx/fpga/plataforma_de_diseno_Quartus.pdf

EMTCH. (2013). introduccion al lenguaje de descripcion de hardware. Retrieved from EMTCH:

http://www.sase.com.ar/2013/files/2013/09/SASE2013-Intro_VHDL.pdf