LAB.

MICROELECTRONICA UNMSM – FIEE

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

UNIVERSIDAD DEL PERÚ, DECANA DE AMÉRICA

FACULTAD DE INGENIERÍA ELÉCTRICA, ELECTRÓNICA Y TELECOMUNICACIONES

APELLIDOS Y NOMBRES Nº DE MATRÍCULA

Ccoyori Mendoza Mario 16190114

CURSO TEMA

LAB. MICROELECTRONICA DISEÑO GEOMETRICO DE ASICs

INFORME FECHA NOTA

PREVIO REALIZACIÓN ENTREGA

NÚMERO
1/09/19 1/09/19
1

GRUPO PROFESOR

GRUPO HORARIO: LUNES

2-4PM
Dr. ALARCON MATUTTI
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Pregunta 1
Presentar en Laboratorio el Layout del Inversor realizado por usted, considerar para el layout el
esquema de la Fig. A y la Fig. B del diagrama de barras (Stick). Tratar de conseguir un layout de
dimensiones mínimas. Mostrar y describir las vistas de corte2D y 3D.

Dimensiones mínimas: se aplica los diferentes criterios de distancias de los materiales usados en la
implementación del circuito, teniendo como fundamento la siguiente tabla:

Tomando la referencia establecida el circuito quedara se la siguiente forma:

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Corte en 2d: Haciendo un corte transversal, en donde se aprecia las diferentes capas del circuito
inversor de lo cual desprendemos los materiales además de contactos, su cantidad y la forma de
dispersión en el chip, también notamos la forma de polarización de los mismos.

Corte en 3d: La función donde se nota la estructura del circuito de forma espacial que nos ayuda
obtener la representación más física del chip y sus componentes
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Pregunta 2
Para el layout del inversor (muestre el procedimiento empleado).
Hallar la frecuencia máxima de operación
Area ocupada del layout.

Frecuencia Máxima=1/15ps=66.6667Ghz.
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La dimensiones del Layout.

Ancho: 50 λ

= 50 λ *(0.125µm/1 λ ) =6.25 µm.

Alto: 24λ

= 24 λ *(0.125µm/1 λ )= 3µm.

El área seria: 50λ*24λ=6.25*3=18.75µm2.

Pregunta 3
Presentar el LAYAOUT del inversor, extraer la descripción CIR (Spice) y la descripción CIF( Caltech
Intermediate Form) del inversor. En cada caso, establecer las reglas principales de sintaxis y
describir sus contenidos. Buscar en libro y/o Internet la información necesaria.}

- En base al archivo(*.cir) y Usando la vista del layout de su inversor, mediante líneas

punteadas, indique las dimensiones de L, W, identifique las capacidades parasitas hacia
GND desde los godos (G,D,S) y sus valores respectivos. Ver figura A, use una figura similar
solo para esta pregunta.
- En base al archivo(*.cif) y Usando la vista del layout de sus inversor, mediante líneas
punteadas, identifique los valores de las coordenadas (X,Y) que definen las capas de
polisilicio, difusiones, contactos y metal. Ver figura A, use una figura similar solo para esta
pregunta

- CIR:
1. Describe un circuito en un archivo de texto (extensión ".cir") llamado netlist O dibuja el
circuito utilizando símbolos gráficos en una página de esquema. Hay un montón de archivos
de lista de redes SPICE listos para ejecutarse en la colección de circuitos .
2. Ejecuta una simulación. SPICE lee la lista de redes y luego realiza el análisis solicitado: AC,
DC o RESPUESTA TRANSITORIA. Los resultados se almacenan en un archivo de salida de
texto (extensión ".out") o un archivo de datos binarios.
3. Ve los resultados de la simulación en un archivo de salida de texto (".out") usando un
editor de texto. La mayoría de los programas SPICE proporcionan un visor gráfico para trazar
las formas de onda almacenadas en el archivo de datos binarios.
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CIRCUIT F:\8ciclo\Microelectronica\labo\inversor3.MSK
*
* IC Technology: ST 0.25µm - 6 Metal
*
VDD 1 0 DC 2.50
VVin 6 0 PULSE(0.00 2.50 0.50N 0.05N 0.05N 0.50N 1.10N)
*
* List of nodes
* "Vout" corresponds to n°3
* "Vin" corresponds to n°6
*
* MOS devices
MN1 3 6 0 0 TN W= 0.75U L= 0.25U
MP1 1 6 3 1 TP W= 0.75U L= 0.25U
*
C2 1 0 2.229fF
C3 3 0 0.990fF
C4 1 0 0.541fF
C6 6 0 0.125fF
*
* n-MOS Model 3 :
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.000U THETA=0.300 GAMMA=0.400
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+PHI=0.200 KAPPA=0.010 VMAX=130.00K

+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3:
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.000U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 5.00N
.PROBE
.END
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Capacitancias parasitas

- CIF

Los archivos CIF se almacenan en el formato de texto ASCII. Cada línea comienza con un
comando de uno o dos caracteres.

El formato de archivo CIF solo almacena nombres de capa. El número de capa como se usa
en GDSII u OASIS no se usa. Al abrir un archivo CIF, LayoutEditor analizó los nombres de capa
utilizados. Si ya existe un nombre de capa en la configuración actual, se utiliza este número de
capa. De lo contrario, se cambia el nombre de la primera capa no utilizada.
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( File : "F:\8ciclo\Microelectronica\labo\inversor3.CIF")
( Conversion from Microwind 2b - 17.01.2000 to CIF)
( Version 02/09/2019,19:44:23)
DS 1 1 1;
9 topcell;
L 1;
P -2625,6500 875,6500 875,9250 -2625,9250;
L 19;
P -1650,7975 -1350,7975 -1350,8275 -1650,8275;
P -1650,6725 -1350,6725 -1350,7025 -1650,7025;
P 3100,7975 3400,7975 3400,8275 3100,8275;
P 1850,7975 2150,7975 2150,8275 1850,8275;
P -400,7975 -100,7975 -100,8275 -400,8275;
L 13;
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P -1000,7375 2750,7375 2750,7625 -1000,7625;

P 2500,7625 2750,7625 2750,8875 2500,8875;
P -1000,7625 -750,7625 -750,8875 -1000,8875;
L 23;
P -1875,7750 -1125,7750 -1125,9500 -1875,9500;
P -625,7750 2375,7750 2375,8500 -625,8500;
P -1875,6500 -1125,6500 -1125,7250 -1875,7250;
P 2875,7750 3625,7750 3625,9250 2875,9250;
L 2;
P 1625,7750 2500,7750 2500,8500 1625,8500;
P -1875,6500 -1125,6500 -1125,7250 -1875,7250;
P 2500,7750 2750,7750 2750,8500 2500,8500;
P 2750,7750 3625,7750 3625,8500 2750,8500;
P -750,7750 125,7750 125,8500 -750,8500;
P -1875,7750 -1000,7750 -1000,8500 -1875,8500;
P -1000,7750 -750,7750 -750,8500 -1000,8500;
L 16;
P 1375,7500 2750,7500 2750,8750 1375,8750;
P -2125,6250 -875,6250 -875,7500 -2125,7500;
P 2250,7500 3000,7500 3000,8750 2250,8750;
P 2500,7500 3875,7500 3875,8750 2500,8750;
L 17;
P -1000,7500 375,7500 375,8750 -1000,8750;
P -2125,7500 -750,7500 -750,8750 -2125,8750;
P -1250,7500 -500,7500 -500,8750 -1250,8750;
L 60;
94 Vss 3250,8875;
94 Vin 875,7500;
94 Vout 875,8125;
94 Vdd -1500,6875;
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94 Vdd -1500,9375;
DF;
C 1;
E

4) OBLIGATORIA: Presentar en laboratorio el LAYOUT del circuito mostrado en la

Fig. C, revisar la teoría de su funcionamiento y explique, página 183 del libro texto.
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Compuerta NAND con NMOS

Implementación en layout
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Simulación en microwind

Compuerta NAND con pseudo- NMOS

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Simulación en microwind
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5) Para circuitos digitales MOS mostrados en las Figuras 1, 2,3. Analizar y determinar
la
función lógica de salida de los circuitos. Presentar el LAYOUT (manual y de menor
área) como mínimo de DOS de ellos y corroborar su función lógica mediante
simulación.
Medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación.

Figura A
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Análisis del circuito mediante tabla de verdad

S Ln1 Ln2 F
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 0
1 1 1 0

LAYOUT DEL CIRCUITO