UNIVERSIDAD SANTO TOMÁS, ELECTRONICA II, MARZO 2019 1

LABORATORIO No. 03
DISEÑO DE AMPLIFICADOR MULTIETAPA
Alisson Jhojana Pedraza Mesa, Estudiante, Universidad Santo Tomás, alisson.pedraza@usantotomas.edu.co
Lina Paola Ticora Ramirez, Estudiante, Universidad Santo Tomás, linaticora@usantotomas.edu.co

Abstract—In the following laboratory practice, a multistage

amplifier is designed that meets certain specifications of gain,
input and output impedances, as well as demonstrating its 700 × 12mV = 8, 4[V ]
respective frequency response through a Bode diagram. The first
stage (input stage) is responsible for setting the input impedance, Para adaptar un voltaje de polarización correcto se entiende
then there is a gain stage (or several) and an output stage setting que debe ser el doble de la tensión pico, es decir,
the output impedance and supplying the current to the load.
Index Terms—Diagrama de Bode, transistor de potencia. Vcc ≥ 2 × 8, 4 ≥ 16, 8[V ]
Vcc ≈ 20[V ]
I. I NTRODUCCI ÓN
Un amplificador multietapa es un conjunto de amplifi- Segundo paso
cadores monoetapa conectados en cascada. La técnica de
análisis de este tipo de amplificador es sencilla ya que se La primera etapa es la encargada de brindar la impedancia
reduce a desarrollarlos de forma independiente, es decir, para de entrada, según las especificaciones anteriormente men-
cada monoetapa se encuentra su análisis en DC y AC; y cionadas esta debe ser de 2M egas; por lo tanto la config-
para hallar la ganancia total solo se multiplican todas las uración más adecuada a utilizar es un Source Común, como
encontradas de manera independiente. El acople entre las se muestra en la Fig. 1.
monoetapas puede ser de dos maneras esencialmente, directa
o a través de un condensador. Para este laboratorio se realiza
un acoplamiento capacitivo, de tal manera que al realizar el
análisis en DC, los condensadores aı́slan cada etapa a consta de
introducir una frecuencia de corte inferior. [1] En esta práctica
de laboratorio se utilizan 3 monoetapas con mosfet, donde
las dos primeras son Source Común que permiten asegurar la
impedancia de entrada y la ganancia de voltaje, la ultima es
un Drein Común que asegura la impedancia de salida.

II. D ISE ÑO Y ANALISIS TEORICO

Primer paso

El objetivo es diseñar e implementar un amplificador

multietapa con las siguientes caracteristicas de pre-diseño.

• Ganancia vVsig
o
= 700V /V
• Resistencia de entrada Rin ≥ 1M Ω
• Resistencia de salida Rout ≤ 50Ω
• Carga RL = 200Ω
• Fuente de pequeña señal 10mV ≤ vsig ≤ 20mV
• Mı́nimo dos etapas.
Un parámetro esencial para comenzar el diseño del ampli-
ficador es determinar el voltaje de polarización. La señal a
excitar es de 12 mV, debido a que en las especificaciones
se pide tener una fuente de pequeńa seńal entre 10mV y
20mV, solo se toma un valor cualquiera entre ese rango, y
la ganancia debe ser de 700 V /V . Multiplicando este voltaje
con la ganancia se obtiene el voltaje de la señal amplificada.
Fig. 1. Esquemático primera etapa.
El análisis en AC, indica como encontrar la impedancia de
entrada; para esta configuración será el paralelo entre R1 y R2 .
Ası́ que para garantizar la impedancia, R1 = 6M y R2 = 3M .
Para poder empezar el análisis en DC, se debe tener en
cuenta las siguentes caracterı́sticas del mosfet obtenidas del
PSpice Model de OrCAD. La referencia de mosfet a utlizar
es un 2N7000, donde:
• Kp = 0.09321
• W = 100µ
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• L = 100µ
• Vt = 2, 236
El voltaje en Gate, será el divesor de tensión,

Vcc × R2
VG =
R1 + R2

20V × 3M
VG =
6M + 3M

VG = 6, 67V

Para encontrar la corriente IDS , se ituliza la siguiente

formula,
1 W
IDS = Kp (VGS − VT )2 (1)
2 L
Fig. 2. Esquemático segunda etapa.
Donde IDS , será,
VS La tercera etapa es la encargada de brindar la impedancia de
IDS =
R4 salida, debido a que es la etapa que más corriente debe soportar
De la ecuación 1, si R4 = 2k, solo se tiene una incognita, se utiliza un mosfet de potencia, el IRF840, el cual tiene las
VS , ası́ que se despeja, siguientes caracterı́sticas según el PSide Model de OrCA.Estas
caracterı́sticas son requeridas para realizar el análisis en DC.
• Kp = 20.85µ
VS = 93, 21(4, 43 − VS )2
• W = 0.68
• L = 2µ
93, 21VS 2 − 826, 24VS + 1829, 23 = 0
• Vt = 3, 879

VS1 = 4, 2171 La configuración de la tercera etapa es un Drain Común,

como se muestra en la Fig. 3.
A partir de esto, se puede encontrar ID ,
VS1
ID =
2k

ID = 2, 108mA

Para terminar el análisis en DC,

2ID
gm1 =
VOV
Donde VOV ,
VOV = (VGS − VT )

VOV = 0.2169 Fig. 3. Esquemático tercera etapa.

Entonces, Donde, el voltaje en Gate, será el divesor de tensión,

A
gm1 = 19.437m 20V × 100k
V VG =
100k + 82k
La segunda etapa es la encargada de completar la ganancia
deseada. Para obtener una ganancia de 700V /V , se opta VG = 10, 98V
por una primera etapa de gananica 10V /V y la segunda Para encontrar la corriente IDS , se utiliza la siguiente
de apróximadamente 71V /V . Como la ganancia de esta, es formula,
moderada, se utiliza la misma configuración de la primera 1 W
IDS = Kp (VGS − VT )2 (2)
etapa, un Source Común; como se muestra en la Fig.2. Por 2 L
lo tanto los cálculos serán los mismos, ya que los valores de Donde IDS , será,
las resistencias no varian. Excepto la resistencia de Drain, que VS
será la que permite asegurar la ganancia deseada. IDS =
Rout
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De la ecuación 1, si R4 = 50, solo se tiene una incognita, III. A N ÁLISIS DE R ESULTADOS

VS , ası́ que se despeja,

VS = 177, 225(7, 491 − VS )2 Primer paso

177, 225VS 2 − 2655, 18VS + 9944, 99 = 0

Primero se demuestra la ganancia de cada etapa de manera
VS1 = 7, 288V independiente.

A partir de esto, se puede encontrar ID , • Primera etapa

VS3
ID =
50
ID = 145, 76mA
Para terminar el análisis en DC,
2ID
gm3 =
VOV
Donde VOV ,
VOV = (VGS − VT )
VOV = 0, 203
Entonces,
A
gm3 = 1, 43
V
Tercer paso

Ahora se realiza el análisis en AC de todo el multietapa, de Fig. 4. Voltajes primera etapa.

tal manera asegurar todas las ganancias.
Se inicia por analizar la ganancia en la etapa 3, y ası́ adecuar
las otras etapas y garantizar los 700V /V .
Vo VD1 VD2 Vo
= × ×
Vi Vi VD1 VD2
Vo RL k RS3
= 1
VD2 gm3× RL k RS3
Vo
= 0, 98281
VD2
VD1 VD2
Se define a Vi = 10 para dejar como incognita a VD1 .

VD2
= 71, 224V /V
VD1
VD1 Fig. 5. Ganancia primera etapa.
Ahora se encuentra RD1 para garantizar que Vi = 10V /V
VD1
= −gm1 × RD1 k R3 k R4
Vi
RD1 = 705.5
VD2
Se halla RD2 para garantizar que VD1 = 71, 224V /V
RD2 = 4.98k
Y por último las impedancias de entrada y salida,

RIN = R1 k R2
RIN = 2M

ROU T = RS3
ROU T = 50 Fig. 6. Diagrama de Bode primera etapa.
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Fig. 10. Diagrama de Bode segunda etapa.

Fig. 7. Ganancia primera etapa, experiemental. • Tercera etapa

• Segunda etapa

Fig. 11. Voltajes tercera etapa.

Fig. 8. Voltajes segunda etapa.

Fig. 12. Ganancia tercera etapa.

Fig. 9. Ganancia segunda etapa. Fig. 13. Diagrama de Bode tercera etapa.
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• Ganancia total • Se evidenció como la tercera etapa se tuvo que diseñar

como etapa de potencia debido a los rangos de tensión
e intesidad requeridos para lograr transferir la potencia
deseada la carga.

R EFERENCES
[1] A LBERT PAUL M ALVINO,Principios de Electrónica, Sexta edición,
Madrid, 1999.

Fig. 14. Amplificador Multietapa.

Fig. 15. Ganancia final.

Fig. 16. Diagrama de Bode del multietapa.

Debido a la impedancia de los instrumentos utilizados, no

se logró de manera experimental las ganancias de las etapas 2
y 3. Para la ganancia final tampoco se logro su amplificación
exacta debido al margen de error de los instrumentos y los
materiales utilizados.

IV. C ONCLUSIONES
• El acople de las etapas del multietapa pueden ser de
forma directa o por medio de un condensador, en este
laboratorio se encontró que a partir del acople capacitivo,
la ganancia final dependerá de la frecuencia.
• El margen de error de los instruemntos de laboratorio y
los materiales no permitieron obtener la ganancia deseada
para las dos ultimas etapas y la final.