Flip Flops PDF

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Instituto Tecnolgico de Costa Rica
Escuela de Ingeniera Electrnica
EL 3307 Diseo Lgico
Ejercicios
Tema: Flip Flops
Recopilacin realizada por:
Ing. Jos Alberto Daz Garca
Diciembre 2008
Problemas 211
Al
FIGURA 5-31
Diagrama lgico del contador de tres bits
tador secomplementaen cadaconteo.Una funcin booleanaque incluye a todos los minitr-

minos define un valor constantede l. Las ecuacionesde entradaque sedan abajo de cadama-
pa especifican la parte combinacional del contador. Al incluir estasfunciones con los tres
flip-flops, obtenemosel diagramalgico del contador de la figura 5-31.
PROBLEMAS
5-1 . Ellatch D de la figura 5-6 se construycon cuatro compuertasNAND y un inversor.
2 of 47 Considere
estasotrastres formasde obtenerun latch D. En cadacaso,dibuje el diagramalgico y verifique

el funcionamientodel circuito.
a) UsecompuertasNOR parala pane de latch SRy compuertasAND paralas otrasdos.SeIX>-
dra necesitarun inversor.
b) Use compuertasNOR para las cuatrocompuertas.Se podranrequerir inversores.
c) Use nicamentecuatrocompuertasNANO (sin inversor).Esto se logra conectandola salida
de la compuertasuperiorde la figura 5-6 (que va allatch SR) con la entradade la compuer-
ta inferior (en vez de la salidadel inversor).
5-2 Construyaun flip-flop JK con un flip-flop D, un multiplexor de 2 lneasa 1 y un inversor.
s-3 Demuestreque la ecuacincaractersticaparala de complementode un flip-flop JKes

Q'(t + 1) K J'a' + KQ
5-4 Un flip-flop PN tiene cuatro operaciones: despeje a O, ningn cambio, complemento y estableci-
miento al, cuando las entradas P y N son 00, 01, 10 y 11, respectivamente.
a) Tabule la tabla de caractersticas. b) Deduzca la ecuacin caracterstica.
c) Tabule la tabla de excitacin. d) Muestre cmo el flip-flop PN se puede
convertir en un flip-flop D.
5-5 Explique la diferencia entre tabla de verdad, tabla de estados, tabla caracterstica y tabla de ex-
citacin. Explique tambin la diferencia entre una ecuacin booleana. una ecuacin de estado.una
ecuacin caracterstica y una ecuacin de entrada de flip-flop.
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212 tulo 5
Captulo Lgica secuencial sincrnica
$-6 Un circuito secuencialcon dos flip-flops D, A Y B; dos x y y; y una salida,z. seespeci-

tica con las ecuacionesde estado y salida siguientes
siguientes
A(t + 1) = x'y + xA
B(t + 1) - x'B + xA
z=B
a) Dibuje el diagramalgico del circuito. b) Prepare la tabla de estados del circuito
secuencial.
c) Dibuje el diagramade estadoscorrespondiente.
5-7 Un circuito secuencialtiene un flip-flop Q, dos entradasx y y, y una salidaS. Constade un cir-
cuito sumadorcompletoconectadoa un flip-flop D, como se indica en la figura P5-7. Deduzca
la tabla de estadosy el diagramade estadosdel circuito secuencial.
yr -- Sumador . S
..., completo C
D
..,.A,
".,j -CK
'"-
FIGURA Ps- 7
5-8 Deduzcala tabla de estadosy el diagramade estadosdel circuito secuencialque se muestraen

la figura P5-8. Explique la funcin del circuito.
A' A B'.
C C
T T
CLK
FIGURA P5-8
Problemas 213
$-9 4 ofse
Un circuito secuencia!tiene dos flip-flops JK, A y B, y unaentrada,x. El circuito 47describecon
estasecuacionesde entradade flip-flop:
JA = X KA = B'
JB = X KB = A
a) Deduzcalas ecuacionesde estadoA(t + 1) y B(t + 1) sustituyendolas ecuacionesde entra-

da por las variablesJ y K.
b) Dibuje el diagramade estadosdel circuito.
5-10 Un circuito secuencia!tienedosflip-flops JK, A Y B. dosentradas.x y y. y unasalida.z. Las ecua-

cionesde entradade los flip-flops y la ecuacinde salida del circuito son
lA = Bx + B'y' KA = B'xy'
JB = A'x KB = A + xy'
z = Ax'y' + Bx'y'
a) Dibuje el diagramalgico del circuito. b) Preparela tabla de estados.

c) Deduzcalas ecuacionesde estadoparaA y B.
5-11 Partiendodel estado00 en el diagramade estadosde la figura 5-16. determinelas transicionesde

estados y sucesin de salida que se generarn cuando se aplique la sucesin de entrada
010110111011110.
5-12 Reduzcael nmerode estadosde la siguiente tabla de estadosy tabule la tabla de estadosre-
ducida.
Estado Siguiente estado Salid.

actual x=O x=O x=1
a f b o o
b d c o o
c f ~ o o
d g a 1 o
e d c O o
f f b 1 I
& g h O I
h g a 1 o
5.13 Partiendodel estadoa y la sucesinde entrada01110010011,detenninela sucesinde salidade '

a) la tabla de estadosdel problemaanterior y
b) la tabla de estadosreducidadel problemaanterior.Demuestreque seobtienela mismasuce-
sin de salidacon ambas.
214 Captulo 5 Lgica secuencial sincrnica
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5-14 Sustituyala asignacinbinaria 2 de la tabla 5-9 en los estadosde la tabla 5-8 y obtengala tabla
de estadosbinaria.
5- 15 Prepareunatabladeestadosparael flip-flop JK utilizando Q como estadoactual y siguiente.y
Iy K comoentradas.
Diseeel circuito secuencia!especificadopor la tabla de estadosy demues-
tre que es equivalentea la fIgura '-IZa).
Diseeun circuito secuencialcon dos flip-flops D. A y B. Y una entrada.x. Cuandox = O,el es-
5-16
tado del circuito no cambia. Cuando x = 1, el circuito pasapor las transicionesde estadode 00
a 01 a 11 a 10 y de vuelta a 00, y repite.
5-17 Diseeun complementadora dosen seriecon unaentraday unasalida.El circuito aceptaunaca-

denade bits de la entraday generael complementoa dos en la salida.El circuito sepuederesta-
blecerasinCTnicamente para iniciar y tenninar la operacin.
5-18 Disee un circuito secuencialcon dos flip-flops JK. A Y B. Y dos entradas.E y x. Si E = O. el

circuito permaneceen el mismo estadoseacual seael valor de x. Si E = l Y x = l. el circuito
pasapor las transicionesde estadode 00 a 01 a 10 a 11 y de vuelta a OO.y repite.CuandoE = l
Y x = O.el circuito pasapor las transicionesde estadode 00 a 11 a lOa O1 Y de vuelta a 00, y
repite.
$-19 Un circuito secuencialtiene tres flip-flops, A, B. C; una entrada.x; y una salida.y. El diagrama
de estadosapareceen la figura P5-19. El circuito se diseartratandolos estadosno utilizados
comocondicionesde indiferencia.Analice el circuito obtenidodel diseoparadeterminarel efec-
to de los estadosno utilizados.
a) Use flip-flops D en el diseo. b) Use flip-flops JKen el diseo.
()OO
/
/~ " " 00
/" 1/1 '\
~ / ~ KJ '\,
100 011
~ 00 1/1
1/1\" 00 /00
,, ,
'\\ ,
"
010 ,
"
,1
" 1/1//
\ ,/
8
FIGURA P5-19
5-20 Diseeel circuito secuencialespecificadopor el diagramade estadosde la figura 5.19 emplean-

do flip-flops T.
5-21 Explique la principal diferencia entre un enunciadoinitial y un enunciadoal'Waysen Verilog

HDL.
Problemas 215
6 of 47
5-22 Dibuje la fonna de ondageneradapor el enunciadoinitial
initial
begiu
w = O; #20 w = 1; # 50 w = O; # 30 w = 1;
110 w o;
end
5-23 Considereestosenunciadossuponiendoque RegA contieneinicialmenteel valor 30.
a) RegA = 125 b) RegA <= 125
RegB = RegA RegB <= RegA
QuvalorestienenRegA y RegB despusde la ejecucin?

5-24 Escriba una descripcinHDL del comportamientode un flip-flop D con preestablecimientoy
restablecimientoasincrnicos.(Estetipo de tlip-tlop se reproduceen la figura 11-13.)
5-25 Un tlip-tlop especialdisparadopor bordepositivo tiene dos entradas,DI y D2, y una entradade
control que escoge una de las dos. Escriba una descrii:K:inHDL del comportamiento de este flip-
flop.
5 26 EscribaunadescripcinHDL del comportamientode un flip-flop JK utilizando un enunciadoir-
elsebasadoen el valor del estadoactual.(Sugerencia:Considerela ecuacincaractersticacuan.
doQ= 000 - 1.)
5-27 Reescribala descripcindel ejemplo HDL 5-5 combinandolas transicionesde estadoy la salida
en un bloquealways.
5-28 Simuleel circuito secuencialde la figura 5-17.

a) Escribala descripcinHDL del diagramade estados.
b) Escribala descripcinHDL del diagramade circuito.
c) Escribaun estmuloHDL con una sucesinde entradas:00,01, 11, 10.Verifique que la res-
puestaseala mismacon ambasdescripciones.
5-29 Escribala descripcinHDL del contadorbinario de dos bits que se ilustra en la figura 5-20. Uti-
lice el mdulo de estmulo del ejemplo HDL 5-7 Y verifique que su respuestade salida seala
mismaque las formasde ondade la figura 5-21.
5-30 Dibuje el diagramalgico del circuito secuencialdescritopor el mdulo HDL siguiente:

tir. module Seqcrt (A,B,C,O,CLK);
~
",.. input A,B,C,CLK;
r,
output O;
~
reg O,E;
,
r.: al_aya @ (posedge CLK)
f.. begin
E <= A & B;
O <= E
t~... eD4
I c;
.n~le
Qu cambios, si acaso, deben hacerse al circuito si los dos ltimos enunciados usan asigna-
cin bloqueadora en vez de no bloqueadora?
650 Captulo 7 Principiosde diseo lgico secuencial
Sintetice un circuito para el diagrama de estado de la figura 7-64 utilizando seisVariab '
1.21
para codificar el estado,donde las salidas LA-LC y RA-RC igualan las variablesdee~
mismas. Escriba una lista de transicin, una ecuacin de transicin para cada Variable.
estado como ~na ,sumade p trmin,osy ecuacio~es~impli~cadas de tra~sici6n/excitacia
para una reallzacl6n empleando ftlp-ftOPSD. DIbuJe un diagrama de cIrcuito utiliZaJldo
'componentesSSI y MSI.
7.22 Comenzando con la lista de transicin en la tabla 7-18, encuentre una expresi6nde SUQ)I
de productos mnima para 02*, suponiendo que los estadossiguientes para los estados.
utilizar sean verdaderossin importancia.
7.23 Modifique el diagrama de estado de la figura 7-64 de modo que la mquina vayaal1I1odo
de riesgo inmediatamente si LEFT y RIGHT son afirmados simultneamenteduranteuna
vuelta. Escriba la lista de transicin correspondiente.
Ejercicios
7.24 Explique cmo se presenta la metaestabilidad en un latch D cuando
7 oflos
47 tiemposde esta-
blecimiento y de retencin no coinciden. analizando el comportamiento del ciclo dere-
troalimentacin dentro del latch.
7.25
7.25 Cul es el tiempo de establecimiento mnimo de un tlip-tlop disparado por flancotal
como un flip-tlop S-A o J-K maestro/esclavo?(Sugerencia: Depende de ciertascaracte-
rsticas del reloj.)
7.26
flip-flop D disparadopor flanco 74x74 puedenser del tipo no complementarias
durante
un tiempo arbitrariamente largo.
7.27 Compare el circuito en la figura X7.27 con el latch D en la figura 7-12. Pruebequelos
circuitos funcionan idnticamente. En qu forma la figura X7.27, utilizada en al~
latchs D comerciales, es mejor?
D
Figura X7.27
C Q
a.
7.28 Supongamosque una mquina de estado sincrnica temporizada con la estructurade 11

7.28
figura 7-35 se disea empleando latchs D con entradas C de estado activo alto comoele-
mentos de almacenamiento. Para un funcionamiento de estado siguiente apropiadoqu
relaciones deben ser satisfechasentre los siguientes parrnetrosde temporizacin?
'Fmino 'Fmax Retardo de propagacin mnimo y mximo de la lgica de estadosiguima

'CQmino'CQmax Retardo de reloj hasta la salida mnimo y mximo para un latch D.
'DQmino'DQmax Retardo de datos hasta la salida mnimo y mximo para un latch D.
tlestablecimientoo
ttretencin Tiempos de establecimiento y retencin para un latch D.
'HolL Tiemposdereloj ALTOy BAJO.
7.29 Vuelva a disear la mquina de estado en el problema 7.9 utilizando solamentetrescom-

puertas de inversin (NANO o NOR) y no inversores.
Ejercicios 651
Dibuje un diagrama de estadopara una mquina de estadosincrnica temporizada con dos 8 of 47

entradas, INIT y X, y una salida Z tipo Moore. Mientras que INIT es afirmada, Z es con-
tinuamenteo. Una vez que INIT es negada,Z deberapermanecercomo O hastaque X haya
sido O durante dos tics sucesivosy 1 durantedos tics sucesivos,sin tener en cuenta el orden
de la incidencia.EntoncesZ deberair a 1 y permaneceren 1 hastaque INIT seaafinnada de
nueva cuenta. Su diagrama de estado debera ser cuidadosamentedibujado y planar (sin
lneas cruzadas). (Sugerencia: No se requieren ms de diez estados.)
Repita el ejercicio 7.30, pero escriba el diagrama de estado en ABEL.
Disee una mquina de estadosincrnica temporizada que verifique la paridad par de una
lnea de datos serial. El circuito debera tener dos entradas, SYNC y DATA, ademsde
CLOCK, y una salida tipo Moore, ERROR. Invente una tabla de estado/salida que haga
el trabajo y utilice solamente cuatro estadose incluya una descripcin del significado de
cada estado en la tabla. Elija una asignacin de estado de 2 bits, escriba las ecuaciones
de transicin y de excitacin y dibuje el diagrama lgico. Su circuito puede utilizar flip-
flops D, flip-flops J-K, o uno de cada uno.
Repita el ejercicio 7.32, pero haga el diseo empleandoABEL y un PLD GAL 16V8.
Disee una mquina de estadosncronatemporizada con la tabla de estado/salidamostrada
en la tabla X7.34, utilice flip-flops D. Haga uso de dos variables de estado, 01 02, con la
asignacin de estadoA = 00, B = 01, C = 11, D = 10.
x Tabla X7.34
s 0.1 Z
A B D O
B C B O
C B A 1
D B C O
S*
Repita el ejercicio 7.34 empleando flip-flops J-K.

Escriba una nueva tabla de transicin y derive ecuaciones de salida y excitacin de costo
mnimo para la tabla de estado en la tabla 7-6 empleando la asignacin de estado "ms
simple" en la tabla 7-7 Y ftip-flops D. Compare el costo de su lgica de salida y exci-
tacin (cuando se realiza con un circuito AND-OR de dos niveles) con el circuito en la
figura 7-54.
Repita el ejercicio 7.36 utilizando la asignacin de estado"casi activo uno" en la tabla 7-7.
Supongamosque la mquinade estadoen la figura 7-54 va a construirseutilizando ftip-flops
D 74LS74. Qu sealesdeberan aplicarse a las entradasde prestablecimiento y borrado
del ftip-ftop?
Escriba nuevastablas de transicin y excitacin y derive las ecuacionesde salida y excita-
cin de costo mnimo para la tabla de estado en la tabla 7-6 empleando la asignacin de
estado "ms simple" en la tabla 7-7 y ftip-ftops J-K. Compare el costo de su lgica de sali-
da y excitacin (cuando se realiza con un circuito AND-ORde dos niveles) con el circuito
en la figura 7-56.
Repita el ejercicio 7.39 aplicando la asignacin de estado"casi activo uno" en la tabla 7-7.
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7.41 Construya una tabla de aplicacin similar a la tabla 7-10 para cada uno de los
tipos de ftip-ftop: a) S-A; b) T con habilitacin; c) D con habilitacin. Discuta el
nico que usted encuentra cuando intenta hacer el uso ms eficiente de elementos
imK>rtanciacon uno de estos ftip-ftops.
7..2 Construya una nueva tabla de excitacin y derive las ecuacionesde salida y excitacin
costo mnimo para la mquina de estadode la tabla 7-8 que utiliza ftip-ftops T con
de habilitacin (figura 7-33). Compare el costo de su lgica de salida y excitacin (cuando
se realiza con un circuito AND-OA de dos niveles) con el circuito en la figura 7-54.
7.43 Determine la tabla completa de 8 estadosdel circuito en la figura 7-54. Utilice los
Ul, U2 y U3 para los estadossin utilizar (001, 010 y 011). Dibuje un diagrama de esta&
y explique el comK>rtamientode los estadossin utilizar.
7.~ Repita el ejercicio 7.43 para el circuito de la figura 7-56.
.
7.45 Escriba una tabla de transicin para la tabla de estado no mnima en la figura 7-51(a)que
resultade asignarlos estadosen ordende conteobinario, INIT-OKA1 =000-] 10. Escriba
las ecuacionesde excitacin correspondientespara ftip-ftops D, suponiendo una disPOSi-
cin de costo mnimo del estado sin utilizar 111. Compare el costo de sus ecuacionescon
las ecuacionesde costo mnimo para la tabla de estado mnima presentadaen el texto.
7.46 Escriba la tabla de aplicacin para un ftip-ftop T con habilitacin.
En muchas aplicaciones, las salidas producidas por una mquina de estadoduranteo ~
despus del restablecimiento son irrelevantes, mientras que la mquina comienzaa
comportarSecorrectamente un breve tiempo despusque la seal de restablecimientoes
eliminada. Si se aplica estaidea a la tabla 7-6, el estado INIT puedeeliminarse y solamente
se necesitan dos variables de estado para codificar los cuatro estados restantes.Vuelva
a disear la mquina de estado aplicando esta idea. Escriba una tabla de estado,tabla
de transicin, tabla de excitacin para ftip-ftops D, ecuaciones de salida y excitacinde
costo mnimo y diagrama lgico nuevos. Compare el costo del nuevo circuito con el de la
figura 7-54.
7.48 Repita el ejercicio 7-47 utilizando ftip-ftops J-K y emplee la figura 7-56 para comparar
costo.
7.49 Vuelva a disear la mquina de conteo de unos de la tabla 7-12, asignando los estadosen
orden de conteo binario (SO-53 = 00, 01, 10, 11). Compare el costo de las ecuacionesde
excitacin de suma de productos resultante con las derivadasen el texto.
7.50 Repita el ejercicio 7-49 utilizando ftip-ftops J-K.
7.51 Repita el ejercicio 7-49 utilizando ftip-ftops T con habilitacin.
7.52 Vuelva a disear la mquina de conteo de unos de la tabla 7-12, como un diagramadeestOOo
ABEL. Intente hallar una asignacin de estado que minimice el nmero total de trminos
de producto, suponiendo que se pueda emplear cualquier polaridad de las ecuacionesde
salida. Cuntasasignacionesde estado diferentes deben examinarse?
Vuelva a disear la mquinade cerradurade combinacin de la tabla 7-14, asignandoestados
codificadosenordendecdigodeGray(A-H =000, 001.01 1,010,110. 111,101, lOO).Com-
pare el costo de las ecuaciones de excitacin de suma de productos resultante con las
derivadas en el texto.
7.54 Encuentre una asignacin de estadode 3 bits para la mquina de cerradurade combinacin
de la tabla 7-14 que resulte en ecuacionesde excitacin menos costosasque las derivadas
en el texto. (Sugerencia: Utilice el hecho de que las entradas 1-3 son las mismas que las
entradas4-6 en la secuenciade entrada requerida.)
Ejercicios 653
10 of 47
n flip-flops
IN
...
SALIDA
Figura X7.56
n flip-flops
Qucambios seranhechosa las ecuacionesde saliday excitacin para la mquina de cen-a-

dura de combinacin en la seccin 7.4.6 como resultado de efectuar un procedimiento de
minimizacin formal de salida mltiple (seccin 4.3.8) de las cinco funciones? No necesi-
ta construir 31 mapasde producto y pasara travs de todo el procedimient<?;usted debera
ser capaz de "echar un vistazo" a los mapasde excitacin y salida en la seccin 7.4.6 para
ver qu ahon-osson posibles.
La salida de una mquina de memoriafinita estcompletamente determinada por su entra- mquina de memoria finita
da actual y susentradasy salidas durante los anterioresn tics de reloj, donde n es un entero
finito y acotado.Cualquier mquina que puede ser realizada como se muestra en la figura
X7.56 es una mquina de memoria finita. Note que una mquina de estado finito no necesi-
ta ser una mquinade memoria finita; por ejemplo, un contadormdulo n con una entradade
habilitacin y una salida "MAX" tiene solamenten estados,pero su salida puede depender
del valor de la entradade habilitacin para cada tic de reloj desdela inicializacin. Muestre
cmo realizar la mquina de cen-adurade combinacin de la tabla 7-14 como una mquina
de memoria finita.
Sintetice un circuito para el diagramade estadoambiguo en la figura 7-62. Utilice la asigna-
cin de estadoen la tabla 7-16. Escriba una lista de transicin, una ecuacin de transicin
para cada variable de estadocomo una sumade p trminos y ecuacionesde transicin/exci-
tacin simplificadaspara una realizacinempleandoftip-ftops O.Determineel estado
siguiente real del circuito, comenzandodesdeel estado IOLE, para cada una de las siguien-
tes combinaciones de entrada en (LEFT, RIGHT HAZ): (1,0,1), (0,1,1), (1,1,0), (1,1,1).
Haga comentarios sobre el comportamiento de la mquina en estoscasos.
Supongaque para un estado SA y una combinacin de entrada 1,un ambiguo diagrama de
estado indica que hay dos estadossiguientes, S8 y SC. El estado siguiente verdadero SO
para esta transicin dependede la realizacin de la mquina de estado. Si la mquina de
estado se sintetiza utilizando el mtodo (V* =1:.P trminos donde V* = 1) para obtener las
ecuacionesde transicin/excitacin para ftip-ftops O, cul es la relacin entre los estados
codificados para S8, SC y SO? Explique por qu.
654 Captulo 7 Principios de diseo lgico secuencial
7.59 Repita el ejercicio 7.58, suponiendo que la mquina se sintetiza11aplicando

of 47 el
(V*' = I. p trminos donde V* = O).
7.60 Supongamosque para un estadoSA y una combinacin de entrada1,un diagramade
ambiguo no define un estado siguiente. El estado siguiente verdadero SO para esta
sicin dependede la realizacin de la mquina de estado. Supongamosque la mquina
estadoes sintetizada empleando el mtodo (V* = 1:p-trminos donde V* = 1) para
las ecuacionesde transicin/excitacin para flip-flops O. Qu estado codificado es
Explique por qu.
7.61 Repita el ejercicio 7.60, suponiendo que la mquina se sintetiza aplicando el
(V*' =I. p tnninos donde V* =O).
7.62 Dadas las ecuaciones de transicin para una mquina de estado sincrnica temporiZad
que va a construirse empleando flip-flops S-A maestro/esclavo,cmo se puedenobtener
las ecuacionesde excitacin para las entradas S y A? (Sugerencia: Demuestreque CUal.
quier ecuacin de transicin, Oi* = expresin, puede ser escrita en la fonna Oi* = Oi . ex-
presin 1 + Oi' . expresin 2, y vea adnde conduce esto.)
7.63 Repitael ejercicio 7.62 paraflip-flops J-K. Cmose puedenespecificarlos elementos
"sin importancia" en un diseo J-K?
7.64 Dibuje un diagramalgico para la lgica de salida de la mquina del juego de las adivinanzas
en la tabla 7-18 empleandoun solo decodificador 74x 139 dual de 2 a 4. (Sugerencia:Utilice
las salidas de estado activo bajo.)
7.65 Qu representala placa personalizada de automvil en la figura 7-60? (Sugerencia: Es
la antigua placa del autor, una versin de ingeniero en computacin de arrFFSS.)
7.66 Analice el circuito secuencial de retroalimentacin en la figura 7-19, suponiendoquelas
entradas PA_L y CLR_L sean siempre l. Derive las ecuacionesde excitacin, construya
una tabla de transicin y analice la tabla de transicin para carreras crticas y no crticas.
Nombre los estados,y escriba una tabla de estado/saliday una tabla de flujo/salida. Mues-
tre que la tabla de flujo efecta la misma funcin que la figura 7-85.
7.67 Dibuje el diagrama lgico para un circuito que tiene un lazo de retroalimentacin perono
es un circuito secuencial.Es decir, la salida del circuito debera ser una funcin de suen-
trada actual solamente. Con el fin de probar su caso, divida el lazo y analice el circuito
como si fuera un circuito secuencialde retroalimentacin, y demuestreque las salidaspa-
ra cada combinacin de entrada no dependen del "estado".
flip-flop BUr 7.68 Unflip-flop BUT puede ser construido a partir de una compuerta NBUT como se ilustra
compuertaNBUr en la figura X7.68. (Una compuerta NBUT es sencillamente una compuerta BUT con
salidas invertidas; vaseel ejercicio 5.31 para la definicin de una compuerta BUT.) Ana.
lice el flop BUT como un circuito secuencial de retroalimentacin y obtenga ecuacio-
nes de excitacin, tabla de transicin y tabla de flujo. Estecircuito es bueno para algo,o
es un flop?
7.69 Repita el ejercicio 7.68 para el flop BUT en la figura X7.69.
Figura X7.68
Ejercicios 655
12 of 47
Figura X7.70
A1
81
Un astuto estudiantedise el circuito en la figura X7 .70 para crear una compuerta BUT.
Pero el circuito no siempre trabaj8;correctamente.Analice el circuito y explique por qu.
Analice el circuito secuencialde retroalimentacin de la figura X7 .71. Divida los lazos de
retroalimentacin, escriba las ecuacionesde excitacin y construya una tabla de transicin
y salida mostrandolos estadostotales estables.Quaplicacin puede tener este circuito?
Figura X7.71
Y1
Y2
Y3
13 of 47
7.72 "" Demuestre que un sumador de a 4 bit con acarreocclico es un
secuencialde retroalimentacin.
7.73 Complete el anlisis del flip-flop D disparadopor flanco positivo en la figura 7-86,
do tablasde transicin/salida,estado/saliday flujo/salida. Demuestreque su
es equivalente al del flip-flop D en la figura 7-78.
7.74 Afmnamos en la seccin 7.10.1 que todos los circuitos secuencialesde
de lazo simple tienen una ecuacin de excitacin de la forma
Q* =(trmino de forzamiento) + (trmino de retencin) . Q
Porqu no hay ningn circuito prctico
de Q arriba?
7.75 Simule el circuito de cerrojo de la figura 7-88(b) bajo las condiciones descritasen el texto
en la pgina 616, ya sea utilizando un simulador en modo de retardo unitario o biena
mano suponiendo que cada compuerta tiene un retardo de 1 ns. Se comporta el circuito
como seaseguraen el texto? Reemplaceel inversor en el circuito con tres inversores,repita
la simulacin y explique los resultados. Qu esperarausted que ocurriera en el circuito
real?
7.76 Disee un latch con dos entradas de control, C1 y C2, y tres entradas de datos, 01, D2
y D3. Ellatch estar "abierto" solamente si ambas entradas de control son 1, y almace-
nar un 1 si cualquiera de las entradas de datos es l. Haga uso de circuitos de sumade
productos de dos niveles libres de riesgos para las funciones de excitacin.
7.77 Repita el ejercicio 7.76, pero minimice el nmero de compuertas requeridas; los circuitos
de excitacin pueden tener mltiples niveles de lgica.
7.78 Vuelva a dibujar el diagrama de temporizacin en la figura 7-90, mostrando las variables
de estado internas del circuito de captura de pulsos de la figura 7-100, suponiendoque
comience en el estado OO.
7.79 La solucin general para obtener una asignacin de estado libre de carrera de 2n estados
utilizando 211-1variables de estadoproduce el diagrama de adyacenciamostradoen la figu-
ra X7. 79 para el caso n = 2. Compare este diagrama con la figura 7-97. Cul es mejor,y
por qu?
7.80 Disee una tabla de flujo en modo fundamental para un circuito de capturade pulsossimilar
al descrito en la seccin 7.10.2, excepto que el circuito debera detectar tanto transiciones
de O a 1 como de 1 a O en P.
Figura X7. 79
..
Ejercicios 657
14 of 47
Tabla X7.85
s
A B c 0
B @ E @
c F @ E
D F B
E @ @
F 0 A
S'
Disee una tabla de flujo en modo fundamental para un flip-flop D disparado por flanco
positivo. uno que haceun muestreode susenttadasy cambia sus salidasen ambos flancosde
la seal del reloj.
Disee una tabla de flujo en modo fundamental para un circuito con dos entradas. EN y
CLKIN. y una sola salida. CLKOUT. con el siguiente comportamiento. Un periodo de reloj
se define como el intervalo entre flancos ascendentessucesivosde CLKIN. Si EN es afir-
mada durante un periodo completo de reloj dado. entoncesCLKOUT debera estar "encen-
dido" durante el siguiente periodo de reloj; es decir. debera ser idntico a CLKIN. Si EN
esnegadaduranteun periodocompletode reloj determinado.entoncesCLKOUT deberaestar
"apagado" (1 constante) durante el siguiente periodo de reloj. Si EN se afinna y se niega
durante un periodo de reloj dado. entoncesCLKOUT deberaestar encendido en el periodo
siguientesi habaestadoapagado.y deberaestarapagadosi habaestadoencendido.Despus
de escribir la tabla de flujo en modo fundamental. redzcala mediante la combinacin de
estados"compatibles" si es posible.
Disee un circuito que satisfagalas especificacionesdel ejercicio 7-82 utilizando flip-flops
D disparados por flanco (74x74) o flip-flops J-K (74xl09) y compuertas NAND y NOR
sin lazos de retroalimentacin.Proporcione un diagrama de circuito completo y descripcin
en palabras de cmo su circuito consigue el comportamiento deseado.
Cul de los circuitos de los dos ejercicios anteriores est(n) sujeto(s) a metaestabilidad. y
bajo qu condiciones?
Para la tabla de flujo en la tabla X7.85. encuentre una asignacin de variables de estado
que eviten todas las carrerascrticas. Se puedenagregarestadosadicionales como seanece-
sario. pero utilice tan pocas variables de estadoscomo seaposible. Asigne la combinacin
de "todos O" al estadoA. Dibuje un diagrama de adyacenciapara la tabla de flujo original
y escriba la tabla de flujo modificada y otro diagrama de adyacenciapara apoyar su asigna-
cin final de estado-variable.
Demuestre qu~ la tabla de flujo en modo fundamental de cualquier flip-flop que muestrea
enttada(s) y salidas de cambio(s) slo en el flanco ascendentede una seal de reloj CLK
contiene un riesgo esencial.
15 of 47
7.87 LocaJiceel (los) riesgo(s) esencial(es)en la tabla de flujo para un flip-flop D
flanco positivo, figura 7-85.
7.88 Identifique los riesgos esenciales,si existen, en la tabla de flujo desarrollada
7.81.
7.89 Identifique los riesgos esenciales,si existen, en la tabla de flujo desarrollada
7.82.
7.~ Construya un flip-flop verbal, un acertijo de palabraslgjco que puedeserconl
tamenteen cualquiera de dos manerasdependiendodel estado.Cmo podri:
un dispositivo de esta clase a la escenapoltica?
7.91 Modifique el programaABEL en la tabla 7-27 par utilizar una asignacinde e!
codificada, reduciendo por ello el nmero total de salidas PLD requeridas p
7.92 Finalice escribiendo los vectoresde prueba, comenzadosen la tabla 7-35. p
de estadode celTadurade combinacin de la tabla 7-31. El conjunto comple
deberaprobar t<xlaslas transicionesde estadoy tO<k>S los valoresde salida pa
Y combinacin de entrada.
248 (:aplulo 5 / Fllp-nopsy dispositivosrelacionados
6. La mayora de los FFs sincronizados por reloj tambin tienen entradas asncrQ.
nas que pueden establecer o CLEAR el FF, independientemente de la entra~
de reloj.
7. El latch D es un latch de compuerta NAND que opera como un flip-flop D, ex.
cepto que no se dispara por el borde.
8. Algunos de los usos principales de los FFs incluyen el almacenamiento y l.
transferencia de datos, desplazamiento de datos, conteo y divisin de frecuen.
cia. Se usan en circuitos secuenciales que siguen estados predeterminados.
9. Un multivibrador monoe..,tablees un circuito lgico que se puede disparar des
de su estado normal de reposo (Q = O) a su estado disparado (Q = 1), dondc
permanece durante un intervalo propordonal a una constante de tiempo RC.
10. Los circuitos que tienen entrada de disparo tipo Schmin respondern COMa
blemente
definidos. a sealesde cambio lento y produdrn salidascon bordes limpios '.
11. Se puede usar una variedad de drcuitos para generar seales de reloj a un:
frecuencia deseada, incluyendo los osciladores de disparo tipo Schmitt, UI
temporizador 555 y un oscilador controlado por reloj.
12. En la ltima pgina se incluye un resumen completo de los diversos tipos de FF
13. Los dispositivos lgicos programables se pueden programar para operar com,
circuitos de enclavamiento y secuenciales.
TRMINOS CLAVE
bloque comn de control flip-flop D sincronizado
campo por reloj
circuito conductor de flip-flop J-K sincronizado
pulsos por reloj
circuito de disparo Schmitt flip-flop maestro-esclavo
circuito detector de bordes flip-flop S-C sincronizado
circuitos secuenciales por reloj
comandos del flip-flop sincronizado por
preprocesador reloj
conjunto latch D
contador binario latch con compuerta NANO
desplazamiento de reloj latch con compuerta NOR (atascamiento)
diagrama de transicin de modo de cambio de transferencia de datos
estados estados transferencia de datos en
disparado por el borde multivibrador astable serie
disparo multivibrador monoestable tf'.insferencia de datos
divisin de frecuencia MV monoestable no paralela
entradas asncronas redisparable transferencia sncrona
entradas de sobrecontrol MV monoestable transicin con pendiente
entradas sncronas de redisparable negativa (TPN)
control nmero MOD transicin con pendiente
estadocasiestable rebote de contactos positiva (TPP)
flip-flop registro de desplazamiento
PROBLEMAS
SECCIONES5-1 A 5-3 16 of 47
B 5-1. Suponiendo que inicialmente Q = O,aplique las formas de onda x y y de
figura 5-61 a las entradas SET y BORRARde un latch NAND, y determine 1
formas de onda Q y Q.
8 5-2. Invierta las forma de onda x y y de la figura 5-61, aplquelas a las enJ::!ad
SET y BORRARde un latch NOR, y detennine las formas de onda Q y Q. S
ponga que inicialmente Q = O.
249
17 of 47
FIGURA 5-62 Problema5-3.
de onda de la figura 5-61 estn conectadas al circuito de la figura

19aque inicialmente Q = O Y determine la forma de onda de Q.
~l circuito de la figura 5-9 para usar un latch de compuerta NOR.
el circuito de la figura 5-12 para usar un latch de compuerta
circuito de la figura 5-13. Un tcnico comprueba la operacin del

servando las salidas con un osciloscopio de memoria, mientras
:>rse mueve de A a B. Cuandoel interruptorse muevede A a B, el
I en la pantalladel osciloscopioaparececomo se muestraen la fi-
~Qufalla del circuito podra producir este resultado? (Reflexione:
Funcindel latch NAND?)
y 5-5
;'f sincronizadopor reloj tiene tiempos mnimos fs = 20 ns y ti, =
mte cunto tiempo deben ser estableslas entradasde control an-
ansicinactivade reloj?
s formas de onda S, C y CLKde la figura 5-17 al FF de la figura
~rminela forma de onda Q.
; formas de onda de la figura 5-64 al FF de la figura 5-17y deter-
rrna de onda en Q. Repita para el FF de la figura 5-18. Suponga
menteQ = O.
lrl__J -
J l ~
L.J-.-l S--L___f--l_-
250 1 (:aplulo 5 I FlIp-nopsy dispositivosrelacionados
18 of 47
SECCiN5-6
B 5-10. Aplique las formas de onda], Ky CLKde la figura 5-21 al FF de la figura 5-22.
Suponga que inicialmente Q = 1 Y determine la forma de onda de Q.
5-11. (a) Muestre la forma en que un flip-flop)-K puede operar como un FF bascu-
lador (cambia estados en cada pulso de reloj). Luego aplique una seal
de reloj de 10kHz a su entrada CLK y determine la forma de onda en Q.
(b) Conecte la salida Q de este FF a la entrada CLK de un segundo FF )-(
que tambin tiene] = K = l. Determine la frecuencia de la seal en es-
ta salida del FF.
8 5-12. Las formas de onda que se muestran en la figura 5-65 se aplicarn a dos FFs
diferentes:
(a) Un )-K disparado por el borde positivo.
(b) Un )-K disparado por el borde negativo.
Dibuje la forma de onda Q en respuesta a cada uno de estos FF,suponiendo
que inicialmente Q = O.Supongaque cadaFF tiene tH = O.
2 3 4 5 6 1 8
Reloj
f-l
I I
f I
~~-f--~--~ 1---~ 1.-~-
I 1 I I I I I 1 I
I
Salida J I
IMI n nn 1 r'1 I Mn !
1I I I I L...J L...J I I 1I1 ! J~L.J' !
I I I I I I I I I I I 1
SalidaK
I
~-~1-~-J1-J-~..-~-J-1
I
I
~-._1
I
I
I
I
I I I
I
I
m
I
I
I
I
I
I
I
I
I
I
I
I
I
I I
I I I I I I I I I I I I
FIGURA 5-65 Problema 5-12.
SECCiN5-7
N 5-13. Algunas veces se emplea un FF D para retrasar una forma de onda binaria,
de modo que la informacin binaria aparezca en la salida cierto tiempo des-
pus de que aparece en la entrada D.
(a) Determine la forma de onda en Q en la figura 5-66 y comprela con la
forma de onda de entrada. Note que se retrasa de la entrada por un pe-
rodo de reloj.
(b) Cmose puede obtener un retardo de dos periodos?
Datos de Datos
a de salida
entrada
Reloj ClK
.Se suponequetH(mfn)= O
8 5-14. (a) Aplique las formas de onda S y CLK de la figura 5-64 a las entradas D y
I CLK de un FF D que dispara en los TPNs. Luego determine la forma de
onda en Q.
(b) Repita usando la forma de onda C de la figura 5-64 para la entrada D.
5-15. Se puede hacer que un flip-flop D disparado por el borde opere en el modo
de cambio de estados conectndolo como se muestra en la figura 5-67. Su-
ponga que inicialmente Q = O Y determine la forma de onda de Q.
I.roblt~mas 251
19 of 47
o a
D
o f: l_J-1J-r---l
I I I I
"Ci:"KiEN
CLK
o -1--1_Jl_J-1__rL
a
5-67 Flip-flop o conectadopara cambiar FIGURA 5-68 Problema S-18.

(problemas5-15y 5-16).
5-16. Cambie el circuito de la figura 5-67 de manera que Q est conectada nueva-
mente a D. Luego determine la forma de onda en Q.
SECCiN5-8
8 5-17. (a) Aplique las formas de onda S y CLK de la figura 5-64 a las entradas D y
EN de un latch D, respectivamente, y determine la forma de onda en Q.
(b) Repita usando la forma de onda C aplicada a D.
5-18. Compare la operacin dellatch D con un flip-flop D disparado por el borde
negativo, aplicando las formas de onda de la figura 5-68 a cada uno, y deter-
mine las formas de onda en Q.
5-19. En el problema 5-15 se vio cmo un flip-flop D disparado por el borde se
puede operar en el modo de cambio de estados. Explique por qu esta mis-
ma idea no funcionaapara un latch D.
SECCiN5-9
B 5-20. Determine la forma de onda Q para el FF de la figura 5-69. Suponga que ini-
cialmente Q = O y recuerde que las entradas asncronas sobrecontrolan to-
das las otras entradas.
B 5-21. Aplique las formas de onda CLK, ?RE y CiR de la figura 5-30 a un flip-flop
D disparado por el borde positivo, con entradas asncronas activas en BAJO.
Suponga que D se mantiene en ALTO y Q inidalmente est en BAJO. Deter-
mine la forma de onda de Q.
B 5-22. Aplique las formas de onda de la figura 5-69 a un flip-flop que dispara en
TPN y tiene entradas asncronas activas en BAJO. Suponga que D se mantie-
ne en BAJO y que Qinicialmente est en ALTO. Dibuje la forma de onda re-
sultante.
- 1
CLK
O _J-1J-1Il__J--.l-
I I I I
., : I :r-?r~-
CI:A
O ;I LJI ;u
I
;
I
, I
: :
I I
: I~
I
PRE
o : : : u:
~
252 1 (;aplulo 5 / Flip-nops y dispositivosrelacionados 20 of 47
SECCiN5-11
5-23. Use la tabla 5-2 de la seccin 5-11 para determinar lo siguiente.
(a) Cuntotiempo puede tardar la salida Q de un 74C74 para cambiar de
a 1 en respuesta a una transicin activa CLK!
(b) Cu~lFF de la tabla 5-2 requiere que sus entradas de control
can estables por ms tiempo despusde la transicin activa en CLK!
tesde la transicin?
(c) Cules el pulso ms breve que se puede aplicar a la entrada PRF.de
FF 7474? !
5-24. Consulte el circuito de la figura 5-70, donde se muestra un CI 74HCl12 caO
sus dos flip-flops J-K conectados de derta forma. Suponga que inicial
~ = ~ = 1, y, empleando la tabla 5-2, determine el retraso total de la pro-
pagacin entre la TPN del pulso de reloj y la TPN de ~.
74HC112
FIGURA 5-70 Diagramade conexionesparael problema5-24.
SECCIONES 5-15Y 5-16

D 5-25. Modifique el circuito de la figura 5-38para emplearun flip-flop J-K.
D 5-26. En el circuito de la figura 5-71, las entradasA, By C inidalmente estn en
BAJO.Sesuponeq':Jela salida Ypasaa ALTO s610cuando A, B, Y Cpasana
ALTOen una derta secuencia.
(a) Determinela secuenciaque har que Ypase a ALTO.
(b) Explique por qu se necesitael pulso COMIENZO.
(c) Modifique estecircuito para usar flip-flop D.
SECCIONES5-17 Y 5-18
D 5-27. (a) Dibuje un diagrama de circuito para la transferencia paralela sncrona de
datos desde un registro de tres bits a otro usando flip-flop J-K.
(b) Repita para la transferencia paralela asncrona.
1 253
21 of 47
FIGURA So71 Problema5-26.
5-28. Un registro de desplazamiento recirculante es aquel que mantiene la infor-

macin binaria circulando a travs del registro, a medida que se aplican pul-
sos de reloj. El registro de desplazamiento de la figura 5-43 se puede
transformar en uno circulante conectando Xo a la lnea ENTRADA DE DATOS.
No se usan entradas externas. Suponga que este registro circulante inicia con
1011almacenadoen l (es decir, X3 = 1, X2 = O,Xl = 1, Y Xo = O. Liste la
secuencia de estados por la que los flip-flops del registro pasan cuando se
aplican ocho pulsos de desplazamiento.
D 5-29. Consulte la figura 5-44, donde un nmero de tres bitS almacenado en el re-
gistro X se transfiere en serie al registro Y Cmo se podra modificar el cir-
cuito, de manera que al final de la operacin de transferencia el nmero
original almacenado en X est presente en ambos registros?(Sugerencia: re-
mtase al problema 5-28.)
SECCIN5-19
B 5-30. Consulte el circuito contador de la figura 5-45 y responda lo siguiente:
(a) Si el contador inicia en 000, cul ser el conteo despus de 13 pulsos
de reloj?
(b) Si el contador inicia en 100, cul ser el conteo despus de 13 pulsos?
Despusde 99 pulsos?Despusde 256?
(c) Conecte un cuarto FF J-K (X~ a este contador y dibuje el diagrama de
transicin de estados para este contador de 4 bits. Si la frecuencia de en-
trada de reloj es 80 MHz, cul ser la forma de onda en X3? -
5-31. Consulte el contador binario de la figura 5-45. Modifiquelo conectndole Xo
a la entrada CLK del flip-flop Xl y Xl a la entrada CLK del flip-flop X2. Inicie
con todos los flip-flops en el estado 1 y dibuje las diversas formas de onda de
salida del FF (Xo, Xl, X~ para 16 pulsos de entrada. Luego liste la secuencia
de estados del FF, como se hizo en la figura 5-46. Este contador se denomi-
na contador descendente.Porqu?
5-32. Dibuje el diagrama de transicin de estados para este contador descendente
y comprelo con el diagrama de la figura 5-47. Enqu difieren?
5-33. (a) Determine cuntos flip-flops se requieren para construir un contador bi-
nario que cuente de O a 1023.
(b) Determine la frecuencia en la salida del ltimo FF de este contador para
una frecuencia de entrada de reloj de 2 MHz.
(c) Cules el nmero MOD del contador?
(d) Si el contador inicialmente est en cero, qu conteo tendr despus de
2060 pulsos?
5-34. Un contador binario se pulsa por una seal de reloj de 256 kHz. La frecuen-
cia de salida del ltimo FF es 2 kHz.
(a) Determine el nmero MOD.
(b) Determine el intervalo de conteo.
234 (:aplulo 5 / Flip-nopsy dispositivosrelacionados 22 of 47
5-35. Hay un circuito fotodetector que se emplea para generar un pulso cada
que un cliente entra a cierto establecimiento. Los pul~ se alimentan a un (
tador de ocho bits. El contador se usa para contar estos pulsos como un
dio para determinar cuntos clientes entraron. Despus de cerra
establecimiento, el propietario observa el contador y se da cuenta que n
tra un conteo de 000010012= 910' l sabe que es incorrecto, porque el
ron ms de nueve personas. Suponiendo que el circuito contador funa
adecuadamente, culpodra ser la razn de esta discrepancia?
SECCiN5-20
D 5-36. Modifique el circuito de la figura 5-48 de manera que la presencia del c
go de direccin 10110110permita que los datos se transfieran al registro
T 5-37. Suponga que el circuito de la figura 5-48 no funciona adecuadamente
modo que los datos se transfieren a X para cualquiera de los cdigos d4
recciones 11111110o 11111111.Culesson algunas de las fallas del cir<
que podran estar causando esto?
D 5-38. Modifique el circuito de la figura 5-48 de manera que la MPU tenga och
neas de salidas de datos conectadas para transferir ocho bits de datos:
registro de ocho bits, compuesto de dos 74HC175 {figura 5-32(b)). Mu~
todas las conexiones del circuito.
SECCION 5-22
8 5-39. Consulte las formas de onda de la figura 5-51(a). Cambie la duradn
pulso del MV monoestable a 0.5 ms y determine la salida Q para ambos 1
de multivibradores monoestables. Luego repita usando una duracin del
so del MV monoestable de 1.5 ms.
N 5-40. En la figura 5-72 se muestran tres MV monoestables no redisparables cc
lados en una cadena de sincronizacin que produce tres pulsos secuenc
de salida. Note el "1" antes del pulso en cada smbolo del MV monoes
para indicar la operacin no redisparable. Dibuje un diagrama de sincro
cin que muestre la relacin entre el pulso de entrada y las tres salida;
MV monoestable. Suponga una duracin del pulso de 10 ms.
FIGURA 5-72
5-40.
Problema
.:JL O, ~- O2 1JL 03
~ rL T MV T MV T MV
monoestable monoestable monoestable
- - -
tpE5ms O, tp.20ms O2 tp=10ms 03
5-41. Un MV monoestable redisparable se puede usar como un detector de 1;

cuencia de pulsos, cuando la frecuencia de una entrada en un pulso est;
debajo de un valor predeterminado. En la figura 5-73 se muestra un eje
simple de esta aplicacin. La operacin se inicia cerrando momentnean
el interruptor SW1.
(a) Describa cmo responde el circuito a las frecuencias de entrada ma
que 1 kHz.
(b) Describa cmo responde el circuito a las frecuencias de entrada me:
que 1 kHz.
(c) Cmo modificara el circuito para detectar cuando la frecuencia d
trada cae debajo de 50 kHz?
542. Consulte el smbolo lgico para un MV monoestable 74121 no redisp~
de la figura 5-52(a).
(a) Qu condiciones de entrada se necesitan para que el MV monoe:
se dispare mediante una seal en la entrada B?
(b) Qu condiciones de entrada se necesitan para que el MV monoe:
se dispare mediante una seal en la entrada Al?
"rohlt'mas 255
23 of 47
FIGURA S-73 Problema5-41.
D, C 5-43. El ancho del pulso de salida de un MV monoestable 74121 est determinado

por la frmula aproximada
Ip - 0.7 RorCr
donde RT es la resistencia conectada entre el pin ~/ ~ y Vcc, y Cr es

la capacitancia conectada entre el pin ~ Y el pin ~/~. El valor para
RTpuede variar entre 2 y 40 kO, y Cr puede ser hasta de 1000 p.F.
(a) Muestre cmo se puede conectar un 74121 para producir un pulso con
TPN que tenga una duracin de 5 ms, siempre que cualquiera de dos se-
ales lgicas (E o f) hagan una TPN. E Y F nonnalmente se encuentran
en el estado ALTO.
(b) Modifique el circuito de manera que una seal de control de entrada, G,
pueda deshabilitar el pulso de salida del MV monoestable sin importar lo
que suceda en E o F.
SECCIN5-23
c 5-44. Considere el circuito de la figura 5-74. Inicialmente todos los flip-flops estn
en el estado O. La operacin del circuito comienza con un pulso moment-
neo aplicado a las entradas PRESETX Y y de los flip-flops. Determine las
formas de onda en A, B, c, X, 1'; Z y W para 20 ciclos de los pulsos de reloj
despus del pulso de inicio. EsCribatodas las suposiciones.
SECCiN 5-24 .'

B,D 5-45. Muestre cmo usar UD',INVERSOR741.514ron disparo tipo Schmin y produ-
cir una onda a:-roximadamentecuadrada con una frecuencia de 10 kHz.
B,D 5-46. Disee un oscilador 555 de operacin libre para producir una onda aproxi-
madamente cuadrada en 40 kHz. C se debe mantener a 500 pF o ms.
D 5-47. Un oscilador 555 se puede combinar con flip-flop J-K para producir una on-
da perfectamente cuadrada (ciclo de trabajo del 5()%). Modifique el circuito
del problema 5-46 para incluir un flip-flop J-K. La salida final an debe ser
una onda cuadrada a 40 kHz.
C,N 5-48. El circuito de la figura 5-75 se puede usar para generar dos seales de reloj a
la misma frecuencia, que no se traslapen entre s. Estas seales de reloj se
usan en algunos sistemas con microprocesadores que requieren cuatro tran-
siciones de reloj diferentes para sincronizar sus operaciones.
(a) Dibuje las formas de onda de sincronizacin CPl y CP2 si craCK es una
onda cuadrada de 1 MHz. Suponga que tpLH y tpHLson 20 ns para el FF
y 10 ns para las compuertas ANO.
256 1 (:apllllo 5 I Flip-nopsy dispositivosrelacionados
24 of 47
1 Hz -1--U"Ll-1-
FIGURA S-74 Problema 5-44.
+5 V
a CP1
RELOJ CLK
K a CP2
(b) Este circuito tendra un problema si los flip-flops se cambiaran a uno

respondiera a una TPN en CLK. Dibuje las formas de onda CPl y
para esa situacin. Ponga especial atencin en las condiciones que I
dan producir picos (impulsos de muy corta duracin),
SECCiN5-25
T 5-49. Consulte el circuito contador de la figura 5-45. Suponga que todas las el
das asncronas estn conectadas a Vcc. Cuando se prueba, la forma de c
del circuito aparece como se muestra en la figura 5-76. Considere la sigu
l~robl~lnas 25 of 47 257
RELOJ
Il--J~J-~-~-J--l--Il-J-l--J-l-
I I I I I I I I
Xo
--.r~--r!--f--~--~ ~I
- ~--r
I
I I
r~
I
I I
iII
I
r
I
rI
I
~
x, I II II
I I I I I
I I I I , I I I
X2 : :. : ~ : : : ~
: :. : 1\ :~ : IL
te lista de fallas posibles.Paracada una indique "s" o "no" con respectoa si

podra o no causarlos resultadosobservados.Explique cada respuesta.
(a) La entradaCLRde X2 esten circuito abierto.
(b) Los tiempos de transicin de la salida Xl son muy largos,posiblemente
debido a la carga.
(c) La salidaX2 estcortocircuitadaa tierra.
(d) El requisito del tiempo de retencinde X2 no se cumple.
T 5-50. Consulteel circuito de la figura 5-44.Todos los flip-flops son CI TI1.. Supon-
ga las siguientes condiciones iniciales: X2XlXo = 100 Y Y2YI Yo = 011. Des-
pus de cuatro pulsos de desplazamiento, las condiciones son X2XlXo = 001
Y Y2YIYO= 111. Los pulsos de desplazamiento subsecuentes no producen
cambio en ninguno de los flip-flops. Culesson algunascausasprobables
de estaoperacindefectuosa?
C,T 5-51. Considerela situacinde la figura 5-58 para cada uno de los siguientescon-
juntos de valoresde sincronizacin.Paracada uno, indique si el flip-flop ~
respondercorrectamenteo no.
(a) Cada F: tpLH = 12 os; tpHL = 8 os; Is = 5 os; tH = O ns
Compuerta NAND: tpLH = 8 os; tpHL = 6 ns
INVERSOR: tpLH = 7 os; tpHL = 5 ns
(b) Cada FF: tpLH = 10 ns; tpHL = 8 os; Is = 5 os; tH = Ons
Compuerta NAND: ~H = 12 ns; tpHL = 10 ns
INVERSOR: tpLH = 8 ns; tpHL = 6 ns
D 5-52. Explique y muestre cmo se puede eliminar el problema de desplazamientode
reloj en la figura 5-58, mediante la insercin apropiada de dos INVERSORES.
T 5-53. Consulte el circuito de la figura 5-53. Describa cmo cambiar la operacin
del circuito en cada una de las siguientes fallas.
(a) Un cortocircuito interno a tierra en la entrada superior de la compuerta
NAND.
(b) Una conexin en circuito abierto en la entrada] del FF Z.
(c) Una conexin abierta a la entrada inferior de la compuerta NAND.
T 5-54. Consulte el circuito de la figura 5-77. Suponga que los CIs son de la familia
lgica TI1.. La forma de onda Q se obtuvo cuando el circuito se prob con
las seales de entrada que se muestran, y con el interruptor en la posicin
"arriba", lo cual no es correcto. Considere la siguiente lista de fallas, y para
cada una indique "s" o "no" respecto a si podra o no ser la falla real. Expli-
que cada respuesta.
(a) El punto X siempre se encuentra en BAJO debido a un interruptor defec-
tuoso.
(b) El pin Z 1 est internamente cortocrcuitado a VCC'
(c) La conexin de Zl-3 a Z2-3 est rota.
(d) Hay un puente de soldadura entre los pines 6 y 7 de Zl.
258 (:aplulo :; I Fllp-nopsy dispositivosrelacionados
26 of 47
,.
A
o
+vcc
sw1I
x
~
- 5 e Q
B
(a)
R'I'5J
(b)

H(
C 5-55. El circuito de la figura S-78 opera como una cerradura de combinacin se-
cuencial. Para operar la cerradura se procede como sigue:
l. Se activa momentneamente el intemJptor CLEAR.
2. Se ponen los intemlptores SWA, SWB y SWC en la primera parte de la
combinacin. Luego se mueve momentneamente el intemlptor ENTER
hacia delante y hacia atrs.
3. Se ponen los intemlptores en la segunda parte de la combinacin y se
mueve ENTER de nuevo. Esto debe producir un estado en ALTO en Qz
para abrir la cerradura.
Si se ingresa la combinacin incorreCta en cualquier paso, el operador de-
ber empezar de nuevo la secuencia. Analice el circuito y determine la
secuencia correcta de combinaciones que abrirn la cerradura.
C, T 5-56. Cuando se prueba la cerradura de combinacin de la figura 5-78 se tiene
que aun ingresando la combinacin correCta no abre la cerradura. Una veri-
ficacin con probador lgico muestra que ingresando la primera combinacin
conecta establece ~ en el estado ALTO, pero ingresando la segunda combi-
nacin correcta slo produce un pulso nK>mentneoen ~. Considere cada
una de las siguientes fallas e indique cul o cules podran producir la ope-
racin obselVada. Explique cada eleccin.
(a) Rebote (oscilacin) del intemJptor en SWA, SWB o SWB.
Problemas 259
27 of 47
+vcc
+vcc
BORRAR
r-
1
5-78 Problemas5-55y 5-56.
(b) La entrada CLKde Q2 est en circuito abierto.

(c) La conexin de salida de la compuerta NAND 4 a la entrada de la com-
puerta NANO 3 est en circuito abierto.
PREGUNTASDE EJERCICIO
8 5.57. Para cada afirmacin indique qu tipo de FF se est describiendo.
(a) Tiene una entrada SET y otra CLEAR,pero no una CLK.
(b) Cambia con cada pulso CLK cuando sus entradas de control se encuen-
tran en ALTO.
(c) Tiene una entrada HABILITAR en lugar de una CLK.
(d) Se usa para transferir datos fcilmente de un registro FF a otro.
(e) Slo tiene una entrdda de control.
(t) tiene dos salidas que son complementos entre s.
(g) Puede cambiar estados slo en la transicin activa de CLK.
(h) Se usa en contadores binarios.
8 5-58. Defina los siguientes trminos.
(a) Entradas asncronas.
(b) Di...paropor el borde.
(c) Registro de desplazamiento.
260 Capl ulo :> I Flip-nopsy dispositivosrelacionados
28 of 47
(d) Divisin de frecuencia.
(e) Transferencia asncrona (atascamiento).
(O Diagrdma de transid6n de estados.
(g) Transferenda de datos paralela.
(h) Transferencia de datos en serie.
(i) Multivibrador monoestable no redisparable.
(j) Entradas de disparo tipo Schmitt.
SECCION5-26
5-59. Observe la compuerta NORNOR de la figura
de la figura 5-10(a)
5-10(a) yy escriba las ecuaciones
escriba las
B
CUPL para cada salida.
5-60. Escriba un archivo fuente CUPL que tenga un latch SC activo en BAJO, un
C
latch SC con entrada activa en ALTO y un latch D disparado a nivel para un
.
lo
PLD GAL16V8. . - - ,~ . . -" .
C 5-61. Modifique el archivo fuente CUPLde la figura 5-60 para hacer el contador
binario descendenteen vez de ascendente.
C 5-62. Modifique el archivo fuente CUPLde la figura 5-60para hacerel contadoren
uno MOD-I0 de cuatro bitS,que cuentede O(XK) (cero) a 1001(nueve) y lue-
go retorne a O(XK).Los seis estadosilegales(en el evento que ocurran) de-
ben avanzara O(XK) en el siguientepulso de reloj.
RESPUESTAS
A LAS PREGUNTAS
DE REPASO
SECCiN 5-1 SECCiN 5-8
l. ALTO;BAJO. 2. Q = o. Q = l. 3. Cierto. l. En un latch D la salida Q puede cambiar mientrds EN
4. Aplique momentneamente
un estadoen BAJOa la se encuentra en ALTO. En un flip-ftop D la salida ..,(>lo
entradaSft. puede cambiar en el borde activo de CLK 2. Falso:
3. Cierto.
SECCiN 5-2
1. BAJO;ALTO. 2. Q = 1 Y Q = O 3. Hacer SECCiN5-9
CLEAR= 1. 4. SFf y CLEARnormalmenteesr2riaen l. Lasentradasasincronasoperanindependientemente
su estado activo en BAJO. de la entradaCLK 2. S,ya que PREesten activoen
-
BAJO. 3. J = K 1, PRE -m= 1, Y una TPN
SECCiN 5-4 en CLK.
1. Entradas sncronas de control y de reloj. 2. La sa-
lida del FF slo puede cambiar cuando ocurre la transi- SECCiN 5-10
cin apropiada de reloj. 3. Falso. 4. El tiempo l. El tringulo dentro del rectingulo indica operacin
de establecimiento es el intetValo requerido inmediata- disparada por el borde; el tri~ngulo rect~ngulo fuera del
mente antes del borde activo de la seal CLK, durante el rectngulo indica disparo en una TPN. 2. Se usa pa-
cual las entradas de control se deben mantener estables. ra indicar la funcin de las entradas que son comunes
El tiempo de retencin es el intervalo requerido inme- para ms de un circuito en el chip.
diatamente siguiendo al borde activo de CLK,durante el
cual las entradas de control se deben mantener estables. SECCiN 5-11
l. IpLHY IpHL 2. Falso; la forma de onda tambin
SECCiN 5-5 debe satisfacer los requisitos t,..{L) y ~H).
l. ALTO; BAJO; ALTO. 2. Porque CrK- est en el
estack>ALTO slo durante algunos nanosegundos. SECCiN 5-17
l. Falso. 2. Ftip-flop D. 3. Seis. 4. Cierto.
SECCiN 5-6
l. Cierto. 2. No. 3. J = l. K = O. SECCiN 5-18
l. Cierto. 2. Menos interconexiones entre re~istros.
SECCIN 5-7 3. X2XtXo - 111; Y2YtYo - 101. 4. Paralela.
l. Q pasar a BAJO en el punto a y permanecer as.
2. Falso. La entrada D puede cambiar sin afectar Q por- SECCiN5-19
que Q slo puede cambiar en el borde activo de CI.K 1. 10 kHz. 2. Ocho. 3. 256. 4. 2 kHz.
3. S, convirtiendo a flip-flops O (figura 5-25). 1002 = 8to.
S. <XXX>
1 261
--
29 of 47
1-21 SECCIN 5-25

puede contener oscilaciones. 2. Produ- l. El desplazamiento de reloj es la llegada de la seal
de salida limpias y rpidas, aun para seales de reloj en las entradas CLK de diferentes flip-flops en
le cambio lento. tiempos diferentes. Se puede usar para causar que un FF
pase a un estado Incorrecto.
2. Cierto. 3. Losvalo- SECCiN 5-26

4. Paraun MV monoestable 1. Q = !(SET& QBAR); QBAR = !(CLEAR& Q);
. cadanuevo pulso de disparoinicia un S, es una presentacin distinta del mismo circuito.
,alo tp sin imponar el estado de la salida Q. 2. Retroalimentacin: la...;salidas se combinan con las
entradas para detenninar el siguiente estado de las sali-
das. 3. Progresa mediante una secuencia predeter-
minada de estados en respuesta a una seal de entrada
3. Estabilidad de reloj. 4. Modo de entrada de transicin de esta-
dos. 5. Secuencia. 6. Campo 7. $define.
462 . LATCHES,
FLlP-FLOPS
y TEMPORIZADORES
12. Un multivibrador aestable:

(a) requiere una entradade disparo peridica
(b) no tiene ningn estadoestable
(c) es un oscilador
(d) produceun impulso de salida peridico
(e) las respuestas(a), (b), (c) y (d)
(t) las respuestas(b), (c) y (d)
30 of 47
SECCIN 7.1 Latches
1. Si se aplican las seftalesde la Figura 7.68 a un latch S-R con entradasactivas a nivel BAJO,
dibujar la forma de onda de salida Q resultanteen funcin de las entradas.Suponerque, ini-
cialmente, Q esta nivel BAJO.
-
S L_JLr---'S--l_r-- Q
R ---U-V-lj--tr- Q
FIGURA
7.68
2. Resolver el Problema l para las fonDas de onda de entradade la Figura 7.69, aplicadasa un
/atch S-R activo a nivel ALTO.
s ___rU1JLJlrl__J- L
R ~rlI1J~___n_- -
7.69
FIGURA
3. Resolver el Problema 1 para las formas de onda de entradade la Figura 7.70.
s~lr -
II 11
1I 11
R -_.'.~..1-"J'LS-1J-U'.I__J--'1_r--'_fLl...r
FIGURA7.70
4. Detenninar las salidasQ y Q de un latch S-R con entradade habilitacin para las entradasde
la Figura 7.71. Dibujarlas en funcin de la entradade habilitacin. Suponerque, inicialmente,
Q est a nivel BAJO.
S. Resolver el Problema4 para las de la Figura 7.72.
6. Resolver el Problema4 para las de la Figura 7.73.
PROBLEMAS. 463
31 of 47
S a
EN EN
R R a
7.71
FIGURA
EN _n~J1_JL_n_~~~_.fl_Il
EN-.JL
s J-' I l- s -_JL-1---L__.rl__-
R [--j R n r
FIGURA7.72 FIGURA7.73
7. En un latch D con entradade habilitacin, se observanen sus entradaslas formas de onda de
la Figura 7.74. Dibujar el diagrama de tiempos, mostrando la fonDa de onda de salida que
esperaramosobservaren Q si el'atch se encuentrainicialmente en estadoRESET.
EN__~rl-J:
I
I
I
I
I
I
I
I
I
I
I
I
;
I
I
:
I
I
I I I I I I I I
D -1L_JLj- ~
FIGURA7.74
SECCIN7.2 Flip-flops disparados por flanco

8. En la Figura 7.75 se muestrandos flip-flops S-R disparadospor flanco. Si las entradasson las
que se indican, dibujar la salida Q de cada flip-flop en funcin de la sealde reloj y explicar
la diferencia entre los dos. Los flip-flops se encuentraninicialmente en estadoRESET.
Jl-1-1~L_n..-rl-
c n
Q v
CLK
CLK C
S
--1 J--1 CLK C .
R Q Q
AGURA7.75
9. La salida Q de un flip-flop S-R disparadopor flanco se muestra en la Figura 7.76 en funcin
de la seftal del reloj. Determinar las formas de onda de entradaque se necesitanen las entra-
das S Y R para producir estasalida, si el flip-flop es de tipo disparadopor flanco positivo.
7.76
FIGURA
464 . LATCHES,
FLlP-FLOPS
y TEMPORIZADORES
10. Dibujar la salida Q en funcin del reloj para un flip-flop D cuyasentradasson32

lasofque
47 semues-
tran en la Figura 7.77. Suponerdisparo por flanco positivo y que Q se encuentrainicialmente
a nivel BAJO.
CLK Jl-S1-J-l._J..~_J...LJ1---j..L
'1 t I
l' I I
FIGURA
D [
7.11 1 J--' 1
11. Resolver el Problema 10 para las entradasde la Figura 7.78.
CLK Jl--Jl-_l1.._r1...Jl-_rl..J.~
I I I I I I I
I I I I I I I
7.78
FIGURA
12. Paraun flip-flop J-K disparadopor flanco positivo cuyas entradasson las que se muestranen
la Figura 7.79, detenninar la salida Q en funcin del reloj. Suponerque, inicialmente, Q est
a nivel BAJO.
CLK
J
K I I I I I 'LL-
FIGURA
7.79
13. Resolverel Problema 12 para las entradasde la Figura 7.80.
CLK _fL.-11_Il_-ll_Jl_J-'-1L_j-l_-
7.80
FIGURA
14. Determinar la salida Q en funcin del reloj si las seftalesque se muestranen la Figura 7.81 se
aplican a las entradasde un flip-flop J-K. Suponerque Q se encuentrainicialmente a nivel
BAJO.
15. Para un flip-flop J-K disparadopor flanco negativo cuyas entradasson las de la Figura 7.82,
desarrollarla forma de onda de salida Q en funcin del reloj. Suponerque Q se encuentraini-
cialmente a nivel BAJO.
PROBLEMAS.
33465
of 47
CLK rL_n~1_Jl__J.LJ-1- PRE
J
-f'-.l---~.--1 I I I I r--l I I Q
K j-..1 j---"1 ~t---t

I I I I
I I I I
I I : : Q
PRE l- I ; i
L.J- -
I
I
I
I
CLR
Cii
7.81
FIGURA
CLK .JL~1_~1_._fL..-JL Jl___J-1-

J -f--l r--.l--~.-1-JL_J-'._J-.l_-f
I I I I I I I
1
I
Ki_r1__.t--1..J U-
FIGURA
7.82
16. Se aplican los siguientesdatosserie a un flip-flop a travs de puertasAND, como se indica en
la Figura 7.83. Detenninar los datos serie resultantesque aparecenen la salida Q. Hay un
impulso de reloj por cada periodo de bit. Suponerque, inicialmente, Q es O y, PRE y CIR
estna nivel ALTO. Los bits de ms a la derechason los primeros que se aplican.
J: l O 1 OO 1 1
J2: O 1 1 1 O 1 O
J3: 1 1 11 00 O
K.: O O01 1 10
K2: 1 1 O 1 1 O O
K): 1 O 1 O 1 O 1
PRE
11
12 J. Q
J3
CLKC
X
I - -
K" C Q
K;
CLR
FIGURA
7.83
.1 17. Completar el diagrama de tiempos de la Figura 7.84 para el circuito de la Figura 7.83, dibu-
jando la salida Q que, inicialmente, esta nivel BAJO. Suponerque PRE y ru pennane-
t cen a nivel ALTO.
r
i
466 . LATCHES.
FlIP-FLOPS
y TEMPORIZADORES 34 of 47
CL K -_J-..1_.f..l--J l._.r.1--_r-~._J-.-L-
JI , ---f ! l
J2 _ .~-~ I 1--1
~- !I . I!
1 I
I . I I
J) i I
- ~; ti-'
:
I
:
.
:
I
:
:
~
I
,
K) I I I
I 1 I
t i I
K2
I :
:
Ii :I :
I, ,
,
K~ I I
AGURA7.84
--
18. Resolverel Problema 17 con las mismas entradasJ y K, pero con las entradas PRE Y CLR
que se muestranen la Figura 7.85 en funcin del reloj.
CLK J I
L.~---l J---L_J I
~-J-l---J I
I ,1
PiE I
I
::
i i
I
I
,I
ClR I 1---
7.85
FIGURA
SECCIN 7.3 Caracteristicas de operacin de los ftip-ftops

19. Qudeterminala disipacin de potencia de un flip-flop?
20. Tpicamente,la hoja de caractersticasde un fabricanteespecificacuatro retardosde propaga-
cin diferentesasociadoscon un flip-flop. Nombrar y describir cada uno de ellos.
21. La hoja de especificacionesde un determinadoflip-flop especificaque la duracin mnima de
un nivel ALTO para cada impulso de reloj es 30 ns y que la duracin mnima para un nivel
BAJO es de 37 ns. Cul es la frecuenciamxima de funcionamiento?
22. El flip-flop de la Figura 7.86 se encuentrainicialmente en RESET.Mostrar la relacin entre la
salida Q y el impulso de reloj, si el retardo de propagacintpLH(del reloj 8 Q) es de 8 ns.
+V;(;c
CLK___r L
1-32ns-l
FIGURA
7.86
23. La corriente directa requerida por un detenninado flip-flop que funciona a +5 V de tensin
resulta ser de lOmA. Un detenninado dispositivo digital utiliza 15 de estos flip-flops.
PROBLEMAS.
35 of 47 467
Detenninar la capacidadde corriente requeridapara la fuente de continua de + 5 V Y la poten-

cia total disipadapor el sistema.
24. Para el circuito de la Figura 7.87, detenninar la frecuencia mxima de la seal del reloj para
un funcionamiento fiable, si el tiempo de setup (establecimiento)de cada flip-flop es de 2 os
y los retardosde propagacin(tpLHy tpHJ del reloj a la salida son de 5 ns para cadaflip-flop.
ALTO
Q~
JA J. -QB
~ - C
QA -
K... K. >- QB
Flip-fiop A Flip-fiop B
CLK
FIGURA
7.87
SECCIN 7.4 Aplicaciones b'sicas de los t1ip-t1ops

25. Un flip-flop D se encuentraconectadocomo se muestraen la Figura 7.88. Deternlinar la sali-
da Q en funcin del reloj. Cul es la funcin que realiza estedispositivo?
CLK~u ~MM~ u,","
7.88
FIGURA
26. Para el circuito de la Figura 7.87, desarrollar un diagrama de tiempos para ocho impulsos de
reloj, mostrando las salidas QA y QB en funcin del reloj.
SECCIN 7.5 Monoestables

27. Determinar la anchura del impulso de un monoestable 74121, si la resistencia externa es de 3,3
kO y el condensador externo vale 2000 pF.
28. Se quiere generar un impulso de salida de 5 lJ.8de duracin con un monoestable 74LS122.
Utilizando un condensador de 10.000 pF, determinar el valor de la resistencia externa reque-
rida.
SECCIN 7.6 El temporizador 555

29. Disefiar un monoestable utilizando un temporizador 555 para producir un impulso de salida de
0,25 segundos.
30. Se configura un temporizador 555 para funcionar como multivibrador aestable, como se mues-
tra en la Figura 7.89. Detenninar su frecuencia.
31. Determinar los valores de las resistencias externas de un temporizador 555 utilizado como
multivibrador aestable con frecuencia de salida de 20 kHz, si el condensador C vale 0,OO2J.f
y el ciclo de trabajo es del 75 % aproximadamente.
468 . LATCHES,
FLlP-FLOPS
y TEMPORIZADORES
36 of 47
+Va:
1
,OkO
2
,2 kf!
C
0,01 IIF
- --
Salida
FIGURA
7.89
SECCIN 7.7 Localizacin de avenas

32. Sepruebael flip-flop de la Figura 7.90 bajo todaslas posiblescondicionesde entrada,tal como
se muestra.Estfuncionandocorrectamente?Si no es as cul es la causade fallo ms pro-
bable?
+V +V
I f 1 I
I
I
.. 1
t
,,
1
I f l
J.
(8) (b)
I
I
I
j
(c) (d)
7.90
33. Se utiliza una cudruple puerta NAND 74HCOOpara construir un /atch S-R con entradade
habilitacin en un prototipo de tarjeta de laboratorio, como muestrala Figura 7.91. El esque-
ma de la parte (a) se utiliza para conectarel circuito de la parte (b). Cuando intentamosponer
en funcionamiento el /atch, nos encontramoscon que la salida Q pennanecea nivel ALTO
de los valores de las entradas.Determinar cul es el problema.
PROBLEMAS.37469
of 47
GND
.. ).
. .
.
. ..
EN
. .~. ~
Q . .
. . .
(a) (b)
FIGURA
7.91
34. Determinar si el flip-flop de la Figura 7.92 est funcionando adecuadamentey, en caso con-
trario, identificar el fallo ms probable.
J
I 1 I J Q
CLK
I I I I . I I I
I I
K I I . I
I I . I
I I I I I I
1 L___J '---1__.J II I
--~
Q
7.92
FIGURA
35. El circuito paralelo de almacenamientode datos de la Figura 7.36 no funciona adecuadamen-

te. Para depurarlo, primero nos aseguramosde que Vcc y tierra se encuentranconectadosy,
luego, aplicamos niveles BAJOS a todas las entradasD e introducimos impulsos en la lnea
del reloj. Secompruebaque las salidasQ estntodasa nivel BAJO, por lo que por el momen-
to todo escorrecto.A continuacinseaplican nivelesALTOS a todas las entradasD y de nuevo
se introducen impulsos en la lnea del reloj. Cuandocomprobamoslas salidasQ, todava per-
manecena nivel BAJO. Cul es el problema y cul sera el procedimiento que utilizaramos
para aislar el fallo a un nico dispositivo?
36. El circuito del flip-flop de la Figura 7.93(a) se utiliza para generar una secuenciade cuenta
binaria. Las puertasforman un decodificador que se suponeque produceun nivel ALTO cuan-
do ocurre un cero binario o el estadotres binario (00 u 11).Analizando las salidasQA y QB' se
obtiene la imagen mostradaen la parte (b), que revela glitches en la salida del decodificador
(X), ademsde los impulsos correctos.Ques lo que causaestosglitches y cmo se pueden
eliminar?
37. Determinar las salidasQA' QBy X duranteseis impulsos de reloj en la Figura 7.93(a)para cada
uno de los siguientesfallos en circuitos TTL. Inicialmente QA y QB estna nivel BAJO.
(a) La entrada J A est en circuito abierto.
(b) La entradaKB est en circuito abierto.
470. LATCHES,
FLlP-FLOPS
y TEMPORlZADORES 38 of 47
CLK
(a)
CLK
-S--1.J-l-.J1-J1--.Jl
I I I I I
QA
t--.;.-t~--1
I I I
r.--1
I I
Q.
1
I
1 I
j
I
1 I
1
I
X
-~-t__*_I1
Olitcb Glitch
(b)
FIGURA
7.93
(c) La entradaQBesten circuito abierto.

(d) La entradade reloj en el flip-flop B estcortocircuitada.
(e) La puerta G2est en circuito abierto.
38. Se conectandos monoestables74121 en una tarjeta, como se muestra en la Figura 7.94. Tras
observarla pantalla del osciloscopio,sacaramosla conclusin de que el circuito estfuncio-
nando adecuadamente? En casocontrario, cul es la causams probable del fallo?
FIGURA
7.94
RESPUESTAS.
39 471
of 47
Aplicacina los sistemasdigitales

39. Utilizar temporizadores555 para implementar los monoestablesde 4 y 25 segundospara los
circuitos de temporizacin del sistemade control de los semforos.La entradade disparo del
555 no puede permanecera nivel BAJO despusde una transicin negativa, de forma que
tenemosque desarrollarun circuito para producir impulsos negativosmuy cortos, con el fin de
dispararlos temporizadorescorto y largo cuandoel sistemapasapor cadaestado.
Problemasespecialesde diseno
40. Disear un circuito contadorbsico que genereuna secuenciabinaria de cero a siete,utilizan-
do flip-flops J-K disparadospor flanco negativo.
41. En el departamentode logstica de una fbrica de pelotas,stasruedanpor una cinta y por una
rampa hasta llegar a una caja. Cada pelota que pasapor la rampa activa un conmutadorque
produce un impulso elctrico. La capacidadde cadacaja es de 32 pelotas.Disear un circuito
lgico para indicar cundouna caja estllena, de fonDa que puedaser sustituidapor otra vaca.
42. Enumerar los cambios que serannecesariosen el sistemade control de semforospara aa-
dir una indicacin de giro a la derechade 15 segundosde duracin en la calle principal. La
indicacin apareceradespusde la luz roja y antesde la verde. Modificar el diagramade esta-
dos del Captulo 6 de maneraque refleje estoscambios.
REVISIONESDE CADASECCiN
SECCIN 7.1 Latches
l. Tres tipos de /atchesson el S-R, el S-R con entradade habilitacin y el D con entradade habi.
litacin.
2. SR = 00, NC; SR= 01, Q = O;SR= 10,Q = 1; SR=11, no vlido
3. Q= 1
SECCIN 7.2 Flip-nops disparados por nanco

l. La salida de un /atch S-R con entradade habilitacin puedecambiar siempreque la entradade
habilitacin (EN) est activa. La salida de un flip-flop S-R disparadopor flanco puedecam-
biar slo durante los flancos de disparo de un impulso de reloj.
2. El flip-flop J-K no tiene ningn estadono vlido, como ocurre con el flip-flop S-R.
3. La salida Q se pone a nivel ALTO durante el flanco posterior del primer impulso del reloj, se
pone a nivel BAJO durante el flanco posterior del segundoimpulso, a nivel ALTO en el flan-
co posterior del tercer impulso y a nivel BAJO en el flanco posterior del cuarto impulso.
SECCIN 7.3 Caracteristicas de funcionamiento de los ftip-ftops

l. (a) El tiempo de setup (establecimiento)es el tiempo que los datosde entradadebenestarpre-
sentesantesdel flanco de disparo del impulso de reloj.
(b) Tiempo de ho/d (mantenimiento)es el tiempo que los datosdebenpermaneceren la entra-
da despusdel flanco de disparo del impulso de reloj.
2. El 74AHC74 puede funcionar a la frecuenciamxima, de acuerdocon la Tabla 7.5.
SECCIN 7.4 Aplicaciones de los ftip-ftops

l. Un registro es un grupo de flip-flops de almacenamientode datos.
472 . FlIP-FLOPS
LATCHES. y TEMPORIZADORES
40 of 47
1- Paramcionar como divisor por dos, el flip-flop tiene que estar en modo de (J=
1, K =1).
3. Se necesitanseis flip-flops para fonnar un divisor por 64.
SECCiN 7.5
1. Un monoestableno redisparableno puederespondera otra entradade disparo mienb'asque se
encuenb'aen su estadoinestable.Un monoestabledisparable respondea cada entradade dis-
paro.
1.. La anchurade los impulsos se ajusta mediantecomponentesR y C externos.
SECCIN7.6
1. Un aestableno tiene Un monoestabletiene un estadoestable.
2. Ciclo de trabajo = (15 ms/20 ms) 1(M)8/e
= 7S%
SECCiN 7.7 de averas

l. Si, se puedeutilizar un flip-flop D disparadopor flanco negativo.
2. Se puedeutilizar un temporizador 555 funcionando en modo de multi'vibrador aestablecomo
reloj.
PROBLEMAS
RELACIONADOS
7.1 La salida Q es la misma que la mostrada en la Figun 7.5(b).
7.1. Vase la Figura 7.95.
7.3 Vasela Figun 7.96.
s~_r-r-'_~-r-l- LJiLf-Ln-"l-r-lJ
R =J~~:=~==Fi:::~~J:::f==f: I
D
EN j I ~=t===:=JtH11
I I I II II
EN I I I I Q I
Q :t i..J---L
FIGURA
7.95 FIGURA
7.96
7.4 Vasela Figura7.97.

m m
a..K:.olrj1mml1mm
-'r--r-'~-:--~:- m m m
S O-'r---r---I~I-I-:-
I
o
I
I
r'--.
I I
II
i
!~--~J:
L.i--J
II II
.i
i
II : :

i
II I
Rl I ~!
~t~--Jt-1: r-,i
:: a.& ..n-..rL_.r'_~
- ~-t--1-~ D4I-rt~~-__J-t--1
0--';
o I "t-':
I I .: I ~I I
I!! I I
Q I
-~J--1.--t-.: I I I
Q ~-,'L_.r-~
r--; -l- ;: Q :r--; j-
7.97
FIGURA FIGURA
7.98
7.6 V_e la Figura7.99.
7.8 V_e la Figura7.101.
41 of 47
RESPUESTAS.473
CLK
J~J1~-Jl~Jil--_1~
LJ a.&
J
K
"
: ;. "';1
... .1 jI .
...
:I::::J::~:i::::~t~~~~~I:"
I
I
.
I
I
..
I
l'
-+--.rr:L-t--~:--:L' t.
Q
I I
Q
J ,
!
!
I
I
.
I
.
I
.
I
I
I
!
~
,
,
.
I
.
.
.
FIGURA
7.99 RGURA7.1cx)
PIN t (tCLK) NU~~~1"1-f~

t.""'II.1 11 1,
PIN 2 (tI) ~, , , 1 lit t, t'l
CLK JiLJiLJ3LJ4Us1..JiUiLJiLJi1
I I I I PIN 3 (tK)
".,~
.
-t . 1 t,
.,.~c~.
-. tI. 1 I 1
'-'-o:i"c~: : c: : :u":l' 1 F
t't t
PlN4(1aR>
CiR' ., t ! !
PIN loS(1PR'E>J:
iiii;: :I :I : :I L- ... I1 I, lu:
11I ~I :::
11 1 :I :
1,
Q :'L_r"t_J
I I
- PIN5(IQ)
1 , 11I I 11I 1
-t..J1' "'t !!!
j 1
!1r-
7.101
FIGURA FIGURA
7.102
7.10 25 = 32. Se requieren5 flip-flops.

7.11 Diecisis estados requieren cuatro flip-flops (24 = 16).
7.12 CEXT = 7143 pF conectado desde CX a RXICX del 74142.
7.13 CEXT = 560 pF, REXT= 27 kO. Vasela Figura 7.103.
Disparo
7.103
FIGURA
7.14 R = 91 k}
7.15 Ciclo de trabajo ~ 3~/o
AUTOTEST
1. (a) 2. (c) 3. (d) 4. (b) 5. (d) 6. (d)
7. (a) 8. (b) 9. (d) 10. (d) 11. (c) 12. (f)
471
LIBRARY ieee;
USE ieee.std.logic_II64.all;
USE ieee.std.logic_signed.all;
ENTITYvendIS
PORT( N. D. Q. Resetn.Coin ; IN STD_LOGIC;
z : OUT sm_LOGIC ) ;
END vend ;
ARCHITECfURE BehaviorOF vend IS

SIGNAL X: STD_LOGIC- VECTOR(4 OOWNTO O) ;
- SIGNALs:
STD_LOGIC- VECTOR(5 DOWNTO O) ;
BEGIN
X(O) <= N-OR Q ~
X(l) <= D;
X(2) <= N ;
X(3)<= DORQ;
X(4) <= Q ;
PROCESS( Resetn,Coin )
BEGIN
IF Resetn= '0' THEN
S < = "00000o" ;
ELSIFCoin'EVENTAND Coin= 'O' THEN
s <= ('O' & X) + s ;
END IF ;
END PROCESS;
Z <= 5(5) OR (5(4) AND 5(3) AND 5(2) AND 5(1)) ;
END Behavior;
Figura 7.85 Cdigoporo el ejemplo 7.17.
Al final del libro seincluyen las respuestasa los problemasmarcadoscon asterisco.42 of 47

7.1 Considereel diagramade tiempo de la figura P7.1.Suponiendoque las entradasD y Clockmos-
tradasse aplican al circuito de la figura 7.12, dibuje formas de onda para las sealesQo' Qb y
Qc'
7.2 El circuito de la figura 7.3 puedemodificarsepara implementarun latch SR?Explique su res-
puesta.
7.3 En la figura 7.5 semuestraun latch construidocon compuertasNOR. Dibuje un latch parecido
usandocompuertasNAND. Derive su tabla caractersticay muestresu diagramade tiempo.
-7.4 Muestreun circuito que implementeellatch SR asincronousandonicamentecompuertasNAND.
472 CAPTULO 7 . FLIP-FLOrs, REGISTRos, CONTADORES Y UN PROCESAOORSIMPLE
43 of 47
'-'
,
Clock
Figura P7.1 Diagrama de tiempo para el problema 7.1 .
7.5 Dadauna sealde reloj de 100MHz, deriveun circuito usandoflip-flops D paragenerarseales

de reloj de 50 y 25 MHz. Traceun diagramade tiempo paralas tres sealesde reloj, suponiendo
retrasosrazonables.
.7.6 Un flip-flop SR esuno quetiene entradassety resetcomoun latch SR asncrono.Muestrecmo
puedeconstruirseun flip-flop SR medianteun flip-flop D y otrascompuertaslgicas.
7.7 Ellatch SR asncronode la figura 7.6a tiene un comportamientoimpredeciblesi las entradasSy
R son igualesa 1 cuandoC/k cambiaa o. Una forma de resolveresteproblemaescrearun latch
SRasncronocon setdominanteen el que la condicinS = R = 1 haceque ellatch seestablezca
en 1. Diseeun latch SR asncronocon setdominantey muestreel circuito.
7.8 Muestrecmo un flip-flop JK puedeconstruirsecon un flip-flop T y otrascompuertaslgicas.
.7.9 Considereel circuito de la figura P7.2.Supongaque las dos compuertasNAND tienenretrasos
depropagacinmuchomsgrandes(alrededorde cuatroveces)que las otrascompuertasdel cir-
cuito. Cmosecomparaestecircuito con los circuitos que hemosestudiadoen estecaptulo?
('irr"itn nnrn Al nrnhlAmn 7 9

~
PROBLEMAS 473
44 of 47
7.10 Escriba cdigo de VHDL que represente un flip-flop T con una entrada clear asncrona. Use
cdigo por comportamiento en vez de cdigo estructural.
7.11 Escriba cdigo de VHDL que represente un flip-flop JK. Utilice cdigo por comportamiento en
vez de cdigo estructural.
7.12 Sintetice un circuito para el cdigo escrito para el problema 7.11 empleando sus herramientas
CAD. Simule el circuito y muestre un diagrama de tiempo que verifique la funcionalidad deseada.
7.13 Un registro de corrimiento universal puede desplazarse tanto de izquierda a derecha como de
derecha a izquierda, y tiene una capacidad de carga en paralelo. Dibuje un circuito para este
registro de corrimiento.
7.14 Escribacdigo deVHDL paraun registrode corrimiento universalcon n bits.
7.15 Diseeun contadorsncronode cuatrobits con cargaen paralelo.Use flip-flops T en vez de los
flip-flops D utilizadosen la seccin7.9.3.
.7.16 Diseeun contadorascendente/descendente de tresbits con flip-flops T. Debeincluir unaentrada
decontrolllamadaup/Down. Si up/Down = O, entoncesel circuito debecomportarsecomo
un contadorascendente. Si esigual al, entoncesel circuito debecomportarsecomoun contador
descendente.
7.10 Repitael problema7.16 usandoflip-flops D.
.7.18 El circuito de la figura P7.3pareceun contador.Cules la secuenciaen que cuenta?
00 a. Q2
T Q T Q T Q--'
Clock Q -> Q ~> Q
Figura P7.3 Circuito para el problema 7.18.
7.19 Considereel circuito de la figura P7.4.Cmosecomparacon el circuito de la figura 7.17?Los

doscircuitospuedenusarsecon el mismopropsito?Si no esas,culesla diferenciaprincipal
entreellos?
7.20 Construyaun circuito con compuertasNOR~parecidoal de la figura 7.lla~ el cual implementa
un flip-flop D disparadopor el flanco negativo.
7.21 Escribacdigo por comportamientode VHDL que representeun contadorascendente/descen-
dentede 24 bits con una cargaen paraleloy un resetasncrono.
7.22 Modifique el cdigo de VHDL de la figura 7.52 agregndoleun parmetroque establezcael
nmerode fli>-flopsen el contador.
474 7 . FLIP-n.ors, REGISTRos,CONTADORES
y UN PROCESADOR
SIMPLE
45 of 47
Figura P7.4 Circuito para el problema 7.19.
7.23 Escribael cdigopor comportamientode VHDL querepresenteun contadorascendente

mdulo
12 con reset sncrono.
-7.28 Paralos flip-flops del contadorde la figura 7.25, supongaque Isu = 3 ns, IIr = 1 ns y el retraso
de propagacin a travs de un flip-flop es 1 ns. Asuma que cada compuerta AND y XOR y cada
multiplexor dos a uno tiene un retraso de propagacin igual a 1 ns. Cul es la frecuencia de reloj
mxima para la que el circuito funcionar correctamente?
7.25 Escriba cdigo jerrquico (estructural) para el circuito de la figura 7.28. Use el contador de la
figura 7.25 como un subcircuito.
7.26 Escriba cdigo de VHDL que represente un contador Johnson de ocho bits. Sintetice el cdigo
con sus herramientas CAD y d una simulacin de tiempo que muestre la secuencia de conteo.
7.27 Escriba cdigo por comportamiento de VHDL en el estilo mostrado en la figura 7.51 que repre-
sente un contador en anillo. Su cdigo debe tener un parmetro N que establezca el nmero de
flip-flops en el contador.
-7.28 Escriba cdigo por comportamiento de VHDL que describa la funcionalidad del circuito mostra-
do en la figura 7.42.
7.29 En la figura 7.65 se proporciona un cdigo de VHDL para un sistema digital que intercambia el
contenido de dos registros, R I Y R2, usando el registro R3 para almacenamiento temporal. Cons-
truya un esquemaequivalente con sus herramientas CAD para este sistema. Sintetice un circuito
para este esquemay realice una simulacin de tiempo.
7.30 Repita el problema 7.29 usando el circuito de control de la figura 7.59.
7.31 Modifique el cdigo de la figura 7.67 para utilizar el circuito de control de la figura 7.59. Sinte-
tice el cdigo para su implementacin en un chip y realice una simulacin de tiempo.
7.32 En la seccin 7.14.2 diseamos un procesador que efecta las operaciones indicadas en la tabla
7.3. Disee un circuito modificado que realice una operacin adicional, Swap Rx, Ry. Esta ope-
racin intercambia el contenido de los registros Rx y Ry. Use tres bitshit/o para representarla
entrada F mostrada en la figura 7.71 porque ahora hay cinco operaciones en vez de cuatro. Aada
un nuevo registro, llamado Tmp, al sistema para que sea el almacenamiento temporal durante
la operacin de intercambio. Muestre expresiones lgicas para las salidas del circuito de control,
PROBLEMAS 475
46 of 47
7.33 Un osciladoren anillo esun circuito que tiene un nmeroimpar, n, de inversoresconectadosen
una estructuratipo anillo, como se muestraen la figura P7.5. La salidade cadainversores una
sealperidicacon cierto periodo.
a) Supongaque todos los inversoresson idnticos;en consecuencia,todos tienen el mismo re-
traso,llamadot . Sea/la salidade uno de los inversores.D una ecuacinqueexpreseel periodo
p
de la sealfen trminosde n y (p'
Figura P7.5 Un oscilador en anillo.
b) Paraesteinciso ustedva a disearun circuito que puedausarseparamedir en forma experi-

mentalel retrasotpa travsde uno de los inversoresen el osciladoren anillo. Supongala existen-
cia de una entradallamadaResety otra llamadaInterval. La sincronizacinde estasdos seales
semuestraen la figura P7.6.El periodoparael cual Interval tiene el valor 1 seconoce.Suponga
que es 100ns. Diseeun circuito que utilice las sealesResete Interval y la sealf del inciso
a) paramedir experimentalmente tp' En su diseopuedeusar compuertaslgicasy subcircuitos
como sumadores,ftip-ftops, contadores,registroso cualquierotro.
Reset
-_J l
lnterval
100ns
Figura P7.6 Sincronizacin de las sealespara el problema 7.31.
7.34 Un circuito para un latch D asncrono se muestra en la figura P7.7. Suponga que el retraso de
propagacin a travs de una compuerta NAND o de un inversor es de 1 ns. Complete el diagrama
de tiempo dado en la figura, el cual muestra los valores de la seal con resolucin de 1 ns.
.7.35 Un circuito lgico tiene dos entradas, Clock y Start, y dos salidas,fy g. El comportamiento del
circuito se describe en el diagrama de tiempo de la figura P7.8. Cuando se recibe un pulso en la
entrada Start, el circuito produce pulsos en las salidasfy g como se muestra en el diagrama de
tiempo. Disee un circuito adecuado usando slo los componentes siguientes: un contador sn-
crono de tres bits capaz de inicializarse y disparado por el flanco positivo, y compuertas lgicas
bsicas.Paradar su respuestasupongaque los retrasos a travs de todas las compuertas lgicas y el
rnntgAnr ~nn 1n~1an1rQntp~
.~
476
"O(
.
'i..'
,
.
- CAPITULO 7 . FLIP-n..o~ REGISTROS,
47 of 47
D
Q
Oock
Clock 1
O
1
D O
A 1
O
Q 1
O
Figura P7.7 Circuito y diagrama de tiempo para el problema 7.32.
Clock 1
o
1
Start
O
1
f o
1
S - ,':-L--~; .
g
O
Figura P7.8 Diagrama de tiempo para el problema 7.33.

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1 of 47

Instituto Tecnolgico de Costa Rica

Escuela de Ingeniera Electrnica

EL 3307 Diseo Lgico

Tema: Flip Flops

Recopilacin realizada por:

Ing. Jos Alberto Daz Garca

tador secomplementaen cadaconteo.Una funcin booleanaque incluye a todos los minitr-

estasotrastres formasde obtenerun latch D. En cadacaso,dibuje el diagramalgico y verifique

5-2 Construyaun flip-flop JK con un flip-flop D, un multiplexor de 2 lneasa 1 y un inversor.

s-3 Demuestreque la ecuacincaractersticaparala de complementode un flip-flop JKes

$-6 Un circuito secuencialcon dos flip-flops D, A Y B; dos x y y; y una salida,z. seespeci-

5-8 Deduzcala tabla de estadosy el diagramade estadosdel circuito secuencialque se muestraen

estasecuacionesde entradade flip-flop:

a) Deduzcalas ecuacionesde estadoA(t + 1) y B(t + 1) sustituyendolas ecuacionesde entra-

5-10 Un circuito secuencia!tienedosflip-flops JK, A Y B. dosentradas.x y y. y unasalida.z. Las ecua-

a) Dibuje el diagramalgico del circuito. b) Preparela tabla de estados.

5-11 Partiendodel estado00 en el diagramade estadosde la figura 5-16. determinelas transicionesde

Estado Siguiente estado Salid.

5.13 Partiendodel estadoa y la sucesinde entrada01110010011,detenninela sucesinde salidade '

5-17 Diseeun complementadora dosen seriecon unaentraday unasalida.El circuito aceptaunaca-

5-18 Disee un circuito secuencialcon dos flip-flops JK. A Y B. Y dos entradas.E y x. Si E = O. el

5-20 Diseeel circuito secuencialespecificadopor el diagramade estadosde la figura 5.19 emplean-

5-21 Explique la principal diferencia entre un enunciadoinitial y un enunciadoal'Waysen Verilog

QuvalorestienenRegA y RegB despusde la ejecucin?

5-28 Simuleel circuito secuencialde la figura 5-17.

5-30 Dibuje el diagramalgico del circuito secuencialdescritopor el mdulo HDL siguiente:

7.28 Supongamosque una mquina de estado sincrnica temporizada con la estructurade 11

'Fmino 'Fmax Retardo de propagacin mnimo y mximo de la lgica de estadosiguima

7.29 Vuelva a disear la mquina de estado en el problema 7.9 utilizando solamentetrescom-

Dibuje un diagrama de estadopara una mquina de estadosincrnica temporizada con dos 8 of 47

Repita el ejercicio 7.34 empleando flip-flops J-K.

Qucambios seranhechosa las ecuacionesde saliday excitacin para la mquina de cen-a-

7.59 Repita el ejercicio 7.58, suponiendo que la mquina se sintetiza11aplicando

FIGURA 5-62 Problema5-3.

de onda de la figura 5-61 estn conectadas al circuito de la figura

circuito de la figura 5-13. Un tcnico comprueba la operacin del

5-67 Flip-flop o conectadopara cambiar FIGURA 5-68 Problema S-18.

FIGURA 5-69 Problema 5-20.

FIGURA 5-70 Diagramade conexionesparael problema5-24.

SECCIONES 5-15Y 5-16

FIGURA So71 Problema5-26.

5-28. Un registro de desplazamiento recirculante es aquel que mantiene la infor-

5-41. Un MV monoestable redisparable se puede usar como un detector de 1;

FIGURA S-73 Problema5-41.

D, C 5-43. El ancho del pulso de salida de un MV monoestable 74121 est determinado

donde RT es la resistencia conectada entre el pin ~/ ~ y Vcc, y Cr es

SECCiN 5-24 .'

FIGURA S-74 Problema 5-44.

FIGURA 5-75 Problema 5-48.

(b) Este circuito tendra un problema si los flip-flops se cambiaran a uno

te lista de fallas posibles.Paracada una indique "s" o "no" con respectoa si

FIGURA 5-77 Problema 5-54.

5-78 Problemas5-55y 5-56.

(b) La entrada CLKde Q2 est en circuito abierto.

1-21 SECCIN 5-25

2. Cierto. 3. Losvalo- SECCiN 5-26

12. Un multivibrador aestable:

SECCIN7.2 Flip-flops disparados por flanco

10. Dibujar la salida Q en funcin del reloj para un flip-flop D cuyasentradasson32

CLK rL_n~1_Jl__J.LJ-1- PRE

K j-..1 j---"1 ~t---t

CLK .JL~1_~1_._fL..-JL Jl___J-1-