Sistemas Digitales Novillo PDF

Feliz el hombre que halla la sabidura,
y que obtiene inteligencia;

Preparado por porque valen ms que la plata,
y produce ms beneficios que el oro.
Carlos Novillo M.
La sabidura vale ms que las piedras
preciosas;
Todas las cosas que puedas desear, no se
pueden comparar a ellas!
Proverbios 3.13-15
SISTEMAS DIGITALES - PROGRAMA -4-
PROGRAMA DE ESTUDIO DE
SISTEMAS DIGITALES OBJETIVO.- Al terminar este captulo el estudiante ser
capaz de reconocer los diferentes sistemas de numeracin
OBJETIVOS DE LA ASIGNATURA relacionados con los dispositivos digitales: Compuertas
Capacitar al estudiante para que disee circuitos lgicas, memorias, microprocesadores y microcomputadores.
combinacionales y secuenciales de pequea y mediana Realizar operaciones aritmticas con el sistema de
complejidad, con circuitos integrados comerciales numeracin binario. Conocer los cdigos binarios
y con la ayuda de tcnicas computacionales. alfanumricos. Utilizar los postulados, teoremas y
conectivos del lgebra de Boole para representar y
simplificar las funciones lgicas que se utilizarn en
SNTESIS DEL PROGRAMA
el diseo digital.
Sistemas de numeracin y aritmtica binaria.
lgebra de Boole. Diseo de circuitos
1.1 Sistemas analgicos y digitales
combinacionales. Simplificacin de funciones.
1.2 Sistemas de numeracin
Redes de salidas mltiples [dispositivos lgicos
1.2.1 Aritmtica binaria
M S I] : s u m a do r b i n a ri o , codif i ca d or e s,
1.2.2 Complemento restringido [complemento a 1]
decodificadores, multiplexor, demultiplexor,
1.2.3 Complemento verdadero [complemento a 2]
comparador de magnitud, generador/chequeador de
1.2.4 Otros cdigos binarios: BCD, EXC-3, Gray, etc.
paridad. Multivibrador bi estable: RS, D, JK y
1.2.5 Cdigos alfanumricos: EBCDIC y ASCII
T. Retenedor de datos [Latch] y registros.
1.3 Proposiciones y conectivos binarios
Contadores/Divisores de frecuencia binarios.
1.3.1 Conectivo AND
Registro de desplazamiento: Conversin S/P y P/S.
1.3.2 Conectivo OR
Anlisis y diseo de circuitos secuenciales
1.3.3 Operador NOT
sincrnicos. Memorias de semiconductor: ROM y
1.3.4 Compuerta NAND
RAM. Diseo combinacional y secuencial utilizando
1.3.5 Compuerta NOR
memorias ROM.
1.4 Postulados y teoremas del lgebra de Boole
1.5 Universalidad de las compuertas NAND y NOR
1.6 Simplificacin de funciones utilizando lgebra
PROGRAMA DETALLADO
de Boole
1.7 Formas estndar de las funciones Booleanas
1. LGEBRA DE BOOLE
1.8 Representacin y simplificacin de funciones
Carlos Novillo Montero Can Carlos Novillo Montero Can

SISTEMAS DIGITALES - PROGRAMA -5- SISTEMAS DIGITALES - PROGRAMA -6-
Booleana usando el mapa de Karnaugh HABILIDADES DESARROLLADAS
1.8.1 Funciones incompletamente especificadas - Simplificar funciones booleanas mediante el uso del
mapa-K.
HABILIDADES DESARROLLADAS: - Disear circuitos combinacionales de mediana escala
- Diferenciar entre fenmenos fsicos analgicos y de integracin.
digitales. - Utilizar la tecnologa de CIs MSI para implementar
- Conocer diferentes tipos de numeracin, especialmente circuitos combinacionales de mayor complejidad.
el binario, decimal y el hexadecimal.
- Utilizar los postulados y teoremas del lgebra de Boole 3. MULTIVIBRADORES BIESTABLES
para simplificar las funciones booleanas.
- Representar las funciones booleanas en sus formas OBJETIVO.- Al terminar este captulo el estudiante ser
cannicas [normalizadas] y simplificadas. capaz de relacionar los diferentes multivibradores
biestables como las clulas bsicas para el diseo de
2. DISPOSITIVOS LGICOS MSI circuitos binarios secuenciales.
OBJETIVO.- Al terminar este captulo el estudiante ser 3.1 Dispositivos Multivibradores.

capaz de construir circuitos combinacionales optimizados 3.1.1 Biestables RS asincrnico y sincrnico
a partir de diseos que utilicen circuitos integrados 3.1.2 Biestable tipo D
de baja y mediada escala de integracin (SSI y MSI). 3.1.3 Biestable RS, JK, D y T Maestro-Esclavo [Master-
Slave]
2.1 Dispositivos Lgicos MSI [Redes de salida 3.1.4 Entradas asincrnicas: Preset y Clear
mltiple] 3.1.5 Biestable Disparado por transicin [Edge-
2.1.1 Definiciones Triggered]
2.1.2 Decodificadores de BCD-a-7 segmentos 3.2 Aplicaciones de Flip-Flops
2.1.3 Sumador aritmtico binario 3.2.1 Contadores/divisores de frecuencia asincrnicos
2.1.4 Codificadores y decodificadores 3.2.2 Contadores Ripple-Clock
2.1.5 Multiplexores y demultiplexores
2.1.6 Comparadores de magnitud HABILIDADES DESARROLLADAS
2.1.7 Generador/Chequeador de paridad - Analizar el funcionamiento de los diferentes tipos
2.2 Diseo usando circuitos MSI de multivibradores biestables.
- Ilustrar la conversin entre los diferentes tipos de

SISTEMAS DIGITALES - PROGRAMA -7- SISTEMAS DIGITALES - PROGRAMA -8-
biestables. y su arquitctura para utilizarlas con otros circuitos
digitales. Reconocer los diagramas de tiempo en los
4. ANLISIS Y DISEO SECUENCIAL SINCRNICO diferentes tipos de memorias. Modificar el formato de
las memorias. Realizar diseos de circuitos
OBJETIVO.- Al terminar este captulo el estudiante ser combinacionales y secuenciales utilizando memorias ROM.
capaz de construir circuitos digitales secuenciales a
partir de diseos que utilicen circuitos integrados de 5.1 Conexin memoria-microprocesador
mediana complejidad. 5.1.1 Terminologa usada
5.2 Clasificacin de las memorias: ROM, PROM, EPROM,
4.1 Anlisis y diseo de circuitos secuenciales EEPROM, RAM estticas y dinmicas
sincrnicos 5.3 Memorias solo para lectura [ROM]
4.1.1 Anlisis de circuitos secuenciales 5.3.1 Memoria ROM como encoder
4.2 Diseo de circuitos secuenciales 5.3.2 Memoria PROM
4.3.1 Contadores sincrnicos 5.3.3 Memorias EPROM, EEPROM y Flash
4.3.2 Contadores Up/Down 5.3.4 Temporizacin de la EPROM
4.3.3 Contadores programables 5.4 Memoria de lectura/escritura [RAM]
4.4 Registros de desplazamiento 5.4.1 Arquitectura de la RAM
4.4.1 Conversin Serie-Paralelo y Paralelo-Serie 5.4.2 Temporizacin de la RAM
4.4.2 Contadores de anillo y Johnson 5.5 Arreglos de memorias
4.5 Detectores de secuencia 5.6 Diseo de circuitos digitales utilizando memorias
ROM
HABILIDADES DESARROLLADAS 5.6.1 Diseo combinacional
S Disear circuitos secuenciales asincrnicos. 5.6.2 Diseo secuencial
S Disear circuitos secuenciales sincrnicos.
S Disear contadores binarios sincrnicos programables.
- Disear contadores binarios sincrnicos con CIs MSI. HABILIDADES DESARROLLADAS
- Relacionar los diferentes tipos de memorias con un
5. MEMORIAS microprocesador y con el microcomputador.
- Conocer las diferencias y semejanzas con otros tipos
OBJETIVO.- Al terminar esta unidad el estudiante ser de memorias.
capaz de identificar los diferente tipos de memorias - Conocer la arquitectura [partes constitutivas] y la

SISTEMAS DIGITALES - PROGRAMA -9- SISTEMAS DIGITALES - PROGRAMA - 10 -
temporizacin [formas de onda] de una ROM. # M. Morris Mano. Arquitectura de Computadoras. Prentice
- Modificar el formato de las memorias RAM y ROM, para Hall Hipanoamericana. Mxico 1993.
aumentar la capacidad de almacenamiento de informacin. # Texas Instruments. Diseo con Circuitos Integrados
- Utilizar memorias para el diseo de circuitos TTL. McGraw-Hill 1975.
combinacionales y secuenciales. # Manuales de los fabricantes de CIs TTL: Texas
Instruments, National Semiconductors, Motorola, ECG,
ANEXOS NTE, Intel, Optoelectrnica, etc.
# Revistas tcnicas y cualquier otro tipo de material
1- Mtodo tabular Quine-McCluskey relacionado con esta asignatura.
2- Otras funciones booleanas # Sitios de Internet.
3- Dispositivos Lgicos Programables [PLDs]
4- Multivibradores [Temporizadores]
5- Punta de prueba digital
6- Resumen de Circuitos Integrados
7- Diagrama de un reloj digital
8- Matriz de 8x8 LEDs
BIBLIOGRAFA: [Autor. Ttulo. Editorial. Ciudad ao]
' Libros de texto:

# Ronald J. Tocci/Neal S. Widmer. Sistemas Digitales,
principios y aplicaciones, [Octava Edicin]. Prentice
Hall Hispanoamericana. Mxico 2003.
# M. Morris Mano. Diseo Digital. Prentice Hall
Hipanoamericana. Mxico 1987.
' Libros recomendados para consulta:

# F. Hill y G. Peterson. Switching Theory and Logical
Design. John Wiley & Sons. New York 1981.
# John F. Wakerly. Diseo Digital, principios y
prcticas. Prentice Hall Hipanoamericana. Mxico 2001.

CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N - 2 -
Caracterstica de las cantidades analgicas.- Pueden

Sistemas Digitales variar gradualmente sobre un intervalo continuo de
valores.
Lgica.- Disciplina filosfi-
ca cuyo objeto es el estu-
1
dio de la estructura, Representacin Digital.- No se utilizan valores
fundamento y usos de las
CAPTULO expresiones del conoci-
proporcionales sino smbolos denominados dgitos.
miento humano. Disposi-
cin natural para racioci-
nar con acierto.
INTRODUCCIN
SISTEMAS ANALGICOS Y SISTEMAS DIGITALES R eloj D ig ita l

Seal Digital
Representacin Analgica.- Cantidad que se representa FIG U R A 1.2
por medio de otra que es proporcional a la primera.

La deflexin de la aguja de un velocmetro es pro- Por ejemplo, en un reloj digital el tiempo se mide
porcional a la velocidad de desplazamiento del mvil. en horas, minutos y segundos. El tiempo vara
La posicin angular de la aguja representa el valor continuamente, pero la lectura digital no lo hace
de la velocidad y sigue cualquier cambio que ocurra de la misma manera, sino que muestra el tiempo cada
cuando el mvil acelera o frena. segundo. Una seal digital tiene un nmero finito
de valores discretos [fig.1.2], a diferencia de una
seal analgica que puede tener un nmero infinito
de valores en un rango finito de tiempo [fig. 1.1].
Sin embargo, para fines prcticos, una seal
digital se limita a solamente dos niveles: alto o
Micrfono Velocmetro bajo, como se indica en la fig. 1.3, en la que puede
Seal Analgica
verse que el nivel bajo corresponde a un rango de
valores que va desde 0V hasta 0,8V para voltajes de
FIG U R A 1.1 entrada y desde 0V hasta 0,4V para voltajes de salida.

CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N - 3 - CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N - 4 -
El nivel alto corresponde a un rango de voltajes de acuerdo con las sub-tecnologas de fabricacin.
que va desde 2V hasta 5V para la entrada y desde 2,4V
hasta 5V para la salida. Estos valores de voltaje Caracterstica de las cantidades digitales.- Varan en etapas
para entrada y salida, que proporcionan los discretas.
fabricantes, corresponden a la tecnologa de circuitos
integrados conocida como TTL [Lgica de Transistor ANALGICO: Variacin Continua
con Transistor] que se utilizar en las Prcticas. DIGITAL: Variacin Discreta
La lectura de fenmenos fsicos analgicos se presta

a interpretaciones.
La lectura digital no presenta ambigedades.
Sistema Analgico.- Dispositivo que maneja informacin

fsica representada en forma analgica. Las cantidades
varan en un intervalo continuo de valores.
FIG U R A 1.3
SISTEMA DIGITAL.- Maneja informacin discreta, puede

V IH VO LTA J E D E EN TR A D A A LTO 2V - 5V
ser electrnico, mecnico, magntico o neumtico.
V IL VO LTA J E D E EN TR A D A B A J O 0 V - 0 ,8 V
VO H VO LTA J E D E SA LID A A LTO 2 ,4 V - 5 V
VOL VO LTA J E D E SA LID A B A J O 0 V - 0 ,4 V Ventajas de las Tcnicas Digitales

II H CO R RIEN TE D E EN TR A D A A LTO 2 0A - 5 0 A
II L CO R R IEN TE D E EN TR A D A B A JO -1 ,6 m A # M A YO R FA CILID A D P A R A D ISE A R CO N CIs

IO H CO R RIEN TE D E SA LID A A LTO -4 0 0A # M A YO R FLEX IB ILID A D P A R A IM P LEM EN TA R LO S D ISE O S
# FA CILID A D P A R A A LM A CEN A R IN FO RM A CI N
IO L CO R R IEN TE D E SA LID A B A JO 16m A
# M A YO R EX A CTITU D Y P R ECISI N
# P R O G R A M A CI N D E LA O P ER A CI N
# M A YO R IN M U N ID A D A L RU ID O
Los valores que se indican en la tabla anterior
# M A YO R G R A D O D E IN TEG RA CI N
corresponden a la tecnologa TTL estndar y varan

LIMITACIN DE LAS TCNICAS DIGITALES SISTEMAS DE NUMERACIN

EL MUNDO REAL ES FUNDAMENTALMENTE ANALGICO Sistema de Numeracin.- Se define como un conjunto
de cifras y siglas reunidas segn algunas leyes
matemticas para representar valores numricos. Por
ejemplo, al nmero 352.91 se lo puede representar
de la siguiente forma.
MSD , + LSD
FIG U R A 1.4
352.91 = 300 + 50 + 2 + 0.9 + 0.01,
. PUNTO DECIMAL
Aplicaciones de los Circuitos Digitales
[MSD = Most Significant Digit Dgito ms
# CO M P UTA D O R A S, CA LCU LA D O R A S significante]
# M ED ICI N D EL TIEM P O : RELO JES Y CR O N M ETR O S [LSD = Least Significant Digit Dgito menos
# TELEFO N A D IG ITA L
# R A D IO Y TELEVISI N D IG ITA L [A LTA FID ELID A D ]
significante]
# G RA B A CI N D E AU D IO Y VID EO
# FO TO G RA FA M O D ERN A Y P RO CESA M IENTO D IG ITAL D E IM G ENES
# E Q U IP O M D IC O
Otra forma de escribir el nmero 352.91 es
# M ED ICIN A CO M P U TA R IZA D A A D ISTA N CIA
# REA IN D USTR IA L
352,91 = 3x 100 + 5x 10 + 2x 1 + 9x 0,1 + 1x 0,01,
# E X P LO TA C I N P E TR O LE R A
# SIM U LA CI N
# G EN ER A D O R ES D E SE A L
o tambin,
# CO N TRO L ELECTR N ICO EN A UTO M VILES
# C O N T R O L IN T ELIG E N TE D E TR F IC O
# EQUIPO DE MEDICIN: OSCILOSCOPIOS, ANALIZADORES Y MULTMETROS
D IG ITALES
# E LE CTR O D O M STIC O S : LAVADO RAS, HO RNO S DE M ICRO O ND A S , ETC .
# VID EO JU EG O S

Del ejemplo se deduce que un sistema de numeracin Con la ayuda de estos smbolos como dgitos, se
est caracterizado por los parmetros: Base, Dgitos puede expresar cualquier cantidad.
y Ponderacin.
3. Ponderacin, la base elevada a un exponente se
1. La Base del Sistema de Numeracin: B, puede ser denomina ponderacin o peso. Un valor numrico
cualquier entero positivo diferente de 0 y 1. puede expresarse como un sumatorio de productos
Entonces B puede tomar los valores 2, 3, 4, 5, entre los dgitos del sistema y una serie ordenada
6, ..., etc. de ponderaciones, correspondientes a las potencias
positivas o negativas de la base como se indica
SISTEM A D E a continuacin.
BASE
N U M ER A CI N
2 B IN A R IO B IN
8 O C TA L OCT
10 D ECIM A L D EC
16 H EXA D ECIM A L H EX
Este es un Sistema de Numeracin Posicional en
2. Los Dgitos del Sistema de Numeracin, son los smbolos el que la ponderacin del dgito depende de su
que usan los sistemas de numeracin para posicin dentro del nmero. De manera que, el dgito
representar cantidades o valores numricos. Un de la derecha tiene la menor ponderacin [menos
sistema de numeracin de base B tiene B dgitos significante] y el de la izquierda, la mayor
[smbolos o guarismos] diferentes, estos son: ponderacin [ms significante].
0, 1, 2, ..., etc., hasta [B - 1]. En
consecuencia, los sistemas de numeracin antes Desarrollo Polinomial.- A un nmero cualquiera NB se
indicados usan los siguientes smbolos o dgitos. lo puede expresar de la siguiente manera.
SISTEM A D E
BASE D G ITO S D EL SISTEM A D E N U M ER A CI N
N U M ER A CI N
2 B IN A RIO 0 y 1
8 O CTA L 0, 1, 2, 3, 4, 5, 6 y 7
10 D ECIM A L 0, 1, 2, 3, 4, 5, 6, 7, 8 y 9
16 H EXA D ECIM A L 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B , C, D , E y F Que en forma simplificada puede escribirse as

Entonces, el nmero, en la base de numeracin

donde
B, quedara como:
NB = mm-1...0,-1-2...-p+1-p
B = Base del sistema de numeracin Parte Entera,Parte Fraccionaria
correspondiente.
= Cualquiera de los dgitos del sistema
Conversin de la Base Decimal a una Base Cualquiera
de numeracin.
B.- El procedimiento para convertir un nmero decimal
i = Lugar que ocupa el dgito en la serie
[X10 ] a su equivalente en base B [XB], consiste en
ordenada que representa una cantidad o
dividir el nmero en dos partes: entera [E10] y
un valor numrico.
fraccionaria [F10].
m + 1 = Nmero de dgitos correspondiente a las
potencias positivas (parte entera).
p = Nmero de dgitos correspondiente a las A X10 = E10<x>,F10<x>
potencias negativas (parte
fraccionaria). Donde
Los dgitos correspondientes a las potencias 1. E10<X> es la parte entera de X10, tal que
positivas y los correspondientes a las potencias
negativas estn separados por una coma o un punto,
dividiendo as en dos partes a los dgitos
representativos.
2. F10<X> es la parte fraccionaria de X10, tal que
Los dgitos a la izquierda del punto corresponden a la

parte entera [ponderaciones $ 1].
Los dgitos a la derecha del punto corresponden a la
parte fraccionaria [ponderaciones < 1]. Para determinar los coeficientes , que vendran
a ser los dgitos en el nuevo sistema de numeracin,

se procede en dos partes.
1o Parte entera E10<X>
Si a este polinomio se lo divide por B, se tiene
El nmero en base B quedara como sigue
Donde m, ..., 0, representan los dgitos de la parte

entera en el nuevo sistema de numeracin.
2o Parte fraccionaria F10<X>
C
C Si a este polinomio se multiplica por B, se tiene:
C

Residuo R1 = 1 = 1
Residuo R2 = 4 = 2
Donde E1, E2, E3 , etc. representan las partes
enteras de los resultados y F1, F2, F3, etc., las
Residuo R3 = 1 = 3 [MSD]
nuevas partes fraccionarias. Este proceso contina
hasta que Fp = 0, siempre que esto sea posible o hasta
obtener un error # . Donde es el mximo error
A E10<X> = 141616
permisible. La parte fraccionaria del nmero quedara
de la siguiente manera.
1ro. Parte entera [octal].
Residuo R0 = 6 = 0 [LSD]
Residuo R1 = 2 = 1
En este caso, -1, ..., -p, representan los dgitos
de la parte fraccionaria en el nuevo sistema de
Residuo R2 = 0 = 2
numeracin.
Ejemplo.- Transformar el nmero 5142.3610 a base: Residuo R3 = 2 = 3

hexadecimal, octal y binaria.
Residuo R4 = 1 = 4 [MSD]
1o. Parte entera [hexadecimal].
Residuo R0 = 6 = 0 [LSD] A E10<X> = 120268

1o. Parte entera [binario]. 2o. Parte fraccionaria [octal]
5142 0 0 [LSB] 0.36 X 8 = 2.88 E1 = 2 = -1 F1 = 0.88 1 = 0.88 x 8-1

2571 1 1 0.88 X 8 = 7.04 E2 = 7 = -2 F2 = 0.04 2 = 0.04 x 8-2
1285 1 2
0.04 X 8 = 0.32 E3 = 0 = -3 F3 = 0.32 3 = 0.32 x 8-3
642 0 3
0.32 X 8 = 2.56 E4 = 2 = -4 F4 = 0.56 4 = 0.56 x 8-4
321 1 4
160 0 5
80 0 6 A F10<X> = 0.27028
40 0 7
20 0 8 2o. Parte fraccionaria [binario]
10 0 9
5 1 10 0,36 X 2 = 0,72 E1 = 0 = -1 F1 = 0,72 1 = 0,72 x 2-1
2 0 11 0,72 X 2 = 1,44 E2 = 1 = -2 F2 = 0,44 2 = 0,44 x 2-2
1 1 12 [MSB] 0,44 X 2 = 0,88 E3 = 0 = -3 F3 = 0,88 3 = 0,88 x 2-3
0 0,88 X 2 = 1,76 E4 = 1 = -4 F4 = 0,76 4 = 0,76 x 2-4
Cociente Resid. Dgito 0,76 X 2 = 1,52 E5 = 1 = -5 F5 = 0,52 5 = 0,52 x 2-5
0,52 X 2 = 1,04 E6 = 1 = -6 F6 = 0,04 6 = 0,04 x 2-6
A E10<X> = 1 0100 0001 011016 0,04 X 2 = 0,08 E7 = 0 = -7 F7 = 0,08 7 = 0,08 x 2-7

0,08 X 2 = 0,16 E8 = 0 = -8 F8 = 0,16 8 = 0,16 x 2-8
0,16 X 2 = 0,32 E9 = 0 = -9 F9 = 0,32 9 = 0,32 x 2-9
2o. Parte fraccionaria [hexadecimal]
0,32 X 2 = 0,64 E10 = 0 = -10 F10 = 0,64 10 = 0,64 x 2-10
0,64 X 2 = 1,28 E11 = 1 = -11 F11 = 0,28 11 = 0,28 x 2-11
-1
0,36 X 16 = 5.76 E1 = 5 = -1 F1 = 0,76 1 = 0,76 x 16
0,28 X 2 = 0,56 E12 = 0 = -12 F12 = 0,56 12 = 0,56 x 2-12
0,76 X 16 = 12.16 E2 = 12 = -2 F2 = 0,16 2 = 0,16 x 16-2
0,16 X 16 = 2.56 E3 = 2 = -3 F3 = 0,56 3 = 0,56 x 16-3
A F10<X> = 0,0101110000102
A F10<X> = 0.5C216
De manera que
5142,3610, / 1 416,5C216
5142,3610, / 12 026,217 278 Otra forma, sera sumando las ponderaciones de

5142,3610, / 1 0100 0001 0110,0101 1100 00102 los 1s que aparecen en el nmero binario, como se
El error es = 0,56 x 8-4 = 0,56 x 16-3 = 0,56 x 2-12 indica a continuacin.
= 136,72 x 10-6.
Conversin desde Cualquier Base B a Decimal.- Para

convertir un nmero expresado en base B a decimal,
se usa directamente la ecuacin del desarrollo
polinomial.
Ejemplo 1.- Convertir el nmero EC9,0B5H a su

equivalente decimal (N10).
N10 / E X 162 + C X 16 + 9 + 0 X 16-1 + B X 16-2 + 5 X 16-3 La siguiente tabla muestra algunas potencias de
N10 = 14X 246 + 12X 16 + 9 + 0 + 11X 0,00390625 + 2 til para facilitar la conversin de binario natural
+ 13X 0,000244141 a decimal o viceversa.
N10 = 3584 + 192 + 9 + 0,04296875 + 0,0012207031 n 2n 2 -n
0 1 1
1 2 0 ,5
2 4 0 ,2 5
Ejemplo 2.- Convertir el nmero 11 0101,1012 a su 3 8 0 ,1 2 5
equivalente en base decimal (N10) 4 16 0 ,0 6 25
5 32 0 ,0 3 12 5
6 64 0 ,0 1 56 2 5
N10 = 1X 25 + 1X 24 + 0 + 1X 22 + 0 + 1 + 1X 2-1 + 0 + 1X 2-3
7 128 0 ,0 0 78 1 25
N10 = 32 + 16 + 4 + 1 + 0,5 + 0,125
8 256 0 ,0 0 39 0 62 5
9 512 0 ,0 0 19 5 31 3
10 1 0 24 0 ,0 0 09 7 66

Direccin IP [IP Address].- Una direccin IP [Internet 1 1 1 1 0 0 0 0 240
Protocol] es nica y sirve para direccionar a un 1 1 1 1 1 0 0 0 248
computador especfico conectado a Internet o a una 1 1 1 1 1 1 0 0 252
1 1 1 1 1 1 1 0 254
red local. La direccin tiene el formato a.b.c.d donde
1 1 1 1 1 1 1 1 255
a, b, c y d son nmeros entre 0 y 255 inclusive y
0 0 0 0 0 0 0 1 1
se pueden expresar en decimal o en binario, estn
0 0 0 0 0 0 1 0 2
sujetos a una serie de reglas y convenciones. Todas
0 0 0 0 0 1 0 0 4
las comunicaciones entre los computadores que se 0 0 0 0 1 0 0 0 8
encuentran conectados a Internet se basan en 0 0 0 1 0 0 0 0 16
direcciones IP. 0 0 1 0 0 0 0 0 32
0 1 0 0 0 0 0 0 64
Ejemplo.- La direccin IP: 192.137.205.10, expresada 1 0 0 0 0 0 0 0 128
en decimal, representarla en binario.

Direccin MAC.- Es una direccin nica que se adjudica
Entonces: 19210 = 1100 00002 a toda estacin final [computador conectado a
13710 = 1000 10012 Internet] dentro de la infraestructura (entre ellos
20510 = 1100 11012 se encuentran los adaptadores de LAN en la placa base,
1010 = 0000 10102 a puertos de conmutadores y puertos de enrutadores
o routers). Tambin se la conoce como direccin fsica
Por tanto, la direccin IP correspondiente es o Ethernet de un host.
11000000.10001001.11001101.00001010 en binario.
Aritmtica Binaria.- Todas las operaciones aritmticas
Una tabla que resulta til para trabajar con conocidas en el sistema de numeracin decimal, pueden
direcciones IP, se indica a continuacin. tambin realizarse en cualquier otro sistema de
numeracin, para ello se aplican las mismas reglas
27 26 25 24 23 22 21 20 D EC de la aritmtica comn. Aqu se estudiaran las cuatro
1 0 0 0 0 0 0 0 128
operaciones bsicas: suma, resta, multiplicacin y
1 1 0 0 0 0 0 0 192
divisin, aplicadas al sistema de numeracin binario.
1 1 1 0 0 0 0 0 224

Suma Binaria 0 0 0 0 1 0 0 1 0 0 B orrow [P ed ir presta d o]
1 1 0 1 1 0 1 , 1 0 0 1 [= 1 0 9,5 6 25 1 0 ]
TABLA DE Ejemplo.- Dados los valores binarios - 1 0 0 0 0 1 1 , 0 1 0 1 - [= 6 7 ,3 1 25 1 0 ]
LA SUMA de A y B obtener S = A + 0 1 0 1 0 1 0 , 0 1 0 0 [= 42 ,2 5 0 0 1 0 ]
0 + 0 = 0 B.
0 + 1 = 1 Donde Entonces
A = 101 1001,1110 R = 10 1010,012 [42,2510]
1 + 0 = 1
B = 100 0111,0011
1 + 1 = 10
Multiplicacin Binaria
1 0 0 0 0 1 1 1 1 1 0 C arry [Ex ceso]
1 0 1 1 0 0 1 , 1 1 1 0 [= 89 ,8 7 5 1 0 ]
1 0 0 0 0 1 1 , 0 0 1 1 [= 67 ,1 8 7 5 1 0 ]
TABLA DE LA Ejemplo.- Dados los valores
MULTIPLICACIN binarios de A y B
1 0 0 1 1 1 0 1 , 0 0 0 1 [= 15 7 ,0 6 2 5 1 0 ]
0 x 0 = 0 obtener P = A x B.
Entonces, 0 x 1 = 0 Donde:
1 x 0 = 0 A = 1101,101 [13,62510]
S = 1001 1101.00012 [/ 157.062510]
B = 1010,011 [10,37510]
1 x 1 = 1
Resta Binaria
1 1 0 1 , 1 0 1 [= 13,62510]
x 1 0 1 0 , 0 1 1 [= 10,37510]
TABLA DE Ejemplo.- Dados los valores binarios 1 1 0 1 1 0 1
LA RESTA de A y B obtener R = A - 1 1 0 1 1 0 1
0 - 0 = 0 B. 1 1 0 1 1 0 1 0 0
1 - 0 = 1 Donde: 1 1 0 1 1 0 1 0
A = 110 1101,1001 1 0 0 0 1 1 0 1 , 0 1 0 1 1 1 [= 141,35937510]
1 - 1 = 0
B = 101 1110,0101

Entonces
Q = 111,1012 [/ 7,62510]
RESIDUO = 0,100112 [/ 0,5937510]
P = 1000 1101,0101 112 [/ 141,35937210]
Finalmente, conviene indicar que cualquier operacin
matemtica, simple o compleja, puede resolverse en
Divisin Binaria forma de sumas.
TABLA DE
Ejemplo.- Dados los valores binarios Representacin de Nmeros Bipolares Utilizando
LA DIVISIN
de A y B obtener Q = A Complementos.- La representacin por medio de
0 1 = 0
B y el Residuo. complementos sirve para trabajar con nmeros positivos
1 1 = 1 y negativos, es decir con cantidades bipolares. Para
indicar el signo se emplea un dgito adicional. En
A = 110 0101,101 [101,62510] el caso del sistema de numeracin binaria, que es
B = 1101,01 [13,2510] el que se utiliza en las computadoras, generalmente
el 0 indica el signo positivo y el 1 el signo negativo
) ) ) ) ) [convenio que se usar]. El dgito para el signo ocupa
1 1 0 0 1 0 1 1 0 , 1 11 0 1 0 1
la posicin ms significante.
1 1 0 1 0 1 1 11 ,1 0 1
Para trabajar con complementos es necesario
1 1 0 0 0 0 1
1 1 0 1 0 1
establecer un determinado nmero de dgitos, tanto
1 0 1 1 0 0 0 para la parte entera como para la fraccionaria y,
1 1 0 1 0 1 como se mencion, un bit1 ms para el signo.
1 0 0 0 1 1 1
La representacin de cantidades por medio de
1 1 0 1 0 1
1 0 0 1 0 0 0
complementos facilita la realizacin de las
1 1 0 1 0 1 operaciones aritmticas bsicas, puesto que se usan
1 0 0 1 1 los mismos circuitos sumadores binarios; esto se debe
al hecho de que a la resta se la puede implementar
Entonces
1.- El trmino bit significa dgito binario, del ingls binary digit.

mediante una suma entre el minuendo y el complemento primero, con cuantos dgitos efectivos se va a
del substraendo. trabajar, luego se agrega el dgito del signo.
En las computadoras, los dispositivos digitales Generalmente se usa el 0 para indicar una cantidad
[sumadores, comparadores, registros, etc.] trabajan positiva y (B - 1) para indicar una cantidad negativa.
con un determinado nmero bien definido de dgitos Una vez realizado este proceso, al nmero as obtenido
binarios, por tanto conviene acostumbrarse a se lo resta de [B - 1]s, tantos como dgitos tenga
representar las cantidades binarias con un mismo la nueva representacin del nmero. En el caso del
nmero de cifras. Por ejemplo, para un microprocesador sistema de numeracin binario [base 2], se resta de
[CPU] de 8-bits, el 010 se escribe como 1s [2 - 1]s, como puede verse a continuacin.
010 / 0000 00002, Ejemplo: Encontrar el complemento restringido

[complemento a 1] del nmero 11 1001.0110 12.
el 110, como Considere que se va a trabajar con 11 dgitos para
la parte entera 8 dgitos para la parte fraccionaria
110 / 0000 00012, y el dgito adicional para el signo.
el 12710, como Signo

12710 / 0111 11112. , + 11 1001,0110 1 = 0000 0011 1001,0110 1000
___ valor numrico ___
En los sistemas de numeracin existen dos tipos de
complemento, que se los utiliza con mucha frecuencia: Observe que la parte entera del nmero original
Complemento Restringido y Complemento Verdadero. solamente tiene 6-bits, por lo que es necesario
completar con 5 ceros a la izquierda; de la misma
Complemento Restringido (a B-1).- El Complemento manera, la parte fraccionaria se completa con los
Restringido2 de un nmero se encuentra indicando 0s necesarios hacia la derecha, a esto hay que agregar
el bit del signo, que es el 0 que est al extremo
izquierdo. Por claridad se han realizado agrupaciones
2.- En el sistema binario, al Complemento Restringido [a B-1] se lo
denomina Complemento a 1 y en decimal, Complemento a 9. de 4-bits.
A continuacin, se procede a restar el nmero as S

obtenido de un valor formado por tantos 1s como bits + A = 0000 1010 1101,1001 0000,
tenga el nuevo nmero.
entonces su complemento a 1 ser
Signo S
; - A = 1111 0101 0010,0110 1111.
1 1 1 1 1 1 1 1 1 1 1 1 , 1 1 1 1 1 1 1 1
- 0 0 0 0 0 0 1 1 1 0 0 1 , 0 1 1 0 1 0 0 0 Una aplicacin prctica de la representacin de
1 1 1 1 1 1 0 0 0 1 1 0 , 1 0 0 1 0 1 1 1 cantidades usando complementos, es en operaciones
____Dgitos correspondientes al valor numrico_____ de sustraccin puesto que se la puede convertir a
suma, si previamente se obtiene el complemento del
sustraendo. Para realizar la operacin
En este caso, el bit del extremo izquierdo de la
respuesta, indica que el resultado es un nmero con
R = A - B,
signo negativo, es decir
S
+ 11 1001,0110 1 = 0000 0011 1001,0110 1000 [/ +57,4062510] se obtiene el complemento de B, que se representar
S como B* , entonces
- 11 1001,0110 1 = 1111 1100 0110,1001 0111 [/ -57,4062510]
R = A - B = A + (-B) = A + B*
es la representacin de los nmeros positivo y
negativo en complemento a 1 respectivamente. puesto que B* = -B, representa el complemento de B.
Una forma fcil [algoritmo] para obtener el
complemento a 1 de un nmero binario es: primero Sustraccin con Complemento a 1 .- Los siguientes
completar el nmero de bits requerido, y luego cambiar
ejemplos ilustrarn la metodologa que se debe seguir
los 0s por 1s y los 1s por 0s. Por ejemplo, para
cuando se trabaja con complemento a 1.
obtener el complemento a 1 de: A = 1010 1101,1001,
con el nmero de bits del ejemplo anterior, se tendr
Ejemplo 1.- Mediante el uso del complemento a 1,
realice la operacin A - B, con los siguientes datos.

A = 111 0110,101 Se observa la generacin de un exceso [carry],

B = 100 1100,10 tambin se ve que la respuesta no es exacta. Para
111 0110,101 - 100 1100,10 generar la respuesta correcta, es necesario sumar
[118,625 - 76,5]10. el exceso, que se form, al bit menos significante
Como se indic, es necesario que el minuendo y del resultado previo, como se indica a continuacin.
el substraendo tengan el mismo nmero de dgitos,
tanto para la parte entera como para la fraccionaria
S
y que se aada un bit para el signo. En este ejemplo
0 0 0 0 0 0 1 0 1 0 1 0 , 0 0 0 1 1 1 1 1
se utilizarn 11-bits para la parte entera, ocho para
1
la fraccionaria y 1 para el signo, de manera que las
0 0 0 0 0 0 1 0 1 0 1 0 , 0 0 1 0 0 0 0 0
cantidades originales tendran la siguiente
representacin. [42,12510]
S
+ A = 111 0110,101 = 0000 0111 0110,1010 0000 Este nuevo valor s corresponde al resultado exacto
+ B = 100 1100,10 = 0000 0100 1100,1000 0000 de la resta pedida. Este procedimiento, de sumar el
exceso al dgito menos significante, debe seguirse
ahora, se debe sacar el complemento a 1 del cada vez que se genere un carry al realizar
substraendo, como se indic anteriormente. operaciones con complemento restringido.
S Al analizar la respuesta de este ejemplo, se ve
B* = - B = 1111 1011 0011,0111 1111 que el bit del signo es 0, lo que implica un valor
Luego se procede a realizar la suma entre el positivo como era de esperarse al restar un nmero
minuendo y el complemento a 1 del substraendo. menor de uno mayor.
Signo En el siguiente ejemplo, se estudia el caso de
; restar una cantidad mayor de otra menor.
0 0 0 0 0 1 1 1 0 1 1 0 , 1 0 1 0 0 0 0 0
- 1 1 1 1 1 0 1 1 0 0 1 1 , 0 1 1 1 1 1 1 1 Ejemplo 2.- Realice la siguiente operacin:
Exceso 1 0 0 0 0 0 0 1 0 1 0 1 0 , 0 0 0 1 1 1 1 1
[Carry] _Dgitos correspondientes al valor numrico_ 1010 1101,0011 - 1 1101 0001,101,
42,121093751 [173,1875 - 465,625]10

utilice complementos a 1, 11-bits para la parte El equivalente decimal de la respuesta sera

entera, 8-bits para la parte fraccionaria y el bit
del signo. -292,43751
S En este caso, ya no es necesario hacer el ajuste

para obtener la respuesta exacta.
+A = + 1010 1101,0011 = 0000 1010 1101,0011 0000
+B = + 1 1101 0001,101 = 0001 1101 0001,1010 0000
Complemento Verdadero (a B).- Para obtener el
B* = - 1 1101 0001,101 = 1110 0010 1110,0101 1111 Complemento Verdadero3 de un nmero se procede de
un modo similar que para obtener el complemento
Como siempre, la respuesta se obtiene sumando el restringido. Es decir, se trabaja con un nmero
minuendo con el complemento a 1 del substraendo. definido de dgitos para la parte entera y para la
fraccionaria a ms del dgito del signo que sigue
S siendo [B - 1] y que se escribe en el extremo
0 0 0 0 1 0 1 0 1 1 0 1 , 0 0 1 1 0 0 0 0 izquierdo del nmero [dgito ms significante]. En
1 1 1 0 0 0 1 0 1 1 1 0 , 0 1 0 1 1 1 1 1 el caso de Complemento Verdadero, la resta se realiza
1 1 1 0 1 1 0 1 1 0 1 1 , 1 0 0 0 0 1 1 de un 1 seguido de tantos 0s como dgitos tenga el
nuevo nmero; el 1 se lo escribe antes de la columna
Como puede verse, no se ha generado un carry. El del signo.
bit del signo es 1, lo que implica un resultado
negativo. Cuando se resta un nmero mayor de uno Ejemplo.- Obtener el complemento verdadero
menor, usando complementos, se genera un carry = 0. [complemento a 2] del nmero binario A = 11 0101.012.
Como el resultado es negativo, para obtener la Trabaje con 7-bits para la parte entera, 4-bits para
magnitud de la respuesta, es necesario sacar la parte fraccionaria y 1-bit para el signo.
nuevamente el complemento de la respuesta, entonces
S
1110 1101 1011,1000 1111 / -001 0010 0100,0111 0000 3.- En el sistema binario, al Complemento Verdadero [a B] se lo denomina
Complemento a 2 y en decimal, Complemento a 10.

S negativo en complemento a 2 respectivamente.

, +A = + 11 0101,01 = 0011 0101,0100 Otra forma de conseguir el complemento a 2 de un
nmero binario es obtener, en primer lugar, el
Observe que la parte entera del nmero original complemento a 1 del nmero y luego sumar 1 al bit
solamente tiene 6-bits, por lo que es necesario menos significante [al bit del extremo derecho].
completar con 0s a la izquierda; de la misma manera, Tambin puede sacarse el complemento a 2 de un nmero
la parte fraccionaria se completa con los 0s binario, empezando por el extremo derecho [menos
necesarios hacia la derecha, a esto hay que agregar significante]: se copian todos los 0s hasta encontrar
el bit del signo, que es el 0 que est al extremo el primer 1 que tambin se lo copia, a partir de ese
izquierdo. Despus se procede a restar el nmero as punto todos los dems dgitos se complementan uno
obtenido de un valor formado por tantos 0s como bits a uno [es decir, se cambian los 0s por 1s y los 1s
tenga el nuevo nmero a los que se agrega un 1 al por 0s].
extremo izquierdo, como se muestra en seguida.
Aritmtica con Complemento Verdadero.- Al igual que
S en el caso del complemento a 1, el complemento a 2
1 0 0 0 0 0 0 0 0 , 0 0 0 0 puede emplearse para convertir una operacin de
- 0 0 1 1 0 1 0 1 , 0 1 0 0 sustraccin en una de suma, si previamente se obtiene
1 1 0 0 1 0 1 0 , 1 1 0 0 el complemento a 2 del substraendo. De manera que,
_____ valor numrico ______ para realizar la operacin
En este caso el bit del extremo izquierdo, indica R = A - B,

que el resultado es un nmero con signo negativo,
es decir se obtiene el complemento a 2 de B, que tambin se
S representar como B*, entonces
+ 11 0101,01 = 0011 0101,0100 [= + 53,2510 ]
- 11 0101,01 = 1100 1010,1100 [= - 53,2510 ] A - B = R = A + B*
es la representacin de los nmeros positivo y puesto que B* = -B, representa el complemento a 2

de B.
Ejemplo 1.- Realice la operacin A - B, usando a 2 es el ms utilizado en las computadoras digitales.

complemento a 2. Emplee 10-bits para la parte entera, En el ejemplo anterior, se ve que el bit del signo
4-bits para la parte fraccionaria y uno para el signo. es 0, lo que implica un resultado positivo. Si se
Los valores de A y B se indican en el ejemplo. tuviera un resultado negativo [bit del signo igual
a 1], habra que obtener el complemento a 2 del
A = 1110 0001,1011 [= 225,687510] resultado para conocer su magnitud, como se estudia
B = 1101 0000,1101 [= 208,812510] en el siguiente ejemplo.
A + A = 000 1110 0001,1011 [= + 225,687510] Ejemplo 2.- Realice la operacin A - B, usando

+ B = 000 1101 0000,1101 [= + 208,812510] complemento a 2. Emplee 11-bits para la parte entera,
4-bits para la parte fraccionaria y uno para el signo.
A B* = 111 0010 1111,0011 [= - 208,812510] Los valores de A y B se indican a continuacin.
A = 110 1001,0011 [= 105,187510]
La sustraccin, usando complemento a 2 se realiza B = 1011 0110,1001 [= 182,562510]
sumando el minuendo con el complemento a 2 del A + A = 0000 0110 1001,0011 [= + 105,187510]
substraendo, como se observa a continuacin. + B = 0000 1011 0110.1001 [= + 182,562510]
S A B* = 1100 0100 1001,0111 [= - 182,562510]

A = 0 0 0 1 1 1 0 0 0 0 1 , 1 0 1 1
+ B* = 1 1 1 0 0 1 0 1 1 1 1 , 0 0 1 1 La sustraccin, usando complemento a 2 se realiza
Exceso 1 0 0 0 0 0 0 1 0 0 0 0 , 1 1 1 0 sumando el minuendo con el complemento a 2 del
se deshecha substraendo, como se indica a continuacin.
S
Respuesta = 16,87510
A = 0 0 0 0 0 1 1 0 1 0 0 1 , 0 0 1 1
+ B* = 1 1 1 1 0 1 0 0 1 0 0 1 , 0 1 1 1
En el caso del trabajar con complemento verdadero,
1 1 1 1 1 0 1 1 0 0 1 0 , 1 0 1 0
el dgito del carry se deshecha. Esto simplifica el
proceso aritmtico. Debido a esto, el complemento

Puesto que el dgito del signo es 1, la respuesta S

es negativa, si se quiere obtener la respuesta en + A = 0 0 0 0 0 0 1 1 1 0 1 1 0 1 , 1 0 0 1 0
decimal con signo, es necesario sacar el complemento + B = 0 0 0 1 1 0 0 1 1 0 1 1 0 1 , 1 0 1 0 0
a 2 de la respuesta binaria, como se ve en seguida. + C = 0 0 0 0 1 1 0 1 1 1 0 1 1 0 , 1 1 1 0 0
+ D = 0 0 0 0 1 1 0 1 0 1 0 0 1 1 , 1 0 0 1 0
R = -000 0100 1101,01102, o lo que es lo mismo

S
- A = 1 1 1 1 1 1 0 0 0 1 0 0 1 0 , 0 1 1 1 0
Respuesta = -77,37510
- B = 1 1 1 0 0 1 1 0 0 1 0 0 1 0 , 0 1 1 0 0
Ejemplo 3.- Con los siguientes datos binarios realice Entonces

la operacin aritmtica indicada. Todo el proceso
debe realizarlo en complemento a 2, nicamente el S
resultado final convertirlo a decimal. + D = 0 0 0 0 1 1 0 1 0 1 0 0 1 1 , 1 0 0 1 0
- A = 1 1 1 1 1 1 0 1 1 0 0 1 1 0 , 0 1 1 1 0
Datos: R1 = 1 0 0 0 0 1 0 0 1 1 0 0 1 1 0 , 0 0 0 0 0
A = 1 1 1 0 1 1 0 1 , 1 0 0 1
B = 1 1 0 0 1 1 0 1 1 0 1 , 1 0 1
S
C = 1 1 0 1 1 1 0 1 1 0 , 1 1 1 + C = 0 0 0 0 1 1 0 1 1 1 0 1 1 0 , 1 1 1 0 0
D = 1 1 0 1 0 1 0 0 1 1 , 1 0 0 1 - B = 1 1 1 0 0 1 1 0 0 1 0 0 1 0 , 0 1 1 0 0
R2 = 0 1 1 1 1 0 1 0 0 0 0 1 0 0 1 , 0 1 0 0 0
Operacin aritmtica
puesto que este resultado parcial [R2] es negativo
R1 = (D - A) R2 = (C - B) R = R1 - R2 para realizar la operacin correctamente hay que
volver a obtener el complemento a 2 de este valor.
Se utilizarn 13-bits para la parte entera, 5-bits Es decir
para la parte fraccionaria y 1-bit para el signo.
Entonces S
R2 = 11 1101 0000 1001,0100 0

por tanto, codificar o de representar cantidades. A continuacin

se muestran las ms comunes.
R2 = 00 0010 1111 0110,1100 0
Cdigo Binario Natural.- En este cdigo, los bits a la
finalmente izquierda del punto se denominan enteros y los de
la derecha fraccionarios. Las ponderaciones son
S positivas y ascendentes hacia la izquierda a partir
+ R1 = 0 0 0 0 1 0 0 1 1 0 0 1 1 0 , 0 0 0 0 0 del punto y negativas y descendentes hacia la derecha
+ R2 = 0 0 0 0 1 0 1 1 1 1 0 1 1 0 , 1 1 0 0 0 del punto. La siguiente tabla muestra los nmeros
R = 1 0 0 0 1 0 1 0 1 0 1 1 1 0 0 , 1 1 0 0 0
enteros de 4-bits [binario] con sus equivalentes en:
octal, decimal, hexadecimal, BCD, EXC-a-3 y GRAY
La respuesta binaria es observe que en BCD existen 6-cdigos binarios que
no se utilizan.
Respuesta = +000 0101 0101 1100,1100 02
Otros Cdigos Binarios.- El Binario Natural es el cdigo
y en decimal ms comnmente usado; sin embargo, existen otras
formas de codificar la informacin, dependiendo del
R10 = 210 + 28 + 26 +24 + 23 + 22 + 2-1 + 2-2 procesamiento que se le dar a la misma.
R10 = 1024 + 256 + 64 +16 + 8 + 4 + 0,5 + 0,25 = B IN OCT D EC H EX B CD EX C-3 GRAY
+1372,75 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 0
0 0 0 1 1 1 1 0 0 0 1 0 1 0 0 0 0 0 1
0 0 1 0 2 2 2 0 0 1 0 0 1 0 1 0 0 1 1
Respuesta = +1372,7510
0 0 1 1 3 3 3 0 0 1 1 0 1 1 0 0 0 1 0
0 1 0 0 4 4 4 0 1 0 0 0 1 1 1 0 1 1 0
Cdigos de Numeracin Binaria.- La representacin de 0 1 0 1 5 5 5 0 1 0 1 1 0 0 0 0 1 1 1
cantidades por medio de algn arreglo de dgitos se 0 1 1 0 6 6 6 0 1 1 0 1 0 0 1 0 1 0 1
denomina nmero, cdigo o palabra. En el sistema 0 1 1 1 7 7 7 0 1 1 1 1 0 1 0 0 1 0 0
de numeracin binaria existen varias formas de 1 0 0 0 10 8 8 1 0 0 0 1 0 1 1 1 1 0 0

1 0 0 1 11 9 9 1 0 0 1 1 1 0 0 1 1 0 1 Cdigo de Gray [Reflejado].- Es un cdigo binario en

1 0 1 0 12 10 A 1 0 0 0 0 1 0 0 0 0 1 1 1 1 1 1 el que la posicin del bit no tiene significacin
1 0 1 1 13 11 B 1 0 0 0 1 1 0 0 0 1 0 0 1 1 1 0 numrica [ponderacin]; sin embargo, cada cdigo de
1 1 0 0 14 12 C 1 0 0 1 0 1 0 0 0 1 0 1 1 0 1 0
Gray corresponde a un mismo nmero decimal. Fcilmente
1 1 0 1 15 12 D 1 0 0 1 1 1 0 0 0 1 1 0 1 0 1 1
se lo puede transformar a su equivalente binario.
1 1 1 0 16 13 E 1 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1
En la tabla anterior se presentan los cdigos de Gray
1 1 1 1 17 15 F 1 0 1 0 1 1 0 0 1 0 0 0 1 0 0 0
y binario natural para los nmeros del 0 hasta el
15. Despus se hace una comparacin entre los dos
Decimal Codificado en Binario (BCD).- En el cdigo BCD
cdigos para determinar las relaciones que permitan
[Binary Coded Decimal = Decimal Codificado en
convertir el uno en el otro y viceversa.
Binario], cada dgito decimal est representado por
Como puede verse en esta tabla, en el cdigo de
un grupo de 4-bits, a esta agrupacin se la denomina
Gray, cuando el valor de un nmero cambia, la
quad. Cada quad tiene 4-bits [con ponderaciones:
transicin de un cdigo al siguiente implica el cambio
8, 4, 2 y 1] con 10 valores permisibles de 0 a 9.
de un solo dgito a la vez.
En la codificacin BCD, los quads con valores
Por observacin de la tabla, puede decirse que la
superiores a 9 [1010, 1011, 1100, 1101, 1110, 1111]
conversin del cdigo de Gray al cdigo binario se
no estn permitidos, por tanto, nunca se usan en BCD.
realiza de la siguiente manera: El bit correspondiente
De modo que para representar el nmero 1210 en BCD
al extremo izquierdo [MSB] es el mismo tanto en
sera 1 0010BCD. Al cdigo BCD se lo utiliza
el cdigo de Gray como en el binario; al continuar
principalmente en diferentes tipos de medidores de
hacia la derecha, si el siguiente bit de Gray es 1,
panel, por ejemplo en voltmetros digitales.
entonces el prximo bit binario es el complemento
del anterior bit binario. Pero si el siguiente bit
Cdigo Exceso de 3.- Puede decirse que el cdigo exceso
de Gray en 0, entonces el prximo bit binario es
de 3 es una modificacin del cdigo BCD, puesto que
la copia del bit binario anterior.
el primero se forma aadiendo 3 al cdigo BCD.
Eventualmente se lo utiliza en lugar del BCD debido
Ejemplo: 1010 [Gray] A 1100 [binario]
a que posee ventajas en algunas operaciones
aritmticas. La tabla anterior muestra el cdigo
1110 0110 0011CG A 1011 1011 1101CB
exceso de 3 y su equivalente BCD.

De igual manera, la conversin de cdigo binario a VA LO R S IG N O B IN A R IO CO M P LEM ENTO CO M P LEM ENTO

D ECIM A L M A G N ITU D O FFSET a-1 a -2
cdigo de Gray puede deducirse a partir de la tabla
7 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1
anterior. El MSB binario es el mismo MSB de Gray;
6 0 1 1 0 1 1 1 0 0 1 1 0 0 1 1 0
continuando la lectura hacia la derecha, cada cambio
5 0 1 0 1 1 1 0 1 0 1 0 1 0 1 0 1
en el cdigo binario produce un 1 y cada no cambio 4 0 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0
produce un 0 en el cdigo de Gray. 3 0 0 1 1 1 0 1 1 0 0 1 1 0 0 1 1
2 0 0 1 0 1 0 1 0 0 0 1 0 0 0 1 0
Ejemplo: 1011CB A 1110CG 1 0 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1
0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
1110 0101 1000CB A 1001 0111 0100CG 0 1 0 0 0 1 0 0 0 1 1 1 1 0 0 0 0
-1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 1 1
-2 1 0 1 0 0 1 1 0 1 1 0 1 1 1 1 0
El cdigo de Gray es til en aquellas aplicaciones
-3 1 0 1 1 0 1 0 1 1 1 0 0 1 1 0 1
en las que pueden presentarse cdigos intermedios
-4 1 1 0 0 0 1 0 0 1 0 1 1 1 1 0 0
falsos, que podran ocurrir en otros cdigos.
-5 1 1 0 1 0 0 1 1 1 0 1 0 1 0 1 1
-6 1 1 1 0 0 0 1 0 1 0 0 1 1 0 1 0
Cdigos Bipolares.- Existe una gran variedad de cdigos -7 1 1 1 1 0 0 0 1 1 0 0 0 1 0 0 1
binarios, entre otros: Signo-Magnitud, Complemento -8 0 0 0 0 1 0 0 0
a 1, Complemento a 2, Binario Desplazado [Offset],
Todo Complementado, etc. Estos cdigos sirven para Los cdigos Signo-Magnitud y Binario Offset
representar cantidades tanto positivas como negativas conceptualmente son simples, pero representan
[para lo cual un dgito representa el signo y los dificultades al querer implementarlos en software.
otros la magnitud del nmero]. Los cdigos bipolares Mucho ms fcil es implementar los cdigos Complemento
ms comunes [para 4-bits incluido el signo] se indican a-1 y Complemento a-2, que son los ms usados en las
en la siguiente tabla. computadoras. El cdigo signo-magnitud y el complemento
a 1 tienen dos cdigos binarios para representar el
valor decimal 0, lo que constituye un problema.
Cdigos Alfanumricos.- Son cdigos que sirven para

representar caracteres tanto numricos como Asignacin de Cdigos EBCDIC

alfabticos, en los que tambin se incluyen los Parte I
cdigos correspondientes a los signos de puntuacin, HEX MSD 0 1 2 3 4 5 6 7
de control y otros: , , #, $, %, /, &, *, (, ), b7 0 0 0 0 0 0 0 0
_, -, +, <, >, etc. Uno de ellos es el cdigo EBCDIC b6 0 0 0 0 1 1 1 1

BITS
[Extended Binary-Coded Decimal Interchange Code]. b5 0 0 1 1 0 0 1 1
b4
Es un cdigo que usa 8 dgitos binarios para LS D 9 b3 b2 b1 b0 0 1 0 1 0 1 0 1
0 0 0 0 0 N UL D LE DS SP & -
representar un carcter simple, dando un mximo
1 0 0 0 1 SOH DC1 SOS
posible de 256 caracteres. Es utilizado como un
2 0 0 1 0 S TX DC2 FS SYN
sistema de cdigo en muchos computadores. El cdigo
3 0 0 1 1 E TX DC3
EBCDIC es simplemente el cdigo BCD extendido a 8-
4 0 1 0 0 PF RES BY P PN
bits. 5 0 1 0 1 HT NL LF RS
EOB
6 0 1 1 0 LC BS UC
ETB
PRE
7 0 1 1 1 DEL IL EOT
ESC
8 1 0 0 0 CAN
9 1 0 0 1 R LF EM \
A 1 0 1 0 SMM CC SM ! | :
B 1 0 1 1 VT . $ ' #
C 1 1 0 0 FF IF S DC4 < * % @
D 1 1 0 1 CR IG S ENQ NAK ( ) _
E 1 1 1 0 SO IR S ACK + ; > =
F 1 1 1 1 SI IU S BE L SUB ? "
Caracteres de Comando
NUL N ull PF P unch O ff

SOH S ta rt of H e a d in g HT H orizon ta l Ta b
S TX S ta rt of Te x t LC Low er Ca se
E TX E nd of Te x t D EL D elete

RLF Reverse Line Feed DS D ig it Se lect Asignacin de Cdigos EBCDIC

SM M S ta rt of M a nu al M essa g e SO S Sta rt of Sig nificance
VT Vertica l Tab ula tion FS Field Sep a ra tor Parte II
FF Form Feed B YP B yp a ss
HEX MSD 8 9 A B C D E F
CR Ca rriag e Retu rn LF Line Feed
b7 1 1 1 1 1 1 1 1
SO S h ift O u t E O B /E T B End of B lo ck /E n d of
SI Shift In Tra nsm ission B lock BITS b6 0 0 0 0 1 1 1 1
D LE D a ta Lin k Esca p e P R E/ES C P refix /Esca p e
b5 0 0 1 1 0 0 1 1
D C1 D evice Control 1 SM S et M od e
b4
LS D 9 b3 b2 b1 b0 0 1 0 1 0 1 0 1
D C2 D evice Control 2 EN Q Enq uiry
D C3 D evice Control 3 ACK A ckm ow led g e 0 0 0 0 0 { } \ 0
R ES R estore B EL B ell 1 0 0 0 1 a j ~ A J 1
NL N e w Lin e SYN Synchronous Idle
2 0 0 1 0 b k s B K S 2
BS B a cksca p e PN P e n ch O n
IL Id le RS R ea d er Stop 3 0 0 1 1 c l t C L T 3
CA N Can cel UC U p p er Ca se 4 0 1 0 0 d m u D M U 4
EM E nd of M e d iu m EO T En d of Tra nsm ission
5 0 1 0 1 e n v E N V 5
CC Cu rsor Control D C4 D evice Control 4
IFS Intercha ng e File Se p a ra tor NAK N eg a tive A ckn ow led g e 6 0 1 1 0 f o w F O W 6
IG S Intercha ng e G roup Sep a ra tor SU B Sub stitute 7 0 1 1 1 g p x G P X 7
IR S Intercha ng e R ecord Sep a ra tor SP Sp a ce
8 1 0 0 0 h q y H Q Y 8
IU S Intercha ng e U nit Sep a ra tor
9 1 0 0 1 i r z I R Z 9
A 1 0 1 0
B 1 0 1 1
C 1 1 0 0
D 1 1 0 1
E 1 1 1 0
F 1 1 1 1
bits
7654 3210
Ej. Cdigo de la letra N = 1101 0101 = D5H
Ejemplo.- Encuentre el cdigo EBCDIC [HEX] del

siguiente texto: Politcnica Nacional.

Asignacin de Cdigos ASCII

P o l i t e c n i c a
D7 96 93 89 A3 85 83 95 89 83 81 40
HEX MSD 6 0 1 2 3 4 5 6 7
N a c i o n a l . b7 0 0 0 0 0 0 0 0
D5 81 83 89 96 95 81 93 4B
BITS b6 0 0 0 0 1 1 1 1
b5 0 0 1 1 0 0 1 1
Otro cdigo alfanumrico de 7-bits, muy utilizado
b3 b2 b1 b4 0 1 0 1 0 1 0 1
por la mayora de fabricantes de computadoras, es LS D 9 b0
0 0 0 0 0 N UL D LE SP 0 @ P ` p
el ASCII [American Standard Code for Information
1 0 0 0 1 SOH DC1 ! 1 A Q a q
Interchange], cuya tabla se muestra a continuacin.
2 0 0 1 0 S TX DC2 " 2 B R b r
3 0 0 1 1 E TX DC3 # 3 C S c s
4 0 1 0 0 EOT DC4 $ 4 D T d t
5 0 1 0 1 ENQ NAK % 5 E U e u
6 0 1 1 0 ACK SYN & 6 F V f v
7 0 1 1 1 BEL ETB ' 7 G W g w
8 1 0 0 0 BS CAN ( 8 H X h x
9 1 0 0 1 HT EM ) 9 I Y i y
A 1 0 1 0 LF SUB * : J Z j z
B 1 0 1 1 VT ESC + ; K [ k {
C 1 1 0 0 FF FS , < L \ l |
D 1 1 0 1 CR GS - = M ] m }
E 1 1 1 0 SO RS . > N ^ n ~
F 1 1 1 1 SI US / ? O _ o DEL
Caracteres de Comando
NUL N ull, or all zeros EN Q Enq uiry

SOH S ta rt of H e a d in g ACK A ckn ow led g e
S TX S ta rt of Te x t B EL B ell (aud ible or a ttention sig na l)
E TX E nd of Te x t BS B a cksp a ce
EO T En d of Tra nsm ission HT H orizontal Tab ulation (pu nched

CA P TU LO 1 - SIS TEM A S D E N U M ER A CI N - 51 -
ca rd skip ) SYN Synchronic Id le

LF Line Feed ET B En d of Tra nsm ission B lock
VT Vertica l Tab ula tion CA N Can cel
FF Form Feed EM E nd of M e d iu m
CR Ca rriag e Retu rn SU B Sub stitute
SO S h ift O u t ES C Esca p e
SI Shift In FS File Se p a ra tor
D LE D a ta Lin k Esca p e GS G roup Sep a ra tor
D C1 D evice Control 1 RS R ecord Sep a ra tor
D C2 D evice Control 2 US U nited Sep a ra tor
D C3 D evice Control 3 D EL D elete
DC4 D e vice Con trol 4 (stop ) SP Sp a ce
NAK N eg a tive A ckn ow led g e
Ejemplo.-
Encuentre el cdigo ASCII [HEX] del siguiente
texto: Politcnica Nacional.
P o l i t e c n i c a
50 6F 6C 69 74 65 63 6 69 63 61 20
N a c i o n a l .
4 61 63 69 6F 6 61 6C 2
D :\-\S D _Cp a s\S D -Ca p 1Col.w p d
R evisin : Sep tiem b re - 2 00 8
Carlos Novillo Montero Can

CA P TU LO 1 - LG E B R A D E B O O LE - 58 -
Las variables booleanas no toman valores cuantitativos, pero

lgebra de Boole pueden usarse para representar informacin cuantitativa.
Por
ejemplo, se pueden usar 4-variables booleanas para
El lgebra de Boole utiliza variables que tienen representar un nmero binario de 4-dgitos. Cada
solo dos valores posibles, esto lo sintetiz Shannon variable puede estar relacionada a uno de los coefi-
usando ideas que inicialmente las expres el cientes del nmero binario, indicando que el coefi-
matemtico ingls: George Boole1. A diferencia de ciente tiene un valor de 1 cuando la variable es VERDA -
las variables del lgebra comn [que pueden tomar DERA y un valor 0 cuando es FALSA [o el inverso de
un nmero infinito de valores en un rango esto]. De esta manera las 16 posibles combinaciones
determinado], una variable booleana, por ejemplo A, pueden estar relacionadas a las cantidades 0-1510,
puede tomar solamente 2 valores, que generalmente que puede tomar el nmero binario. Conociendo los
se los relaciona con VERDADERO y FALSO . Sin embargo, valores VERDADERO /FALSO de cada una de las variables,
se les puede asignar otros valores, tal como: posibilitar el clculo de la cantidad que ella
caliente/fro, macho/hembra, alto/bajo, etc. Para representa. Para trabajar con variables booleanas,
representar los 2 posibles valores de las variable se utilizan operadores similares a los del lgebra
booleanas se utilizan los smbolos 0 y 1. Generalmente comn. A estos operadores booleanos comnmente se
A = 1 significa que A es VERDADERO en un sentido los conoce como conectivos lgicos.
booleano, mientras que A = 0 indica que A es FALSO .
Entonces una variable booleana puede estar relacionada Proposiciones y Conectivos Lgicos
a algn tem de informacin, por ejemplo, A = 1,
significa que un interruptor asociado con A est Proposicin Planteamiento de un teorema o de un problema que
abierto y A = 0 significa que el mismo interruptor se debe demostrar o resolver.
est cerrado. Otra variable, B, puede relacionarse Premisa Supuesto material, no necesariamente vlido
lgicamente, a partir del que se infiere una conclusin.
a la temperatura de una habitacin, siendo VERDADERA
cuando la temperatura exceda los 21C y FALSA en otro Conectivo Son los operadores [o compuertas] del lgebra de Boole,
similares a los del lgebra comn, y representan a los
caso o viceversa. circuitos digitales ms fundamentales. En este captulo
se describe su operacin mediante el uso del lgebra
de Boole. Se estudia cmo pueden combinarse entre
s varias compuertas para implementar circuitos lgicos
1.- George Boole, matemtico ingls del siglo XIX, invent el lgebra
ms complejos.
binaria o lgica que lleva su nombre: lgebra booleana.

CA P TU LO 1 - LG E B R A D E B O O LE - 59 - CA P TU LO 1 - LG E B R A D E B O O LE - 60 -
Variable Las variables booleanas slo pueden tomar dos valores posiciones: A y B.
lgicos: 0 o 1. En un circuito lgico, una variable
Booleana
booleana puede representar ausencia o presencia de
A = Somos estudiantes de la EPN
voltaje. En una proposicin lgica, la variable booleana
puede ser falsa o verdadera. En general slo tienen dos
B = Asistimos a la clase de Sistemas Digitales
opciones posibles.
Con la ayuda de la siguiente tabla, se puede
A continuacin se dan algunos ejemplos de variables determinar cuando la proposicin Y es verdadera o
booleanas. falsa.
0L 1L B A Y B A Y
FA L S O V ER D A D E R O FA L S O FA L S O FA L S O F F F
B A JO A LTO FA L S O V ER D A D E R O FA L S O F V F
A B IER TO CER R A D O V ER D A D E R O FA L S O FA L S O V F F
A R R IB A ABAJO V ER D A D E R O V ER D A D E R O V ER D A D E R O V V V
APAGADO EN CEN D ID O TA B LA D E VER D A D D EL CO N ECTIVO A N D D E 2-EN TR A D A S
FRO CA LIENTE
N O CH E D A En la tabla anterior, si no somos estudiantes de

D ESCO N ECTA D O CO N ECTA D O la EPN, entonces la proposicin A es FALSA y si no
S IN V O LTA J E C O N V O LTA J E
asistimos a la clase de Sistemas Digitales, la
N EG A TIVO P O SITIVO
proposicin B tambin es FALSA , por tanto Y es FALSA .
NO SI
De igual manera, si somos estudiantes de la EPN, A
es VERDADERA , si no asistimos a la clase de Sistemas
Conectivo AND [Conjuncin Y].- Sirve para unir dos
Digitales, B es FALSA , entonces Y es FALSA . Si no somos
o ms proposiciones que pueden ser verdaderas o
estudiantes de la EPN, A es FALSA , si asistimos a la
falsas, por ejemplo, sea la proposicin compuesta:
clase de Sistemas Digitales, B en VERDADERA , pero Y
sigue siendo FALSA . Finalmente si somos estudiantes
Y = Somos estudiantes de la EPN y asistimos a la
de la EPN, A es VERDADERA ; si asistimos a la clase
clase de Sistemas Digitales
de Sistemas Digitales, B es VERDADERA , por tanto Y
es VERDADERA .
Para analizar cundo la proposicin Y es verdadera
El conectivo AND implica que una proposicin es
o cundo es falsa, se la divide en dos subpro-

VERDADERA cuando todas las subproposiciones que la B A Y
conforman son VERDADERAS . 0L 0L 0L
La conjuncin es la proposicin de que A y B son 0L 1L 0L
1L 0L 0L
ciertos. A los conectivos lgicos se los puede
1L 1L 1L
implementar fsicamente de diferentes maneras, entre
TA B LA D E VER D A D D EL CO N ECTIVO A N D P A RA 2-EN TR A D A S
otras con interruptores y recibe el nombre de
compuerta AND, cuyo circuito se muestra en la fig.
1.5 (a) y los smbolos lgicos utilizados en las
representaciones esquemticas en la fig. 1.5 (b).
En el circuito de la fig. 1.5 (a), un interruptor
La fig. 1.5 c) muestra el smbolo IEEE del CI-7400,
abierto significa 0L y un interruptor cerrado, 1L,
junto con la tabla de verdad. Si a una respuesta FALSA
un LED apagado = 0L y un LED encendido = 1L.
se le asigna el valor lgico 0 [0L] y a una respuesta
VERDADERA se le asigna el valor lgico 1 [1L], la tabla
anterior puede escribirse como se muestra en la
siguiente tabla, que es la forma ms comn de
presentar una tabla de verdad. Cuando se hace as,
esta tabla puede relacionarse con un producto lgico
[no producto aritmtico] y la proposicin Y puede
expresarse as
FIG U R A 1 .6 a) b)
FIG UR A 1.5 a) b) c)
La fig. 1.6 a) muestra la distribucin de pines
del CI-7408 que tiene 4 compuertas AND de 2-entradas.

La fig. 1.6 b) muestra la circuitera de una compuerta es VERDADERA , pero no sabe jugar bsquet, B es FALSA ,
AND con tecnologa TTL, con salida Totem-Pole. Los entonces Y es VERDADERA . Si Jaime no sabe jugar ftbol,
diodos de las entradas sirven para proteger a la A es FALSA , pero si sabe jugar bsquet, B en VERDADERA ,
compuerta de voltajes negativos y reciben el nombre entonces Y es VERDADERA. Finalmente si Jaime sabe jugar
ingls de diodos clamp. ftbol, A es VERDADERA , y sabe jugar bsquet, B es
VERDADERA , por tanto Y es VERDADERA . Si a una respuesta
Conectivo OR [Disyuncin O].- Sirve para separar FALSA se le asigna el valor lgico 0 [0L] y a una
dos o ms proposiciones que pueden ser VERDADERAS o respuesta VERDADERA se le asigna el valor lgico 1
FALSAS . Sea la proposicin compuesta: [1L], la tabla anterior puede escribirse como se
Y = Jaime, sabe jugar ftbol o bsquet? muestra en la siguiente tabla. Cuando se hace as,
esta tabla puede relacionarse con una suma lgica
Para saber cundo la proposicin Y es VERDADERA o [no suma aritmtica] y la proposicin Y puede
cundo es FALSA, se la divide en dos subproposiciones: expresarse as
A y B.
B A Y
A = Jaime sabe jugar ftbol
0L 0L 0L
B = Jaime sabe jugar bsquet
0L 1L 1L
1L 0L 1L
La siguiente tabla permite analizar en qu 1L 1L 1L
condiciones la proposicin Y es verdadera o falsa. TA B LA D E V ER D A D D E L C O N E C TIV O O R P A R A 2 -E N TR A D A S .
B A Y B A Y
FA L S O FA L S O FA L S O F F F
FA L S O V ER D A D E R O V ER D A D E R O F V V
V ER D A D E R O FA L S O V ER D A D E R O V F V
V ER D A D E R O V ER D A D E R O V ER D A D E R O V V V
TA B LA D E VER D A D D EL CO N ECTIVO O R D E 2-EN TR A D A S
En la tabla anterior, si Jaime no sabe jugar

ftbol, entonces la proposicin A es FALSA y si no
FIG U R A 1 .7 a) b) c)
sabe jugar bsquet, la proposicin B tambin es FALSA,
por tanto Y es FALSA . Si Jaime sabe jugar ftbol, A

lgico del argumento de entrada; tambin se lo conoce

como Inversor o Complemento.
A Y A Y
F V OL 1L
V F 1L OL
TA B LA D E VER D A D D EL O P ER A D O R N O T
La funcin lgica del inversor se la representa

mediante la siguiente ecuacin booleana.

del CI-7432 que tiene 4 compuertas OR de 2-entradas.
La fig. 1.8 b) muestra la circuitera de una compuerta
OR con tecnologa TTL con salida Totem-Pole.
Operador NOT [Inverter o Inversor].- Se lo define para El circuito del inversor con interruptor y con
un solo argumento; el operador NOT invierte el valor transistor se muestra en la fig. 1.9 a); los smbolos

lgicos en la fig. 1.9 b) y el smbolo IEEE en la B A Y
fig. 1.9 c). La fig. 1.10 a) muestra la distribucin 0L 0L 1L
de pines del CI-7404 que tiene 6 compuertas NOT. La 0L 1L 1L
1L 0L 1L
fig. 1.10 b) muestra la circuitera de una compuerta
1L 1L 0L
NOT con tecnologa TTL con salida Totem-Pole.
TA B LA D E VER D A D D EL CO N ECTIVO N A ND P A R A 2-EN TR A D A S
a) b)
FIG UR A 1.10 CO M P UERTA N O T TTL [TO TEM -P O LE] FIG U R A A .1 2 a) b) c)
Compuerta NAND [Conectivo NAND].- Es un dispositivo La fig. 1.12 a) muestra la distribucin de pines
compuesto por un conectivo NOT conectado a la salida del CI-7400 que tiene 4 compuertas NAND de 2-entradas.
de un compuerta AND, como se muestra en la fig. 1.11 La fig. 1.12 b) muestra la circuitera de una
a); las figs. 1.11 b) y c) corresponden a los smbolos compuerta NAND con tecnologa TTL con salida Totem-
lgicos. Pole. Se observa que la estructura circuital es
idntica al de la compuerta NOT, la nica diferencia
es que el transistor de entrada tiene un solo emisor
en la compuerta NOT y varios emisores en las
compuertas NAND [en este caso dos].
FIG U R A 1.1 1 a) b) c)
del CI-7401 que tiene 4 compuertas NAND de 2-entradas.

La fig. 1.13 b) muestra la circuitera de una

compuerta NAND de tecnologa TTL con salida en
Colector Abierto [O. C. = Open Collector].
a) b) c)
FIG UR A 1.1 3 4 -CO M P U ER TA N A N D D E 2-EN TR A D A S SA LID A CO LECTO R
A B IERTO
La fig.1.13 c) muestra el smbolo lgico IEEE del

CI-7401, observe el rombo subrayado a la salida de
la compuerta, que indica que se trata de salidas en
colector abierto.
Compuerta NOR [ Conectivo NOR] .-

Se obtiene
conectando una compuerta NOT a la salida de una
compuerta OR, como se indica en la fig. 1.14 a);
las figs. 1.14 b) y c) muestran los smbolos lgicos
de la compuerta NOR, la fig. 1.14 d) corresponde al
smbolo IEEE. La fig. 1.15 a) muestra la distribucin de pines
del CI-7402 que tiene 4 compuertas NOR de 2-entradas.
La fig. 1.15 b) muestra la circuitera de una
compuerta NOR con tecnologa TTL con salida Totem-

Pole. fig. 1.16 a). La fig. 1.16 b) corresponde a los

smbolos de la compuerta XOR y la fig. 1.16 c)
Conjuntos Universales o Completos .- El conjunto de corresponde al smbolo IEEE.
compuertas AND-OR-NOT [A-O-N] constituye un conjunto
B A Y
universal o funcionalmente completo, porque usando
OL OL OL
exclusivamente estas 3-compuertas se puede implementar OL 1L 1L
cualquier circuito lgico, desde el ms simple hasta 1L OL 1L
el ms complejo. Por ejemplo, el computador digital 1L 1L OL
ms grande est constituido por millones de compuertas

A-O-N combinadas de alguna manera.
Como un ejemplo de ello se va a implementar la
funcin OR-Exclusiva [XOR] usando compuertas A-O-N.
Un ejemplo de proposicin XOR sera: En este
momento, Jaime se encuentra jugando ftbol o est
esquiando, Es obvio que Jaime no puede realizar los
dos deportes al mismo tiempo. La siguiente tabla de
verdad muestra la definicin de la funcin XOR.
FIG U R A 1 .1 7 a) b)
La fig. 1.17 a) muestra la implementacin de la

compuerta XOR utilizando el conjunto de compuertas
A-O-N, mientras que la fig. 1.17 b) muestra la
distribucin de pines del CI-7486/386 que corresponde
a 4 compuertas XOR; los inversores sirven para generar
y ; la compuerta 2 genera el trmino ; la
FIG U R A 1.1 6 a) b) c)
compuerta 3 genera el trmino , finalmente la
compuerta 1 genera la funcin , que
El circuito de la compuerta XOR requiere es la funcin XOR.
interruptores de doble posicin, y se muestra en la

Resumen de Compuertas Lgicas Bsicas Postulados y Teoremas del lgebra de Boole.- En el lgebra
SM B O LO -1 SM B O LO -2 TA B LA D E de Boole existen varios postulados, identidades y
CI Y FU N CI N
[TR A D ICIO N A L] [IEEE - A N SI] VER D A D
teoremas bsicos.
AND
7 4 08 Postulado.- Principio cuya admisin es necesaria para
establecer una demostracin. Verdad evidente que no
necesita demostrarse.
0R Identidad.- Igualdad cuyos dos miembros son idnticos.

7 4 32
Teorema.- Enunciado de una proposicin o de una

propiedad que se demuestra por un razonamiento lgico
NOT
7 4 04 a partir de hechos dados o de hiptesis, includos
en este enunciado. Proposicin cientfica que se puede
demostrar.
NAND
7 4 00
Postulados [de Huntington]
0 x 0 = 0 1 + 0 = 1
0 x 1 = 0 1 + 0 = 1
1 x 0 = 0 0 + 1 = 1
NOR
1 x 1 = 1 0 + 1 = 0
7 4 02
= 0 = 1 Com p lem ento
P R O D U C TO L G IC O S U M A L G IC A
XO R
Principio de Dualidad.- Si se observa los postulados
7 4 86 y las relaciones algebraicas anteriores, se ve que
hay dos formas para cada uno de ellos. Esto parece
implicar que debera comprobarse ambas relaciones.

2
Sin embargo, el principio de dualidad simplifica
el esfuerzo. Este principio establece que cada teorema Proposiciones Elementales.- Las proposiciones bsicas
tiene un dual que se puede obtener: o elementales del lgebra de Boole se establecen a
partir de las tablas de verdad de los conectivos AND
a ) IN T ER C A M B IA N D O LO S O P E R A D O R E S A N D Y O R D E LA S E X P R E SIO N E S . y OR, como se indica en la siguiente tabla.
b ) IN T ER C A M B IA N D O LO S ELE M E N TO S 0 Y 1 D E LA S E X P R E SIO N E S .
c) LA FO R M A D E LA S VA RIA B LES [SI LA S H UB IER A ] N O C A M B IA .
a.a= a a + a = a Idempotencia [Tautologa]
Complementos
0 . 1 = 0 a . 1 = a
a . 1 = a a + 0 = a Identidades

a . 0 = 0 a + 1 = 1 Elementos nulos
1 + 0 = 1 a + 0 = a
Involucin
En el caso de que existan variables, estas

permanecen sin cambios. Leyes Fundamentales
ADVERTENCIA.- Si es el dual de la funcin Ley CONMUTATIVA
esto no implica que las dos expresiones
sean iguales. La verdad de esta advertencia se
verifica fcilmente examinando las funciones en los
ejemplos dados arriba. Ley ASOCIATIVA
Este principio permite demostrar dos teoremas con
el esfuerzo de una sola prueba. Si se puede probar,
con una serie de pasos lgicos, que un teorema dado
es verdadero, entonces, inmediatamente se sabe que Ley DISTRIBUTIVA
el dual del teorema original tambin es verdadero,
puesto que el dual de los pasos lgicos que prueban
el teorema original, prueban el teorema dual.
2.- Taylor L. Booth.- Digital Network and Computer Systems.- Wiley

International Edition.- 1978.

Teoremas Teorema de CONSENSO
Teorema de ABSORCIN (COBERTURA)
Teorema de COMBINACIN
Teorema de REDUNDANCIA
Teorema de DeMORGAN
Demostracin Tabular
Y X X + Y
O O 1 O O O
O 1 O O 1 1
1 O 1 1 1 1 Teorema de Expansin de SHANNON

1 1 O O 1 1
La tabla anterior es una forma vlida de realizar

la demostracin de una igualdad [identidad] booleana.
Recibe el nombre de demostracin por induccin
completa, porque se analizan todas las posibles Ejemplo.- Aplicacin del teorema de expansin de
combinaciones de las variables de entrada. En este Shannon. Expandir la funcin simplificada: F<A,B,C>
caso se observa que las dos columnas de la derecha = . En primera instancia se expandir la
son iguales, lo que implica que los dos lados de la variable B que falta en el segundo trmino y despus
identidad booleana son iguales. se completar la variable C que falta en el primer
trmino.

FIG URA 1.19

Simplificacin de Funciones Booleanas Utilizando los C I R C U I T O
SIM P LIFICA D O
Teoremas del lgebra de Boole.- La ecuacin booleana
de una funcin lgica se la puede obtener de su tabla
de verdad; en general ser posible simplificar esa
ecuacin para obtener la funcin ms simple posible, FIG U R A 1 .1 8 CIR CU ITO NO
SIM P LIFICA D O
la funcin booleana simplificada es la que se
implementar con las compuertas lgicas. La
importancia de la simplificacin se debe a que al IDENTIDAD
reducir el nmero de compuertas se disminuye el nmero
COMPLEMENTOS
de conexiones, el tamao fsico del circuito, la
potencia disipada por el mismo, el costo total e, DISTRIBUTIVA
inclusive, el nmero de errores que pueden
IDEMPOTENCIA
introducirse cuando se implementa el circuito. El
circuito que se implementar es el que tenga el menor DISTRIBUTIVA
nmero de compuertas y el menor nmero de conexiones. COMPLEMENTOS
Una forma de simplificar una ecuacin booleana es IDENTIDAD
mediante el uso de los postulados y teoremas del
lgebra de Boole que se acaba de estudiar. Esto se
El circuito no simplificado, correspondiente a
ilustra con los siguientes ejemplos.
la ecuacin original se muestra en la fig. 1.18 y
la funcin simplificada se indica en el circuito de
Ejemplo 1.- Utilizando compuertas A-O-N, implementar la fig. 1.19; se observa que este ltimo es mucho
la siguiente funcin booleana. Despus simplificar ms sencillo que el circuito sin simplificar. De modo
la funcin, implementarla con compuertas A-O-N. que el circuito de la fig. 1.19 es el que debe
Comparar los dos circuitos. utilizarse en la prctica.

Ejemplo 2.- Utilizando compuertas A-O-N, implementar El circuito no simplificado, correspondiente a

la siguiente funcin booleana. Despus simplificar la ecuacin original se muestra en la fig. 1.20 y
la funcin e implementarla con compuertas A-O-N. la funcin simplificada se indica en la fig. 1.21.
Comparar los dos circuitos. Se observa que el segundo circuito es mucho ms
sencillo que el circuito sin simplificar, ambos
cumplen la misma funcin, sin embargo, el ingeniero
necesariamente debe optar por el segundo [ms
simplificado].
Problemas.- Simplificar las siguientes funciones

booleanas.
FIG U RA 1.2 0 CIR CU ITO N O SIM P LIFICA D O
La funcin simplificada es . Demostrar que
FIG URA 1.21 CIRCUITO Ejemplo.- Determinar la ecuacin booleana del circuito
SIM P LIFICA D O
de la fig. 1.22.

FIG U R A 1 .2 2
FIG U R A 1 .2 3
En el circuito de la fig 1.22, el inversor [com-
puerta 4] genera ; la compuerta AND [2], genera
el trmino ; la compuerta XOR [3], el trmino La salida del circuito de la fig. 1.23 es
; finalmente, la compuerta OR [1], genera la . En la fig. 1.23, un circuito XOR con
funcin: , que es la respuesta.
compuertas NAND, se ve que el nmero de conectivos
que se ha requerido para implementar la compuerta
Universalidad de las Compuertas NAND y NOR .- De XOR, utilizando compuertas NAND, es el mismo que el
la misma manera en que las compuertas A-O-N, cons- que se us con compuertas A-O-N.
tituyen un conjunto completo, la compuerta NAND, por El circuito de la fig. 1.24, con solo 4-compuertas
si sola, constituye un conjunto completo, es decir NAND de 2-entradas, tambin corresponde a una
utilizando exclusivamente compuertas NAND se puede
compuerta XOR, es decir, .
implementar cualquier red lgica, por compleja que
sea. Lo mismo podemos decir de la compuerta NOR.
Ejemplo.- Utilizando solamente compuertas NAND,

implementar la compuerta XOR, cuya funcin est
definida como FIG U R A 1 .2 4
Ejemplo.- Utilizando solamente compuertas NOR,

[Involucin]
implementar la compuerta XOR, cuya funcin est
definida como
[DeMorgan]

variable B, y que dara el trmino ACD, al agrupar

los trminos 2 y 5, tambin se elimina la variable
[Involucin] B, el trmino que queda es , al agrupar los
trminos 1 y 4, se elimina la variable A, el trmino
[DeMorgan] que queda es BCD, as mismo, al agrupar los trminos
5 y 6, se elimina la variable D y el trmino que queda
En la fig. 1.25 se ve que el nmero de compuertas es . Por tanto la funcin en una primera
NOR que se requieren para implementar la compuerta simplificacin quedara como
XOR, es el mismo que el que se us con compuertas
A-O-N o con compuertas NAND [fig. 1.23].
En la ecuacin anterior pueden agruparse los trmino

1 y 2, porque solo cambia la variable C, que es la
que se eliminar. Finamente la funcin simplificada
quedara como
FIG U R A 1 .2 5
Que puede implementarse con compuertas A-O-N. Para
hacerlo con compuertas NAND, puede utilizarse la misma
Ejemplo.- Simplificar la funcin que se indica a metodologa que se utiliz para implementar la funcin
continuacin, implementar la funcin simplificada XOR con compuertas NAND y NOR, que fueron Involucin
con compuertas A-O-N y con compuertas NAND. y el teorema de DeMorgan. De modo que la funcin
booleana para la implementacin con compuertas NAND
queda como
Si se agrupan los trminos 1 y 3 se elimina la

La fig. 1.26 , muestra el circuito implementado
con A-O-N y con NAND. Las compuertas 5 y 6 [NOT], que queda es , puede observarse que el trmino
tambin pueden implementarse con NAND. 2 no puede agruparse con ninguno y por tanto no se
puede simplificar. La funcin simplificada quedara
Ejemplo.- Simplificar la funcin que se indica a como
continuacin, implementar la funcin simplificada
con compuertas A-O-N y con compuertas NOR.
FIG U R A 1 .2 6
FIG U R A 1 .2 7
Si se agrupan los trminos 1 y 3 se elimina la Que puede implementarse con compuertas A-O-N. Para
variable X, lo que genera el trmino , al hacerlo con compuertas NOR, puede utilizarse la misma
agrupar los trminos 3 y 4, se elimina la variable metodologa que se utiliz para implementar la funcin
y, el trmino que queda es [X + Z], y al agrupar los XOR con compuertas NAND y NOR, que fueron Involucin
trminos 3 y 5, se elimina la variable Z, el trmino y el teorema de DeMorgan. De modo que la funcin

booleana para la implementacin con compuertas NOR

quedara como
La fig. 1.27 muestra el circuito implementado con

A-O-N y con NOR. Las compuertas 6, 7 y 8 [NOT],
tambin pueden implementarse con NOR.
Representacin de las variables booleanas.- Para representar FIG U R A 1 .2 9
una variable booleana [en el Laboratorio], por ejemplo

la variable A, se puede utilizar un interruptor y Para poder observar el valor que toma una variable
una resistencia y un voltaje de 5VDC. de salida, por ejemplo la variable Y, se puede
utilizar el circuito de la fig. 1.30, que usa un LED
y un transistor NPN, que funciona como amplificador
Emisor-Comn que trabaja en corte y saturacin.
FIG U R A 1 .2 8
La fig. 1.28, muestra el circuito, de manera que

cuando el interruptor est abierto la variable A toma
el valor 1L y cuando est cerrado la variable A toma
el valor 0L.
Cuando se tiene un grupo de variables booleanas,
se puede usar el circuito que se muestra en la fig. FIG U R A 1 .3 0
1.29 En este caso se utiliza un DIP-Switch de 8
interruptores, con lo que pueden tener hasta 8 Cuando la seal Y [salida de una compuerta AND,
posibles variables [A, B, C, D, E, F, G y H]. por ejemplo] toma el valor 0L el transistor est en

corte y el LED no se enciende, cuando la seal Y = la variable de salida Y. Cada variable auxiliar genera
1L, el transistor se satura aproximadamente a 10mA un producto lgico de las variables de entrada [por
[VCC = 5V] y el LED se enciende. ejemplo, Y4 = CBA], adems tiene un mnimo de 1s y
un mximo de 0s. Por esta razn, a los trminos
Formas Estndar de las Funciones Booleanas.- Se ha generados por cada una de las variables auxiliares
visto que es posible describir una funcin booleana [1s, en la tabla de verdad], se lo denomina trmino
mediante una tabla de verdad que muestra los valores mnimo (minterm).
de la funcin para todas las posibles combinaciones
de 0s y 1s de sus argumentos o variables de entrada. C B A Y Y4 Y3 Y2 Y1 m interm s
De la misma manera, se ha visto que otra forma de O O O O O O O O
O O 1 1 O O O 1
presentar el comportamiento de una funcin es mediante
O 1 O 1 O O 1 O
una ecuacin booleana. En esta seccin se estudiar
O 1 1 O O O O O
cmo obtener una ecuacin booleana que est descrita
por una tabla de verdad. 1 O O 1 O 1 O O
1 O 1 O O O O O
Representacin de una Funcin Booleana Utilizando los 1 1 O O O O O O
1 1 1 1 1 O O O CBA = m 7
1s de la Tabla de Verdad [Minterms].- Para esto se
utilizar el siguiente ejemplo: Disear un circuito
lgico que tiene de 3-variables de entrada [C, B y
A] y una variable de salida [Y], de tal manera que
cuando en las entradas haya un nmero impar de 1s,
la salida [Y] tome el valor 1L, en cualquier otro Puede observarse que en cada uno de los trminos
caso la salida debe ser 0L. Este circuito recibe el generados, estn presentes las 3-variables de entrada,
nombre de detector/generador de paridad. en su forma normal o en su forma complementada. Ahora
bien, la variable de salida Y, corresponde a la suma
Solucin.- La siguiente tabla de verdad muestra el lgica de las 4-variables auxiliares, es decir
comportamiento del circuito lgico pedido. Para re-
solver este problema se han utilizado 4-variables
auxiliares: Y1, Y2, Y3 y Y4, una por cada 1L que tiene

A este tipo de ecuacin booleana, en la que en complemento].

cada trmino estn presentes todas las variables de En la mayora de ocasiones se puede simplificar
entrada, en su forma normal o en su forma una funcin cannica booleana. En el ejemplo
complementada, se la denomina forma estndar o forma propuesto, es posible hacer esto, en cuyo caso la
cannica. En este caso ecuacin simplificada es la que se indica a
continuacin.
FO RM A CA N N ICA D ISYUN TIVA
S U M A D E T R M IN O S M N IM O S [M IN T ER M S ]
Y = ArBrC
SU M A EX P A N D ID A D E P R O D U CTO S
D E SC O M P O S IC I N E N M IN T ER M S
El circuito lgico se indica en la fig. 1.31.

A los minterms, se los representa con una m
[minscula] y un subndice que corresponde al
equivalente decimal del nmero binario del que
proviene; por ejemplo, m1112 / m710. De modo que, en
el ejemplo anterior, la correspondiente ecuacin
tambin se expresa de las siguientes maneras
FIG U R A 1.3 1
En algunos casos es posible generalizar el diseo

de un circuito lgico. De la ecuacin anterior se
En general, una funcin de N-variables de entrada ve que para implementar un detector/generador de
puede tener hasta 2N minterms. Para el caso de 3- paridad impar de mayor nmero de variables de entrada
variables de entrada, los correspondientes minterms puede generalizarse. Por ejemplo para 4-variables
seran: m0, m1, m2, m3, m4, m5, m6 y m7. Cada minterm de entrada [D, C, B, A], la funcin de salida ser
se genera de la siguiente manera: si la variable de
entrada tiene el valor 0L, la variable aparece
complementada; si la variable de entrada tiene el
valor 1L la variable aparece en su forma normal [sin que requiere 3 compuertas XOR como se muestra en la

fig. 1.32. 1 0 1 0
1 1 0 0
1 1 1 1
A los trminos generados por cada uno de los 0s

de la tabla de verdad, se los denomina trmino mximo
FIG U R A 1 .3 2
(maxterm). Puede observarse que en cada uno de los
trminos generados, estn presentes las 3-variables
Representacin de una Funcin Booleana Utilizando los de entrada, en su forma normal [cuando la variable
0s de la Tabla de Verdad [Maxterms].- La funcin correspondiente vale 0L] o en su forma complementada
booleana de un circuito lgico puede escribirse uti- [cuando la variable correspondiente vale 1L]. De ma-
lizando los 0s de la tabla, en vez de los 1s como nera que la ecuacin completa utilizando los 0s de
se hizo anteriormente. En este caso, en lugar de tener la tabla de verdad quedara como se muestra en la
sumas de productos se tienen productos de sumas y siguiente ecuacin.
cada 0 genera un factor en la ecuacin co-
rrespondiente.
Ejemplo.- Disear un circuito digital que dispone Esta ecuacin booleana, tambin es una forma
de 3-entradas [C, B y A] y una salida [Y]. La salida estndar o forma cannica. En este caso
debe ser 1 cuando en las entradas haya un nmero impar
de 1s [detector/chequeador de paridad]. FO RM A CA N N ICA CO N JUN TIVA
P R O D U C TO D E T R M IN O S M X IM O S [M A X T ER M S ]
P RO D U CTO EX P A N D ID O D E SU M A S
C B A Y M a xterm s
D ESCO M P O SICI N EN M A X TER M S
0 0 0 0
0 0 1 1
En general, una funcin de N-variables de entrada
0 1 0 1
puede tener hasta 2N maxterms. Para el caso de 3-
0 1 1 0 variables de entrada, los correspondientes maxterms
1 0 0 1 seran: M0, M1, M2, M3, M4, M5, M6 Y M7. Cada maxterm

se genera de la siguiente manera: si la variable de La tabla de funcin para este convertidor de cdigo
entrada tiene el valor 0L, la variable aparece en se muestra a continuacin. La forma cannica
su forma normal [sin complemento]; si la variable disyuntiva de las ecuaciones de las variables de
de entrada tiene el valor 1L la variable aparece salida se muestran a continuacin.
complementada. A los maxterms, se los representa con
una M [mayscula] y un subndice que corresponde al
equivalente decimal del nmero binario del que
proviene. Tambin puede expresarse de las siguientes
maneras.
Y<C,B,A> = MO.M3.M5.M6 que puede escribirse como
Ejemplo.- Disear un circuito lgico que convierta

un nmero expresado en cdigo binario natural de 3-
bits [B2B1B0] en el cdigo de Gray correspondiente
[G2G1G0]. Obtener las ecuaciones de las variables de o tambin
salida en las formas cannicas conjuntiva y
disyuntiva.
BIN GRAY
B2 B1 B0 G2 G1 G0
0 0 0 0 0 0
0 0 1 0 0 1
cualquiera de estas opciones, representa una forma
0 1 0 0 1 1
cannica disyuntiva.
0 1 1 0 1 0
1 0 0 1 1 0
La forma cannica conjuntiva de las ecuaciones
1 0 1 1 1 1 de las variables de salida son
1 1 0 1 0 1
1 1 1 1 0 0

CA P TU LO 1 - LG E B R A D E B O O LE - 99 - CA P TU LO 1 - LG E B R A D E B O O LE - 1 00 -
Para simplificar estas funciones pueden utilizarse

las leyes y teoremas del lgebra de Boole. En cuyo
caso las funciones simplificadas, seran El circuito
con compuertas XOR, se muestra en la fig. 1.33.
o tambin En es caso, tambin es posible la generalizacin
del diseo. Por ejemplo para implementar un circuito
lgico que convierta un nmero en cdigo binario
natural de 4-bits [B3B B2B1B0] en el cdigo de Gray
correspondiente [G3G2G1G0]. Observando el grupo de
ecuaciones que se obtuvieron antes, se deduce que
o, lo que es lo mismo
todas de estas opciones, representan una forma

cannica conjuntiva.
FIG U R A 1 .3 4 CO D IFICA D O R D E B IN -
A -G RA Y D E 4-B ITS
el circuito se muestra en la fig. 1.34.
Sugerencia.- Disear una red lgica combinacional

que convierta un nmero en cdigo de Gray de 3-bits
FIG U R A 1.3 3 CO D IFICA D O R D E
B IN A R IO N A TU R A L A C D IG O D E
[G2G1G0] en el correspondiente cdigo binario natural
G RA Y D E 3-B ITS

CA P TU LO 1 - LG E B R A D E B O O LE - 1 01 - CA P TU LO 1 - LG E B R A D E B O O LE - 1 02 -
[B2B1B0]. Obtener las ecuaciones de las variables de esto para facilitar la agrupacin de los minterms
salida en las formas cannicas conjuntiva y [o maxterms], de manera que genere la funcin ms
disyuntiva. Implementar el circuito el menor nmero simplificada posible. Para cada variable de salida
de compuertas XOR. Ver si es factible generalizar se debe elaborar un mapa-K. A continuacin se
para mayor nmero de entradas e implementarlas con presentan algunos ejemplos de cmo construir el mapa-
compuertas XOR. K, para diferente nmero de variables de entrada.
Representacin y Simplificacin de Funciones Booleanas Ejemplos con 2-variables

Usando el Mapa de Karnaugh o de Veitch .- El mapa-K
es un mtodo grfico para visualizar de mejor manera
la tabla de verdad [tabla de funcin] de una funcin
booleana. Est diseada de tal manera que facilita
la agrupacin de los trminos mnimos [o maxterms]
que puedan combinarse para obtener la funcin ms
simplificada. Tambin se puede decir que el mapa-K
es un conjunto universal dividido en tantas partes
[subconjuntos] como el mximo nmero de minterms [o
maxterms] pueda tener la funcin booleana. Entonces,
para una funcin de n-variables de entrada, el mapa-K
tendr 2n subconjuntos, donde cada subconjunto Ejemplos con 3-Variables
representa un minterm [o maxterm].
El mtodo de simplificacin mediante el mapa-K,
utiliza los siguientes teoremas bsicos del lgebra
de Boole.
Cuando se elabora el mapa-K, debe tenerse en cuenta

Reglas para la Agrupacin de Trminos Mnimos

1 Las agrupaciones solo pueden ser de 2n cuadros adyacentes,
donde n es cualquier entero positivo inclusive cero.
2 Cada cuadro que contenga un 1L, debe tomarse en cuenta,
por lo menos una vez.
3 Cualquier combinacin deber ser tan grande como sea
posible. As, un cuadro con un 1L, no ser tomado en cuenta
separadamente si se lo puede considerar como parte de 2-
cuadros adyacentes; un grupo de 2-cuadros adyacentes, no
ser considerado separadamente, si se lo puede combinar
en una agrupacin de 4-cuadros adyacentes; etc.
4 A todos los 1s se los debe tomar en cuenta en un mnimo
nmero de grupos de cuadros adyacentes.
Ejemplos con 4-Variables Algoritmo para Encontrar la Funcin Mnima

1 Identifique con un crculo todos los cuadros que tengan
un 1L y que no puedan combinarse con ningn otro
cuadro.
2 Identifique todos los cuadros que tengan un 1L que
puedan agruparse slo con otro cuadro. Use este par
para formar grupos de dos cuadros.
3 Identifique todos los cuadros que puedan combinarse en
grupos de cuatro de una sola manera, siempre que todos
los cuadros no hayan sido cubiertos por las
agrupaciones del paso 2. Use estos cuadros para formar
grupos de 4-cuadros. Deje los cuadros que puedan
combinarse en ms de una forma hasta ms tarde.
4 Repita el proceso de combinacin para grupos de 8-
cuadros, siempre y cuando todos los cuadros del grupo
no hayan sido tomados en cuenta antes [en otras
agrupaciones].

5 Luego investigue los cuadros a los que no se les haya

nunca ocurran, [esto puede deberse a algunas
asignado un grupo. Arbitrariamente forme los grupos restricciones de las entradas].
ms grandes que se puedan formar y que cubran la
mayora de los cuadros no cubiertos. Aada los su-
ficientes trminos hasta que todos los cuadros estn
cubiertos.
Cuando se presenta este tipo de situacin, se dice

que esa salida no est especificada. Esto se indica
anotando una X o con una d del ingls dont care
[como valor funcional, en vez de 0 o 1] en la tabla
de verdad o en el mapa-K.
En los ejemplos anteriores, se puede ver que el
diseador de circuitos puede hacer que una condicin
no importa sea 0 o 1 para producir la funcin lgica
ms simplificada [de acuerdo a lo que ms convenga
en una funcin dada]. De la misma manera, se ve que
no es necesario utilizar todas las condiciones no
importa, sino exclusivamente aquellas que contribuyan
a la mxima simplificacin de la funcin.
Funciones Incompletamente Especificadas.- Cuando se
disea un circuito lgico, hay ocasiones en las cua- Otros ejemplos
les, ciertas condiciones de las entradas no producirn
ningn efecto en las salidas, en este caso, no
importa si la salida es un 0 o un 1. En otros casos,
puede darse que ciertas condiciones de las entradas

[la asignacin inversa tambin es vlida]. Una vez

obtenida la tabla, el siguiente paso consiste en
simplificar la funcin, utilizando cualquiera de los
mtodos de simplificacin que el usuario conozca,
lo importante es obtener el circuito ms simplificado,
que utilice el menor nmero de compuertas y de CIs.
Finalmente se implementa el circuito simplificado.
Diseo de Circuitos Combinacionales.- Los circuitos Los dispositivos lgicos para el diseo combinacional
combinacionales, como se indica en la fig. 1.35, son las compuertas [conectivos] que se han estudiado
pueden tener algunas variables de entrada [desde X0 [A-O-N, NAND o NOR].
hasta Xn] y algunas variables de salida {desde Y0
hasta Ym}. Cada una de las salidas depende Ejemplo.- Disear un circuito lgico que acepte un
exclusivamente del valor actual de las variables de dgito decimal codificado en binario [BCD] y cuya
entrada. salida est expresada en Exceso-3 [fig. 1.36].
FIG U R A 1 .3 5 C IR C U ITO L G IC O FIG U R A 1.3 6 CO N VER TID O R D E

CO M B IN A CIO N A L B CD -A -EXCESO D E 3
El proceso de diseo empieza por el planteamiento En la tabla de funcin se ve que, a pesar de que
del problema, en forma clara y bien definida. Con el cdigo BCD solamente acepta las diez primeras
esa informacin se elabora una tabla de funcin, en combinaciones de 0s y 1s, se muestran todas las 16-
la que se indicar con 1L cuando se cumple la combinaciones posibles de las variables de entrada,
condicin del planteamiento y con 0L cuando no cumple las condiciones de entrada que no corresponden al

cdigo BCD, se expresan como condiciones no importa

en la salida correspondiente. Se procede de esta mane-
ra para obtener las ecuaciones ms simplificadas,
tambin se observa que en las variables de salida
se ha usado condiciones no importa en las
combinaciones no vlidas del cdigo BCD.
B CD EX C-3
D C B A Z Y X W
0 0 0 0 0 0 1 1
0 0 0 1 0 1 0 0
0 0 1 0 0 1 0 1
0 0 1 1 0 1 1 0
0 1 0 0 0 1 1 1
0 1 0 1 1 0 0 0
0 1 1 0 1 0 0 1
0 1 1 1 1 0 1 0 El circuito combinacional que genera el cdigo

1 0 0 0 1 0 1 1 Exceso-3, a partir de cdigo BCD, se muestra en la
1 0 0 1 1 1 0 0 fig. 1.37.
1 0 1 0 X X X X
NO 1 0 1 1 X X X X
E X IS -
1 1 0 0 X X X X
TEN
1 1 0 1 X X X X
EN
BCD 1 1 1 0 X X X X
1 1 1 1 X X X X
Los siguientes mapas-K permiten obtener las

ecuaciones booleanas simplificadas del circuito que
se est diseando.

2) Simplificar las siguientes funciones lgicas.

Implementar las funciones originales y las
simplificadas con compuertas A-O-N y con compuertas
NAND.
C:\~ \D IG ITA LES \S D -Cp 1 B C.w p d
Revisin : Sep tiem b re - 2 00 8
FIG U R A 1.3 7 CO N VER TID O R D E B CD - A - EX C-3
Problemas propuestos.-
1) Demostrar la universalidad de las compuertas NOR.
2) Utilizando exclusivamente los teoremas del lgebra

de Boole, simplificar las siguientes funciones
lgicas. Implementar las funciones originales y
las simplificadas con compuertas A-O-N.

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I - 1 14 -
Dispositivos DEFINICIONES
Lgicos MSI Circuitos SSI [Small Scale Integration = Integracin

en Pequea Escala].- Este grupo incluye las
(Dispositivos Lgicos con Salidas Mltiples)
compuertas y los flip-flops elementales. Para el
diseo con estos elementos hay que tomar en cuenta
Hasta aqu se han estudiado los conectivos lgicos
el nmero de compuertas y flip-flops que se
[compuertas] bsicos y se los ha utilizado para
utilizarn en un circuito digital dado. Esta
implementar circuitos digitales combinacionales
tecnologa hace nfasis en la necesidad de
simples. Los circuitos que se estudiarn en este
simplificar o minimizar el nmero total de compuertas
captulo se los clasifica como circuitos lgicos
y FFs requeridos. Generalmente cada circuito
combinacionales porque, en cualquier instante, el
integrado [CI], contiene desde una hasta alrededor
nivel lgico de la salida depende de la combinacin
de 12 compuertas o una circuitera de igual
de los niveles lgicos presentes en las entradas.
complejidad.
Un circuito combinacional no tiene caractersticas
de memoria, es decir, su salida slo depende del
valor actual de sus entradas. Dispositivos MSI [Medium Scale Integration =
Mediante el uso de compuertas bsicas se pueden Integracin en Mediana Escala].- Es un concepto
implementar circuitos combinacionales ms complejos utilizado para definir un subsistema o un sistema
que realizan funciones prcticas como suma aritmtica funcional completo, implementado en un mismo
binaria, comparacin de la magnitud de dos operandos, microcircuito [CI]. Se considera que este tipo de
etc. Estas y otras funciones se encuentran integracin contiene de 12 a 100 compuertas o el
disponibles en el mercado en forma de CIs y reciben equivalente a una circuitera de igual complejidad.
el nombre genrico de dispositivos lgicos MSI. Con Comprende, entre otros: decodificadores,
la aparicin de este tipo de integracin, el mtodo multiplexers, contadores, comparadores de magnitud,
tradicional de diseo digital, queda limitado. El sumadores, registros de desplazamiento, etc.
diseo con CIs MSI se basa en el conocimiento de Generalmente el diseo debe ajustarse a los circuitos
las funciones disponibles en el mercado y la forma MSI existentes.
de utilizarlas eficazmente.
Dispositivos LSI [Large Scale Integration = Integracin

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I - 1 15 - CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I - 1 16 -
en Gran Escala].- Este es un concepto utilizado para controladores de muy alta capacidad que trean
definir un subsistema o un sistema funcional completo incluidos: memoria de programa, memoria de datos
ms grande, fabricado en un mismo microcircuito. y puertos de entrada/salida. Tienen un equivalente
Se considera que contiene desde 100 hasta 10000 de ms de 1000 000 de compuertas.
compuertas o circuitos de similar complejidad.
Comprende las memorias -RAM, ROM y PLAs. En Dispositivos Combinacionales MSI.- Dentro de los
este caso hay que tomar en consideracin el nmero dispositivos MSI comerciales, en este captulo se
de bytes de memoria y el nmero de elementos de estudiarn, de entre los ms importantes, los
soporte. Este mtodo de diseo reemplaza toda una siguientes.
circuitera lgica por elementos de memoria.
% Decodificador de BCD-a-7 segmentos

Dispositivos VLSI [Very Large Scale Integration = % Sumador Aritmtico Binario
Integracin en muy Alta Escala].- Son circuitos % Multiplexer digital
lgicos muy complejos con un equivalente de 10000 % Demultiplexer/Decoder
a 100000 compuertas bsicas. Esta tecnologa % Codificadores de prioridad
comprende los microprocesadores y los micro- % Comparadores de magnitud
controladores. Para disear con circuitos VLSI hay % Chequeador/Generador de paridad
que tomar en cuenta el nmero de instrucciones y

el nmero de circuitos de soporte. Se podra decir Decodificadores de BCD-a-7 Segmentos.- Una gran parte
que es un dispositivo inteligente, controlado por del equipo digital cuenta con algn medio para
un programa almacenado en una memoria. presentar informacin de manera que el operador o
el usuario puedan entenderla fcilmente.
Dispositivos ULSI [Ultra Large Scale Integration =
Integracin en Altsima Escala].- Microprocesadores
y microcontroladores de mayor capacidad y
complejidad. Tienen un equivalente de ms de 100000
compuertas.
FIG UR A 2.1
A rreglo de 7
Dispositivos GSI [Giga Scale Integration].- Micro- seg m en tos

Esta informacin por lo general es de carcter segmentos del display. Estos ctodos deben ser
numrico [aunque puede ser alfanumrica]. Una forma comandados por un decodificador de 7-segmentos, que
sencilla de mostrar informacin numrica utiliza enviar la informacin necesaria para que se
un arreglo de 7-segmentos [a, ..., g], como el que enciendan los segmentos adecuados para la formacin
se muestra en la fig. 2.1; con este arreglo se pueden de cada dgito decimal, como se muestra en la tabla
formar los dgitos del 0 al 9; para esto, de funcin del CI-7446/47. Para evitar que el LED
normalmente, se emplea un LED para cada segmento. se destruya, se requiere limitar la corriente que
Para formar los respectivos dgitos, algunos LEDs circula por l, para ello, generalmente se utiliza
se encienden, mientras que otros permanecen apagados. una resistencia de 330 aproximadamente para cada
Para comandar el encendido y apagado de los LEDs, segmento [7 resistencias en total].
se emplean decodificadores. Un circuito lgico muy
utilizado para comandar un display de 7 segmentos
y presentar valores decimales es el decodificador
de BCD-a-7 segmentos. Existen dos tipos de arreglo,
por tanto, hay dos tipos de decodificadores de BCD-a-
7 segmentos: 1) los nodos de los 7 LEDs que forman
el arreglo estn conectados en un mismo punto
[display de 7 segmentos de nodo comn] y 2) los
ctodos de los 7 LEDs que forman el arreglo estn
conectados en un mismo punto [display de 7 segmentos
de ctodo comn]. Cada uno de estos arreglos requiere
un decodificador especial.
Decodificador de BCD-a-7 Segmentos de nodo Comn (CI-

7446/47).- Este tipo de decodificador [fig. 2.2]
sirve para comandar un display de 7-segmentos de
nodo comn, [fig. 2.3]. Todos los nodos estn
conectados a VCC [+5V], mientras que los ctodos son
FIG U R A 2 .2 CI-7 4 46 /4 7 D E CO D IFICA D O R D E B C D A 7-
independientes y representan cada uno de los S EG M E N TO S D E N O D O C O M N

(Ripp le-B lanking -Inp ut), debe estar abierta o alta si no se desea blanq uear
un ce ro d ecim a l.
N ota 2 . Cu an do se ap lica u n nivel lg ico b ajo d irecta m en te a la en tra d a B la nkin g-
In pu t (B I), tod a s la s sa lid a s d e los se g m en tos se ap a ga n, sin im p orta r
el nive l d e cua lq uiera d e la s entra d a s.
N ota 3. Cua nd o la entra d a R ip p le-B la nking Inp ut (R B I) y la s entra d a s D , C, B y
A estn en un nivel b a jo con la entra d a p rueb a d e l m p a ra s (La m p Te st,
LT) en n ivel alto, tod a s la s sa lid a s d e los seg m en tos p a sa n a ap a ga d o
FIG U R A 2 .3 A RREGLO DE 7 LEDs CUYO S NO DO S ES T N (Off) y la salida Ripple-Blanking Output (RBO) pasa a un nivel bajo (condicin
C O N E C TA D O S A U N P U N T O C O M N d e resp uesta ).
N ota 4. Cua nd o la sa lid a B la nking In p u t/R ip ple B la nking O utput (B I/R B O ) est
a b ierta o se m a ntien e en u n nivel alto y se ap lica u n nivel b ajo a la en tra d a
DECIMAL EN TR A D A S B I/ SA LID A S La m p -Te st, tod a s la s sa lid a s d e los se g m e n tos se e n cie n d en (O n ).
O N O TA
LT D C B A BO a b c d e f g
FUNCIN RBI
En la tabla anterior [del CI-7447], O = On,
O 1 1 0 0 0 0 1 O O O O O O F
F = oFf. La fig. 2.4 muestra los resultados que se
1 1 X 0 0 0 1 1 F O O F F F F
2 1 X 0 0 1 0 1 O O F O O F O
obtienen en el display para las diferentes
3 1 X 0 0 1 1 1 O O O O F F O combinaciones binarias de las entradas: D = 8, C
4 1 X 0 1 0 0 1 F O O F F O O = 4, B = 2 y A = 1, de acuerdo con la tabla del CI-
5 1 X 0 1 0 1 1 O F O O F O O 7447.
6 1 X 0 1 1 0 1 F O O O O O O
7 1 X 0 1 1 1 1 O F O F F F F
1
8 1 X 1 0 0 0 1 O O O O O O O
9 1 X 1 0 0 1 1 O O O F F O O
1O 1 X 1 0 1 0 1 F F F O O F O
11 1 X 1 0 1 1 1 F F O O F F O
12 1 X 1 1 0 O 1 F O F F F O O
13 1 X 1 1 0 1 1 O F F O F O O
14 1 X 1 1 1 O 1 F F F O O O O
15 1 X 1 1 1 1 1 F F F F F F F
BI X X X X X X 0 F F F F F F F 2 FIG U R A 2 .4 R E SU LTA D O D E LO Q U E S E V E E N EL D IS P L A Y C UA N D O S E
IN G R ESA UN C D IG O B IN A R IO D E 4-B its
RBI 1 0 0 0 0 0 0 F F F F F F F 3
LT 0 X X X X X 1 O O O O O O O 4
TA BLA D E F UN C I N D E L C I-7446/47
N ota 1 . La e n tra d a B I (B la n kin g -In p u t) p u e d e e sta r a b ie rta o m a n te n id a e n u n

nivel lg ico a lto, cua nd o en la sa lid a se necesita n la s funciones 0-1 5 . RB I

FIGURA 2.5 FORM A DE CONECTAR UN DECODIFICADOR

D E B C D -A -7 S EG M E N TO S D E N O D O C O M N
La fig. 2.5 muestra la conexin del decodificador

CI-7447 con un display de 7 segmentos de nodo-comn
[las resistencias son para limitar la corriente que
circula por los LEDs]. Se observa que cuando no se
utilizan las entradas LT, RBI y RBO, se las conecta
a VCC.
Decodificador de BCD-A-7 Segmentos de Ctodo Comn (CI-

7448).- Este decodificador [fig. 2.6] sirve para
comandar un display de 7-segmentos de ctodo comn,
como se muestra en la fig. 2.7. Todos los ctodos FIG U R A 2 .6 C I- 7 4 4 8 D E C O D IF IC A D O R D E B C D A 7-
S EG M E N TO S D E C T O D O C O M N
estn conectados a tierra [GND], mientras que los
nodos son independientes y representan cada uno
de los segmentos del display. Al igual que antes,
tambin es necesario limitar la corriente que circula
por el LED que se enciende, para ello se utiliza
una resistencia de 330 aproximadamente para cada
segmento.
FIG U R A 2 .7 A R R E G L O D E 7 L E D s C U Y O S C TO D O S E S T N
C O N E C TA D O S A U N P U N T O C O M N

La fig. 2.8 muestra la forma de conectar el decodificador de BCD-a-7 segmentos; en esos casos
decodificador CI-7448 con un display de 7 segmentos se utilizan los arreglos de displays en forma
de ctodo-comn. Tambin aqu se observa que cuando multiplexada. Un ejemplo se muestra en la fig. 2.9,
no se utilizan las entradas LT, RBI y RBO, se las en la que se han ensamblado 4-displays de 7-segmentos
conecta a VCC. de ctodo comn. Aqu, los segmentos a de cada
display estn conectados en forma comn, lo que mismo
ocurre con los segmentos b, c, etc.
FIG U R A 2 .8 C O N E X I O N E S D E U N D E C O D IF IC A D O R
BCDA-7 SEGMENTOS DE CTODO COMN
FIG U R A 2 .1 0 C O N E X IO N E S D E U N A R R EG LO D E D ISP L A Y S D E C T O D O
COM N
FIG UR A 2.9 A RR EG LO D E 4 D isplays

En este tipo de display, slo debe encenderse
un dgito cada vez, mientras que los otros estn
Displays Multiplexados.- En muchas ocasiones es apagados o desactivados, para comandar esta
necesario comandar varios displays pero con un slo situacin, se utilizan transistores NPN, conectados

en la forma que se muestra en la fig. 2.10. El chip, el decodificador y las resistencias limitadoras
contador mdulo-4, conjuntamente con el decodificador de corriente. Este es un CI muy prctico porque ocupa
de 2-a-4, sirve para asegurar que slo se active poco espacio y disminuye las conexiones externas,
uno de los displays, mientras los otros permanezcan la desventaja es que resulta costoso. En el mercado
apagados. El arreglo de 4-MUX de 2-a-1 sirve para existen algunos tipos de tales dispositivos.
permitir el ingreso de nueva informacin BCD cuando
la entrada de seleccin est en 1L o para mostrar Til311 Display Hexadecimal con Decodificador.- El display
la informacin previamente almacenada en la memoria y la lgica MSI-TTL se encuentran en el mismo CI.
FIFO [First In - First Out], cuando la entrada de Contiene un retenedor de 4-bits, un decodificador,
seleccin es 0L. La informacin para cada display y un arreglo de 4x 7 LEDs para los caracteres y 2-LEDs
sale de la memoria FIFO y debe ingresar por las ms para punto decimal [dp] comandados externamente
entradas [D, C, B, A] del decodificador, la memoria [fig. 2.12]. Este decodificador acepta un nmero
debe estar sincronizada con el contador comandado binario de 4-bits y muestra la informacin en
por el reloj [oscilador] de barrido libre. hexadecimal.
FIG U R A 2 .1 2 TIL3 1 1
Descripcin de los pines

FIG U R A 2 .1 1
Pin 1 Fuente de polarizacin para los LEDs [VCC]
Pin 2 Retenedor para la entrada del dato B [Latch Strobe]

Displays con Decodificador Incluido.- La fig. 2.11 muestra
Pin 3 Retenedor para la entrada del dato A
un display de 7-segmentos que incluye, en el mismo
Pin 4 LED para el punto decimal [izquierda]

Pin 5 Retenedor para habilitar la entrada Los datos de estas entradas ingresan
Retenedores para las a los retenedores cuando la entrada
Pin 6 Omitido [No se utiliza] 12, 13,
entradas de datos [D, de habilitacin est en 0L. La
Pin 7 Tierra comn [GND] 2, 3
C, B, A] ponderacin de estas entradas es:
Pin 8 Entrada para blanqueo [Blanking Input] D = 8; C = 4; B = 2; A = 1
Pin 9 Omitido [No se utiliza] Estos LEDs no estn conectados a

la lgica del chip. Si se utiliza un
Pin 10 LED para el punto decimal [derecha]
LEDs para el punto punto decimal, se debe conectar una
4, 10
Pin 11 Omitido [No se utiliza] decimal resistencia externa u otro mecanismo
Pin 12 Retenedor para la entrada del dato D de limitacin de corriente en serie con
el pin.
Pin 13 Retenedor para la entrada del dato C
Esta conexin permite usar una
Pin 14 Fuente de polarizacin para la lgica MSI-TTL [VCC]
Fuente de polarizacin fuente DC regulada separada para
1
para los LEDs polarizar los LEDs, o se puede
FU N CI N P IN N D ESCR IP CI N
conectar externamente a VCC .
Cuando es 0L, el dato en los Fuente de polarizacin

14 Conexin a VCC para la lgica del chip.
retenedores de datos sigue las para la lgica
variaciones de los datos de entrada. Este es el terminal negativo para toda
Retenedor para Cuando es 1L, el dato de los la lgica interna y para los LEDs de
Tierra comn [GND] 7
habilitar la entrada [LS 5 retenedores no cambia. Si se los caracteres, excepto para los
= Lactch Strobe Input] blanquea el display y entonces se lo puntos decimales.
restablece, mientras la entrada de
habilitacin est en 1L, se vuelve a
presentar el carcter anterior.
Cuando es 1L, el display se blanquea
sin importar el nivel de las otras
entradas. Cuando es 0L, se muestra
Entrada para blanqueo
8 un carcter que est determinado por
[BI = Blanking Input]
el dato de los retenedores. La entrada
FIG U R A 2 .1 3 R E S ULTA D O S E N E L T IL 3 1 1 ,
de blanqueo puede utilizarse para
D ISP LA Y H EX A D ECIM A L
modular la intensidad.
Los resultados que se observan en el display

TIL311 para los valores de los datos binarios en

los retenedores de entrada se muestran en la fig. externa.

2.13.
Manejo de un LCD.- Un segmento LCD se activa
Dispositivos de Cristal Lquido (Liquid Crystal Device LCD).- cuando se le aplica un voltaje ac entre el segmento
Los displays del tipo LCD [fig. 2.14] requieren de y el plano posterior y se apaga cuando no hay
una seal alterna de bajo voltaje [3 - 15 VRMS] y voltaje entre esos terminales. En vez de generar
de baja frecuencia [25 - 60 Hz], consumen muy poca una seal ac para un segmento, es prctica comn
energa. producir el voltaje requerido aplicando ondas
cuadradas desfasadas entre el segmento y el plano
posterior, como se muestra en la fig. 2.15.
FIG U RA 2 .1 4 D ISP LA Y
LC D
El voltaje ac que se necesita para encender un

segmento, se aplica entre el segmento y el plano
posterior, que es comn a todos los segmentos. El
segmento y el plano posterior forman un capacitor
FIG UR A 2.15 FO RM A D E CO M A N D A R UN SEG M ENTO
que requiere muy poca corriente si la frecuencia LC D
ac se mantiene baja, no inferior a 25Hz, porque esto

producira un parpadeo visible. Puesto que necesitan Una onda cuadrada de 40Hz se aplica al plano
mucha menos energa que los LEDs, los LCDs se posterior y tambin a la entrada de una compuerta
utilizan ampliamente en dispositivos que trabajan XOR. La otra entrada a la compuerta XOR sirve para
con bateras. Los LCDs no emiten luz slo la comandar el encendido y apagado del segmento.
reflejan, por eso requieren una fuente de luz Cuando la entrada de comando est en un nivel bajo

(0L), la salida de la XOR ser exactamente la misma Los cristales lquidos son conjuntos de molculas orgnicas
que la onda de entrada de 40Hz; la diferencia de transparentes y alargadas que tienden a formar redes regulares,
potencial entre el segmento y el plano posterior pero que se deforman fcilmente. Adems, poseen otras
(Vsp) es cero, entonces el segmento se apaga. caractersticas elctricas y pticas, las propiedades de la luz
Cuando la entrada de comando est en un nivel alto que atraviesa una capa de cristal lquido dependen de la
orientacin de la molcula. La caracterstica elctrica proporciona
(1L), la salida de la compuerta XOR es el complemento
el medio para hacer girar las molculas mediante la aplicacin
de la onda de entrada de 40Hz, entonces la diferencia
de un campo elctrico.
de potencial entre el segmento y el plano posterior
vara entre +5V y -5V a una frecuencia de 40Hz, esta
seal permite el activado del segmento. Dispositivos de Cristal Lquido .- El trmino cristal lquido
La fig. 2.16 muestra un display LCD comandado presenta una ambigedad en su nombre que concuerda
por un decodificador de BCD-a-7 segmentos tipo plenamente con su cualidad de ser una sustancia que exhibe
al mismo tiempo caractersticas de lquido y de slido. Esto
MOSFET.
se debe a que las molculas de este tipo de sustancia pueden
desplazarse unas respecto de otras con mucha facilidad [como
en un lquido], pero aun as, tienden a conservar una orientacin
comn, de manera anloga a lo que pasa en un slido cuando
forma estructuras cristalinas. Tienen la facultad de presentar
caractersticas electro-pticas, que fueron descubiertas por
el ao 1970, estas propiedades que presentan algunos lquidos
forman cristales que polarizan la luz cuando se los somete a
la accin de un campo elctrico. El mbito de aplicaciones es
muy amplio: relojes digitales, calculadoras, instrumentos de
medida, monitores de computadores, etc.
Displays de Plasma.- [Plasma Displays Panel PDP] de manera simple,

una celda de plasma ac consiste de dos placas de vidrio separadas
FIG U RA 2.1 6 CIR CU ITO P A RA CO M A ND A R UN D ISP LA Y D E CR ISTA L por un espacio lleno de gas. En la superficie interior de las placas
LQ U ID O hay dos conjuntos, horizontal y vertical, de electrodos transparentes
cubiertos con una delgada capa aislante.

Esto crea un display monocromtico ntido que tiende a emitir un 1 1 0 1 Carry [Exceso]
brillo desde el naranja hasta el azul una vez que se excita al gas 0 1 0 1 A = A3 A2 A1 A0
encerrado; el color depende de la mezcla de gas. Para aadir color,
en cada celda se pone algn compuesto de fsforo que emite el color
1 1 0 1 B = B3 B2 B1 B0
deseado cuando incide luz ultravioleta. Los compuestos de fsforo Exceso final 0 0 1 0 S = CO S3 S2 S1 S0
estn separados por pequeos surcos de modo que cuando se aplica
voltaje a una capa de fsforo, las otras capas no se excitan a menos
que as se desee. Las TV de pantalla plana crean imgenes utilizando En la operacin aritmtica del ejemplo anterior,
una matriz plana y fija de forma cuadrada o rectangular de pixeles se puede observar que lo primero que se suma son
[Picture Elements]. Las imgenes que se forman de esta manera, los bits menos significantes [B0, A0] lo que genera
son muy ntidas porque la informacin del color y la luz de la pantalla
una suma parcial, que es lo que se escribe [S0] y
se controla digitalmente a nivel de pixel [un punto de la pantalla].
Cada sub-pixel individual, se enciende o se apaga con su propio un exceso parcial [carry] que se lleva a la siguiente
electrodo. Controlando cuidadosamente el voltaje aplicado, la intensidad columna. Para la suma de los siguientes bits, se
de cada sub-pixel puede tener un rango de 256 tonos. Combinando suman los bits de Ai y Bi correspondientes ms lo
los 3 sub-pixeles, se genera una paleta de 16,7 millones de colores;
que se trae de la columna anterior Ci. El exceso
[256 tonos de rojo x 256 tonos de verde x 256 tonos de azul]. Este
increible nivel de precisin, junto con una pantalla totalmente plana, final es parte de la respuesta.
permite que la TV tenga una imagen geomtrica perfecta y enfocada
de arriba hacia abajo y de esquina a esquina. Otra ventaja de este
tipo de pantallas es que no se ven afectadas por campos elctricos.
Sumador Aritmtico Binario.- Una de las operaciones

bsicas que realiza un computador es la suma
aritmtica, en base a la cual se pueden realizar
operaciones matemticas ms complejas como
multiplicacin, divisin, exponenciacin,
FIG U R A 2.1 7 SU M A D O R B IN A R IO D E 4-B its
integracin, diferenciacin, etc., de ah que resulte
importante conocer cmo funciona y cmo disear este
dispositivo. Para ello se realizar un ejemplo de Esta operacin puede visualizarse de mejor manera
una suma binaria de dos nmeros de 4-bits cada uno, con el diagrama de bloques de la fig. 2.17, como
como se indica a continuacin. puede verse, el primer bloque del sumador tiene dos
entradas de datos: A0 y B0 y dos salidas: S0 y un
exceso parcial CO que ingresa al siguiente bloque, diagrama de bloques se muestra en la fig. 2.20, se
por eso recibe el nombre de medio sumador [Half- disea en base a la tabla de funcin correspondiente.
Adder]; los otros bloques todos ellos tienen tres
entradas de datos: Ai, Bi [bits de A y B] y Ci [exceso Ci Bi Ai Si Co
parcial de la columna anterior] y generan dos 0 0 0 0 0
salidas: Si y Co, cada uno de ellos recibe el nombre 0 0 1 1 0
0 1 0 1 0
de sumador completo [Full-Adder].
0 1 1 1
En primer lugar se realizar el diseo del medio
1 0 0 1 0
sumador [fig. 2.18], para esto se utilizar la tabla
1 0 1 0 1
de funcin que se indica a continuacin.
1 1 0 0 1
1 1 1 1 1
BO AO S CO De aqu se deduce que
O O O O
O 1 1 O
1 O 1 O
1 1 O 1
FIG U R A 2.2 1 S UM A D O R CO M P LETO CO N CO M P U ER TA S N A N D
De la tabla se obtienen las ecuaciones booleanas

para las funciones de salida.
F IG U R A 2 .1 9 SUM ADOR B IN A R IO CO N
CO M P U ER TA S N A N D
La fig. 2.19 muestra el circuito lgico del medio

sumador con compuertas NAND.
De igual manera, el sumador completo, cuyo

El circuito lgico de un sumador completo, se obtiene del cuarto bit. Los sumadores se disean
utilizando compuertas NAND, se muestra en el diagrama de manera que los niveles lgicos de las entradas
de la fig. 2.21. y las salidas, incluso el carry, estn en su forma
verdadera. Diseados para media y alta velocidad,
CI-7483 y CI-74283.- Con los sumadores medio y completo los circuitos utilizan lgica TTL [Lgica Transistor-
se puede implementar un sumador de cualquier nmero Transistor] de alta velocidad y alto fan-out, pero
de bits. En el mercado existen sumadores aritmticos son compatibles con las familias DTL. La siguiente
binarios para nmeros de 4-bits, el CI-7483, cuya es la tabla de verdad del sumador de 4-bits.
distribucin de pines se muestra en la fig. 2.22
[el CI-7483 (superior) y el CI-74283 (inferior) es SA LID A S
el mismo, pero con una distribucin de pines CU A N D O CU A N D O

EN TR A D A S CO = 0 CO = 1
deferente]. CU A N D O CU A N D O
C2 = 0 C2 = 1
A1 B1 A2 B2 1 2 C2 1 2 C2
A3 B3 A4 B4 3 4 C4 3 4 C4
0 0 0 0 0 0 0 1 0 0
1 1 0 0 1 0 0 0 1 0
0 0 0 0 1 0 0 0 1 0
1 1 0 0 0 1 0 1 1 0
0 0 1 0 0 1 0 1 1 0
1 1 1 0 1 1 0 0 0 1
FIG U R A 2.2 2 SU M A D O R ES A R ITM TICO S B IN A R IO S D E 4-B its 0 0 1 0 1 1 0 0 0 1
1 1 1 0 0 0 1 1 0 1
0 0 0 1 0 1 0 1 1 0
1 1 0 1 1 1 0 0 0 1
En realidad, este CI dispone de 4-sumadores
0 0 0 1 1 1 0 0 0 1
completos, lo que facilita la construccin de
1 1 0 1 0 0 1 1 0 1
sumadores binarios de mayor nmero de bits. Estos
0 0 1 1 0 0 1 1 0 1
sumadores completos realizan la suma de 2-nmeros
1 1 1 1 1 0 1 0 1 1
de 4-bits. Las salidas de suma [S], se proporcionan 0 0 1 1 1 0 1 0 1 1
para cada bit y el exceso [carry] resultante [CO] 1 1 1 1 0 1 1 1 1 1

tiempo para generar el carry final.

La caracterstica full look ahead [exceso
anticipado (adelantado)] del CI-7483 en los 4-bits Sumador - Restador.- Mediante el uso del CI-7483,
para generar el carry final, tpicamente es de 10ns. se puede implementar un circuito que, en base a una
Estos circuitos se fabrican con inversin-simple, seal externa, pueda sumar cuando la seal externa
circuitos de conexin darlington con carry serial sea 0L o restar cuando la seal externa valga 1L.
de alta velocidad dentro de cada bit. La fig. 2.24 muestra una forma de hacerlo [comple-
mento a 2].
Aplicaciones del Sumador en CI.- Como aplicaciones
prcticas del CI-7483 se estudiarn los siguientes
casos: a) Sumador binario de 8-bits; b) Sumador-
Restador de 4- y 8-bits [incluido el signo] y c)
Sumador BCD de 1- y 2-dgitos BCD.
FIG U R A 2 .2 4 S U M A D O R -R E STA D O R D E N M E R O
D E 4-B its [IN CLUID O EL SIG N O ] EN CO M P LEM ENTO
a 2
FIG U R A 2.23 SU M A D O R B IN A R IO D E 8-B its
Sumador Binario de 8-bits.- Para implementar este En este caso la magnitud de los nmeros est
circuito digital se requieren dos CI-7483, conectados definida por los 3-bits menos significantes, el bit
de la forma que se indica en la fig. 2.23. De esta ms significante, en realidad, representa el signo
manera se puede expandir el nmero de bits del [S] de A, B y de la respuesta respectivamente. Las
sumador, el problema que se acumula el retardo de compuertas XOR, permiten dejar que el valor de B

pase sin complemento cuando la entrada de comando el resultado de la suma de A y B sea menor que 10
sea 0L [suma] y que se complemente el valor de B y sumar 6 [01102] cuando el resultado es mayor que
cuando la entrada de comando sea 1L [resta]. En el 9, este procedimiento recibe el nombre de Ajuste
circuito de la fig.2.24, la respuesta est limitada Decimal [Decimal Adjust DA].
a 7 y est expresada en complemento a-2.
La fig. 2.25 es un Sumador-Restador para nmeros CO S3 S2 S1 SO D. A.
de 8-bits, la letra S representa el signo de los O O O O O O
O O O O 1 O
nmeros A, B y de la respuesta que se limita a 127.
O O O 1 O O
O O O 1 1 O
O O 1 O O O
O O 1 O 1 O
O O 1 1 O O
O O 1 1 1 O
O 1 O O O O
O 1 O O 1 O
O 1 O 1 O 1
O 1 O 1 1 1
O 1 1 O O 1
O 1 1 O 1 1
O 1 1 1 O 1
O 1 1 1 1 1
FIG UR A 2.25 SUM A D O R-RESTA D O R D E N M E R O S D E 8B its [IN CLUID O EL 1 O O O O 1
S IG N O ] EN CO M P LEM EN TO a 2
1 O O O 1 1
1 O O 1 O 1
Sumador BCD.- Muchas veces se deben realizar

operaciones aritmticas con datos expresados en BCD La tabla anterior muestra todos los posibles
y se requiere un resultado tambin BCD. Sin embargo, resultados que se obtendran al sumar dos nmeros
el sumador solo produce resultados en binario natural de 1-dgito BCD cada uno. Mediante el uso del Mapa-K
y no en BCD como se necesita. Para obtener el valor se deduce la ecuacin booleana de la funcin para
BCD correcto se requiere hacer un ajuste. El el DA. Despus de realizar las agrupaciones
algoritmo consiste en sumar el valor 0 [00002] cuando adecuadas, el ajuste decimal est dado por la

siguiente ecuacin. en la fig. 2.26, las veces que sea necesario. La

salida D.A. [carry] es parte de la respuesta, no
DA = S3S2 + S3S1 + CO, o tambin as la salida CO del CI-7483 que realiza el ajuste
decimal.
DA = S3(S2 + S1) + CO
FIG U RA 2 .2 6 SU M A D O R D E 2 N M ER O S D E FIG U R A 2 .2 7 S U M A D E 2 N M E R O S D E 2 -D G ITO S B C D

U N D G ITO B C D
La fig. 2.27 muestra un sumador que acepta

El circuito de la fig. 2.26 muestra un sumador operandos de 2-dgitos BCD cada uno, y genera una
de 1-dgito BCD, con Ajuste Decimal [Carry]. Para respuesta tambin expresada en BCD. Este
valores que requieren un mayor nmero de dgitos procedimiento puede expandirse para obtener sumadores
BCD, para cada dgito BCD se utiliza la misma BCD de mayor nmero de dgitos BCD.
circuitera del sumador de 1 dgito BCD, indicada

Unidad Aritmtica y Lgica [Arithmetic Logic Unit ALU].- entrada M y las entradas de seleccin [S3, S2, S1,
Es un dispositivo que realiza operaciones aritmticas SO] como se indica en la siguiente tabla. Obsrvese
[suma, resta] y varias operaciones lgicas [AND, que los identificadores A, B y F en la tabla se
OR, etc.] con dos operandos [registros]: Reg-A y refieren a palabras de 4-bits [A3, A2, A1, AO], [B3,
Reg-B de x-bits [donde x = 4, 8, 16, etc.] cada uno, B2, B1, BO] y [F3, F2, F1, FO] y los smbolos . y +
para eso requiere de algunas entradas de seleccin se refieren a las operaciones AND y OR lgicas.
[S] de la operacin que se realizar. El resultado
de la operacin normalmente se almacena en el
Registro A [Acumulador]. La ALU es una parte muy
importante dentro de la CPU. La fig. 2.28 muestra
el diagrama de bloques de una ALU tpica de 8-bits.
FIG U R A 2 .2 8 A . L. U .
CI-74LS181 [ALU/Generador de Funcin].- Las ALU MSI FIG UR A 2.29 CI-74 18 1 A LU/G ENER A D O R D E FUN CIO N ES
tienen operandos de 4-bits y de tres a cinco entradas

de seleccin de operaciones, permitiendo la La entrada M del 181 selecciona entre las
realizacin de hasta 32 funciones diferentes. operaciones aritmticas y lgicas. Cuando M = 1,
La fig. 2.29 muestra la distribucin de pines se seleccionan las operaciones lgicas y cada salida
de la ALU 74LS181 de 4-bits. El tipo de operacin Fi es funcin slo de las correspondientes entradas
que realiza el CI-74181 se selecciona mediante la de datos, Ai y Bi [bit-a-bit]. No se propagan los

excesos [carry] entre las etapas y se ignora la pueden conectarse varias ALU en cascada, con el
entrada CN [carry in]. Las entradas [S3, S2, S1, SO] exceso de salida [Co] de cada ALU conectado al exceso
seleccionan una operacin lgica particular; puede de entrada [Ci] de la etapa siguiente ms
seleccionarse cualquiera de las 16 operaciones significante. Las mismas seales de seleccin de
combinacionales lgicas diferentes sobre dos funcin [M, S3, S2, S1, SO] se aplican a todos los
variables. 181 en la cascada.
Para realizar una suma en complemento a dos, se
Tabla de Funciones realizadas por la ALU usa [S3,S2,S1,SO] para seleccionar la operacin A
74LS181 de 4-bits. ms B ms Ci. La entrada Ci de la ALU menos
En tra d a s Fun cin significante est normalmente en 0 durante las
S3 S2 S1 S0 M = O [a ritm tica ] M = 1 [lg ica ] operaciones de suma. Para realizar una resta en
0 0 0 0 F = A m enos 1 m s Ci F = A
complemento a dos, se usa S3 y SO para seleccionar
0 0 0 1 F = A .B m enos 1 m s Ci F = A + B
la operacin A menos B menos 1 ms Ci. En este caso
0 0 1 0 F = A .B m e n os 1 m s C i F = A + B
0 0 1 1 F = 1 11 1 m s Ci F = 1 11 1
la entrada Ci de la ALU menos significante est en
0 1 0 0 F = A m s (A + B ) m s Ci F = A . B 1, ya que Ci acta como el complemento del carry
0 1 0 1 F = A .B m s (A + B ) m s Ci F = B durante la resta.
0 1 1 0 F = A m enos B m enos 1 m s Ci F = (A r B )
El 181 proporciona otras operaciones
0 1 1 1 F = A + B m s Ci F = A + B
aritmticas, como A menos 1 ms Ci, que son tiles
1 0 0 0 F = A m s (A + B ) m s C i F = A . B
1 0 0 1 F = A m s B m s Ci F = A r B
en algunas aplicaciones [por ejemplo, decrementar
1 0 1 0 F = A B m s (A + B ) m s C i F = B en 1]. Tambin proporciona muchas operaciones
1 0 1 1 F = A + B m s Ci F = A + B aritmticas raras, como A.B ms (A + B) ms Ci,
1 1 0 0 F = A m s A m s Ci F = 0 00 0 que casi nunca se usan en la prctica.
1 1 0 1 F = A .B m s A m s Ci F = A . B
Obsrvese que las entradas del operando
1 1 1 0 F = A .B m s A m s C i F = A . B
[A3,A2,A1,AO] y [B3,B2,B1,BO] y las salidas de la
1 1 1 1 F = A m s Ci F = A
funcin [F3,F2,F1,FO] del 181 son activas bajas.
El 181 tambin puede usarse con las entradas de
Cuando M = O, se seleccionan las operaciones
los operandos y las salidas de la funcin en activa
aritmticas, se propagan los excesos entre las etapas
alta. En este caso, debe construirse una versin
y se usa el Ci como una entrada de exceso a la etapa
diferente de la tabla de la funcin. Cuando M = 1,
ms significante. Para operaciones de ms de 4-bits,

las operaciones lgicas an se realizan, pero para

una combinacin de entrada dada en [S3,S2,S1,SO], La nica diferencia entre el 381 y el 382 es
la funcin obtenida es precisamente la dual de la que uno proporciona salidas de exceso anticipado
listada en la tabla anterior. Cuando M = O, se en grupo mientras que el otro proporciona salidas
realizan las operaciones aritmticas, pero la tabla de exceso y desborde propagado.
de funcin es de nuevo diferente. Refirase a la
hoja de datos del 181 para ms detalles. En tra d as
Fun cin
S2 S1 S0
0 0 0 F = 0 00 0
CI-74LS381 y CI-74LS382 [ALU/Generadores de Funcin].-
0 0 1 F = B m e n os A m e n os 1 m s C i
Otra ALU MSI, el CI-74LS381 [y el CI-74LS382] que 0 1 0 F = A m e n os B m e n os 1 m s C i
se muestra en la fig. 2.30, codifica sus entradas 0 1 1 F = A m s B m s Ci
de seleccin ms compactamente y proporciona slo 1 0 0 F = A rB
ocho diferentes funciones tiles, como se detalla 1 0 1 F = A + B
1 1 0 F = A .B
en la tabla siguiente.
1 1 1 F = 1 11 1
Multiplexor o Selector de Datos .- Es un dispositivo

que acepta varias entradas de datos, pero solo deja
pasar una de ellas a la salida. Cuando se ha
seleccionado una seal, las otras no tienen efecto
sobre la salida. Los multiplexers pueden ser
analgicos o digitales. El MUX-analgico [fig. 2.31],
generalmente es mecnico y la seleccin de los
canales se la hace manualmente [tambin puede ser
electromecnico].
En el MUX-digital, la seleccin de los canales
se la hace mediante entradas de comando digital,
a veces conocidas como entradas de direccin [fig.
2.32].
FIG UR A 2.30 CI-74 LS381 ALU/G ENER A D O R D E FUN CIO N ES

0 1 1 1
1 0 0 0
1 0 1 0
1 B
1 1 0 1
1 1 1 1
La ecuacin para Y, en cualquiera de las dos

formas de presentar el comportamiento del MUX, es
A continuacin se muestra un ejemplo de un MUX- En la tabla se puede observar que cuando S = 0L,
digital de 2-entradas y 1-salida (MUX 2-1). La fig. Y = A y cuando S = 1L, entonces Y = B. La fig. 2.34
2.33 muestra el diagrama de bloques del MUX 2-1, muestra la implementacin del MUX 2-1 utilizando
que se va a disear. Para esto se incluye la tabla compuertas A-O-N.
de funcin requerida.
S B A Y S Y En muchas ocasiones es necesario incluir una

0 0 0 0 entrada para habilitacin del circuito integrado
0 0 1 1 0 A
[CI], conocida como Chip-Enable [CE = Habilitacin
0 1 0 0

del Circuito]. Existen dos formas de hacer esto,

una de ellas utilizando compuertas AND de 3-entradas,
en las que la tercera entrada sirve para habilitar
o deshabilitar al multiplexer [figs. 2.35 y 2.36].
La entrada enable puede resultar til para
comandar la funcin del MUX. En este caso, se ha
incluido una entrada adicional a las compuertas AND.
En otras ocasiones puede ser ms conveniente usar
FIG U R A 2.3 7 CI-7 4 LS 1 5 1 D A TA SE LECTO R /M U LTIP LEX ER 8-a-1
una compuerta de salida [OR] de 3-estados, con lo
que se consigue que cuando el MUX est deshabilitado
del sistema, prcticamente est desconectado del EN TR A D A S SA LID A S
mismo. En el mercado existen MUX de 2-1, 4-1, 8-1, SELECCI N STR O B E

Y W =
C B A S
etc. que tienen entradas de seleccin, la salida
X X X 1 0 1
y una entrada de habilitacin. Entre otros: el CI-
0 0 0 0 D0
74157, que tiene 4-MUX de 2-1, con entrada de 0 0 1 0 D1
seleccin comn para los 4-MUX. El CI-74151, tiene 0 1 0 0 D2
un MUX de 8-1, con 3-entradas de seleccin. 0 1 1 0 D3
1 0 0 0 D4
1 0 1 0 D5
CI-74151.- Data Selector/Multiplexer 8-1. Contiene
1 1 0 0 D6
en el chip toda la decodificacin binaria para
1 1 1 0 D7
seleccionar la fuente de datos deseada. El CI-74151
selecciona 1-de-8 fuentes de datos [fig. 2.37]. Tiene
una entrada strobe [habilitacin] que debe estar
CI-74157.- Cuatro selectores de datos/multiplexers
en un nivel lgico bajo para habilitar a este
de 2-lneas-a-1-lnea comandados por una entrada
dispositivo. Un nivel alto en la entrada strobe hace
de seleccin [S] comn. Estos selectores de datos/
que la salida Y est en un nivel alto y la salida
multiplexers tienen en el integrado inversores y
[o W cuando se la use] a un nivel bajo. A
drivers para proporcionar la seleccin completa de
continuacin se muestra la tabla de funcin del CI-
los datos a las cuatro compuertas de salida.
74151 [MUX de 8-a-1].

Aplicaciones de los Multiplexers.- En los ltimos

tiempos se ha incrementado el uso de los multiplexers
en el diseo de dispositivos digitales. En este caso
se estudian dos aplicaciones: a) Incremento del
nmero de entradas; b) Implementacin de una funcin
booleana combinacional.
Ejemplo 1).- Se dispone de MUX 2-1, implementar un

FIG U R A 2.3 8 CI-7 4 LS 1 5 7 CU A TR O D A TA SE LECTO R /M U LTIP LEX ER 2-a-1
MUX 8-1. La solucin se muestra en la fig. 2.39.
Dispone de una entrada [strobe] para habilitacin

del chip, cuando G = 0 se habilita el chip y cuando
G = 1 se deshabilita y sus salidas permanecen en
nivel bajo [0L]. Una palabra de 4-bits se selecciona
de entre dos fuentes [A y B] y se la enruta a las
4-salidas [Y]. El CI-74157 [fig. 2.38] presenta los
datos reales, mientras que el CI-74158 presenta los
datos con inversin para minimizar los tiempos de
propagacin. A continuacin se muestra la tabla de
funcin proporcionada por el fabricante para los
CI-74157 y 74158 respectivamente. FIG U R A 2 .3 9
E N T R AD A S S A LID A Y Ejemplo 2).- Implementar la siguiente funcin

S TR O BE S E LE C T A B 74157 74158
booleana.
1 X X X 0 1
0 0 0 X 0 1
0 0 1 X 1 0
0 1 X 0 0 1
0 1 X 1 1 0 Para solucionar este tipo de problemas, primero

conviene escribir la tabla d verdad. Luego se En este caso la funcin tiene 4-variables de
determina el tipo de MUX que se utilizar, eso entrada, por tanto el MUX debe tener 3-entradas de
depende del nmero de variables de entrada que tenga seleccin ([S2, S1, S0] para las variables menos
la funcin que se va a implementar. Si la funcin significantes de la funcin), por tanto ser un MUX
tiene n-variables de entrada, entonces se requiere de 8-a-1. Para saber qu se conectar en cada una
de un MUX de [n-1] entradas de seleccin, la cuarta de las 8-entradas del MUX se utiliza una tabla que
variable de entrada de la funcin se la utiliza para tiene 2-filas, en ella se muestran las entradas del
conectarla, de manera apropiada, en las entradas MUX [I0, I1, I2, I3, I4, I5, I6, I7] y los valores de
de datos del MUX [esta variable puede ser cualquiera la funcin F<D,C,B,A> como se indica a continuacin.
de las n-variables, pero es recomendable utilizar
la ms significante, que es lo que se har en este IO I1 I2 I3 I4 I5 I6 I7
caso]. 1 0 1 0 0 1 1 [D = 0]
1 1 0 0 1 0 1 1 D [D =1]
1 0 1
A B C D F
0 0 0 0 1
0 0 0 1 0
La fila superior corresponde a la variable
0 0 1 0 1 complementada [ ] porque en las 8 primeras
0 0 1 1 0 combinaciones de 0s y 1s, la variable D vale 0,
0 1 0 0 0 mientras que la fila inferior corresponde a D porque
0 1 0 1 1 las 8 combinaciones finales D vale 1. Cuando en una
0 1 1 0 1
columna hay dos-1s debajo se pone 1, como en las
0 1 1 1 0
columnas I0 e I6; cuando hay dos-0s debajo se pone
1 0 0 0 1
0, como en la columna I3; cuando en el casillero
1 0 0 1 1
superior hay un 0 y en el inferior hay un 1, debajo
1 0 1 0 0
se pone la variable ms significante D [columnas
1 0 1 1 0
1 1 0 0 1
I1 e I4]; cuando en el casillero superior hay un 1
1 1 0 1 0 y en el inferior hay un 0, debajo se pone la variable
1 1 1 0 1 ms significante complementada [ ], columnas I2 e
1 1 1 1 1 I5. El circuito resultante se muestra en la fig.
2.40.
FIG U R A 2 .4 0
Ejemplo 3).- Utilizando un MUX apropiado implementar

la siguiente funcin booleana.
Demultiplexer/Decoder [Distribuidor de Datos].- El

demultiplexer realiza la funcin inversa al
Se requiere de un MUX 16-1, en las entradas de multiplexer, es decir, tiene una seal de entrada
datos I se ubicar la variable de entrada E, en su de datos I, y varias salidas hacia una de las cuales
forma normal o en su forma complementada de la manera se enviar la informacin de la entrada [en base
que se deduce de la siguiente tabla. a un cdigo de seleccin], por tanto, a este circuito
tambin se lo conoce como enrutador.
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15
0 1 0 1 1 0 0 1 0 1 1 0 0 0 0 0 [E=0] Ejemplo.- Disear un DEMUX de 1-a-4 [una lnea de
1 0 0 1 0 0 1 0 1 1 1 0 0 1 1 1 E [E=1] entrada: I, y 4 lneas de salida: Y0, Y1, Y2 y Y3].
E 0 1 0 E E 1 1 0 0 E E E
El criterio para la conexin de las entradas al

MUX es el mismo que el ejemplo anterior. El circuito
resultante se muestra en la fig. 2.41.
Para llevar a cabo este proceso se requieren 2

lneas adicionales de seleccin [S1 y S0], fig. 2.42. El circuito lgico combinacional, con compuertas
A continuacin se muestra la tabla de funcin A-O-N, se muestra en la fig. 2.43.
del DEMUX 1-a-4, juntamente con las ecuaciones
booleanas para las funciones de salida. La tabla Decodificador [Decoder].- Disear un decoder de 2-a-4
adjunta es una forma resumida de la primera, pero [dos lneas de entrada: I1, I0, y 4 lneas de salida:
en ella est toda la informacin requerida para el Y0, Y1, Y2 y Y3]. En este ejemplo se utilizar una
diseo, por tanto, de ella se pueden deducir las lnea adicional de habilitacin [G], fig. 2.44.
ecuaciones de las variables de salida. Tambin se muestra la tabla de funcin del
decoder 2-a-4, juntamente con las ecuaciones
I S0 S1 Y0 Y1 Y2 Y3 S1 S0 Y0 Y1 Y2 Y3 booleanas para las funciones de salida y las
0 0 0 0 0 0 0 0 0 I 0 0 0
ecuaciones de las variables de salida.
0 0 1 0 0 0 0 0 1 0 I 0 0
0 1 0 0 0 0 0 1 0 0 0 I 0
0 1 1 0 1 0 0 1 1 0 0 0 I
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1
G I1 I0 Y0 Y1 Y2 Y3
0 X X 0 0 0 0
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1
El circuito lgico combinacional, con compuertas

A-O-N, se muestra en la fig. 2.45.

[G1], esto reduce la necesidad de compuertas o

inversores externos cuando se desea expandir. La
fig. 2.46 muestra la distribucin de pines y el
smbolo esquemtico del Demux/Decoder 3-8. La tabla
de funcin se muestra a continuacin.
Al comparar el diagrama de bloques y el circuito

A-O-N del DEMUX con los del decodificador que se
acaban de disear, se deduce que estructuralmente
son iguales, por eso se los conoce como
Decoder/DEMUX, debido a que cumplen exactamente la
misma funcin. En los manuales de los fabricantes
constituyen un mismo circuito, solamente que se debe
tener cuidado de cmo utilizar las entradas.
FIG U R A 2.4 6 CI-74LS138 DECODER/DEM ULTIPLEXER 3-8
CI-74138.- Decoder/Demultiplexer 3-8. Diseado para

aplicaciones de alta velocidad como: decodificadores EN TR A D A S
H A B ILI- S ELE C- SA LID A S

de direccin de memorias o en aplicaciones que
TA CI N CI N
requieren enrutamiento de datos. El CI-74138 G1 G2 C B A YO Y1 Y2 Y3 Y4 Y5 Y6 Y7
decodifica 1 de 8 lneas dependiendo de las X 1 X X X 1 1 1 1 1 1 1 1
condiciones de 3 entradas de seleccin [C, B, A] 0 X X X X 1 1 1 1 1 1 1 1
y de 3 entradas de habilitacin [G1, G2A, G2B], 2 de 1 0 0 0 0 0 1 1 1 1 1 1 1
1 0 0 0 1 1 0 1 1 1 1 1 1
ellas con nivel activo bajo [G2 = G2AG2B en la tabla
1 0 0 1 0 1 1 0 1 1 1 1 1
de funcin del CI-74138] y una con nivel activo alto
1 0 0 1 1 1 1 1 0 1 1 1 1

1 0 1 0 0 1 1 1 1 0 1 1 1 EN TR A D A S
1 0 1 0 1 1 1 1 1 1 0 1 1 H A B ILITA CI N SELECCI N SA LID A S

1 0 1 1 0 1 1 1 1 1 1 0 1 G B A Y0 Y1 Y2 Y3
1 0 1 1 1 1 1 1 1 1 1 1 0
1 X X 1 1 1 1
0 0 0 0 1 1 1
CI-74139.- Decoder/Demultiplexer 2-4 [fig. 2.44]. 0 0 1 1 0 1 1
Dispone de 2 decodificadores individuales de 2-lineas 0 1 0 1 1 0 1
a 4-lneas, en un solo paquete. La entrada de ha- 0 1 1 1 1 1 0
bilitacin de nivel activo bajo se la puede utilizar

como una lnea de datos en aplicaciones de Aplicaciones de los Decodificadores.- Puesto que los
multiplexado. La fig. 2.47 muestra el smbolo del decodificadores generan todos los minterms, por
Demux/Decoder 2-4 adjunto a la tabla de funcin que ejemplo Y0 genera el minterm m0, etc. [fig. 2.48],
da el fabricante. se los puede utilizar para generar funciones
booleanas expresadas en la forma cannica disyuntiva.
El nmero de variables de la funcin booleana

indica el tipo de decodificador que se requiere;
por ejemplo, para implementar una funcin de 3-
variables de entrada, se requiere de un decodificador
de 3-8, como en el siguiente ejemplo.
FIG U R A 2.4 7 CI-7 4 LS 1 3 9 2 D EC O D ER /D EM U X 2-4

entonces el decodificador de 3-a-8, es decir 3-lneas para F2. Se ha incluido la tabla de verdad para
de entrada y 8-lneas de salida, cada salida genera facilitar la implementacin.
un trmino mnimo. Para esta funcin se requieren
las salidas Y1 = m1; Y2 = m2; Y4 = m4 y Y6 = m6. de
modo que
F<C,B,A> = Y1 + Y2 + Y4 + Y6
EN TRA D A S SA LID A S
D C B A F1 F2
La fig. 2.49 muestra la implementacin de la 0 0 0 0 1 0
funcin booleana pedida, para esto se utiliz un 0 0 0 1 0 1
0 0 1 0 0 0
decodificador de 3-a-8.
0 0 1 1 1 1
0 1 0 0 0 0
Ejemplo.- Utilizar un decodificador del nmero de 0 1 0 1 0 0
entradas adecuado, para implementarun circuit 0 1 1 0 1 1
o que genere las siguientes funciones lgicas. 0 1 1 1 1 0
1 0 0 0 0 0
1 0 0 1 1 0
1 0 1 0 0 1
1 0 1 1 0 1
1 1 0 0 1 1
El circuito de la fig. 2.50 muestra el generador 1 1 0 1 0 1
de funciones booleanas pedido, se utiliza un 1 1 1 0 0 0
decodificador de 4-8 con salidas de nivel activo 1 1 1 1 1 1
alto, una compuerta OR para la funcin F1 y otra

Decodificador [Decoder].- Es un circuito combinacional

que convierte informacin binaria de n-bits de
entrada a un mximo de 2n lneas de salida nica.
Codificador [Encoder].- Es una funcin digital que

produce una operacin inversa a la de un
decodificador. Un codificador tiene 2n lneas de
FIG U RA 2.5 1 CI-7 4 1 4 7 CO D IFICA D O R CO N P RIO R ID A D D E 10 -LN EA S
entrada y n lneas de salida. D E CIM A L ES A 4 -LN E A S B C D
Codificador de Prioridad.- El problema de los A continuacin se indica la tabla de funcin dada

codificadores estudiados, es que se debe activar por el fabricante. Se observa que las entradas se
[habilitar] una sola entrada a la vez, porque de habilitan con nivel activo bajo [0] y que las salidas
lo contrario, en las salidas , se producirn errores. generan el complemento del valor BCD correspondiente.
Para evitar este problema sa han diseado los
codificadores con prioridad, en los cuales, cuando EN TR A D A S SA LID A S
1 2 3 4 5 6 7 8 9 D C B A
se habilita ms de una entrada, en la salida se
1 1 1 1 1 1 1 1 1 1 1 1 1
obtiene el cdigo de la entrada de mayor valor
X X X X X X X X 0 0 1 1 0
[prioridad]. Los CI-74147 y 74148 son codificadores X X X X X X X 0 1 0 1 1 1
con prioridad BCD y octal respectivamente. X X X X X X 0 1 1 1 0 0 0
X X X X X 0 1 1 1 1 0 0 1
CI-74147.- Es un codificador de prioridad de 10- X X X X 0 1 1 1 1 1 0 1 0
X X X 0 1 1 1 1 1 1 0 1 1
lneas decimales a 4-lneas BCD [fig. 2.51]. Sus
X X 0 1 1 1 1 1 1 1 1 0 0
aplicaciones son: codificadores de teclado y X 0 1 1 1 1 1 1 1 1 1 0 1
seleccin de rango. 0 1 1 1 1 1 1 1 1 1 1 1 0
CI-74148.- Es un codificador de prioridad de 8-lneas

de datos a 3-lneas binarias u octal [fig. 2.52].
Para conexiones en cascada se han proporcionado las
entradas de habilitacin EI y de salida EO para la

expansin octal sin necesidad de circuitera externa. [8-bits de datos ms 1-bit de paridad] [fig. 2.53].
Aplicaciones: codificadores de N-bits, convertidores Las salidas odd/even [impar/par] y las entradas de
y generadores de cdigo. A continuacin se muestra control facilitan la operacin en cualquier
la tabla de funcin, en la que X significa no aplicacin par o impar.
importa o irrelevante y GS es la bandera de
prioridad.
FIG U RA 2.5 3 CI-7 4 1 8 0 G EN ER A D O R /CH EQ U EA D O R D E P A R ID A D /IM P A RID A D

D E 9-B its
FIG U RA 2.5 2 CI-7 4 1 4 8 CO D IFICA D O R C O N P R IO R ID A D D E 8-LN EA S D E
D A TO S A 3-LN EA S B IN A R IA S
EN TR A D A S SA LID A S
de 1 s en
PAR IM P A R
A ha sta H PAR IM P A R
PAR 1 0 1 0
EI O 1 2 3 4 5 6 7 A2 A1 A2 GS EO
IM P A R 1 0 0 1
1 X X X X X X X X 1 1 1 1 1
PAR 0 1 0 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
IM P A R 0 1 1 0
0 X X X X X X X 0 0 0 0 0 1
X 1 1 0 0
0 X X X X X X 0 1 0 0 1 0 1
X 0 0 1 1
0 X X X X X 0 1 1 0 1 0 0 1
0 X X X X 0 1 1 1 0 1 1 0 1
Dependiendo de si est generando o chequeando
0 X X X 0 1 1 1 1 1 0 0 0 1
paridad o imparidad, las entradas par o impar pueden
0 X X 0 1 1 1 1 1 1 0 1 0 1
0 X 0 1 1 1 1 1 1 1 1 0 0 1
usarse como la entrada de paridad o el noveno bit.
0 0 1 1 1 1 1 1 1 1 1 1 0 1 La capacidad de la longitud de una palabra puede
expandirse fcilmente conectndolos en cascada. [Este
CI-74180 [Chequeador/Generador de Paridad].- Es un tipo de red combinacional se estudi en el captulo
chequeador/generador de paridad par/impar de 9-bits
1]. En la fig. 2.53, E = Even = Par; O = Odd = Impar; se hace el diseo de un comparador de magnitud para
en la tabla, EI = Even Input, OI = Odd Input. nmeros de 2-bits cada uno [A = A1A0 y B = B1B0].
Las salidas [A > B; A = B; A < B] toman el valor
Comparador de Magnitud.- En muchas aplicaciones de 1L cuando se cumple la condicin respectiva y 0L en
sistemas digitales, es necesario saber la relacin cualquier otro caso.
que existe entre 2 cantidades y en base a ello tomar En la siguiente tabla de verdad se muestra la
una decisin, en el caso de los lenguajes de informacin de este comparador de magnitud. Abajo
programacin se hace mediante la proposicin IF, se presentan las ecuaciones booleanas en su forma
o alguna instruccin similar. La fig. 2.54 muestra cannica disyuntiva.
el diagrama de flujo de la instruccin IF A > B THEN.
Si no se cumple la condicin, el programa salta a EN TR A D A S SA LID A S
otra parte del programa; si se cumple contina con B1 B2 A1 A0 A > B A = B A < B
la siguiente instruccin. 0 0 0 0 0 1 0
0 0 0 1 1 0 0
Otro ejemplo se da en los microcontroladores de
0 0 1 0 1 0 0
la serie 8051/52, con la instruccin CJNE
0 0 1 1 1 0 0
A,#datos,rel, que Compara-Salta-si-No-es-Igual (A
0 1 0 0 0 0 1
datos) una cantidad de pasos igual a rel. Ver fig.
0 1 0 1 0 1 0
2.55. 0 1 1 0 1 0 0
0 1 1 1 1 0 0
1 0 0 0 0 0 1
1 0 0 1 0 0 1
1 0 1 0 0 1 0
1 0 1 1 1 0 0
1 1 0 0 0 1
1 1 0 1 0 0 1
1 1 1 0 0 0 1
La comparacin de la magnitud de dos cantidades
1 1 1 1 0 1 0
puede realizarse con circuitos lgicos que permitan
comparar dos nmeros binarios (A y B) y cuya salida
indique cuando A > B, A = B o A < B. Como ejemplo

ENTRADAS DE ENTRADAS EN
SALIDAS
COMPARACIN CASCADA
A3, B3 A2, B2 A1, B1 A0, B0 A>B A=B A<B A>B A=B A<B
A3 > B3 X X X X X X 1 O O
A2 < B2 X X X X X X O O 1
A3 = B3 A2 > B2 X X X X X 1 O O
CI-7485 Comparador de Magnitud.- [Para nmeros de 4- A3 = B3 A2 < B2 X X X X X O O 1
A3 = B3 A2 = B2 A1 > B1 X X X X 1 O O
bits] Este comparador de magnitud es un circuito
A3 = B3 A2 = B2 A1 > B1 X X X X O O 1
lgico combinacional que permite comparar la magnitud
A3 = B3 A2 = B2 A1 = B1 A0 > B0 X X X 1 O O
de dos cantidades binarias y genera tres salidas: A3 = B3 A2 = B2 A1 = B1 A0 < B0 X X X O O 1
una para indicar si A es mayor que B [A > B], otra A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 O O 1 O O
para indicar si A es igual a B [A = B] y una tercera A3 = B3 A2 = B2 A1 = B1 A0 = B0 O 1 O O 1 O
para indicar si A es menor que B [A < B]. A3 = B3 A2 = B2 A1 = B1 A0 = B0 O O 1 O O 1
8 5 , LS 85 , S 85
A3 = B3 A2 = B2 A1 = B1 A0 = B0 X X 1 O O 1
A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 1 O O O O
A3 = B3 A2 = B2 A1 = B1 A0 = B0 O O O 1 1 O
L85
A3 = B3 A2 = B2 A1 = B1 A0 = B0 O 1 1 O 1 1
A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 O 1 1 O 1
A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 1 1 1 1 1
FIG U R A 2.5 6 CI-7 4 8 5 CO M P A R A D O R D E M A G N ITU D D E 4-B its A3 = B3 A2 = B2 A1 = B1 A0 = B0 1 1 O 1 1 O
A3 = B3 A2 = B2 A1 = B1 A0 = B0 O O O O O O
La fig. 2.56 muestra la distribucin de pines

Diseo con Circuitos MSI. Muchas aplicaciones
del CI-7485, a continuacin se muestra la tabla de
requieren circuitos lgicos MSI, en ellos puede verse
funcin proporcionada por el fabricante.
que el diseo tradicional en base a tablas de verdad
y mtodos de simplificacin ya no puede aplicarse.
Lo importante, en este caso, es conocer las
diferentes funciones lgicas y los tipos de CI
disponibles en el mercado y utilizarlos con ingenio
y creatividad. Esto se podr observar en los cerradas los LEDs estarn apagados; cuando se abra
siguientes casos que se presentan para que el alumno una de las puertas, el LED correspondiente a esa
los estudie a profundidad y saque sus propias puerta debe encenderse.
conclusiones. La solucin se muestra en la fig. 2.58. El
contador sirve para monitorizar en forma continua
Ejemplo 1.- En base al CI-74139 [decodificador 2-a-4- la posible apertura de una o ms puertas.
lneas] construir un decodificador 4-a-16-lneas.
Una posible solucin se muestra en la fig. 2.57.
FIG UR A 2.5 8 EJEM P LO 2
Ejemplo 3: Incremento del nmero de bits del un

Ejemplo 2.- Utilizar un MUX y un DEMUX para hacer comparador de magnitud.- La fig. 2.59 muestra una
un control remoto que detecte la apertura de 8-puer- forma de obtener un comparador de magnitud para
tas de una vivienda. Mientras las puertas estn nmeros de 8-bits mediante el uso del CI-7485. Para

mayor nmero de bits, el fabricante da, en el manual,

otra alternativa para optimizar el tiempo de
respuesta.
Ejemplo 4.- El circuito de la fig. 2.60 acepta en FIG UR A 2 .6 0 EJEM P LO 4
sus entradas dos nmeros de un dgito-BCD cada uno

[A3A2A1A0] y [B3B2B1B0]. En el display de ctodo comn Ejemplo 5.- Mediante el uso de CIs MSI, disear un
se muestra el mayor de ellos. Analizar el circuito lgico que disponga de 2-entradas [A y B]
comportamiento del circuito. cada una de las cuales recibe un nmero de 1-dgito
codificado en BCD y una entrada de seleccin [S],
de manera que cuando S = 0 en la salida [Y] de 4-bits
aparezca el menor entre A y B y que cuando S = 1,
la salida muestre el nmero mayor entre A y B; en
caso de que A = B, la salida se debe blanquear. El
resultado debe aparecer en un display de 7-segmentos
de nodo comn.

FIG UR A 2 .6 1 EJEM P LO 5
Ejemplo 6.- Disear un circuito lgico que disponga
de 4-entradas [A, B, C y D] cada una de las cuales
recibe un nmero de 1-dgito codificado en BCD y Ejemplo 7.- Disear un circuito lgico que disponga
una salida [Y] de 4-bits. En la salida debe aparecer de 2-entradas [A y B] cada una de las cuales recibe
el nmero de mayor magnitud de los 4 de las entradas. un nmero de 1-dgito codificado en BCD y una entrada
El resultado debe aparecer en un display TIL 311. de seleccin [S], de manera que cuando S = 0 en la
La fig. 2.62 muestra el circuito pedido, a la salida [Y] de 4-bits aparezca el menor entre A y
izquierda se muestran dos comparadores de magnitud B y que cuando S = 1, la salida muestre la suma entre
para comparar entre A y B, el primero y entre C y A y B [utilice un LED para mostrar las decenas
D en segundo, a continuacin se usan multiplexers (Carry)]. El resultado debe aparecer en un display
para escoger entre los nmeros sealados por los TIL311.
comparadores; el siguiente comparador y el
multiplexer de la derecha determinan cual es el S FU N CI N
nmero mayor de entre los 4 de las entradas. 0 SA LE EL M EN O R
1 SA LE LA SU M A

La solucin se muestra en la fig. 2.63. S1 S0 FU N CI N
0 0 En el display sale el menor entre A y B

0 1 En el display sale el mayor entre A y B
1 0 En el display sale la suma [A + B] y en un LED rojo el carry
1 1 En el display sale A, solo si A > B, en otro caso sale 0
La solucin se muestra en la fig. 2.64.
Ejemplo 8.- Utilizar dispositivos MSI, y las

compuertas adicionales que requiera, para disear
un circuito combinacional cuyas entradas son dos
nmeros binarios de 4-bits cada uno A [A3A2A1A0] y FIG UR A 2 .6 4 EJEM P LO 8
B [B3B2B1B0] y dos lneas de seleccin de funcin

[S1 y S0] que cumpla con la tabla que se indica a Sugerencia.- Analice las soluciones propuestas para
continuacin. La salida consistir de un display cada uno de los ejemplos y comp8uebe la funcin que
hexadecimal con decodificador incluido [TIL 311], ellos cumplen. Modifique el circuito de la fig. 2.63
un LED rojo que se encender solamente cuando haya para que cuando [S1 = S0 = 1] en el display salga
un exceso [carry] en la opcin de suma y un LED verde B, siempre que B < A y en cualquier otro caso salga
que deber encenderse en caso de que A = B. 0, todas las dems opciones siguen igual.

Ejercicios Propuestos 6. Mediante el uso de circuitos integrados MSI,

disear e implementar un circuito lgico que
1. Disear un circuito digital detector de paridad disponga de 2-entradas [A y B] cada una de las
impar de 4-entradas, utilice un multiplexer del cuales recibe un nmero de 1-dgito codificado
nmero de entradas adecuado. Implementar el en BCD, de manera que en la salida [Y] de 4-bits
mismo circuito pero con un decoder del nmero aparezca el mayor entre A y B, en cualquier otro
de entradas adecuado. caso debe salir cero. El resultado debe
mostrarse en un display de 7-segmentos de nodo
2. Utilice el CI-7483 para implementar un sumador comn.
BCD para nmeros de 3-dgitos BCD cada uno. El
resultado debe presentarlo en displays de nodo 7. En un manual de CI-TTL, consultar los
comn. convertidores de BCD a BIN. Implementar un
circuito lgico que realice la conversin de
3. Disear un decodificador de BCD-a-7 segmentos 6-bits BCD a su equivalente BIN.
para un display de ctodo comn. Implemente el
circuito utilizando compuertas NAND. 8. Repita el problema anterior, pero para la
conversin de BIN a BCD.
4. Muestre los bloques principales que, segn su
criterio, debe tener una calculadora que realiza 9. Implementar un circuito lgico que realice la
las cuatro operaciones bsicas. conversin de 6-bits BIN a su equivalente BCD.
5. Utilice un mismo decodificador del nmero de 10. Implementar un circuito lgico que realice la
entradas adecuado para implementar las conversin de 8-bits BIN a su equivalente BCD.
siguientes funciones booleanas.
11. Utilizar dispositivos MSI, y las compuertas
adicionales que requiera, para disear un
circuito combinacional cuyas entradas son dos
nmeros expresados en binario natural [BIN] de
4-bits cada uno A [A3A2A1A0] y B [B3B2B1B0] y dos

CA P TU LO 2 - D IS P O S ITIVO S L G ICO S M S I - 1 87 -
lneas de seleccin de funcin [S1 y S0] que

cumpla con la tabla que se indica a
continuacin. La salida consistir de un display
hexadecimal con decodificador incluido [TIL
311], un LED rojo que se encender solamente
cuando haya un exceso [carry] en la opcin de
suma aritmtica y un LED verde que deber
encenderse en caso de que A = B.
S1 S0 FU N CI N
0 0 En el display sale la suma aritmtica de A y B

0 1 En el display sale el mayor entre A y B
1 0 En el display sale la funcin XOR entre [A + B]
1 1 En el display sale A, solo si A > B, en otro caso sale 0
NOTA: No deje nada indicado, muestre todo el proceso

de diseo para cada uno de los problemas,
muestre el circuito completo e indique todas
las conexiones.
D :\D IG ITA LES \S D -Ca p 2.w p d
Revisin : Sep tiem b re - 2 00 8
Carlos Novillo Montero Can

CA P TU LO 3 - M U LTIVIB R A D O R ES B IES TA B LES - 1 92 -
instante nico. La fig. 3.1 es un ejemplo de un

Multivibradores dispositivo combinacional, en este caso para activar
la clave, no importa el orden en que se pongan los
Biestables nmeros de dicha clave, lo nico que interesa es el
valor correcto.
Existen 3-tipos de multivibradores.
MONOESTABLE.- Un estado estable y uno semi-estable

BIESTABLE.- Dos estados estables
AESTABLE.- Ningn estado estable [oscilador]
FIG U R A 3.1 DISPOSITIVO
CO M B IN A CIO N A L
Los circuitos estudiados hasta ahora son dispositivos
lgicos combinacionales, cuyos niveles de salida, en
cualquier instante dependen de los niveles presentes Circuito Secuencial.- El valor actual de las salidas
en las entradas en ese momento. Es decir, cualquier depende no slo del valor actual de las entradas, sino
cambio que ocurra en las entradas tiene un efecto tambin de la historia del sistema. Es decir, las
inmediato en las salidas [si se desprecia el retardo variables de salida dependen del tiempo.
natural de los elementos fsicos]. Cualquier condicin
anterior en los niveles de las entradas no tiene efecto
en las salidas. Los circuitos combinacionales no tienen
realimentacin y no disponen de elementos para
almacenar informacin [memoria].
Circuito Combinacional.- En cualquier momento dado,

el valor actual de las salidas est determinado
exclusivamente por el valor actual de las entradas.
En otras palabras, las variables de salida del sistema FIG U R A 3 .2
no dependen del tiempo. Se sobre entiende que los

valores de todas las variables son esos en algn Un circuito secuencial tiene realimentacin y

CA P TU LO 3 - M U LTIVIB R A D O R ES B IES TA B LES - 1 93 - CA P TU LO 3 - M U LTIVIB R A D O R ES B IES TA B LES - 1 94 -
elementos de memoria para almacenar la informacin. circuito de un flip-flop [FF] bsico implementado con
La fig. 3.2 muestra un ejemplo de dispositivo compuertas NAND [tambin pueden utilizarse compuertas
secuencial, para que la comunicacin con otro telfono NOR].
se inicie, es necesario que se marque el nmero
correcto y en la secuencia correcta.
En la prctica, la mayora de los sistemas digitales
est constituido por circuitos combinacionales y
multivibradores biestables como puede verse en la fig.
3.3. En un sistema digital general hay una
realimentacin en el sistema, por tanto, las salidas
FIG U R A 3.4
dependen tanto del valor actual de las entradas como
de los valores anteriormente almacenados en el circuito
de la memoria. El elemento de memoria ms importante El FF bsico est constituido por dos compuertas
es el multivibrador biestable, tambin conocido como NAND con dos entradas de datos: Set y Reset [S, R]
flip-flop. y dos salidas: Q y que realimentan, en forma cruzada,
a las entradas de las compuertas. La principal
caracterstica de los FFs es que sus salidas sean
complementarias. En los circuitos secuenciales el
tiempo es un factor importante, en los FFs hay que
diferenciar claramente el valor que tiene la salida
antes de que se establezcan las nuevas condiciones
en las entradas y que, en este caso, se llamar Q<t>
[Qn o Q0, etc.] y el valor que tomar la salida despus
de que establezcan las nuevas condiciones de las
FIG U R A 3 .3 C IR C U ITO S EC U EN C IA L S IN C R N IC O entradas y que se denomina Q<t+1> [Qn+1, Q1, etc.].
Debido a la realimentacin, Q<t> se constituye en
Multivibrador Bsico con Compuertas NAND una entrada al circuito del FF. Por tanto, la tabla
de verdad [tabla de funcin] para este FF, es la que
Flip-Flop S-R Asincrnico.- En la fig. 3.4 se muestra el se indica a continuacin. La fig.3.5 muestra el smbolo

o esquemtico del FF - SR asincrnico. Sin embargo, cuando S = 0 y R = 0, las dos salidas

tienen en mismo valor: 1L, y no son complementarias,
EN TR A D A S SA LID A S razn por la cual esta opcin no est permitida, es
S R decir es una condicin prohibida, que debe evitarse
O O O 1 1 para que este FF funcione adecuadamente.
O O 1 1 1
O 1 O 1 O
O 1 1 1 O
E N T R AD A S S A LID A S
1 O O O 1
FIG U R A 3.5
S R Q <t+1>
1 O 1 O 1
1 1 O O 1 O O 1 1 C ON D IC I N PR O H IBID A
1 1 1 1 O O 1 1 O
IN G RE S O D E D A TO S
1 O O 1
De la tabla de funcin del FF S-R asincrnico puede 1 1 Q <t> A LM A C E N A JE D E D ATO S
obtenerse la ecuacin de Q<t+1>, en funcin de S, R

y Q<t>. La informacin contenida en la tabla original se
da en forma condensada en la tabla anterior. Algunos
autores usan la nomenclatura Qn y Qn+1 en vez de Q<t>
y Q<t+1> respectivamente.
La fig. 3.6 muestra cmo sera la respuesta del flip-
flop S-R asincrnico para diferentes valores de las
entradas S-R.
En la tabla se observa que cuando S = 0 y R = 1, Al final se puede observar que cuando las entradas
Q<t+1> = 1, sin importar el valor de Q<t>; as mismo, S y R son igual a 0 simultneamente, las dos salidas
cuando S = 1 y R = 0, Q<t+1> = 0, sin importar el valor se ponen en 1, lo cual no corresponde con que sean
de Q<t>, de modo que estas dos condiciones de las complementarias; cuando las dos entradas regresan a
entradas permiten el ingreso del dato que se quiere 1, en las salidas no se sabe cul ser su estado final,
almacenar. Tambin, en la tabla se observa que cuando por esta razn, la condicin S = R = 0, no est
S = 1 y R = 1, Q<t+1> = Q<t>, condicin que permite permitida, debido a que en la salida se genera una
mantener almacenado el ltimo dato que ingres al FF. inestabilidad.

pueden causar molestias en dispositivos electrnicos

de alta velocidad, puesto que producen ruido y por
esta razn hay que eliminarlos. La fig. 3.8 muestra
un flip-flop S-R bsico utilizado para eliminar los
rebotes. En la fig. 3.9 se muestran las formas de onda
en el interruptor y en las salidas del FF-SR.
FIG U R A 3.6
Eliminacin de los Rebotes de los Contactos [Debouncing].-

En muchas aplicaciones se utilizan interruptores como
el que se muestra en la fig. 3.7 para generar seales
digitales.
CI-74279.- En el mercado existe el CI-74279 que tiene

4 flip-flops SR como se indica en la fig. 3.10 y la
FIG U R A 3.7
tabla de funcin se indica a continuacin.
Debido al coeficiente de elasticidad que tienen los

materiales, el interruptor no hace un contacto slido
y definitivo cuando se cierra sino que rebota varias
veces [durante algunos milisegundos] hasta que queda
en reposo conectando la S a tierra. Estos rebotes

Para evitar que se almacene informacin no deseada,

se pueden agregar 2-compuertas en las entradas del
FF S-R asincrnico, como se muestra en la fig. 3.11.
La funcin de estas compuertas es controlar el instante
en que las seales S-R estn habilitadas para producir
algn efecto en las salidas Q y .
CK S R Q < t> Q < t+ 1>

FIG U R A 3.1 0 a) b) c)
0 X X X A LM A CENA D A TO
1 0 0 0 0 1
A LM A CENA D A TO
EN TR A D A S SA LID A *Este nivel de salida es seudo estable; esto es, puede no persistir cuando1 0 0 1 1 0
^ Q las entradas regresen a su nivel inactivo [1L ], tambin se conoce como1 0 1 0 0 1

condicin prohibida.
1 1 Q0 1 0 1 1 0 1
^Para los FFs S-R con doble entrada , 1 significa que ambas entradas IN G RESA D A TO
0 1 1 1 1 0 0 1 0
deben ser 1 y 0 significa que una o ambas entradas son 0.
1 0 0 QO = nivel de Q antes de que se establezcan las condiciones de entrada1 1 0 1 1 0
0 0 1* indicadas = Q<t>. 1 1 1 0 1 1
CO N D . P R O H IB .
1 1 1 1 1 1
FF S-R Sincronizado por Reloj.- En el FF S-R asincrnico,

puede darse el caso de que seales indeseables ingresen En este caso, el ingreso de los datos est
por las entradas S-R y generen a la salida informacin sincronizado con una seal de reloj, de modo que cuando
no vlida. la entrada de reloj es 0L, los datos de las entradas
S y R no tienen ninguna influencia en la salida que
mantiene su estado anterior [Q<t>] sin importar el
valor de S o R o de la salida anterior; la tabla
anterior muestra el comportamiento del FF S-R
sincrnico. La fig. 3.12 corresponde al smbolo del
FF-SR sincrnico; tambin se incluye la tabla de
FIG U R A 3 .1 1 funcin simplificada de este FF.

CK S R FF Tipo D o Retenedor de Datos [Data Latch].- Una manera

de evitar la condicin prohibida o inestable es con
O X X Q <t>
el FF tipo D [Data Latch o retenedor de datos] que
1 O O Q <t> se muestra en la fig. 3.13, la funcin del inversor
1 O 1 O 1 [compuerta 5] es hacer que las entradas S y R, siempre
FIG U R A 3 .1 2
1 1 O 1 O
sean el complemento la una de la otra, de esa forma
1 1 1 CO N D ICI N P R O H IB ID A
nunca se tendr la condicin prohibida [S = 1 y R =
1]. Este circuito tiene una sola entrada de datos y
Mientras la seal de reloj sea 0L, las salidas del
una seal de reloj. De esta manera se puede ingresar
FF mantienen la informacin anteriormente almacenada,
un 0L o 1L como se indica en la siguiente tabla de
sin importar los cambios que puedan ocurrir en S y
verdad.
R. Para almacenar un dato, es necesario que la seal
de reloj est en 1L, en cuyo caso, con S = 0 y R =
1 la salida Q<t> se pone en OL; con S = 1 y R = 0,
Q<t> = 1L; con S = 0 y R = 0, la salida mantiene la
informacin anterior [Q<t + 1> = Q<t>]; con S = 1 y
R = 1, se presenta la condicin prohibida o inestable.
Se dice que este FF tiene entradas sincronizadas,
FIG U R A 3 .1 3
porque el intervalo de muestreo puede ser temporizado
para que coincida con la aparicin de la informacin
deseada en las entradas S y R.
Las seales de entrada Set y Reset no necesitan ser
D CK Q <t>
pulsos o cambios momentneos de nivel. En este caso 0 1 0
es la seal de reloj la que cumple ese trabajo. Esta 1 1 1
es una caracterstica muy importante cuando las X 0 Q <t>
b)
entradas S y R provienen de otro circuito lgico. Como
FIG U R A N 3 .1 4 a)
en el caso del FF-SR asincrnico, se puede obtener
la ecuacin de Q<t>.
La fig. 3.14 (a) muestra una modificacin del FF

tipo-D y la fig. 3.14 (b) corresponde al smbolo

esquemtico. Al retenedor de datos se lo usa con
frecuencia para almacenar informacin proveniente de
FIG U R A 3 .1 6
contadores y computadores hasta que se realice una
lectura.
1) LA S C O M P U E RTA S 3 Y 4 SE C IE R RA N A IS LA N D O EL S LA V E D E L M A S T ER .
2) LAS CO M P UERTA S 7 Y 8 SE A B REN HA B ILITAN D O LA S ENTRA D A S S Y R D EL
FF S-R Master-Slave [Maestro-Esclavo].- Est construido M A S T ER .
con 2-FFs S-R sincrnicos conectados en cascada: uno 3) LA S CO M P U ER TA S 7 Y 8 SE CIER R A N D ESH A B ILITANDO LAS ENTRADAS DEL
M A S T ER .
para mantener el estado de la salida [Slave] y otro
4) LAS CO M P UERTA S 3 Y 4 SE A B REN CO N ECTAN D O EL M A STER AL SLA VE.
para guardar la informacin de las entradas [Master],
presente al comienzo del pulso de reloj para
Descripcin del Funcionamiento del FF S-R Master-Slave a travs
posteriormente transferirla a la salida del FF. Como
de un Pulso de Reloj.- La entrada de reloj normalmente
se muestra en la fig. 3.15.
est en 0L lo que mantiene en 1L las salida de las
compuertas 7 y 8, esto evita que los cambios en las
entradas S y R tengan algn efecto en el circuito.
Con un 1L en cada entrada, el flip-flop formado por
las compuertas 5 y 6 puede estar en cualquier estado.
El FF slave ser reconocido como el circuito de memoria
sincrnico al que el FF master le proporciona las
seales de entrada con la seal de reloj invertida.
FIG UR A 3.15 FLIP -FLO P RS M A ESTRO -ESCLAVO Cuando la entrada de reloj es 0L, la salida de la
compuerta 9 es 1L de manera que las compuertas 3 y
El FF S-R master-slave cumple la misma tabla de
4 estn abiertas. De donde el FF de las compuertas
verdad del FF S-R sincrnico. La operacin del FF S-
1 y 2 estar en el mismo estado del FF de las
R/M-S a travs de un pulso completo de reloj [fig.
compuertas 5 y 6 del FF-master.
3.16] se describe a continuacin.
El nivel 0L de la seal de reloj est conectado, a
travs de una resistencia de 220, a la entrada de
la compuerta 9. Esto hace que la compuerta 9 est un
poco ms prxima al estado 1L que las compuertas 7

y 8 [fig. 3.17]: cuando la fuente V es 0V, la base tabla de verdad del FF sincrnico.
del transistor est polarizada directamente e IB . Tercero, el pulso de reloj empieza a descender cerrando
1mA, esta corriente circula por el emisor del las compuertas 7 y 8 que aslan el FF master de las
transistor, en cuyo caso, el voltaje en el punto X entradas S y R.
es . 0,2V ms alta que el valor de CK. Cuando se aplica Cuarto, la compuerta 9 recibe un 0L en su entrada,
el pulso de reloj, ocurre una secuencia de 4 pasos. lo que permite abrir las compuertas 3 y 4. En este
momento las salidas del FF master se transfieren al
FF slave y aparecen en los terminales del circuito.
CK S R
0 X X Q <t>
O O Q <t>
O 1 O 1
F IG U R A 3.1 7 CIR CU ITER A DE 1 O 1 O
UN A ENTRA D A TTL
1 1 CO N D ICI N P R O H IB ID A
Primero, cuando el reloj se hace positivo, debido a De esta manera, los cambios de la salida no ocurren
la resistencia de 220 antes mencionada, la compuerta hasta que haya terminado el pulso de reloj. Por esta
9 alcanza el estado 1L antes que las compuertas 7 y razn, los efectos de los cambios de la salida no
8. Un 1L a la entrada de la compuerta 9 produce un pueden aparecer en los terminales de entrada durante
0L en su salida que cierra las compuertas 3 y 4 y asla el pulso de reloj; es decir, durante el pulso de reloj
el FF slave del master. Este aislamiento ocurre antes los datos de los terminales S y R deben permanecer
de que pueda darse algn cambio en el estado del estables. La tabla de verdad anterior muestra el
master. As el estado del FF master se almacena en comportamiento del FF S-R master-slave.
las salidas Q y del slave.

FF J-K Master-Slave.- Este tipo de FF ofrece una gran
Segundo, las compuertas 7 y 8 se abren con la seal
versatilidad, evita problemas de temporizacin,
de reloj y la informacin de las entradas S y R
condicin prohibida y formas de onda independientes
determina el estado del FF master de acuerdo con la

del acoplamiento DC. La fig. 3.18 muestra el circuito de diseo junto con el FF tipo D. La ecuacin de este
del FF - JK maestro-esclavo implementado con compuertas FF se deduce de la tabla de funcin para CK = 1 y se
NAND y la fig. 3.19 corresponde al smbolo esquemtico indica a continuacin.
del FF-JK.
CK J K
0 X X
0 0 Q <t>
0 1 0 1
1 0 1 0
FIG U R A 3 .1 9
FIG UR A 3.18 FF - JK M A ESTRO -ESCLAVO 1 1
El FF J-K master-slave, es el mismo que el S-R

CK J K Q < t> Q < t+ 1>
Master-Slave excepto que las salidas estn conectadas
0 X X X
en forma cruzada a las entradas para obtener una
0 0 0 0 1
operacin de complemento [Toggle], cuando J = 1L y
0 0 1 1 0
K = 1L. La tabla de verdad anterior muestra la funcin
0 1 0 0 1
del FF J-K M-S.
0 1 1 0 1
1 0 0 1 0
1 0 1 1 0
Tablas de excitacin de los FFs JK y tipo D.- En ocasiones
1 1 0 1 0
conviene saber lo que se debe poner en las entradas
1 1 1 0 1 de los flip flops, por ejemplo del JK para obtener
un valor de Q<t+1> deseado. Para esto se elabora las
En esta tabla se observa que este tipo de FF no tiene tablas de excitacin de dichos flip flops, en este
condiciones prohibidas, cuando J = K = 1, la salida caso de los flip flops JK y D. En las tablas se observa
prxima es el complemento del estado anterior, por que para mantener el valor 0L en la salida del flip
tanto este es el FF que se utilizar para aplicaciones flop JK [Q<t> = 0 y Q<t+1> = 0], hay que pone 0L en
J y no importa X en K; mientras que en el flip flop
tipo D en la entrada hay que poner 0. De esa manera tipo T.

se contina el anlisis.
CK T Q < t> Q < t+ 1> J K D
Q < t> Q < t+ 1> J K Q < t> Q < t+ 1> D 0 0 0 0 X O
0 0 0 x 0 0 0 0 1 1 X 0 1
0 1 1 x 0 1 1 1 0 1 1 X 1
1 0 x 1 1 0 0 1 1 0 X 1 O
1 1 x 0 1 1 1
TA B LA S D E EX CITA CI N D E LO S FLIP -FLO P S J-K Y TIP O D Para el Flip-Flop JK

Para el Flip-Flop
Flip-Flop tipo T .- El FF-T es una versin de una sola
entrada del FF-JK. El FF-T se obtiene cortocircuitando El FF-T se lo obtiene de un FF-JK manteniendo las
las entradas J y K. La denominacin T proviene de la entradas J y K en 1L.
propiedad del FF para conmutar [del ingls Toggle La fig. 3.21 muestra cmo puede obtenerse un FF-T
= complementar], es decir, que cambia de estado con a partir de un FF-D. Los FFs-T se utilizan a menudo
cada pulso de reloj. La fig. 3.20 muestra el smbolo en contadores asincrnicos y divisores de frecuencia.
lgico y las formas de onda del FF-T disparado por
transicin negativa. Puede verse que la onda de salida
Q del FF-T tiene una frecuencia que es la mitad de
la onda del reloj cuando la entrada T es alta [1L].
FIG U R A 3 .2 1
Entradas Asincrnicas.- Las entradas de los FFs que

FIG U R A 3 .2 0 a ) b)
hasta aqu se han estudiado, estn sincronizadas con
la seal de reloj, lo que significa que las salidas
La tabla de verdad, se muestra en seguida. De ella slo cambiarn cuando se den las condiciones necesarias
se deducen las ecuaciones para las entradas a los FFs en las entradas S-R, D, J-K o T y la seal de reloj.
J-K y D respectivamente, para que funcionen como FFs

Hay ocasiones en las que conviene poder cambiar los transicin positiva. La entrada de datos y su
datos del FF de manera independiente del reloj, para transferencia ocurren con la transicin positiva [8]
eso se han incluido las llamadas entradas asincrnicas, de la seal de reloj.
son 2 y reciben el nombre de Preset la una y Clear
la otra. Generalmente el nivel activo de estas entradas
asincrnicas es bajo [0L]. De manera que cuando la
entrada Preset = OL, entonces, la salida Q = 1, ,
sin importar el valor de las otras entradas incluida
la entrada de reloj; y cuando la entrada Clear = OL,
entonces, la salida Q = O, , sin importar el
valor de las otras entradas incluida la entrada de
reloj. No est permitido que las dos entradas
asincrnicas [CL y PR] tengan el nivel activo [OL ]
al mismo tiempo, porque esto produce una condicin FIG U RA 3 .2 2 CI-7 4 7 4 FF TIP O D , D ISP A RA D O
P O R TR A N SICI N
prohibida o inestable.
Flip-Flops Disparados por Transicin.- Una mejora en el EN TR A D A S SA LID A S
sincronismo de los FFs que disminuye los problemas PR CL CK D Q < t+ 1>
de tiempo, son los FFs disparados por transicin O 1 X X 1 O

[flanco]. Se puede usar la transicin positiva [8] 1 O X X O 1
de la seal de reloj o la transicin negativa [9] del O O X X 1* 1*
1 1 8 0 0 1
mismo. Las ventajas de no tener la entrada activa
1 1 8 1 1 O
durante el pulso del reloj en el diseo de un sistema,
1 1 O X Q <t>
son: velocidad de operacin y control del ancho del
*Cond icin p rohib id a [inesta b le].
pulso. Sin embargo, generalmente son ms complejos.
Las compuertas 1 y 2 conforman el circuito biestable

Flip-Flop tipo D Disparado por Transicin Positiva.- La fig.
con las funciones Preset y Clear. La salida de las
3.22 nuestra el circuito y la tabla de verdad. La fig.
compuertas 3 y 4 determinan el estado de la salida
3.23 es el smbolo del FF tipo-D disparado por
del FF. Las compuertas 5 y 6 determinan qu salida

[de las compuertas 3 y 4, pero no ambas] ser 0L, en Por convencin, Q<t> significa el valor que tiene
respuesta a la seal de disparo aplicada en la entrada el FF antes del pulso de reloj y Q<t+1> el valor que
del reloj. adquiere la salida del FF despus del pulso o de la
transicin del reloj.
A continuacin se estudian algunos FFs J-K
disponibles en el mercado.
74LS76.- La versin 7476 comparte la misma distribucin

de pines y tiene 2-FF-JK-MS, mientras que el 74LS76
tiene 2-FF-JK disparados por transicin negativa.
La fig. 3.24 (a) corresponde a la distribucin de
FIG U RA 3.2 3 CI-7 4 7 4 2 -FFs TIP O D pines del CI-7476, la fig. 3.24 (b), muestra como estn
distribuidos los dos FFs J-K, dentro del integrado;
Ecuaciones de Salida de los FFs.- El comportamiento de un la fig. 3.24 c) corresponde al smbolo IEEE.
biestable o FF puede describirse mediante una ecuacin
caracterstica que especifica el estado siguiente en
funcin de sus entradas y estado actual. Las ecuaciones
caractersticas de los FFs se presentan en la siguiente
tabla.
Tipo de Flip-Flop Ecuacin

S-R Sincrnico
S-R Master/Slave
FIG U R A 3.2 4 a) b) c)
D
D disparado por transicin
CI-7 4 76 7 4 LS 76
J-K Master/Slave EN TR A D A S SA LID A S EN TR A D A S SA LID A S
J-K disparado por transicin PR C LR CK J K Q PR C LR CK J K Q
0 1 X X X 1 0 0 1 X X X 1 0
T
1 0 X X X 0 1 1 0 X X X 0 1

0 0 X X X 1* 1* 0 0 X X X 1* 1*
1 1 0 0 1 1 9 0 0
1 1 0 1 0 1 1 1 9 0 1 0 1
1 1 1 0 1 0 1 1 9 1 0 1 0
1 1 1 1 1 1 9 1 1 TO G G LE
1 1 1 X X
FIG U R A 3.2 5 a) b) c)
* Esta condicin es inestable; esto es, no permanecer cuando las entradas CI-7 4 71 0 7 CI-7 4 LS 10 7
Preset y el Clear regresen a su nivel inactivo [1L].
EN TR A D A S SA LID A S EN TR A D A S SA LID A S
CL CK J K CL CK J K Q
74LS107.- La versin 74107 comparte la misma distribu- 0 X X X 0 1 0 X X X 0 1
cin de pines y tiene 2-FF-JK-MS, mientras que el
1 0 0 1 9 0 0
74LS107 tiene 2-FF-JK disparados por transicin
1 0 1 0 1 1 9 0 1 0 1
negativa. La fig. 3.25 a) corresponde a la distribucin
1 1 0 1 0 1 9 1 0 1 0
de pines del CI-74107 y la fig. 3.25 b), muestra como 1 1 1 TO G G LE 1 9 1 1 TO G G LE
estn distribuidos los dos FFs J-K, dentro del 1 1 X X
integrado [IEEE], la fig. 25 c), muestra los FFs de
manera tradicional. Observe que solo se dispone de
la entrada asincrnica Clear. 74LS112.- El 74LS112 tiene 2-FF-JK disparados por
transicin negativa. La fig. 3.26 a) corresponde a
la distribucin de pines del CI-74LS112 y la fig. 3.26
b), muestra como estn distribuidos los dos FFs J-K,
dentro del integrado [IEEE]. La tabla de funcin se
muestra a continuacin.

Contadores/Divisores de Frecuencia .- En muchas

ocasiones es necesario contar eventos que se producen
en la naturaleza, o controlar la secuencia en las que
se realizan. En otras situaciones ser necesario medir
la frecuencia con la que ocurren los eventos. En estos
casos es necesario disponer de un contador. Conviene
indicar que los contadores constituyen una clase de
registros [agrupacin de FFs], que son muy utilizados
FIG U R A 3.2 6 a) b) c)
en sistemas digitales. Los contadores se dividen en
EN TR A D A S SA LID A S dos grupos: Asincrnicos y Sincrnicos.
PR CL CK J K
0 1 X X X 1 0
Contadores Asincrnicos [MOD-2 n].- Son aquellos en los
1 0 X X X 0 1
que cada FF dispone de una seal de reloj diferente.
0 0 X X X 1* 1*
Se los construye conectando FFs J-K en cascada, la
1 1 9 0 0
seal del reloj principal se la conecta a la entrada
1 1 9 0 1 0 1
CK del FF menos significante; la salida Q de este FF
1 1 9 1 0 1 0
1 1 9 1 1 TO G G LE
ser la entrada de reloj del siguiente FF y as sucesi-
vamente; las entradas J y K de todos los FFs que
1 1 1 X X
conforman el contador asincrnico se conectan a 1L.
* Esta condicin es inestable; esto es, no permanecer cuando las entradas
preset y el clear regresen a su nivel inactivo [1L].
Para implementar el contador asincrnico MOD-2n, se
Para los FFs 7474, 7476, 74107 y 74112, Q 0 = Q<t> y Q = Q<t+1>. requieren n-FFs, donde MOD = mdulo y significa el
nmero de valores diferentes que se generan a la salida
del contador.
Aplicaciones del FF - JK.- Debido a que el FF-JK no
La fig. 3.27 muestra un contador binario asincrnico
tiene condiciones prohibidas, es el que se encuentra
bsico mdulo-8 [MOD-8]. En ella se presentan las for-
disponible en el mercado y se presentan de dos tipos:
mas de onda para la seal de reloj y para las salidas
Master-Slave y disparados por transicin. Existe un
de los FFs. Si a cada salida se le asigna una
nmero ilimitado de aplicaciones con FFs, algunas de
ponderacin, fcilmente puede deducirse que corresponde
ellas se estudian a continuacin.
a una cuenta ascendente desde 0 hasta 7 inclusive.

De modo que este circuito es un contador MOD-8 porque

tiene 8 estados [valores] diferentes. En la fig. 3.27, Si se hace un anlisis ms detenido de estas formas
la entrada asincrnica clear [CL] se conecta a una de onda, se puede ver que si la seal de reloj es una
seal de borrado constituida por una resistencia onda de perodo T [frecuencia f], el perodo de Q0<t>
conectada a VCC y un interruptor pulsante conectado corresponden a 2T, lo que representa una frecuencia
a tierra [GND]. El borrado sirve para iniciar con cero que sera la mitad de la frecuencia del reloj original
[0] el contador. A veces, la entrada de borrado, recibe [f/2]. As mismo, Q1<t> tiene un perodo de 4T, con
el nombre de Master-Reset [M. R.]. Cada vez que se respecto al perodo del reloj, es decir, una frecuencia
pulsa el interruptor se genera un cero en la entrada que es la cuarta parte de la frecuencia del reloj.
clear de cada FF con lo que la salida Q de todos los De igual manera, el perodo de Q2<t> es 8T y su
FFs se pone en cero. frecuencia es f(reloj)/8. De aqu se concluye que un
contador tambin es un divisor de frecuencia. Cada
FF divide la frecuencia de entrada por 2. Entonces,
aadiendo ms FF se pueden tener divisores de
frecuencia para 2, 4, 8, etc. hasta 2n, donde n
representa el nmero de FFs utilizados. Se puede ver
que las entradas J y K de todos los FFs estn a 1L
[funcionan como FFs tipo T]. Se debe indicar que
este tipo de conexin [asincrnica] hace que el retardo
de los FFs se acumule, por ejemplo, a la salida del
primer FFs, se tiene un retardo t, a la salida del
segundo 2t, etc. de modo que solo sirven para
contadores de baja frecuencia.
Contador Asincrnico MOD-M [diferente de 2 n ].- En

ocasiones se necesitan contadores de mdulo diferente
a 2n, por ejemplo MOD-10, etc., en ese caso, se
implementa primero un contador MOD 2n y luego se lo
FIG U R A 3 .2 7
modifica mediante el uso de la entrada asincrnica

Clear [borrado]. compuerta NAND cuya salida, a su vez, se conectar

a la entrada CL de todos los FFs, a travs de una
Ejemplo.- Implementar un contador asincrnico MOD-10. compuerta AND, para incluir el borrado manual.
Primero se implementa un contador MOD-16 y luego se El circuito completo se muestra en la fig. 3.28,
obtiene el equivalente binario del valor del mdulo en la que se ha incluido un borrado manual y las formas
deseado, en este caso 1010 / 10102. de onda del reloj y de las salidas del contador MOD-10,
empezando en 0.
Los contadores asincrnicos son fciles de
implementar y tiles para aplicaciones de baja
frecuencia. Debido a que al modificar el mdulo se
presentan pulsos espurios de corta duracin [del orden
de los ns], no son recomendables para aplicaciones
de alta frecuencia, adems debido a la acumulacin
de los retardos de tiempo de cada flip-flop.
Contadores Ripple-Clock.- El problema de los pulsos

espurios, en parte, se soluciona mediante el uso de
los contadores Ripple-Clock [R. C.] que son otro tipo
de contadores asincrnicos. La fig. 3.29 muestra una
forma en la que se puede disear este tipo de
contadores. Para estudio se ha seleccionado un contador
R. C. MOD-11, diseado con FFs-JK.
FIG U R A 3 .2 8 CO N TA D O R B IN A R IO A SIN CR N ICO M D U LO 1 0
Al realizar el diseo de este tipo de contadores
es conveniente dibujar las formas de onda del reloj,
de la salida Q de cada uno de los FFs y los valores
Si las salidas del contador se etiquetan como Q3Q2Q1Q0, que deber ponerse en las entradas J y K de dichos
entonces se utilizarn las salidas que, en el FFs, como se indica en la fig. 3.29.
equivalente binario, generan 1s [Q3 = 1 y Q1 = 1, en
este caso] para conectarlas a las entradas de una

Las ecuaciones para el FF-0 son
CKO = Reloj principal
Para generar las formas de onda del FF-1, se analiza

si se puede utilizar, como seal de reloj, la salida
del FF-0, para esto es necesario que por cada cambio
de nivel de Q1 , haya una transicin negativa
correspondiente en la salida Q0. Si esto no se da,
se repite el anlisis con la seal anterior, en esta
ocasin con el reloj principal. Para este ejemplo,
Q0 no cumple con lo requerido como seal de reloj para
FIG U R A 3 .2 9 FO R M A S D E O N D A D E L CO N TA D O R M D U LO 1 1 el FF-1, por tanto se utilizar el reloj principal.
De las formas de onda de Q1, y de los valores de J1
y K1, se deducen las siguientes ecuaciones.
Una de las primeras cosas que hay que hacer en el
diseo de este tipo de contadores, es determinar cul
ser la seal de reloj que comandar individualmente CK1 = Reloj principal
a cada FF, esto se evidencia en el ejemplo. Para
generar las formas de onda del FF-0, siempre se Para determinar la seal de reloj de los restantes
utilizan las transiciones [negativas o positivas, FFs, se realiza un anlisis similar: se empieza con
dependiendo del tipo de FF, en este caso negativas] la seal Q del FF inmediato-anterior y se observa si
de la seal del reloj principal. De las formas de onda dispone de una transicin negativa para cada cambio
de los FFs utilizados, se determinan los valores que de nivel de la seal de salida del FF que se est
deben ponerse en las entradas de los FFs y de ellas analizando, si cumple este requisito, se utiliza esta
se obtienen las ecuaciones para las entradas J0 y K0, seal como reloj, sino se procede a analizar con la
J1 y K1, J2 y K2, J3 y K3, respectivamente como se indica salida anterior hasta encontrar la que cumpla la
a continuacin. condicin. Para el FF-2, se observa que Q1 tiene una

transicin negativa para cada cambio de nivel de la El contador MOD-11, ripple-clock, con FFs-JK se mues-
salida Q2 , por tanto Q1 ser la seal de reloj para tra en la fig. 3.30.
el FF-2; de los valores obtenidos para J2 y K2,
respectivamente se deducen las ecuaciones para este Contadores Ripple-Clock en CI.- Los fabricantes de CIs
FF. han diseado algunos contadores del tipo Ripple-Clock.
CK2 = Q1 MOD-10 [Dcada]: 7490, 74176, 74196, 74290, 74390

MOD-12 [Divisor por 12]: 7492
MOD-16 [Binarios de 4-bits]: 7493, 74177, 74293, 74393
Puesto que Q2 no dispone de una transicin negativa
para cada cambio de nivel de la salida del FF-3, se
procede a realizar el anlisis con la salida Q1, la La fig. 3.31 muestra el diagrama de bloques de estos
3 CIs; se puede observar que disponen de dos contadores
cual cumple con el requisito, por lo que Q1 ser
internos que se pueden usar de forma independiente
utilizada como reloj del FF-3, cuyas ecuaciones de
salida se muestran a continuacin. con sus propias entradas de reloj: A y B; tambin se
los puede conectar en cascada.
CK3 = Q1
FIG U R A 3 .3 1
En esta seccin se estudiarn algunos de los ms

FIG U R A 3 .3 0 CO N TA D O R R IP P LE CLO CK M D U LO 1 1
utilizados en aplicaciones prcticas de baja
frecuencia, como es el caso del CI-7490, CI7492 y CI-
7493.
CI-7490.- Junto con el CI-7492 y el CI-7493, que son tablas de funcin proporcionadas por los fabricantes.
contadores monolticos implementados con 4-FFs M-S Una cuenta con divisin por 10 son salida simtrica
y compuertas adicionales para proporcionar un contador- se puede obtener con el CI-7490 conectando la salida
divisor por 2 y un contador binario de 3-FFs para el QD a la entrada A, mientras que los pulsos de entrada
que la longitud del ciclo de cuenta es divisin por se aplican a la entrada B que proporciona una onda
5 [90], por 6 [92] y por 8 [93]. La fig. 3.32 cuadrada con divisin por 10 en la salida QA.
muestra la distribucin de pines del CI-7490.
Secu encia d e cuenta Secuencia b i-q uina ria
B C D d el CI-7 4 90 [5 -2 ]) d el CI-7 4 90
[ver nota A ] [ver nota B ]
S alid a s S alid a s
Cuenta Cuenta
QD QC QB QA QA QD QC QB
O O O O O O O O O O
1 O O O 1 1 O O O 1
2 O O 1 O 2 O O 1 O
3 O O 1 1 3 O O 1 1
4 O 1 O O 4 O 1 O O
5 O 1 O 1 5 1 O O O
FIG U R A 3 .3 2 CI-7 4 90 6 O 1 1 O 6 1 O O 1
7 O 1 1 1 7 1 O 1 O
8 1 O O O 8 1 O 1 1
Todos estos contadores tienen dos entradas [a travs
9 1 O O 1 9 1 1 O O
de una compuerta NAND] para inicializacin con 0
[borrar]. El CI-7490 tambin dispone de otras dos
EN TR A D A S RESET SA LID A S
entradas similares para establecer una salida igual R 0(1 ) R 0(2 ) R 9(1 ) R 9(2 ) QD QC QB QA
a 9 para utilizarla en aplicaciones de complemento 1 1 O X O O O O
a 9 en aplicaciones BCD. 1 1 X O O O O O
Para utilizar la mxima longitud de cuenta de estos X X 1 1 1 O O 1
X O X O C U E N T A
contadores [dcada, divisin por 12, o binario de 4-
O X O X C U E N T A
bits], la salida QA se conecta a la entrada de reloj
O X X O C U E N T A
B. Los pulsos de entrada se aplican a la entrada de X O O X C U E N T A
reloj A y las salidas se muestran en las respectivas Notas: A Para cuenta BCD, la salida QA se conecta a la entrada B.

B Para cuenta bi-quinaria, la salida QD se conecta a la entrada A. resistencia y el interruptor, sirven para incluir un
borrado manual que puede necesitarse en cualquier
Aplicaciones del CI-7490.- Son muchas las aplicaciones momento para inicializar con 0 el contador [fig. 3.34].
que se le puede dar a este contador dcada.
Ejemplo.- Disear un contador MOD = 100 y un contador

MOD = 85. En primer lugar se disea el contador MOD-
10010. El circuito resultante para implementar el
contador MOD = 10010 se muestra en la fig. 3.33.
FIG U R A 3 .2 4 CO N TA D O R R IP P LE CLO CK M D U LO 8 5
Ejemplo.- Disear un contador MOD = 1000 y un contador

MOD = 742. El contador mdulo 1000, se muestra en la
FIG U R A 3 .3 3 CO N TA D O R R . C. M D U LO 1 00
fig. 3.35.
El diseo del contador MOD-8510, se obtiene modificando

el contador MOD = 100, para lo cual se escribe el
equivalente BCD del valor del mdulo, en este caso
8510 = 1000 0101BCD, y se lo detecta a travs de una
compuerta AND, para eso se realimentan las salidas
Q que generan los 1s del nmero BCD obtenido, en este
caso: QD de las decenas, QC y QA de las unidades, [para
sealar esta deteccin se ha puesto el nmero 85 dentro FIG U R A 3 .3 5 CO N TA D O R RIP P LE CLO CK M D U LO 1 0 00
de la compuerta AND]. La compuerta OR, junto con la

En este caso se requieren 3 CI-7490. La circuitera 0100 0010BCD], realimentando los 1s del valor BCD, como
adicional sirve para incluir un borrado manual o se hizo antes. La compuerta OR sirve para incluir un
Master-Reset. borrado manual, cuando el interruptor est cerrado,
el contador cuenta normalmente y cuando est abierto,
el contador, se borra.
Otros contadores ripple-clock son el CI-7492 [MOD
= 12] y el CI-7493 [MOD = 16]. La distribucin de pines
de los estos integrados se muestra en la fig. 3.37
a) y 3.37 b) respectivamente. Las tablas de funcin
se encuentran en los manuales de los fabricantes.
FIG U R A 3 .3 7 a ) CI-7 4 92
FIG U R A 3 .3 6 CO N TA D O R RIP P LE CLO CK M D U LO 7 4 2
El contador MOD 742, se muestra en la fig. 3.36. Se

requieren 3 contadores dcada y una compuerta AND para FIG U R A 3 .3 7 b ) CI-7 4 93
detectar el valor del mdulo del contador [74210 = 0111

El circuito de la fig. 3.38 muestra el diagrama de

bloques de un reloj digital de 24 horas. Se implementan
dos contadores MOD-60, uno para los segundos y otro
para los minutos, el contador MOD-24 es para las horas.
Adems se utilizan los decodificadores de BCD-a-7-SEG,
las resistencias y finalmente los displays.
FIG U R A 3 .3 9 CO N TA D O R M D U LO 6 0
J un io - 2 00 8
FIG U RA 3.3 8 RELO J D IG ITA L D E 24 H O R A S
El circuito de la fig. 3.39 es un contador mdulo

60 implementado con un CI-7490 y un CI-7492, que podra
utilizarse como contador de segundos o de minutos para
el reloj digital. Se ha incluido la salida en displays
de nodo comn y el sistema de igualacin para minutos.

CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO - 2 36 -
Introduccin al Anlisis y
Diseo de Circuitos
Secuenciales Sincrnicos
Las redes secuenciales sincrnicas son circuitos
digitales constituidos de una parte de lgica
combinacional y de dispositivos para almacenamiento FIG U R A 4 .1 M O D E LO D E R ED S EC U EN C IA L S IN C R N IC A
de informacin [FFs o memoria].

Estas redes pueden recibir seales de entrada y El registro est conformado con cualquier tipo
generar seales de salida que son funciones de las de flip-flop y acta como dispositivo interno para
entradas actuales y del comportamiento anterior de almacenamiento de informacin o memoria, que guarda
la red. Pueden tomar una variedad de formas y la informacin de los eventos importantes de las
generalmente se las clasifica en trminos de su modo entradas pasadas que influenciarn el comportamiento
de operacin y de la funcin que realizan. futuro de la red. La red lgica combinacional cumple
En una red secuencial sincrnica el contenido de dos funciones importantes: primero, en funcin de
la informacin bsica de los dispositivos de las seales de entrada X1<t>, ..., Xu<t> y de las
almacenamiento slo puede cambiar durante la salidas actuales de los flip-flops Q1<t>, ..., Qr<t>,
ocurrencia de un pulso de reloj. Entre pulsos de genera las seales de comando necesarias para
reloj, las operaciones lgicas se realizan con las modificar el contenido del registro cuando se presenta
seales de entrada y la informacin almacenada, pero el siguiente pulso de reloj. Segundo: la red lgica
no hay cambio en la informacin contenida en los combinacional forma las salidas de la red, en funcin
dispositivos de almacenamiento de informacin. de las mismas variables1.
Puesto que es una red sincrnica, el valor de todas
Anlisis de una Red Secuencial Sincrnica.- Cualquier red las variables debe permanecer constante en el momento
secuencial sincrnica puede representarse en la forma en que aparece el pulso de reloj. Despus del pulso
general que se muestra en la fig. 4.1.
1 Digital Networks and Computer Systems de Taylor L. Booth.
Carlos Novillo Montero 235 Can Carlos Novillo Montero 236 Can
CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO - 2 37 - CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO - 2 38 -
de reloj, el contenido del registro cambia a un nuevo las salidas [Zv-1, ..., Z0] y las seales de control
valor que depende de la entrada de comando Ci al [Cr-1, ..., C0] al momento en que ocurre el pulso de
registro, en el momento en que ocurre el pulso de reloj representan las seales de entrada actual,
reloj. Igualmente las entradas pueden cambiar entre salida actual y control actual, respectivamente.
pulsos de reloj. Estos cambios hacen que las salidas Cuando ocurre el pulso de reloj, el contenido del
de la red lgica combinacional cambien. El siguiente registro permanece constante hasta que se completa
pulso de reloj puede ocurrir en cualquier momento el pulso de reloj. En ese momento, el contenido del
despus de que las salidas hayan alcanzado un estado registro cambia a un nuevo valor. El nuevo valor se
estacionario. denomina estado prximo de la red.
Variables de Estado y Estados.- De aqu se ve que el Resumen

estado actual de cada flip-flop, en el momento en Variable de Cada una de las salidas de los FFs, Q1<t>, ...,
que ocurre el pulso de reloj, influye en la salida Estado Qn<t>, tomada separadamente es una variable
actual de la red secuencial sincrnica y en el estado de estado.
prximo de los flip-flops. Debido a esto, a las Estado Cada una de las posibles combinaciones de las
variables Qr-1, ..., Q0 se las conoce como variables variables de estado tomadas en conjunto [Qn-
de estado de la red secuencial sincrnica y a los 1<t>, ..., Q0<t>] constituye el estado de la red.
distintos valores que toman las salidas Q de los flip-

Estado Actual [O anterior] Es valor que tiene el registro antes
flops, tomadas en conjunto [Qr-1, ..., Q0], constituye del pulso de reloj.
el estado de la red.
E s t a d o Es el valor que tomar el registro despus del
Un registro con 4 flip-flops, tendr 4-variables Prximo pulso del reloj.
de estado: Q3 ,Q2,Q1 y Q0; y 16-estados diferentes,
desde [0,0,0,0] hasta [1,1,1,1]. Los distintos estados
Puesto que se trata de una red sincrnica, los valores de
de la red corresponden a los diferentes temes de
las variables deben permanecer constantes durante el
informacin que puede recordar la red. tiempo que dura el pulso [o la transicin] del reloj.
El estado actual de una red secuencial sincrnica
corresponde al estado [contenido] del registro un
Anlisis de Mquinas de Estado Sincronizadas por Reloj.-
instante antes de que aparezca el pulso de reloj.
Mquina de estado es un nombre genrico dado a estos
Igualmente, se dice que las entradas [Xu-1, ..., X0],
circuitos secuenciales; por reloj se refiere al
hecho de que sus elementos de almacenamiento [flip- una funcin del estado actual y de las entradas
flops] emplean una entrada de reloj; y actuales. La salida G determina la salida del circuito
sincronizados, debido a que todos los flip-flops en funcin del estado y de las entradas actuales.
utilizan la misma seal de reloj. La mquina de estado Tanto F como G son estrictamente circuitos lgicos
cambia de estado slo cuando ocurre una transicin combinacionales. Se puede escribir
o un pulso de disparo en la seal de reloj.
Estado siguiente = F<Estado actual, entrada actual>
Estructura de la Mquina de Estado.- La fig. 4.2 muestra Salida actual = G<Estado actual, entrada actual>
la estructura general de la mquina de estado

denominada mquina de Mealy. La memoria de estado Al circuito secuencial cuyas salidas dependen tanto
es un conjunto de n flip-flops que almacena el estado del estado como de la entrada, como se estableci
presente de la mquina que tiene 2n estados antes, se lo conoce como mquina de Mealy.
diferentes. Todos los flip-flops estn conectados En algunos circuitos secuenciales, la salida slo
a una seal de reloj comn que hace que los flip-flops depende del estado actual.
cambien de estado con cada pulso de reloj. Lo que
Salida actual = G<Estado actual>
constituye una pulso depende del tipo de flip-flop
(disparado por transicin [8 o 9] o por pulso [M-S]).
A tal circuito se lo conoce como mquina de Moore,
su estructura general se muestra en la fig. 4.3. La
nica diferencia entre los dos modelos de mquina
de estados radica en cmo se generan las salidas.
FIG U R A 4.2 M Q U IN A D E M EA LY
El estado siguiente de una mquina de estado, est

determinado por la lgica de estado-siguiente F, como FIG U R A 4 .3 M Q U IN A D E M O O R E
En la prctica, la mayora de las mquinas de Se asumen los siguientes datos:

estado puede clasificarse como mquinas de Mealy, Entrada actual X<t=0> = 1
debido a tienen una o ms salidas tipo Mealy que Estado actual [Q1<0>,Q0<0>] = [0,0]
depende de la entrada y de su estado. Sin embargo,
muchas de estas mismas mquinas tienen una o ms De la red combinacional se tiene:
salidas el tipo Moore, que dependen slo del estado. Salida actual Z<t> = X<t> + Q0<t>
En la actualidad, la mayora de las mquinas de Control actual D0<t> = Q1<t>AX<t>
estado se disea con dispositivos lgicos programables
con flip-flops D disparados con transicin positiva.
Sin embargo, se puede usar cualquier otro tipo de
De estas expresiones se ve que, para t = 0:
flip-flop, con transicin positiva o negativa.
Entrada actual X<0> = 1
En el siguiente anlisis es de extremada
Estado actual [Q1<0>,Q0<0>] = [0,0]
importancia tener en mente las relaciones
Salida actual Z<0> = 1
concernientes al tiempo entre entrada-actual, salida-
Control actual D0<0> = 0
actual y estado-prximo. Para ilustrar estas
D1<0> = 1
relaciones, en el siguiente ejemplo se analiza una
red secuencial simple.
Del comportamiento del FF tipo-D, se obtiene:
Estado prximo [Q1<1>,Q0<1>] = [1,0]
Ejemplo 1.- Analizar la red lgica que se muestra
en la fig. 4.4.
Ejemplo 2.- Realizar el anlisis completo del circuito
secuencial sincrnico de la fig. 4.5.
De la red combinacional se obtienen las siguientes

ecuaciones.
FIG U R A 4.4
JO<t> = X<t> KO<t> = QO<t>

Aunque la informacin de la tabla describe el
comportamiento de la red, a esta informacin
generalmente se la presenta en una forma diferente,
como una tabla de transicin.
Tabla de Transicin y Diagrama de Estados.- El estado-

prximo y la salida-actual pueden describirse y
representarse como una representacin tabular
denominada tabla de transicin o en forma grfica
como un diagrama de transicin de estados; ambas se
estudian a continuacin.
FIG U R A 4.5
La representacin como tabla de transicin de una
red secuencial, muestra las propiedades del estado-
Estas ecuaciones booleanas pueden evaluarse para prximo y de la salida-actual en forma tabular. Las
obtener la informacin que se muestra en la siguiente columnas de la tabla corresponden a las posibles
tabla, conocida como Tabla del comportamiento de la seales de entrada y las filas corresponden a los
Red Secuencial Sincrnica. posibles estados de la red. La entrada que se
encuentra en la interseccin de la fila-k y de la
ENT. ESTA D O
CO M A N D O A CTU A L ESTA D O P R X IM O
SA L. columna-j corresponde a
A CT. A CTU A L A CT.
X <t> Q 1 <t> Q 0 <t> J 1 <t> K 1 <t> J 0 <t> K 0 <t> Q 1 <t+1 > Q 0 <t+1 > Z <t>
Estado-prximo / Salida-actual
O O O 1 1 O O 1 O O
O O 1 1 1 O 1 1 O O
O 1 O 1 1 O O O O O
Por ejemplo, la informacin presentada en la tabla
O 1 1 1 1 O 1 O O O anterior concerniente al estado-prximo y salida-
1 O O O O 1 O O 1 O actual de la red en estudio, puede representarse
1 O 1 1 O 1 1 1 O O
mediante la tabla de transicin de estados indicada
1 1 O O O 1 O 1 1 1
a continuacin.
1 1 1 O O 1 1 1 O O
TA B LA D E L C O M P O R TA M IE N TO D E LA R ED S EC U EN C IA L S IN C R N IC A
EN TR A D A
A CTU A L = Asignaciones posibles
ESTA D O X <t>
A CTU A L [Q 1 ,Q 0 ] O 1
[O ,O ] [1,O ]/O [O ,1]/O donde: r = Nmero de variables de estado

[O , 1] [1,O ]/O [1,O ]/O m = Nmero de estados utilizados
[1, O ] [O ,O ]/O [1,1]/1
[1, 1] [O ,O ]/O [1,O ]/O

En este ejemplo r = 3 y m = 4, por tanto se tienen
E ST. P R X SAL. ACT
3 posibles asignaciones diferentes, de las que se
TA BLA D E TR AN S IC I N D E E S TA D O S
toma la que se muestra en la siguiente tabla de
Cuando se estudian redes secuenciales a menudo asignacin.
es ms conveniente indicar el estado en forma
ESTA D O
simblica. Por ejemplo, podemos denotar los distintos A SIG NA CI N
[Q 1 ,Q 0 ]
estados del ejemplo 2 como: A, B, C y D [O ,O ] A
respectivamente. En general, la representacin [O ,1 ] B
simblica conviene ms cuando se debe trabajar con [1,O ] C
[1 , 1 ] D
redes que tienen un gran nmero de variables de
estado. Esta representacin tambin es til para el
Si en vez de utilizar valores lgicos para los
diseo de circuitos secuenciales sincrnicos. estados que puede tomar la red, se hace la asignacin
de nombres indicada en la tabla anterior, se tiene
Asignacin de Estados.- En el diseo de circuitos la siguiente tabla de estados.
secuenciales sincrnicos, un aspecto muy importante
es la asignacin de estados. Es quiz la parte ms
EN TR A D A
difcil del diseo por cuanto hay que determinar el A CTU A L
circuito ms simplificado posible. A continuacin, ESTA D O
O 1
slo para propsitos de informacin, se muestra el A C/O B /O
nmero de posibles asignaciones que pueden darse a B C/O C/O
un circuito secuencial sincrnico [T. L. Booth]. C A /0 D /1
D A /O C/O
EST. P RX . SA L. AC T.
TA B LA D E ESTA D O S
El problema con las tablas de transicin y de

estados es que a menudo es difcil visualizar el
comportamiento de la red bajo condiciones de entrada
diferentes. De ah que convenga transformar esta
informacin en un diagrama de estados. El diagrama
de estados proporciona una representacin grfica
de la operacin de la red secuencial. Cada diagrama
consiste de un conjunto de vrtices etiquetados con FIG U R A 4 .6 D IA G R A M A DE
ESTA D O S
el correspondiente estado de la red. Para cada par
ordenado de estados [no necesariamente distintos],
Ei y Ej, una lnea conecta los vrtices Ei a Ej; s Entrada, Salida y Secuencia de Estados.- Cuando se trabaja
y slo s existe un valor, ak, en las seales de con una red secuencial que forma parte de un sistema
entrada tal que complejo, generalmente lo que interesa es el
comportamiento externo de la red. En particular, si
Ej = Fy<ak,Ei> se aplica una secuencia en la entrada.
Si una lnea directa conecta Ei a Ej cuando la entrada X<O>, X<1>, X<2>, ..., X<k>
es ak, entonces a la lnea se la etiqueta con
Se deseara conocer cul ser la secuencia de salida
ak/FZ<ak,Ei> <=> Ent. actual/Sal. Actual actual resultante.
Z<O>, Z<1>, Z<2>, ..., Z<k>
As los vrtices del diagrama de estados
corresponden al estado-actual de la red; la etiqueta La respuesta a esta pregunta no es nica puesto
indica la entrada-actual y la salida-actual. La cabeza que depende del estado inicial de la red, al tiempo
de la flecha en cada lnea indica el estado-prximo t = 0. Por ejemplo, considere la red secuencial en
de la red, como se indica en la fig. 4.6. estudio y cuyo diagrama de estados se muestra en la
fig. 4.6. Asuma que a la red se le aplica la secuencia
de entrada presentada en la tabla que se indica a
continuacin; en ella se muestran los posibles valores
de X<t>, la consecuente salida actual y el estado

prximo de la red.
t [p ulsos] 0 1 2 3 4 5 6 7 8 9 10 11
X<t> 0 1 1 0 0 1 0 1 0 1 0
Z<t> 0 1 0 0 0 1 0 0 0 1 0
ESTA D O A C D C A C D A B C D A
Si el estado inicial no fuera A, se obtendra una

secuencia de estados diferente. De este anlisis se
ve que el problema de examinar el comportamiento de
una red secuencial dada, puede manejarse de manera
directa. Aunque las tcnicas analticas desarrolladas Diseo de Redes Secuenciales Sincrnicas.- El problema
son de importancia en sistemas, esta discusin tambin de analizar el comportamiento de una red secuencial
ha servido para otro propsito importante: proporciona sincrnica se realiza fcilmente, siempre que se tenga
material necesario para resolver el problema de diseo un diagrama circuital de la red. El problema inverso,
de redes secuenciales sincrnicas para realizar un el de disear una red secuencial para que realice
trabajo especfico. la operacin de procesamiento de informacin, es
considerablemente ms difcil de resolver. En esta
situacin, se asume que se dispone de una descripcin
de la operacin que debe realizar la red y se pregunta
por el desarrollo de una red secuencial que realice
estas operaciones.
Por ejemplo, se necesita disear una red secuencial
que calcule el vuelto correcto que, una mquina de
ventas que opera con monedas, debe entregar al
cliente. En este caso, la entrada consiste de una
secuencia de monedas depositadas en la mquina y la
salida es un comando que retorna el vuelto especfico
Problemas relacionados.- que espera el cliente. Las redes secuenciales se usan
tambin como unidades de comando en varios sistemas de estados de la etapa 2 se lo transforma en una tabla
digitales en los que se controla la secuencia en la de transicin de estados.
que el sistema realizar una tarea de procesamiento Etapa 4.- Minimizacin de la tabla de estados.- En el proceso
de informacin. de desarrollo de un diagrama de estados, para
El diseo de una red secuencial para ejecutar una satisfacer las necesidades del problema dado, puede
operacin dada es un arte y una ciencia. En varias introducirse un gran nmero de estados innecesarios.
etapas del proceso, el diseador debe usar Puesto que el nmero de elementos de almacenaje de
procedimientos heursticos [forma de buscar una informacin en un circuito aumenta cuando aumenta
solucin a un problema mediante mtodos no rigurosos el nmero de estados, es deseable eliminar de la tabla
[por tanteo], reglas empricas, etc.] y a la los estados redundantes.
experiencia para tomar decisiones acerca de la mejor Etapa 5.- Asignacin de estados.- La informacin contenida
manera de proceder, mientras que en otras etapas se en la tabla de estados debe codificarse en forma
pueden emplear procedimientos algortmicos directos binaria. Este no es un proceso nico y la codificacin
para llevar a cabo los pasos de diseo asociados con usada puede influir considerablemente en la
esas etapas. Cada problema de diseo puede dividirse complejidad del circuito resultante. El objetivo de
en las siguientes etapas. esta etapa es transformar la tabla de estados en una
tabla de transicin.
Etapa 1.- Descripcin de la operacin deseada de la red.- Se Etapa 6.- Realizacin de la red.- Una vez obtenida la tabla
debe preparar un conjunto completo de especificaciones de transiciones y tomada una decisin respecto de
que describan la operacin de la red. Todas las los FFs que se usarn, se pueden obtener las
entradas y salidas deben estar identificadas y la expresiones lgicas [ecuaciones booleanas] que
relacin entre las cantidades debe definirse de manera relacionan el estado actual, la salida y las seales
consistente. de comando.
Etapa 2.- Determinacin del diagrama de estados.- Usando En este proceso de diseo, slo los pasos 3 y 5
las especificaciones establecidas en la etapa 1, se pueden ejecutarse de manera completamente algortmica.
debe definir un diagrama de estados para la red. Debe El problema de asignacin de estados de la etapa 4
chequearse el diagrama de estados para asegurarse podra, en teora, realizarse de manera algortmica
que satisfaga todos los requisitos del problema. simplemente tratando todas las posibles asignaciones
Etapa 3.- Determinacin de la tabla de estados.- El diagrama de estados y luego seleccionando la mejor de acuerdo
con algn criterio. Desafortunadamente el nmero de

posibles asignaciones de estados es tan grande que
esto es una aproximacin irreal. Para ayudar a la
solucin de este problema se han desarrollado tcnicas
analticas heursticas y avanzadas.
Excepto en situaciones muy simples, las dos
primeras etapas del proceso de diseo no pueden
manejarse de manera completamente algortmica.
Conforme el diseador gana experiencia aprende un
conjunto de procedimientos heursticos.
FIG U R A 4.7
Afortunadamente el proceso inicial de aprendizaje
necesario para desarrollar un conjunto til de
heursticas puede obtenerse resolviendo 3 o 4 El diseo se empieza con el diagrama de estados
problemas tpicos. Para comprender mejor estos que se muestra en la fig. 4.7.
conceptos se realizarn algunos ejemplos, empezando
con los contadores sincrnicos y luego se harn un ESTA D O ESTA D O A SIG NA CI N
ESTA D O
diseos ms genricos. A CTU A L P R X IM O Q3 Q2 Q1 Q0
q0 q1 q0 0 0 0 0
q1 q2 q1 0 0 0 1
Contadores Sincrnicos.- Todos los FFs que conforman
q2 q3 q2 0 0 1 0
este tipo de contador estn conectados a una seal
q3 q4 q3 0 0 1 1
de reloj nica [comn a todos los FFs].
q4 q5 q4 0 1 0 0
q5 q6 q5 0 1 0 1
Ejemplo.- Disear un contador sincrnico mdulo 10. q6 q7 q6 0 1 1 0
q7 q8 q7 0 1 1 1
q8 q9 q8 1 0 0 0
q9 q0 q9 1 0 0 1
Luego se obtiene la tabla de estados, a continuacin

se realiza la asignacin de estados, posteriormente
la tabla de transicin de estados y finalmente se

Esta d o A ctu al Esta d o P rxim o Com a nd o A ctu al
implementa la tabla del comportamiento del contador <t> < t+ 1> <t>
CN T.
pedido, en la que se indica la cuenta actual y la Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0 K0
cuenta prxima. O O O O O O O O 1 O X O X O X 1 X
1 O O O 1 O O 1 O O X O X 1 X X 1
2 O O 1 O O O 1 1 O X O X X O 1 X
ESTA D O ESTA D O
A CTU A L P R X IM O 3 O O 1 1 O 1 O O O X 1 X X 1 X 1
Q 3 < t> Q 2 < t> Q 1 < t> Q 0 < t> Q 3 < t+ 1> Q 2 < t+ 1> Q 1 < t+ 1> Q 0 < t+ 1> 4 O 1 O O O 1 O 1 O X X O O X 1 X
5 O 1 O 1 O 1 1 O O X X O 1 X X 1
0 0 0 0 0 0 0 1
6 O 1 1 O O 1 1 1 O X X O X O 1 X
0 0 0 1 0 0 1 0
7 O 1 1 1 1 O O O 1 X X 1 X 1 X 1
0 0 1 0 0 0 1 1
8 1 O O O 1 O O 1 X O O X O X 1 X
0 0 1 1 0 1 0 0
9 1 O O 1 O O O O X 1 O X O X X 1
0 1 0 0 0 1 0 1
10 1 O 1 O X X X X X X X X X X X X
0 1 0 1 0 1 1 0
11 1 O 1 1 X X X X X X X X X X X X
0 1 1 0 0 1 1 1 12 1 1 O O X X X X X X X X X X X X
0 1 1 1 1 0 0 0 13 1 1 O 1 X X X X X X X X X X X X
1 0 0 0 1 0 0 1 14 1 1 1 O X X X X X X X X X X X X
1 0 0 1 0 0 0 0 15 1 1 1 1 X X X X X X X X X X X X
La tabla del comportamiento de la red secuencial Mediante el uso de mapas-K, se obtienen las
sincrnica se muestra a continuacin. Los valores siguientes funciones booleanas simplificadas para
de las variables de comando-actual [J y K] de cada las variables de comando de cada FF-JK.
FF, se obtienen en base al estado-actual, el estado
prximo y la tabla de excitacin del FF; los estados
prximos que no se utilizan se los reemplaza por
condiciones no importa, por ejemplo los estados
desde el 10 [1010] hasta el 15 [1111], no son
necesarios en el contador MOD = 10, por tanto en las
columnas de estado prximo se las llena con
condiciones no importa. El circuito del contador sincrnico MOD-10, con
FFs J-K, y sus formas de onda se muestra en la fig. [fig. 4.9] que facilite visualizar en qu condicin
4.8. Las salidas de los flip flops [Q3Q2Q1Q0] cuanta ascendentemente y cuando cuenta
corresponden con las salidas del contador. descendentemente, tambin servir para obtener la
tabla de estados para luego obtener una tabla de
funcin que cumpla este propsito.
FIG U R A 4.9
FIG U R A 4.8 CO N TA D O R S IN CR N ICO M D U LO 1 0 X<t>
Cuenta Cuenta Cuenta

Contador Sincrnico Up-Down.- Son dispositivos que A ctu al 0 1 D EC B IN
permiten realizar la cuenta en forma ascendente o 0 1 6 0 0 0 0
1 2 0 1 0 0 1
descendente mediante una seal de comando
2 3 1 2 0 1 0
externa [que por facilidad se llamar X<t>].
3 4 2 3 0 1 1
Normalmente se acepta que con = 0, el contador
4 5 3 4 1 0 0
cuente ascendentemente y con = 1, el contador
5 6 4 5 1 0 1
cuente descendentemente. 6 0 5 6 1 1 0
Q2 Q1 Q0
Ejemplo.- Disear un contador sincrnico mdulo
7. Esta tabla tiene una entrada de comando de cuenta
Lo primero que se obtiene es un diagrama de estados X<t> [ ], y el estado actual, constituido por las
salidas de cada uno de los FFs que conforman el

contador al tiempo <t>, en este caso se requieren
3-FFs tipo JK. As mismo, debe incluir el estado
prximo, constituido por las tres salidas de los FFs
al tiempo <t+1>.
De esta informacin, pueden obtenerse las
ecuaciones de comando para los FFs, las que se
muestran a continuacin.
Ent. Esta d o Esta d o Com a nd o

A ct. A ctua l <t> P rx im o <t+ 1> A ctua l <t>
X <t> Q2 Q1 Q0 Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
O O O O O O 1 O X O X 1 X
O O O 1 O 1 O O X 1 X X 1
O O 1 O O 1 1 O X X O 1 X
O O 1 1 1 O O 1 X X 1 X 1
O 1 O O 1 O 1 X O O X 1 X
FIG UR A 4.1 0 CO N TA D O R SIN CR N ICO U/D M D U LO 7
O 1 O 1 1 1 O X O 1 X X 1
O 1 1 O O O O X 1 X 1 O X
O 1 1 1 X X X X X X X X X El circuito correspondiente se muestra en la fig.

1 O O O 1 1 O 1 X 1 X O X 4.10, en ella se ha incluido una entrada M. R. co-
1 O O 1 O O O O X O X X 1
nectada al Clear de los FFs, para borrar el contador
1 O 1 O O O 1 O X X 1 1 X
[inicializar con ceros].
1 O 1 1 O 1 O O X X O X 1
1 1 O O O 1 1 X 1 1 X 1 X
Ejemplo.- Disear un contador sincrnico mdulo
1 1 O 1 1 O O X O O X X 1
1 1 1 O 1 O 1 X O X 1 1 X
10.
1 1 1 1 X X X X X X X X X
El diagrama de estados se indica en la fig. 4.11.
El resto del proceso es igual al caso anterior.
cada pulso de reloj.
FIG U R A 4 .1 1 FIG U R A 4.1 1
Contadores Sincrnicos Programables.- En muchas En el mercado existen varios contadores

ocasiones es necesario iniciar la cuenta desde un sincrnicos programables. Entre ellos se encuentra
valor conocido diferente de 0, para esto se la serie de los CI-74190; 191; 192 y 193, la
implementan los contadores programables que disponen distribucin de pines de estos integrados se muestra
de entradas adicionales que permiten cargar [Load en la fig. 4.12.
= LD] un valor en el contador desde el que continuar
la cuenta con cada pulso de reloj. Para esto es CI-74190 [191] [fig. 4.12] es un contador sincrnico
necesario que los FFs, que forman el contador, reversible [ ] y programable que tiene una
dispongan de las entradas asincrnicas clear y preset. complejidad equivalente a 58 compuertas. El 190 es
La fig. 4.11 muestra las compuertas NAND y las un contador BCD y el 191 es un contador binario de
conexiones que se deben realizar para obtener un 4-bits. Los 4-FFs que conforman estos contadores estn
contador con entradas programables [en paralelo] y conectados a una seal de reloj, de modo que las
la entrada Load, que se activa con nivel bajo, es salidas cambian simultneamente con la seal de reloj.
decir, cuando la entrada LD = 0, la salida Q Este modo de operacin elimina los picos espurios
correspondiente toma el valor de su entrada de datos, que se generan en las salidas de los contadores
y cuando LD = 1, el contador cuenta normalmente con asincrnicos tipo ripple-clock. La fig. 4.13 muestra
la temporizacin del CI-74190 indica las formas de

onda del CI-74190, que proporciona el fabricante para
que el usuario pueda realizar sus diseos.
FIG U R A 4 .1 2 CI-74 1 9 0 /1 9 2 CO N TA D O R U /D SIN CR N ICO P R O G R A M A B LE
Estos contadores son totalmente programables; esto

es, poniendo el valor deseado en las entradas de datos
programables [D, C, B, A] y un valor bajo [0L] en
la entrada Load [carga], se puede inicializar el
contador con cualquier valor deseado. Las salidas
tomarn el valor de las entradas independientemente
FIG U R A 4 .1 3 TEM P O R IZ A CI N D E L CI-7 4 19 0
del nivel de la entrada de reloj. Esta caracterstica
permite que los contadores puedan usarse como
divisores MOD-N simplemente modificando la longitud Las entradas de reloj, y carga [Load], disponen
de la cuenta con las entradas programables. de un buffer de entrada para disminuir la carga a
las seales de entrada respectivas.
Para poder conectar en cascada, se tienen dos
salidas: ripple-clock [R.C.] y mximo/mnimo [M/M].
Esta ltima produce un nivel-alto con una duracin
aproximadamente igual a un ciclo completo de reloj
cuando el contador sobrepasa la cuenta ascendente
o descendente. La salida ripple-clock produce un pulso
de nivel bajo, igual en ancho al nivel-bajo de la programable MOD-8510, lo que se ha hecho es modificar
entrada de reloj, cuando el contador sobrepasa la el contador MOD-10010 de la seccin anterior. En
cuenta ascendente o descendente. primera instancia, cuando el contador cuenta
Los contadores fcilmente puede conectarse en ascendentemente, se debe generar un pulso de nivel-
cascada uniendo la salida ripple-clock con la entrada bajo cuando la cuenta llega al valor 8510 [1000 0101BCD]
de habilitacin [G] del siguiente contador, en este para la entrada de carga y en las entradas de datos
caso es necesario que la seal de reloj se conecte poner el nmero 0000 0000BCD.
en forma comn a cada uno de los CIs [funcionamiento De igual manera, cuando el contador cuenta
sincrnico], o a la entrada de reloj si las entradas descendentemente se debe detectar el nmero 9910 [1001
de habilitacin se conectan en paralelo. La salida 1001BCD] para generar un pulso de nivel-bajo para la
max/min se puede usar para realizar operaciones de entrada load, en esa situacin, en las entradas de
alta velocidad look-ahead [adelanto]. datos debe estar presenta el nmero 8410 [1000 0100BCD],
La fig. 4.14 muestra un contador , sincrnico, por tanto, A, B y D del contador de unidades y las
programable MOD-100, para lo que se utilizan dos CI- entradas A, B y C del contador de decenas se conectan
74190. a 0, mientras que las restantes se conectan a la lnea
U/D que es 0, cuando cuenta hacia arriba y 1 cuando
cuenta hacia abajo. La fig. 4.15 muestra el circuito
completo y las conexiones que deben realizarse para
que cumpla la funcin deseada. En la entrada de
habilitacin [G] del contador de unidades se ha
colocado una circuitera constituida por una
resistencia y un interruptor que sirve para habilitar
la cuenta cuando el interruptor est cerrado y para
que inhabilite la cuenta cuando el interruptor est
abierto.
FIG U R A 4.1 4 CO N TA D O R U /D M D U LO 1 00
La fig. 4.14 muestra un contador , sincrnico,
La entrada de habilitacin del contador de unidades

est comandada por un circuito que permite poner 0
cuando se quiere habilitar la cuenta o 1 cuando se
la quiere inhabilitar. As mismo, las entradas LD
estn comandadas por un interruptor pulsante para
reiniciar el contador con el valor de las entradas
en paralelo [d, c, b, a] de cada CI.
FIG U R A 4.1 5 CO N TA D O R U /D M D U LO 8 5
Otro ejemplo, un contador mdulo 1000, se muestra

en la fig. 4.16. En este caso se requieren 3
contadores 74190.
FIG U R A 4.1 6 CO N TA D O R U /D S IN CR N ICO M O D -1 0 00

FIG U R A 4 .1 7 CO N TA D O R U/D SIN CR N ICO M D U LO 6 5 1
Una modificacin del contador MOD-1000 se La compuerta NAND sirve para detectar el valor 13,
muestra en la fig. 4.17 [contador mdulo 651]. Las y generar un 0, para borrar el FF y para inicializar
compuertas NAND sirven para detectar el valor del al CI-74190 con 0001 y volver a empezar la cuenta
mdulo del contador. La compuerta AND se la utiliza desde 1 y no desde 0. El inversor sirve para
para incluir un borrado manual o Master-Reset. sincronizar el disparo del CI-74190 que lo hace con
transiciones positivas.
CI-74192/193.- [Fig. 4.19]. Estos CIs son contadores

sincrnicos programables. El CI-74192 es contador
dcada, mientras que el CI-74193 es hexadecimal. La
diferencia con los CIs 74190/191 es que estos tienen
una entrada comn, mientras que los CI-74192/193
tiene una entrada U y una entrada D, independientes.
Cuando los pulsos ingresan por la entrada U, entonces
la entrada D debe permanecer en nivel alto y
viceversa. Las formas de onda para los CIs 74192/193
est disponible en los manuales TTL.
FIG U R A 4 .1 8 CO N TA D O R M O D = 1 2
El circuito de la fig. 4.18 muestra un contador

FIG U R A 4.1 9 CI-7 4 19 2 /1 9 3
MOD = 12, en el que la cuenta va desde 1 hasta 12
inclusive y que servira para el contador de horas
del reloj digital que se dise anteriormente. El Contadores Sincrnicos 74160, 161, 162 y 163.- Estos
CI-74190 cuenta las unidades de horas mientras que contadores sincrnicos, programables, tienen la
el FF-JK se utiliza para contar las decenas de horas. caracterstica de carry-adelantado [Carry look-ahead]
interno para aplicaciones de diseo de cantadores que un nivel bajo en la entrada de carga [Load],
de alta velocidad. Los CI-74160 y 74162 son contadores deshabilita al contador y hace que las salidas
dcada y los CI-74161 y 74163 [fig. 4.20] son coincidan con los datos de entrada despus de la
contadores binarios de 4-bits. En la operacin siguiente transicin positiva del pulso de reloj,
sincrnica, los 4 flip-flops estn conectados a la sin importar los niveles de las entradas de
misma seal de reloj, de modo que las salidas cambian habilitacin.
simultneamente cuando las entradas P y T habilitan
la cuenta. Este modo de operacin elimina los picos
en las salidas de conteo asociados normalmente con
los contadores asincrnicos [ripple-clock].
FIG U R A 4 .2 0 CI-7 4 16 0 /1 6 1/1 6 2/1 6 3
Esta serie 74160 de contadores se dispara con las

transiciones positivas de la seal de reloj. La fig.
4.20 muestra la distribucin de pines del la serie FIG U RA 4.2 1 TEM P O R IZ A CI N D E LO S CI-7 4 16 0 /1 6 2 - CO N TA D O R ES D CA D A
SINCRNICOS PROGRAM ABLES. [Clea r A sincrnico/Sincrnico y Loa d Sincrnico].
de CI74160/161/162/163.
Estos contadores son totalmente programables; es
decir, las salidas pueden inicializarse con cualquier En los contadores 74160 hasta 74163, se debe evitar
valor. Las entradas de datos son sincrnicas, as una transicin positiva en la seal de reloj si las
entradas de habilitacin estn en nivel alto en o salida de los 4 flip-flops despus del siguiente pulso
antes de la transicin. La funcin clear para los de reloj, sin importar el nivel de las entradas de
160 y 161 es asincrnica y un nivel bajo en esta habilitacin. Este borrado sincrnico permite que
entrada pone un cero en la salida de los 4 flip-flops, se pueda modificar la longitud de la cuenta. La fig.
sin importar el nivel de la seal de reloj o de las 4.21 muestra la temporizacin de los CI-74160/162 -
entradas de habilitacin. contadores dcada sincrnicos programables, [Clear
Asincrnico/Sincrnico y Load Sincrnico]. La fig
4.22 muestra la temporizacin de los CI-74161/163 -
contadores binarios sincrnicos programables. [Clear
Asincrnico/Sincrnico y Load Sincrnico].
Registros de Desplazamiento [Shift-Register].- Los

Registros de Desplazamiento [R. D.] son circuitos
secuenciales sincrnicos en los que los FFs se
conectan de tal manera que cuando se aplica una
transicin activa a la entrada del reloj [comn a
todos ellos], la informacin presente en la entrada
I<t> ingresa al primer FF, [FF-0], la informacin
previa de ste pasa al segundo [FF-1], la del segundo
al tercero [FF-2], y as sucesivamente. En otras
palabras, la informacin que ingresa por la entrada
I<t> se desplaza bi-a-bit [serialmente] hacia el R.
D. y la informacin almacenada en cada biestable se
desplaza hacia el siguiente FF con cada transicin
FIG UR A 4 .2 2 TEM P O RIZ A CI N D E LO S CI-7 4 1 6 1 /1 6 3 - CO N TA D O RES B IN A R IO S activa del reloj.
SINCRNICOS PROGRAM ABLES. [Clea r A sincrnico/Sincrnico y Loa d Sincrnico].
Existen R. D. que desplazan la informacin de
derecha-a-izquierda, como los que se muestran en las
La funcin clear para los 162 y 163 es sincrnica figs. 4.23 y 4.24, as mismo se pueden implementar
y un nivel bajo en esta entrada pone un cero en la R. D. con desplazamiento de izquierda-a-derecha o
inclusive bidireccionales, que mediante una seal

de direccin podrn desplazar la informacin en un
sentido o en otro. Los R. D. tienen muchsimas
aplicaciones prcticas en relacin a los computadores
y en otros sistemas digitales. De ah la importancia
de su estudio. En el mercado existen algunos tipos
de R. D. en CI.
FIG U R A 4.2 4
FIG UR A 4.23 REG ISTRO D E DESP LAZ A M IENTO
Registro de Desplazamiento Bidireccional.- La fig. 4.25

Los R. D. pueden implementarse conectado en cascada muestra un R. D. que, en base a una seal de control
FFs tipo KJ [como el circuito de la fig. 4.33] o con de direccin [DIR], puede desplazar la informacin
FFs tipo D. La fig. 4.24 muestra un registro de de derecha-a-izquierda [cuando DIR = 0] o de
desplazamiento de 3-bits [3-FFs] implementado don izquierda-a-derecha [cuando DIR = 1], a este tipo
FFs tipo-D, y las formas de onda de la seal de reloj, de R. D. se lo define como bidireccional.
de la entrada serial de datos y de las salidas de
cada uno de los FFs. Puede observarse que las formas
de onda en las salidas de los FFs, son bsicamente
iguales a la seal de entrada I<t>, solamente
desplazadas en el tiempo, un perodo de reloj por
cada FF. De manera que el R. D. puede usarse como
un dispositivo para generar retardos de tiempo.
FIG U RA 4.2 5 R. D . B ID IR ECCIO N A L
En la fig. 4.25: SOR = Serial-Output-Right; SOL

= Serial-Output-Left; SIR = Serial-Input-Right; SIL
= Serial-Input-Left.
Registro de Desplazamiento con Carga de Datos en Paralelo.-

El circuito de la fig. 4.26 permite ingresar datos
en forma paralela, [similar al caso de los contadores FIG U R A 4.2 7 CI-7 4 19 5
programables]. Se lo conoce con el nombre de

convertidor paralelo-serie porque los datos que La carga en paralelo se realiza poniendo los 4-bits
ingresan en forma paralela, se los puede obtener en de datos y colocando la entrada de
la salida serial [SO]. Se puede observar que tambin carga/desplazamiento [S/L] en 0. La fig. 4.27 muestra
admiten el ingreso de datos desde la entrada serial la distribucin de pines de este CI. A continuacin
[Serial Input = SI]. se presenta la tabla de funcin del CI-74195.
Shi
Serial P a ralelo
ft/
Lo
J D C B A
CL ad CK QD QC QB QA
0 X X X X X X X X 1 0 0 0 0
1 0 8 X X d c b a d c b a
1 1 0 X X X X X X QD0 QC0 QB0 QA0
1 1 0 1 X X X X QCn QBn QA0 QA0
1 1 0 0 X X X X QCn QBn QAn 0
1 1 1 1 X X X X QCn QBn QAn 1
FIG U R A 4.2 6 R. D . CO N CA R G A P A R A LELA 1 1 1 0 X X X X QCn QBn QAn
CI-74195.- Es un R. D. de acceso en paralelo de 4- Registro de Desplazamiento Universal.- El circuito de

bits. El desplazamiento es de QA hacia QD. La entrada la fig. 3.60 es un R. D. universal, porque tiene todas
de datos en serie es a travs de J y . las caractersticas: Entrada serial, salida serial,
entrada en paralelo, salida en paralelo de datos y QD QC QB

1 1 0 0 X X X X X 0
n n n
adems es bidireccional. Existen algunos CIs de este
QD QC QB QA M a ntien e los
tipo en el comercio. 1 0 0 X X X X X X X
d a tos
0 0 0 0
X = N o im porta [irrelevante]
CI-74194.- [Fig. 4.28]. Este R. D. de 4-bits, est = Tra nsicin d e b ajo a alto [Tra nsicin P ositiva ]
d , c, b , a = nivel d e la entra d a en esta d o esta ciona rio en la s entra d as D , C, B , A ,
diseado para incorporar virtualmente todas las resp ectiva m ente
caractersticas que puede necesitar un diseador de Q D 0 , Q C 0 , Q B 0 , Q A 0 = E l n ive l d e Q D , Q C , Q B , o Q A , re sp e ctiva m e n te , a n te s d e q u e
se esta b ilicen la s con dicion es in dica d as d e esta d o esta cion ario d e la s en tra d as
sistemas. Q D n , Q C n, Q B n , Q A n = El n ivel d e Q D , Q C , Q B , o Q A , resp ectiva m en te, an tes d e
la m s recien te tra nsicin p ositiva [] d el reloj.
Tiene cuatro modos de operacin distintos.

- Carga paralela
- Desplazamiento a la derecha [en la direccin
desde QA hacia QD].
- Desplazamiento a la izquierda [en la direccin
FIG U R A 4.2 8 CI-7 4 19 4
desde QD hacia QA].
- Reloj deshabilitado [no hace nada]
EN TR A D A S SA LID A S A continuacin se presenta la tabla de funcin
M od o Serial P a ralelo del CI-74194.
CL S1 S0 CK L R D C B A QD QC QB QA
0 X X X X X X X X X 0 0 0 0 B orra Convertidores con Registros de Desplazamiento.- A los R.

QD QC QB Q A M a ntien e los D. se los puede usar como convertidores. Existen
1 X X 0 X X X X X X
0 0 0 0 d a tos
cuatro tipos de convertidores: Entrada Serial-Salida
Carga en
1 1 1 X X d c b a d c b a
pa ralelo Serial [SI-SO]; Entrada Serial-Salida Paralelo [SI-
QC QB QA PO]; Entrada Paralela-Salida Serial [PI-SO] y Entrada
1 0 1 X 1 X X X X 1
n n n D esp laza a la Paralela-Salida Paralela [PI-PO].
QC QB QA izq uierd a
1 0 1 X 0 X X X X 0
n n n
QD QC QB D esp laza a la
Entrada Serial-Salida Serial
1 1 0 1 X X X X X 1
n n n d e re ch a [Serial Input - Serial Ouput =
FIG U R A 4.2 9
SI-SO] entonces la informacin almacenada en el R. D.

circular con cada pulso de reloj y la informacin
ya no se pierde.
Para poder ingresar nueva informacin en este tipo
Entrada Serial-Salida Paralela de R.D., se debe incluir un MUX 2-1 en la entrada
[Serial Input - Parallel Output I<t>, como se muestra en la fig. 4.33. Donde DES =
= SI-PO] desplaza [S = 0] y N. I. ingresa nueva informacin
FIG U R A 4.3 0
[S = 1].
Entrada Paralela-Salida Serial

[Parallel Input - Serial Output
= PI-SO]
FIG U R A 4.3 1
FIG U R A 4.3 3
Contador Johnson.- La fig. 4.34 muestra un cantador

Johnson. Los contadores Johnson [tambin conocidos
Entrada Paralela-Salida Paralela como de anillo-torcido o Mebius] difieren de los
[Parallel Input - Parallel contadores de anillo en que la realimentacin se la
Output = PI-PO] realiza con de la ltima etapa. El resultado es
un contador con 2N estados [donde N es el nmero de
FIG U R A 4.3 2
bits [FFS] del registro de desplazamiento].
Si el registro empieza en 000, los siguientes
Registro de Desplazamiento Circular [Ring Counter].- En los estados que se presentan en este tipo de registro
registros de desplazamiento estudiados no se puede son los que se muestran en la tabla adjunta al
guardar la informacin porque la del ltimo FF se grfico.
pierde. Si se conecta esta salida a la entrada I<t>,
Q2 Q1 Q0 Se la ha incluido aqu para mostrar el uso de

O O O varios de los dispositivos digitales que se han
O O 1
estudiado hasta este momento. Entre otros puede
O 1 1
observarse un Registro de Datos que est constituido
1 1 1
1 1 O
por un grupo de FFs [retenedores] que guardan
1 O O informacin temporal que puede ser el cdigo de una
FIG UR A 4.3 4 CO N TA D O R JO H N SO N
O O O instruccin o un dato que ir al Registro A o al
Registro B. La A. L. U. [Unidad Aritmtica y Lgica],
La fig. 4.35 muestra el diagrama de bloques, muy que realiza operaciones aritmticas y lgicas entre
simplificado, de una C. P. U. [Central Processing dos operandos [Registro-A y Registro-B] de 8-bits
Unit = Unidad Central de Procesamiento], se muestran cada uno [en este ejemplo], tambin existe un Registro
solamente los registros ms importantes, la adicional de 1-bit denominado Carry [Cy] para
complejidad interna de la C. P. U. depende del almacenar el exceso que puede generarse en una
circuito real. operacin aritmtica. El Decodificador de
Instrucciones, que como su nombre indica, su funcin
es decodificar el valor binario de sus entradas y,
entonces, decidir que tipo de operacin deber
realizar la C. P. U. esta informacin pasa a un
circuito Controlador-Secuenciador que decide la
secuencia en la que se ejecutar la operacin
decodificada, qu circuitos se activarn y en qu
momento. Tambin dispone de un Contador de Programa
[Program Counter] que tiene la caracterstica de ser
programable y su funcin es la de permitir que las
instrucciones se ejecuten una a continuacin de otra,
sin embargo, permite cargar un nuevo valor en el
momento que se necesite realizar un salto a otra
localidad de la memoria. Finalmente, el Registro de
Direccin sirve para indicar la direccin de memoria
FIG U R A 4 .3 5 C . P . U . B S IC O
desde donde se sacar la siguiente instruccin o un solo puede tomar los valores 0 o 1. En primer lugar
dato. se asume que llega el valor 0, que corresponde al
primer valor de la secuencia pedida, entonces se crea
Ejemplo 3.- Utilice flip-flops tipo-JK para disear un nuevo estado [B], fig. 4.36. [Cada vez que llegue
un circuito secuencial sincrnico que permita detectar un dato correcto de la secuencia se crea un nuevo
la secuencia de bits que se muestra en la siguiente estado].
tabla. Una vez terminada la deteccin, la salida Z<t> Para pasar del estado A al estado B es necesario
debe tomar el valor 1 y el circuito debe regresar que X = 0.
al estado inicial para empezar una nueva deteccin;
en cualquier otro caso, Z<t> debe ser 0. Incluir una
entrada de inicializacin manual o M.R.
FIG U R A 4.3 6
t 0 1 2 3 4 5
X <t> 0 1 1 0 0 1 Si el circuito est en el estado A y llega el valor

1, que no corresponde al primer dato de la secuencia,
Siempre se empieza con un estado inicial que indica entonces el circuito todava se mantiene en el estado
que todava no ha llegado el primer dato vlido de inicial [fig. 4.37], hasta que llegue un dato vlido.
la secuencia pedida [o que se ha llegado a este estado Con esto se ha terminado de analizar todos los
mediante la entrada M-R]. A este estado se lo llama posibles valores de la variable de entrada, desde
A, fig. 4.35, [en vez de A se puede usar cualquier el estado inicial.
otro nombre adecuado, por ejemplo q0, etc.].
FIG U R A 4.3 7
FIG U R A 4.3 5
Ahora se hace el mismo anlisis pero desde el

A partir del estado inicial, se analizan todos estado B. El estado B recuerda que ha llegado el
los posibles valores que pueden ingresar a travs primer dato vlido de la secuencia pedida, en este
de las variables de entrada, en este caso X<t>, que caso 0. Si, estando en B, el prximo valor de X es
0, entonces el prximo estado ser B mismo [fig. valor de X es 0 y a su vez este dato corresponde al
4.38], recuerde que el estado B significa que ha estado B, entonces el circuito regresa al estado B
llegado el primer valor de la secuencia 0, en este [fig. 4.40]. Para saber a qu estado se debe regresar,
ejemplo. conviene realizar el siguiente anlisis; se comparan
los ltimos valores que han llegado a travs de X
con un nmero igual de los primeros bits de la
secuencia deseada, por ejemplo, estando en C, si llega
0, entonces se tiene 010 y se compara con 011, se
FIG U R A 4 .3 8 ve que no son iguales; luego se toman los dos ltimos
valores llegados: 10 y se compara con 01 [de la
Si el estado es B y el prximo valor de X es 1, secuencia], tampoco son iguales; ahora se compara
que corresponde al siguiente dato de la secuencia, con el ltimo valor ingresado: 0 y se lo compara con
se crea el estado C [fig. 4.39] que indica que ha 0 [de la secuencia], que s corresponden, pero 0
llegado el segundo dato consecutivo de la secuencia implica el estado B, por tanto el circuito debe
deseada. Con esto se termina el anlisis desde el regresar al estado B, como se dijo antes.
estado B.
Para llegar al estado C, es necesario que, a travs
de X hayan llegado los valores 0 y 1, en forma
consecutiva y en ese orden.
FIG U R A 4.4 0
Pero si estando en C, el prximo valor de X es

1, que corresponde al tercer dato consecutivo de la
FIG U R A 4.3 9
secuencia, entonces se crea el estado D [fig. 4.41].
El estado D significa que ha llegado el tercer dato
Si el estado actual es C [que quiere decir que consecutivo de la secuencia [011]. Con esto se ha
ha llegado 01] y el valor actual de X es 0, la terminado el anlisis desde el estado C.
secuencia se rompe, pero se puede ver que el ltimo
corresponden, luego se utilizan los 2 ltimos de X

[11] y se los compara con los 2 primeros bits de la
secuencia [01], tampoco corresponden, finalmente se
compara el ltimo bit que ha llegado en X [1] con
FIG U R A 4.4 1
el primer bit de la secuencia [0] y no corresponde.
En este caso se dice que la secuencia se rompe
Si el estado actual es D [que significa que ha completamente y por tanto el circuito debe regresar
llegado 011] y el prximo valor de X es 0, puesto al estado inicial A, para empezar una nueva deteccin
que corresponde al cuarto dato consecutivo de la de la secuencia [fig. 4.43]. Con esto se termina el
secuencia, se crea el estado E [fig. 4.42]. El estado anlisis desde el estado D.
E significa que ha llegado el cuarto dato consecutivo
de la secuencia [0110, en este ejemplo].
FIG U R A 4.4 3
FIG U R A 4.4 2
Estando en E [que significa que han llegado los

Pero si el estado es D y el prximo valor de X bits 0110, en forma consecutiva], si el nuevo valor
es 1, que no corresponde al siguiente bit de la de X es 0, que pertenece al siguiente dato de la
secuencia, se analizan los valores que han llegado secuencia, se crea el estado F [fig. 4.44].
antes para ver si se puede usar alguno de los estados
que se han creado hasta aqu. Es decir, comparamos
los 4 ltimos bits llegados [0111] y se los compara
con los 4 primeros bits de la secuencia [0110], se
ve que no corresponden, entonces se utilizan los
3 ltimos bits que llegaron [111] se los compara con
FIG U R A 4.4 4
los 3 primeros bis de la secuencia [011], no
El estado F, significa que ha llegado el quinto

bit consecutivo de la secuencia, es decir, 01100. Estando en F, si el nuevo valor de X es 0, que
Pero si estando en E, el prximo valor de X es 1, no corresponde al siguiente dato consecutivo de la
que no corresponde al siguiente dato consecutivo de secuencia. En este caso, haciendo el mismo tipo de
la secuencia, se analizan los valores que han llegado comparaciones que se hicieron antes, se ve que la
antes para ver si se puede usar alguno de los estados secuencia se rompe parcialmente y por tanto el
que se han creado con anterioridad. Es decir, se circuito debe regresar al estado B, porque puede
compara [01101 llegados en X] con [01100 de la usarse el valor 0 que fue el ltimo que ingres a
secuencia], como no corresponden, ahora se analiza travs de la variable de entrada X [fig. 4.46].
[1101 de X] con [0110 de la secuencia], tampoco Recuerde que B significa que solo ha llegado el primer
corresponden, entonces se comparan los tres ltimos bit vlido de la secuencia.
bits llegados [101] con los 3 primeros bits de la Hasta aqu todas las salidas actuales valen 0,
secuencia [011], que no son iguales, despus se porque no se ha completado la secuencia pedida.
comparan [01 de X] con [01 de la secuencia], se ve
que son iguales y corresponde al estado C [que
significa que ha llegado 01]. En este caso se ve que
la secuencia se rompe parcialmente y por tanto el
circuito debe regresar al estado C, porque pueden
usarse los valores 01 que fueron los dos ltimos que
ingresaron a travs de la variable de entrada X [fig. FIG U R A 4.4 6
4.45]. Con esto se termina el anlisis desde el estado

E. Si el estado actual es F [que significa que la
llegado 01100, en forma consecutiva] y el nuevo valor
de X es 1, que corresponde al ltimo dato vlido de
la secuencia, y como el problema pide que una vez
que se ha terminado de detectar la secuencia, la
salida Z<t> [salida actual] tome el valor 1 y, adems,
se regrese al estado inicial A [fig. 4.47]. Con esto
FIG U R A 4.4 5
se termina el anlisis desde el estado F y al no
haberse creado nuevos estados, el anlisis tambin lo hace por facilidad, aunque de ninguna manera
termina. garantice que sea el circuito lgico ms simple. En
base a la asignacin, se obtiene la tabla de
transicin de estados.
EN TR A D A
A CTU A L
ESTA D O
0 1
A CTU A L
A B /0 A /0
FIG U R A 4.4 7
B B /0 C/0
C B /0 D /0
La fig. 4.48, muestra el diagrama de estados D E/0 A /0
E F/0 C/0
completo, en l se ha incluido la entrada Master-Reset
F B /0 A /1
(M.R.) que permite reinicializar el circuito en
cualquier momento, en la mayora de los casos puede
EN TR A D A
considerrsela igual a la entrada de borrado. A SIG NA CI N
A CTU A L
Q2 Q1 Q0 ESTA D O
ESTA D O 0 1
A CTU A L
A 0 0 0 [00 0 ] [00 1 ]/0 [00 0 ]/0
B 0 0 1 [00 1 ] [00 1 ]/0 [01 0 ]/0
C 0 1 0 [01 0 ] [00 1 ]/0 [01 1 ]/0
D 0 1 1 [01 1 ] [10 0 ]/0 [00 0 ]/0
E 1 0 0 [10 0 ] [10 1 ]/0 [01 0 ]/0
FIG UR A 4.48 D IA G RA M A D E ESTA D O S CO M P LETO F 1 0 1 [10 1 ] [00 1 ]/0 [00 0 ]/1
La asignacin de estados que se ha utilizado para

De este diagrama se obtiene la tabla de estados
este ejemplo, es la ms obvia, aunque no garantiza
que se muestra a continuacin. Inmediatamente se hace
que se obtenga el circuito lgico ms simplificado.
la asignacin de estados, en este caso se ha escogido
De la tabla de transiciones se obtiene la siguiente
la opcin de estados continuos del 0 al 5, esto se
tabla que muestra el comportamiento de la red que
se est diseando, en ella se han incluido las

columnas para las seales de comando actual.
La implementacin del circuito secuencial
EN T EST. A CTU A L ES T. P R X . SA L CO M A N D O A CTU A L sincrnico que se muestra en la fig. 4.49.
ACT <t> <t + 1> ACT <t>
X < t> Q2 Q1 Q0 Q2 Q1 Q0 Z < t> J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 1 0 0 X 0 X 1 X
0 0 0 1 0 0 1 0 0 X 0 X X 0
0 0 1 0 0 0 1 0 0 X X 1 1 X
0 0 1 1 1 0 0 0 1 X X 1 X 1
0 1 0 0 1 0 1 0 X 0 0 X 1 X
0 1 0 1 0 0 1 0 X 1 0 X X 0
0 1 1 0 X X X X X X X X X X
0 1 1 1 X X X X X X X X X X
1 0 0 0 0 0 0 0 0 X 0 X 0 X
1 0 0 1 0 1 0 0 0 X 1 X X 1
FIG U R A 4.4 9
1 0 1 0 0 1 1 0 0 X X 0 1 X
1 0 1 1 0 0 0 0 0 X X 1 X 1
1 1 0 0 0 1 0 0 X 1 1 X 0 X
Una variacin del diseo anterior sera si se desea
1 1 0 1 0 0 0 1 X 1 0 X X 1
1 1 1 0 X X X X X X X X X X
que, una vez detectada la secuencia, la salida Z<t>
1 1 1 1 X X X X X X X X X X tome el valor 1 pero con el siguiente pulso de reloj
y que adems el circuito est listo para detectar
Mediante cualquiera de los mtodos de todas las secuencias vlidas que lleguen a travs
simplificacin, se obtienen las ecuaciones de salida de X<t>.
y de comando actuales.
FIG U R A 4.5 0
En esa situacin el diagrama de estados tendr F 1 0 1 [10 1 ] [00 1 ]/0 [11 0 ]/0
una alteracin despus del estado F. Esto se muestra G 1 1 0 [11 0 ] [00 1 ]/1 [01 1 ]/1
en la fig. 4.50.
La fig. 4.50 muestra los cambios que se obtienen De la tabla de transicin de estados se obtiene
segn el nuevo planteamiento del problema y siguiendo la tabla que muestra el comportamiento de la red que
el mismo procedimiento anterior se obtiene el diagrama se est diseando, en ella se han incluido las
de estados en el que se ha incluido una entrada para columnas para las seales de comando actual.
la inicializacin manual [M.R.]. Del diagrama de
estados se obtiene la tabla de estados que se muestra EN T EST. A CTU A L ES T. P R X . SA L CO M A N D O A CTU A L
ACT <t> <t + 1> ACT <t>
a continuacin.
X < t> Q2 Q1 Q0 Q2 Q1 Q0 Z < t> J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 1 0 0 X 0 X 1 X
EN TR A D A 0 0 0 1 0 0 1 0 0 X 0 X X 0
A CTU A L
0 0 1 0 0 0 1 0 0 X X 1 1 X
0 0 1 1 1 0 0 0 1 X X 1 X 1
ESTA D O
0 1
A CTU A L 0 1 0 0 1 0 1 0 X 0 0 X 1 X
A B /0 A /0
0 1 0 1 0 0 1 0 X 1 0 X X 0
B B /0 C/0
0 1 1 0 0 0 1 1 X 1 X 1 1 X
C B /0 D /0
0 1 1 1 X X X X X X X X X X
D E/0 A /0
1 0 0 0 0 0 0 0 0 X 0 X 0 X
E F/0 C/0
1 0 0 1 0 1 0 0 0 X 1 X X 1
F B /0 G /0
1 0 1 0 0 1 1 0 0 X X 0 1 X
G B /1 D /1
1 0 1 1 0 0 0 0 0 X X 1 X 1
1 1 0 0 0 1 0 0 X 1 1 X 0 X
EN TR A D A 1 1 0 1 1 1 0 0 X 0 1 X X 1
A SIG NA CI N
A CTU A L 1 1 1 0 0 1 1 1 X 1 X 0 1 X
1 1 1 1 X X X X X X X X X X
Q2 Q1 Q0 ESTA D O
ESTA D O 0 1
A CTU A L
A 0 0 0 [00 0 ] [00 1 ]/0 [00 0 ]/0 Mediante cualquiera de los mtodos de
B 0 0 1 [00 1 ] [00 1 ]/0 [01 0 ]/0 simplificacin, se obtienen las ecuaciones de salida
C 0 1 0 [01 0 ] [00 1 ]/0 [01 1 ]/0 y de comando actuales.
D 0 1 1 [01 1 ] [10 0 ]/0 [00 0 ]/0
E 1 0 0 [10 0 ] [10 1 ]/0 [01 0 ]/0
la secuencia, el circuito debe regresar al estado

inicial para empezar una nueva deteccin.
t 0 1 2 3 4 5
X <t> 1 0 1 1 1 0
Estado inicial, no ha llegado ningn dato de la

secuencia.
El circuito correspondiente se muestra en la fig.

FIG U R A 4.5 2
4.51. En l pueden verse algunos cambios, como era
de esperar. Se ha agregado las salidas [Q2, Q1 y Q0]
de los FFs para poder observar los estados de la red Cero no es el primer dato de la secuencia, entonces
secuencial. el circuito permanece en el estado q0 hasta que llegue
el primer dato de la secuencia pedida, fig 4.53.
F I G U R A
4 .5 3
Llega el primer vlido bit de la secuencia, por

FIG U R A 4.5 1 tanto se crea un nuevo estado, [q1], fig. 4.54.
Ejemplo 4.- Utilice flip-flops tipo-JK para disear

un circuito secuencial sincrnico que permita detectar
la siguiente secuencia de bits. Una vez detectada
FIG U R A 4.5 4
FIG U R A 4.5 7
Llega el segundo dato consecutivo de la secuencia,
se crea un nuevo estado [q2] fig. 4.55.
Cuando llega el tercer valor de la secuencia, se

crea un nuevo estado [q3] que recuerda que ha llegado
el tercer dato consecutivo de la secuencia deseada
FIG U R A 4.5 5
[en este caso, 101], fig. 4.58.
Solo se puede utilizar el ltimo dato que ha llegado

y que corresponde al estado q1, fig. 4.56.
FIG U R A 4.5 8
Estando en q3 llega un 0, entonces se compara

FIG U R A 4.5 6
[1010] de X con [1011] de la secuencia, no
corresponden. Luego se compara [010] de X con [101]
Si estando en el estado q2, llega un cero, se rompe de la secuencia, tampoco corresponden. Entonces se
la secuencia y el circuito debe regresar al estado comparan los dos ltimos bits llegados a travs de
inicial [q0], para empezar de nuevo la deteccin de X [10] con los dos primeros bits de la secuencia
la secuencia, fig. 4.57. pedida [10], si son iguales y corresponden al estado
q2, por tanto el circuito regresa al estado q2 [fig.
4.59].
FIG U R A 4.5 9 FIG U R A 4.6 1
Llega el cuarto valor consecutivo de la secuencia, Llega el quinto valor consecutivo de la secuencia,
fig. 4.60. fig. 4.62.
FIG U R A 4.6 0 FIG U R A 4.6 2
Estando en q4 [1011] llega un 0, entonces se Llega el sexto valor consecutivo que completa la
compara [10110 de X] con [10111 de la secuencia], secuencia pedida, la salida actual Z<t> toma el valor
y se ve que no son iguales, de manera que ahora se 1 y el circuito regresa al estado inicial para empezar
comparan los 4 ltimos bits que llegaron a travs una nueva deteccin, fig. 4.63.
de X [0110] con los 4 primeros bits de la secuencia
[1011], tampoco son iguales; se sigue la comparacin
y ahora se lo hace con los 3 ltimos bits de X [110]
y los 3 primeros de la secuencia [101] y no
corresponden, entonces se comparan los 2 ltimos bits
llegados en X [10] con 2 primeros bits de la secuencia
[10], son iguales y corresponden al estado q2 [q2 FIG U R A 4.6 3
significa que han llegado 2 valores consecutivos de

la secuencia], por tanto, el circuito debe regresar Si estando en q5 y llega un 1, no se completa la
al estado indicado, fig. 4.61. secuencia pero el circuito debe regresar al estado
q1, que indica que ha llegado el primer valor de la EN TR A D A

secuencia, fig. 4.64. A CTU A L
ESTA D O 0 1
q0 q 0 /0 q 1 /0
q1 q 2 /0 q 1 /0
q2 q 0 /0 q 3 /0
q3 q 2 /0 q 4 /0
q4 q 2 /0 q 5 /0
q5 q 0 /1 q 0 /0
FIG U R A 4.6 4
A continuacin sera la asignacin de estados,

En la fig. 4.65 se muestra el diagrama de estados
la tabla de transicin de estados, finalmente la tabla
completo en el que se ha incluido la entrada M.R.
del comportamiento de la red secuencial que se est
para reiniciar el circuito cuando sea necesario, se
diseando, estas tablas mo se muestran en este
adjunta la tabla de estados.
ejemplo. Mediante cualquiera de los mtodos de
simplificacin, se obtienen las ecuaciones
simplificadas de comando y de salida actuales para
implementar la red lgica secuencial sincrnica que
se presenta en la fig. 4.66.
FIG U R A 4.6 5
A continuacin y siguiendo los pasos indicados

anteriormente se obtiene la tabla de estados, que
se muestra a continuacin.
FIG U R A 4.6 6
Estado inicial, fig. 4.68.

Otra vez, puede presentarse una variacin al diseo
anterior que sera si se desea que, una vez detectada
la secuencia, la salida Z<t> tome el valor 1 pero
FIG U R A 4.6 8
con el siguiente pulso de reloj y que adems el
circuito est listo para detectar todas secuencias
que lleguen a travs de X<t>. El diagrama de estados Primer valor de la secuencia, fig. 4.69.
resultante se muestra en la fig. 4.67.
FIG U R A 4.6 9
Si en el estado inicial llega un 1, que no

corresponde al primer bit de la secuencia, el circuito
permanece en q0, fig. 4.70. Se completa el anlisis
desde q0.
FIG U R A 4 .6 7
El resto del diseo sigue los mismos pasos que

se han indicado en ejemplos anteriores.
FIG U R A 4.7 0
Ejemplo 5.- Utilice flip-flops tipo-JK para disear

un circuito secuencial sincrnico que permita detectar Ahora se analiza desde q1, si el siguiente bit
la siguiente secuencia de bits. Una vez detectada es 0, que corresponde al segundo bit de la secuencia
la secuencia, el circuito debe regresar al estado pedida, se crea el tercer estado [q2 que equivale
inicial para empezar una nueva deteccin. a 00], fig. 4.71.
t 0 1 2 3 4 5
X <t> 0 0 1 1 0 1
corresponde al tercer bit consecutivo de la secuencia,

y se crea el estado q3 que recuerda que ha llegado
FIG U R A 4.7 2
el tercer bit de la secuencia, fig. 4.75. Se termina
el anlisis desde q2.
Si estando en q1 llega un 1, se rompe la secuencia

que se haba empezado a detectar y la red regresa
al estado inicial q0, fig. 4.73. Se termina el
anlisis desde q1. FIG U R A 4.7 5
Se inicia el anlisis desde el estado q3. Si llega

un 0, entonces se realizan las siguientes
comparaciones.
FIG U R A 4.7 3
X<t> Secuencia
Esta vez se analiza desde el estado q2 que
[0010] con [0011], no son iguales
significa que ha llegado [00]. Si el siguiente bit
[001] con [001], no corresponden
es 0, se comparan
X<t> Secuencia [0] con [0], igual al estado q1.
[000] con [001], no son iguales, entonces Por tanto, la red regresa a q1, fig. 4.76.
[00] con [00], son iguales, por tanto q2,
entonces el circuito permanece en q2, fig. 4.74.
FIG U R A 4.7 6
FIG U R A 4.7 4 Desde q3 [001] si llega un 1, es decir hasta este

momento han llegado los valores 0011 en forma
Si el estado actual es q2 [00] y llega un 1,
consecutiva, que corresponde al cuarto bit de la [111] con [001], no corresponden

secuencia pedida, por tanto se crea el estado q4 que [11] con [00], no son iguales
recuerda que ha llegado el cuarto bit consecutivo [1] con [0], no son iguales
de la secuencia, fig. 4.77. Aqu termina el anlisis Por tanto, la secuencia se rompe totalmente y la red
desde el estado q3. regresa al estado inicial q0, fig. 4.79.
FIG U R A 4.7 7
FIG U R A 4.7 9
Ahora si el estado es q4 [0011] y si llega un 0

que corresponde al quinto bit consecutivo de la Ahora, si el estado actual es q5, y si llega un
secuencia, entonces se crea el estado q5 que indica 0, entonces se realizan las siguientes comparaciones.
que ha llegado un bit ms de la secuencia, fig. 4.78.
X<t> Secuencia
FIG U R A 4.7 8
[00] con [00], son iguales y corresponde al
estado q2.
Si el estado actual es q4, y si llega un 1, Entonces, el circuito regresa al estado q2, fig. 4.80.
entonces se realizan las siguientes comparaciones.
X<t> Secuencia
FIG U R A 4.8 0
FIG U R A 4.8 2
EN TR A D A
Si el estado actual es q5 [00110] y si llega un A CTU A L
1 que corresponde al ltimo bit consecutivo que ESTA D O 0 1

completa la secuencia, entonces se regresa al estado q0 q 1 /0 q 0 /0
inicial q0 y la salida toma el valor 1, fig. 4.81. q1 q 2 /0 q 0 /0
q2 q 2 /0 q 3 /0
q3 q 1 /0 q 4 /0
q4 q 5 /0 q 0 /0
q5 q 2 /0 q 0 /1
FIG U R A 4.8 1
En la fig. 4.82 se muestra el diagrama de estados

completo en el que se ha incluido la entrada M.R.
y se adjunta la tabla de estados. Siguiendo los pasos
estudiados anteriormente [tabla de estados, asignacin
de estados, tabla de excitacin y tabla del
FIG U R A 4.8 3
comportamiento de la red secuencial] se obtienen las
ecuaciones simplificadas de comando y de salida
actuales para implementar la red lgica secuencial Otra vez, puede presentarse una variacin al diseo
sincrnica que se presenta en la fig. 4.83. anterior que sera si se desea que, una vez detectada
la secuencia, la salida Z<t> tome el valor 1 con el se presenta en la fig. 4.85.

siguiente pulso de reloj y que adems el circuito
est listo para detectar todas secuencias que lleguen
a travs de X<t>. El diagrama de estados resultante
se muestra en la fig. 4.84.
FIG U R A 4.8 4
FIG U R A 4.8 5
EN TR A D A
A CTU A L Ejemplo 6.-En base a un registro de desplazamiento
ESTA D O
disear un circuito que detecte la secuencia que se
0 1
q0 q 1 /0 q 0 /0
muestra a continuacin. La salida debe ser 1L cada
q1 q 2 /0 q 0 /0
vez que detecte la secuencia pedida.
q2 q 2 /0 q 3 /0
q3 q 1 /0 q 4 /0 t 0 1 2 3 4 5 6 7
q4 q 5 /0 q 0 /0 X <t> 1 0 1 1 0 1 0 0
q5 q 2 /0 q 6 /0
q6 q 1 /1 q 0 /1 La fig. 4.86 muestra la solucin del circuito

secuencial pedido. El valor 1 que ingresa al tiempo
Siguiendo los pasos de los problemas anteriores t = 0, despus de 8 pulsos de reloj ocupar la
[asignacin de estados, tabla de excitacin y tabla posicin Q7, el 0 que ingresa al tiempo t = 1, despus
del comportamiento de la red secuencial] se obtienen de 7 pulsos de reloj llegar a ocupar la posicin
las ecuaciones de comando y de salida actuales para Q6 y as sucesivamente, de modo que cuando ingrese
implementar la red lgica secuencial sincrnica que la secuencia correcta, todas la entradas de la
CA P TU LO 4 - D IS E O SECU EN CIA L SIN CR N ICO - 3 17 -
compuerta AND tendrn el valor 1, y la salida Z<t>,

ser 1.
FIG U R A 4.8 6
Se observa que cuado el valor de la secuencia es

1, esa salida va directamente a la compuerta AND y
cuando es 0, se requiere un inversor para que pueda
ingresar a la compuerta AND.
Ejemplo 7.- Disear un circuito secuencial sincrnico

que permita detectar la siguiente secuencia [incluir
un Master-Reset].
t 0 1 2 3
X 0 <t> 1 0 0 1
X 1 <t> 1 0 1 0
D :\R ES P A LD O S \S D -Ca p 04 .w p d
R evisin : Ju nio - 2 00 8
Carlos Novillo Montero 317 Can

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Feliz el hombre que halla la sabidura,

y que obtiene inteligencia;

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OBJETIVO.- Al terminar este captulo el estudiante ser 3.1 Dispositivos Multivibradores.

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BIBLIOGRAFA: [Autor. Ttulo. Editorial. Ciudad ao]

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por medio de otra que es proporcional a la primera.

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La lectura de fenmenos fsicos analgicos se presta

La lectura digital no presenta ambigedades.

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VO H VO LTA J E D E SA LID A A LTO 2 ,4 V - 5 V

VOL VO LTA J E D E SA LID A B A J O 0 V - 0 ,4 V Ventajas de las Tcnicas Digitales

II L CO R R IEN TE D E EN TR A D A B A JO -1 ,6 m A # M A YO R FA CILID A D P A R A D ISE A R CO N CIs

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LIMITACIN DE LAS TCNICAS DIGITALES SISTEMAS DE NUMERACIN

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Entonces, el nmero, en la base de numeracin

Los dgitos a la izquierda del punto corresponden a la

Carlos Novillo Montero Can Carlos Novillo Montero Can

se procede en dos partes.

1o Parte entera E10<X>

Si a este polinomio se lo divide por B, se tiene

El nmero en base B quedara como sigue

Donde m, ..., 0, representan los dgitos de la parte

2o Parte fraccionaria F10<X>

Carlos Novillo Montero Can Carlos Novillo Montero Can

Ejemplo.- Transformar el nmero 5142.3610 a base: Residuo R3 = 2 = 3

Residuo R0 = 6 = 0 [LSD] A E10<X> = 120268

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1o. Parte entera [binario]. 2o. Parte fraccionaria [octal]

5142 0 0 [LSB] 0.36 X 8 = 2.88 E1 = 2 = -1 F1 = 0.88 1 = 0.88 x 8-1

A E10<X> = 1 0100 0001 011016 0,04 X 2 = 0,08 E7 = 0 = -7 F7 = 0,08 7 = 0,08 x 2-7

5142,3610, / 12 026,217 278 Otra forma, sera sumando las ponderaciones de

Conversin desde Cualquier Base B a Decimal.- Para

Ejemplo 1.- Convertir el nmero EC9,0B5H a su

Ejemplo 2.- Convertir el nmero 11 0101,1012 a su 3 8 0 ,1 2 5

equivalente en base decimal (N10) 4 16 0 ,0 6 25

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Direccin IP [IP Address].- Una direccin IP [Internet 1 1 1 1 0 0 0 0 240

Protocol] es nica y sirve para direccionar a un 1 1 1 1 1 0 0 0 248

computador especfico conectado a Internet o a una 1 1 1 1 1 1 0 0 252

Ejemplo.- La direccin IP: 192.137.205.10, expresada 1 0 0 0 0 0 0 0 128

en decimal, representarla en binario.

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Suma Binaria 0 0 0 0 1 0 0 1 0 0 B orrow [P ed ir presta d o]

TABLA DE Ejemplo.- Dados los valores binarios - 1 0 0 0 0 1 1 , 0 1 0 1 - [= 6 7 ,3 1 25 1 0 ]

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010 / 0000 00002, Ejemplo: Encontrar el complemento restringido

el 12710, como Signo

A continuacin, se procede a restar el nmero as S

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A = 111 0110,101 Se observa la generacin de un exceso [carry],

Carlos Novillo Montero Can Carlos Novillo Montero Can