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4 Karnaugh PDF
4 Karnaugh PDF
Descripcin de la prctica:
-Esta prctica servir para afianzar los conocimientos adquiridos hasta ahora de
simplificacin, e implementacin de funciones, de forma aplicada, de tal manera que se
montarn y analizarn los circuitos correspondientes.
Desarrollo de ejercicios:
I3 D I2 C I1 B I0 A Motor
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Una vez obtenida esta funcin, se puede disear un circuito inicial, que estar
diseado sin ninguna optimizacin de componentes, de modo que el que se presenta
ahora es un circuito implementado literalmente, pero para comprender el
funcionamiento del sistema es ms cmodo que el circuito optimizado que se presenta
ms adelante.
Circuito bsico:
D C B A M
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Ejemplo segundo:
D C B A M
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 1
0 1 0 0 0
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 0
Ahora el cdigo enviado a las entradas es el 1101; con este ejemplo vemos como
varan las visualizaciones intermedias, y van a dar a un 1 en la salida del motor, ya que
los interruptores que estn en las entradas D, C y A estn enviando un 1, al ser tres
cualesquiera, el resultado es la activacin del motor.
Para el caso particular del cdigo 1111, se ha decidido que el resultado sea 0, ya
que la prctica no lo especifica, y aun cumpliendo los requisitos para la activacin, no
queda claro si los cuatro activos han de resultar un 1, por ello se ha obligado a 0 el
resultado con ese cdigo.
ngel Hernndez Mejas (angeldpe@hotmail.com) 3
www.tupperbot.es
1 Desarrollo de Productos Electrnicos, Electrnica Digital
C.F. Padre Piquer
El sistema que se nos presenta algo ms optimizado puede ser uno como el que
sigue:
2) De entre dos lneas independientes, de 2 bits cada una, se desea obtener los
estados de la que presente mayor valor binario en cada momento.
A1 D A0 C B1 B B0 A S1 S2
0 0 0 0 0 0
0 0 0 1 0 1
0 0 1 0 1 0
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 1 0 1
0 1 1 0 1 0
0 1 1 1 1 1
1 0 0 0 1 0
1 0 0 1 1 0
1 0 1 0 1 0
1 0 1 1 1 1
1 1 0 0 1 1
1 1 0 1 1 1
1 1 1 0 1 1
1 1 1 1 1 1
En esta tabla se han representado los dos puertos, y las salidas del mayor de
ellos; por ejemplo, cuando el puerto A tiene un mayor valor en binario que el B, las
salidas S1 S2, estarn representadas en color Azul.
S1 = b+d
Una vez obtenidas las funciones S1 y S2, se puede proceder al diseo del circuito,
sabiendo que las variables de clculo deben tener una correspondencia con las del
desarrollo, de modo que D en los clculos ser A1, C ser A0, B ser B1 y A ser B0.
Ejemplo primero:
Se reciben en las entradas del circuito las dos lneas A y B, de modo que el
buffer A lleva el dato 10, y el B, contiene el dato 01. El funcionamiento ser el que se
presenta en el esquema de visualizacin.
A1 A0 B1 B0 S1 S2
0 0 0 0 0 0
0 0 0 1 0 1
0 0 1 0 1 0
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 1 0 1
0 1 1 0 1 0
0 1 1 1 1 1
1 0 0 0 1 0
1 0 0 1 1 0
1 0 1 0 1 0
1 0 1 1 1 1
1 1 0 0 1 1
1 1 0 1 1 1
1 1 1 0 1 1
1 1 1 1 1 1
A1 A0 B1 B0 S1 S2
0 0 0 0 0 0
0 0 0 1 0 1
0 0 1 0 1 0
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 1 0 1
0 1 1 0 1 0
0 1 1 1 1 1
1 0 0 0 1 0
1 0 0 1 1 0
1 0 1 0 1 0
1 0 1 1 1 1
1 1 0 0 1 1
1 1 0 1 1 1
1 1 1 0 1 1
1 1 1 1 1 1
3) Por una lnea de tres bits, se transmite informacin en cdigo binario natural, y
se desea obtener dicha informacin codificada en BCD+3.
Para comenzar a desarrollar este ejercicio, debemos aclarar que el objetivo final
es sumar 3 al valor binario de la entrada del circuito, de modo que la tabla de verdad de
partida ser la siguiente:
Dec. C B A F3 F2 F1 F0 Dec.
0 0 0 0 0 0 1 1 3
1 0 0 1 0 1 0 0 4
2 0 1 0 0 1 0 1 5
3 0 1 1 0 1 1 0 6
4 1 0 0 0 1 1 1 7
5 1 0 1 1 0 0 0 8
6 1 1 0 1 0 0 1 9
7 1 1 1 1 0 1 0 10
F3 F2
F1 F0
Una vez obtenidas las funciones simplificadas por Karnaugh, podemos proceder
a disear un circuito que se compondr de una lnea de tres entradas C, B y A, y otra
lnea de cuatro salidas, F3, F2, F1 y F0. El circuito que cumple los requisitos literales de
las funciones es el siguiente, ms adelante se mostrar el circuito optimizado:
Ejemplo:
C B A F3 F2 F1 F0
0 0 0 0 0 1 1
0 0 1 0 1 0 0
0 1 0 0 1 0 1
0 1 1 0 1 1 0
1 0 0 0 1 1 1
1 0 1 1 0 0 0
1 1 0 1 0 0 1
1 1 1 1 0 1 0
En el ejemplo vemos como al meter el dato BCD 010, que en decimal sera un 2,
el resultado de las lneas de salida en BCD+3 0101, en decimal un 5, as comprobamos
que 2 + 3 = 5, por lo que el circuito funciona correctamente, cumpliendo su tabla de
verdad.
El circuito optimizado con el que se eliminan 5 puertas, es el siguiente:
S1 S2
D C B A C S1 S2 Dec
0 0 0 0 0.0 1 0 0
0 0 0 1 3.3 1 0 1
0 0 1 1 6.6 1 0 3
0 0 1 0 9.9 1 0 2
0 1 1 0 13.2 1 0 6
0 1 1 1 16.5 0 0 7
0 1 0 1 19.8 0 0 5
0 1 0 0 23.1 0 0 4
1 1 0 0 26.4 0 0 12
1 1 0 1 29.7 0 0 13
1 1 1 1 33.0 0 1 15
1 1 1 0 36.3 0 1 14
1 0 1 0 39.6 0 1 10
1 0 1 1 42.9 0 1 11
1 0 0 1 46.2 0 1 9
1 0 0 0 49.5 0 1 8
Ejemplo segundo:
En este caso la temperatura es de 25C, lo que har que ninguna de las salidas se
active, ya que se encuentra en el rango de 23.1C y 26.4C, y el cdigo generado a la
entrada ser 0100.
D C B A C S1 S2 Dec
0 0 0 0 0.0 1 0 0
0 0 0 1 3.3 1 0 1
0 0 1 1 6.6 1 0 3
0 0 1 0 9.9 1 0 2
0 1 1 0 13.2 1 0 6
0 1 1 1 16.5 0 0 7
0 1 0 1 19.8 0 0 5
0 1 0 0 23.1 0 0 4
1 1 0 0 26.4 0 0 12
1 1 0 1 29.7 0 0 13
1 1 1 1 33.0 0 1 15
1 1 1 0 36.3 0 1 14
1 0 1 0 39.6 0 1 10
1 0 1 1 42.9 0 1 11
1 0 0 1 46.2 0 1 9
1 0 0 0 49.5 0 1 8
N Nombre Descripcin
1 I1 Entrada 1 de la 1 puerta
2 I2 Entrada 2 de la 1 puerta
3 O1 Salida de la 1 puerta
4 O2 Salida de la 2 puerta
5 I3 Entrada 1 de la 2 puerta
6 I4 Entrada 2 de la 2 puerta
7 VSS Masa
8 I5 Entrada 1 de la 3 puerta
T. de Verdad 9 I6 Entrada 2 de la 3 puerta
b a Salida 10 O3 Salida de la 3 puerta
0 0 0 11 O4 Salida de la 4 puerta
0 1 1 12 I7 Entrada 1 de la 4 puerta
1 0 1 13 I8 Entrada 2 de la 4 puerta
1 1 1 14 VDD +5 V Continua
N Nombre Descripcin
1 I1 Entrada de la 1 puerta
2 O1 Salida de la 1 puerta
3 I2 Entrada de la 2 puerta
4 O2 Salida de la 2 puerta
5 I3 Entrada de la 3 puerta
6 O3 Salida de la 3 puerta
7 VSS Masa
8 O4 Salida de la 4 puerta
9 I4 Entrada de la 4 puerta
T. de Verdad 10 O5 Salida de la 5 puerta
a Salida 11 I5 Entrada de la 5 puerta
0 1 12 O6 Salida de la 6 puerta
1 0 13 I6 Entrada de la 6 puerta
14 VDD +5 V Continua
N Nombre Descripcin
1 I1 Entrada 1 de la 1 puerta
2 I2 Entrada 2 de la 1 puerta
3 O1 Salida de la 1 puerta
4 O2 Salida de la 2 puerta
5 I3 Entrada 1 de la 2 puerta
6 I4 Entrada 2 de la 2 puerta
7 VSS Masa
8 I5 Entrada 1 de la 3 puerta
T. de Verdad
9 I6 Entrada 2 de la 3 puerta
b a Salida
10 O3 Salida de la 3 puerta
0 0 0
11 O4 Salida de la 4 puerta
0 1 0
12 I7 Entrada 1 de la 4 puerta
1 0 0
13 I8 Entrada 2 de la 4 puerta
1 1 1
14 VDD +5 V Continua