Bsculas

CIRCUITOS SECUENCIALES
1. Introduccin a los autmatas finitos
Circuito secuencial = las salidas dependen del estado de las entradas en el instante t y del estado
de las salidas en el instante t-1
Espacio de entradas ( X = x1, x2 )
Espacio de estados ( S = S1, S2 )
Entidades de un
circuito secuencial

Espacio de salidas ( Y = y1, y2, y3 )

Ley de produccin de nuevos estados a partir de las entradas y del
estado anterior.
Ley de produccin de salidas a partir de las entradas y del estado
anterior.

COMPORTAMIENTO DEL SISTEMA DE UN BOLGRAFO

x1 = 1 pulsar bolgrafo

x2 = 0 bolgrafo sin pulsar

S1 = punta dentro

S2 = punta fuera

y1 = sale la punta

y2 = entra la punta

y3 = no se mueve

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2. Comportamiento sncrono asncrono

Asncrono = cambia al cambiar las

entradas.

Sncrono = cambia al cambiar las entradas

y cumplir una condicin de
reloj (onda cuadrada).

3. Biestables
Biestable = dos estados estables
Asncronos No tienen reloj
Latches Activos por nivel
Reloj

Flancos Activos por flancos

Master-Slave Pulsos

Clasificacin

RS ( Set Reset)
D (Delay)
Constitucin

JK
T (Toggle)

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RS (Reset-Set) asncrono

Con puertas NAND

R

\Q

2
1
3

Q = S + QR = S QR

Q = R + S Q = R S Q

2
1

\Q

2
1

Con puertas NOR

Q = S + QR = S + Q + R Q = S + Q + R

Q = R + S Q = R + S + Q Q = R + S + Q

2
1
3

RS sncronizada por nivel

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Bsculas

RS sncronizada por flanco

RS Master-Slave
MASTER

SLAVE

S
2

2
1

3
1

2
2

1
1

\Q

1
3

Reloj
2

Con el nivel alto del reloj cambia la maestra y con el bajo la

esclava.

Reloj

Nivel

x
1
0
0
1

x
0
1
0
1

Qt-1
1
0
Qt-1
Imposible

RS sincronicada con Preset y Clear

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Bsculas

D (Delay)
D Delay = Retardo
D = bscula RS con las dos entradas R y S unidas mediante una inversin
No existe la bscula D asncrona.
El valor de la entrada D se carga en la bscula cuando hay impulso de reloj.
Uso principal = elemento bsico de memoria donde Clk= Write

D Sncrona por nivel

D Master-Slave

D por flancos

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Bsculas JK
JK = bscula RS pero cuando las dos entradas R y S tienen nivel lgico 1 la salida cambia
de estado (bascula).

J S

K R

No existe la bscula JK asncrona.

Biestable J-K sincronizado a niveles

J-K Master Slave con Preset y Clear

MASTER

SLAVE

Cl
J

2
3
4

2
3
4

2
3
4

2
3
4

2
2
3
4

2
3
4

1
3

\Q

Reloj
2

Pr

Pr

Cl

Ck

1
0
1
0
0
0
0

0
1
1
0
0
0
0

X
X
X

X
X
X
0
1
0
1

X
X
X
0
0
1
1

1
0
IMPOSIBLE
Qt-1
1
0
BASCULA
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Bsculas

Bsculas T (Toggle)
Igual que la JK pero siempre con la dos entradas (J y K) unidas formando la entrada T
T=0 la bscula no cambia
T=1 la bscula bascula continuamente.
Cuando la entrada T est a 1 se comporta como un divisor de la frecuencia de reloj entre 2.

Ck

0
1

Qt-1
BASCULA

Se utiliza para configurar contadores asncronos

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Bsculas

Anlisis y sntesis de circuitos secuenciales

Ejercicios:
E.8.2.

Dibujar el diagrama de transicin de estados y produccin

de salidas, las tablas de transicin y la expresin lgica
de las funciones f y g para el circuito secuencial de la
figura.
Obsrvese que ahora hay realimentacin desde la salida
y por consiguiente a la entrada se calculan funciones de
x(t) y Q(t) pero Q(t) procede de los valores de D en (t-t).
Si el biestable D se dispara a subidas dibujar la evolucin
temporal de la seal en Q cuando en la entrada x(t) y en
el reloj Ck, aparecen las siguientes seales:

E.8.1.

Dibujar el diagrama de transicin de estados, las tablas de

transicin y la expresin lgica de las funciones de
produccin de estados y de salidas (f y g) para el circuito
secuencial de la figura, suponiendo que el biestable est
en baja.
Cul sera la secuencia de salida en y=y(Q,x1), si a la
entrada aparece la siguiente secuencia?

E.8.4.

Sintetizar usando biestables D y las puertas lgicas necesarias los siguientes autmatas finitos de
dos y cuatro estados

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