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SISTEMAS DIGITALES II
APUNTES UNIDAD N 3
CIRCUITOS SECUENCIALES
AO 2013
Unidad N 3
Circuitos Secuenciales
1. Introduccin
En un circuito lgico combinacional la o las salidas son estrictamente dependientes del valor
presente de las seales de entrada; cualquier condicin anterior que haya tenido el valor de las entradas no
tendr ningn efecto sobre las salidas actuales debido a que los circuitos lgicos combinacionales no tienen
memoria.
Un circuito lgico es secuencial cuando las salidas no slo dependen de las entradas sino tambin de
la historia del circuito. Estos circuitos son capaces de memorizar el valor o estado de las entradas en un
cierto instante de tiempo y convertirlo en un estado interno del propio circuito para posteriormente utilizar
esta informacin junto con el prximo valor adoptado por las entradas para determinar el valor a adoptar por
las salidas. Surge as el concepto de estado propio de estos circuitos con memoria.
En la figura 3-1 se muestra un diagrama en bloques general de un circuito lgico secuencial. El
diagrama consiste en un circuito combinacional al cual se le conectan elementos de memoria para conformar
un camino de retroalimentacin. La parte combinacional del circuito recibe dos juegos de seales de entrada:
las entradas primarias o entradas externas provenientes del entorno circuital (salidas de otros circuitos) y
las entradas secundarias provenientes de los elementos de memoria.
ELEMENTOS DE
MEMORIA
ENTRADAS
SECUNDARIAS
(variables de estado)
SALIDAS
SECUNDARIAS
CICUITO LGICO
COMBINACIONAL
ENTRADAS
PRIMARIAS
Figura 3-1
SALIDAS
PRIMARIAS
A las seales de entrada secundarias provenientes de los elementos de memoria se les llama
variables de estado y la combinacin de valores lgicos que adoptan estas variables en un determinado
momento es el estado presente del circuito.
El diagrama de bloques muestra entonces que las salidas externas de un circuito secuencial son
funcin no solamente de las entradas externas o primarias sino tambin del estado presente de los elementos
de memoria. El prximo estado de los elementos de memoria es tambin una funcin de las entradas
externas y del estado presente. Por lo tanto, el comportamiento de un circuito secuencial estar especificado
por la evolucin temporal de sus entradas, salidas y estados internos. A esta evolucin temporal de las
seales tambin se las denomina como secuencia temporal o timing en ingls.
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2. Biestables
El biestable o tambin llamado Flip - Flop (FF) es un circuito secuencial que posee una sola variable
de estado X, por lo que tiene dos estados internos posibles, una o dos entradas externas y dos salidas Q y P.
La salida Q toma el valor de la variable de estado (Q = X) y la otra salida toma el valor de la variable de
estado negada o invertida (P = X = Q). As vemos que las dos salidas siempre son opuestas entre s, por lo
que, por simplificacin, siempre nos referiremos a la salida Q a la cual suele denominrsele salida normal del
FF. Como su nombre lo indica, el biestable es un circuito cuya salida Q puede adoptar uno de dos estados en
forma estable. En la figura 3-2 se muestra el diagrama en bloques general de un biestable o FF.
Figura 3-2
As como las compuertas lgicas son los componentes fundamentales para la construccin de
cualquier circuito lgico combinacional, los biestables o FF son los componentes fundamentales o ladrillos
bsicos para la construccin de cualquier circuito secuencial.
El principio bsico de funcionamiento de cualquier biestable se basa en el comportamiento de un
circuito constituido por dos negadores o compuertas NOT montados en oposicin tal como se muestra en la
figura 3-3.
Figura 3-3
0
1
1
(a)
1
2
0
(b)
En la figura 3-3 (a) se muestra el circuito manteniendo uno de sus estados lgicos posibles. El
negador 1 impone un 1 en su salida, que es realimentado hacia la entrada del negador 2 por lo que este
ltimo impone un 0 en su salida que a su vez es realimentado hacia la entrada del negador 1, el cual
impone un 1 en su salida confirmando y manteniendo as el estado del cual partimos. En la figura 3-3 (b)
observamos el mismo circuito manteniendo el otro estado posible. Recordemos que estos negadores son
circuitos electrnicos y como tales deben estar conectados a una fuente de energa elctrica para que
funcionen. Cuando el circuito es conectado a la fuente (i.e. cuando se enciende el circuito) adquiere en forma
aleatoria uno de los dos estados, el cual mantiene mientras permanezca energizado. De esta forma
observamos que el circuito puede actuar como un elemento de memoria de un bit de informacin.
Ahora bien, para que este estado no sea aleatorio, el circuito debera disponer de una o ms entradas
que permitan elegir el estado a memorizar. Esto se consigue reemplazando los negadores por compuertas
NOR (recordar que estas compuertas implementan sumas negadas) tal como se muestra en la figura 3-4.Las
entradas del circuito son una de las entradas de cada compuerta NOR y se designan por R (de reseteo o
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puesta a cero) y S (de seteo o puesta a uno). Las salidas sern las salidas de las compuertas y las
designamos por Q y Q, en donde Q ser la salida normal y Q la inversa de Q.
A este circuito lo designamos con el nombre de biestable RS o simplemente Flip - Flop RS.
Figura 3-4
Como el cero es el elemento neutro de la suma lgica (A + 0 = A) decimos que las entradas estn
inactivas cuando toman el valor 0. Por lo tanto cuando R = S = 0 decimos que el circuito est en estado de
reposo y se comporta como los inversores montados en oposicin de la figura 3-3 y la salida Q mantiene el
estado adquirido anteriormente lo que puede comprobarse analizando el comportamiento del circuito
partiendo de un estado cualquiera de sus salidas.
A continuacin se describirn los tres tipos bsicos de FFs: RS, JK y D.
Figura 3-5
Q
(a)
Q
(b)
En la figura 3-5(b) se muestra una forma de implementar este FF. El circuito consta de dos
compuertas NOR cruzadas y acopladas entre s de manera que la salida de una de ellas est conectada a una
de las entradas de la otra compuerta y viceversa. Bajo condiciones normales, las salidas Q y Q siempre
sern inversas entre s. Las entradas R y S normalmente se encuentran en estado BAJO y una de ellas ser
pulsada a alto cuando se desee cambiar el estado de las salidas del FF.
Comenzaremos nuestro anlisis mostrando que hay dos estados de salida igualmente probables
cuando R = S = 0 (estado de reposo).
En la figura 3-6(a) se muestra que Q = 0 y Q = 1. El estado BAJO en la salida de la NOR1 causa
que la NOR2 tenga un 0 en ambas entradas, lo que produce un nivel ALTO en Q que se realimenta hacia la
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entrada de la NOR1, por lo que esta compuerta impone y mantiene el nivel BAJO en Q. De esta manera
ambas salidas se mantienen en un estado estable.
La otra posibilidad se muestra en la figura 3-6(b) en donde Q = 1 y Q = 0. Con Q = 1 la salida de la
NOR2 se mantiene en 0, lo que causa que la NOR1 tenga un 0 en ambas entradas manteniendo su salida Q
en nivel ALTO. Para la figura 3-6 vemos entonces que para R = S = 0 la salida del FF mantiene su estado
anterior, el cual depende a su vez de lo que haya ocurrido anteriormente en las entradas de control.
0
1
0
1
t0 t1
t0 t1
1
0
t0 t1
Figura 3-7
t0 t1
t0 t1
0
t0 t1
48
La figura 3-7(b) muestra qu sucede cuando Q = 1 y Q = 0 antes de la aplicacin del pulso. Debido
a que Q = 1 ya est manteniendo la salida de la NOR2 en BAJO, luego la aplicacin del pulso ALTO en S no
tendr ningn efecto. As cuando S retorna al estado BAJO las salidas del FF an son Q = 1 y Q = 0.
La figura 3-7 se puede resumir expresando que un pulso ALTO en la entrada S siempre causar que
el FF termine en el estado Q = 1. A esta operacin se la suele llamar establecimiento del FF.
t0 t1
t0 t1
t0 t1
t0 t1
Figura 3-8
t0 t1
t0 t1
La figura 3-8(b) muestra qu sucede cuando Q = 0 y Q = 1 antes de la aplicacin del pulso. Debido
a que Q = 1 ya est manteniendo la salida de NOR1 en BAJO, la aplicacin del pulso ALTO en R no tendr
ningn efecto. As cuando R retorna al estado BAJO las salidas del FF an son Q = 0 y Q = 1.
La figura 3-8 se puede resumir expresando que un pulso ALTO en la entrada R siempre causar que
el FF termine en el estado Q = 0. A esta operacin se la suele llamar borrado o restablecimiento del FF.
49
El comportamiento del FF para esta implementacin es idntica a la anterior excepto para el caso de
R = S = 1 en el que las salidas de las compuertas NAND se colocan en valor ALTO, pero cuando las
entradas de control vuelven a su estado inactivo R = S = 0, el prximo estado de la salida tambin es
indeterminado. Por estas razones la condicin R = S = 1 tampoco se usa en esta implementacin.
R
0
0
1
1
0
0
1
1
Figura 3-10
S
1
1
0
0
0
0
1
1
Estado Actual
(Entrada Secundaria)
Prximo Estado
X(t) = Q(t)
1
0
1
0
1
0
1
0
X(t+1) = Q(t+1)
1
1
0
0
1
0
---
Establecimiento o
puesta a uno
Restablecimiento o
puesta a cero
Sin cambio
de estado
Dependiendo de la implementacin
pone a 1 o a 0 ambas salidas.
La tabla muestra entonces el prximo estado de la salida Q(t+1) en funcin del nuevo valor adoptado
por las entradas de control R y S y del estado de la propia salida Q(t) justo antes de que cambie el valor de
las entradas, es decir en funcin del estado presente del circuito X(t) = Q(t).
50
R
S
Q
0
0
Figura 3-11
Como ya se mencion, el comportamiento de un biestable tambin puede ser especificado por una
secuencia temporal o timing de sus entradas, salidas y estados internos. En la figura 3-11 se muestra el
timing de la salida Q de un FF RS asincrnico para una dada secuencia temporal de sus entradas de control R
y S.
(a)
(b)
FIGURA 3-12
Como puede comprobarse a partir del esquema circuital de la figura 3-12 (a), cuando J = K = 1 las
salidas Q y Q cambian de estado y comienzan a oscilar entre los dos estados a una frecuencia dada por el
retardo interno de los componentes del circuito.
(a)
(b)
51
D
Q
FIGURA 3-14
Cuando D = 1, J toma valor ALTO y K valor BAJO con lo que la salida Q se coloca en ALTO; de
esta forma el valor ALTO presente en la entrada D es transferido a la salida Q con el correspondiente retardo
de tiempo de propagacin del circuito. Lo mismo ocurre para cuando D = 0, transfirindose este valor BAJO
a la salida Q. En la figura 3-13 (b) se muestra el smbolo del FF. Este FF no tiene otra utilidad ms que la de
producir un retardo de tiempo entre la seal de entrada y la de salida, como se muestra en el timing de la
figura 3-14. Luego se ver que es de suma utilidad cuando se implementa para trabajar en forma sincrnica.
52
Cuando G = 0 (seal de sincronismo inactiva), las salidas de las compuertas AND se mantienen en
valor BAJO con lo que R1 = S1 = 0 y la salida del FF no cambia de estado, independientemente de los
valores adoptados por las entradas externas de control R y S. El smbolo de este FF se muestra en la
figura 3-15 (b). En la figura 3-16 (a) se muestra que con el simple agregado de una compuerta inversora en la
entrada G, se invierte la lgica de la seal de sincronismo y se transforma el FF en uno sincrnico por nivel
BAJO. En la figura 3-16 (b) se muestra su smbolo. En la figura 3-17 se muestra el timing para un FF RS
sincrnico por nivel ALTO.
sincronismo activa por flanco positivo o flanco de subida) o cuando la seal de sincronismo bascula de 1 a 0
(seal de sincronismo activa por flanco negativo o flanco de bajada). Para implementar este tipo de FFs se
requiere de circuitos detectores de flancos. En la figura 3-18 se muestra la implementacin de un circuito
detector de flancos positivos y el timing de sus seales de entrada y salida.
Clk
Clk*
Clk
Clk
Clk
Clk*
FIGURA 3-18
Una seal de sincronismo, a la que llamaremos Clk, ingresa a una de las entradas de una compuerta
AND y la inversa de esta seal (generada a travs de un negador), Clk, ingresa a la otra entrada de la
compuerta AND. Tal como puede observarse en el timing de la figura 3-18, la seal Clk ingresa a la AND
con un pequeo retardo de tiempo (de algunos nanosegundos) introducido por la compuerta NOT, con lo que
a la salida de la AND obtenemos un pulso positivo de muy corta duracin cuyo comienzo coincide con el
flanco positivo de la seal Clk. La duracin o ancho de este pulso es de algunos nanosegundos y est dado
justamente por el retardo introducido en la compuerta NOT.
En la figura 3-19 (a) se muestra la implementacin de un FF tipo RS sincrnico por flanco positivo a
partir de un FF RS sincrnico por nivel ALTO. Como puede observarse, la entrada de sincronismo ingresa al
FF sincrnico por nivel a travs de un detector de flancos positivos, de manera que este ltimo circuito
produce en su salida un pulso positivo de muy corta duracin justo en el momento en que la seal de
sincronismo produce un flanco positivo. Las compuertas AND dirigen este pulso de muy corta duracin
hacia la entrada S1 o R1 del FF RS asincrnico, de acuerdo con los niveles presentes en las entradas R y S.
Por ejemplo, con S = 1 y R = 0 la seal Clk* pasa por la compuerta AND inferior para producir un pulso
positivo en la entrada S1 del FF asincrnico que resulta en Q = 1. En la figura 3-19 (b) se muestra el smbolo
para este FF RS sincrnico por flanco positivo.
Figura 3-19
(a) Implementacin circuital a
partir de un FF RS
sincrnico por nivel ALTO
(b) Smbolo lgico.
Figura 3-20
Clk*
Clk
Clk
Clk
Clk*
S
Q
0
0
55
J
G
(a)
Figura 3-23
G
K
Q
(b)
(c)
(d)
En la figura 3-23 (c) se muestra como implementar un FF tipo D sincronizado por nivel ALTO a
partir de un FF JK sincronizado por nivel ALTO y en la figura 3-23 (d) se muestra su correspondiente
smbolo.
El timing para un FF tipo D sincrnico por nivel ALTO se muestra en la figura 3-24.
Clk
D
Q
J
Clk
K
Figura 3-25
Clk
Q
(a)
Clk
Clk
Q
(b)
(c)
Clk
(d)
En la figura 3-25 (c) se muestra como implementar un FF tipo D sincronizado por flanco positivo a
partir de un FF JK sincronizado por flanco positivo y en la figura 3-25 (d) se muestra su correspondiente
smbolo.
El timing para un FF tipo D sincrnico por flanco positivo se muestra en la figura 3-26.
56
Clk
D
Q
Figura 3-27
En la figura 3-28 (a) y (b) se muestra el smbolo de un FF tipo T sincrnico por flanco negativo y su
implementacin a partir de un FF JK sincrnico por flanco negativo respectivamente.
57
T
Clk
Clk
Clk
K
Q
(b)
(a)
FIGURA 3-28
Clk
Q
Figura 3-29 Timing de las entradas y salidas de un FF tipo T sincronizado por flanco positivo.
En resumen, cuando la entrada de control T est en valor ALTO, la salida Q cambia de estado con
cada flanco (positivo o negativo, dependiendo de la sincronizacin del FF) de la seal de sincronismo y
cuando T est en valor BAJO el FF no cambia de estado. En la figura 3-29 se muestra el timing para la salida
Q de un FF tipo T sincrnico por flanco positivo en respuesta a la secuencia temporal de las entradas de
control T y sincronismo Clk mostradas.
58
Figura 3-30
(a) Smbolo lgico de un FF tipo RS sincronizado por flanco negativo con entradas asincrnicas SET y CLR activas en nivel ALTO.
(b) Smbolo lgico de un FF tipo JK sincronizado por flanco negativo con entradas asincrnicas SET y CLR activas en nivel ALTO.
(c) Smbolo lgico de un FF tipo D sincronizado por flanco negativo con entradas asincrnicas SET y CLR activas en nivel BAJO.
(d) Smbolo lgico de un FF tipo T sincronizado por flanco negativo con entradas asincrnicas SET y CLR activas en nivel BAJO.
Cada uno de estos tipos de registros y algunas variaciones se encuentran disponibles en forma de
circuito integrado. A continuacin se analizar genericamente la implementacin y el comportamiento de
cada uno de estos registros.
Figura 3-31
Figura 3-32
60
Figura 3-33
Se colocar en valor ALTO la salida de la AND1 o la salida de la AND2, dependiendo del estado
entrada de datos I0, colocndose en estado ALTO o BAJO la salida del FF0 si I0=1
respectivamente.
Se colocar en valor ALTO la salida de la AND3 o la salida de la AND4, dependiendo del estado
entrada de datos I1, colocndose en estado ALTO o BAJO la salida del FF1 si I1=1
respectivamente.
Se colocar en valor ALTO la salida de la AND5 o la salida de la AND6, dependiendo del estado
entrada de datos I2, colocndose en estado ALTO o BAJO la salida del FF2 si I2=1
respectivamente.
Se colocar en valor ALTO la salida de la AND7 o la salida de la AND8, dependiendo del estado
entrada de datos I3, colocndose en estado ALTO o BAJO la salida del FF3 si I3=1
respectivamente.
61
de la
I0=0
de la
I1=0
de la
I2=0
de la
I3=0
En resumen, cuando la entrada ENT est activa, los datos presentes en las lneas de entrada de datos
paralela I3 a I0 son almacenados en el registro (carga paralela del registro) y luego los datos son transferidos
en serie sobre la lnea de salida de datos serie con cada flanco negativo de la seal SHIFT.
Figura 3-34
ltimo FF igual a (1/2N) de la frecuencia de entrada. A esta aplicacin de los FFs se le denomina divisin de
frecuencia.
Q0
Q1
Q2
0
SET
Q
SET
FF2
Q
SET
FF1
Clk
Clk
CLR
T
FF0
Clk
CLR
Clk
CLR
CLR
(a)
CLR
10
11
Clk
Q0
Q1
Q2
CONTEO BINARIO
Q2 Q1 Q0
000
000
001
010
011
100
101
110
111
000
001
010
VALOR DECIMAL
(b)
FIGURA 3-35: Contador Asincrnico Ascendente
Figura 3-35
Operacin de Conteo
Adems de funcionar como un divisor de frecuencia, el circuito de la figura 3-35 tambin opera
como un contador binario. Esto se puede ver examinando la secuencia de los estados de los FFs despus de
que ocurre cada flanco negativo de un pulso del reloj (examinar el timing de la figura 3-35 (b)). Supongamos
que los valores de salida Q2 Q1 Q0 representan un nmero binario donde Q2 est en la posicin de peso 22,
Q1 est en la posicin de peso 21 y Q0 en la posicin de peso 20. Al aplicar un valor ALTO en la entrada
CLR del circuito, todos los FFs se colocan en estado BAJO, es decir que Q2 Q1 Q0 = 0002. Una vez liberada
la seal CLR (una vez que dicha seal vuelve al estado BAJO), las salidas mantienen ese estado hasta la
aparicin del flanco negativo del 1er pulso de reloj, despus de lo cual adquieren el estado Q2 Q1 Q0 = 0012.
Despus del flanco negativo del 2do pulso de reloj los FFs adquieren el estado Q2 Q1 Q0 = 0102. Despus
del flanco negativo del 3er pulso de reloj los FFs adquieren el estado Q2 Q1 Q0 = 0112 y as sucesivamente
hasta que despus del flanco negativo del 7mo pulso de reloj Q2 Q1 Q0 = 1112. Con el ingreso del octavo
flanco negativo los FFs retornan al estado 0002 y la secuencia binaria se repite a s misma para los siguientes
pulsos. En la figura 3-36 se presentan estos resultados en una forma tabular.
As, para los primeros siete pulsos de entrada (luego de haber liberado el reseteo), el circuito
funciona como un contador binario en el cual los estados de los FFs representan un nmero binario
equivalente al nmero de pulsos que han ocurrido. Con este contador se puede contar desde 0 hasta 1112 =
710 antes que retorne a 0. El nmero binario representativo de los estados del contador se incrementa con el
ingreso de cada pulso, por lo que se lo denomina contador binario ascendente.
63
Figura 3-36
Valor
decimal
22
Q2
21
Q1
20
Q0
0
1
2
3
4
5
6
7
0
1
2
3
.
.
.
0
0
0
0
1
1
1
1
0
0
0
0
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
Secuencia de los estados de las salidas del contador en respuesta al flanco negativo de cada pulso ingresado a
partir de la liberacin del reseteo.
Contador Descendente
En la figura 3-37 (a) y (b) se muestra el circuito de un contador binario descendente y el timing de
sus salidas respectivamente. Como puede observarse, la configuracin general es la misma de la figura 3-35
a excepcin de que ahora es la salida Q (no la Q) de un FF la que ingresa a la entrada de sincronismo del
siguiente. De esta forma el FF1 cambia de estado cada vez que la salida Q del FF0 presenta un flanco
negativo en su entrada de sincronismo, lo que es equivalente a decir que cambia de estado cada vez que la
salida Q0 pasa de BAJO a ALTO (flanco positivo). De la misma forma el FF2 cambia de estado cada vez
que la salida Q del FF1 presenta un flanco negativo en su entrada de sincronismo, lo que es equivalente a
decir que cambia de estado cada vez que la salida Q1 pasa de BAJO a ALTO (flanco positivo). En este caso
las entradas asncronas CLR permanecen inactivas.
64
Q0
Q1
Q2
SET
Clk
Clk
CLR
CLR
CLR
T
FF0
Clk
Clk
FF1
FF2
(a)
SET
SET
SET
SET
10
11
Clk
Q0
Q1
Q2
CONTEO BINARIO
Q2 Q1 Q0
111
111
110
101
100
011
010
001
000
111
110
101
(b)
VALOR DECIMAL
Figura 3-37
Figura 3-38
Contador asincrnico descendente: implementacin a partir de FFs tipo T sincrnicos por flanco negativo y
timing de las formas de onda de cada una de las salidas Q0, Q1 y Q2 en respuesta a la seal de reloj Clk y la
seal de puesta a uno SET.
Valor
Decimal
22
Q2
21
Q1
20
Q0
7
6
5
4
3
2
1
0
7
6
5
4
.
.
.
1
1
1
1
0
0
0
0
1
1
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
Secuencia de los estados de las salidas del contador en respuesta al flanco negativo de cada pulso ingresado a
partir de la liberacin del seteo.
Al aplicar un valor ALTO en la entrada SET del circuito, todos los FFs se colocan en estado ALTO,
es decir que Q2 Q1 Q0 = 1112. Una vez liberada la seal SET (una vez que dicha seal vuelve al estado
BAJO), las salidas mantienen ese estado hasta la aparicin del flanco negativo del 1er pulso de reloj, despus
de lo cual adquieren el estado Q2 Q1 Q0 = 1102. Despus del flanco negativo del 2do pulso de reloj los FFs
65
adquieren el estado Q2 Q1 Q0 = 1012. Despus del flanco negativo del 3er pulso de reloj los FFs adquieren
el estado Q2 Q1 Q0 = 1002 y as sucesivamente hasta que despus del flanco negativo del 7mo pulso de reloj
Q2 Q1 Q0 = 0002. Con el ingreso del octavo flanco negativo los FFs retornan al estado 1112 y la secuencia
binaria se repite a s misma para los siguientes pulsos. As, el nmero binario representativo de los estados
del contador se decrementa con el ingreso de cada pulso, por lo que se lo denomina contador binario
descendente. En la figura 3-38 se presentan estos resultados en una forma tabular.
66
Figura 3-39
Tres registros de 4 bits, A, B y C interconectados a travs de un bus interno de 4 lneas y la circuitera lgica
necesaria para poder realizar la transferencia de datos entre ellos.
A cada uno de los registros con su circuitera lgica asociada, mostrada en la figura 3-39, lo
llamaremos registro de tres estados; este tipo de registros se puede conseguir comercialmente en la forma
de CI y en la figura 3-40 se muestra su smbolo lgico.
En las figuras 3-41 (a) y (b) se muestran dos representaciones simplificadas de las conexiones del
bus con los registros de la figura 3-39.
67
IE
I3 I2
I1
I0
Clk
OE O3 O2 O1 O0
Figura 3-40
[4]
4
IE
I3 I2
I1
IE
I0
I3 I2
I1
I0
Clk
Clk
OE O3 O2 O1 O0
OE O3 O2 O1 O0
[4]
4
[4]
4
IE
I3 I2
I1
IE
I0
I3 I2
I1
I0
Clk
Clk
OE O3 O2 O1 O0
OE O3 O2 O1 O0
[4]
Reloj
Reloj
[4]
4
IE
I3 I2
I1
IE
I0
I3 I2
I1
I0
Clk
Clk
OE O3 O2 O1 O0
OE O3 O2 O1 O0
[4]
4
(a)
(b)
Figura 3-41 (a) y (b): Dos representaciones simplificadas de las conexiones del bus con los registros de la figura 3-39.
68
69
Figura 3-42
Diagrama de sincronizacin o de evolucin temporal (timing) de las seales implicadas en la transferencia del
dato 1011 del registro A al registro C
Figura 3-43
70
5. Circuitos Monoestables.
Llamamos monoestable a un circuito secuencial cuya salida posee un nico estado estable, pudiendo
bascular al otro estado y mantenerse en este nuevo estado slo durante un intervalo de tiempo
predeterminado por el mismo circuito. El pasaje de la salida al estado inestable se produce ante la activacin
de una entrada de sincronismo, que normalmente es activa en el modo de flancos. El tiempo durante el cual
la salida permanece en su estado inestable se implementa mediante un circuito resistivo capacitivo,
operando la carga y descarga de un capacitor. La resistencia y el capacitor que forman parte de este circuito
son componentes externos al CI del monoestable, de manera de poder elegir el tiempo de activacin del
monoestable a partir de la eleccin de los valores de estos componentes, ya que este tiempo ser
proporcional al producto R.C, que es la constante de tiempo de un circuito resistivo - capacitivo. En la
figura 3-44 se muestra el smbolo lgico de un monoestable y la secuencia temporal o timing de su salida Q
para una dada secuencia temporal de su entrada de sincronismo Clk.
Clk
Clk
Q
Figura 3-44
T~ R.C
T~ R.C
Estado estable = 0
Figura 3-45
Implementacin de un monoestable (temporizador o timer) a partir de un FF tipo D sincrnico por flanco positivo
6. Circuitos Astables.
Llamamos astable a un circuito secuencial cuya salida no posee ningn estado estable y por lo tanto
oscila entre ambos valores dando como resultado una seal lgica que evoluciona en forma peridica a una
frecuencia predeterminada por el mismo circuito. El circuito no presenta entradas y comienza a oscilar al
momento de ser alimentado. A la seal de salida de estos osciladores se la denomina seal de reloj y el
perodo T de dicha seal se consigue mediante la implementacin de un circuito con un oscilador de cristal
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de cuarzo o bien -en forma ms sencilla pero menos estable- con un circuito resistivo - capacitivo operando
la carga y descarga de un capacitor. La resistencia y el capacitor que forman parte de este circuito son
componentes externos al CI del oscilador, de manera de poder elegir la frecuencia de la seal de reloj a partir
de la eleccin de los valores de estos componentes, ya que el perodo T de dicha seal ser proporcional al
producto R.C que es la constante de tiempo de un circuito resistivo - capacitivo. En la figura 3-46 se muestra
el smbolo lgico de un oscilador y la secuencia temporal o timing de su salida Q o seal de reloj.
T
R
Figura 3-46
Smbolo lgico de un circuito astable (oscilador) y secuencia temporal o timing de su salida Q (seal de reloj).
Figura 3-47
Implementacin de un oscilador (reloj) y timing de la salida Q (seal de reloj) y tensin del capacitor Vc.
El anlisis del circuito puede realizarse considerando que al dar la alimentacin del mismo el
capacitor se encuentra descargado (Vc = 0V) y su salida Q en 1. Bajo estas circunstancias, el condensador
comienza a cargarse a travs de R a un ritmo dado por la constante de tiempo R.C hasta que, al alcanzar el
nivel de tensin correspondiente al 1, el inversor 2 cambia el estado de su salida a 0 (la salida Q del
oscilador bascula a 0) y la salida del inversor 1 bascula a 1 invirtindose la situacin, con lo que el
capacitor comienza a descargarse travs de R a un ritmo dado por la constante de tiempo R.C hasta alcanzar
el nivel de tensin correspondiente al 0, con lo que salida del inversor 1 vuelve a 1 (la salida Q del
oscilador bascula a 1), repitindose el ciclo a una frecuencia dada por el periodo T que es proporcional a la
constante de tiempo dada por el producto de R.C. En la misma figura tambin se muestra el timing de la
salida Q y de la carga y descarga del capacitor Vc.
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