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Libro de Electronica - Digital - Combinacional - Diseno-Teoria-Y-Practica
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ELECTRNICADIGITAL
DIGITALCOMBINACIONAL
COMBINACIONAL
Diseo,Teora
Diseo,Teorayyprctica
prctica
Mayo de 2002
NDICE GENERAL
Pg.
RESUMEN
...................................................................................................
vi
INTRODUCCIN ...................................................................................................
vii
CAPTULO
I
15
15
20
21
II
26
31
35
36
41
44
55
55
CAPTULO
III
Pg.
2.2 Compuertas bsicas y universales...............................................
61
65
68
75
82
87
91
91
110
124
191
CAPTULO
Pg.
5.3 Multiplexores................................................................................. 216
5.3.1 Aplicaciones de los multiplexores............................................ 217
5.3.2 El multiplexor como generador de funciones lgicas............... 220
PRCTICA DE LABORATORIO #5.................................................... 228
PRCTICA DE LABORATORIO #6.................................................... 231
5.4 Circuitos digitales sumadores....................................................... 236
5.4.1 Sumador completo de un bit.................................................... 237
5.4.2 Sumador paralelo..................................................................... 239
5.4.3 Aplicaciones de los circuitos sumadores 7483 y 74182..........
244
276
282
294
ANEXO
296
CAPTULO 1.
INTRODUCCIN.
Una de las necesidades primordiales del hombre primitivo fue sin duda, la de
contar y numerar objetos, utensilios, animales, plantas, etc. Esto lo sola hacer
incrustando marcas y smbolos en madera y piedra. Primero, utiliz marcas o rayas
para indicar las cantidades; por ejemplo, marcaba cinco rayas para sealar la caza de
cinco animales. Sin embargo, con el tiempo, se dio cuenta de la necesidad de usar un
mtodo de numeracin ms compacto y resumido, eran demasiadas marcas para
indicar grandes cantidades y por lo tanto la posibilidad de perder el control del conteo.
Algunas tribus Suramericanas utilizan los dedos de las manos y pies para contar; de
esta forma se repite la cuenta cada veinte veces (diez dedos de las manos y diez de
los pies). Otro sistema de numeracin son los nmeros Romanos que utilizan los
smbolos {I, V, X, L, C, D, M} para denotar las cantidades con valores posicionales y
repeticin mxima de tres smbolos consecutivos e iguales.
Los avances de la tecnologa han creado la dependencia de los sistemas
informticos y de las computadoras; las cuales operan internamente con sistemas de
numeracin distintos a los conocidos por el hombre cotidiano. Sistemas numricos de
dos smbolos son suficientes para realizar diseos y modelos de circuitos digitales de
computadoras. La electrnica digital es el resultado de la accin de variables discretas
que pueden representarse e interpretarse, utilizando un sistemas con dos smbolos o
dgitos 0 y 1 llamado binario; tambin se utilizan otros sistemas derivados de ste como
lo son, el sistema de ocho smbolos octal y el sistema de 16 smbolos llamado
hexadecimal. Estos ltimos permiten representar nmeros binarios de forma ms
pequea.
Nb = [an-1.an-2.an-3..........a3.a2.a1.a0,a-1.a-2.a-3 .......a-k]b
Donde: j = {n-1, n-2,.........2, 1, 0,-1, -2, ......, -k} y
de la cifra.
Por ejemplo, el nmero 31221, 324 en base cuatro tiene n=5 y k=2 con la parte entera:
an-1=a4=3; a3=1; a2=2; a1=2; a0=1 y parte fraccionaria a-1=3; a-2=2
1.1.1 Sistema decimal.
Este es el sistema que manejamos cotidianamente, est formado por diez
smbolos {0, 1, 2, 3, 4, 5, 6, 7, 8, 9} por lo tanto la base del sistema es diez (10).
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
BINARIO
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
10000
10001
10010
10011
10100
OCTAL
0
1
2
3
4
5
6
7
10
11
12
13
14
15
16
17
20
21
22
23
24
HEXADECIMAL
0
1
2
3
4
5
6
7
8
9
A
B
C
D
E
F
10
11
12
13
14
Tabla 1.1. Equivalencia entre sistemas de los primeros veintiuno nmeros decimales.
un
nmero
dado
en
cualquier
base
al
sistema
decimal.
Las
a2
a1
a0
a-1
a-2
b2
b1
b0
b-1
b-2
2*100 = 2*1
9*10*1= 9*101
6*10-2 = 6*(1/100)
8*10-1 = 8*(1/10)
4*10*10*1 = 4*102
N10 = an1.b
N 10 =
+ an 2.b
n 1
a b
j =k
n 2
+ an 3.b
n 3
n 4
+ an 4.b
(EC 1.1)
(EC 1.1)
N
a0
10
b
N1
a1
10
b
N2
a2
10
b
N3
a3
10
b
N4
10
.
.
Nn-2
an-2
10
b
Nn-1
an-1
10
b
0
(a n1 a n2 a n3 ........a3 a 2 a1 a 0 ) b
La parte fraccionaria se transforma multiplicando esta ltima por la base del sistema y
tomando como resultado el dgito entero que resulta del producto. Luego se resta el
entero absoluto y el resultado se toma para la conversin; se repite de nuevo el
procedimiento multiplicando por la base. En este tipo de conversin se debe limitar la
cantidad de dgitos necesarios despus de la coma.
(0, q1q 2q3 q4 ....)10 xb = (a1 , p1 p2 p3 .....) a1 = (0, p1 p2 p3 ...)10
(0, p1 p 2 p3 .....)10 xb = (a 2 , r1r2r3 .....) a2 = (0, r1r2 r3 .....)10
(0, r1r2r3 .....)10 xb = (a3 , s1 s2 s3 .....) a3 = (0, s1s2 s3 .....)10
: ........................................................ : ................ :
: ........................................................ : ................ :
(0, z1z 2 z3...)10 xb = (ak , z1 z2 z3.....) ak
= 0, a 1a2 a3 a4a 5 .........ak Conversin fraccionaria.
La transformacin completa de la parte entera y la fraccionaria da como resultado la
cifra de base cualquiera y tiene la siguiente forma:
549,2810
en: a) binario,
b) octal
c)
2
137
1
2
68
0
2
34
0
2
17
1
2
8
0
2
4
0
2
2
0
2
1
1
2
0
Parte entera: Se toman los dgitos binarios desde el ltimo residuo hacia el primero en
la direccin que indica la flecha.
54910 = 10001001012
a-1 = 0
a-2 = 1
a-3 = 0
8
68
4
8
8
0
8
1
1
8
0
Parte entera: Se toman los dgitos binarios desde el ltimo residuo hacia el primero en
la direccin que indica la flecha.
54910 = 10458
8
a-1 = 2
a-2 = 1
a-3 = 3
16
34
2
16
2
2
16
0
Parte entera: Se toman los dgitos binarios desde el ltimo residuo hacia el primero en
la direccin que indica la flecha.
54910 = 22516
0,28 x 16 = 4,88 - 4 = 0,88
a-1 = 4
a-2 = E
a-3 = 1
Binario
263014,0218
Solucin:
5
, 4
Sentido de la conversin
, 0
3BC88A93FFF16
Solucin:
A
1010 0101 1111 0111 0010 1001 1100 , 1011 0111 1100 1101
A5F729C,B7CD16 = 1010 0101 1111 0111 0010 1001 1100,1011 0111 1100 11012
10
0011 1011 1100 1000 1000 1010 1001 0011 1111 1111 1111
3BC88A93FFF16 = 11 1011 1100 1000 1000 1010 1001 0011 1111 1111 11112
Del mismo modo se realizan las transformaciones inversas.
Ejemplo 1.7. Realizar las transformaciones a los sistemas octal y hexadecimal de los
siguientes nmeros binarios:
a = 1110 1010 1101 0111 0000 10111, 00011012;
b = 11 0010 1110 0101 0101 1101 0101,111112;
c =11 0000 1010 1100 1010 1111 1011 1100 1101 1010 11002.
Solucin (a):
001 110 101 011 010 111 000 010 111 , 000 110 100
1
, 0
1 110 101 011 010 111 000 010 111,000 110 1002 = 165327027,0648
Solucin (b):
011 001 011 100 101 010 111 010 101 , 111 110
3
, 7
11 001 011 100 101 010 111 010 101,111 112 = 313452725,768
11
110 000 101 011 001 010 111 110 111 100 110 110 101 1002 = 605312767466548
0011 0000 1010 1100 1010 1111 1011 1100 1101 1010 1100
3
11 0000 1010 1100 1010 1111 1011 1100 1101 1010 11002 = 30ACAFBCDAC16
Octal
12
hexadecimal;
b=8F42ABC,D0716
octal;
38
616
45674012,38 = 97780,616
Solucin (b):
8
716
1000 1111 0100 0010 1010 1011 1100 , 1101 0000 01112
001 000 111 101 000 010 101 010 111 100 , 110 100 000 1112
1
8F42ABC,D0716 = 1075025274,64078
13
78
6824,8110
409510
699,210
11011,0110
2467,4210
65468,93210
2047,3310
4456,210
28079,8310
1000,5510
789,1910
6724,618
10010101,12
4ED,6F216
1111011,0112
2467,42316
1111000,0012
10000,018
77425,268
5A79,C816
62666,038
1111000,0012
10101110,112
13444,278
443221,778
9988,6216
11001,11018
3FFFF16
ABCD,7F16
111111,112
ABCD,7F16
28079,78
4ED,6F216
222457,38
1.1.3 Construir una secuencia numrica, desde cero hasta sesenta, equivalente con el sistema decimal.
Se deben tomar grupos de seis smbolos que correspondan con los siguientes: , , , ; los valores
posicionales son continuos y se incrementan de uno en uno. El equivalente decimal es el siguiente:
Cero unidades.
Una unidad.
Dos unidades.
Tres unidades.
1.1.4 Transformar al sistema requerido los siguientes nmeros:
3FFCD,4AB216
Octal
642025138
Hexadecimal
1237650,7718
Hexadecimal
10001,10116
Octal
334156,28
Hexadecimal
ABCD6,216
Octal
14
a n2
hn2
.......
.......
a1
h1
a0 ,
h0 ,
a 1
h1
....
....
ak
hk
0+
1+
1+
1+
1+
1+
10
11
100
1
101
15
Solucin a:
ACARREOS
1,
12
1,
02
1,
02
0,
12
ACARREOS
Solucin b:
1
1,
12
1,
02
0,
ACARREOS
Solucin c:
1
1
1,
02
0,
02
1,
02
1,
02
0,
16
Suma octal: Se debe restar o dividir la semisuma de cada columna, cuando la misma
exceda la base del sistema, y colocar en la columna inmediata del lado izquierdo, el
valor del acarreo tantas veces se haya superado la base del sistema. De esta misma
forma cada unidad que se acarree equivale a ocho unidades de la columna anterior.
Ejemplo 1.10. Dado los nmeros binarios: M=7312163,6358; N=6324,728;
O=77457,18; P=40740,6478; Q=256757,38;
R=37406,268;
S=31225328;
Solucin a:
ACARREOS
0,
78
7,
08
3,
58
4,
48
Solucin b:
ACARREOS
4,
28
7,
08
6,
68
2,
08
4,
08
17
R=9DD16;
S=2C6F,DB616;
Solucin a:
2
Solucin b:
B,
C16 +
D,
016
6,
016
E,
C16
D,
716
E,
F16
F,
016
B,
616
12
12
1
12
7,
18
6,
78
7
Multiplicacin octal:
2,
78
18
Multiplicacin hexadecimal:
5
A,
116
C16
C
A,
C16
0'
-1
1'
1'
1'
-1
-1
1
0
0'
1'2
12
02
1
Residuo
19
Las representaciones de los nmeros en los distintos sistemas son hechas por
convenciones y acuerdos. La finalidad de esto es buscar formas sencillas de manejar
universalmente operaciones y representaciones numricas, representar nmeros
fraccionarios, nmeros negativos, etc. El complemento de un nmero sirve para
normalizar y reglamentar las operaciones aritmticas con signo, de forma que puedan
ser procesadas por los circuitos internos de una calculadora o computadora.
El complemento a la base de un nmero se define por la siguiente frmula:
N bC = bn N b (Ec.1.3) donde N bC es el nmero complementado a la base b del sistema,
n la cantidad de dgitos y N b es el nmero dado.
Ejemplo 1.12. Hallar el complemento a diez del nmero 89732410
Solucin: El nmero esta dado en el sistema decimal y la cantidad de dgitos es seis
C
N 10
= 10 6 89732410 = 10267610
20
Existe otra forma de hallar el complemento a la base del sistema, sta es,
obteniendo el complemento disminuido a uno y luego sumando uno. Para obtener esta
frmula se procede con un artificio en la Ec.1.3 de la siguiente forma:
N bC = (b n N b ) + 1 1 = [(bn 1) N b ] + 1 (Ec.1.3.1). El valor N bC 1 = (b n 1) N b (Ec.1.4)
se conoce como el complemento de la base disminuido a uno. Tambin se le denomina
complemento a uno del sistema numrico correspondiente y por lo tanto, para hallar el
complemento a la base solamente se le debe sumar uno a la (Ec.1.4).
Donde
cada
(b-1)
22
N 2C = 01110010111100 2
b) 100011010001002
Magnitud
B15 B14 B13 B12 B11 B10 B9
B8
B7
B6
B5
B4
B3
0: Positivo
Signo
1: Negativo
Formato de 16 bits
+ 32767
0111111111111111
+5
0000000000000101
+4
0000000000000100
+3
0000000000000011
+2
0000000000000010
+1
0000000000000001
0000000000000000
-1
1111111111111111
-2
1111111111111110
-3
1111111111111101
-4
1111111111111100
-5
1111111111111011
-32767
1000000000000001
P
O
S
I
T
I
V
O
S
N
E
G
A
T
I
V
O
S
24
B
I
N
A
R
I
O
C
O
M
P
L
E
M
E
N
T
O
N
O
R
M
A
L
A
D
O
S
B2
B1
B0
b) 7FA816;
c) 11111100000111002;
d) 1761028; e) FA816;
Solucin (a): El bit 15 del dato vale uno; esto significa que el nmero es negativo y est
dado en complemento a dos. Primero se debe complementar el dato para hallar su
verdadero valor en binario y despus se transforma a decimal.
N 2C = 0011010101001000 2 = 1464010
Solucin (b): Se debe transformar hexadecimal a binario y completar con ceros a la
izquierda en caso de que el dato no tenga los 16 bits completos. Luego se hace la
transformacin a decimal.
7 FA816 = 0111111110101000 2 = +3268010
Solucin (c): El bit 15 del dato vale uno; esto significa que el nmero es negativo y est
dado en complemento a dos. Primero se debe complementar el dato para hallar su
verdadero valor en binario y despus se transforma a decimal.
N 2C = 0000001111100100 2 = 99610
Solucin (d): Se debe transformar octal a binario y completar con ceros a la izquierda
en caso de que el dato no tenga los 16 bits completos. Luego se hace la transformacin
a decimal.
176102 8 = 1111110001000010 2
N 2C = 0000001110111110 2 = 95810
Solucin (e): Se debe transformar hexadecimal a binario y completar con ceros a la
izquierda en caso de que el dato no tenga los 16 bits completos. Luego se hace la
transformacin a decimal.
FA816 = 111110101000 2 = 0000111110101000 2 = +400810
25
suma
resta
son
las
operaciones
bsicas
realizadas
por
los
B = 100101101110112
0 02 +
1 12
1 12
A>0; B>0
Antes de realizar la suma binaria se debe tener la precaucin de sumar en decimal los
nmeros. De esta manera se puede chequear el resultado de la suma para tener la
certeza de que no exceda el valor +3276710 y por lo tanto no sobrepasar el formato de
16 bits (Esto se conoce como OVERFLOW). Tambin el 16vo bit en uno seala el
sobreflujo de la operacin.
II) Suma de uno negativo y otro positivo. El resultado debe poseer el signo del que
tenga mayor valor absoluto. En este caso el resultado es positivo y el 16vo bit vale cero.
A = 11010110010101102;
B = 1101101101110112
1 02 +
1 12
0 12
A<0; B>0
26
III) Suma de uno positivo y otro negativo. El resultado debe poseer el signo del que
tenga mayor valor absoluto. En este caso el resultado es negativo y el 16vo bit vale
cero; del mismo modo no se debe tomar en cuenta el acarreo del 17vo bit.
A = 110110110101012;
B = 10010110111010012
0 12 +
0 12
1 02
A = 11110011111100002;
A>0; B<0
B = 1001110111001012
0 02 +
0 12
0 12
A<0; B>0
B = 11011100111110112
1 02 +
1 12
0 12
A<0; B<0
27
A = 11111111111111112;
B = 11111111111111112
1 12 +
1 12
1 02
A<0; B<0
B = 00111011010100102
N 2C ( B ) = 1100010010101110 2
1 12 +
1 02
0 12
De est manera, el resultado queda en forma binaria normal y es igual a valor del 17vo
bit no se toma en cuenta para el resultado. En decimal A=2375110 y
B=1518610;
B = 01111001101011112
N 2C ( B ) = 10000110010100012
0 02 +
0 12
0 12
A>0;
B>0; A<B
29
Tabla 1. 3. Resumen de las operaciones suma y resta binaria con los datos A y B, utilizando el
formato de 16 bits.
Operacin
Acarreo
Acarreo
17vo bit
16vo bit
Resultado
A+B
A>0; B>0
A+B
A>0; B<0
formato de 16 bits.
Complementar los 16 bits para
Negativo en complemento a
(**)
dos
A+B
A<0; B>0
Observaciones
(**)
A+B
A<0; B<0
Negativo en complemento a
dos
A-B
A>0; B>0
A>=B
A-B
A>0; B>0
Negativo en complemento a
A<B
dos
A-B
A>0; B<0
A-B
A<0; B>0
formato de 16 bits.
Complementar los 16 bits para
Negativo en complemento a
dos
A-B
A<0; B<0
Negativo en complemento a
(**)
30
clculos numricos con formatos grandes. Consiste en una cadena de bits que guardan
relacin con la notacin cientfica, y pueden representar nmeros enteros y nmeros
reales tanto negativos como positivos. Los formatos ms conocidos son la coma fija y la
coma flotante, tambin denominados punto fijo y punto flotante respectivamente. Antes
de comenzar a describir estos formatos se debe entender el funcionamiento de un caso
especial de complemento a dos el cual se denomina representacin con exceso o
sesgada.
1.4.3.1 Representacin con exceso o sesgada.
Son representaciones para nmeros con signo que eliminan el centrado de la
representacin bsica en complemento a dos. Por ejemplo para indicar nmeros
decimales desde un valor numrico
-P10
hasta
31
COMPLEMENTO A DOS
EXCESO 8
+7
0111
1111
+6
0110
1110
+5
0101
1101
+4
0100
1100
+3
0011
1011
+2
0010
1010
+1
0001
1001
0000
1000
-1
1111
0111
-2
1110
0110
-3
1101
0101
-4
1100
0100
-5
1011
0011
-6
1010
0010
-7
1001
0001
-8
1000
0000
0: Positivo
1: Negativo
32
Magnitud Fraccionaria
B0
B1
B2
B3
..........
Bn-2 Bn-1
Signo
1: Negativo
( e 1 )
(Ec.1.8)
donde bs es el bit de signo, e es el nmero de bits del exponente con E = E ' + 2 ( e +1) ;
esto es equivalente a escribir E con formato de exceso en base dos de la siguiente
manera; E ' = (ce 1ce 2 ......c0 ) 2 , por lo tanto, E = (ce 1c e 2 ......c0 ) 2 + 2 e 1
Existen varias formas de representar los formatos de coma flotante; sin embargo, los
que ms se utilizan son los siguientes:
N = Mxb E
33
N = ( M b) xb E +1
N = (Mxb) xb E 1
En las figuras 1.4(a) y 1.4(b) se definen los formatos en coma flotante para datos
numricos reales cortos y largos utilizados en los computadores.
bs
Exponente E
Mantisa M
bit de signo
Figura 1.4(a). Declaracin de datos cortos en coma flotante.
Mantisa M
Mantisa M
Parte menos significativa
bit de signo
Figura 1.4(b). Declaracin de datos largos en coma flotante.
La tabla 1.5 muestra un resumen de los formatos de precisin sencilla y doble (corto y
largo) respectivamente; usados en los sistemas de computacin.
TOTAL DE
BITS DE LA
BITS DEL
EXCESO DEL
BITS
MANTISA
EXPONENTE
EXPONENTE
Precisin sencilla
32
24
128
Doble Precisin
64
53
11
1024
Precisin sencilla
32
24
64
Doble precisin
64
56
64
Formato F
32
24
128
Formato D
64
56
128
Formato G
64
53
11
1024
FORMATO
Estndar IEEE
754-1985
IBM 360
34
11000
Mantisa M
1101110111010
Solucin (b): Se debe llevar a la forma N = Mxb E ; primero hay que hallar la mantisa
con la Ec.1.7 y luego el exponente E con exceso;
M=+(0,111010101)2
E=-410=-(100)2; si el bit de signo es negativo entonces E'=11002. En este caso hay que
sumarle al exponente un exceso de 810; E= 11002+10002 = 01002
La solucin final queda de la siguiente forma:
bs Exponente E
0
0100
Mantisa M
111010101
35
BCD
Exceso 3
2421
5421
Biquinario
0000
0011
0000
0000
0100001
00011
0000
0001
0100
0001
0001
0100010
00101
0001
0010
0101
0010
0010
0100100
01001
0011
0011
0110
0011
0011
0101000
10001
0010
0100
0111
0100
0100
0110000
00110
0110
0101
1000
1011
1000
1000001
01010
0111
0110
1001
1100
1001
1000010
10010
0101
0111
1010
1101
1010
1000100
01100
0100
1000
1011
1110
1011
1001000
10100
1100
1001
1100
1111
1100
1010000
11000
1101
10
1111
11
1110
12
1010
13
1011
14
1001
15
1000
Tabla 1.6. Equivalencia desde cero hasta quince de algunos cdigos numricos ms utilizados.
36
Por ejemplo, para transformar el nmero decimal 7890510 en cdigo BCD se toman los
equivalentes en grupos de cuatro bits cada uno; ver tabla 1.6:
7
510
0111
1000
1001
0000
0101BCD
Para realizar la equivalencia del BCD con el sistema binario se debe tomar la
precaucin de realizar primero la transformacin decimal y posteriormente la conversin
al BCD.
Ejemplo 1.22. Transformar en BCD los siguientes nmeros:
a) 10111011111112;
b) 5F3C,B16
37
Factor de correccin
Binario (Fc) 2
decena (n)
Decimal (Fc) 10
0110
(10 ~ 19)
1100
(20 ~ 29)
12
10010
(30 ~ 39)
18
11000
(40 ~ 49)
24
Fc = n2x(0110)2
(n0 ~ n9)
Fc = nx6
b) q + r,
10
10
10
P=
1000
0110
0010
0000
1001 +
Q=
0100
1001
1001
0011
0111
1001
R = 0111
1001
1000
0110
0010
0011
1000
1011
10110
10110
1101
1000
Fc = 0000
0110
1100
1100
0110
0000
10011
Resultado = 1000
11001 +
1100
1000 100101
Respuesta (a): p+q+r = 1000 0001 0010 0010 0011 1000 0101BCD = 812238510
38
Solucin (b): Los resultados que superen el 1001 hay que sumarle el factor de
correccin segn la tabla 1.7 y llevar el acarreo correspondiente.
1
0100
1001
1001
0011
0111 +
1001
0111
1001
1000
0110
0010
0011
1000
1010
1101 10000
1011
0111 10000 +
0000
0110
0110
0110
0000
0110
0110
0111 10110
Respuesta (b): q+r = 1000 0000 0011 0110 0001 0111 0110BCD = 803617610
Solucin (c): Los resultados que superen el 1001 hay que sumarle el factor de
correccin segn la tabla 1.7 y llevar el acarreo correspondiente.
1
1000
0110
0010
0000
1001 +
0100
1001
1001
0011
0111
1101 10000
1011
0100 10000 +
0110
0110
0000
0110
0110
0100 10110
Respuesta (c): p+q = 0001 0011 0110 0001 0100 0110BCD = 13614610
1.5.1.2 Cdigo Exceso 3.
Es un cdigo igual al BCD, sin embargo se deben aadir tres unidades a este
para transformarlo en exceso 3.
1.5.1.3 Cdigo Aiken o 2421.
La ponderacin de este cdigo es diferente al BCD, para hallar su peso se debe
tomar tambin grupos de cuatro bits, considerando los valores 2421, por dgito decimal.
39
Este cdigo se conoce como autocomplementado a uno porque sus diez valores, en la
tabla 1.6; se pueden formar, complementando, a partir de los primeros cinco dgitos.
1.5.1.4 Cdigo 5421.
La ponderacin de este cdigo es diferente al BCD, para hallar su peso se debe
tomar tambin grupos de cuatro bits, considerando los valores 5421, por dgito decimal.
Este cdigo se forma repitiendo los cinco primeros valores de la tabla 1.6, de modo tal,
que cambia solo el bit ms significativo de cero a uno.
1.5.1.5 Cdigo Biquinario.
Necesita siete bits para formarse; siempre hay dos bits en nivel alto (uno) y los
restantes cinco deben estar en nivel bajo (cero). El primer bit del cdigo, en uno, se usa
para indicar si el dgito se encuentra comprendido entre 5 y 9; el segundo bit del cdigo,
en uno, seala que se encuentra en el rango de 0 a 4. La desventaja de este cdigo es
la cantidad de bits que se deben utilizar para transmitir informacin, siete por cada
dgito. Sin embargo, tiene la ventaja de poder realizar fciles algoritmos para el chequeo
de errores de transmisin; solamente se debe detectar que hayan dos bits, en nivel uno,
por cada dato. Uno de estos se debe encontrar entre los primeros dos bits y el otro en
los cinco restantes que forman el dgito.
1.5.1.6 Cdigo Dos de cinco.
Este cdigo es similar al Biquinario, pero requiere de cinco bits para el correcto
funcionamiento. Dos bits deben estar en nivel alto y los otros tres en cero.
1.5.1.7 Cdigo Gray.
Este cdigo cclico no posee una relacin directa con la ponderacin de los
dgitos del sistema decimal. Se forma cambiando el bit menos significativo de manera
continua y consecutiva. Solamente cambia un bit, y ste, debe ser el menos
significativo; de manera que no se repita con alguna combinacin anterior. Tambin se
puede formar obteniendo las primeras ocho combinaciones con tres bits y luego, desde
40
la 8va combinacin hay que repetir simtricamente los valores, cambiando solamente el
bit ms significativo de cero a uno. Por ejemplo, la 8va posicin es 0100 y a
continuacin viene la 9na 1100; del mismo modo, la 7ma 0101 es simtrica con la 11va
1101. El cdigo Gray tiene aplicaciones en contactos de escobillas de motores,
sistemas donde solo se necesite cambiar un bit de estado cclicamente.
La ventaja del cdigo Gray radica en que la probabilidad de ocurrir menos errores
y problemas de transicin aumenta a medida que cambian mas bits de estado
simultneamente. El cambio consecutivo del cdigo BCD desde 0111 a 1000 puede
producir transiciones intermedias que originan el 1111 antes de estabilizarse en 1000.
Sin embargo, el cdigo Gray pasar desde 0111 a 0101 cambiando solamente un bit y
por lo tanto, con menos posibilidad de cometer errores.
55H
4EH
45H
58H
50H
4FH
41
000
001
010
011
100
101
110
111
B3 B2 B1 B0
HEX
0000
NUL
DLE
SP
0001
SOH
DC1
0010
STX
DC2
"
0011
ETX
DC3
0100
EOT
DC4
0101
ENQ
NAK
0110
ACK
SYN
&
0111
BEL
ETB
'
1000
BS
CAN
1001
HT
EM
1010
LF
SUB
1011
VT
ESC
1100
FF
FS
<
1101
CR
GS
1110
SO
RS
>
1111
SI
US
DEL
1.5.2.2 UNICODE.
Es un cdigo universal actualizado de propsito general, sirve para representar
todos los smbolos utilizados en los alfabetos internacionales. Es una nueva norma de
cdigos alfanumricos de 16 bits. Los smbolos se representan con cuatro dgitos
hexadecimales como se muestra en la tabla 1.9. El cdigo ASCII es un subconjunto de
ste y est representado desde 000016 hasta 007F16. En la figura 1.4 se observa la
distribucin del cdigo en cuatro zonas que van desde 000016 hasta FFFF16. La zona A
comprende los cdigos para alfabetos, slabas, y smbolos. En la zona I estn los
cdigos ideogrficos como lo son los alfabetos Chinos y Japoneses. La zona O no es
utilizada actualmente, sin embargo, est reservada para futuros ideogramas.
42
00
10
20
30
Zona I
40
50
60
70
80
Zona O
90
A0
B0
C0
D0
Zona R
E0
F0
43
001 002
CTL CTL
CTL CTL !
CTL CTL #
CTL CTL $
CTL CTL %
CTL CTL (
CTL CTL )
CTL CTL *
CTL CTL +
CTL CTL ,
<
CTL CTL -
CTL CTL .
>
CTL CTL /
CTL
CTL _
SP
SP
informacin ya que, basta un bit adicional, para generar y chequear errores de paridad.
Para entender mejor esta ltima afirmacin, se definen a continuacin, los trminos
distancia y peso en los datos binarios.
La distancia mxima entre dos datos binarios, de igual longitud, es equivalente al
nmero de bits que cambian de estado. Por ejemplo, la distancia entre los datos
D1=10010111 y D' 1=10110001 es tres. La distancia se puede definir tambin como el
nmero de bits diferentes entre dos palabras.
45
Transmisor
X b0
b0
Generador
de
paridad
X b0
Receptor
X b0
b0
X b0
Detector
de
paridad
Gp
Dp
Par=0
Par=0
Impar=1
Impar=1
X b0
Gp
Dp
Par
Par
Impar
Impar
Error
Impar
Impar
Error
Par
Par
Generador Par
Error de
paridad
Detector Par
Figura 1.6. Sistema de transmisin y recepcin de un bit con generacin y deteccin de error
mediante el mtodo de paridad par.
46
b) 1110101;
c) 00001
Solucin par: El bit, hay que generarlo en el MSB de forma que el peso sea par;
a) 01010;
b) 11110101;
c) 100001
Solucin impar: El bit, hay que generarlo en el MSB de forma que el peso sea impar;
a) 11010;
b) 01110101;
c) 000001
47
48
D6 D5
D4
D3 D2
D1 D0
Paridad
Par
I7
I6
I5
C4
I3
C2
C1
C4: 4, 5, 6, 7
I7
I6
I5
C4
I3
C2
C1
C2: 2, 3, 6, 7
I7
I6
I5
C4
I3
C2
C1
C1: 1, 3, 5, 7
El cdigo se forma entrelazando los bits de informacin (q3 q2 q1 q0) con los bits
de control (h2 h1 h0) de forma que los subndices de h correspondan con la posicin
decimal del cdigo formado. Los bits (q3 q2 q1 q0) de informacin se hacen
corresponder, en la figura 1.7, con los bits (I7 I6 I5 I3) respectivamente; la finalidad es
ubicarlos en la posicin decimal del cdigo. Del mismo modo, (h2 h1 h0) es equivalente
con las posiciones segn en subndice h2=C22=C4;
h1=C21=C2;
h0=C20=C1. Finalmente
q2
q1
h2
q0
h1
h0
I7
I6
I5
C4
I3
C2
C1
D6
D5
D4
D3
D2
D1
D0
Al enviar el dato de siete bits, este es recibido como un paquete formado por
(D6 D5 D4 D3 D2 D1 D0) donde no se reconoce quien es informacin y/o quien es control.
Sin embargo, con el mtodo se realizan tres grupos de deteccin y correccin formado
por cuatro bits cada uno, los cuales siempre deben tener paridad par. Estos grupos
estn resaltados de gris en la figura 1.7 y forman tres cuartetos agrupados de la
siguiente forma: (I7 I5 I3 C1); (I7 I6 I3 C2); (I7 I6 I5 C4). Ellos sirven tanto para generar,
detectar y corregir datos con distancia uno y dos respectivamente.
Por ejemplo, para enviar el dato de informacin (1100) codificado en Hamming se
deben agregar tres bits de control de manera que los cuartetos tengan paridad par:
49
Primero hay que hacer corresponder los bits de informacin; (1100)=(I7 I6 I5 I3), despus
se organizan los cuartetos de forma que la paridad sea par:
I7
I5
I3
C1
I7
I6
I3
C2
I7
I6
I5
C4
Agregar para que la suma de bits en uno sea par (peso par)
Los bits de control generados son: (C4 C2 C1) = (001); en consecuencia el dato a enviar
es (D6 D5 D4 D3 D2 D1 D0) = (I7 I6 I5 C4 I3 C2 C1) = (1100001). De la misma forma se
procede a obtener la codificacin de los bits en cdigo Hamming. En la tabla 1.10 estn
representados los 4 bits de informacin y los tres bits de chequeo del cdigo Hamming
de 7 bits. Tambin se puede observar que la mnima
consecutivos, es tres.
Decimal
Informacin
Control
Dato codificado
I7I6I5I3
C4C2C1
I7I6I5C4I3C2C1
0000
000
0000000
0001
011
0000111
0010
101
0011001
0011
110
0011110
0100
110
0101010
0101
101
0101101
0110
011
0110011
0111
000
0110100
1000
111
1001011
1001
100
1001100
10
1010
010
1010010
11
1011
001
1010101
12
1100
001
1100001
13
1101
010
1100110
14
1110
100
1111000
15
1111
111
1111111
50
Tambin se pueden corregir errores de datos con distancia uno de la siguiente forma:
Ejemplo 1.27. Se han recibido los datos a, b, c, d codificados en Hamming de 7 bits
con paridad par, y es necesario detectar y corregir los bits con errores.
a) 1100100;
b) 1110101;
c) 1010101;
d) 1110111
Solucin (a): Para mantener la paridad par en el grupo 2,3,6,7 debe cambiarse el bit de
la posicin 2 (C2). El dato corresponde a 1101.
I7
I6
I5
C4
I3
C2
C1
I7
I6
I5
C4
I7
I6
I3
C2
I7
I5
I3
C1
Solucin (b): Para mantener la paridad par en los grupos 2,3,6,7 y 4,5,6,7 se debe
cambiar el bit de la posicin 6 (I6) para obtener la paridad correcta. El dato es: 1011.
I7
I6
I5
C4
I3
C2
C1
I7
I6
I5
C4
I7
I6
I3
C2
I7
I5
I3
C1
I6
I5
C4
I3
C2
C1
I7
I6
I5
C4
I7
I6
I3
C2
I7
I5
I3
C1
1
51
Solucin (d): Para mantener la paridad par en los grupos 4,5,6,7 se debe cambiar el bit
de la posicin 4 (C4) para obtener la paridad correcta. El dato es: 1111.
I7
I6
I5
C4
I3
C2
C1
I7
I6
I5
C4
I7
I6
I3
C2
I7
I5
I3
C1
Los casos a y d pueden ser aceptados como errores dobles o simple. Sin embargo, al
asumir algn cambio en los bits de chequeo implica descartar errores dobles en los bits
de informacin. Debido a esto, en el ejemplo 1.27(a) pueden ser considerado los
cambios de los bits I7 e I5. De esta misma forma, en el ejemplo 1.27(d), los cambios
pueden ocurrir en los bits I7 e I3. Los cambios dobles (distancia dos) no pueden ser
corregidos con el cdigo Hamming de 7 bits, sin embargo, para resolver esto es
necesario el cdigo Hamming de 8 bits.
b) 6FAB,816
c) 100100000111001010000110BCD
d) 58FF3D16
e) 11110110101010112
f) 5432,768
g) 11000011001110000110Exc3
h) 7964,910
V) b+e+a+f en octal
b) 11011011012
c) 433758
d) 7FFF16
e) -986310
f) 11110000101010002
52
Realizar las siguientes operaciones aritmticas utilizando el formato de nmeros con signo de 16 bits:
I) a - c
II) b + a
III) d - b
IV) e + c
V) f - e
VI) b + e + d
1.2.3 Un sistema de comunicacin enva datos de 9 bits. En cada uno, se codifican dos dgitos BCD ms
un bit de paridad que es generado en la posicin ms significativa y con paridad par. Se pide detectar los
errores que puedan ocurrir en los cdigos BCD recibidos, e indicar si son de paridad y/o de cdigo.
a) 101111001
b) 110011100
c) 111110001
d) 010000100
e) 010101011
f) 100000111
1.2.4
Los siguientes caracteres UNICODE son enviados en binario con paridad impar en el MSB.
Detectar, por el mtodo de paridad, si hay errores de comunicacin, y de no ser as, indicar el smbolo
correspondiente.
a) 101111110
b) 110100101
c) 101101110
d) 110101100
e) 001000001
f) 00100000
b) 78946310
c) 110010001010001100111001Exc3
d) 0100011100111001100001110000BCD
1.2.6
II) c + b
III) a + b + c + d
Detectar y corregir los errores de los siguientes datos, dados en exceso 3, y codificados en
b) 1000110
c) 0101100
d) 1111111
e) 0001110
f) 0000001
53
BIBLIOGRAFA.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- GAJSKI, Daniel D. (1997). Principios de diseo digital. Madrid: Prentice Hall Iberia. S/f. p.488.
Principles of digital design. Traducido por: Alberto Prieto Espinosa.
- LLORIS, Antonio. PRIETO, Alberto. (1996). Diseo lgico. Madrid: McGraw Hill. S/f. p.403.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras.
Mxico: Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design
fundamentals. Traducido por: Teresa Sanz Falcn.
- NEAMEN A, Donald. (1999). Anlisis y diseo de circuitos electrnicos. Tomo II. Mxico:
McGraw Hill. S/f. p.1176. Electronic circuit analysis and design. Traducido por: Felipe
Castro Prez.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
54
CAPITULO 2.
V. Elemento opuesto.
Todo elemento de B tiene su opuesto (o funcin NOT). A este elemento se le denomina
inverso, opuesto, complemento o negado. Se representa de varias formas, dos de ellas
son:
resultado 1 y 0 respectivamente.
x B , x B/
a) x + x = 1
b) x x = 0
56
VI.
Este postulado es muy obvio, sin embargo, se debe reglamentar; el postulado dice:
En B hay al menos dos elementos diferentes. x, y B / x y .
Los
dos
elementos
distintos son 0 y 1.
Con estos postulados se pueden demostrar las siguientes identidades del
lgebra de Boole descritas en la tabla 2.1. Estas identidades tambin pueden ser
demostradas mediante la teora de conjuntos.
0+0=0
0+1=1
Multiplicacin
Lgica
0.0=0
0.1=0
1+0=1
1.0=0
Suma Lgica
Complemento
0 =1
1= 0
x=x
x=x
1+1=1
1.1=1
x+0=x
x.0=0
x+1=1
x.1=x
x+x=x
x.x=x
x + x =1
x . x =0
Tabla 2.1. Identidades del lgebra de Boole.
a) x + x y = x
b) x ( x + y ) = x
57
Propiedad distributiva
Identidad de la multiplica cin
Identidad y propiedad distributiva (factor comn)
= x (1)
Identidad de la suma
=x
Identidad de la multiplica cin
Lo que se quera demostrar (L.q.d)
Teorema (T2):
x, y B;
a ) x ( x + y) = x y
b) x + x y = x + y
Identidad
y= y
Identidad
x = x +0
Identidad de suma
y = y +0
Identidad de suma
58
= x+x y
= y+xy
Por hiptesis
Por hiptesis
= ( x + x ) ( x + y ) Propiedad distributiva
= ( y + y ) ( y + x ) Propiedad distributiva
= ( 1) ( x + y )
= ( 1) ( y + x )
Identidad de suma
Identidad de suma
= ( x + y ) ( x + y ) Por hiptesis
= ( x + y ) ( y + x ) Por hiptesis
= y +( x x)
Propiedad distributiva
= x +( y y)
Propiedad distributiva
= y + ( 0)
= x +( 0)
=y
Elemento neutro
=x
Elemento neutro
x=y
y=x
L.q.d
L.q.d
Teorema (T4):
x, y B;
a) x y + x y = x
b) ( x + y) ( x + y ) = x
Propiedad distributiva
Identidad del producto
Identidad de la suma
Teorema (T5):
x, y, z B;
a) x y + x y z = x y + x z
b) ( x + y ) ( x + y + z ) = ( x + y ) ( x + z )
Factor comm
Teorema 2
Propiedad distributiva
59
a) x + y = x y
b) x y = x + y
El teorema de la unicidad del complemento (T3) indica que se debe demostrar que los
dos miembros de las igualdades (a) y (b) son complementarios. Por ejemplo, basta
comprobar en (a) que x y es el complemento de x + y . Por lo tanto, el producto de
estos dos valores debe dar 0 y su suma debe dar 1. La aplicacin de este teorema
es muy importante en los circuitos de compuertas digitales.
aI ) ( x + y ) + ( x y ) = 1
aII ) ( x + y ) ( x y ) = 0
P.d: caso aI
(x + y) + ( x y ) = {(x + y) + x } {( x + y) + y }
Propiedad distributiva
= { x + ( x + y ) } {x + ( y + y ) }
= {( x + x ) + y}.{x + 1}
= (1 + y ) ( x + 1)
Identidad de la suma
= (1) (1)
Identidad de la suma
=1
Identidad de la multiplicacin
Propiedad distributiva
= { ( x x ) y } + {( y y ) x )}
= (0 y ) + (0 x )
Identidad de la multiplicacin
= (0) + (0)
Identidad de la multiplicacin
=0
Identidad de la suma
L.q.d.
60
Circuito elctrico
Funcin lgica
Smbolo
Tabla de la verdad
equivalente
a
OR
F (a , b) = a + b
AND
F (a , b) = a b
a
b
F= a . b
NOT
F (a ) = a
F= a + b
F=a
0
0
1
1
0
1
0
1
0
1
1
1
0
0
1
1
0
1
0
1
0
0
0
1
0
1
1
0
+
-
Bombillo
+
-
Bombillo
Pulsar = 1
No Pulsar = 0
a
F
V
Bombillo
Apagado = 0
Encendido = 1
Funcin lgica
Smbolo
Tabla de la
Circuito elctrico
verdad
equivalente
a
NOR
F (a , b ) = a + b
F= a + b
NAND
a
F (a , b ) = a b
F= a . b
0
0
1
1
0
1
0
1
1
0
0
0
0
0
1
1
0
1
0
1
1
1
1
0
0
0
1
1
0
1
0
1
0
1
1
0
0
0
1
1
0
1
0
1
1
0
0
1
+
-
R1
470
Bombillo
F=a.b
D1
D3
R2
470
D2
+
-
+
-
LED
+5V
R3
470
XOR
F ( a , b) = a b + a b
F ( a , b) = a b
F=a + b
b
Bombillo
XNOR
F ( a , b) = a b + a b
F ( a , b) = a b
F=a + b
b
Bombillo
F ( x 1 , x 2 ,.... x n ) = F ( x 1 , x 2 ,.... x n )
Ec. 2.1
Las tablas 2.3 y 2.4 presentan los circuitos equivalentes de compuertas bsicas
realizados con NOR y NAND respectivamente.
Circuito elctrico equivalente
Funcin lgica
Smbolo
OR
F (a , b) = a + b
NOR
a+b
a
b
F= a + b
a
b
AND
F (a , b) = a b
a.b
F= a . b
NOT
a
F (a ) = a
F=a
Tabla 2.3. Circuitos equivalentes OR, AND y NOT realizados con compuertas universales NOR.
Smbolo
OR
F= a + b
F (a , b) = a + b
NAND
a
a+b
b
b
AND
F (a , b) = a b
F= a . b
a
b
NOT
a
a.b
a
b
F=a
F (a ) = a
Tabla 2.4. Circuitos equivalentes OR, AND y NOT realizados con compuertas universales NAND.
63
Funcin original
Identidad de la suma
Funcin original
F (a , b) = a + b = ( a + b )
Funcin original
F (a , b) = a. b
F (a , b) = a + b
Teorema de DeMorgan
Funcin original
F ( a ) = a. a
F (a ) = a
Identidad de la suma
Funcin original
F (a , b) = a + b
F (a , b) = a b
Teorema de DeMorgan
64
Funcin original
F (a , b) = a. b = ( a b )
Factor comn
= Y( X + Z+ X)
T2
= Y (( X + X ) + Z )
P. asociativa y conmutativ a
= Y (1 + Z )
Identidad de suma
= Y (1)
Identidad de suma
=Y
65
Propiedad conmutativ a
= ab + a + d
=b +a +d
T2
T. DeMorgan
= a + b + ab c + ( a + b ) ( a + b + c )
P. Conmutativ a
= a + b + (a +b)
= (a + a) + (b + b )
= a +1
=1
P. Asociativa
Identidad de la suma
Identidad de la suma
C D + C D
66
y sacando factor
comn.
=mn p q + m n p q + m n p q + mn p q +m n p q + m n p q
+ mn p q + m n p q
= m n p ( q + q) + m p q ( n + n ) + n p q ( m + m) + m n q ( p + p )
= m n p (1) + m p q (1) + n p q ( 1) + m n q (1)
= m n p + m p q + n p q + mn q
Identidad Producto
= m n + m p + ( m + m).n p
Identidad suma
= m n + m p + m.n p + m.n p
P. distributiva
= m n + m.n p + m p + m.n p
P. conmutativ a
= ( m n + m . n p) + ( m p + m . n p)
P. asociativa
=mn + m p
T. de absorcin
L.q.d
67
la variable no
complementada con el 0. Esto se aprovecha para obtener el valor decimal del nmero
binario correspondiente a la expresin vectorial (ordenada) de cada maxterms, y ese
valor decimal se puede utilizar para representar cada maxterms de la funcin. En el
ejemplo anterior: ( x + y + z ) se le asigna el valor binario 0102 lo que significa que se
trata del maxterms decimal (M2).
La forma cannica minterms se obtiene sumando los trminos productos (suma
de productos) normales con los literales de la funcin de conmutacin y, la forma
cannica maxterms se obtiene realizando el producto de los trminos sumas (producto
de sumas) normales con los literales de la funcin de conmutacin. Cada variable
puede tomar dos valores 0 o 1, significa que en cada forma cannica, para n
variables deben haber 2n minterms y/o maxterms. Se puede demostrar que en una
funcin de conmutacin el nmero de minterms es igual a (2n nmero de maxterms), y
viceversa, el nmero de maxterms es igual a (2n nmero de minterms).
La formalizacin de los maxterms y minterms, con respecto a la asignacin de los
ceros y unos de los literales; se demuestran mediante el desarrollo de Shannon. El
mismo, parte de la equivalencia entre las funciones constantes {f(o) y f(1)} con respecto
a cualquier funcin de conmutacin de una variable f(x1) y, de n variables f(x1, x2, ..., xn).
69
Ec. 2.2
Ec.2.2; ahora se va ha
Ec. 2.3
Teorema 7.1: Toda funcin de conmutacin se puede expresar como una suma nica
de minterms.
Tomando la primera variable se tiene que:
F ( x1, x2 ,....., xn ) = x1 F (0, x2 ,......, xn ) + x1 F (1, x2 ,......, xn )
Ahora tomando dos, tres y n variable se tiene que:
F ( x1 , x 2 ,....., x n ) = x1 [ x2 F (0, 0,......, xn ) + x 2 F (0,1,......, x n )]
+ x1 [ x 2 F (1, 0,......, x n ) + x2 F (1,1,......, x n )]
F ( x1 , x 2 ,....., x n ) = x1 x2 F (0, 0,......, x n ) + x1 x 2 F (0, 1,......, x n ) + x1 x 2 F (1, 0,......, x n )
+ x1 x 2 F (1,1,......, x n )
F ( x1 , x 2 ,....., x n ) = x1 x2 x3 x n F (0, 0, 0,......,0) + ............ + x1 x 2 x3 x n F (1,1, 1,......,1)
Aqu aparecen 2n productos normales que se suman, (minterms) y la relacin del 0
con la variable complementada y 1 con la variable sin complementar. De forma similar,
se pueden escribir y demostrar los desarrollos siguientes para la forma maxterms:
F ( x ) = [ x + F (0)] [ x + F (1)]
Ec. 2.4
70
Ec. 2.5
Teorema 7.2: Toda funcin de conmutacin se puede expresar como un producto nico
de maxterms.
Tomando la primera variable se tiene que:
F ( x1 , x 2 ,....., x n ) = [ x1 + F (0, x2 ,......, x n )] [ x1 + F (1, x 2 ,......, x n )]
Los ceros 0 de la funcin corresponden con los maxterms y los unos 1 con los
minterms. Del mismo modo, ambos son complementarios con respecto a las n variables
(3 variables: a, b, c) por lo cual, existen, 23=8 trminos. En la tabla 2.5 los minterms son:
m0, m3, m4, m6 y m7. Los maxterms son M1, M2, M5.
72
mj a b c F
m0
M1
M2
m3
m4
M5
m6
m7
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
La tabla 2.5 muestra los trminos (minterms y maxterms) activos por columna. Por
ejemplo, el minterm m6 est activo, por lo que hay un solo uno 1 en la columna
respectiva, todos los dems son cero 0; por esto recibe el nombre de nmero de
trminos mnimos. A diferencia del maxterm (nmero de trminos mximos), por
ejemplo M1, en el cual todos son unos 1 excepto l mismo que vale cero 0.
Tambin, mediante la expansin de funciones se pueden obtener las formas
cannicas:
F (a , b, c) = b c + b (a + c)
= 1 b c + a b + b c = (a + a ) b c + a b + b c = a b c + a b c + a b + b c
= a b c + a b c + 1 a b + 1 b c = a b c + a b c + (c + c ) a b + ( a + a ) b c
= a b c + a b c + ab c + ab c + ab c + a bc
Los minterms que se repiten, se escriben una sola vez y se obtiene:
F ( a, b, c ) = a b c + a b c + a b c + a b c + a b c
F (a , b, c) = m (0, 3, 4, 6, 7 )
Los maxterms se obtienen con los trminos faltantes de algunas de las tres formas
(algebraica, compacta o lista), o directamente con los ceros de la funcin de
conmutacin en la tabla de la verdad. Por lo tanto, la forma cannica maxterms queda:
F (a , b, c) = M (1, 2, 5)
F (a , b, c) = M 1 M 2 M 5
F (a , b, c) = ( a + b + c ) ( a + b + c ) ( a + b + c )
74
76
Ejercicio 2.7. Disear un circuito digital que posea una salida y tres entradas. El circuito
debe indicar en la salida cuando dos o ms entradas tienen nivel lgico cero.
Solucin: (Paso 1). Primero se construye la tabla de la verdad con el planteamiento
del problema. Como se trata de tres variables, entonces el nmero de filas ser igual a
8 y, la salida seala con uno lgico (F=1) la condicin de dos o ms entradas en bajo.
n
(Paso 2). Una vez obtenida la tabla se seleccionan los minterms o maxterms para
formar la funcin de conmutacin. Debido a que la cantidad de maxterms y minterms
son iguales se puede optar por cualquiera de los dos; por lo cual, se toman los
minterms:
F ( a , b, c ) = a b c + a b c + a b c + a b c
Las compuertas necesarias son: NOT, AND y OR. Los complementos se realizan con la
NOT, los productos con la AND y la suma final se hace con compuertas OR. Tambin
77
F (a , b, c) = a b + a c + b c
F (a , b, c) = a + b + a + c + b + c
F (a , b, c) = a + b + a + c + b + c
a b
a c
c
bc
a b
a c
bc
a+b
a+c
b+c
78
A continuacin, se puede seguir con la simulacin del plano del circuito digital. La salida
de la funcin se debe sealizar con un diodo led o un logic display. La figura 2.2
muestra la simulacin del circuito realizada con el software de simulacin Circuit
Maker; cada variable de entrada posee un logic Switch para conmutar los niveles
lgicos del circuito (0 = 0V
5V
U1A
U2A
a
Logic Display
L1
0V
U1B
0V
U1C
U2B
U3A
b
U2C
Por ltimo, se debe realizar el montaje de componentes y conectar los pines de los
circuitos integrados utilizados en el diseo del circuito digital. Esta etapa tiene dos
alternativas: se puede realizar directamente en un circuito impreso PCB, o en
Protoboard. En circuitos grandes es recomendable, el Protoboard, ya que ste permite
la remocin de algn componente y por ende, la reparacin de una falla eventual que se
pueda presentar en el montaje.
El cero se puede admitir como divisible para los dos casos. Ver figura 2.3.
Fv Fr
Fv Fr
16
17
18
19
20
21
22
23
24
25
10
26
11
27
12
28
13
29
14
30
15
31
80
Fv (c, w, x, y, z) = c w x y z + c w x y z + c w x y z + c w x y z + c w x y z + c w x y z
+cwx y z + cwx y z
Fv (c, w, x, y, z) = c w y z + c w y z + c [ w y ( x z + x y) + w y ( x z + x y )]
Fv (c, w, x, y, z) = c y z + c [ w y ( x z ) + w y ( x z )]
Fv (c, w, x, y, z) = c y z + c [( w y + w y ) ( x z )]
Fv (c, w, x, y, z) = c y z + c ( w y ) ( x z )
Fr (c, w, x, y, z) = c w x y z + c w x y z + c w x y z + c w x y z + c w x y z + c w x y z
Fr (c, w, x, y, z) = c w x ( y z + y z ) + c w x y z + c w x y z + c w x ( y z + y z )
Fr (c, w, x, y, z) = c [( w x + w x) ( y z + y z )] + c w x y z + c w x y z
Fr (c, w, x, y, z) = c ( w x ) ( y z) + c w x y z + c w x y z
L2
Led Rojo
Fr(c,w,x,y,z)
U8A
U5C
U6C
U4C
U6D
U4D
0V
U1A
0V
U1B
0V
U1C
0V
U1D
5V
U1E
U7B
U7A
U5A
U5B
U6B
U6A
U2A
Fv(c,w,x,y,z)
U2B
L1
Led Verde
U3A
selectores
de
datos
(multiplexores);
concentradores
de
datos
F1
F2
F3
10
11
12
13
14
15
F1
F2
F3
82
X, Y, Z
Cdigo de
entrada
F1, F 2, F3
X
Y
Z
Cdigo
de
salida
Circuito
digital de
compuertas
F1
R
F2
R
F3
Control
83
F2 (C , X , Y , Z ) = C X Y Z + C X Y Z + C X Y Z + C X Y Z + C X Y Z + C X Y Z
+ CXYZ + CXYZ
F2 (C , X , Y , Z ) = C X Y ( Z + Z ) + C X Y ( Z + Z ) + C X Y ( Z + Z ) + C X Y ( Z + Z )
F2 (C , X , Y , Z ) = C X Y + C X Y + C X Y + C X Y
F2 (C , X , Y , Z ) = C ( X Y + X Y ) + C ( X Y + X Y )
F2 (C , X , Y , Z ) = ( C + C ) ( X Y + X Y )
F2 (C , X , Y , Z ) = ( X Y + X Y )
F2 (C , X , Y , Z ) = X Y
F3 (C , X , Y , Z ) = C X Y Z + C X Y Z + C X Y Z + C X Y Z + C X Y Z + C X Y Z
+ CXYZ + CXYZ
F3 (C , X , Y , Z ) = C X ( Y Z + Y Z ) + C X ( Y Z + Y Z ) + C X ( Y Z + Y Z ) + C X ( Y Z + Y Z )
F3 (C , X , Y , Z ) = ( C X + C X + C X )(Y Z + Y Z ) + C X ( Y Z + Y Z )
F3 (C , X , Y , Z ) = [ C ( X + X ) + C X ]( Y Z + Y Z ) + C X ( Y Z + Y Z )
F3 (C , X , Y , Z ) = [ C + C X ](Y Z + Y Z ) + C X ( Y Z + Y Z )
F3 (C , X , Y , Z ) = ( C + X )( Y Z + Y Z ) + C X ( Y Z + Y Z )
F3 (C , X , Y , Z ) = ( C + X )( Y Z ) + C X ( Y Z )
F3 (C , X , Y , Z ) = C X ( Y Z ) + C X ( Y Z )
F3 (C , X , Y , Z ) = (C X ) ( Y Z )
84
X
R
Y
F1
R
F2
F3
85
perdidos. Sin embargo, no deben ser representados en la salida del circuito digital.
Contador Aleatorio
Resultado
Pierde 75%
Pierde 70%
SEALES
Pierde 65%
DE
ENTRADA
Pierde 60%
x0
Gana 30%
Gana 50%
x1
Circuito
Gana 60%
digital de
Gana 70%
x2
compuertas
Gana 90%
x3
Repite Jugada
Repite Jugada
Repite Jugada
Repite Jugada
Tabla de seales y diagrama en bloque del ejercicio 2.13.
SEALES
DE
SALIDA
Led Rojo
R
Led
Amarillo
R
Led Verde
Las combinaciones que no estn contempladas en la tabla, las salidas de las funciones,
deben ser colocadas a cero.
Ejercicio 2.14. Se desea disear e instalar un sistema que pueda detectar y sealizar el
momento cuando cinco lneas telefnicas, sean utilizadas por el personal de una
empresa. Las lneas L1 y L2 son utilizadas por el presidente de la empresa, y por ende,
no deben generar seal de alarma; sin embargo, debe encender un indicador cuando
las dos estn ocupadas simultneamente. L3, L4 y L5 generan alarma cuando dos o ms
estn ocupadas al mismo tiempo; por otra parte, el indicador de ocupado debe
encender cuando alguna de las tres lneas est ocupada. Las lneas telefnicas tienen
un dispositivo acoplado que genera 0 Volt, en ocupado y 5 Volt cuando no est en uso.
Disee el circuito digital de compuertas que pueda indicar la seal de alarma y la seal
de lnea telefnica ocupada.
86
PRCTICA DE LABORATORIO #1
TTULO: Diseo y montaje, en PROTOBOARD, de circuitos digitales combinacionales
utilizando compuertas bsicas y universales.
OBJETIVO: Se persigue que el estudiante, una vez finalizada la prctica, pueda realizar
montajes de tipo lgico combinacional diseados para resolver problemas tpicos
presentados en la vida real que puedan ser resueltos utilizando compuertas digitales.
H=
m (3, 4, 6, 8, 10, 15, 21, 24, 26, 27, 31)
DESARROLLO:
1. Disear y montar en PROTOBOARD, un circuito digital que pueda reproducir en
forma fiel el siguiente diagrama de tiempo; hacerlo con compuertas universales.
88
2. Un circuito, que recibe cuatro seales digitales, debe detectar e indicar con un diodo
led rojo, la coincidencia de dos seales con nivel alto y tambin debe detectar e
indicar, con un led verde, el momento en que una sola seal suba a un nivel alto.
Disear el circuito e implementarlo en PROTOBOARD, con compuertas bsicas y/o
universales, de la forma ms simple posible.
MONTAJES ALTERNATIVOS:
1. En un sistema de seguridad hay tres niveles de jerarqua, el bloqueo es controlado
por pares. Cada uno de los niveles genera una seal de 5 voltios cuando desea
bloquearse, para que esto suceda, basta que el nivel 1 y el nivel 2 estn en alto. Si
esto no sucede, entonces el bloqueo podrn hacerlo los niveles 1 y 3, o los niveles
2 y 3 respectivamente. El sistema no permite el bloqueo cuando los tres niveles se
encuentran en alto. Disear e implementar con compuertas NOR, adems, se debe
sealizar con led rojo el bloqueo y led verde el desbloqueo.
2. El cdigo binario posee la desventaja de cambiar ms de un bit; al pasar de un
estado inferior a otro superior o viceversa. Sin embargo, el cdigo GRAY elimina esta
desventaja cambiando solamente un bit. Esto se debe, a que es ms probable
cometer errores; por ejemplo, de transmisin, cuando cambian
muchos bits
simultneamente que cuando cambia solo uno. Se pide, Implementar con compuertas
bsicas y universales un convertidor de: cdigo binario a cdigo GRAY; y de GRAY a
89
binario, de tres bits, ms una entrada de control. Sealizar entradas y salidas con
diodos leds.
POST-LABORATORIO.
1. De qu forma puede, el teorema de Morgan, ayudar a simplificar circuitos digitales?.
2. Nombre algunas ventajas de usar un paquete de simulacin digital.
3. Qu tipo de compuertas utiliz?. Demustrelo mediante simplificacin algebraica.
4. Demuestre las dos formas cannicas del lgebra de conmutacin mediante el teorema
de SHANNON.
5. Normas para el uso del PROTOBOARD.
6. Explique el funcionamiento de cada uno de los montajes realizados.
7. Disee un restador completo, de dos bits, e implemntelo con compuertas.
BIBLIOGRAFA.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- GAJSKI, Daniel D. (1997). Principios de diseo digital. Madrid: Prentice Hall Iberia. S/f. p.488.
Principles of digital design. Traducido por: Alberto Prieto Espinosa.
- LLORIS, Antonio. PRIETO, Alberto. (1996). Diseo lgico. Madrid: McGraw Hill. S/f. p.403.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras. Mxico:
Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design fundamentals.
Traducido por: Teresa Sanz Falcn.
- NEAMEN A, Donald. (1999). Anlisis y diseo de circuitos electrnicos. Tomo II. Mxico:
McGraw Hill. S/f. p.1176. Electronic circuit analysis and design. Traducido por: Felipe Castro
Prez.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
- NATIONAL SEMICONDUCTOR. (1981). Manual TTL y CMOS.
- MOTOROLA Inc. (1992). Fast and LS TTL. (DL121/D REV. 5).
90
CAPTUL0 3.
conjuntos son equivalentes a las variables de la funcin; por ejemplo, para dos variables
se presentan dos conjuntos, para tres variables tres conjuntos y as sucesivamente. A
continuacin se muestra, en la figura 3.1, la descripcin de los Mapas de Karnaugh
Mapas K para dos variables.
A'
A'
B'
B'
B
B' A
A'
A.B
A.B
A.B
A.B
A.B
A.B
A.B
A.B
(b)
B'
(a)
A'
A
B
(c)
(d)
(e)
(f)
Figura 3.1. Construccin del Mapa de Karnaugh de dos variables partiendo de los
conjuntos A y B.
Las secciones a, b y c de la figura 3.1 indican la forma como se cre el mapa que
lleva su nombre. Los cuatro espacios que se forman con los dos conjuntos A y B tienen
reas iguales y poseen fronteras comunes; de esta forma, la figura 3.1(a) indica que el
complemento de la unin de los conjuntos A y B, que abarca toda el rea externa del
universo U: (AUB) = A' B ' es adyacente a los espacios A' B y A B ' ; por otra parte,
A B tambin, es adyacente a los espacios A' B y A B ' .
Los espacios sin frontera comn (no adyacentes) son A B con A' B ' , del
mismo modo, lo son A' B con A B ' . Los Mapas de Karnaugh se construyen de tal
forma que los espacios adyacentes queden de manera vertical y horizontal; y los no
adyacentes se colocan diagonalmente, como se muestra en la figura 3.1(d). Aqu, los
operadores interseccin y complemento de la teora de conjuntos se sustituye por sus
equivalentes en el lgebra de Boole.
92
Los espacios de los Mapas son llamados celdas o cuadrculas y, cada una de
ellas, forma un producto minterms, o una suma maxterms. Para n variables en la
funcin de conmutacin habrn 2n celdas en el Mapa de Karnaugh; cada una formando
un producto minterms, o una suma maxterms de la funcin lgica. La figura 3.1(e) y (f)
muestran la
AB
BC
00
01
11
10
00
01
11
10
0
0
A
BC
C
AB
00
00
0
01
01
11
11
10
10
AB
CD
CD
00
01
11
10
AB
00
00
01
11
10
00
0
12
13
15
11
14
10
01
12
13
15
14
11
10
01
11
11
10
10
94
AB C
DE
001
000
011
010
110
111
101
100
00
0
12
24
28
20
16
13
25
29
21
17
15
11
27
31
23
19
14
10
26
30
22
18
01
11
10
CDE
AB
000
001
011
010
110
111
101
100
00
0
11
10
14
15
13
12
24
25
27
26
30
31
29
28
16
17
19
18
22
23
21
20
01
11
10
95
ABC
000
DEF
001
011
010
110
111
101
100
000
0
24
16
48
56
40
32
25
17
49
57
41
33
11
27
19
51
59
43
35
10
26
18
50
58
42
34
14
30
22
54
62
46
38
15
31
23
55
63
47
39
13
29
21
53
61
45
37
12
28
20
52
60
44
36
001
011
010
110
111
101
100
grupos de dos, cuatro, ocho, etc. La figura 3.8 tambin muestra las zonas adyacentes
en el mapa K de seis variables. Las filas o columnas apuntadas con las flechas indican
cambio de un solo bit; por lo tanto, se puede realizar simplificacin de variables en esa
zona. Observe que cambia un solo bit en las adyacencias que son con respecto al eje
de simetra; tanto en el mapa de cinco, como en el de seis variables.
En todos los casos vistos anteriormente, los mapas de Karnaugh presentan
adyacencia donde hayan cambios de un solo bit, y los minterms o maxterms que estn
involucrados en las celdas del mapa, de forma horizontal y vertical, traern como
consecuencia una simplificacin de una o ms variables en la funcin de conmutacin.
Grupo de 4
BD
Grupo de 1
ABCD
CD
AB
00
00
Grupo de 2
(B + C)
01
00
01
11
10
11
2
0
5
0
7
0
12
1
3
10
0
1
Grupo de 1
11
0
0
BC
A
01
0
13
Grupo
de 4
14
AD
1
15
(A + B + C)
0
4
1
5
10
0
7
0
8
0
9
1
11
10
* Agrupacin de minterms
* Agrupacin de maxterms
F(A, B, C, D) =
F(A, B, C) = (A + B + C) (A + B + C) (A + B + C)
F(A, B, C) = (B + C) (A + B + C) Simplificacin
F(A, B, C, D) = A B C D + A D + B D
de la funcin
(a)
(b)
Figura 3.6. (a) Agrupamiento de uno y dos maxterms (celdas). (b) Agrupamiento de uno y cuatro
Minterms (celdas).
98
Eje de
simetra
ABC
DE
000
001
011
010
110
111
101
100
00
0
12
24
28
20
16
13
25
29
21
17
15
11
27
31
23
19
14
10
26
30
22
18
01
11
10
Figura 3.7. Celdas adyacentes con respecto al eje de simetra en un mapa de cinco variables.
Eje de
simetra
ABC
DEF
001
000
011
010
110
111
101
100
000
0
24
16
48
56
40
32
25
17
49
57
41
33
11
27
19
51
59
43
35
10
26
18
50
58
42
34
14
30
22
54
62
46
38
15
31
23
55
63
47
39
13
29
21
53
61
45
37
12
28
20
52
60
44
36
001
011
010
Eje de
simetra
110
111
101
100
Figura 3.8. Celdas adyacentes con respecto al eje de simetra en un mapa de seis variables.
99
10
11
12
13
14
15
F ( m , n, p, q ) =
La solucin se puede obtener agrupando minterms; ver figura 3.9(a), o por agrupacin
de maxterms; ver figura 3.9(b). En cualquiera de los casos los niveles lgicos de salida
del circuito de compuertas debe ser el mismo; ver figura 3.10. La funcin simplificada
queda de la siguiente manera:
F (m, n, p, q ) = m q + m n p + m n q
Suma de productos.
100
mq
pq
mn
00
01
00
01
11
mnq
7
01
15
11
10
0
0
12
13
15
14
0
0
0
8
0
9
(a)
0
11
m+n
mnp
10
14
10
9
11
11
10
8
01
1
13
00
1
12
mn
00
1
1
10
1
1
m+q
pq
1
0
11
10
m+p+q
(b)
n
F
F ( m, n, p , q ) = m q + m n p + m n q
F (m, n, p, q) = (m + q ) ( m + n) ( m + p + q )
(a)
(b)
Figura 3.10. Circuito de compuertas con suma de productos (a), y con producto de sumas (b).
101
Los minterms que forman grupos de 2 son: (4, 12); (10, 11); (23, 31); (12, 28).
bcd
acd e
acd e
bcd e
abc
000
de
001
00
011
010
101
100
12
13
15
14
24
28
20
25
29
21
11
27
31
23
10
26
30
22
11
111
01
110
bd e
17
10
16
19
1
18
abc
abcd
cd e
F ( a, b, c, d , e) = a b c d + a c d e + b c d e + a c d e + a b c + b d e + c d e + b c d
102
m+n+ p
n+ p+q
m+n+ p+q
mno
pq
000
001
011
00
0
01
0
1
110
111
101
13
24
25
27
26
28
20
16
21
17
31
23
19
30
22
18
0
29
15
11
14
10
100
12
0
5
11
10
010
m+n+o+ p+q
o+q
m+n+o+ q
F (m , n, o, p, q ) = (m + n + o + p + q) ( m + n + o + q ) (m + n + p + q ) ( n + p + q) ( m + n + p) ( o + q )
Figura 3.13. Minimizacin de la funcin del ejercicio 3.3 mediante mapa de Karnaugh.
Los maxterms que forman grupo de 8 son: (5, 7, 13, 15, 21, 23, 29, 31).
Los maxterms que forman grupos de 4 son: (8, 12, 24,28); (24, 25, 28, 29).
Los maxterms que forman grupos de 2 son: (1, 5); (24, 26).
Los maxterms que forman grupo de 1 son: (2).
103
Cdigo Exceso 3
F3
F2
F1
F0
Cdigo
Vlido
10
11
12
Trminos
13
Indiferentes
14
15
104
yz
yz
00
wv
00
01
00
X
13
X
8
11
11
10
F0 = z
00
01
11
10
wv
1
X
12
13
X
15
14
X
10
11
00
01
X
12
X
13
10
8
X
9
15
11
14
10
10
10
1
7
X
13
1
8
12
X
11
01
5
11
00
1
4
11
yz
00
01
F1 = y z + y z = y z
yz
wv
10
10
1
0
14
11
15
01
01
12
10
00
wv
11
10
1
0
01
11
X
15
X
9
14
X
11
10
F3 = w y + v z + v y
F2 = v y z + v z + v y
Figura 3.14. Simplificacin con mapas K, agrupando como unos los trminos indiferentes.
Los trminos indiferentes son tomados como minterms con el objeto de obtener una
mejor minimizacin de circuito digital. Se utilizan menos compuertas, pero, hay que
tener cuidado de no colocar en la entrada del circuito la combinacin de algn trmino
indiferente. Porque la respuesta del circuito presentar una salida no deseada. Por lo
tanto; para no cometer, errores se debe estar seguro que ninguno de los trminos
indiferentes estar presente en la entrada del circuito. La figura 3.15 muestra el circuito
digital de compuertas que ha sido reducido con los trminos indiferentes.
105
F0
F1
F2
F3
Tambin existen las entradas indiferentes que pueden trabajar de forma tal; que, para
una o ms variables, la salida del circuito mantenga un mismo nivel lgico. Un ejemplo
de ello sera la compuerta NAND de dos o ms entradas. Esta compuerta mantiene su
salida en uno lgico cuando alguna de sus entradas se coloca en nivel cero. Por lo cual,
esas entradas de la NAND pueden cambiar su nivel sin alterar el valor de uno lgico en
la salida de la compuerta. Estas entradas que no cambian el estado de la salida cuando
otro dispositivo, de mayor prioridad, toma el control del circuito se denominan entradas
indiferentes y se representan con X, d o -.
106
CD
CD
00
AB
01
11
00
0
01
1
4
CD
00
AB
01
14
15
11
10
10
1
4
AB
00
01
14
15
11
10
1
3
14
1
5
12
13
15
11
10
11
13
10
1
0
01
12
11
00
1
5
11
13
10
1
0
01
12
11
00
1
5
11
10
10
1
10
Los cuatro implicantes que abarcan dos minterms (5, 7); (7, 15); (13, 15) y (5, 13) forma
otro implicante de cuatro minterms (5, 7, 13, 15). Este ltimo es un superconjunto de los
implicantes pares anteriores y ms an, de los implicantes de un solo minterm.
Los implicantes que forman el mximo agrupamiento de minterms (o maxterms)
posible se conocen como implicantes primos de la funcin de conmutacin y son los
que determinan la simplificacin del circuito digital. La figura 3.17 muestra todos los
implicantes primos de la funcin lgica que se pueden obtener en el mapa de Karnaugh.
Existen implicantes primos que abarcan los mismos minterms; por ejemplo, los dos
implicantes primos (2, 10) y (3, 7) cubren los minterms del otro implicante primo (2, 3);
por lo cual, este ltimo se denomina implicante primo redundante.
107
CD
00
AB
01
11
00
0
01
1
4
1
3
14
1
5
11
10
10
12
13
15
11
1
10
Los grupos que cubren algn minterm que no es abarcado por otro implicante se
denominan implicante primo esencial. Los trminos resultantes de la simplificacin de
la funcin contiene todos los implicantes primos esenciales ms los implicantes primos
que no sean redundantes. Los implicantes primos esenciales del mapa K de la figura
3.17 son: A D + A B C + A B D por otra parte, los implicantes primos no esenciales de
la funcin son: A C D + B C D + A B C
La minimizacin de las funciones de conmutacin pueden presentar varias alternativas
mnimas de solucin; llamadas cubierta mnima de la funcin. Del mapa K anterior se
obtienen, la cubierta completa y las cubiertas mnimas:
F = A D + A B C + A B D + A C D + BC D + A B C
implicantes primos.
F = A D + A B C + A B D + A C D + BC D
F = AD + A B C + A B D + A B C
108
CD
CD
00
AB
01
11
1
4
AB
00
01
14
11
10
10
1
3
14
1
5
11
15
1
13
10
1
0
01
12
11
00
1
5
11
10
10
00
01
12
13
15
11
1
10
funciones de conmutacin.
Ejercicio 3.4. Hallar la cubierta completa y la cubierta mnima de las funciones
siguientes:
1. F =
2. G = M (1, 2, 3, 4, 6, 8,11,12,13)
3. H =
Los trminos encerrados dentro del parntesis presidido por la letra d, esto es:
d(1, 6, 7, 24, 29) son trminos indiferentes.
109
110
Los trminos de las tablas que fueron reducidos y los que no se cruzaron con
otros son organizados en una matriz tipo grilla (matriz de implicantes)donde deben ser
colocados todos los minterms involucrados en las expresiones reducidas y no
reducidas. Para luego ir descartando los trminos que son redundantes en la matriz y
obtener una expresin minimizada de la funcin de conmutacin. En esta etapa puede
ser necesario realizar reducciones de las matrices e ir obteniendo otras secundarias
(matriz de implicantes reducida) hasta que la seleccin sea la ms ptima posible. A
continuacin se presentan dos ejercicios para ilustrar mejor el mtodo.
Ejercicio 3.5. Simplificar por el mtodo de Q-M la siguiente funcin de conmutacin
dada como lista de maxterms:
0 = 00000
1 = 00001
4 = 00100
16 = 10000
ndice
Seal
0-1 = 0000_
T2
0-4 = 00_00
0-16 = _0000
9 = 01001
1-9 = 0_001
T3
12 = 01100
4-12 = 0_100
20 = 10100
4-20 = _0100
7 = 00111
T1
16-20 = 10_00
11 = 01011
9-11 = 010_1
13 = 01101
9-13 = 01_01
21 = 10101
9-25 = _1001
25 = 11001
12-13 = 0110_
28 = 11100
12-28 = _1100
27 = 11011
20-21 = 1010_
29 = 11101
20-28 = 1_100
31 = 11111
11-27 = _1011
13-29 = _1101
21-29 = 1_101
25-27 = 110_1
25-29 = 11_01
28-29 = 1110_
27-31 = 11_11
29-31 = 111_1
Tabla primaria.
Trmino
Segunda tabla.
112
Seal
(0-4)-(16-20) = _0_00
T4
(4-12)-(20-28) = _ _100
T5
(9-11)-(25-27) = _10_1
T6
(9-13)-(25-29) = _1_01
T7
(12-13)-(28-29) = _110_
T8
(20-21)-(28-29) = 1_10_
T9
(25-27)-(29-31) = 11_ _1
T10
Tercera tabla
113
En esta funcin, escrita como suma de productos, aparecen todos los implicantes
relacionados con la minimizacin. No obstante, la funcin puede ser reducida a su
mnima expresin, llamada cubierta mnima; existe la posibilidad de obtener varias
soluciones vlidas para el problema; la forma de realizar sto, es utilizando una matriz
de implicantes para eliminar los trminos que sean reducibles en la funcin de
conmutacin. En la figura 3.19 se muestra la simplificacin, utilizando la matriz de
implicantes.
9 11
12
13
16
20
21
25
27
28
29
31
T1
T2
T3
T4
T5
T6
T7
T8
T9
T10
Implicantes primos
esenciales
Las filas corresponden a los implicantes primos, obtenidos con la reduccin de las
tablas de ndices y, en las columnas van todos los minterms de la funcin de
conmutacin. En la interseccin se coloca una marca (en este caso una x) si el
implicante de la fila incluye al minterm de la columna. Analizando la matriz, se puede
observar los implicantes que cubren un solo minterm; por ejemplo, T1, T4, T6, T9 y T10.
La expresin resultante mnima debe incluir estos implicantes primos esenciales
que sirven; a su vez, para reducir la matriz de implicantes primos. Los minterms
involucrados, conjuntamente con los implicantes primos esenciales, son eliminados de
la matriz de implicantes primos reducida.
114
Columna:
primos esenciales)
(minterms)
T1
T4
0, 4, 16, 20
T6
9, 11, 25, 27
T9
T10
12
13
T2
T3
T5
T7
T8
El implicante primo T8 abarca a los minterms 12 y 13; por lo que, los implicantes T5 y T7
quedan descartados, T8 debe ser seleccionado para la solucin final. No obstante, se
puede elegir entre T2 o T3. La minimizacin tiene dos soluciones vlidas; una incluye T2
y la otra incluye T3.
G = T1 + T2 + T4 + T6 + T8 + T9 + T10
G = T1 + T3 + T4 + T6 + T8 + T9 + T10
G ( a, b, c , d , e ) = a b c d e + a b c d + b d e + b c e + b c d + a c d + a b e
Solucin 1.
G (a, b, c, d , e) = a b c d e + a c d e + b d e + b c e + b c d + a c d + a b e Solucin 2.
115
B1 B0
00
01
B1 B0
1
8
13
15
11
14
10
1
1
00
01
01
11
A1 B1 B0
(R1)
10
B1 B0
1
12
13
15
11
14
10
01
11
1
6
(R0)
01
11
10
12
13
15
11
14
10
A0 B1 B0
1
3
10
A0 B0
1
1
00
00
A1 A0 B0
A1 A0
10
A1 A0 B1
11
00
12
01
10
10
1
0
A0 B0
A1 A0
11
00
11
A1 B1 B0
A1 A0 B1
A1 A0
1
2
A1 B1
(S)
Figura 3.20. Diseo del circuito restador multiterminal de tres salidas (S, R1 y R0).
A1
A0
B1
B0
R1
R0
Figura 3.21. Circuito de compuertas, restador de dos bits con indicador de signo.
(1, 3, 5, 7,10,11,14,15)
F2 ( w, x, y, z ) = m (1, 5,10,12,13,14,15)
Solucin: La figura 3.22 muestra un mal agrupamiento de los implicantes primos; aqu
la minimizacin de las funciones utilizan grupos no comunes de minterms y por lo tanto
el circuito resultante ser ms grande.
F1 (w, x, y, z) = w z + w y
F2 (w, x, y, z ) = w y z + w y z + w x
wz
wx
yz
00
01
11
10
yz
00
12
01
11
13
01
1
15
10
1
14
1
5
wy
13
15
11
1
1
10
10
12
11
11
10
1
0
1
1
11
00
00
0
01
wx
wy z
wx
1
14
10
w yz
Figura 3.22. Simplificacin con implicantes no comunes de F1 y F2 con mapas K. Ejercicio 3.6.
La sntesis del circuito digital, ver figura 3.24, queda reducido a 11 compuertas;
dos AND de tres entradas, tres AND de dos entradas, tres OR de dos entradas y tres
compuertas NOT. Por otra parte, la figura 3.23 muestra la simplificacin simultanea de
las dos funciones F1 y F2 mediante mapas K; las agrupaciones se forman para que los
implicantes coincidan y las seales de las compuertas ( w y z ), ( w y z ) sean comunes en
el circuito. La figura 3.24 describe sta diferencia que se traduce en la reduccin de una
compuerta AND de dos entradas.
118
wx
yz
wy z
00
01
11
10
yz
00
12
01
11
01
5
1
3
13
1
7
15
10
2
y z
11
13
15
11
1
1
10
10
12
11
1
14
10
1
1
11
00
00
0
01
wx
wy z
wx
wy z
1
14
10
wy z
Figura 3.23. Simplificacin con implicantes comunes de F1 y F2 con mapas K. Ejercicio 3.6.
11 compuertas
Seal comn
F1
F2
10 compuertas
F1
119
F2
3.5 Aplicaciones.
Los mtodos de simplificacin coadyuvan al diseo de los circuitos digitales
combinacionales de compuertas; por lo cual, son ms eficaces que el mtodo
simplificacin algebraica. Por lo tanto, existe una mayor optimizacin en la
implementacin del circuito digital.
Las aplicaciones de circuitos digitales combinacionales comprenden los circuitos
de salida simple y los circuitos de salidas multiterminal. A continuacin se presentan
varios ejercicios propuestos para ser resueltos por los mtodos de minimizacin
explicados anteriormente.
Ejercicio 3.7. Simplificar con mapas K, e
16
32
48
17
33
49
18
34
50
19
35
51
20
36
52
21
37
53
22
38
54
23
39
55
24
40
56
25
41
57
10
26
42
58
11
27
43
59
12
28
44
60
13
29
45
61
14
30
46
62
15
31
47
63
Ejercicio 3.8. Hallar todos los implicantes primos e implicantes primos esenciales de las
siguientes funciones de conmutacin.
G ( A, B , C , D, E ) = M (0,1, 2, 6, 8,10,12,14, 21, 24, 25, 26, 29, 31)
H (V ,W , X ,Y , Z ) = m ( 2, 4, 6, 9,11,13,15,18, 20, 25, 27 ) + d (22, 29, 31)
J (m, n, o, p) = M (0, 3, 5, 6, 7, 9,10,11,12,13,14)
120
V
W
X
Y
Z
F
Figura 3.25. Diagrama de tiempo de la funcin F; para el ejercicio 3.10.
Ejercicio 3.11. Obtener e implementar una expresin algebraica mnima de una funcin
que se coloca en nivel lgico cero cuando el nmero de variables en estado bajo es
menor que las de nivel lgico uno. Las variables de entrada son cinco y no se pueden
presentar casos donde ms de tres variables se encuentren en cero. Hacer el diseo
con compuertas NAND y NOR.
121
Ejercicio 3.12. Una mquina de contar dinero (monedas) debe ser diseada y
funcionar de la siguiente forma: Las monedas aceptadas son 10, 7, 5, 3, 1; trabaja
entregando la mayor cantidad de monedas posibles; no repite monedas de un mismo
tipo en cada cuenta y a lo sumo puede chequear los cinco tipos distintos de monedas.
Disee un circuito digital que indique en la salida el tipo de moneda entregada. Realizar
el diseo con mapas K y el mtodo tabular de Quine-McCluskey.
Ejercicio 3.13. Implementar con compuertas NAND y NOR de dos niveles las
siguientes funciones de conmutacin:
f (a , b, c, d ) = C M (1, 3, 4, 5, 6, 7, 9,11,12,13)
g (a,b,c) =
h( a, b, c , d , e ) =
(0, 2, 3, 5, 7)
(0,1, 2, 3, 8, 9,10,11,12,13,14,15,16,17,18,19, 20, 21, 22, 23, 24, 26, 28, 30)
Ejercicio 3.15. Disear e implementar con compuertas un sumador de dos bits por
dato; con acarreo de entrada. El circuito tambin debe tener acarreo de salida.
122
AB C
jk
mn
00
01
00
01
11
10
DE
00
12
13
001
000
011
1
X
X
15
10
12
15
14
X
2
29
21
17
27
31
23
19
26
30
1
25
X
11
1
10
1
18
22
(b)
vwx
00
01
11
10
yz
00
00
0
0
1
11
100
16
10
jk
01
101
20
24
(a)
mn
111
28
13
11
110
1
4
11
14
010
X
0
01
11
10
12
X
5
10
12
13
1
3
10
110
X
0
11
10
010
X
7
1
2
(c)
1
6
28
20
16
25
29
21
17
31
23
19
30
22
1
27
1
10
(d)
123
100
24
X
11
1
14
101
1
9
15
111
1
8
11
0
14
011
01
9
15
001
13
000
X
26
1
18
CAPTULO 4.
125
VCC o
VDD
H
VoH(mn)
ViH(mn)
Zona
Indeterminada
Zona
Indeterminada
ViL(mx)
VoL(mx)
L
VEE o
VSS
Entrada
Salida
126
IoL(mx)
IiL(mx)
Ec.4.1
Por lo menos, el valor S=VOL(mx) debe estar comprendido en un rango de tensin para
nivel lgico bajo. De esta misma manera, un nivel lgico alto en S=VOH(mn),
127
Da como resultado:
n
IoH (mx)
IiH (mx)
Ec.4.2
Las familias lgicas y sus respectivas series tratan de mantener la compatibilidad entre
n y m de forma que sean similares o iguales.
IoH(mx)
A
B
VoH(mn)
A=L
IoL(mx)
A
B
VoL(mx)
A = B=H
1
IiH(mx)
IiL(mx)
IiH(mx)
IiL(mx)
IiH(mx)
IiL(mx)
IiH(mx)
IoH
n.IiH
IiL(mx)
IoL
m.IiL
IiH(mx)
m
IiL(mx)
128
Ec. 4.3
VDD
VoH(mn)
Margen de ruido en
alto (VNSH)
ViH(mn)
Zona
Indeterminada
ViL(mx)
Zona
Indeterminada
Margen de ruido en
bajo (VNSL)
VoL(mx)
L
VEE o
VSS
Entrada
Salida
129
I CCL + I CCH
2
Ec. 4.5
PD = I DD xVDD
Ec. 4.6
Por lo general, los circuitos digitales son utilizados para conmutar de un estado a
otro; en el momento que son acoplados generan transiciones, producen cambios en el
consumo de corriente y en la disipacin de potencia. Esta forma de consumo de energa
se conoce como disipacin de potencia dinmica PDD y es igual a la energa
almacenada en el condensador que origina la carga acoplada a la compuerta CL,
multiplicada por el cuadrado del voltaje; siendo proporcional al nmero de transiciones
por segundo (frecuencia f).
2
PDD = C l xVCC
xf
Ec. 4.7
130
Nomenclatura
Rango de temperatura
Estndar comercial
74xxx
[0 C ~ 70 C]
Estndar militar
54xxx
[-55 C ~ +125 C]
Bajo consumo
74Lxxx
[0 C ~ 70 C]
54Lxxx
[-55 C ~ +125 C]
Tcnica Schotty
74Sxxx
[0 C ~ 70 C]
54Sxxx
[-55 C ~ +125 C]
74LSxxx
[0 C ~ 70 C]
54LSxxx
[-55 C ~ +125 C]
Rpida (FAST)
74Fxxx
[0 C ~ 70 C]
54Fxxx
[-55 C ~ +125 C]
Avanzada Schotty
74ASxxx
[0 C ~ 70 C]
54ASxxx
[-55 C ~ +125 C]
74ALSxxx
[0 C ~ 70 C]
54ALSxxx
[-55 C ~ +125 C]
Alta velocidad
74Hxxx
[0 C ~ 70 C]
54Hxxx
[-55 C ~ +125 C]
La serie militar 54 trabaja en un rango de temperatura bastante amplio [-55 C ~ +125 C],
es utilizada en la industria militar y equipos mdicos. La serie 74 indica un rango de
temperatura menor [0 C ~ 70 C] , es la ms utilizada comercialmente y tiene menor
costo. En la figura 4.4 se muestra la forma de numerar los chips TTL.
militar
comercial
54
_ _74_ _ _ x x x _
fabricante
encapsulado
serie
funcin
131
FABRICANTES
Texas
Instrumenst
Fairchild
Motorola
Nacional
Semiconductor
Ferranti
Sinetics/Philips
SGS/Ates
Philips
Siemens
ITT
AEG/Telefunken
Sescosem
Stewart
Telefunken
Toshiba
ProElectron
Nec
CDIGOS
SERIE
TTL
SN
74xxx
54xx
9Nxx
93xx
96xx
74xxx
74xx
8000,
74xxx
74xxx
74xxx
74xxx
H101
J101
K101
L101
Q101
R101
Y101.
MC
DM
ZN
N
T
FJ
FL
MIC
TL
SFC
SW
SUBTIPO DE
DIP
DIP
ENC.
FAMILIA FUNCIN CERMICO PLSTICO PLANO
14 - 16 - 24 14 - 16 - 24
L
C.I. SSI
J
- - N -
00
01
02
S
AS
04
05
L
J
P
N
F
W
LS
ALS
07
08
10
20
-EABN
- B1 -
F
W
-
30
40
C.I. MSI
42
75
74xxxx
400
74xxx
PD
3400
85
GFB
74xxx
91
74xxx
93
###PB
Tabla 4.2. Especificaciones de algunos fabricantes.
J
-F-
J
K
-
N
N
E
P
P
-
DC
D
DP
N
D
FC
-
Semana de fabricacin
de dos entradas, serie de bajo consumo Schotty con rango de temperatura desde 0 C
hasta 70 C y fue fabricado por Texas Instruments el ao 1995 semana 32.
132
+VCC
14
R1
R2
R4
4K
1.6K
130
A
D1
R1
R2
18K
7.6K
D3
110
Q2
Q4
Q4
M
R3
D5
D1
5K
Q2
Q1
Q1
Q3
Dp1
Dp2
D2
R3
D6
D4
R5
1K
15K
R6
Q5
R7
3.5K
2.8K
1
NAND
2
O
B
7400
Q3
74LS00
La primera serie creada, figura 4.5a, fue la estndar, sus aplicaciones se ven limitadas
por el considerable consumo de corriente de los transistores BJT Q3 y Q4; y la posible
sobresaturacin de los transistores. Esto tambin aumenta la corriente y la temperatura
del circuito integrado, produciendo ruido y retardos de tiempo en la seal digital.
El transistor de mltiple emisor Q1 conduce cuando una, o las dos entradas, A y
B tienen un nivel de tensin menor que la suma de: (Vbe Q3 + Vbe Q2) 1.2V; de este
modo queda polarizada inversamente la unin base-colector, por lo cual, el transistor Q2
no conduce y por ende Q3. Por otra parte, el transistor Q4 queda polarizado
directamente en la unin base-emisor y la salida O queda con un nivel de tensin
aproximadamente igual que +VCC.
133
Cuando ambas entradas superan la tensin: (Vbe Q3 + Vbe Q2 + Vbe Q1) 1.8V el
transistor Q1 queda polarizado inversamente en la unin base-emisor, pero, la unin
base-colector se polariza directamente; esto hace que Q2 y Q3 se activen y coloquen
una tensin de nivel bajo en la salida O. De esta misma forma, trabaja la serie LS; sin
embargo, las entradas poseen diodos Schottky de baja tensin de polarizacin (< 0.3V)
para evitar la saturacin y aumentar el margen de ruido de las compuertas.
Los transistores de ste tipo no permiten que la unin base-colector se sature,
logrando que los portadores mayoritarios de las uniones N-P-N se desplacen, o se
coloquen en reposo, con mayor rapidez cuando ocurran las conmutaciones on-off del
transistor Schottky. En la figura 4.5(b) se puede observar, la ventaja de utilizar stos
diodos y transistores; los valores de las resistencias son superiores a los de la serie
estndar y por lo tanto es menor: el consumo de corriente, la disipacin de potencia,
ms inmunidad al ruido y menor retardo de tiempo.
Tambin existen otras series que entregan un producto consumo-velocidad ms
eficiente como lo son: la serie High Speed (H); Avanzada Schottky (AS, ALS);
FAST (F). En las figuras 4.7(a, b, c, d) se muestran algunos tipos de compuertas y sus
respectivas series.
+VCC
+VCC
14
14
R1
R2
R3
R5
R1
4K
4K
1.6K
130
4K
R2
R4
R6
2K
1.6K
130
Q6
Q6
Q3
Q1
D2
D1
Q2
D1
Q4
Q1
Q4
Q2
Q3
Q5
Q5
Dp1
Dp1
Dp2
Dp1
R4
R3
R5
1K
800
1K
NOR
1
AND
7402
7408
134
+VCC
+VCC
14
R3
R2
R1
R2
R4
4K
1.6K
130
55
760
Q3
Q4
R1
Q5
2.8K
R4
D1
Q2
Q1
Q2
Q1
Q3
Dp1
R5
D1
R3
D2
3.5K
Q6
R6
350
370
1K
Q4
7
1 NOT
74S00
B
7404
+V CC
R4
R1
R2
R6
10K
10K
4.1K
D7
Q2
Q6
35
Q4
M
D3
D5
D1
5K
D8
D6
Q1
D4
D2
R3
N
15K
R8
R6
2K
Q5
D 10
R7
3K
D 11
Q3
A
O
B
D9
Q9
74F00
135
D 12
+VCC
R2
R7
R3
50K
50
15K
R1
40K
Q6
Q7
Q2
R4
D3
Q1
4K
D2
Q3
D4
D1
R5
Q5
R6
6K
3K
Q4
74ALS04
136
Fast (74F)
(74LS)
(74AS)
(74L)
(74H)
(74ALS)
74
4 ns
9 ns
1.6 ns
33 ns
6 ns
5 ns
10 ns
15 mW
4 mW
20 mW
1 mW
22 mW
1.3 mW
10 mW
ViL(mx)
0.8 V
0.8 V
0.8 V
0.7 V
0.8 V
0.8 V
0.8 V
VoL(mx)
0.5 V
0.5 V
0.5 V
0.4 V
0.4 V
0.5 V
0.4 V
ViH(mn)
2.0 V
2.0 V
2.0 V
2.0 V
2.0 V
2.0 V
2.0 V
VoH(mn)
2.7 V
2.7 V
2.7 V
2.4 V
2.4 V
2.7 V
2.4 V
IiL(mx)
-600 A
-400 A
-2 mA
-180 A
-2 mA
-200 A
-1.6 mA
IoL(mx)
20 mA
8 mA
20 mA
3.6 mA
20 mA
8 mA
16 mA
IiH(mx)
20 A
20 A
200 A
10 A
50 A
20 A
40 A
IoH(mx)
-1000 A
-400 A
-2 mA
-200 A
-500 A
-400 A
-400 A
33
20
10
20
10
40
10
----------
100 A
----------
50 A
250 A
------------
250 A
-150 mA
-100 mA
-150 mA
-15 mA
-100 mA
-100 mA
-55 mA
Caract. / Serie
Tiempo de
propagacin (tp)
Consumo de
potencia por
compuerta (P)
Fan-out
IoH(mx)
colector abierto
Corriente de
salida en corto
circuito (IOS)
mrgenes de ruido VNSL y VNSH; este ltimo, determina la diferencia entre las tensiones
mnimas del nivel lgico alto VoH(mn) y por tanto, muy fundamental para poder
determinar la inmunidad al ruido. El VNSH de las series FAST, LS, AS, y ALS es igual a
0.7 V lo que implica una mayor inmunidad al ruido que las series L, H y estndar donde
el margen de ruido VNSH es de 0.4 V.
137
Consumo de corriente: Las series que manejan mayor corriente son las FAST, AS y
H. Estn diseadas para este propsito, la corriente que soportan en nivel bajo IoL es
menor o igual que 20 mA; la diferencia con respecto a las series de tecnologa L, LS y
ALS es, efectivamente, la baja corriente IOL (3.6mA, 8mA, 8mA) que circula a travs de
ellas. En este aspecto los chips de mayor consumo de corriente son ms rpidos, pero
con el inconveniente de generar mayor calor en el circuito integrado y ruido de picos de
corriente en la fuente de alimentacin. La ventaja de la serie FAST es que puede
soportar cargas mayores a las otras series TTL y de este modo, mejorar el fan-out.
tp =
tp HL + tp LH
2
Ec. 4.8
1
tp
Ec. 4.9
74LS04
S
tpLH = 9.0 ns
tr
tf
90 %
50 %
50 %
10 %
10 %
t1
tpHL = 10 ns
90 %
t2
t3
t5
t6
t
t7
tpLH
tpHL
90 %
Flanco de
bajada
90 %
Flanco de
subida
50 %
50 %
10 %
10 %
t
t4
t8
Los tiempos de propagacin de las series: AS, F, H y ALS estn por debajo de los 10
ns lo que permite colocarlas como las ms rpidas de la familia TTL. La frecuencia
mxima o de corte de la serie AS, segn Ec.4.9, es igual a: f mx = 1 1.6 ns = 650 MHz ;
le siguen, en rendimiento de velocidad, las series: F(250 MHz), ALS(200 MHz), H(167
MHz), LS(111 MHz), Estndar(100 MHz). No obstante, la serie de bajo consumo L
posee el mayor tiempo de propagacin y por lo tanto la ms lenta de la familia TTL; con
una frecuencia de corte por debajo de 1/33 ns.
139
La serie que tiene mejor factor es la ALS (6.5) y el factor ms pobre es el de la serie H
(132). Al mejorar la velocidad de respuesta de un circuito integrado se debe sacrificar,
por otra parte, el consumo de potencia y viceversa. Las nuevas tecnologas de
fabricacin buscan la forma de aumentar la velocidad de los dispositivos y al mismo
tiempo disminuir el consumo de potencia con el fin de mejorar el Factors.p. Una de las
alternativas que se han aplicado es la de disminuir la tensin de alimentacin de los
circuitos, con la finalidad de poder utilizar capas ms delgadas de silicio y reducir el
tiempo de almacenamiento de los portadores minoritarios en las uniones de los
semiconductores. De esta forma, se pueden ver en el mercado circuitos integrados
digitales y analgicos con tensiones de alimentacin menores a 5 voltios.
140
Permite manejar ms corriente que una compuerta TTL Estndar Totem Pole,
40 mA en algunas compuertas.
Sin embargo, una desventaja de las compuertas de colector abierto es que la conexin
de la resistencia externa puede ocasionar retardos de propagacin en la respuesta de
alta frecuencia del dispositivo. La figura 4.9 muestra la parte interna de una compuerta
inversora de colector abierto 7406; algunas de las caractersticas ms importantes del
circuito integrado se describen en la tabla 4.4.
Smbolo
Unidades
VCC
5V
ViH(mn)
2.0 V
ViL(mx)
0.8 V
VOH
VOL(mx)
0.7 V
IiH(mx)
40 A
IiL(mx)
-1.6 mA
IOH(mx)
250 A
IOL(mx)
40 mA
tp
12.5 ns
PD
26 mW por compuerta.
+VCC
+B
R1
R2
4K
1.6 K
D1
Re
Q2
Q1
R3
Q3
1K
7406
El colector del transistor bipolar Q3 debe ser polarizado por medio de la resistencia
externa Re. La tensin mxima que soporta Q3 es de 30 Voltios con una corriente
mxima IOL de 40 mA. Estos parmetros tambin se aplican en los casos donde Re es
una carga resistiva inductiva. El valor de Re est comprendido entre un rango que va
desde un valor de resistencia externa mnima; Re(mn), calculado con VOL e IOL, hasta el
valor de resistencia externa mxima; Re(mx), que se obtiene con VOH e IOH.
V Re = + B VOL (mx)
I Re = I OL (mx)
Re (mn) =
+ B VOL (mx)
I OL (mx)
Ec. 4.11
+ B VOH (mn)
I OH (mx)
Ec. 4.12
Re (mn) =
12 V 0.7 V
= 282.5
40 mA
Re (mx) =
12 V 2.4 V
= 240 K
40 A
282.5 Re 240 K
Este anlisis se hace sin considerar cargas acopladas a la salida de la compuerta, y en
condiciones de corriente continua. La figura 4.10 presenta otro caso, donde se deben
encender dos diodos leds conectados en paralelo y en la figura 4.11, se conectan
cuatro diodos en serie.
+B=12 V
+VCC=5 V
D1
R1
R2
4K
1.6 K
D2
+B=12 V
Re
ID1+ID2
D1
Q2
Q1
D1
R3
D2
O
Q3
1K
7406
Re
ID1+ID2
Figura 4.10. Leds de carga paralela a una compuerta de colector abierto 7406.
V Re
9.5V
=
= 317 320
I Re 30 mA
En la condicin de nivel lgico alto de salida, se debe asumir un VOH igual a la tensin
de la fuente +B. Con sto se garantiza que los leds no prenden debido a que la
corriente es despreciable y, por el transistor interno Q3 solo circular la corriente de fuga
143
+B=12 V
D4
+VCC=5 V
+B=12 V
D3
D2
R1
R2
4K
1.6 K
D3
Re
D1
R3
1K
D2
ID
D1
Q2
Q1
D4
D1
O
Q3
7406
ID
Re
Figura 4.11. Leds de carga serie a una compuerta de colector abierto 7406.
144
Ejercicio 4.1. Calcular el valor de Re, Rz, RB y RD del circuito de la figura 4.12, para que
pueda funcionar correctamente en los dos niveles lgicos. Las seales H1 y Sw 1
determinan el valor de la salida en M; el circuito debe encender los Leds y el Buzzer
cuando la tensin del punto M sea alta. Indicar cual debe ser la tensin Zener Vz.
El circuito integrado NAND es el 7426 de colector abierto con las siguientes
caractersticas:
+B
Smbolo
Unidades
VCC
5V
ViH(mn)
2.0 V
ViL(mx)
0.8 V
VOH(mx)
15 V
VOL(mx)
0.7 V
IiH(mx)
40 A
IiL(mx)
-1.6 mA
IOH(mx)
250 A
IOL(mx)
40 mA
+B
+B=15 V
RB
+B
RD
12 V
+5 V
H1
Re
7426
Buzzer
12 mA
D2
Vz
1K
Rz
D3
V D3=VD2=1.8 V
ID=15 mA
D1
Sw1
7426
+15
+15
IRe
IRe
Re
2.IiL
IOL
ViL
M=VOL
Rz
D1
Re
4.IiH
2.IOH
V iH
M=VOH
Rz
Vz
D1
Solucin:
Considerando la salida en el punto M con nivel bajo VOL(mx):
V Re = + B VOL (mx) = 15V 0.4V = 14.6V
I Re = I OL (mx) 2 I iL (mx) = 16 mA 3.2 mA = 12.8 mA
Re (mn) =
V Re 14.6 V
=
= 1.14 K
I Re 12.8 mA
VRz
0.4 V
=
= 125
I Rz 3.2 mA
145
Considerando la salida en el punto M con nivel alto VOH(mx), la tensin zener debe ser
menor o igual a 5 Voltios para proteger las entradas de las compuertas (Vz=5 V) y la
corriente inversa del mismo debe ser despreciada:
I Re = 2 I OH (mx) + 4 I iH (mx) = 2 1000 A + 4 40 A = 2160A
V Re = + B [V Rz + V z ] = 15V [V Rz + 5V ]
V Re = 10V V z = 10V 4 I iH (mx) R z
I Re Re = 10 V 160 A R z
2160A Re (mn) = 10V 160 A R z
Rz =
R z (mx) = 47 K
Para calcular la resistencia externa Re mxima, se debe garantizar que la tensin en el
punto M no sea inferior al VOH(mn)=2.4 V:
V Re = + B VOH (mn) = 15V 2.4 V = 12.6 V
Re (mx) =
VRe
12.6 V
=
= 5.8 K
I Re 2160 A
RD =
146
+5 V
R11
I OL2
130
(On)
Q41
IOL2
D11
(Off)
IOL2
G1
Q31
IOL2
0V
I OL2
+5 V
R12
Bus
Comn
I= 0
130
(Off)
I OL2
Q42
G2
D12
(On)
Q 32
Circuito
interno
IOL2
5V
Conexin
externa
Figura 4.13. Cortocircuito que se produce al unir dos salidas Totem Pole.
147
+VCC
R4
130
R2
R1
1.6 K
4K
Hi-Z
D3
Q2
Q1
A O
Q4
W
Q3
E
D1
D2
R3
1K
148
74126
74125
y1
A1
E1
y1
A1
E1
y2
A2
E2
y2
A2
E2
y3
A3
E3
y3
A3
E3
y4
A4
E4
y4
A4
E4
E
0
0
1
A y
0 0
1 1
X Hi-z
E
1
1
0
A y
0 0
1 1
X Hi-z
La aplicacin mostrada en la figura 4.16 indica la forma de acoplar las lneas de datos
del circuito integrado de memoria RAM (Memoria de Acceso Aleatorio) a un Bus externo
comn de cuatro lneas bidireccional; utilizando dos buffer de tres estados 74126. El
chip de memoria realiza una operacin de lectura cuando R /W es uno lgico; el buffer
IC3 se conecta al Bus externo y la compuerta inversora 7404 hace que IC2 quede en
tercer estado y por lo tanto, desconectado del mismo Bus. El dato binario de IC1 es
colocado en ese Bus externo comn. Por otra parte, la operacin de escritura (Grabar)
en el IC1 se realiza cuando R /W es cero lgico. Lo que est en el Bus externo comn
pasa hacia el Bus de datos del chip de memoria RAM (D3, D2, D1, D0) y se guarda en l.
Este proceso de guardar o grabar el dato en la memoria RAM se conoce como
149
escritura. Al mismo tiempo el buffer IC2 queda deshabilitado, y en tercer estado, por la
accin de la compuerta inversora 7404.
IC 2
Bus de
datos de
la RAM
IC1
Bus
comn
externo
74126
D3
R
A
M
D2
D1
D0
7404
R/W
74126
IC 3
Bidireccional
Figura 4.16. Conexin de datos en memoria RAM con buffer tres estados 74126.
150
V
Onda recibida
Medio de
transferencia
VT
VT
Onda transmitida
V
5
Onda pasada por
un buffer normal
t
V
5
t
Onda pasada por
un buffer Schmitt
trigger
151
No obstante, cuando pasa por un buffer normal pueden ocurrir cambios no deseados en
la forma de onda.
La figura 4.18 representa las curvas de transferencia del circuito integrado TTL
7414; ste posee, internamente, seis compuertas inversoras con entrada Schmitt
trigger. Las caractersticas de las tensiones umbrales se describen a continuacin:
Smbolo
Descripcin
Valores (Volt)
VT+
1.7
VT-
0.9
Vh = VT+ - VT-
Voltaje de histrisis
0.8
Las otras caractersticas internas del chip 7414 son equivalentes a las compuertas
normales de la familia TTL estndar.
VS
5
VT
VT
Una compuerta
7414
VE
Vs
Vh
0.9
1.7
VE
Onda cuadrada, buffer de tres estados para transferencia de informacin, etc. La figura
4.19 muestra dos aplicaciones tpicas utilizando el inversor 7414, la primera es un
generador de onda cuadrada a partir de una senosoidal y la segunda es un circuito para
iluminacin nocturna con fotoresistencia y termoresistencia.
VE
VT+
VT-
t
VS
+5 V
Rt
Rf: Negativa
75 W
D1
Rf
Rv
L1
+12 V
Rt: Negativa
Rel1
120 Vac
7414
R2
R1
IC1
Q1
Darlinton
7414
VE
VS
Cuadrador de ondas
Figura 4.19. Aplicaciones utilizando las compuertas inversoras Schmitt trigger 7414.
153
alta escala de
Ec. 4.13
Las figuras 4.20(a) y (b) muestran dos smbolos utilizados por los transistores MOSFET
de enriquecimiento y de agotamiento.
S
xido
SiO2
D
Gate
Source
n+
SiO2
n+
canal
S
Drain
xido
SiO2
p+
SiO2
tipo P
Sustrato B
D
Enriquecimiento
D
G
tipo N
Agotamiento
SiO2
Smbolos
Drain
SiO2
p+
canal
Sustrato B
D
Gate
Source
Agotamiento
Enriquecimiento
se
conectan entre s para formar la entrada (Vi) y, del mismo modo, los dos drenajes
(Drain) para formar la salida (Vo).
Estos transistores estn formados por tecnologas de enriquecimiento, las tensiones
umbrales de Q1 y Q2 son VThP y VThN y los parmetros de conduccin Kp y Kn.
Tambin las grficas de la figura 4.21 (b) y (c) indican el funcionamiento de los
MOSFET.
+VDD
iDN
i D= Kn.(V
Canal P
GS -V ThN )
Q1
D
VGSN
Vi
Vo
VDD
NA
Canal N
G
VThN
Q2
VGSN
VDD
NB
VGSN
VThN
Zona de
Conmutacin
VDD
NC
Vi
VO = VDSN
Vo
Zona
Lineal
74HC04
iDP
i D= Kp.(V
SG +V ThP )
VSGP
VDD
PA
VDD - VThP
VSGP
VDD
PB
PC
Zona
Lineal
VSGP
VThP
VO
Zona de
Conmutacin
VDD
VSDP = VDD-VO
Ec. 4.14
V DD + VThP + VThN.
Vi =
1+
Kn
Kp
Kn
Kp
Ec. 4.15
Ec. 4.16
Para Vi =0 el NMOS se pone en corte y acta como un circuito abierto para Q2,
ver figura 4.21(a); en ese momento iD=iDN=iDP=0. Al mismo tiempo el VSGP del MOSFET
de canal P (Q1) queda polarizado de acuerdo con la curva PA de la figura 4.21(c). En
este caso VSDP =0=VDD-VO, por lo tanto VO=VDD; esta condicin existe siempre que el
transistor NMOS (Q2) est en corte, o Vi sea menor o igual que la tensin umbral VThN.
Para Vi=VDD, el transistor MOSFET de canal P queda en corte, iDP=0, e iDN=0. El
VGSN de Q1 es VDD y el mismo est en conduccin segn la curva NA de la grfica de la
figura 4.21(b). El voltaje de salida VO=0 siempre que Q2 est en la regin de corte, o
V SGP = V DD V i VThP . El intervalo de tensin de entrada en el inversor CMOS viene dado
por: V DD VThP V i V DD .
En la curva de la figura 4.22, se observa la zona de transicin entre el nivel bajo
(L) y el nivel alto (H). El VON es la tensin de salida cuando el transistor NMOSFET (Q2)
est conduciendo y el VOP es la tensin de salida cuando el transistor PMOSFET (Q1)
conduce. La zona de transicin se conoce como zona indeterminada.
156
VO
VDD
Transicin para
el PMOS
VOP
Transicin para
el NMOS
Zona
Indeterminada
VON
VThN
V DD-V ThP
VDD
Vi
157
+VDD
+VDD
Q1
Q1
Q2
Vo
Q2
Q3
Vo
Q3
Q4
Q4
A
B
A
B
Vo
Vo
74HC00
74HC02
+VDD
+VDD
Q1
Q1
Q2
S
G
Q5
Q2
Q5
Q3
Vo
Vo
Q3
Q4
Q4
G
Q6
S
Vo
Q6
S
Vo
B
74HC08
74HC32
Las figuras 4.25 y 4.26 indican como estn constituidas internamente las compuertas
bsicas OR y AND de la familia CMOS. La combinacin de ellas dos, conjuntamente
con los inversores NOT dan como resultado las compuertas de tipo exclusivo: ORExclusiva y NOR-Exclusiva.
Las caractersticas internas de sta familia son un poco diferentes a la familia TTL, ya
que la impedancia de entrada/salida de los circuitos CMOS es bastante alta y el
consumo de corriente es muy bajo. Esto trae como consecuencia tiempos de
propagacin muy largos en la respuesta de los mismos.
4.3.4 Caractersticas de las compuertas CMOS.
159
160
+VDD
S
G
Q1
+VDD
Vi
VO
Vi =0
D
VSD
CL
Q1
Q2
VO
iL
D
iL
VO
Vi=VDD
V DS
G
Q2
CL
CL
(a)
(b)
(c)
La seccin (b) indica el momento en que se carga CL a travs del transistor PMOSFET
Q1. La disipacin de potencia en el transistor est determinada por:
PQ = i L V SD = iL (V DD VO )
1
Ec. 4.17
dv O
dt
Ec. 4.18
La energa que se disipa en Q1 cuando la salida conmuta de nivel bajo a alto es:
EQ = PQ dt = C L (VDD VO )
1
2
EQ = C L VDD
CL
1
V
V
dvO
dt = C L V DD dv O C L vO dv O
0
0
dt
DD
DD
2
VDD
V2
= C L DD
2
2
2
V DD
2
2
2
C L V DD
C L V DD
2
=
+
= C L V DD
2
2
161
2
ET = C L V DD
Ec. 4.19
Ec. 4.20
162
CMOS
Caractersticas
Smbolo
LS
ALS
4xxxx (STD)
HC
Unidades
VCC, VDD
5 +/-5%
5 +/-5%
3.0 hasta 18
Rango de temperatura
TA
0 ~ +70
0 ~ +70
-40 ~ +85
-55 ~ +125
Parmetros en el voltaje de
VIH (min)
2.0
2.0
3.5
3.5
entrada
VIL (max)
0.8
0.8
1.5
1.0
Parmetros en el voltaje de
VOH (min)
2.7
2.7
VDD - 0.05
VCC - 0.1
Salida
VOL (max)
0.5
0.5
0.05
0.1
Corriente de
IIH (max)
20
20
0.3
1.0
Entrada
IIL (max)
-400
-200
-0.3
-1.0
Corriente de
IOH (max)
-0.4
-0.4
-2.1 @ 2.5V
mA
Salida
IOL (max)
8.0
8.0
0.44 @ 0.4V
4.0 @ 2.5V
mA
VNSL
0.3
0.3
1.45 @ 5V
0.90 @ 5V
Margen de ruido en DC
VNSH
0.7
0.7
1.45 @ 5V
1.35 @ 5V
Fan out DC
--------
20
20
50 [1 LSTTL]
50 [10 LSTTL]
----------
IG
0.4
0.2
0.0001
0.0005
mA
PG
2.0
1.0
0.0006
0.001
mW
Tiempo de propagacin
tp
9.0
7.0
125
8.0
ns
------
18
7.0
0.075
0.01
pJ
Fmax
33
35
4.0
40
MHz
Fmax
40
45
5.0
40
MHz
Tabla 4.5. Caractersticas tcnicas de las familias LSTTL, ALS, Estndar CMOS y HC.
Ec. 4.21
Ec. 4.22
163
Ejercicio 4.1. Calcular la disipacin total de potencia del chip 74HC00 cuando cada una
de sus compuertas (G1, G2, G3, G4) son sometidas a las siguientes condiciones:
G1. Trabaja a una frecuencia de 1 KHz.
G2. Trabaja a una frecuencia de 1 MHz.
G3. Trabaja con tensin fija DC.
G4. Trabaja con tensin fija DC.
El fabricante indica que los valores de consumo de corriente esttica del encapsulado
completo a temperatura ambiente son 2 A y una capacitancia intrnseca de 22 pf por
compuerta. La alimentacin externa del chip es 5 Voltios con una carga capacitiva para
cada compuerta de 50 pf.
Solucin: La solucin se obtiene aplicando las ecuaciones 4.21 y 4.22.
I CC = 2A En condiciones estticas a temperatura ambiente.
C PD = 22 pf ; C L = 50 pf y VCC = 5Voltios
2
PD = (C PD + C L ) VCC
f + VCC I CC
PD = (22 pf + 50 pf ) (5V ) 2 (0 Hz ) = 0 W
3
PD = (22 pf + 50 pf ) (5V ) 2 (0 Hz ) = 0 W
4
PD (total) = VCC I CC + PD + PD + PD + PD
1
164
Ec. 4.23
VOL (mx)
I OL (mx)
Ec. 4.24
165
Parmetro
Smbolo
Condiciones
VIH (min)
1.50
2.10
2.10
4.5
3.15
3.15
6.0
4.20
4.20
2.0
0.50
0.50
3.0
0.90
0.90
4.5
1.35
1.35
6.0
1.80
1.80
2.0
1.90
1.90
4.5
4.40
4.40
6.0
5.90
5.90
| Iout |
3.0
2.34
2.20
| Iout
4.5
3.84
3.70
6.0
5.34
5.20
2.0
0.1
0.1
4.5
0.1
0.1
6.0
0.1
0.1
| Iout |
3.0
0.33
0.40
| Iout
4.5
0.33
0.40
6.0
0.33
0.40
6.0
1.0
1.0
6.0
10
40
| Iout | 20 A
| Iout | 20 A
| Iout | 20 A
VOH (min)
| Iout
2.4 mA
| 4.0 mA
| 5.2 mA
Vi n = ViH Vi L
| Iout | 20 A
VOL (max)
Iin
des
1.50
Vi n = ViH Vi L
125
3.0
85
Unida
2.0
Volt
| Iout
2.4 mA
| 4.0 mA
| 5.2 mA
ICC
Esttico: Iout = 0 A
166
VDD VCC
Smbolo
Tipo de compuerta
tpLH
y
74HC00
tpHL
Cin
CPD
tpLH
y
74HC86
tpHL
Cin
CPD
y
tpHL
Cin
CPD
-55 a 25 C
85 C
125 C
Unidades
2.0
75
95
110
ns
3.0
30
40
55
ns
4.5
15
19
22
ns
6.0
13
16
19
ns
10
10
10
pf
------------
22
---------
pf
2.0
100
125
150
ns
3.0
80
90
110
ns
4.5
20
25
31
ns
6.0
17
21
26
ns
10
10
10
pf
----------
33
---------
pf
2.0
75
95
110
ns
3.0
30
40
55
ns
4.5
15
19
22
ns
6.0
13
16
19
ns
10
10
10
pf
----------
20
---------
pf
74HC32
Temperatura de trabajo
Volt
tpLH
Tabla 4.7. Tiempos de propagacin y capacitancia de los chips 74HC00, 74HC86 y 74HC86.
167
Ejercicio 4.2. Hallar el fan out dinmico del circuito integrado 74HC00 cuando una
salida de compuerta se acopla con N entradas HC; figura 4.28. A continuacin, se
mencionan las caractersticas y condiciones necesarias para resolver este problema:
Smbolo
Unidades
VCC
6 Voltios
fin
5 MHz
VOL(mx)
0.33 Voltios
VOH(mn)
5.34 Voltios
ViH(mn)
4.20 Voltios
IOH(mx)
-5.2 mA
IOL(mx)
5.2 mA
Iin(mx)
1 A
tr = tf
6 ns
tp
8 ns
74HC00
M
HC
1
Cin
N
V OL (mx) 0.33V
=
= 63.5
I OL (mx) 5.2 mA
ROH
Se debe tomar un T mayor que el tp+tr=14 ns y esto se puede acotar con la frecuencia
de entrada fin=5 MHz; significa que el rango debe estar comprendido entre:
14 ns < <
1
= 200 ns Sin embargo, se toma un margen de seguridad menor o igual
5 MHz
168
De este modo el acoplamiento queda limitado a =100 ns. El valor aproximado de N es:
ROH N C in
100 ns
100 10 9 10 12 s 100000
N
=
=
=
= 28.9
V
As
ROH C in 346 10 pf
3460
346 10
A
V
N 28 Entradas de compuertas CMOS HC.
Con la impedancia de salida en nivel bajo (ROL) se obtiene un factor de 157 entradas
HC. Por lo cual, se toma el mnimo de los dos que es 28. Si es necesario un clculo
ms exacto se procede con la frmula de carga para condensadores tomando en
cuenta la ViH(mn) en las entradas de las compuertas HC.
VC = V0 (1 e
RC
t r
ROH N Cin
tr
V (mn)
ROH Cin ln(1 iH
)
VCC
100 ns
346 10 pf ln(1
4.20V
)
6V
= 24.1
El factor de carga fan out es de 24 entradas para una salida de compuerta 74HC00.
169
+V DD
74HC03
IRe
Re
A1
B1
iO L
+V DD
+V DD
HC
IRe
IRe
ii n
Re
Re
C1
A2
ii n
B2
Q
M.i in
iOL
iO L
N.iOH
Q = V OL(mx)
AN
BN
M.i in
Q = VOH(mn)
M
ii n
CM
Ec. 4.26
+VDD
Smbolo
Unidades
VDD
4.5 V
VOL(mx)
0.33 V
ViL(mx)
1.35 V
ViH(mn)
3.15 V
IiH(mx)
20 A
IOL(mx)
4 mA
Iin
Cin
CPD
1 A
10 pf
8.0 pf
74HC03
A1
IRe
Re
B1
Q
iO L ,iO H
74HC04
Cin
A2
B2
ii n
3
iO L ,iO H
A4
ii n
iOL
3.iin
Q = VOL(mx)
ii n
Cin
B4
Re
Re
iO L ,iO H
B3
IRe
IRe
Cin
A3
ii n
+VDD
+VDD
ii n
4.iOH
3.iin
Q = VOH(mn)
ii n
4
iO L ,iO H
Solucin: Las condiciones se toman para corriente continua (DC). En la figura 4.29 se
describe el sentido de las corrientes en nivel bajo y nivel alto. Aplicando la Ec. 4.26 se
obtiene la solucin del ejercicio:
170
Re (mn) =
V DD V OL (mx)
4.5V 0.33V
=
= 1043
I OL (mx) M I in 4 mA 3 1 A
Re (mx) =
V DD ViH (mn)
4.5 V 3.15V
=
= 50 K
N I OH (mx) + M I in 4 20 A + 3 1 A
171
V SGN = V i C = V DD 0 = V DD
El transistor NMOS queda en corte cuando VSGN=0, osea que VO=VDD. No obstante,
como VSGP=VDD, el dispositivo PMOS sigue conduciendo la corriente por lo que iDP
llegar a cero solo cuando el voltaje fuente drenador del PMOS (VSDP ) sea cero. De
sta forma, CL continuar cargndose hasta que iguale el nivel de Vi; esto es,
VO=Vi=VDD. Ahora si las condiciones iniciales son:
C=VDD, C =0, Vi=0 y VO=VDD.
Para el dispositivo NMOS, el terminal A acta como fuente y el B como drenaje,
mientras que en el transistor PMOS, el terminal E acta como fuente y F como drenaje.
La corriente entra por los terminales E y F, y el condensador CL comienza a
descargarse; como se muestra en la figura 4.31(b). El voltaje compuerta fuente del
dispositivo NMOS es:
VGSN = C Vi = VDD 0 = V DD
Por otra parte, el voltaje fuente compuerta del PMOS es:
V SGP = VO C = VO 0 = VO
El transistor PMOS se pone en corte cuando VSGP=VO; la corriente iDP llega a cero. Sin
embargo, como VGSN=VDD, el transistor NMOS sigue conduciendo y CL se descarga
completamente hasta llegar a cero. El conmutador electrnico se abre cuando los
valores de compuertas son C=0 y C =VDD; debido a que el transistor PMOS y el NMOS
quedan en corte.
4.3.4.7.1 Switch analgico - digital cudruple 74HC4066.
Es un circuito integrado CMOS que posee cuatro conmutadores electrnicos,
(Sw1, Sw2, Sw3, Sw4) cada uno con lnea de control independiente (C1, C2, C3, C4) que
permiten conmutar seales analgicas y/o digitales bilateralmente en sus terminales de
entrada salida (io1, io2, io3, io4; oi1, oi2, oi3, oi4). La figura 4.33 muestra el diagrama del
chip 74HC4066 y un conmutador analgico digital de cuatro canales (Multiplexor
Demultiplexor). Mediante el contador binario y el decodificador se selecciona el canal
que pasa hacia el punto comn. Por otra parte, el circuito tambin puede funcionar en
forma inversa; las seales que entran al punto comn son enviadas al canal que se
172
encuentre seleccionado por el decodificador 74HC139 para ese momento. Son diversas
las aplicaciones que se pueden realizar con el chip 74HC4066 y los circuitos integrados
combinacionales. No obstante, en el captulo cinco es donde se analiza el
funcionamiento de stos tipos de circuitos combinacionales y sus aplicaciones.
C
A
n
p
NMOS
Vi
VO
B
NMOS
CL
Vi
Vi
VO
VO
C
V DD
F
CL
CL
PMOS
E
C
(c)
PMOS
(b)
V DD
Compuertas de transmisin
CMOS.
C=VDD
C=VDD
+
+
VGSN
-
iDN
Vi =VDD
NMOS
VDD
F
iDN
Vi =0
VO
VDD
CL
E
NMOS
VO
iDP
C=0
VGSN
PMOS
PMOS
CL
i DP
Vi
VSGP
VSGP
NMOS
VO
iDN=0
VDD
iDP=0
F
CL
E
PMOS
C=0
C=0
C=VDD
173
74HC4066
C1
Canal 1
OI 1
IO1
Sw1
C2
74HC4066
Canal 2
OI 2
IO2
C1
Ent / Sal
Comn
Sw2
C3
OI 1
IO 1
Canal 3
Sw1
Sw3
C4
OI 2
IO 2
Sw2
Canal 4
Sw4
OI 3
IO 3
Sw3
VO
Vi
OI 4
IO4
C3
C=0
OI 3
IO3
C2
74HC04
C4
O0 O 1 O 2 O 3
Sw
CL
74HC139
OI 4
IO 4
Sw4
CLK
Contador
174
ViL = 3.6 V
VOH = 5.0 V
VOL = 4.2 V
En los circuitos ECL se obtiene siempre, simultneamente, una salida (z1, en el circuito
de la figura 4.34) y su complementaria z2. El transistor Q2 acta como transistor de
referencia, siendo alimentada su base a una tensin constante Vref = 4.0V. Cuando Vx
posee un nivel alto; es decir, Vx = 4.4 V, Q1 est en conduccin y;
VE = Vi VBE1(on) = 4.4 V 0.6 V = 3.8 V. En estas condiciones Q2 no conduce, ya que
VBE2 = VB(Q2) VE = 4.0 V 3.8 V = 0.2 V < 0.6 V.
175
VCC= 5 V
VOL = 4.2 V
R1
300
R2
330
V OH = 5.0 V
z1 = x
z2 = x
Vx
Q1
ViL = 3.6 V
V iH = 4.4 V
Q2
Vref
R2
1.3 K
V EE=0 V
Figura 4.34. Amplificador diferencial utilizado como etapa de entrada en los circuitos ECL.
Se pueden calcular fcilmente las tensiones de salida. Para ello, se debe tener
en cuenta que Q2 est cortando la corriente de emisor de Q1, y que sta
aproximadamente es:
I E1
VE
3.8 V
=
= 2.92 A
R3 1.3 K
I C1 I E1
=
= 2.65 A
-1
176
En efecto, basta con que una de las entradas (x o y) est en el nivel alto, para
que el transistor correspondiente (Qx o Qy) entre en conduccin obtenindose as la
funcin NOR y OR. El circuito de la Figura 4.35 es el esquema de la compuerta
OR/NOR del chip referencia 10102. Respecto al circuito de la Figura 4.34 tiene
aadidos dos etapas adicionales:
1) Alimentacin interna que proporciona Vref (tensin en la base de Q2); se realiza con el
transistor Q4, que est siempre en conduccin y al tener en su base una tensin fija, el
voltaje de emisor es tambin constante del diseo est hecho de tal forma que:
Vref = -1.29V
2) Los niveles de entrada y salida en el circuito de la Figura 4.xx son distintos, por lo
que no podramos interconectar dos compuertas de la misma familia. Si los niveles de
salida se reducen hasta 0.6V no se tendra ese problema. Esta reduccin se puede
hacer sencillamente ubicando un diodo en cada una de las salidas (z1 y z2). Esto se
logra con los transistores Q5 y Q6 de la Figura 4.35, que adems hacen que la
impedancia de salida sea muy baja, lo que permite interconectar en las salidas muchas
compuertas de la misma familia. Las salidas deben conectarse a resistencias
177
VCC = 0 V
R1
R2
220
245
R7
Q5
907
z1 = x + y
V ref
Q4
QY
QX
Q2
Q6
D1
z2 = x + y
D2
R4
R5
R3
50 K
50 K
779 K
R6
R8
6.1 K
4.98 K
VEE = - 5.2 V
z1
z1
Smbolo
Figura 4.35. Estructura interna y smbolo de la compuerta ECL 10102.
Tecnologa
Tiempo de Propagacin
Potencia Disipada
Velocidad x Potencia
(ns)
(mW)
(pJ)
LS
18
AS
1.7
13.6
1.2
4.8
Familia
TTL
Bipolar
Serie
ALS
F
ECL
2.7
12
10K
25
50
100K
0.8
40
32
4xxxB
100
100
18
0.6
10.8
HCT
18
0.6
10.8
AC
5.3
0.8
3.9
ACT
4.8
0.8
3.6
HC
MOS
CMOS
Tabla 4.7. Caractersticas de tiempo y potencia de las familias TTL, ECL y CMOS.
178
74F04
VOL(mx) = 0.5 V
ViL(mx) = 0.8 V
IiH (mx) = 20 A
IOL (mx) = 8 mA
Rex
Para VOH
La figura 4.36(c) indica los sentidos de las corrientes en nivel alto, todas las compuertas
de colector abierto estn en alto y consumen, en el peor de los casos, la corriente
IiH(mx). Aqu se debe garantizar el margen de ruido:
VNSH = VOH(mx)-ViH(mx) = 0.7V.
En el nodo se debe cumplir lo siguiente:
I ex = 4 I OH (mx) + 5 I iH (mx) = 400 A + 100A = 500 A
Rex
180
Rex <
150 ns
150 ns
=
= 3.52 K
105 pf ln(1.5) 42.6 pf
+5 V
R ex
Iex
+5 V
+5 V
Iex
Ii L
74LS09
Iex
R ex
Rex
74F04
N1
Ii H
I OL
I OH
I OL
A1
A1
A1
IOH
N2
Q1
A2
IOL
N3
BUS
Cin = 25 pf
A3
IOH
5.Ii L
VOL
Ci n
N1
I OL
CBUS
VO
Q2
Ci n
N1
N5
C BUS
N5
I OH
A3
A3
A4
5.Ii H
A2
A2
Q2
N4
Q1
Q3
Q3
N5
IOH
IOL
L = 30 cm
A4
A4
CBUS = 100 p f / m
Q4
Q4
(a)
(b)
(c)
Figura 4.36. (a) Conexin de las compuertas del ejercicio 4.2, (b) Sentido de las corrientes para
VOL y (c) Sentido de las corrientes para VOH.
181
PRCTICA DE LABORATORIO #2
DESARROLLO:
1. Simular, en forma analgica, las compuertas OR, AND, NOT hechas con transistores.
Obtener la onda de salida para todas las combinaciones de entradas de cada
compuerta.
2. Montar el circuito, tomar varias medidas de corriente y tensin con el fin de graficar
las curvas de transferencia V2/V1, Ii/V1, Ii/V2.
Tomar, en la entrada de la
+5
1
2
7400
V2
RV=1K
ma
V1
Ii
V1
V2
En caso de tomar medidas con la compuerta 74HC00, se deben hacer para tensiones de
alimentacin de 3.0 V y 5.5 V respectivamente. Adems, hay que tener precaucin de no
tocar, con los dedos, los pines del chip.
La corriente de entrada de la 74HC00 es muy baja y debe tomarse con un
icroampermetro.
183
3. Tomar varias medidas de corriente hasta obtener la mxima que pueda entregar la
compuerta en la salida.
47
+5V
R1
RV
5K
IoL
7400
V
IOL
V
4. Tomar varias medidas de corriente hasta obtener la mxima que pueda entregar la
compuerta en la salida.
47
R1
RV
10K
IoH
7400
V
IOH
V
184
Rx
Rx
74LS00
74LS00
7400
7400
74HC00
74HC00
(a)
(b)
POST-LABORATORIO.
1. Qu se debe comprobar en el montaje tres y cuatro?. Explique que nombre recibe.
2. Cul es la mnima corriente que debe suministrar la fuente de alimentacin en un
circuito formado por dos chips 74F00 y tres 74LS32?. Explique y demuestre.
3. Realizar las grficas (VExVS, IExVS, VExIE) y conclusiones del primer montaje.
4. Calcule el fan-out de las series estndar, LS y HC.
5. Cul es la resistencia mxima y mnima (Rango de Rx) del circuito 5?. Demostrarlo.
6. Determine la impedancia esttica con respecto a tierra, de entrada y salida, ZE y ZS,
de las compuertas LS y HC.
185
BIBLIOGRAFA.
- NEAMEN A, Donald. (1999). Anlisis y diseo de circuitos electrnicos. Tomo II. Mxico:
McGraw Hill. S/f. p.1176. Electronic circuit analysis and design. Traducido por: Felipe
Castro Prez.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
- NATIONAL SEMICONDUCTOR. (1981). Manual TTL y CMOS.
- MOTOROLA Inc. (1992). Fast and LS TTL. (DL121/D REV. 5).
186
PRCTICA DE LABORATORIO #3
187
DESARROLLO:
U1A
U1B
U1C
1MHz
U1D
U1F
U1E
osciloscopio
DC V
NO DATA
Montaje 1.
188
R2
47
R1
0/5V
100k 40%
74LS05
1MHz
Osciloscopio
Montaje 2.
Cambiar el chip 74LS00 por 74HC00, observe los cambios con las distintas series y haga
su anlisis.
5V
Osciloscopio
74LS00
TP1
1
2 U1A
14
9
10 U1C
1MHz
4
5 U1B
5V
Montaje 3.
189
5V
C1
-
POST-LABORATORIO.
1. Realice las conclusiones de los resultados obtenidos en el montaje 1.
2. Qu se debe comprobar en el montaje tres?. Explique que nombre recibe el
condensador y por qu?.
3. Realice un modelo transitorio aproximado del circuito del montaje tres?.
4. Saque las conclusiones del montaje 2; indique cual debera ser el valor optimo de
resistencia externa.
5. Haga una tabla con las principales caractersticas de las series LS y HC.
BIBLIOGRAFIA.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras. Mxico:
Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design fundamentals.
Traducido por: Teresa Sanz Falcn.
- NEAMEN A, Donald. (1999). Anlisis y diseo de circuitos electrnicos. Tomo II. Mxico:
McGraw Hill. S/f. p.1176. Electronic circuit analysis and design. Traducido por: Felipe
Castro Prez.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
- NATIONAL SEMICONDUCTOR. (1981). Manual TTL y CMOS.
- MOTOROLA Inc. (1992). Fast and LS TTL. (DL121/D REV. 5).
190
CAPITULO V.
5 CIRCUITOS DIGITALES COMBINACIONALES MSI.
n lneas de
E Xn-1. .... X2 X1 X0
Decodificador
n
2n
O0
X0
.
.
.
.
X1
O1
O2
Xn-1
E
O2n-1
.
.
.
.
.
1
1
1
1
1
1
1
1
.
.
.
1
0
0
0
0
0
0
0
0
.........0
.........0
.........0
.........0
.........1
.........1
.........1
.........1
O2n-1 ...... O7 O6 O5 O4 O3 O2 O1 O0
0
1
0
1
0
1
0
1
1 .........1
0
0
1
1
0
0
1
1
.
.
.
1
........
........
........
........
........
........
........
........
.
.
.
1 .... ...
d ........d
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0 ........ 0
0
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
.
.
.
0 0
O1 = E X 2 X 1 X 0
O2 = E X 2 X 1 X 0
O3 = E X 2 X 1 X 0
O4 = E X 2 X 1 X 0
O5 = E X 2 X 1 X 0
O6 = E X 2 X 1 X 0
O7 = E X 2 X 1 X 0
X2
X1
X0
Tabla de la verdad
O0
O1
X2
X1
X0
O7 O6
O5 O4 O3 O2 O1 O0
O2
O3
O4
O5
O6
O7
192
O1 = E + X 1 + X 0 = E X 1 X 0
O2 = E + X 1 + X 0 = E X 1 X 0
O3 = E + X 1 + X 0 = E X 1 X 0
X1
X0
Tabla de la verdad
E X1 X0
O3 O2 O1 O0
O0
O1
O2
O3
Lneas de entrada.
Lneas de salida
Habilitaciones
74139
activas en alto.
bajo.
74138
alto.
74154
193
Decodificador 74139
(2
4) X 2
Decodificador 74138
(3
8)
O0
O1
O2
O3
O0
O0
O1
O2
O3
O1
O2
O3
B
E
E1
O4
E 21
O5
E 22
O6
O7
(a)
(b)
Decodificador 74154
(4
16)
O0
O1
O2
O3
O4
O5
O6
O7
O8
O9
O 10
O 11
O 12
E 21
O 13
O 14
E 22
O 15
(c)
Figura 5.4. Decodificadores MSI estndar (a) 74139, (b) 74138, (c) 74154.
194
E B A
O3
O2
O1
O0
E21
E22
E1
O7
O6
O5
O4
O3
O2
O1
O0
0 0 0
0 0 1
0 1 0
0 1 1
1 d d
(a)
(b)
O15
O14
O13
O12
O11
O10
O9
O8
O7
O6
O5
O4
O3
O2
O1
O0
(c)
Figura 5.5. Tablas de los decodificadores MSI estndar (a) 74139, (b) 74138, (c) 74154.
195
varios
A7
Bus de direcciones
Bus de datos
A0
D7
RAM 0
RAM 1
D0
A6
A10
A9 A8 A7 A6 A5
A4 A3 A2 A1 A0
Cs
R/W 0
Cs
R/W 1
A0
ROM 0
ROM 1
DISP 0
DISP 1
A7
Cs
Cs
Cs
R/W 2
Cs
R/W 3
Decodificador 74138
(3
8)
+5
O0
O1
O2
Bus de control
O3
E1
O4
E21
O5
E22
O6
O7
A10
A9 A8 A7
A6 ................ A0
A10 ................ A0
A10 ................ A0
CS (Chip
E
Select)
DECIMAL
HEXADECIMAL
ROM 0
0 hasta 127
ROM 1
RAM 0
RAM 0
RAM 1
RAM 1
DISP 0
DISP 1
Deshabilitar
1024 .................
200H ...................
197
Los chips de memoria tienen la siguiente caracterstica: Los IC ROM son de 128 bytes,
Los IC RAM de 256 bytes y cada dispositivo de E/S tiene 128 bytes. El sistema posee
un bloque continuo de memoria de 1024 bytes y debe desactivarse a partir de esta
direccin. El bus de direcciones tiene un tamao de 11 lneas (A10......... A0) y el bus de
datos es de ocho bits (D7........ D0); las lneas de control son manejadas por el
microprocesador del sistema.
Ejercicio 5.2. Disear
O1
O2
O3
C
D
O4
O5
O6
O7
O8
O9
A B C D
O0 O1 O2 O3 O4 O5 O6 O7 O8 O9
0
0
0
0
0
0
0
0
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
0
1
1
0
0
1
x
0
1
0
1
0
1
0
1
0
1
x
x
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
1
1
1
1
1
1
1
1
1
1
0
1
1
Figura 5.7. Decodificador 7442 (BCD - DECIMAL) donde se cumple n < m 2n.
198
a
c.c
b
c
d
nc
+5V
LT
BI/RBO
ctodo
comn
f
g
d
e
f
g
e
+5V
a
b
c
c
p
p
punto
decimal
RBI
330 OHM x 7
+5V
nc
+5V
+5V
a.c
a
b
c
d
e
f
g
e
LT
BI/RBO
RBI
nodo
comn
f
g
c
d
p
punto
decimal
g
330 OHM x 7
LT
RBI
C B
A a
Nc
1 0
Nc
Nc
0 0
Nc
Nc
0 1
Nc
Nc
0 1
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
0 0
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
0 1
Nc
Nc
0 1
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
1 1
Nc
Nc
0 0
Nc
1 1
Nc
BI/RBO D
g BI/RBO Visualizador
EN ESTA CONDICIN
ESTA
CUANDO LA
SALIDA
ENTRADA BCD ES
PASA DE
MANTIENE EN
CERO (0 0 0 0)
UNO A
UNO SI LA
ENTONCES TODAS
CERO. SI
LAS SALIDAS SE
SUPUESTO, DESCARTANDO EL
HAY (0000)
DESACTIVAN.
x 0
0 0
RBO SE
ENTRADA BCD
EN LA
ES DIFERENTE
ENTRADA.
DE (0 0 0 0).
AQUI
No prende
BI/RBO
SE BORRA EL
ACTA
DISPLAY SIN
COMO
IMPORTAR EL
ENTRADA
Blanking
Input
DATO DE
ENTRADA.
Tabla 5.1. Descripcin de funcionamiento del 7448 y 7449 con salidas/ activas en alto.
La tabla 5.1 muestra todas las combinaciones que tiene el circuito integrado
decodificador 7448 y 7449. Se pueden observar tres lneas de control (LT, RBI, BI/RBO)
activas en nivel bajo, cuatro lneas de entrada (D,C,B,A) activas en alto y las salidas
(a, b, c, d, e, f, g) tambin activas en alto, que sirven para alimentar un display de siete
segmentos. Las lneas de control funcionan de la siguiente forma:
200
LT (Lamp Test): Cuando esta lnea de control se pone a cero, todas las salidas se
activan y no reconoce ningn dato de entrada; el nmero que se visualiza es el ocho.
Esta lnea sirve para realizar pruebas de los segmentos y/o las salidas del convertidor.
RBI (Riple Blanking Input): Esta lnea de control funciona con un nivel bajo y desactiva
todas las salidas cuando hay cero en la entrada BCD, de este modo, se apaga el
display
trabaja como salida y se pone en nivel bajo solamente cuando hay cero en la entrada
del decodificador. Si RBI es alto se observaran todos los dgitos, con excepcin del
quince que nunca visualiza smbolo alguno.
BI/RBO (Blanking Input / Riple Blanking Output): Tiene una funcin como entrada y
otra como salida. Al activarse como entrada se apaga todo el display sin importar el
dato que se encuentre en la entrada del convertidor. La funcin de salida se describi
anteriormente. Si la lnea RBI ha sido activada entonces el pin BI/RBO pasar a un nivel
bajo solo cuando hay cero en la entrada del convertidor. De lo contrario, siempre se
mantendr en nivel alto.
Los decodificadores con salidas activas en bajo 7446 y 7447 se rigen tambin
por la tabla 5.1 pero, se debe invertir la condicin para las salidas de los mismos. La
familia CMOS tambin posee decodificadores de este propsito como lo son el 4543B y
4511B.
Ejercicio 5.3: Una aplicacin ampliamente utilizada es apagar los dgitos de la
izquierda, en una cantidad entera, cuando estos son ceros. Para ello se debe activar la
funcin de los pines
RBI
y/o
conexiones de los tres displays 7 segmentos cableados para que realicen esta
aplicacin.
Solucin: En el convertidor, del display ms significativo, se debe conectar el RBI a
tierra para que no se visualice el cero; y su salida BI/RBO cablearla con el RBI del
siguiente convertidor y as sucesivamente hasta llegar al display menos significativo, el
cual debe sealizar todos los diez dgitos. Por lo tanto hay que dejar este ltimo RBI en
nivel alto, ver figura 5.10.
201
13
12
11
10
9
15
14
A
B
C
D
E
F
G
A
B
C
D
E
F
G
13
12
11
10
9
15
14
7448
1
2
4
8
BI/RBO
RBI
LT
7448
1
2
4
8
BI/RBO
RBI
LT
7448
1
2
4
8
BI/RBO
RBI
LT
A
B
C
D
E
F
G
13
12
11
10
9
15
14
7
1
2
6
4
5
3
7
1
2
6
4
5
3
7
1
2
6
4
5
3
8
7
6
5
8
7
6
5
8
7
6
5
+VCC
+VCC
1
2
3
4
+VCC
S?
1
2
3
4
S?
1
2
3
4
S?
+VCC
de
entrada.
convencionales,
Entonces
se
puede
generar,
con
los
decodificadores
I.
Para
decodificadores
con
salidas
(0, 2,5,7 ) .
activas
en
alto
se
tiene
que
202
II.
Para
decodificadores
con
salidas
activas
en
alto
se
tiene
que
III.
Para
decodificadores
con
salidas
activas
en
bajo
se
tiene
que
IV.
Para
decodificadores
con
salidas
activas
en
bajo
se
tiene
que
Decodificador
(3
8)
X
Y
Z
Decodificador
(3
8)
O0
A
B
C
O1
O2
O3
O0
A
O1
O2
O4
O4
O5
E
O3
O5
O6
O7
O6
O7
Figura 5.11
203
Decodificador
(3
8)
Decodificador
(3
8)
O0
Y
Z
O1
O2
O3
O0
A
O1
O2
O4
O4
O5
E
O3
O5
O6
O7
O6
O7
Figura 5.11
Ejercicio 5.4. Disear un convertidor de cdigo binario a cdigo gray de tres bits,
utilizando un decodificador 74139 y sus respectivas compuertas.
Solucin: Primero se debe construir la tabla de la verdad para generar las tres
funciones lgicas de la conversin binario - gray. Luego, como es necesario un
decodificador de tres entradas, que representen las tres variables del cdigo entrante,
se debe hacer expansin con los dos decodificadores que posee internamente el
integrado 74139. Cada uno de ellos tiene:
activo en bajo y cuatro salidas activas en bajo. Se debe hacer la expansin con este
chip para transformarlo en otro de tres variables de entrada y ocho salidas. Por ltimo,
se deben utilizar compuertas NAND debido a que las salidas son activas en bajo.
B2
B1
B0
G2
G1
G0
0
204
G2 = B2
(1,2,5,6)
G ( B , B , B ) = ( 2,3,4,5)
G0 ( B2 , B1 , B0 ) =
1
B2 B1 B0
O0
O0
O1
O1
O2
O3
O0
O4
O1
O2
O3
O5
A
B
B
E
G2
O2
G1
O3
O6
G0
O7
74139
Figura 5.12. Circuito para la solucin del ejercicio 5.4.
En la figura 5.12 se puede observar que B0 y G0 son iguales debido a que sus
correspondientes columnas, en la tabla de la verdad, tambin lo son. Las salidas que
corresponden con los minterms se conectan directamente a las entradas de las NAND.
Ejercicio 5.5. Disear un sumador completo de un bit utilizando el decodificador 74138
y compuertas.
Ejercicio 5.6. Realizar un bloque decodificador que tenga 26 salidas activas en bajo,
las entradas activas en alto y un enable activo en bajo; utilizando para ello, solamente,
chips 74139.
Ejercicio 5.7. Realizar una expansin de 6 entradas a 64 salidas con el decodificador
74154.
205
PRCTICA DE LABORATORIO #4
206
DESARROLLO:
1. Realizar el montaje de un circuito con tres dgitos 7 segmentos que muestre los
valores comprendidos entre 0 y 999. En el circuito no se deben visualizar los
ceros que estn a la izquierda (ceros no significativos). Nota: El diseo es libre
Ud. debe tratar de obtener la mejor minimizacin del circuito digital.
+VCC
15
10
11
12
13
14
G
+VCC
207
S?
LT
RBI
BI/RBO
6
5
2
6
1
7
7
8
LT
RBI
BI/RBO
8
6
5
2
1
1
7
U?
7448
S?
S?
+VCC
U?
7448
LT
RBI
BI/RBO
6
5
2
6
1
7
7
8
7448
15
10
11
12
13
14
G
U?
15
10
11
12
14
G
13
+VCC
F(A,B,C,D) = m(1,6,9,14)
POST-LABORATORIO.
Describa como funcionan los pines RBI, BI/RBO y LT del 7447 o 7448.
Haga un anlisis de todas las posibles combinaciones que se pueden realizar para
colocar compuertas en la salida de un decodificador, cuando ste ltimo es
utilizado como generador de funciones lgicas.
Investigue una aplicacin donde los tres dgitos puedan manejarse con punto
decimal flotante, de forma tal que pueda ser usado como "autoescala".
El montaje nmero uno tambin se puede realizar con un solo convertidor 7448
o 7447. Explique como se implementa y haga el plano completo.
MONTAJES ALTERNATIVOS:
1. Disear con visualizadores 7 segmentos un display de dos dgitos que muestre en
cdigo hexadecimal los valores binarios de la entrada.
3. Implementar un circuito digital, con dos salidas, que seale por una de ellas cuando
un dato de entrada binario de cuatro bits sea divisible por cuatro y en la otra, los
nmeros divisibles por tres. Disear el circuito con decodificadores.
208
4. Disear, con decodificadores 74138, 74139 o 74154 un restador de dos bits con
signo. Este ltimo se puede visualizar con un diodo led y el resultado con display 7
segmentos.
BIBLIOGRAFA.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- GAJSKI, Daniel D. (1997). Principios de diseo digital. Madrid: Prentice Hall Iberia. S/f. p.488.
Principles of digital design. Traducido por: Alberto Prieto Espinosa.
- LLORIS, Antonio. PRIETO, Alberto. (1996). Diseo lgico. Madrid: McGraw Hill. S/f. p.403.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras. Mxico:
Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design fundamentals.
Traducido por: Teresa Sanz Falcn.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
-
209
5.2 Codificadores.
Son circuitos integrados digitales combinacionales que poseen 2n lneas de
entrada y n lneas de salida; realizan la operacin contraria a los decodificadores. Las
lneas de entrada y salida pueden ser tambin activas en los dos niveles: alto o bajo. El
circuito codificador responde de forma tal que coloca un cdigo binario en la salida
cuando una de sus entradas se encuentra activa. En la figura 5.13 se puede observar
un bloque codificador genrico con 2n entradas y n salidas. La figura 5.14 muestra un
circuito codificador y su respectiva tabla de la verdad, diseado con compuertas, el
codificador posee 4 entradas y 2 salidas activas en alto. Las ecuaciones son:
O0 = X 3 X 2 X 1 X 0 + X 3 X 2 X 1 X 0
O1 = X 3 X 2 X 1 X 0 + X 3 X 2 X 1 X 0
Tabla 5.1
X3 X2 X1 X0
codificador
2n
n
X0
C
O
D
I
F
I
C
A
D
O
R
X1
X2
.
.
.
.
.
.
.
X3
O0
O1
O n-1
O1 O0
X3
.
.
.
.
.
X2
O0
X1
X0
O1
X2n-1
El circuito de la figura 5.14 tiene la desventaja de no admitir mas de una entrada activa
porque el cdigo de salida ser de condiciones inesperadas. Por ejemplo, si X3 y X2
estn en alto al mismo tiempo y X1 = X0 = 0, entonces, se genera la salida O1 O0 = 0 0
lo cual no era de esperarse. Por los motivos antes expuestos, este tipo de codificador
no posee aplicaciones prcticas y en su lugar se utiliza el codificador con prioridad.
210
evitar
el
inconveniente
presentado
en
los
codificadores
citados
entradas. En la tabla 5.2 se pueden apreciar los valores irrelevantes (d) en las entradas
(X3 X2 X1 X0) menos significativas, la habilitacin de grupo en la entrada (EI), las lneas
de salida (O1 O0) y el sealizador de grupo (SG), que indica si hay entrada activa.
Tabla 5.2. Codificador de prioridad
EI
X3 X2 X1 X0
O1
O0
SG
O1
O0
X3 X2
X3 X2
X1 X0
00
01
11
00
0
01
1
11
10
1
1
1
1
1
1
12
13
15
14
X1 X 0
10
1
1
1
X3
00
01
01
11
11
10
10
12
13
15
14
11
X2
211
X3
10
00
X2 .X1
11
10
La entrada EI=1 es comn para todos los cdigos; al cambiar a cero se desactivan
todas las salidas, por lo tanto, se puede implementar con AND para cada salida. De la
tabla 5.x y los mapas K se obtiene las funciones: O0 = EI .( X 2 . X 1 + X 3 ) , O1 = EI .( X 2 + X 3 )
y SG = EI .( X 3 + X 2 + X 1 + X 0 ) las cuales representan el circuito de compuertas para un
codificador de prioridad.
entrada (EI) e
212
5.2.1.1
74147
74148
FUNCIN
ENTRADAS
SALIDAS
CONTROL
Convierte cdigo
9 entradas activas
4 lneas de
No tiene lnea
Decimal a BCD.
En nivel bajo.
Salidas activas
De control para
En bajo.
Las E/S.
Convierte cdigo
8 entradas activas
3 lneas de
Tiene 3 lneas
Octal a Binario.
En nivel bajo.
Salidas activas
De control para
En bajo.
Las E/S.
Codificador
Decimal
BCD
Codificador
Octal
Binario
X1
X0
X1
X2
X3
X4
X5
X6
X7
X2
X3
X4
X5
X6
X7
7
4
1
4
7
O0
O1
O2
O3
X8
EI
X9
O0
7
4
1
4
8
O1
O2
EO
GS
213
1
1
0
d
d
d
d
d
d
d
1
1
1
0
d
d
d
d
d
d
1 1
1 1
1 1
1 1
0 1
d 0
d d
d d
d d
d d
1
1
1
1
1
1
0
d
d
d
1
1
1
1
1
1
1
0
d
d
1
1
1
1
1
1
1
1
0
d
1
1
1
1
1
1
1
1
1
0
O0 O1 O2 O3
1
1
1
1
1
1
1
1
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
1
0
1
0
1
0
1
0
1
0
EI
X0 X 1 X 2 X 3 X 4 X 5 X 6 X 7
1
0
0
0
0
0
0
0
0
0
d
1
0
d
d
d
d
d
d
d
d
1
1
0
d
d
d
d
d
d
d
1
1
1
0
d
d
d
d
d
d
1
1
1
1
0
d
d
d
d
d d
1 1
1 1
1 1
1 1
1 1
0 1
d
0
d d
d d
d d
1 1
1 1
1 1
1 1
1 1
1 1
1 1
0 1
d 0
O2 O1 O0
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
GS
1
1
1
0
1
0
1
0
1
0
EO
1
1
0
0
0
0
0
0
0
0
1
0
1
1
1
1
1
1
1
1
Cuando la entrada de habilitacin EI del chip 74148 est en nivel alto, todas las lneas
de entradas (X0,....,X7) son indiferentes, las salidas se desactivan, la lnea de salida
Enable Output EO se coloca en alto y el Sealizador de Grupos GS tambin se
desactiva. Esta condicin es equivalente a la deshabilitacin del circuito integrado; sin
embargo, no se debe confundir con la condicin de salida para el cero (tercera fila de la
tabla del 74148) ni con la condicin cuando todas las entradas estn desactivadas
(segunda fila de la tabla). Estas tres condiciones estn diferenciadas por los valores de
las lneas de salida EO y GS. Estas ltimas son complementarias, el Enable Output es
cero solo cuando no hay entrada activa; tambin, el GS es cero cuando hay alguna
entrada activa en el codificador.
En el ejemplo de la figura 5.19 se muestra un diagrama que corresponde a una
aplicacin de un teclado lineal hexadecimal realizado con expansin de dos
codificadores 74148. Este circuito detecta cuando ha sido pulsada una o ms teclas y la
convierte en su correspondiente cdigo binario de cuatro bits. Al presionar
simultneamente ms de una tecla, entonces aparece en la salida (O0, O1, O2, O3), la
combinacin binaria de la tecla ms significativa del cdigo hexadecimal entrante. La
lnea de salida (T_P) indica, con un uno, el momento cuando se presiona alguna tecla.
Ejercicio 5.8. Construir un convertidor de cdigo decimal a BCD de cuatro bits.
Solucin: En la figura 5.20 se detalla el circuito convertidor Decimal - BCD. El cdigo
de salida est complementado a uno, por lo cual, es necesario colocar inversores para
214
obtener el verdadero valor binario. El cero, en binario invertido, se obtiene cuando todos
los DIP-SW estn abiertos.
Codificador
Octal
Binario
X0
O0
X1
7
4
1
4
8
X2
X3
X4
X5
X6
X7
16 pulsadores
0
4
8
C
1
5
9
D
2
6
A
E
3
7
B
F
O0
O1
O2
O1
EO
O2
GS
EI
O3
Codificador
Octal
Binario
Teclado Lineal
Hexadecimal
X0
O0
X1
7
4
1
4
8
X2
X3
X4
X5
X6
X7
O1
O2
Tecla
Presionada
EO
T_P
GS
EI
+5 V
9x
1K
74147
X1
X2
X3
X4
X5
X6
X7
X8
X9
A
B
C
D
DipSW9
Figura 5.20. Circuito que convierte cdigo Decimal a BCD de 4 bits utilizando 74147.
215
5.3 Multiplexores.
Es un circuito combinacional que selecciona una lnea de entrada de datos y la
coloca en la salida, Posee 2n lneas de entrada de datos y n lneas de seleccin. Cada
lnea de entrada es conmutada hacia la salida por intermedio de las lneas de seleccin,
formando stas ltimas una combinacin binaria que determinarn cual lnea de entrada
(Ir), equivalente en decimal, le corresponder colocarse en la salida (F) del multiplexor
(MUX).
La frmula que identifica a un MUX es: F = I r .mr donde r es igual al valor
decimal de (Sn-1.Sn-2........S2.S1.S0)2 y mr el smbolo correspondiente. Los multiplexores
se conocen tambin como selectores de datos y en la figura 5.21, se puede apreciar el
multiplexor genrico, descrito anteriormente. Tambin, se puede ver en la figura 5.22,
un MUX de cuatro entradas, dos lneas de seleccin y un enable activo en bajo
realizado con compuertas digitales. Las compuertas AND de cuatro entradas poseen
una lnea de habilitacin comn, activada por la salida de la compuerta NOT (c1); sta
hace que la lnea sea activa en bajo. Luego, las lneas S1 y S0 seleccionan y activan
una de las cuatro AND; la compuerta, AND, seleccionada dejar pasar hacia las
compuertas OR el valor de su respectiva entrada Ir. Por lo cual, F tomar este valor
lgico de la entrada (F=Ir). La funcin que describe el comportamiento es:
F = E [ I 3 (S1 S 0 ) + I 2 (S1 S 0 ) + I1 (S 1 S 0 ) + I 0 ( S 1 S 0 )]
MUX
I0
M
U
L
T
I
P
L
E
X
O
R
I1
DATOS DE
ENTRADA
S1
I2 - 1
Sn-1
. . . . .
(2 )
I2
I1
F
I2
I3
S0
I0
Ir
. . . .
c1
(n) LNEAS DE
SELECCIN
S1
S0
DATO 1
DATO 2
DATO 0
I0
M
U
X
I1
I2
I3
S1
F0
F
S0
A
B
SELECTOR
I0
M
U
X
I1
I2
I3
S1
F1
F
S0
I0
M
U
X
I1
I2
I3
S1
F2
F
S0
I0
I1
I2
I3
M
U
X
S1
F3
F
S0
Las dos lneas del selector (A y B) determinan cual palabra de cuatro bits (Dato 0,
Dato 1, Dato 2 o Dato 3) va hacia las salidas (F0, F1, F2 y F3).
217
F0
F1
F2
Dato 0
Dato 1
Dato 2
Dato 3
F3
combinacin paralela que hay a la entrada del multiplexor. En la figura 5.24 se muestra
un circuito de este tipo que convierte ocho lneas de entrada paralela en 256 formas
posibles de ondas cuadradas que salen por la lnea de salida F del multiplexor.
8
B1
I0
B2
I1
B3
I2
B4
I3
B5
I4
B6
I5
B7
I6
B8
I7
M
U
L
T
I
P
L
E
X
O
R
E
s2
s1
Diagramas de tiempo
F
Reloj
CLK
Entradas
B 0=0
B1=1
B 2=1
B3=0
B4 =1
B5=0
B6 =0
B7=1
CLK
Q1
.....
.....
F
s0
Entradas
Q2
Q0
CONTADOR
BINARIO
B 0=1
B1=1
B 2=0
B3=1
B4 =0
B5=0
B6 =1
B7=0
.....
.....
218
El contador binario cclico que se coloca en las lneas de seleccin, debe ir desde cero
hasta siete; la figura 5.24 posee dos ejemplos de formas de ondas cuadradas que se
obtienen al realizar los cambios correspondientes en las lneas de entrada Bi.
5.3.1.3 Circuitos integrados multiplexores MSI.
Los multiplexores vienen encapsulados en chips con distintas configuraciones de
lneas de entradas, y lneas de seleccin. Las familias TTL y CMOS poseen varios tipos
de multiplexores que van desde 2 hasta 16 lneas de entrada; a continuacin se indican
las caractersticas de los circuitos integrados ms utilizados, ver tabla 5.6 y figura 5.25.
Nmero
TTL y CMOS
N de
Lneas de
Lneas de
(Funcin)
entradas
Seleccin
Habilitacin
74LS157
74HC157
4 Multiplexores
2 C/U
4 Multiplexores
2 C/U
2 Multiplexores
4 C/U
1 Multiplexor
1 Multiplexor
74157
74LS158
74158
74LS153
74HC153
1 Lnea
comn
1 Lnea
comn
1 Lnea comn
1 Lnea comn
2 lneas
2 lneas
comunes
independientes
16
74153
74LS151
74HC151
74151
74150
1 comn; coloca
74LS251
74HC251
1 Multiplexor
74251
Impedancia
74LS253
74HC253
2 Multiplexores
4 C/U
74253
74LS257
74HC257
74257
4 Multiplexores
2 C/U
2 lneas
comunes
1 Lnea
comn
1 activa en alto
1 activa en alto
1 activa en bajo
1 activa en bajo
1 activa en alto
1 activa en bajo
2 independientes;
coloca las salidas
1 activa en alto
el alta Impedancia
1 comn; coloca
las salidas el alta
Impedancia
219
Salidas
I1D
I0A
I1C
I1B
FB
I0B
I2A
I3A
E A S 1 S0
FA
S
I3
I2
I3B
I5
I3
S 1 S0
I0B
I7
I8
I5
I10
I9
I11
I12
FB
I13
I7
EB
I6
I4
I6
I2B
I0A
I1
I2
I1B
I1A
I1
I4
FA
FC
I0C
I0
I0
I1A
FD
I0D
MUX
74150
MUX
74151
MUX
74153
MUX
74157
I14
I15
E
S2
S1
S0
E
S 3 S2 S1 S 0
220
MUX
R
I0
I1
7
4
1
5
1
I2
I3
I4
I5
I6
F(A, B, C)
F
I7
E
S2
S1
S0
A B C
221
MUX
I0
I1
I2
I3
I4
I5
I6
I7
I8
I9
I10
I11
I12
I13
7
4
1
5
0
g(w, x, y, z)
W
I14
I15
E
S 3 S2 S 1 S 0
w x y z
z
w 000
0 1
1
001
011
010
110
111
101
100
1 1 1 0 0 0 1
1 1 0 0 1 0 1 0
0
11
10
14
15
13
12
III. A cada una de las entradas del multiplexor se le asignan las combinaciones
formadas por las variables restantes de la funcin (las menos significativas). En
el ejercicio dado deben ser las letras x y z.
I0 = x. y. z
I1 = x. y. z
I 2 = x. y.z
I 3 = x . y .z
I 4 = x. y.z
I 5 = x . y .z
I6 = x. y. z
I7 = x. y.z
IV. La variable que entra por las lneas de datos del multiplexor puede presentar
cuatro alternativas para su conexin:
1. I i = 0 ; Si las dos celdas correspondientes a la variable ms significativa
son ceros la entrada debe conectarse a tierra o GND.
2. I i = 1 ; Si las dos celdas correspondientes a la variable ms significativa
son unos; entonces la entrada debe conectarse al +Vcc.
3. I i = w ; Esto sucede cuando cada valor de celda del mapa K posee el
mismo nivel lgico que los estados asignados a la variable que entra por
datos. En la figura 5.28 el valor de la celda 5 y 13 es cero lgico y uno
lgico respectivamente. Estos son los mismos estados asignados a la
223
variable w (cero y uno lgico); por lo tanto esa entrada ser igual a la
variable asignada por la entrada de datos.
4. I i = w ; Esto sucede cuando cada valor de celda del mapa K posee el
nivel lgico contrario a los estados asignados en la variable que entra por
datos. En la figura 5.28 el valor de la celda 3 y 11 es uno lgico y cero
lgico respectivamente. Estos estados asignados a la variable w (cero y
uno lgico) son contrarios; por lo tanto esa entrada ser igual al
complemento de la variable asignada por la entrada de datos. El circuito
resultante se muestra en la figura 5.29.
MUX
R
I0
I1
7
4
1
5
1
I2
I3
I4
I5
I6
g(w, x, y, z)
F
I7
E
S2
S1
S0
x y z
224
I 1 = w + x;
I 2 = x;
I3 = w x
w+x
x
y
w
00
00
1
1
0
1
01
11
01
0
12
10
I0
11
1
0
1
1
13
I1
1
0
0
1
15
11
I3
w + x
10
1
0
1
0
MUX/2
w
x
I0A
I1A
14
I2A
10
I3A
7
4
1
5 FA
3
g(w,x,y,z)
EA S1 S0
I2
y z
w+x
Figura 5.30. Circuito de compuertas para introducir dos variables por las lneas de datos.
(0,1, 4, 7, 9, 14, 16, 18, 21, 22, 29, 31) + d (5, 12, 13) con un solo multiplexor
indiferente 12 se pueden igualar las entradas I4 e I1. La figura 5.31 presenta la solucin
a este ejercicio.
225
C
A
B
00
+5V
E
000
001
011
010
1 1 0 1
0
01
0 1 0 0
8
11
11
10
1 0 0 1
24
0 0 0
25
16
I0
17
I1
27
19
I3
I2
110
10
26
18
111
101
0 1 x 1
6
1 0 x
14
30
15
13
1 1 0
31
29
1 0 1 0
22
I6
23
I7
21
I5
I0=I2= B
100
I4
MUX
A B
R
I1=I4= A
I0
I1
12
28
20
I3=0
I2
I5=1
I3
I6= A o
+B
I4
I7= A o
+B
I5
I6
F (A, B, C, D, E)
W
I7
EN
S2
S1
S0
C D E
Figura 5.31. Solucin del ejercicio 5.11 con el chip 74151 y compuertas.
Ejercicio 5.16. Obtener las dos funciones en forma de Maxterms y minterms del
convertidor de datos paralelo serial de la figura 5.24.
226
Ejercicio 5.17. Dadas cuatro palabras A, B, C y D de cuatro bits cada una, seleccionar
una sola y colocarla en la salida Z. A continuacin se muestra el diagrama.
A3 A2 A1 A0
B 3 B2 B 1 B 0
C3 C2 C1 C0
D 3 D2 D 1 D 0
4
Circuito
Digital
Selector
Z3 Z2 Z1 Z0
Ejercicio 5.18. Generar la funcin dada en la tabla con el multiplexor 74151. colocar
dos variables por la entrada de datos.
n
A B C D E
A B C D E
0 0 0 0 0
16
1 0 0 0 0
0 0 0 0 1
17
1 0 0 0 1
0 0 0 1 0
18
1 0 0 1 0
0 0 0 1 1
19
1 0 0 1 1
0 0 1 0 0
20
1 0 1 0 0
0 0 1 0 1
21
1 0 1 0 1
0 0 1 1 0
22
1 0 1 1 0
0 0 1 1 1
23
1 0 1 1 1
0 1 0 0 0
24
1 1 0 0 0
0 1 0 0 1
25
1 1 0 0 1
10
0 1 0 1 0
26
1 1 0 1 0
11
0 1 0 1 1
27
1 1 0 1 1
12
0 1 1 0 0
28
1 1 1 0 0
13
0 1 1 0 1
29
1 1 1 0 1
14
0 1 1 1 0
30
1 1 1 1 0
15
0 1 1 1 1
31
1 1 1 1 1
227
PRCTICA DE LABORATORIO #5
INTRODUCCIN: Entre los usos que tienen los codificadores de prioridad, en los
circuitos digitales combinacionales, se encuentran los controladores de interrupciones y
codificadores de teclados octales, decimales y hexadecimales. Esta prctica de
laboratorio est elaborada para realizar un codificador de teclado decimal y un
controlador de interrupciones de cuatro entradas. El primero debe ser realizado con el
chip 74147 y el segundo puede realizar con compuertas o cualquier circuito integrado
codificador. Se recomienda para esta prctica repasar la unidad 5.2, utilizar un manual
TTL y consultar la bibliografa al final de esta gua.
DESARROLLO:
1. Realizar el diseo de un teclado decimal que seale en display 7 segmentos el
valor de la tecla presionada desde cero hasta nueve. Este ltimo debe permanecer
apagado mientras no se presione ninguna tecla. El teclado debe funcionar de forma
que al presionar dos o ms teclas el circuito muestre el mayor valor. A continuacin
se muestra el diagrama en bloques del circuito que puede servir de modelo en este
montaje.
Teclado
1 2 3
4 5 6
7 8 9
0
Codificador
BCD
7 seg
b
g
c
d
Control de
prioridad de
interrupcin
INT P
INT Q
Codificacin
binaria
de la
Interrupcin
229
POST-LABORATORIO.
MANUALES.
-
230
PRCTICA DE LABORATORIO #6
231
DESARROLLO:
1. Implementar en Protoboard un circuito multiplexor-demultiplexor (MUXDEMUX) de
ocho bits utilizando multiplexores y decodificadores; visualizar la entrada paralela
del multiplexor con diodos leds y la salida paralela DEMUX tambin. Al encender
cualquier led en la entrada tambin debe encender l (los) correspondientes a la
salida. Se debe colocar a la entrada CLK del contador un generador de onda
cuadrada (generador de funciones) o un circuito oscilador astable TTL.
Led's de
entrada
Led's de
salida
MUX
CLK
Contador
binario
Lnea
serial
DEMUX
Lneas de
control
232
2. Disear e implementar un circuito convertidor de cdigo de tres bits con dos chips
multiplexores 74153. El circuito debe tener una seal de control R que, en uno
lgico, el circuito cambie de binario al cdigo descrito en la tabla y de esta ltima a
binario si la seal de control es cero lgico. Sealizar la salida del circuito con
diodos leds.
X2
X1
X0
f2
f1
f0
X2
X1
X0
f2
f1
f0
POST-LABORATORIO.
233
MONTAJES ALTERNATIVOS:
1. Realizar el montaje de un circuito Multiplexor donde se visualicen cuatro dgitos en
displays 7 segmentos utilizando un solo circuito integrado convertidor de cdigo. El
diseo debe mostrar valores en unidades (U), decenas (D), centenas (C) y unidades
de mil (UM) desde 0 hasta 9999. Los valores numricos deben ser introducidos
al circuito mediante DIP_SW; adems de ello, los ceros a la izquierda no deben
mostrarse en los displays.
UM
Convertidor
C
UM
Multiplexor
BCD
7 seg
Buffer
Buffer
c
d
c
d
c
d
Buffer
c
d
Buffer
U
Control
de
barrido
CLK
Contador
Binario
234
BIBLIOGRAFA.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- GAJSKI, Daniel D. (1997). Principios de diseo digital. Madrid: Prentice Hall Iberia. S/f. p.488.
Principles of digital design. Traducido por: Alberto Prieto Espinosa.
- LLORIS, Antonio. PRIETO, Alberto. (1996). Diseo lgico. Madrid: McGraw Hill. S/f. p.403.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras. Mxico:
Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design fundamentals.
Traducido por: Teresa Sanz Falcn.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
-
235
resuelve en la figura 5.33, donde se agrega un bit de acarreo en la entrada del circuito
de forma que pueda ser utilizado para realizar expansiones de sumadores digitales con
varios bloques de un solo bit acoplados en serie o en cascada.
A B C0 S
A +
B
C0 S
Operacin Suma
0 0 0 0
0 1 0 1
1 0 0 1
1 1 1 0
Tabla de la verdad
C0 = A.B
S=A+B
Simplificacin
A
A
C0
S
Bloque Semisumador
C0
B
S
Circuito de compuertas
236
Cj
B
S
C j-1
Bloque Sumador
Cj =
(3,5,6,7)
m
S=
(1,2,4,7)
m
Lista de minterms
A
B
Cj-1
B Cj-1 Cj
A
B
Cj-1
B.Cj-1
A.B
01
11
00
0
0
1
1
A.Cj-1
10
16 4
2
13 17 15
Tabla de la verdad
(A + B).C j-1
(A + B).C j-1
00
01
11
10
12
14
11
17
S = (A
B)
Cj-1
A
7408
7432
Cj
7432
7408
Cj-1
7486
7486
Circuito de compuertas
C0 B0 A0
B1 A1
B2 A2
C1
C2
S0
S1
S2
C3
C0
B0
B1
A0
A1
S0
S1
C2
tiempo
Figura 5.34. Sumador de tres bits con diagrama de tiempo para las salidas S0, S1 y C2.
El sumador serie de tres bits posee dos datos de entrada de tres bits cada uno
A2,A1,A0 y B2,B1,B0 ms el acarreo de entrada C0 que es el bit menos significativo. La
salida del sumador debe tener cuatro bits: los bits de resultado S2,S1,S0 y el bit de
acarreo de salida C3 el cual es ms significativo. En la figura 5.34 se observa el
sumador de tres bits formado mediante el acoplamiento en serie de tres bloques
individuales. La desventaja de este circuito se puede apreciar en el diagrama de tiempo,
que por razones de espacio, se realiza para dos bits con acarreo de entrada; all se
observa que el retardo t = aparece en la salida S0 duplicndose para la salida S1 y
C2 respectivamente. En estos bloques se asume que los tiempos de propagacin de las
dos salidas Si y Ci+1 son iguales, cuestin sta que no ocurre en la realidad; no
obstante, las diferencia de retardo que existen entre Si y Ci+1 son muy pequeas y
pueden ser despreciadas. Los sumadores serie no son recomendados para sistemas
donde se realicen operaciones aritmticas de alta velocidad.
238
01
0
0
(A0 + B 0).C0
(A0 + B 0).C0
A0
B
C 0 0 00
10
12
17
11
S0 = (A0
A0
11
A0
B
C0 0 00
14
A0.B0
01
0
0
1
1
B0)
C0
11
10
16 4
2
13 17 15
(A0 + B0).C0
7408
B0
C1
7432
7486
M0
7408
C0
S0
7486
Los acarreos de un circuito sumador paralelo de cuatro bits se obtienen partiendo del
bloque sencillo de la figura 5.35; a partir de ste se puede desarrollar la siguiente
ecuacin recursiva:
C1 = K 0 + M 0 C 0
C1 = A0 B0 + ( A0 B0 ) C 0
Ec. 5.1
C 2 = K 1 + M 1 C1
C 2 = K 1 + M 1 ( K 0 + M 0 C 0 ) = K 1 + M 1 K 0 + M 1M 0 C 0
239
C 2 = A1 B1 + ( A1 B1 ) A0 B 0 + ( A1 B1 )( A0 B0 ) C 0
C 3 = K 2 + M 2C 2
C 3 = K 2 + M 2 ( K 1 + M 1 K 0 + M 1 M 0 C 0 ) = K 2 + M 2 K 1 + M 2 M 1 K 0 + M 2 M 1M 0 C 0
C 3 = A2 B 2 + ( A2 B2 ) A1 B1 + ( A2 B2 )( A1 B1 ) A0 B 0 + ( A2 B2 )( A1 B1 )( A0 B 0 ) C 0
C 4 = K 3 + M 3 C3
C 4 = K 3 + M 3 (K 2 + M 2 K 1 + M 2 M 1 K 0 + M 2 M 1M 0 C 0 )
C 4 = K 3 + M 3 K 2 + M 3 M 2 K 1 + M 3 M 2 M 1 K 0 + M 3 M 2 M 1 M 0C 0
C 4 = A3 B 3 + ( A3 B 3 ) A2 B 2 + ( A3 B 3 )( A2 B 2 )( A1 B1 ) A 0 B 0 + ( A3 B 3 )( A2 B 2 )( A1 B1 )( A0 B 0 )C 0
.
.
.
C n = K n1 + M n 1C n1
Ec. 5.2
C n = K n 1 + M n 1 K n 2 + + M n 1 M n 2 M 2 K 1 + M n 1 M n 2 M 2 M 1 K 0 + M n 1 M n 2 M 1 M 0 C 0
240
C0
C0
S0
C1
A0
B0
M0
K0
S1
C1
C2
A1
C0
C0
A0
B0
B1
A2
B2
S2
C2
A2
B2
M2
M1
C3
K2
C2
S2
C3
B3
M3
K3
C3
S3
S3
A3
M2
K2
C3
B3
C1
K1
C2
A3
K1
S1
A1
M1
M0
K0
C1
B1
S0
C4
Sumadores de un bit
M3
K3
C4
Figura 5.36. Diagrama en bloques y circuito sumador de cuatro bits paralelo con CLA.
El circuito CLA de la figura 5.36 tiene dos niveles de propagacin de tiempo y los
sumadores de un bit tambin poseen dos niveles; por lo que el acoplamiento de ellos
dos, tendrn un retardo total de cuatro niveles. Por otra parte, si cada nivel de retardo
es aproximadamente 10 ns (para compuertas TTL Estndar), entonces el tiempo de
propagacin total ser de 40 ns. Este retardo de tiempo se mantiene igual para una
mayor integracin de compuertas por ejemplo, cinco, seis, siete u ocho lneas de
entrada por cada dato; sin embargo, el circuito sumador serie de la figura 5.37 tiene
ocho niveles de retardo de compuertas (4x2 = 8) en la propagacin de los acarreos de
entrada y salida, Cj y Cj+4 respectivamente. El retardo total es de 70 ns si no se toma en
cuenta la propagacin de la ltima compuerta del acarreo C4. Si es necesario aumentar
la cantidad de bits en los dos sumandos, la consecuencia ser un retardo de 20 ns por
cada bloque que se agregue.
241
C0
A0
S0
B0
C0
A0
B0
S0
C1
C1
C1
A1
B1
B2
A1
S1
B1
C2
C2
A2
S1
Cuatro niveles
de retardo con
dos
compuertas
cada uno
S2
C3
C2
A2
C3
A3
B3
S3
S2
B2
C4
C4
Diagrama en bloques
C3
A3
S3
B3
C4
Existen tambin sumadores paralelos con acarreo anticipado (CLA) con tcnicas
de paralelismo doble en los CLA que son utilizados cuando es necesario disear un
sumador con capacidad de 8, 16, 32 y 64 bits. El libro de Principios de diseo digital de
Daniel D. Gajski tiene los fundamentos tericos para realizar este tipo de acoplamiento.
242
A3
A2
A1
A0
B3
B2
B1
7483
C4
B0
C0
S3
S2
S1
S0
243
ste posee
P2
G2
Cn
Cn+x
C n+y
74182
G1
C n+z
CLA de 4 bits
P1
G0
P0
G3
P3
244
equivale a sumar tres en el dato BCD que entra por B. La figura 5.40 muestra este
circuito con entradas BCD igual a N3N2N1N0.
+5V
A3
A2
A1
A0
N3
N2
N1
N0
B3
B2
B1
B0
7483
C4
C0
S3
S2
S1
S0
X3
X2
X1
X0
A3
A2
A1
A0
B3
B2
B1
7483
C4
B0
C0
S3
S2
S1
S0
X3
X2
X1
X0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
245
La salida del circuito de la figura 5.41 debe ser tomada desde C4 como bit ms
significativo del cdigo BCD
significativo BCD. De este modo, la seal N es alta solo cuando X3 y X2 son uno lgico
cuando respectivamente X3 y X1, tambin lo son; las combinaciones diferentes a stas
indican que la entrada est en el rango de 0 a 9 por lo que N es baja y por lo tanto no se
suma el factor de correccin seis al dato de entrada.
Y3
X3
X2
X1
X0
A3
A2
A1
A0
Y2
Y1
+5V
B3
B2
B1
7483
C4
Y0
B0
C0
S3
S2
S1
S0
S = X-Y = X + Y+1
Restador de 4 bits
246
S3S2S1S0
pueden
Entradas: X3X2X1X0
C4
S3S2S1S0
Y3Y2Y1Y0
X Y
X <Y
Resultado negativo en
complemento a dos
del
cambio
de
signo.
La
frmula
aplicada
es
la
siguiente:
Z3
Z2
Z1
Z0
C
A3
A2
A1
A0
B3
B2
B1
7483
C4
B0
C=0
No complementa
C=1
Complementa
C0
S3
S2
S1
S0
247
Y3
X3
X2
X1
X0
A3
A2
A1
A0
Y2
Y1
Y0
op
Sw
B3
B2
B1
B0
+5V
7483
C4
C0
S3
A3
A2
A1
A0
S2
B3
S1
B2
B1
7483
C4
S0
B0
S2
S1
op
C4
SUMA
SUMA
RESTA
RESTA
C0
S3
Operacin
S0
Funcin
No
Complementa
No
complementa
Complementa
No
complementa
Figura 5.44. Sumador restador de cuatro bits con correccin de complemento a dos.
El Sw, se abre para que op tenga un nivel alto; cuando C4, del primer sumador, tiene un
nivel bajo, Q se coloca en alto indicando que X<Y, por lo que el resultado, de la resta
del primer 7483 ser negativo y estar complementado a dos. El segundo chip 7483 se
encarga de complementar
normal.
La figura 5.45 muestra un circuito sumador de 12 bits con tres 7483 acoplados
en cascada; donde el acarreo de salida C4 de un chip se une con el acarreo de entrada
C0 del siguiente. La salida posee 12 bits (Z11 . . . . .Z0) ms el acarreo C12. Las entradas
del sumador son: (M11 . . . . . M0) y (N11 . . . . . N0) respectivamente.
M12 M 11 M9
M8
N11 N 10 N9
N8
M7
M6
M5
M4
N7
N6
N5
N4
M3
M2
M1
M0
N3
N2
N1
N0
A3
A0
B3
B0
A3
A2
A1
A0
B3
B2
B1
B0
A3
A2
A1
A0
B3
B2
B1
B0
C0
C4
C0
C4
A2
A1
B2
B1
7483
C4
7483
C12
7483
C0
C0
S3
S2
S1
S0
S3
S2
S1
S0
S3
S2
S1
S0
Z11
Z10
Z9
Z8
Z7
Z6
Z5
Z4
Z3
Z2
Z1
Z0
Z=M+N
Figura 5.45. Sumador de 12 bits con tres 7483 acoplados en cascada.
B2 A2
C1
C6
S2
P
C10
P2
G2
Cn
Cn+x
Cn+y
P2
Cn+z
G0
P0
C1
A0 B0 C0
G2
C5
Cn
Cn+x
Cn+y
74182
P2
Cn+z
P3
P1
S3
A3 B3 C 3
G0
P0
G2
A5 B5 C 5
A4 B4 C4
C8
C9
Cn
Cn+x
Cn+y
74182
G1
P2
Cn+z
G2
P3
P1
S7
C0
G1
P1
Cn
C4
Cn+x
74182
P0
G3
C13
Cn
Cn+x
Cn+y
G
Cn+z
CLA de 4 bits
G3
P3
S8
C8
Cn+y
P1
P0
S11
A11 B11 C11
G0
P3
S12
S13
A13 B13 C13
G3
S15
A15 B15 C15
C12
G
Cn+z
CLA de 4 bits
G0
A8 B8 C 8
A9 B9 C9
G2
P0
S9
A7 B7 C
7
P2
G0
C12
74182
G1
CLA de 4 bits
G3
S4
S5
B14 A14
CLA de 4 bits
G3
S0
S1
C14
S14
C4
G1
CLA de 4 bits
P1
C2
74182
G1
B10 A10
S10
P
C0
A1 B1
B6 A6
S6
P3
Figura 5.46. Sumador de 16 bits con dos niveles CLA utilizando cinco 74182 y compuertas.
La figura 5.46 muestra una expansin de 16 bits, con la tcnica de acarreo anticipado
utilizando para ello cinco chips 74182, compuertas AND y OR-exclusivas.
249
El circuito tiene dos niveles de lgica en el CLA, sin embargo, no posee acarreo de
salida C16; ste ltimo puede obtenerse colocando otro nivel CLA con un circuito
integrado 74182. La ventaja de este circuito es la velocidad con que se ejecutan las
operaciones aritmticas.
Ejercicio 5.18. Disee con el 7483 un sumador de dos datos BCD de cuatro bits cada
uno; el resultado debe estar expresado en BCD natural.
Ejercicio 5.19. Disee con el 7483 un comparador de dos datos binario A y B de cuatro
bits cada uno; la salida debe tener tres indicaciones A>B, A=B y A<B.
Ejercicio 5.20. Disee con el 7483 un sumador restador de dos datos de ocho bits cada
dato; la salida debe tener el resultado en binario normal e indicar el signo menos con el
encendido de un led.
Ejercicio 5.21. Realizar el esquema de un circuito sumador CLA utilizando el 74182. El
circuito debe sumar datos de 32 bits.
Ejercicio 5.22. Disee con el 7483 un sumador que muestre en displays 7 segmentos
el resultado de la operacin en decimal.
Ejercicio 5.23. Implementar un convertidor de cdigo que convierta datos de cuatro bits
en AIKEN a binario normal.
Ejercicio 5.24. Disee un restador de seis bits; el resultado debe estar en binario
normal y con sealizacin de signo negativo.
250
PRCTICA DE LABORATORIO #7
DESARROLLO:
POST-LABORATORIO.
MONTAJES ALTERNATIVOS:
1. Realizar el montaje de un restador de ocho bits utilizando dos chips 7483.
252
3. Implementar con el 7483 un circuito que pueda complementar a dos un dato entrante
de ocho bits.
4. Disear e implementar con 7483 o 74283 un circuito digital que permita convertir un
cdigo entrante BCD de cinco bits en cdigo binario normal.
BIBLIOGRAFA.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- GAJSKI, Daniel D. (1997). Principios de diseo digital. Madrid: Prentice Hall Iberia. S/f. p.488.
Principles of digital design. Traducido por: Alberto Prieto Espinosa.
- LLORIS, Antonio. PRIETO, Alberto. (1996). Diseo lgico. Madrid: McGraw Hill. S/f. p.403.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras. Mxico:
Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design fundamentals.
Traducido por: Teresa Sanz Falcn.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
-
253
FA=B
FA<B
Resultado
A<B
A=B
A>B
Todas en Hi-Z
Todas en Hi-Z
A1
B1 A0
B0
00
00
01
0
01
11
A1
B1 A0
B0
10
1 1 1
1 1
10
11
4
12
13
15
11
14
10
FA>B
A1
B1 A0
B0
00
01
11
10
00
11
4
01
11
10
01
0
10
12
13
15
14
11
10
12
13
15
14
1
1 1
1 1
FA<B
01
0
00
00
11
10
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
0
0
1
0
0
0
1
1
0
0
1
1
1
0
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
0
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0
11
10
FA=B
Figura 5.47. Tabla de la verdad y mapas K para disear el circuito comparador.
254
A1
fA<B
A0
B1
B0
A1
fA>B
A0
B1
B0
A1
B1
A0
fA=B
B0
255
IA>B
IA=B
IA<B
A Comp. B
fA>B
fA=B
fA<B
A>B
A<B
A=B
A=B
A=B
A=B
A=B
A=B
A3 A2 A1 A0
IA>B
7485
IA=B
IA<B
B3 B2 B1 B0
Comparador de 4 bits
fA>B
fA=B
fA<B
X3
X2
X1
X0
Y3
Y2
Y1
Y0
A3
A2
A1
A0
B3
B2
B1
B0
IA>B
+5
fA>B
X6
X5
X4
Y7
Y6
Y5
A3
A2
A1
A0
B3
B2
B1 B0
fA=B
Comparador de 4 bits
IA<B
fA<B
Y4
7485
IA=B
Comparador de 4 bits
IA<B
X7
IA>B
7485
IA=B
fA>B
fA=B
fA<B
fX>Y
fX=Y
fX<Y
X0
X4
X3
X2
X1
Y4
Y3
Y2
Y1
A3
A2
A1
A0
B3
B2
B1
B0
IA>B
X5
f A=B
X7
X6
Y9
Y8
Y7
Y6
A3
A2
A1
A0
B3
B2
B1
B0
7485
fA<B
A3
A2
fA>B
Y 11 Y10
A1
IA>B
A0
B3
B2
B1
B0
7485
IA=B
IA<B
Comparador de 4 bits
IA<B
X 11 X 10
+5
X8
IA=B
Comparador de 4 bits
fA>B
X9
IA>B
7485
IA=B
IA<B
Y5
Comparador de 4 bits
fA>B
fA=B
f A<B
fX>Y
fX=Y
fX<Y
257
fA=B
f A<B
Jugador A
A3
+5
A2
A1
A0
IA>B
B3
B2
B1
Comparador de 4 bits
f A>B
fA=B
B0
I1A
I0A
7485
IA=B
IA<B
Jugador B
I0B
I1C
I0C
I1D
I0D
74157
Multiplexor cudruple 2--->1
fA<B
I1B
fA
fC
fB
fD
+5
El valor es
15
Sw
j
B
C
D
+5V
LT
BI/RBO
RBI
c.c
b
7
4
4
8
a
b
d
e
f
g
g
e
c
d
punto
decimal
A=B
g
330 OHM x 7
Figura 5.52. Circuito que muestra el ganador en una jugada con 16 valores por jugador.
El circuito multiplexor 74157 selecciona cual de los dos jugadores tiene el valor
mayor menor; esto depende de la posicin de Sw. Si j=0 entonces el valor que se
muestra en el display es el menor de los dos; por el contrario, si j=1 se ver en l siete
segmentos el resultado mayor. Los valores que pueden colocar los jugadores van
desde cero hasta quince; sin embargo, para visualizar esto el led rojo se enciende. Por
otra parte, el led del punto decimal enciende cuando las jugadas son iguales. Cada
jugada puede ser simulada por dos contadores binarios independientes con start / stop
cada uno.
258
N3
M3
A3
M2
A2
M1
A1
N2
N1
+5V
M0
A0
B3
B2
B1
7483
C4
S2
S1
B0
C0
S3
N0
S0
A=C 4
Funcin
fM<N
fM>N
Imposible
fM=N
B
A
E
7
4
1
3
9
O0
O1
f M<N
f M>N
O2
O3
f M=N
Ejercicio 5.25. Implementar un comparador de dos bits por dato X1X0 e Y1Y0 con tres
entradas (IX>Y, IX=Y, IX<Y) para expansin.
Ejercicio 5.26. Disear con el circuito integrado 7485 un sistema digital que compare
tres datos de cuatro bits cada uno.
Ejercicio 5.27. Disear un circuito que muestre el resultado de dos jugadores cuando
lanzan los dados aleatoriamente.
Ejercicio 5.28. Implementar comparadores serie y paralelo de dos datos con la
siguiente cantidad de bits por dato: cinco, seis, diez y veinticuatro.
259
PRCTICA DE LABORATORIO #8
Dato A
Dato B
Dato C
Comparador Digital
AMayor
BMayor
C Mayor
A=B=C
2. Realizar un circuito que compare dos datos de cinco bits cada uno. El diseo se
debe realizar con un solo chip 7485.
POST-LABORATORIO.
MONTAJES ALTERNATIVOS:
261
Jugador B
Jugador C
Comparador y
selector
a
f
AGan
BGan
CGan
Repetir
c
d
BIBLIOGRAFA.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
-
262
X1
X0
Fp
Fi
(1, 2, 4, 7)
) = (0, 3, 5, 6)
Fp ( X 2 , X 1, X 0 ) =
Fi ( X 2 , X 1 , X 0
263
X2
X0
(X2 O+ X1 ) X0
X2
X1
00
0
1
01
0
11
12
11
10
6
X0
14
17
X1
0
Fp
00
01
10
11
12 14
11
X2
X0
17
X0
F p= (X2 O+
0
1
00
01
11
X0
10
10
16
13
15
X1
0
Fi
X1 ) O
+ X0
(X2 O+ X1 ) X0
X2
X1
Fp
X1
(X2 O+ X1 ) X0
X2
00
01
11
16
X2
13 1 5
X0
10
1
10
2
Fi
X1
Fi = (X2 O+
(X2 O+ X1 ) X0
+ X0
X1 ) O
Mapas K Exclusivos
X2
X1
X0
Fp
Fi
C=0
C=1
Funcin Par
Funcin Impar
264
X2
X 2 X1 X0
X 1 X0 BP
X2
X1 X0 BP
Bp
+5
R
X 2 X1 X0
Bp
X 2 X1 X 0
Via de
comunicacin
Gp
Dp
Generador de paridad
Sw 1
Sw 2
Par
Impar
Bp
Par
Impar
R
D1
Detector chequeador
de paridad
+5
Sw2
R
Sw1
Diagramas en bloques
Circuito de
compuertas
R
D1
Generador de
paridad
Detector de
paridad
Figura 5.55. Diagrama en bloques y compuertas del generador y detector de paridad de tres bits.
7
4
1
8
0
C
D
E
F
G
Fp
even
Entradas
Ip
Ii
Salidas
Fp
Fi
1
1
0
0
1
0
0
0
1
1
1
0
1
0
0
1
0
1
Bits: (A, B, C, D, E, F, G, H)
con nivel alto
Suma Par
Suma Impar
Suma Par
odd
Fi
Suma Impar
No importa
No importa
H
Ieven
Ip
Iodd
0
1
1
0
0
1
Tabla de funcionamiento
Ii
Figura 5.56. Descripcin del chip generador y detector de paridad de 9 bits 74180.
265
A
B
C
D
E
F
G
H
7
4
2
8
0
Fp
even
Entradas
Bits: (A, B, C, D, E, F, G, H, I)
con nivel alto
Suma Par
odd
Fi
Suma Impar
Salidas
Fp
Fi
1
0
0
1
Tabla de funcionamiento
base con la diferencia del pin tres que no debe ser conectado en el chasis (Nc: no
conection). A continuacin se muestran algunas aplicaciones y expansiones realizadas
con estos circuitos integrados.
b0
b1
b2
b3
b4
b5
b6
b7
b8
b9
b10
even
odd
A
B
b36
b37
b38
b39
b40
b41
b42
b43
b44
even
odd
b63
b64
b65
b67
b11
b12
b13
b68
b14
b69
b15
b70
b16
b71
b17
b72
b18
b19
b20
b21
b22
b23
b24
b25
b26
even
b45
odd
even
odd
b46
b47
b48
b49
b50
b51
b52
b53
b54
b55
b73
odd
A
B
b56
b57
b27
b58
b28
b59
b29
b60
b30
b61
b31
b62
b32
b33
b34
b35
even
even
even
even
A
odd
b74
b75
b76
b77
b78
b79
b80
b81
B
C
H
even
odd
odd
odd
Figura 5.58. Generador o detector de paridad de 81 bits realizado con el chip 74280.
267
Fp
even
Fi
odd
b0
b1
b2
b3
b4
D
E
Fp
even
4
2
b5
b6
b7
b8
Fi
odd
b0
b1
b2
b3
b4
b5
b6
b7
H
Ieven
A
b9
b10
b11
b12
b13
b14
b15
Fp
even
Fi
odd
b8
b9
B
C
b11
b12
b13
b14
b15
H
Ieven
b16
b17
b17
b18
b18
b19
b19
b20
b20
b21
b21
b22
b23
b22
b23
b24
even
Fi
odd
Acoplamiento en cascada
con el 74280
Ieven
even
odd
Iodd
b16
Fp
Fi
odd
Iodd
b10
Fp
even
even
odd
Iodd
+5
Acoplamiento en cascada
con el 74180
Figura 5.59. Generador detector de paridad de 24 bits con los chips 74280 y 74180.
268
Cdigo ASCI I
b7
b6
A B
b5
b4
b3
b2
b1
C D
G H
even
Fp
b0
Bp
Va de
transmisin
A B C
G H
even
odd
Fi
odd
Fp
Generador
Detector
Fi
R
D1
Figura 5.60. Circuito que chequea errores de transmisin de un bit en el cdigo ASCII.
Para transmitir cuatro bits de informacin (D3D2D1D0) se necesitan tres bits para
la generacin y deteccin de paridad (C2C1C0); de esta forma, la informacin completa
del cdigo queda codificada en siete bits (I7I6I5I4I3I2I1). Si por algn evento no deseado
cambia un bit del cdigo Hamming; por ejemplo, perturbaciones en la va de
comunicacin. El circuito detector conjuntamente con el decodificador 74138 ubican la
posicin del bit con error y mediante las compuertas NOR-Exclusivas cambian el nivel
lgico y por lo tanto corrigen el valor de ese bit. El cdigo detector de error Hamming
coloca en el decodificador la posicin del error (e2e1e0) de acuerdo a las seales de
paridad detectadas por los tres bloques Dp; cuando stas seales digitales estn en
cero (e2e1e0=000) indican la nica forma de no tener error en el sistema de
comunicacin. En la tabla 5.10 se describen las siete combinaciones de errores, desde
I1 hasta I7, con su correspondiente posicin y los tres cuartetos para generar el cdigo
Hamming de siete bits.
Cdigo Hamming
de 7 bits
4 bits
transmitidos
I7 I6 I5 I4 I3 I2 I1
D3 D2 D1 D0
I7
I6
I5
I3
I7
I6
Gp
C2
Va de
comunicacin
I5
I7
I6
Gp
I7 I6 I5 I4
I7 I6 I3 I2
Dp
Dp
Posicin
Error de paridad:
C1
e2
I7 I5 I3 I1
Dp
e1
e0
I3
I7
I5
Gp
+5
C0
Ch
Ik
Ij Ii
I3
Seal
de
Error
D1
74138
O7 O6 O5 O4 O3 O2 O1 O0
R
Gp
Dp
Ii
Ij
Ch
Ik
Mdulo generador
de paridad
I7 I6 I5 I4
eq
Mdulo detector
de paridad
I3
D3 D2 D1 D0
Dato corregido
270
I2 I1
C2
C1
C0
Formacin del
I4
I2
I1
Cdigo Hamming
Sin error
I1
I2
I3
I4
I5
I6
I7
Tabla 5.10. Posiciones del error de paridad Hamming 7 bits y generacin del cdigo.
Ejercicio 5.29. Disee dos generadores de paridad de nueve bits: uno par y el otro
impar; haga el diagrama con un solo chip 74180.
Ejercicio 5.30. Disee un circuito sencillo que permita detectar errores de transmisin
con el cdigo bi-quinario de siete bits.
Ejercicio 5.31. Modificar el circuito de la figura 5.61 para que muestre en displays el
valor numrico de la posicin del bit con error.
Ejercicio 5.32. Disee un generador de paridad impar de 32 bits con el circuito
integrado 74280.
Ejercicio 5.33. Disee el mismo generador de paridad paralelo de 64 bits con el 74180
y con el 74280.
271
PRCTICA DE LABORATORIO #9
272
chips
74280,
diodos
leds,
combinacionales.
Compuertas exclusivas y bsicas de acuerdo a los diseos realizados.
Protoboard, cable telefnico, pinza, piqueta.
Multmetro digital y fuente de 5 Volt / 2 Amp.
DESARROLLO:
1. Implementar un circuito generador y detector de paridad que permita chequear
errores cuando se transmiten desde un punto a otro un caracter en cdigo ASCII.
El sistema debe tener un circuito que permita generar manualmente los errores de
transmisin.
Cdigo ASCII
Generador
de
Error
A
B
C
D
E
F
G
H
I
Fp
7
4
2
8
0
A
B
C
D
E
F
G
H
I
Fp
7
4
2
8
0
Errores de
paridad
par o impar
FI
FI
Paridad
POST-LABORATORIO.
Hacer
MONTAJES ALTERNATIVOS:
1. Utilizando un diseo del mtodo de deteccin y correccin del cdigo Hamming de
ocho bits realizar un circuito que permita detectar y corregir, en el receptor, errores
de transmisin. El dato a transmitir es de cuatro bits; el circuito debe detectar
errores de cambio en dos bits y corregir cuando cambie un solo bit.
274
BIBLIOGRAFA.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- GAJSKI, Daniel D. (1997). Principios de diseo digital. Madrid: Prentice Hall Iberia. S/f. p.488.
Principles of digital design. Traducido por: Alberto Prieto Espinosa.
- LLORIS, Antonio. PRIETO, Alberto. (1996). Diseo lgico. Madrid: McGraw Hill. S/f. p.403.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras. Mxico:
Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design fundamentals.
Traducido por: Teresa Sanz Falcn.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
- WARKELY, John F. (1997). Diseo digital principios y prcticas. Mxico: Prentice Hall. S/f.
p.743. Digital design principles and practices. Traducido por: Gutirrez R. Raymundo H.
MANUALES.
-
275
CAPTULO 6.
Ao
Grado de integracin
N aproximado
N de
Funciones de los
de compuertas
transistores
circuitos
1960
1 a 10
4 a 100
Compuertas
1966
10 a 100
100 a 1000
1969
100 a 1000
1000 a 10000
Memorias TTL
1975
Mayor a 1000
Mayor a 10000
Circuitos
integrados
Circuitos
integrados
programables
Estndar
SSI / MSI
ASIC
Applicatin Specific
Integrated Circuits (Circuitos
integrados de aplicacin
especfica)
VLSI
Memorias
RAM, ROM
Compuertas
Multiplexores . . . .
Microprocesadores
Sumadores . . .
Microcontroladores
Registros
Adaptados
- Al cliente
- Empresa
que lo
disea
SemiAdaptados
PLD
DSP's
.
.
.
.
.
.
Memorias
PROM, ROM
Arreglo de
compuertas
PLA, PAL
Celdas
estndar
.
.
.
Circuitos lgicos
programables
FPGAs
CPLDs
PLDs
PLA
PLA
PAL
fusibles
antifusibles
-Combinacional
-PLS de registros
GAL
borrable
electricamente
EPLD
FPGA
borrable
ultravioleta
antifusibles
LCA
FPGA de tabla
Figura 6.2. Clasificacin de los circuitos lgicos programables. Tomado del libro
Diseo lgico A. Lloris; A. Prieto
277
278
n
direcciones
r
entradas
.
..
.
..
.
Memoria
ROM
m.2n
celdas
..
.
..
m salidas
de datos
R/W
Pin de
Lectura /
Escritura
...
RAM
p entradas
de control
279
Memorias ROM
programables
PROM
programable por
el usuario
PROM programable
por mscara
PROM de
fusibles
EPROM
PROM borrable
OTPROM
programable una sola vez
UVPROM
borrable por
rayos ultravioleta
EEPROM
borrable
electricamente
Flash
EPROM
grabacin y borrados
muy rpidos
Figura 6.4. Clasificacin de las memorias ROM de acuerdo al tipo de grabado y borrado.
280
Fusibles
Fusible
Abierto
+Vcc
Decodificador
A0
o0
A1
o1
o2
+Vcc
+Vcc
CS
D0
D1
D2
Tecnologa
Capacidad en bits
Capacidad en bytes
2732
Bipolar
32 Kbits
32/8 = 4 Kbytes
4.096 bytes
27N64
NMOS
64 Kbits
64/8 = 8 Kbytes
8.192 bytes
27C256
CMOS
256 Kbits
256/8 = 32 Kbytes
El circuito integrado 27C256 tiene una capacidad de 32.768 bytes, este valor determina
las lneas de direcciones del integrado 213 = 32.768; lo que implica 13 lneas (A0, A1, A2,
A3,......., A14). El integrado 27C256 puede almacenar 32.768 datos de ocho bit cada uno,
y su diagrama de pines, est descrito en el anexo de este texto.
282
1. Para profundizar ms en el tema se recomienda utilizar la bibliografa: Warkely, J.F. Diseo digital, principios y prcticas 1994; y el
texto de la ingeniero Zulay Franco, Circuitos electrnicos digitales utilizando dispositivos lgicos programables.
Los circuitos integrados ROM, PLA, PAL y GAL estn incluidos dentro de los
dispositivos lgicos programables. En la prxima seccin se describir el funcionamiento
de estos tres ltimos dispositivos.
a
F=0
F=a.b.c
c
sin programar
programado
284
....
....
Plano
Programable
.....
Plano
Programable
...
.....
.....
...
.....
.....
.....
.....
Plano
fijo
.....
.....
.....
Plano
fijo
...
...
....
Plano
Programable
.....
.....
.....
.....
.....
...
Plano
Programable
...
(c) Distribucin interna de una PLA
Figura 6.7. Esquema interno de los dispositivos lgicos programables ROM, PAL y PLA.
Tomado del libro Diseo Lgico de A. Lloris y A. Prieto.
Ejercicio 6.1. Obtener las cinco funciones de salida f, g, h, j y k que sintetiza el PLA de
la figura 6.8. Las variables de entrada son w, x, y, z. Obtenga tambin la funcin en PAL
y ROM.
285
Solucin: Se utiliza la representacin de puntos para indicar las filas y columnas que se
deben interceptar en el plano programable de la matriz AND. Del mismo modo, sucede
en el plano programable de la matriz OR. (Las soluciones en ROM y PAL se dejan para
el lector).
Arreglo
NOT
w
x
Matriz
AND
y
z
Matriz
OR
g
h
j
k
Ejercicio 6.2. Realizar la sntesis simblica con puntos de conexin en una PLA que
permita generar las siguientes funciones de conmutacin:
f = m (1, 2, 3, 8,11,12,13,17, 23, 26, 30) + d (0,14, 22, 27)
g = m (0, 2, 3, 4, 8,10,11, 23, 26, 27, 28) + d (9,19, 25, 31)
h = m (0, 2, 5, 9,12,16,17, 25, 26, 27)
j = M (1, 2, 3, 8, 9,11,13,14,15, 22, 24, 27, 30, 31)
k = M ( 3, 4, 5,11,16,17, 21, 22, 24, 26) d (0, 2, 7, 31)
q=
16 entradas y hasta ocho salidas, estas ltimas, pueden ser configuradas como pines de
entrada o salida, el dispositivo genera funciones con un mximo de siete productos AND
por cada salida y tiene otra AND dedicada solamente a controlar el tercer estado de la
salida OR.
El lector que desee profundizar ms sobre el tema se recomienda que lea el captulo 7
del libro Diseo Digital Principios y Prcticas (1997) de John Warkely.
287
on: unin
off: abierto
A
Celdas de
tecnologa
E 2CMOS
on
off
off
off
off
off
off
off
on
off
off
off
off
on
off
off
off
off
off
off
off
on
off
off
off
off
off
off
on
off
off
off
off
off
on
off
AB
A B
F= A B + A B + C
288
1. Tomado del texto Circuitos electrnicos digitales utilizando dispositivos lgicos programables 2001, Ing. Zulay Franco,
Diagrama en Bloque
Tabla de Verdad
E3
E2
E1
S7
S6
S5
S4
S3
S2
S1
S0
289
Descripcin en ABEL.
Las seales de entrada (A,B,C,E1,E2,E3) se asignan a pines de entradas .Las seales
de salida (S0,S1,S2,S3, S4,S5,S6,S7) se asignan a los pines de salidas.
MODULE Decodificador
TITLE 'Decodificador'
"entradas
A,B,C,E1,E2,E3 pin 2,3,4,5,6,7;
"salidas
S0,S1,S2,S3,S4,S5,S6,S7 pin 23,22,21,20,19,18,17,16;
"Definiciones
Dato=[C,B,A];
Hab=[E3,E2,E1];
Salida=[S7..S0];
"Ecuaciones
Equations
when Hab==[0,0,1] THEN {when Dato==0 then Salida=^hfe;
when Dato==1 then Salida=^hfd;
when Dato==2 then Salida=^hfb;
when Dato==3 then Salida=^hf7;
when Dato==4 then Salida=^hef;
when Dato==5 then Salida=^hdf;
when Dato==6 then Salida=^hbf;
when Dato==7 then Salida=^h7f}
else Salida=^hFF;
test_vectors
( [C, B, A, [Hab]]
[0, 0, 0, [0]] ->
[0, 0, 0, [1]] ->
[0, 0, 1, [1]] ->
[0, 1, 0, [1]] ->
[0, 1, 1, [1]] ->
[1, 0, 0, [1]] ->
[1, 0, 1, [1]] ->
[1, 1, 0, [1]] ->
[1, 1, 1, [1]] ->
[1, 0, 0, [2]] ->
END
->
[Salida])
[^hff];
[^hfe];
[^hfd];
[^hfb];
[^hf7];
[^hef];
[^hdf];
[^hbf];
[^h7f];
[^hff];
290
Simulacin
Reporte
ispDesignEXPERT 8.2
Equations:
S0 = (A # B # C # E3 # E2 # !E1);
Title: Decodificador
S1 = (!A # B # C # E3 # E2 # !E1);
S2 = (!B # A # C # E3 # E2 # !E1);
S3 = (!B # !A # C # E3 # E2 # !E1);
S4 = (!C # A # B # E3 # E2 # !E1);
S5 = (!C # !A # B # E3 # E2 # !E1);
S6 = (!C # !B # A # E3 # E2 # !E1);
S7 = (!C # !B # !A # E3 # E2 # !E1);
Reverse-Polarity Equations:
291
INTRODUCCIN: Los chips de memoria EPROM permiten generar funciones con gran
capacidad de integracin de compuertas lgicas. El circuito digital se reduce
considerablemente y por tanto, ocupa menos espacio fsico. Los chips de la serie 27XXX
ofrecen ocho salidas combinacionales y n lneas de entrada (direcciones) que dependen
de la capacidad del dispositivo. El circuito a implementar es un generador de caracteres
ASCII, que debe ser realizado con una matriz (8X5) de diodos led y debe ser capaz de
visualizar el valor ASCII cuando a la entrada se coloque su equivalente binario. Las ocho
lneas (D7, .....D0) son las salidas que deben excitar las 8 filas de diodos de la matriz.
Por otra parte, cada columna debe ser conectada a un amplificador de corriente con un
decodificador para realizar el barrido de las columnas. El contador binario utilizado en
esta prctica debe ser implementado como un bloque genrico de mdulo 8 y
suministrado como un dispositivo o material.
292
DESARROLLO:
1. Implementar el circuito generador de caracteres mostrado en la grfica.
VCC
Cdigo
9
10
11
12
13
14
15
16
ASCII
8
7
6
5
4
3
2
1
Cdigo Alfanumrico
MATRIZ DE LEDS
A10
D7
A9
D6
A8
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
D5
A7
A6
A5
D4
BUFFER
D3
SW DIP-8
A4
D2
A3
A2
D1
A1
D0
A0
MEMORIA
EPROM
B U F F E R
DECODIFICADOR
C
Q2
Q1
Q0
CONTADOR
BINARIO
CLK
293
POST-LABORATORIO.
BIBLIOGRAFA.
- ARTIGAS, J; BARRAGN, L; ORRITE, C. (1999). Aplicaciones y problemas de electrnica
digital. Espaa: Textos docentes Zaragoza. p.341.
- CUESTA, Lus M. PADILLA G, Antonio. REMIRO D, Fernando. (1993). Electrnica digital.
Madrid: McGraw Hill. S/f. p.445.
- GAJSKI, Daniel D. (1997). Principios de diseo digital. Madrid: Prentice Hall Iberia. S/f. p.488.
Principles of digital design. Traducido por: Alberto Prieto Espinosa.
- LLORIS, Antonio. PRIETO, Alberto. (1996). Diseo lgico. Madrid: McGraw Hill. S/f. p.403.
- MANDADO, Enrique. (1987). Sistemas electrnicos digitales. Barcelona (Espaa): Marcombo
Boixareu Editores. Sexta edicin. p.705.
- MANO, Morris. KIME, Charles. (1998). Fundamentos de diseo lgico y computadoras. Mxico:
Prentice Hall. Primera edicin en espaol. P.604. Logic and computer design fundamentals.
Traducido por: Teresa Sanz Falcn.
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McGraw Hill. S/f. p.1176. Electronic circuit analysis and design. Traducido por: Felipe Castro
Prez.
- NELSON, V. NAGLE, H. CARROLL, B. IRWIN, J. (1996). Anlisis y diseo de circuitos lgicos
digitales. Mxico: Prentice Hall. Primera edicin. p.842. Digital logic circuit analysis and
design. Traducido por: Oscar A. Palmas V.
294
- TOCCI, Ronald. (1995). Sistemas digitales principios y aplicaciones. Mxico: Prentice Hall.
Quinta edicin. p.823. Digital systems principles and applications. Traducido por: Edmundo
G. Urbina M.
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- MOTOROLA Inc. (1992). Fast and LS TTL. (DL121/D REV. 5).
-
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- FRANCO, Zulay. (1997). Prcticas para laboratorio de tcnicas digitales. Trabajo de Ascenso.
UNEXPO. Puerto Ordaz.
- MARQUEZ, Alejandro. (1996). Electrnica Digital. Trabajo de Ascenso. UNEXPO. Puerto Ordaz.
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ANEXO
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