Mano Morris M - Fundamentos de Diseño Logico Y de Computacion PDF

DE
FUNDAMENTOS
LGICO
DE
COMPUTADORAS
DISEO
Computadoras
digitales
INFORMACIN
os
fundamentos
son
los
las
temas
El
libro
trata
la
y las
la
est
La
las
se
fin,
el
tes
principales
sistema
de
de
PC
Ms
bloques,
una
computadora
comnmente
las
hardware
ideal
Adems,
los
gracias
enfoque
el
eso.
As.
las
es
generalidad
su
aprender
para
Por
adicio
complejo.
digitales.
Debido
circuitos
herramientas
sistemas
digitales.
bsicos
por
concep
a
en
su
uso
li
este
diseo.
un
vehculo,
diagrama
(personal
Computer),
en
la
importancia
el
captulo,
un
ordenador
de
la
del
para
los
una
tipo
cubierto
material
como
motivo
diversos
se
computadora.
relacionan
de
que.
Usamos
anterior.
pgina
veremos
describir
un
del
discutiremos
genrica
usado,
tambin
sino
de
detal ado
destacar
adelante
vehculo
computadoras
formado
de
tipo
general,
digitales.
en
estudiada.
ser
solamente
ser
el
sistemas
de
y su
va
para
total.
diseo
conceptos
digital,
un
merece
como
genrica
con
el
los
conceptos
sistemas
de
trata
los
l ama,
proporciona
usamos
denomina
computadora
y diseo
computadora
computadoras
no
ese
digital
de
hardware
y otro
les
se
diseno
de
computadoras
computadora
computadora
mente,
trata
de
para
propia
en
Para
tudio.
diagrama
diseo
herramientas
corriente,
bro
computadoras
lgico
diseo
diseo
el
en
del
fundamentos
El
libro.
este
en
y al hardware
del
entendimiento
complejidad,
tos
el
en
computadoras
te
de
y los
lgico
usadas
diseo
usadas
nales
diseo
tratar
herramientas
lgicos.
del
su
es
normal
esa
relacin
componen
con
un
1-1
FUNDAMENTOS
LGICO
DISEO
DEL
Computadoras
dad
las
da.
en
estn
mundo
industrial
Han
hubieran
La
serie
no
ms
propiedad
de
instrucciones,
cificar
y cambiar
de
el
de
de
tareas
de
conjunto
quier
Ejemplos
de
cartas
se
usados
elementos
fsicas
l amadas
tas
seales.
res
discretos
ALTO
voltios
de
oscila
(del
representamos
trmino
entrada
menor
rangos
de
entrada
correctamente
que
y 5.5
permite
permite
mayor
trada
4.0
entre
podran
ser
pesar
aadidos
los
Seales
mayora
dos
y el
voltios,
3.0
ms
la
de
salida
grandes
el
un
corrientes
restados
de
Figura
BAJO
se
de
las
El
valor
discre
digital.
cantidades
por
ms
las
son
los
circuitos
conocidas.
manejan
que
es
dos
justamente
usan
valo
salidas.
Voltios
M
rangos
de
voltaje
para
seales
binarias
LO
tos
ALTO
El
el
y
El
de
rango
de
rango
hecho
de
circuitos
voltajes
de
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salida
voltios.
BAJO.
que
indeseados
de
l a
voltajes
Los
voltaje
ALTO,
como
permite
de
LOW).
y
como
BAJO
de
valores
del
-0.5
0.0-
FIGURA
de
ingls
reconozca
salida,
comportamiento
su
rangos
reconozca
se
los
por
trmino
entre
BAJO
Ejemplo
elementos
digital
hoy
52
computadoras
los
trmino
de
ALTO
las
alfabeto,
primeras
sistema
en
discreta.
del
caso,
en
1-1.
voltios
que
en
(del
voltios
2.0
variaciones
o
discretos
en
y 5.5
-0.5
entre
de
letras
Las
caracte
Cual
informacin
este
sali
voltajes
predominan
digitales
BAJO
voltaje
entre
sean
sta
sistemas
valores
ilustran
se
que
los
H1GH)
ingls
entrada
que
contiene
En
La
informacin.
de
ajedrez.
varie
una
ejecutar
aplicaciones.
La
digital.
un
27
una
espe
resulta
seales
los
de
de
seguir
puede
de
discretos
las
tabla
como
denominan
se
de
decimales,
transistores
de
com
Como
pueden
amplio
muy
representan
se
elctricas
la
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numricos.
aplicacin
otra
una
usuario
concretas.
elementos
como
El
necesidades
espectro
de
una
informacin
que.
Puede
dados.
conocido
dgitos
de
de
para
el
ventas.
generalidad.
su
elementos
finito
clculos
En
distribucin,
datos
propsito
un
de
10
para
en
eso
salida
son
l amados
por
Tpicamente
nmero
una
de
seales
y
un
de
de
ms
ejemplo
manipulacin
es
los
con
en
cuadrados
electrnicos
Las
mados
64
De
discretos
seales.
dispositivos
dependiendo
digitales
el
es
los
digital
informacin
la
es
principalmente
los
dgitos.
fueron
Los
de
discretos
usaron
datos
transporte,
computadoras.
opera
que
computadoras
digital
restrinja
conjuntos
baraja,
una
digitales
muchas
usar
computadora
una
general
se
que
de
programa,
los
propsito
sistema
un
de
l amada
procesamiento
de
computadora
rstica
sin
l amativa
programa
las
flexibilidad,
su
hacer
podra
se
com
ambiente.
ingenieriles
procesador
un
socie
Las
medio
y desarrollos
diseo
de
el
la
en
comunicaciones,
tiempo
produccin,
cientficos
Notablemente,
la
negocios,
diseo,
en
de
era
nuestro
empleados
inalcanzables.
la
de
descubrimientos
sido
moderna
putadora
los
muchos
y creciente
informacin.
prominente
tan
en
Monitorizan
fuertemente
estn
contribuido
manera,
entretenimiento.
papel
un
estamos
que
transacciones
nuestras
en
mdico
tienen
decimos
veces
involucradas
tratamiento
Los
COMPUTADORAS
digitales
muchas
que
putadoras
tos
computadoras
moderna,
dad
DE
digitales
Hoy
do
funcionen
de
ruido
en
que
COMPUTADORAS
Damos
los
ALTO
(HIGH,
Est
H)
claro
bajos
otros
Si
altos
de
Por
qu
con
voltajes
disponibles
Una
rangos.
voltaje
un
oscilar
en
nicos
o
0.5
aplicado.
Si
complejos
uso
de
se
pueden
los
dos
de
entrada
es
sencil o,
BAJA
Representacin
para
da
0 y
el
1 estn
rango
las
Las
podran
nminas
de
seguridad
do
est
bres
ingeniero
mente
en
modo,
el
cantidad
empleados),
podra
el tiempo,
ingeniero
discreta
seal
una
En
guarda
salarios
de
Figura
tanto
1-2
programas
un
10
situado
salida
los
uno
estos
podran
mrgenes
en
electr
voltajes
ruido
de
Como
consecuencia,
circuitos
binarios
el
donde
tanto
en
salida
una
con
surgen
valores
discretos
de
(para
podra
los
el
ingreso,
grabar
solamente
valores
dalos
continuos,
con
En
un
cuantificacin
caso
de
dispositivo
la
de
conversin
de
entrada,
Por
Un
etc.
las
y smbolos
de una
sueldo)
de
de
especficos
virtiendo
como
ste,
si
tanto
en
la
En
la
un
continua
De
tabla
este
en
convertida
ser
tiempo,
nom
cambio,
tabular.
de
puede
y
los
vara
forma
nmero
pago
emplea
un
(para
que
medicin
valor
de
$.
coche,
en
cada
de
nmeros
pago
como
un
procesar
plan
un
de
especiales
espe
empleados,
alfabeto
dei
tambin
ejemplo,
cheque
rueda
seal,
sino
datos
de
letras
se
pueden
los
nombres
como
de'rotacin
binarios
para
procesar.
naturaleza
continuos.
discretos
representa
codificacin,
ordenados,
contiene
que
dalos
de
nmeros
la
preferidos
est
tcnicas
adecuadamente
y datos
de
nombres
los
son
puede
muestra
un
como
de
diagrama
datos
realizada
La
memoria
analgico-digital.
de
bloques
salida
una
e
intermedios.
computadora
digital.
La
ruta
de
datos
una
en
ser
computadora
una
se
rangos
de
est
informacin
diferentes
bits,
computadora
tasas
de
informacin.
la
de
significativas
La
representar
de
en
velocidad
pero
cada
dentro
transistores
binario,
l ama
le
Usando
grupos
semanales,
la
semejante,
fiable.
para
informacin
valores
cuantilca
de
la
la
dgitos
con
Estructura
bits.
solamente
datos
medir
usan
un
los
circuitos
uso.
con
numeracin
se
intencionadamente
electrnica,
automticamente
de
Los
para
de
usando
variaciones
resultante
extremadamente
de
dgito
no
inhereniemente
procesado
los
bits
sistema
grupos
discretos.
discretas
social,
de
de
cuantificados
circuito
y
binario
un
por
smbolos
tiene
disear
el
instrucciones
ser
de
de
con
seales.
cantidades
salida.
con
circuitos
los
El
de
cambio,
se
rangos
informacin
la
grupos
de
grupos
incluso
cificar
fcil
digitales
construir
pueden
muy
el
los
considere
rangos,
requerira
pequeos
por
En
voltajes
dado,
Esto
voltios.
fabricacin
limitado.
10
estos
dgito
perturbados
la
de
como
0.25
ser
debidas
es
asociados
de
computadoras
en
podran
circuitos
de
un
10
salida
los
de
de
menos
correctas
de
que
otros
y todava
los
operaciones
voltajes
o
en
de
voltajes,
los
en
l-l.
sistema
en
una
con
L.
Figura
un
dividir
cual
en
representacin
una
para
multivalores
lograr
determinar
ruido
solamente
en
circuitos
estos
ALTA
Ya
voltios
variaciones
pequeas
proporcionara
En
podran
voltaje
se
un
necesitara
en
hay
y 0
los
con
bajos.
rangos
la
decimales.
dgitos
asociados
los
situacin
voltios
permitir
costosos
circuito
queremos
variar
podran
0 y 5.0
I estn
y
con
y 0,
y FALSE
voltaje
1 y 0.
ms
rangos
FALSE
1 y
estn
F),
y los
H.
bajos
ellos
(FALSE,
ALTO
de
TRUE
Entre
FALSO
nombres.
TRUE
INFORMACIN
con
para
la
los
circuito
un
0.25
de
menos
contraposicin
Un
T)
que
asociados
y 0 estn
entre
(TRUE,
que
altos
asumimos
cosa,
diferentes
asociados
rangos
representan
que
decir
voltios.
de
con
FALSE
salida
estn
embargo,
En
es
entrada
entradas
tre
sin
asociar
y que
valores,
de
tamao
altos
binario?
usa
10
VERDAD
otra
H,
se
L).
ms
indica
se
y de
voltaje
puede
se
voltaje.
sistema
del
no
entrada
Encontramos,
rangos.
ms
L.
TRUE
de
(LOW,
de
rangos
BAJO
con
voltios
BAJO
los
que
eleccin.
de
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DIGITALES
ejecuta
LGICO
DISEO
DEL
FUNDAMENTOS
aritmticas
operaciones
supervisa
combinada
El
de
dispositivo
de
diferentes,
como
lgica
alguna
pticos.
La
de
en
ejecutar
para
dados
operacin
basadas
Ms
relacin
en
este
punto,
el
con
de
diagrama
de
principio
procesador.
mil ones
de
transistores.
MMU,
la
cache
y
Ya
unit)
san
en
La
otros
la
la
en
una
control
CRT
clculos
de
entrada
y
tienen
sensores
la
potente.
muy
programado
ser
programa
de datos
ruta
estn
y datos,
Puede
realizar
programa
sistema
del
una,
manipula
Ambos,
la
la
para
guar
clcu
deci
tomar
contiene
parte
circuito
un
funcionales:
mdulos
cuatro
el
l amado
se
y
la
al
diagrama,
integrado
complejos
partes
sus
del
izquierda
bastante
son
relacionar
inferior
computadora,
este
como
genrica
computadora
En
de
corazn
operaciones
relacin
es
con
la
genrica
Figura
la
unidad
de
en
la
parte
de
manejar
1-2,
cientfica
nmeros
muy
cada
contienen
baja
de
de
la
figura,
CPU.
de
componen
la
FPU.
la
de
ruta
La
como
muy
dalos
MMU
ingls
fioating-poi
especfica
esas
proce
operaciones
x
1.234
107), permi
La CPU
y
pequeos.
control
ejemplo
(por
grandes
memoria.
etiquetados
de
esencia,
En
una
una,
la
en
unidad
flotante.
notacin
administracin
fiotante.
punto
datos
punto
en
forma
en
de
ruta
su
que
de
(unidad
FPU
La
excepto
realizar
computadora
bloques,
1-2.
Figura
CPU.
CPU,
para
MMU
la
procesador
representada
la
FPU.
los
parecida
informacin
tiendo
El
monitor
los
genrica
modernos
presentado
diseados
mente
el
un
de
intenta.
hemos
es
est
es
un
externas.
la
de
alfabticos
caracteres
brevemente
bloques
de
electromecnil cos.
de
un
es
computadora
de
captulo,
procesadores
este
Los
digital
presentar
vamos
escner.
electrnicos
instruccin.
la
por
de
la
est
central
dispositivos
stos
dispositivos
analgicos,
muchos
y
unidad
la
instruccin,
internas
con
control
mediante
resultados
instrucciones,
las
recupera
cada
condiciones
en
de
cuando
memoria
como
los
displacomponent
ys),y es
CPU
cadenas
manipular
salida,
circuitos
incluyen
la
de
floppy,CD-ROM
especificada
computadora
Una
aritmticos,
siones
En
la
transfieren
se
dispositivo
cathode-raytube)visualiza
alojar
puede
digital
veces
la
En
memoria.
la
en
memoria.
Un
iquidcrysta
de
CPU
l amado
usuario
duro,
control
la
teclado.
muchas
pero
LCDs
unidad
guardado
los
digital,
CRTs
de
ruta
unit).
el
por
disco
un
unidad
datos,
(unidad
La
programa.
Una
componente
un
ingls
computadora
Una
usuario.
al
el
en
unidades.
forma
el
es
en
especifica
se
diferentes
las
control,
como
catdicos,
rayos
como
entre
Processing
preparados
datos
entrada
presenta
salida
los
programa
tipo
de
central
ingls
en
1*2
otro
unidad
una
COMPUTADORAS
FIGl'KA
y de
informacin
de
con
proceso,
(tubo
los
flujo
el
DE
una
ms
Cache
estn
unidad
de
la
Externa
control.
interna
la
RAM
COMPUTADORAS
(random
memory)sontodas
access
de
especial
tipo
rpidamente
un
slo
que
Como
funcin
mucho
ms
principal,
y
As
genrica.
el
el
Las
caminos
l ama
del
bus
diferentes
con
neja
pueden
El
cin
la
en
previamente,
es
tidades
materiales
se
usa
mediante
sador.
La
lgico
y
Captulo
La
En
tpicas
arquitectura
y
Captulo
MMU
Para
13.
Finalmente,
asociados
nentes
tendremos
el
de
el
material
de
jerarqua
Captulo
comunicarse
puede
de
Captulo
Captulo
en
11.
entrada
de
ellos
discuten
se
relacionados
con
bosque
examinamos
de
la
cubierto
de
los
los
que
acompaan
temas
de
al
computadoras
de
mayora
fundamentos,
este
mente
en
relacionar
para
genrico
diagrama
mencionamos
Antes
que
toda
que
la
informacin
el
en
caches
los
diferentes
que
son
mdulos
base
captulo
de
principio
la
en
aparecen
cada
del
mi
cajitas
los
con
compo
Al final
captulo.
computadora
este
de
las
una
funcionamiento
del
como
diseo.
cin
el
instruccio
dispositivos
con
memoria
discusiones
las
rboles,
tener
para
captulo
habremos
CPU
Los
ope
en
el
en
presentan
se
12.
sus
Las
computadoras.
instrucciones
el
digital,
explican
se
el
tratan
14.
sus
entendimiento
un
conceptos
este
cada
de
de
en
libro
presentan
se
proce
mdulos
bsico
este
RAM
de
comuni
del
buses
sistema
un
l.
contro
conocimiento
6 de
capa
de
de
un
memoria
sencil as
conjunto
la
de
la
una
tarjeta
dispositivos
los
can
y desde
interconexin
tener
diseo
del
de
la
hacia
estos
una
bsicos
examinan
que
con
Captulo
por
en
viaje
nuestro
de
se
cubiertos
Captulos
de
bases
las
CPUs
los
lector
principio
control
caminos
Los
general.
presentan
se
de
diseo
muchos
al
14
presentado
grandes
necesario
es
operacionales
de computadoras
arquitecturas
en
el
nuciosamente
ai
en
los
y el
datos
texto
grfico
por
mdulo,
componentes
caractersticas
11
y el
diferentes
guiar
azules
de
de
ruta
presentan
se
bsicamente
los
presentan
se
Las
Captulos
empleadas
los
y salida
7 y 8
La
9.
10.
circuitos
diseo.
su
formada
grfi
de
conectados
circuitos
Figura
informa
duro,
informacin
a
la
disco
giratorios
adaptador
permite
Esto
S.
otros
genrica
de cada
operacin
y su comportamiento
en
digitales
general.
Captulos
raciones
CPU
la
digitales
de
los
En
la
con
de
forma
El
y transferir
de
E/S
la
Guarda
discos
duro
bus
el
en
CRT.
ma
buses.
introducir
electromecnico.
tarjeta
la
la
ver
monitor
en
disco
con
bus
magntico
teclado,
est
entender
sistemas
El
de
computadora
Para
los
interfaz
grfico
un
el
vinculados
todos
la
digitales.
nes
estn
Para
magntico
controlar
disco.
de
disco
carse
diseo
forma
magnticos.
de
adaptador
almacenaje
de flujo
de
Para
teclado.
un
un
en
controlador
un
lador
de
un
informacin
de
de
tarjeta
dispositivo
con
los
de
dos
Para
ocupan.
salida
de
datos
buses
de
de
parte
ms
que
bus
l evan
movimiento
los
le
se
l ama
interfaz
entre
consideran
se
las
le
en
bus
buses
el
del
comunicarse
son
proporciona
se
una
estructuras
controlar
cobre
del
se
los
son
de
de
hardware
El
pueden
genrica
computadora
estas
computadora,
utiliza
la
datos
los
que
de
de
maneras
extema,
bus
interfaz
al
computadora
interfaz
del
interfaz
ligados
velocidades.
diferentes
manera
la
de
E/S
bus
diferentes,
tienen
volumen,
de
encima
y el
datos
entrada/salida,
de
la
de
debajo
conexin
de
conexiones
estructuras
trminos
se
bits
de
de
resto
En
cos.
de
caminos
de
la
de
y cache
conductores
finos
con
mucha,
es
traslados
imagen
dispositivo
y de entrada/salida.
la memoria
realizan
memoria.
disponible
la
como
procesador,
se
procesador
operar
diferencias
esas
1-2.
del
nmeros
Tambin
datos.
las
bus
tarde
memoria
la
el
de
son
ms
como
mediante
logra
superior
parte
Tpicamente
los
El
de
entre
integrados.
impreso.
procesador.
(E/S).
salida
entrada
la
parece
se
caches
procesar
generalmente
que
Esto
ms
parte
mostradas
circuito
de
placa
una
memoria
RAM.
en
una
como
circuitos
entre
la
la
estudiaremos
que
mente
de
mostrado
duro,
conexin
de
rutas
que
actual
dos
Las
estar
datos
los
refiere
se
que
1-2.
Figura
acceder
FPU
y
la
es
la
de
CPU
RAM
hace
tamao
memoria
la
la
La
duro,
disco
conceptual
aparece
permite
MMU
la
el
que
disco
de
partes
que
RAM.
la
con
grande
RAM
la
entre
memoria
INFORMACIN
DIGITALES
una
computadora
dentro
de
la
digital
computadora
elementos
manipula
est
representada
de
discretos
en
forma
informa
binaria.
Los
sistema
ten
numeracin
binario,
estudio
aritmtica
binaria
los
la
binarios
tambin
al
seleccionados
contraste
de
convier
de
base
para
material
este
es
involucran
S que
en
sistema
como
genrica,
la
se
introduccin
computadora
algunos
excepto
(en
nmeros
alfabeto
la
es
binarios
con
analgica
de
del
letras
cdigos
componentes
electrnica
sistema
capitulo
este
y de
relacin
En
todos
de
Las
de
el
en
binario.
resto
captulos.
Sistemas
del
alcanza
mecnicas
expresar
cdigo
un
propsito
siguientes
importante
muy
raciones
1-2
los
en
la
pueden
se
de
El
binario.
COMPUTADORAS
clculos
medio
por
cdigo
DE
los
en
decimal
LGICO
usados
operandos
el
el
DISEO
DEL
FUNDAMENTOS
ope
digital).
numricos
sistema
El
numrico
diante
decimal
cadenas
asociado
de
a
de
preta
Las
manera
que
decenas,
centenas,
los
como
El
dgitos.
convencin
En
general,
del
derecha
ms
se
calcula
de
la
|02
I01
los
decimal
con
solamente
decimal
punto
ejemplo,
nmero
nmero
un
en
Por
son
^-t^n-2A|Ao.A_|A
Cada
coeficiente
es
determina
la
de
uno
posicin
del
los
ms
10.
las
potencias
10
asimismo
y.
unidades
tiene
un
valor
724.5
se
inter
ms
de
5 dcimas.
la
de
posicin
el
10
de
10
segn
decimal
punto
su
posicin.
dgitos
la
coeficientes:
de
\A-m
(0. A I, 2, 3, 4.
dgitos
del
.2A-+
coeficiente
dgito
decimal
dependiendo
10
cadena
una
por
nmero
me
siguiente:
y deducir
la izquierda
el
de
forma
cada
cadena,
decenas,
nmeros
representar
para
la
potencias
dgitos
dgitos
representado
es
cotidiana
posicin
10.
y dcimas
escribir
es
su
base
en
7 centenas,
724.5
La
de
representa
unidades
del
valor
aritmtica
la
en
Dependiente
potencia
dgitos.
entero
un
emplea
se
5.
6.
peso
8 y 9).
7.
10/
con
El
hay
que
de
valor
subndice
el
multiplicar
que
coeficiente.
sistema
Al
potencias
r dgitos,
numrico
de
10
0,
1,2
decimal
y el
10
usa
1, y
se
Cuando
el
nmero
un
de
punto
la
se
' +An_2r"
+A_2r'2
expresa
notacin
en
posicional,
general,
en
est
en
l ama
se
bases
con
meros
el
al
base
por
con
+A.r-m
solamente
digit)y
nmero.
si
que
(312.4)s
necesario
es
l,
los
coeficientes
75
5 +
coeficientes
los
base
del
nmero.
continuacin
51
2 +
0.8
+
=
(82.8)]0
significativo
del
(Isd,
Para
distinguir
en
parntesis
Sin
5_1
(msd.
del
ingls
less
muestra
entre
coloca
se
si
embargo,
se
m mal:
deci
es
parntesis.
a
lsd
la
52
el
_m
ms
dgito
significativo
A_0
A0.
menos
encierran
usar
conversin
su
l ama
dgito
0,
indicar
para
1A
le
se
m
se
subndice
no
A_,
l ama
habitualmente
un
3 y
le
mse
Note
contexto,
=
base.
diferentes,
el
,A _2.. A
de
punto
most
derecho
parntesis
clara
general
base:
significan!
significant digil)del
ingls
frmula
contiene
A0r
escriben
se
A-|An_2.. AlA0.A_
En
Air1
1r-w+l
por
base
en
la
segn
coeficientes
los
nmero
un
de
..
. .+Affl
general,
potencia
+
multiplican
se
porque
En
una
como
expresa
,r-
10.
base
diferentes.
dgitos
A_|r"
+
l ama
se
sistema
un
la
nmero
base
DIGITALES
COMPUTADORAS
Note
que
les.
sin
nmeros
el
que
coeficientes
los
de
los
todos
para
tambin
Note
de
sistema
base
la
operacin
pueden
realiza
se
cinco
solamente
usa
solamente
nmero
un
definida,
5
base
en
ser
0.
10,
que
INFORMACIN
dgitos
y,
3.
4,
si
2,
1,
decima
nmeros
con
asimismo,
valores
los
se
ese
en
expresan
sistema.
Un
mtodo
alternativo
basado
est
en
conversin
la
para
factorizada
forma
una
(A_,
el
Para
(A-2
..
(3I2.4)S
Adems
del
trabajar
pectivamente.
de
sistema
como
binario.
El
/4,)r
..
')r-1.. )r
)r
5)
V-1
)r
numeracin
de
sistemas
tres
usan
estn
Estos
hexadecimal.
5-1
(82.8)10
se
octai.
2 +
2 +.0.8
decimal,
en
0.
1
ha
sumando
obtener
la
los
nmeros
la
en
suma
base
22
de
2.
Por
base
en
conversin.
de
i +
0.5
2.
8.
I.
Un
hora
la
16
res
nmero
2o
(26),
bits.
l aman
se
correspondiente
la
mediante
conversin
la
punto
un
encontrar
binario
tanto,
posiblemente,
y,
nmero
un
dgitos:
0
puede
ejemplo,
Por
potencias
con
dos
I y
se
digitos
los
mencionado,
con
de
binario
en
cadena
nmero
un
potencias
base
en
una
de
24
contribuye
no
sistema
un
mediante
serie
una
se
igual
es
es
bits
los
Si
un
decimal
se
iguales
I.
ejemplo.
(110101.11),
Los
24
primeros
la
ran
en
(mega),
Tabla
y
La
de
conversin
resta
que
N2.
de
ms
grande
Continu
se
de
de
convierte
los
al
de
grande
dos
(53.75)10
de
potencia
2 elevado
se
(kilo),
como
una
de
de
potencia
potencias
220
214
es
enume
220
como
que
dos
N{,
dos.
El
esta
suma
1-1)
encuentre
diferencia
posi
el
manera,
equivalente
binario
nmero
la
Ahora
una
De
decimal
Tabla
Nt.
produce
cero.
mtodo
un
nmero
(vase
diferencia
sea
forma
con
el
de
la
de
216
fcilmente
potencia
de
777
convertir
Para
que
Llamemos
16
obtener
puede
decimal.
restado
y que.
l
a
di
f
e
renci
a
que
componentes
serie
24
se
positiva.
hasta
de
nmero
ms
potencia
sus
! 6
binario
diferencia
una
0.25
refiere
se
dos
nmero
procedimiento
en
coeficientes
el
es
que
este
decimal
obtiene
primero
N,produce
la
2 hasta
4 096
decimal
potencias
busca
se
restado
nmero
un
As,
212
desde
(giga).
210
sucesivamente
binario,
que.
el nmero
22
computadoras,
con
como
16
obtenidos
Trabajando
2J0
32
nmeros
1-1.
se
1)
5 +
equivalente
nmero
anteriormente
puede
ro
16
5 +
expresa
se
decimal
nmero
del
Como
tiva
binario
11010.11
(11010),
((3
binario,
numeracin
el
expansin
Por
numeracin
computadoras:
de
binario
bit
(A_m
binarios
Nmeros
El
de
sistema
con
(A_m
operaciones,
de
nmero
potencias:
A_3)r
el
reduce
arriba.
de
ejemplo
de
series
+A_2)r
(.. ((/4n_ir
base
de
de
los
componentes.
nme
10
LGICO
DISEO
DEL
FUNDAMENTOS
<
de
en
del
nmero
conversin
8
9
512
17
131
1 024
18
262
144
11
2 048
19
524
288
576
16
12
4 096
20
1 048
32
13
192
21
2 097
152
64
14
16
384
22
194
304
15
32
768
23
8 388
608
128
binario
nmero
el
y aparecen
decimal
las
en
el
en
binario
512
113
64
49
32
ocales
17
mencionado
sus
bases
son
que
dgitos
La
males
en
de
nmeros
bits
El
demos
de
el
nmero
que
los
dgitos
32
25
24
16
la
en
mediante
muestra
se
la
1=2
&
2o
nmero
(1001110001),
x82
=1
8 y
no
pueden
8 y
cadenas
Un
La
de
el
127.4.
8:
2x8'+7x8"
aparecer
de
15
entre
tiende
divisible
en
con
su
+
un
nmero
tres
2*
mucho
ocales
bits
16
octal
la
ser
ms
veces
hexadeci
puede
puede
se
ms
cuatro
ser
repre
represen
hexadecimal
usada,
ya
los
que
cuatro.
por
base
determinar
en
de
a
es
tres
son
representacin
una
propiedad
corresponde
ejemplo,
por
de
grupo
base
binarios.
que
nmeros
bits,
Un
la
poseen
octal
la
usan
(en
hexadecimal
usan
dgitos.
tamao
Para
base
bits
hexadecimal
sistema
octal
binario
en
digitales
hexadecinial
dgito
dgitos
cuatro
computadoras
eleccin
la
cada
16.
en
grupo
8)
porque
binarios
sistemas
y
base
(en
de
cinco
es
con
computadoras
nmeros
de
grupos
es
serie
una
aunque
octal
las
corresponde
dgitos.
octal
(I27.4)
Vase
26
64
indirectamente
manuales
arbitraria,
en
en
29
binarias
binarias.
numeracin
un
trminos
aparecen
manera:
512
octal
solamente
con
frecuentemente
ejemplo
que
los
cuatro
es
que
mtodo
siguiente
que
usar
cantidades
binarios
de
Ya
de
de
octal
con
aparecen
sistema
2.
compacta
personas
sistema
hexadecimal
tar
Un
el
en
V,
Este
numeracin
hexadccimal
mayora
especificar
para
sentado
la
de
ms
para
As.
largas.
2*
cantidades
potencia
cada
y
dgito
las
todos
sistemas
de
representacin
conveniente
ms
Los
representar
binarios
anteriormente,
binaria.
para
la
2ft
de
los
para
hexadecimales
tiles
2*
posiciones
posiciones.
de
resto
625
l0
son
072
16)
536
10
representacin
65
49
hemos
16
113
Como
256
625
Nmeros
2"
1 aparecen
de potencias,
2"
it
Los
dos
2"
COMPUTADORAS
1-1
TABLA
Potencias
serie
DE
los
dgitos
valor
4x8h
decimal
octal.
0,
<87.5)10
1,2,
equivalente,
3,
4,
5,
6 y 7.
exten
COMPUTADORAS
Es
los
usual
los
usar
coeficientes
primeros
en
los
complementar
para
de
numeracin
mal
letras
Un
C.
de
D.
16
primeros
encuentran
se
crito.
en
El
0 y dos
alterna
bit
la
1-2.
Tabla
bits
tres
la
cada
derecha.
El
el
procedimiento:
demuestra
El
la
dgito
octal
Tabla
1-2.
la
la
derecha
bits
izquierda
sea
de
un
octal
001
la
de
de
mltiplo
>
la
bits
tres
TABLA
cada
sistema
l,
12,
16
14
deci
15.
respectiva
octal
binarios
nmeros
bit
segundo
cuatro
(46687),0
sigue
I.
cuatro
y hexadecimal
patrn
un
alterna
significativo
bit
y el
111
de
100
000
tres
bits
total
derecha
el
obtener
110),
sea
un
preesdos
entre
significativo
ms
octal
con
diferentes
hacia
El
grupo.
10)
(base
de
las
para
importante:
conseguir
Hexadecimal
8)
(base
izquierda
ejemplo
la
siguiente
(base
16)
0
00
0000
00
01
0001
01
02
0010
02
03
0011
03
04
0100
04
05
0101
05
06
0110
06
07
0111
07
08
1000
10
09
1001
10
1010
12
11
ION
13
12
1100
14
13
1101
15
14
1110
16
15
lili
17
ocho
primeras
de
mltiplo
correcto.
Octal
2)
en
(26153.7406)*
bases
Binario
Decimal
binario
nmero
procediendo
Ms
binario
punto
resultado
obtiene
el
cada
se
binario.
punto
del
bits
de
del
asigna
se
nmero
la
binario
punto
por
izquierda
a
dividiendo
1-2
Nmeros
(base
sistema
un
numeracin
de
13,
usan
se
es
binario,
consigue-fcilmente
grupo
el
que
cadena
cadena
de
1, el
entre
011.
101
correspondiente
Para
conseguir
la
se
empezando
correspondiente
uno.
110
de
octal
dgito
(010
si
1.
binario
de
del
decimal,
0 y
entre
15
numeracin
alterna
ocho
alfabeto
hexadecima!
10,
161
secuencia
la
que
de
alterna
significativo
bit
tercer
162
sistemas
Note
representar
para
del
es
-I-
los
significativo
conversin
de
grupos
hacia
de
ocho
entre
La
nmeros
16
numrico
valores
0.
letras
11
con
Las
tomados
los
para
hexadecimal
11
sistema
dgitos
primeros
10.
que
El
INFORMACIN
empezando
menor
ms.
F usadas
nmero
menos
1. el
E,
10
es
10
decimal,
sistema
res
los
con
un
(B65F)I6
Los
si
16
B.
A.
ejemplo
base
en
dgitos
base
en
las
mente.
sistema
un
del
dgitos
DIGITALES
tres,
se
que
aadir
puede
hay
aadir
que
el
de
filas
nmero
de
12
DISEO
DEL
FUNDAMENTOS
do
La
conversin
en
grupos
de
de
siguiente
LGICO
binario
1100
hcxadecimal
dgito
Cada
anterior.
De
nales.
cada
las
El
64.
de
el
el
que
En
meros
binarios
para
representar
1-2.
procedimiento
aade
se
Tabla
0 adicio
binario
de
(11011I011.00101)2
de
(1II0100110.11)2
216
representar
representar
posteriores,
signo
I.
de
punto
representado
a (216
trabajaremos
0
nmeros
de
la
estructuras,
as
el
basado
la
y procesa
potencias
las
nmeros,
dos,
infor
8,
como
adicin
de
rango
de
16,
al
ceros
nmeros
informacin
0.0110000000000000.
la
de
que
pue
bits
de
valores
537
nmero
manejados
por
computadora
procesa
ms
significativo,
de
rango
fracciones
0.9999847412.
En
el
dgito
El
0.0
flotante.
punto
bits,
ser
misma
del
representaciones
simples
que
la
izquierda
por
Si
16
pueden
que
535.
65
de
signo
enteros
con
en
de
binario
)/216,
sin
enteros
procesa
El rango
de 0
es
eso
el
con
est
es
que
por
est
representar
almacena
normalmente
los
que
bits
0.375
nmero
pueden
se
que
hardware
predeterminado.
16
nmeros
son
computadora
de
va
otra
ambos
enteros
fijas
rangos
para
bits
algunos
casos,
se
usan
fraccionados.
aritmticas
Las
aritmticas
operaciones
decimales.
Sin
cuidado
en
base
r.
solamente
la
para
se
usa
los
usar
Ejemplos
nmeros
con
si
embargo,
dgitos
de
suma
base
en
dos
nmeros
Acarreos:
00000
Sumando:
01100
de
excepto
dos
nmeros
que
dgito
muy
todos
son
los
calcula
se
la
suma
clculos
los
hay
con
nmeros
que
tener
dgitos
en
10110
+101II
101101
las
segn
puede
que
10,
siguientes:
11101
de
los
leyes
base
101100
+10001
binarios
el
mismas
conocida
realizar
binarios
Suma:
suma
la
permitidos
las
siguen
diferente
base
una
Sumando:
males,
la
equivalente
su
del
00000010000l1001.
como
Operaciones
La
010
predeterminado
para
una
para
con
est
tambin
est
los
estructura
estructuras
bits
necesario
signo
puede
captulos
de
el
3 bits
de
convierte
1100
de
la
estas
en
de
es
representados
Por
ejemplo,
representado
representacin
se
binario
001
0110.
rango
en
bits
ser
entonces
el
nmero
final
sin
obtiene
se
inviniendo
consigue
se
011.
1010
digitales,
disponibles
nmero
y al
bits
cuatro
se
equivalente
su
111
0011
bits
Como
fracciones
1-3
la
de
nmeros
de
principio
esta
hexadecimal
ejemplos:
110
computadoras
nmero
macin.
est
los
de
el
den
dividi
es
(2CB.F06)|6
de
grupo
hexadecimal
dgito
siguientes
los
en
en
01I0);
binario
convierte
parecida,
muestra
se
(3A6.C)I6
32
binario
nmero
convierte
se
0000
cada
para
se
(673,12)8
En
el
que
anterior
lili
hexadecimal
octal
forma
Rangos
1011.
0110
octal
dgito
Esto
bits.
en
excepto
binario
nmero
correspondiente
de
conversin
La
El
dgitos.
similar,
es
manera:
(0010
El
COMPUTADORAS
hcxadecimal
cuatro
DE
ser
mismas
solamente
reglas
1
que
o
0.
para
Asimismo,
los
deci
nmeros
un
acarreo
en
DIGITALES
COMPUTADORAS
binario
suma
de
la
columna
son
0,
los
bits
bit
un
1 de
la
igual
bit
de
El
siguiente
es
acarreo
mayor
suma
0 y
los
bits
bit
de
acarreo
un
es
2 +
minuendo).
cia
son
-10010
la
primera
resta
En
el
son
2 al
suma
derecha,
el
segunda
posicin
posicin,
falta
otro
do,
restamos
La
ltima
dgitos
multiplicando
del
para
(2
0.
Se
da
como
los
con
igual
1 y
11110
siempre
la
signo
los
dos
binaria,
Por
los
tanto,
multiplicacin
el
en
est
es
en
parciales
productos
siguiente
acarreo
en
la
en
la
hace
el
minuen
el
caso
del
sencil a.
bastante
es
un
as
que
As
que
diferen
restado,
grande
negativo.
operandos.
dgito
la
diferencia
la
de
ms
una
ejemplo,
necesario
acarreo
es
un
de
I.
el
posicin,
substraendo
el
al
de
segundo
es
bit
un
bits
los
el
as
resultado
multiplicacin
o
En
restar.
10
suma
as
minuendo,
de
dentro
acarreo
decimal
acarreo,
el
en
segunda
que
y aadimos
la
es
demuestra
el
resul
suma
resultante
un
sistema
genera
bits
bit
intercambio
este
son
se
que
el
en
se
de
caso
substraendo
presentar
la
En
1).
el
excepto
los
un
con
Esto
muestra
se
2.
es
-01011
acarreo
menos
en
que.
operacin
multiplicador
o
En
columna.
derecha
10011-^
no
ilustra.
se
-
del
donde
(un
es
segn
acarreo
bit
aca
00110
decimal,
en
que
minuendo
del
de
los
-11110"^^-10011
presentado
restar
minuendo
ejemplo,
tercer
minuendo
bits
bit
Recuerde
el
del
primer
de
acarreo.
mismas
ejemplo
los
cada
la
00011
las
bit
todos
un
bit
produce
-10011
00100
la
como
suma
se
binarios:
10110
simplemente
posicin
de
nmeros
dos
10110
dada
columna
del
de
Minuendo:
para
posicin
de
si
aparece
1).
00110
reglas
3, que
decimal
dada
de
partir
El
0),
bits
los
a
13
en
una
ejemplo,
de
igual
00000
Diferencia:
Las
1 (2
Acarreos:
Substraendo:
generado
el primer
suma
segunda
acarreo
en
columna
igual
resta
una
la
suma
I (un
que
acarreo
En
la
una
(3
9).
de
resultando
=
El
significativa.
simplemente
son
de
mayor
es
que
ms
resultantes
la
posicin,
igual
ejemplo
tercera
posicin
alguna
en
siguiente
ejemplo,
segundo
tando
suma
posicin
bits
rreos
un
la
alguna
en
los
si
aparece
la
INFORMACIN
Los
al
iguales
son
ejemplo:
1011
Multiplicando:
Multiplicador:
101
1011
0000
1011
1101II
Producto:
Las
ren
dgitos
cada
el
operaciones
aritmticas
normalmente
la
de
par
resultado
que
entradas
hexadecimales
la
base.
esta
en
dgitos
correspondiente
se
suma
de
la
de
alternativa
a
cabo
tabla
de
y
la
E46
la
suma
se
muestra
acarreo
decimal.
La
el
Ejemplo
secuencia
sistema
fiar
de
de
l-l.
decimal,
en
base
en
memoria
nuestra
para
sumar
requie
de
convertir
despus
base
en
para
los
dos
convertir
es
numeracin
de
base
productos
nmeros
pasos
en
sumas
dos
el
sistema
otro
obtener
dgitos
los
en
podemos
nos
cualquier
puede
sumar
sumar
y al
en
se
para
decimal,
suma
en
que
sencil a
decimal,
en
las
de
ms
columna
una
l eva
59F
de
Una
hexadecimal.
octal,
tablas
en
formulacin
r.
obtener
dos
Ya
las
nmeros
14
FUNDAMENTOS
DISEO
DEL
EJEMPLO
Adicin
1-1
Realice
la
LGICO
DE
COMPUTADORAS
hexadecimal
(59F),6
suma
(E46)l(,:
Clculo
Hexadecimal
decimal
equivalente
1
Las
columnas
hay
en
de
l evar
que
clculo
decimal
hexadecimal,
los
sumamos
anotando
hexadecimal
de
manera
similar.
La
la
1 para
acarreo
columna
aritmticas
muestra
con
de
la
dos
16
la
derecha
dgito
equivalentes.
de
la
da
base
en
y convirtiendo
de dos
Multiplicacin
multiplicacin
clculos
de
realiza
en
de
(762)8
10
dos
5x2
5x6+1
5x7
en
el
el
caso
muestran
7 tienen
el
al
reconvertimos
de
5 y
de
suma
un
de
suman
se
de
el
en
la
46.
todas
de
uno
en
las
opera
Esto
uno.
se
1-2.
Ejemplo
siguiente
acarreo
producto
parcial
est
8 + 2
31
24
38
32
8 +
25
24
31
24
que
hay
que
de los
(5
ejemplo,
6),
Si
no
directamente
dgito
al producto
y el
hay
clculos
x
decimales
2)8
ltimo
ningn
dentro
46
10
31
37
octales.
dgitos
de
par
(12).
dgito
dgito
del
de
la
linea
del
izquierdo
mul
anterior,
se
resultado
la
de
dgitos
l
o
s
a
copian
El dgito
izquierdo.
2. es
significativo.
al
cual
del
producto
oct
a
l
producto
parcial,
de
Los
La
correspondientes.
El
sumar
37
clculo
del
octal.
en
decimales
derivado
12
cada
para
dgitos
sus
acarreo,
(5
10
mentales
octal
escrito
clculos
que
octal.
4x6+1
reconvierte
Por
izquierda.
resultado
Octal
Decimal
un
acarreo
un
al
producto
acarreo,
se
del
sumar
que
del
el
en
valor
ms
resultado
a
octales
haciendo
intermediarios
4x2
los
mismo
octales
lugar
dgitos
correspondiente
sumar
derecha
azules
hay
que
de
(45)8:
dgitos
da
parciales
acarreo
que
sumar
columnas
dos
otras
conseguir
puede
se
octales
nmeros
y el
dgitos
guiente.
decimal,
Los
tos
la
Octal
de
dos
un
Las
resultados
4x7
dgitos
tiplicacin
resultado
como
mental
de
vez
Despus
dgito
21.
razonamiento
En
16
octal
octales
el
hexadecimal.
significativa.
ms
21
muestran
suma
*15
Esto
Octal
Los
14
5.
nmeros
multiplicacin
1*2
la
decimales
siguiente
decimal
en
EJEMPLO
Realice
cada
multiplicacin
ciones
21
que
16
equivalente
producir
para
_6
_4
19
Acarreo
15
14
cabo
Acarreo
octal
linea
si
produc
se
1.
el
es
el
dgito
se
pue
como
DIGITALES
COMPUTADORAS
Conversin
La
de
conversin
serie
de
de
ahora
el
parte
sin
de
de
1-3
EJEMPLO
Convierta
conversin
2 y
Los
de
resto
un
19/8
2/8
l0
Vase
hasta
el
en
vertido
es
binario
2,
se
es
resulta
8 que
por
dividido
8 resultando
los
que
cociente
un
en
de
obtiene
en
8 lo
por
nmero
todos
en
con
conver
los
ejemplo.
un
cociente
un
resulta
de
en
de
0 y
19
cociente
un
de
de
resto
un
un
2.
restos:
Dgito
menos
+3/8
+2'8
Dgito
ms
restos
desde
el
1-3
Ejemplo
Hecha,
como
0.
Tambin
se
muestra
20/2
10/2
5/2
2/2
1/2
(41)IO
se
puede
20
nmero
significativo
significativo
divisiones
0+
ia
caso,
se
para
base
como
por
convertir
del
se
dividen
enteros
nmero
con
2.
por
binario
Resto
10
este
primero,
binario:
1/2
En
hacerlas
que
decimales
enteros
procedimiento
1-4.
Ejemplo
hay
el
el
cocientes
Los
este
usar
hacia
ltimo
convertido.
podemos
de
41
el
en
las
decimal
los
obtener
todas
nmero
lee
se
que
para
sea
41/2
supuesto,
por
deseado
Resto
Conversin
Por
La
mejor
explica
entera
parte
una
manera.
un
I-2.
octal
asimismo,
1-4
el
19
dividido
1/8
resultado
EJEMPLO
Convierta
la
el
que
es
en
diferente
Seccin
(231)r
mediante
decimales
19
153
Despus
octal
la
en
el
se
divide
se
nmero
decimal
dividiendo
procedimiento
Presentamos
nmero
de
hace
se
decimales
Primero,
Finalmente.
del
el
partes
una
octal:
negrita.
en
3.
153/8
indica
8.
dos
en
decimal
nmero
un
a
separar
base
en
Este
enteros
153
base
coeficientes
(153)
restos.
de
ilustrado
como
los
decimal
es
1,
un
Conversin
nmero
el
resto
acumulando
convertir
alternativa
las
convertir
nmero
anteriormente.
mostr
de
expansin
el
expandiendo
se
necesario
es
que
nmero
que
decimal
entero
un
hay
como
inversa
la
decimal,
realiza
se
operacin
con
decimal
un
trminos,
la
para
punto
ya
los
relacionado
un
fraccionaria,
cocientes
La
general
incluye
todos
est
que
nmero
una
sumando
base
en
base
en
15
bases
otras
nmero
un
potencias
procedimiento
un
nmero
Si
decimal
INFORMACIN
1/2
1/2
Dgito
menos
Dgito
ms
significativo
significativo
(101001>2
el
convertir
<41
decimal
nmero
)t0
32
mediante
+
(101001
la
)3
suma
de
potencias
de
dos:
16
FUNDAMENTOS
conversin
La
se
usa
de
en
el
Convierta
Primero,
multiplica
se
hasta
parte
suficiente.
que
exactitud
ra
por
la
conseguir
Los
coeficientes
0.6875
0.3750
0.7500
0.5000
en
la
dgitos
que
acu
ejemplo.
un
con
se
binario
conseguir
igual
del
entero
un
Se
La
contina
procedimiento
conseguir
para
dgitos
obtienen
se
los
de
fraccin
nueva
este
suficientes
haya
que
binario
nmero
fraccin.
una
fraccin.
y otra
hasta
entero
otro
flecha,
el
en
1.5000
1.0000
anterior
Dgito
la
de
enteros
mane
significativo
significativo
menos
que
recuerde
las
que
al
decimal
octal.
desde
enteros
En
convertido.
nmero
El
as
cero,
los
leen
se
que
el
convertido.
nmero
en
fraccin
una
0.7500
ms
'Dgito
obtener
para
Asimismo,
usan.
Entero
1.3750
ejemplo
el
necesariamente
tenemos
decidir
ejemplo,
cuntos
dgitos
son
el
por
de
nmero
por
la
fraccin
r.
Por
fracciones
las
de
termina
no
convertida
8.
se
convertir
para
eso,
por
como
finito
nmero
un
aparece
fracciones
ltimo,
el
hacia
primero
de
multiplicar
que
el
multiplicacin
de
proceso
hay que
multiplicaciones
el
el
muestra
como
1-6.
Ejemplo
EJEMPLO
Conversin
1-6
el
Convierta
respuesta,
dgito
nmero
6.656
5.248
figuras
tres
usado
es
La
conversin
Entero
significativas,
rondar
para
cada
parte
Ejemplos
por
1-3
separado
y
1-6.
despus
obtiene
se
en
decimales
nmeros
de
octal
0.656
fraccin
una
0.832
0.832
0.104
decimales
4.104
fracciones
x8
5.
0.513
decimal
0.513
entero.
de
base
(0.513)
los
divisin,
(0.1011)2
Vase
indica
do
mejor
al
similar
la
de
binario:
2 para
sea
mtodo
un
vez
en
siguiente:
(0.6875),
La
para
fraccionaria
por
mtodo
el
decimales
a
por
mediante
logra
se
multiplicacin
explica
fracciones
0.6875
0.6875
multiplica
se
se
vez,
de
decimal
nmero
base
en
la
usa
Otra
restos.
Conversin
1*5
EJEMPLO
se
que
de
vez
COMPUTADORAS
DE
decimal
excepto
enteros
fraccin
una
enteros,
para
mulan
LCICO
DISEO
DEL
l0
con
de
el
ms
Dgito
menos
los
significativo
significativo
dgitos
penltimo
Note
enteros.
dgito.
6.
el
que
enteras
partes
combinando
los
(231.407)H
ltimo
obtener
para
(0.407).
obtenemos
(153.513))
dgitos:
tres
Dgito
de
en
octal
dos
y fraccionarias
resultados.
se
Usando
realiza
los
convirtien
resultados
de
COMPUTADORAS
1-4
Cdigos
numrico
sistema
estn
de
putadora
una
manera
bin
realizar
posible
es
guardan
Un
de
1 y
conjunto
de
elemento
est
junto
cdigo
de
tando
en
bits.
permitido
en
Un
de
las
go usado
Tabla
1-2.
Tambin
tos
decimales
12
bits
Tabla
comn
es
posibles
1-3
requiere
de
otros
muestra
un
bits
4/i
el
2.
de
que
mismo
asignarle
Los
de
com
acepta
1 y
Tam
0.
cuando
es
en
decimales,
algunos
de
BCD.
de
bits
As.
cada
para
el
nmero
001I
TABLA
1-3
Decimal
codificado
en
se
dgito
396
(BCD)
Dgito
decimal
BCD
0000
0
1
0001
0010
0011
0100
0101
0110
0111
1000
1001
cdigo
ambiguo.
es
el
al
conjunto
un
bits,
cuatro
menos
obtener
pueden
numerosos
El
presentan
en
Un
representa
cdi
enumerada
directa
ele
de
nmero
forman
se
un
con
la
en
decimal)
ellos
con
bina
diferentes.
decimal
Smbolo
Un
determinar
si
binaria
decimal.
binario
U.
combinacin
combinaciones
0110
1001
el
contener
asignacin
(en decimal ingls
la
Un
cada
donde
10,
pueden
no.
Se
bits,
requiere
nica
decimales
asignar.
10
con
codificado.
2
01,
asignar
que
dife
elementos
se
si
dgitos
tiene
bits
16
una
sin
sin
decimales
de
bits
como
la
combinaciones
00.
valor;
10
permanecern
dgitos
codificado
cdigos
cdigo
conjunto
conjunto
cdigo
elementos
cuatro
del
binario
de
binarias
de
10
los
en
un
hay
entre
posibles
los
resulta
en
decimales
2"
binarias:
un
tengan
colocando
para
3 bits,
potencia
una
cdigo
un
combinaciones
distingue
l ama
Se
son
La
no
que
computadora
cdigo
hasta
elemento
un
elemento
algunas
diferentes
ms
cada
elementos
combinaciones
16
binarios
cdigos
dos
tendr
binario
de
cdigo
A
conver
los
slo
nmeros
implica
confinaciones
binarias
I.
que
conjunto
un
cdigo
6
2"
binario
cdigo
mentos
un
con
que
con
siguientes
combinaciones
Las
de
bits
codificar
las
requiere
binario
de
representa
un
decimales
la
directamente
grupo
puede
de
una
mediante
decimales
dgitos
reconvertir
nmeros
Como
es
codificada.
un
se
a
binario.
combinacin
cada
los
personas
diferencia
esa
binario
en
guardemos
conversin
forma
es
elementos
clculos
aritmticas
nbits
donde
0.
los
las
pero
resolver
para
que
los
de
asignado
est
no
la
operaciones
de
cuatro
facilite
computadora
8 elementos
de
Un
las
binario
cdigo
rentes
pero
la
en
requiere
computadora,
una
para
posibilidad
todos
representar
que
natural
Una
mtodo
que
hay
ms
realizar
Este
binarios,
valores
binario,
decimal.
sistema
decimal.
sistema
decimales
binarios
el
es
al
nmeros
dos
as.
binario
acostumbradas
tir
ria.
17
decimales
El
se
INFORMACIN
DIGITALES
BCD.
3.
Captulo
el
nmero
con
en
BCD
dgi
con
18
FUNDAMENTOS
cada
donde
mismo
de
grupo
ms
aunque
10
que
representa
decimal
185
El
valor
BCD
tiene
que
hay
ventaja
una
por
personas
estn
Considere
la
resultado
los
la
un
resultado
1 1001.
si
la
La
el
19-
el
En
necesita
no
solamente
binario
los
se
usan
de
diferencia
y salida
nmeros
entre
0,
y BCD
BCD
decimal
y los
9.
binarios,
no
nmero
un
1.2
manejan
se
decimales
Es
obstante,
No
entrada
bits.
equivalente.
datos
son
smbolos
(0110)2.
nmeros
binaria
de
correcto
de
1-7
Adicin
110
la
de
suma
y los
es
usan
convierte
que
la
BCD
suma
dgitos
tres
16
BCD
10
un
se
la
mayor
columna
no
y adems
de
la
6.
Por
en
el
eso,
binario.
de
BCD.
en
correcto.
es
acarreo
=
sumando
es
un
suma
BCD
correcto
pro
ser
vlido.
La
produce
posicin
acarreo
ms
deci
Considere
el
BCD.
489
posicin,
correspondiente
dgito
dgito
0100
binaria
En
el
un
que
podra
la
son
de
BCD
Acarreo
937
cada
es
de
fuerzan
se
en
448
+
BCD
diferencia
es
bits
1,
excede
binaria
suma
BCD.
en
pero
resultado
decimal
acarreo
la
cuatro
en
dgito
Supongamos
acarreo.
10011.
siguientes
dgito
el
lo
el
es
igual
acarreo
Entonces,
el
1010.
que
(XXX)
acarreo),
es
un
de
posible
ningn
un
binarios.
ser
suma,
razn
donde
19.
acarreo
igual
con
Como
nmeros
(sin
la
La
suma
el
mayor
9+1
esto
es
junto
significantivos.
menos
1010
que
BCD,
en
binario,
primer
menor
es
la
dgito
ejemplo
EJEMPLO
acarreo.
lili
1001.
9 +
que
si tuviramos
requerido.
de
siguiente
Para
binario
BCD
los
anteriores
como
binario,
en
significativa
suma
equivalente,
hasta
(101110011,
valor
su
que
nica
con
decimales
mayor
es
decimal
y
nmero
y binario:
porque
0010
dgitos
binaria
acarreo
mal
bits.
dgitos
BCD
donde
suma
de
dos
ser
binaria
adicin
el
par
de
suma
Pero
lo
es
Un
binario
1010
BCD
equivalente
Nmeros
escriben
0001.
de
puede
dgitos
no
sumamos
Si
un
suma
de
suma
de
0000
9,
nmero
su
BCD
en
incluido.
BCD
en
duce
0000.
decimal
binarias
bits
decimal.
con
binarios
de
en
decimales
sistema
se
010I)BCD
ms
nmeros
decimales
nmero
entre
combinaciones
nmero
su
necesita
representados
cdigos
la
el
Un
nmero
diferente
1000
(0001
de
decimal.
un
correspondiente
pero
uso
usan
nmeros
los
Suma
9,
el
en
valor
BCD
es
BCD.
su
bits,
en
que
aunque
que
los
12
nmero
un
si
las
cdigo
y
dgito
un
Adems,
(185)JO
obvio
COMPUTADORAS
representacin
una
el
en
DE
binario
l y 0.
significado
Considere
bits
tiene
contienen
tienen
no
equivalente
grande
ambos
LGICO
cuatro
nmero
su
que
BCD
y
DISEO
DEL
Suma
binaria
Sumar
BCD
suma
BCD
resultado
que
derecha,
0100
1001
+
1001
los
dos
1001,
la
suma
si
como
0110
binaria
1 OCX)
1001
1101
0001
0110
0110
0111
0011
0111
0011
BCD
dgitos
sumamos
1000
0100
suman
**
es
fuesen
obtener
para
igual
dos
la
17.
La
suma
presencia
nmeros
de
BCD
del
binarios.
Si
correcta
y
indica
acarreo
la
un
COMPUTADORAS
la
que
cin.
sumu
es
siguiente
produce
igual
mayor
de
adicin
La
columna,
la
Bit
de
(9)
errores
adicional
bit
(3),
0011
BCD
dgito
cdigo
dos
cada
de
par
paridad
puede
de
El
el
bit
siguientes
caracteres
se
destino
se
par
basan
pedir
1-5
hace
se
que
Por
eso,
del
ingls
dad
par,
de
un
NAK
se
es
al
que
de
pueden
paridad,
de
detectar
si
receptor,
un
del
mensaje
detecta
un
10101.
control
de
Tabla
la
cionamiento
en
tiene
el
devuelve
paridad,
un
ledg),que
de
1-5.
Si
no
se
detecta
ningn
el
mismo
vez
cierto
un
azar
por
NAK
se
que
de
nmero
Este
cuales
posibilidad
carc
un
contestar
emisor
paridad
Si
correcta.
indica
se
pari
con
devuelve
intentos,
vez.
negativo,
receptor
El
es
otra
8 bits
en
la
Lo
errores.
(reconocimiento
recibe
algunos
de
ocurrir
no
es
Un
los
consiste
el
error,
no
transmisin.
pares
Una
00000110.
hasta
mensaje,
de
de
nmeros
En
recibido
transmitido.
de
destino.
su
la
que
acknowledge),
ingls
despus
control
ASCII
durante
un
siguien
manera
carcter
particular.
fue
la
de
carcter
errores,
los
error
carcter
fal os
camino
la
el
un
del
otra
de
vigilar
aplicacin
es
(confirmacin,
ACK
transmitiendo
de
que
de
cada
deteccin
para
suponiendo
valor
en
cdigo.
hacia
un
Se
los
para
caracteres
paridad,
de
la
comn.
informacin
de
los
un
para
ms
del
trata
se
de
su
de
depende
error
paridad
errores
necesarios
error
negativeackrtow
1 (X)
de
impar
cdigos
ser
la
cambiado
ha
bit
Otros
detecta.
se
no
si
carcter;
nmero
bits
producir
ASCII
fija
todos
para
los
la
par
de
simple
emisor
incluyen
que
un
ms
caso
el
en
cada
menos
cada
el
par.
par
carcter
el
en
transmisin
la
extra
un
sea
para
posicin
durante
bit
un
es
incluyendo
cualquier
en
impar)
de
la
paridad
cdigo
de
impar
paridad
cdigos,
con
errores
8 bits,
paridad
siendo
como
paridad
de
(o
de
tres
par
paridad
usa
par
la
errores
bit
para
paridad
uno.
todava
un
mal
la
fun
transmisin.
de
Gray
Cdigos
Cuando
valor
binario
de
cambia
adelante
cuenta
se
izquierda
que
suma
impar
del
nmero
un
paridades,
detectar
caracteres
despus
el
el
til
comprueba
significa
transmisin
un
la
0110
aade
se
resultante
paridad
izquierda
la
binarios
emplazar
retransmisin
una
ter
la
veces
de
cdigo
impar:
Con
ms
ambas
usan
nmeros
que
bits
en
de
par
par
posicin
paridad
la
para
se
de
la
en
con
es
bit
detecta
de
extra
general,
los
(impar),
mero
bit
carcter
tanto
un
se
mtodo
el
el
en
puede
paridad
genera
transmiten
paridad.
palabra
paridad
su
paridad
la
en
bit
Un
01010100
Asumiendo
otro.
a
se
par
En
de
columna,
datos,
11010100
se
de
de
su
1010100
En
para
definir
11000001
paridad
caracteres,
procesamiento
01000001
impar.
usar
bits;
adicin
La
ltima
1000001
usamos
caso
nmero
y el
cantidad
la
Con
sitio
la
I.
binario
que
los
Considere
te:
En
corre-
una
de
acarreo
vlido.
no
I.
necesita
se
un
correcto.
comunicacin
de
palabra
conseguir
para
impar.
la
en
una
incluido
En
de
acarreo
un
BCD
dgito
un
cual
(7),
19
paridad
detectar
Para
el
(13).
1101
lo
con
0111
BCD.
en
INFORMACIN
9),
que
correcta
suma
es
correcta.
es
mayor
la
binaria
suma
BCD
1001
(indudablemente
produce
la
suma
16
que
0110
DIGITALES
la
entre
vara.
otro
Tabla
1-4.
los
valores
atrs
Esto
Como
usando
se
muestra
binarios
flucta
000
de
cdigo
binario
111
saltamos
3.
el
en
de
contamos
el
binarios,
cdigos
nmero
de
para
a
bits
los
dgitos
0(X),
el
de
cambian
que
octales
nmero
de
bits
la
20
FUNDAMENTOS
DISEO
DEL
LGICO
TABLA
COMPUTADORAS
DE
1-4
Cdigo
Gray
Cdigo
Cdigo
Gray
Bits
binario
cambiados
000
000
001
010
J
muchas
En
hay
puede
de posicin
ptico
para
eje giratorio
atrs
causar
el
I binario
pticos,
regin
sensores
hay
una
la
oscuridad
el
eje
011
1 (X),
resultado,
un
sern
valor
entre
0.
En
este
caso,
En
una
situacin
de
3 y 4
en
hay
este
los
bits
la
fuente
de
los
estar
en
de
000,
los
pero
en
la
fuente
B:,
si
010,
el
valores
disco.
luz
con
la
o
el
suponga
borde
mvA
010
lo
011
como
errneos.
XX)
mj
lie
(a)
Cdigo
binario
para
tas
posiciones
@
FIGURA
Codificador
de
(bj
Gray
Cdigo
U3
ptico
de
posicin
angular
10
para
las
posiciones
de
que
entre
Como
resultante
A,
rw
i'
parcialmente
luz
oscuridad.
Tanto
ton
Si
una
reacciona
en
luz
los
del
sensor
ejemplo,
111.
claramente
son
el
codificado
110
101.
100.
la
ven
binario
disco,
lado
justamente
B tienen
un
para
del
otro
Por
sensores
nmero
011,
otros
B,
los
el
en
transparentes
sensor,
angular.
estn
sensores
As
0.
y el
fijado
lado
un
reacciona
sensor
posicin
una
claro
001,
encuentran
posiciones
est
I
en
codificador
disco
un
es
contiene
el
adelante
un
reas
posicionada
sensor,
los
las
no
producir
el
entre
que
esa
est
se
opaca
a 0.
sensores
caso,
disco
El
eje.
luz
hacia
mediante
codificador
presentan
no
contando
ilustra
se
El
codificar,
manera
como
ser
del
de
bit
un
problemas
circulares
cuentas
de
ms
l-3(a).
Figura
fuente
regin
igual
puede
una
binaria
puede
puede
sensor
adecuados
Una
eje giratorio
posicionan
se
cada
Si
salida
el
disco
bloqueada.
1.
embargo,
el
para
cada
la
las
como
de
estos
rotatoria
posicin
el
de
en
entre
una
con
Sin
mostrado
transparente
igual
Uno
bits
cambio
un
serios.
la
uno
binaria
salida
donde
para
de
cambios
mltiples
medir
000
aplicaciones
problemas
angular
opacas
100
-1
aplicaciones,
Pero
101
000
problemas.
111
II
110
7
z
110
010
101
011
100
00!
011
Bits
cambiados
para
100
COMPUTADORAS
La
solucin
cambia
si
los
bit
un
Si
satisfactorios.
bit
un
cambia
si
binarios
cdigos
de
la
l-3(bt
Tabla
transparente
quien
Note
para
uno
su
otros
continuo
usos
de
Gray
cdigos
de
bajo
cuando
cambia
delante
un
atrs),
Cdigo
5791
ser
de
lo
Un
Cdigo
par)
puede
la
1.
por
n/2
cinco
reemplazando
cinco
Para
de
casos
Cdigo
copiando
bit
su
de
paridad
Cdigos
miles
izquierda
con
de
Semiconductor)
energa
consume
continuo
8 cambios
contador
rango
diferente
conteo
cada
Hay
un
bastante
se
con
Gray.
tiene
voltaje,
uso
solamente
hacia
(o
de
de
bits
Gray
usando
solamente
es
la
par
la
para
orden
inverso
las
y 0110,
e!
1110.
bit
de
que
por
la
palabra
binario
0100.
0110.
ms
los
para
las
BCD.
de
Despus,
izquierda
la
Gray
orden
1000
si
prime
cdigos
estos
1001
1011.
1010,
secuencia
Cdigo
cdigos
para
Inviniendo
1. obtenemos
el
de
ejemplo,
la
cdigo
(0.0)
con
palabras
Por
de
palabra
paridad
(LO),
en
cada
para
tiene
(n
de
nmeros
paridad
ejemplo,
paridad
binario
cdigo
n/2
primeros
de
copala
proporciona
originales.
de
palabras
los
seguido
0010
0011.
Cdigo
los
para
donde
formarse
la
directamente
izquierda
el
para
binarios
cdigos
los
bit
y
del
de
despus
nmero
originales
la
palabra
bit
cada
a
de
uno
2"
binario
cdigo
del
reemplazando
y el
de
son
los
1, cada
palabra
correspondiente
bits
sobrantes
el
con
izquierda.
su
alfanumricos
Muchas
mente
cdigo
Frank
Gray.
ms
par
de
(0,1).
y
Un
para
del
Gray
regin
Gray
una
por
del
1-4
informacin.
Cdigo
1953.
en
concepto
Tabla
la
tienen
nombre
su
software
usar
binario.
de
Por
izquierda.
paridad
slo
disco
para
queremos
el
de
el
posicin
salidas
cuenta
usando
in
orden
Si
binario
angular
del
binario
las
cada
un
la
contador
de
0001.
la
Cdigos
especiales
Gray
puede
bit
0.
de
0000,
(del
el
Oxide
en
del
secuencia
nueva
son
bit
de
conjunto
que
(XX).
angular
CMOS,
En
ejemplo
salidas
formada
palabras
0 ms
el
su
es
solo
reflectado
Note
100
l eva
uso
de
en
en
nmeros
Esta
palabras
ltimos
Gray
las
de
para
cam
un
que
cada
contundo
sustituyendo
Cdigo
de
bits
secuencia
una
consista
que
el bit a
con
de
secuencia
guientes
ros
binario
de
son
codificacin
la
proceso
en
como
atrs.
y
de
las
construida
cdigo
dos
solo
que
manera
entonces
circuito
digital.
CMOS
consumida
energa
para
ejemplo,
los
011.
binario
siguiente
representacin
delante
de
un
fsica,
una
cdigos
cambios
en
Gray
de
palabra
de cdigo
la palabra
los
la
propiedad
Gray
0),
101,
posicin
variable
una
el
en
ilustra
lgicos
consume
ser
una
coge
sustituido
se
que
pticos
hacia
Para
As.
ia
111,
adyacentes
Gray
Cdigo
de posicin
El
otro.
angular
circuitos
14
donde
casos
Por
la
1-4.
un
usarlos
segmentos
el
convierte
cuentan
hay
Gray.
dos
donde
en
que
bit.
Tabla
110,
010.
ptico-de
posicin
de
se
aparece
consumo
7 de
Gray
la
de
construir
de
antes
opaca
para
codificadores
que
0I0
cdigos
Cdigo
01!.
codificador
cada
para
con
derecha
podemos
el
que
valores
001.
binario
ptico
parecidos
cdigo
l amado
la
procesamiento,
uso
codificador
muchos
000.
presenta
1-4.
patent
El
aparece
ahora
cdigos
estos
Figura
La
de
varios
Hay
octales.
dgitos
cade),
es
su
de
los
ocurrir.
par.
Gray
para
convierta
que
es
es
21
en
que
puede
no
saltos
Un
posiciones.
Cdigo
Gray.
los
binarios
cdigos
contar
;t
valores
(incluyendo
las
un
es
para
atrs
los
de
cuenta
resultante
cdigo
de
todas
para
el
da
se
problema
este
3,
codificacin
delante
cuenta
Gray
binaryreflected
gls
el
hacia
2 y
entre
uno
anterior,
borde
cambiamos
la
Cdigo
siguiente
la
consecutivos,
Un
el
en
contando
durante
enteros
al
si
evidente
parece
valor
satisfactoria
ser
va
de
estn
sensores
bia
problema
este
slo
INFORMACIN
DIGITALES
aplicaciones
consisten
de
asegurados
sino
nmeros,
usa
digitales
computadoras
para
en
una
computadora
tambin
en
para
el
requieren
letras.
procesar
Por
ejemplo,
sus
una
ficheros.
de
manejo
datos
compaa
Para
representar
no
que
de
sola
con
seguros
los
nom
22
FUNDAMENTOS
bres
Cada
$.
dgitos
incluyen
incluyen
tienen
porque
ASCII
cdigo
de
indican
se
la
La
El
A.
imprimibles
letras
@,
%,
34
se
para
de
carro
divisiones,
de
de
caracteres
nal
de
cifras
ASCII
1-5.
B1.
Note
se
bits.
Los
cdigos
codificacin
la
siete
bits
los
que
1CKXMX)I
fila
la
100.
(columna
34
del
bits
tres
significantes
imprimidos
imprimibles
especiales
caracteres
ameri
Los
menos
por
ser
caracteres
32
fila
caracteres
no
consisten
26
en
imprimibles
control
end
como
bits
fines
especficos,
para
UNICODE
Hay
representar
los
(http:/ www.librosite.net/mano)
usan
enmarcar
la
mayora
byte.Por
de
(inicio
de
texto
un
de
dalos
de
regis
con
Ejemplos
of
) y ETX
transmitido
texto
los
de
otro.
start
de
retomo
caracteres
sitio
un
texto,
mensaje
un
separador
Los
escribir
y
separar
para
el
FS).
de
para
bit
ms
de
8 bits,
significativo
aplicacin.
la
el
con
acentos
se
usan
lenguajes
de
grficos
de
se
Por
sobre
apndice
este
libro.
las
eso.
(fi
mediante
los
0.
en
ejemplo,
El
diferentes
Unicode,
de
todo
el
usa
los
mundo,
veces
para
128
reconocen
Estos
habili
caracteres
del
al
cdigo
un
se
1.
ejemplo
por
idiomas
en
normal
ASCII,
extra
impresoras
algunas
cantidad
una
caracteres
bit
puesto
como
en
manipulan
computadoras
guardan
significativo
adicionales,
como
un
de
puesto
ms
bit
smbolos
producir
disponible
smbolos
pero
l amada
el
de
marcas
7 bits,
unidad
de
impresora
con
de
con
byte.
dependiendo
adicionales
caracteres
usan
mquina
como
(file
STX
son
se
que
cdigo
una
por
comunicacin
se
con
que
de
HT),
caracteres
transmisin
informa
hilos.
un
como
uno
ficheros
la
la
(
informacin
pre
de
caracteres
son
de
de
formato
un
en
formato
de
Se
caracteres
separadores
conocidos
Incluyen
de
formato,
efectos
de
separadores
pginas.
abreviados.
Los
impreso
texto
de
horizontal
durante
usan
de
of text),
sobre
es
Los
el
controles
nombres
con
funcionales.
completos
Los
los
fabulador
prrafos
y separador
ASCII
de
y colocar
efectos
control:
Incluyen
CR).
tabla
datos
comunicacin.
BS).
backspace.
RS)
la
nombres
sus
de
de
se
texto,
mente.
la
10
Tabla
bits
pueden
Los
en
con
impresin.
comunicaciones
ASCII
caracteres
control
reti m.
de
tabla
caracteres
ejemplo,
por
comunicacin
tan
de
recordseparator.
de
control.
de
(carriage
trol
la
encaminamiento
la
de
retroceso
tro
significativo.
cuatro
en
de
indican
se
de
tipos
tres
diseo
el
en
ms
y los
que
funciones
control
el
caracteres
el
como
columna
la
en
bit
Bel
es
caracteres
minsculas,
debajo
para
Hay
y
se
si
siete
menos
estandarizado
(Cdigo
for
Cade
representada
es
94
letras
de
vez
usan
definido.
trolan
ejemplo,
varias
caracteres
otra
muestran
cin,
10
Si
$.
Los
control
al
que
codificados.
elementos
muestra
se
B-
la
contiene
26
maysculas,
segn
determinan
por
Standard
American
caracteres,
donde
cdigo
ASCII
usados
Note
los
bits,
digitales.
ASCII
l ama
se
informacin.
hasta
letra
cdigo
los
seis
de
I y 0.
de
especiales
menos
binario
entiende
significado
el
al
de
del
incluye
especiales.
que
caracteres
cdigo
computadoras
las
en
solamente
no
128
del
tabla.
0001).
importante
un
alfanumricos
como
significativos
ms
papel
muy
la computadora
smbolos,
codificar
para
necesitamos
elementos
tres)
que
binario
cdigo
un
minsculas
caracteres
para
bits
{ms
algunos
letras
caracteres
caracteres
para
intercambio
para
siete
Usa
los
estndar
cdigo
cano
un
solamente
Cdigo
alfabeto,
de
conjunto
un
las
para
nmeros
representar
es
binario
cdigo
un
que
ingls
necesitamos
las
formular
tiene
en
del
tienen
binarios,
ser
necesario
es
maysculas,
maysculas
COMPUTADORAS
binario
tetras
las
binarios
que
cambia
binaria
de
26
solamente
cdigos
DE
alfanumrico
las
las
pertinente,
cdigo
mismo
conjunto
decimales,
Los
de
el
Adems,
como
LGICO
informacin
otra
alfabeto.
El
DISEO
DEL
alfabeto
griego
ingls.
estndar
de
en
la
pgina
16
bits
Web
para
de
DIGITALES
COMPUTADORAS
INFORMACIN
1-5
TABLA
Standard
American
Code
(ASCII)
Interchange
Information
for
111
000
001
010
011
100
101
0000
NULL
DLE
SP
0001
SOH
DCI
0010
STX
DC2
ti
0011
ETX
DC3
0100
EOT
DC4
0101
ENQ
NAK
&
110
'
w
X
ACK
SYN
BEL
ETB
1000
BS
CAN
1001
HT
EM
1010
LF
SUB
1011
VT
ESC
1100
FF
FS
1101
CR
GS
]
A
SO
RS
>
1111
SI
US
NULL
NULL
SOH
Inicio
del
STX
Inicio
del
ETX
Fin
del
EOT
Fin
de
cabecero
DCI
Control
de
texto
DC2
Control
de
DC3
Control
de
DC4
Control
de
Acknowledge
Espera
Sncrona
del
bloque
del
medio
texto
transmisin
la
Peticin
ACK
Confirmacin
SYN
BEL
Timbre
ETB
Fin
CAN
Cancelar
BS
Retroceso
HT
Tab.
horizontal
EM
Fin
LF
Line
feed
SUB
Sustituir
VT
Tab.
vertical
ESC
FF
Form
feed
FS
CR
Retomo
Desplazamiento
Desplazamiento
Espacio
de
link
Data
ENQ
SP
!
)
DLE
NAK
SO
DEL
control:
de
Caracteres
<
1110
0110
01II
SI
23
hacia
fuera
RS
hacia
dentro
US
Escape
Separador
Separador
Separador
Separador
DEL
Borrar
GS
carro
escape
1
dispositivo
dispositivo
dispositivo
dispositivo
negativo
de
de
fichero
de
grupo
de
registro
de
unidad
3
4
transmisin
24
1-7
FUNDAMENTOS
Sumario
hemos
captulo
este
ilustrado
la
naturaleza
do
base
do
en
los
de
16)
rio.
Las
una
base
los
han
binarios.
sido
comn,
se
ha
teccin
de
errores,
se
mediante
los
el
la
Tambin
asociarles
el
con
su
1.
Gray,
2.
Mano,
ha
presentado
es
crtico
hardware
usado
que
Pulse
Cade
Communication,
M.
M.:
Computer
Digital
para
bina
cdigo
de
conversin
nmeros
decimal
paridad
aplicaciones,
uso
de
para
ha
se
de
de
el
en
tcnica
como
forma
en
(base
el
numeracin
de
adicionales
descrito.
caracteres
Fi
en
de
vez
las
hardware
U.
S.
difciles
son
operaciones
y nmeros
decimales.
dgitos
para
signo
con
captulo,
este
en
su
nmeros
de
representacin
implementar
para
examinemos
hasta
bit
presenta
y hexadecimal
ingls.
incluidos
temas
8)
la
ciertas
informacin
de
la
10
de
el
para
cdigos
los
en
de
sistema
alfabeto
el
para
trataremos
bien
presentacin
mos
que
introduciremos
ajustan
se
ASCII
distintas
del
(base
vez
incluyen
han
se
taquigrfica
notacin
predominio
Se
octal
como
valores,
la
numricos,
dos
de
bre
discutiendo
sistemas
seales
y hemos
introducido
bloques
de
las
numeracin
bases
el
Gray.
representacin
cdigo
siguientes,
tiles
ser
BCD.
presentado
captulos
temas
Por
cdigo
cdigo
y el
flotante.
punto
el
de
digitales
Hemos
de
conceptos
con
otras
en
cubierto.
tratado
ha
nalmente,
nmeros
En
han
se
los
computadoras
solamente.
diagrama
un
sistema
al
aritmticas
otra
El
enfatizados,
operaciones
valores
mediante
presentado
correspondencia
su
las
dos
han
Se
Por
digitales
con
computadora
bloques.
nmeros
sistemas
seales
usan
la
base.
de
detal e
tambin
tos
de
y punto
los
presentado
sistemas
estos
porque
la estructura
vemente
COMPUTADORAS
DE
captulo
del
En
LGICO
DISEO
DEL
Aunque
justificar
de
denotan.
se
que
de
As,
es
sin
retrasa
asociado.
Referencias
F.:
2 632
Patent
March
058,
Clif s,
Englewood
Engineering:Hardware
1953.
17.
Prentice
NJ:
1988.
Hall.
3.
Mano.
M.
M.;
4.
Mano.
M.
M.:
Desi3rdgn,
ed.
Clif s,
Englewood
SystemArchitecture,
3rdComputer ed.
NJ:
Prentice
NJ:
Clif s,
Englewood
2002.
Hall,
Prentice
Hall,
1993.
5.
D.
PATTERSON,
ware/Software
6.
Prentice
White,
8.
Wil iams.
ed.
Structured
San
L.:
Computer
Mateo,
CA:
and
Organization
Morgan
4th
Computer
The
Design:
Kaufmann.
Hard
1998.
ed.
Saddle
Upper
River.
NJ:
1999.
Hall.
R.:
How
Work,Emeryvil e,
Computers
M.
Hall.
2nd
S.:
J.
HENNESSY,
Interface.
A.
Tanenbaum,
7.
and
A.,
R.:
of
History
Zif -Davis
CA:
1993.
Press.
Clif s,
Englewood
Computing
NJ:
Prentice-
una
solucin
1985.
Problemas
El
vAWjj k
signo
disponible
indica
(+)
la
en
1*1.
*Enumere
1-2.
Cul
Mbits;
direccin
los
el
es
(c)
ms
problemas
de
nmeros
nmero
8 Gbits?
exacto
avanzados
el
Internet:
http:/ www.librosite.net/Mano.
binarios,
ocales,
de
bits
y
en
una
hexadecimales
memoria
indica
(*)
asterisco
de
que
contiene
16
hay
que
31.
(a)
48
Kbits;
(b)
384
COMPUTADORAS
1-3.
Cul
1-4.
el
es
ner
decimal
nmero
12
(a)
con
los
*Convierta
del
equivalente
24
y Ib)
bits
binario
entero
INFORMACIN
DIGITALES
grande
ms
25
se
que
obte
puede
bits?
binarios
nmeros
siguientes
decimal:
1001101,
101
(X)
11.101
10101110.1001.
1-5.
Convierta
1-6.
Cada
los
de
uno
(3113)4,
1-7.
los
los
decimales
nmeros
siguientes
y (343)s.
(4110)5,
*Convierta
la
siguientes
cinco
nmeros
Cul
de
1-10.
1-11.
1-13.
1-14.
10111101.101
?
326.5
F3C7.A
(a)
7562.45
la
la
(a)
(673.6)g
1938.257
(b)
hexadecimal
los
usando
175.175
(c)
2
base
usando
conversin
siguiente
hexadecimal
Realice
1101
me'todos
de
vez
en
de
base
(c)
(3I0.2)4
binario
10
base
como
intermedia
(b)
divisin
est
para
sistemas
los
esquema
Convierta
*En
cada
(a)
(BEE)r
de
dgitos
representacin
(2003),0
los
de
uno
siguiente
inteligentes.
dedos
de
la
siguientes
Si
tiene
la
el
pollo
en
los
para
formar
nmeros
decimales
su
suma.
por
cada
ha
20.
usando
usada
una
extensin
histricamente
mismo
del
decimal.
al
base
la
el
sido
hexadecimal.
(BCH.G)20
r.
el
corresponde
pollo
de
particular
especie
una
por
usada
divisin
la
(194)I0
realizado
base
20
para
Convierta
determine
(365)r
sido
ha
base
empleado
casos,
(b)
base
Realice
resto.
la
que
dgitos
(c)
substracciones.
el
en
20.
base
((35),
*Represente
sistema
un
para
octal
0110110
cociente
suponer
culturas.
algunas
(2699)10
cuantos
el
en
en
100101
<c)
multiplicaciones
considerable
numricos
Escriba
(b)
para
obtener
(011
por
101
-f-
evidencia
una
compuesta
1011110
Hay
0101
octal
siguientes:
binarias
1001
(E7C.B)|6
(b)
multiplicaciones
las
clculo
indicadas
conversin:
para
+La
bases
las
1-6:
octal
decimales
nmeros
siguientes
1-3
*Realice
sarios
en
Hexadecimal
los
mente
1-15.
decimal?
en
enumeradas
Ejemplos
El
bases
tres
otras
los
(a)
valor
binaria
1-12.
mismo
Octal
Binario
^Convierta
(a)
las
)2, (22I20)V
(11100111
el
tienen
dada
base
18944.
369.3125
*
1-9.
nmeros
una
2003
610,
diferente:
base
una
cinco
de
125,
tabla:
Decimal
1-8.
tiene
los
siguientes
nmeros
binario:
su
pollos
numero
extraordinaria
de
total
dedos,
pata?
(24),)
694
y 835
(21),
en
BCD.
(1501),
e
indique
despus
los
pasos
nece
26
FUNDAMENTOS
1-16.
las
*Encuentre
Enumere
los
de
0111
cada
para
0011
(b)
binarios
la
ms
de
paridad
para
procedimiento
dado
los
31
hasta
16
para
dando
nmeros
siguientes
BCD:
0101
11
5 bits
derecha
la
de
uno
1000.0!
0111
equivalentes
posicin
Repita
6 bits.
el
Usando
COMPUTADORAS
DE
binarias
nmeros
en
nmeros
1-18.
0110
aadido
dad
representaciones
1000
0100
(a)
1-17.
LGICO
DISEO
DEL
paridad
impar
un
bit
la
totalidad
con
para
de
pari
de
par.
la
en
Seccin
1-5.
el
encuentre
Gray
Cdigo
dgitos
para
hexadecimales.
1-19.
+Cul
o
do
1-20.
Escriba
izquierda
1-22.
par.
1-24.
Una
se
bit
completo
siempre
Incluya
en
el
(c)
ASCII
en
ASCII,
con
el
ASCII
cdigo
nmero
tiene
que
minsculas
bit
ms
de
nombres
8 bits
(a)
seleccionado
contadores?
para
cambiar
la
letra
bit
ms
producir
pari
l.
1101000
11011II
el
con
para
de
despus
punto
un
1001010
siguiente:
de
cdigo
izquierda
compara
dos
revs?
al
un
la
delante
hacia
(o
binario
Gray
los
en
n,
complementado
ser
Cdigo
bits,
de
usando
continuo
contador
un
por
contador
un
del
los
entre
1101110
0100000
1100101.
de
configuracin
la
BCD,
0 y (b)
espacio
un
funcin
cdigo
maysculas
en
de
salidas
las
en
de
1101II1
*Indique
(b)
del
consumida
energa
en
binario
nombre
Decodifique
1000100
1-23.
contador
su
dad
ambos)
no
posicin
representada
Qu
de
porcentaje
detrs,
un
con
ASCII
1-21.
el
es
hacia
bits
al
representa
que
nmero
365
decimal
en
binario.
(a)
ASCII.
computadora
pueden
representar
informacin
representa
en
(a)
binario,
en
(b)
BCD.
32
de
grupos
y (c)
8-bit
bits.
ASCII,
Cuantos
enteros
todos
usando
diferentes
32
bits?
la
CAPITULO
2
lgicos
Circuitos
COMBINACIONALES
En
usados
tcnica
grfico
para
optimizacin
lgicas
sentan
En
tulo
OR
esto
del
por
todas
captulo
sistemas
el
en
partes
este
del
es
digitales,
del
la
son,
que
monitor
diseo
ms
realizacin
de
optimizacin
Se
introducen
de
del
principio
la
de
fundamental
y cmo
controlador
parte
mayor
para
estn
1,
un
entendimiento
diseados.
los
disco
de
la
de
tipos
de
conceptos
computadora,
profundo
Las
cachs
Sin
de
cap
este
excepciones
y circui
y RAM,
embargo,
lo
pre
asociadas.
genrica.
duro.
puertas
Se
algebraicas
los
de
generales
actuales.
como
del
proble
pequeos
ms
tcnicas
memorias,
principalmente,
y el
de la
Captulo
computadora
un
integrados
las
con
mediante
mtodo
cumple
proporcionan
circuitos
junto
parte
mayor
los
casi
diseo
del
aspecto
se
que
disear
disear
para
y solucionar
los
mtodos
Se
discuten
niveles.
dos
sen
tcnicas
y cmo
Un
Karnaugh
de
ms
las
aprenderemos
puertas
meta
una
de
exclusiva,
diagrama
circuitos
son
analgicos
y OR
aplicar
pueden
con
la
en
lgebra
Mapas
niveles.
esas
fundamentales
de
Boole.
son
excesivos,
entendimiento
dos
con
que
el
en
Los
circuitos
para
caractersticas
las puertas
tos
en
el
trminos
se
y ios
optimizacin.
mejorar
con
tcnicas,
y costes
l amada
circuitos
lgicos
elementos
Adems,
de
basan
se
innecesarios
circuitos
de
mas
digitales.
Estas
digitales,
circuitos
evitar
los
puertas,
diseo
el
en
coste.
en
circuitos
los
una
usadas
eficientes
todos
las
sistemas
los
en
matemticas
circuitos
es
estudiaremos
captulo
este
cil os
con
que
estudiaremos
las
computadoras
su
uso
Lgica
binaria
Los
circuitos
digitales
circuitos
se
ductores
l amados
de
una
puertas
lgica
para
describir
Para
las
matemtica
notacin
una
y disear
denomina
analizar
se
que
quien
public
cfica
de
para
disear
lgica
Lgica
binaria
pero
asignar
alfabeto,
de
cadenas
lgicas
ejemplo.
AND
Z
es
0.
valores
2.
Z
X
3.
palabras,
se
un
1.
la
binaria
parece
se
suma,
lo
si
est
Z
espe
digitales
introducimos
y las
seales
otros
con
valores
los
dos
valores
se
mencion
como
bi
conceptos
pensar
libro,
tarde
extiende
la
en
las
variables
con
incluir
para
variables
Sec
binarios
notacin
esta
las
con
pueden
que
con
valores
designan
se
se
discretos,
de
trminos
en
este
Ms
dos
A
Asociados
se
que
Z
Z
por
Z X-
leeZ
1 si
son
punto
un
es
igual
binarias
ausencia
la
por
AND
binarias
smbolo
ms.
La
hay
tres
operador.
lgica
un
operacin
de
I;
solament
X. e
de
K.
I
si
y solamente
variables
la
respectivamente.
lo
X.
=
0,
lo
contrario
pueden
los
tener
encima
si
las
y
eso
los
que
0,
si
la
variable.
es
lo
entonces
I,
lee
se
si
dos
los
I,
para
se
la
AND
ejem
no
la
operacin
cambia
y OR
AND
usados
Por
que
que
ya
operaciones
smbolos
de
complementaria,
binaria,
0.
significa
que
pero
ejemplo,
I si
barra
operacin
Por
Por
una
por
NOT
Z
como
aritmtica
que
si
entonces
tambin
significa
que
solamente
representada
1.
el
por
igual
es
denomina
tomar
nombres,
de
y Z.
XY
y
K,
0
lee
si
le
Boole.
y NOT:
representa
OR
Xse
NOT
diferentes
especiales.
representada
operacin
otras
puertas
junto
variables.
esas
parte
Y,
est
se
1. Z
Esta
Z
X,
que
NOT.
plo,
Lgica
multiplicacin
C,
manera
operacin
igual
es
=
las
George
lgebra
0.)
Esta
OR.
de
(Recuerde
I
primera
interpreta
se
=
la
OR
lgica.
digitales
puertas
para
matemtico
Primero
Boole.
pueden
que
conveniente
es
AND.
operacin
las
introducir
El
de
otras
usada
sistema
booleanas.
de
de
ser
ingls
la
cada
reali
entradas
puede
de
imerconexin
lgebra
por
y caracteres
l amadas
Esta
AND.
Por
l amar
li.
A,
matemtico
de
puerta
necesario
es
de
con
binarias,
En
nmeros
relacin
aplicadas
como
letras,
operaciones
variables
variable.
al
expresiones
del
las
clase
una
matemtica
la
interna
y que
es
como
lgicos.
pueden
propsito,
nuestro
cada
del
letras
les
honor
en
de
uso
su
matemticas
se
para
del
circuitos
con
binaria
lgica.
Cada
aplican
puerta
Los
semicon
puerta
transistores
en
digitales
cada
teora
denomina
extemas.
se
circuitos
describir
para
propiedades
de
trabaja
lgicas
variables
1-1,
1.
diseo
usa
puertas
de
es
indicamos
las
el
en
binara
las
cin
binaria
los
la
travs
presentamos
tiles
las
lgicos
Despus
lgica
operaciones
se
de
operacin
de lgica
Boole.El nombre
estudiaremos
circuitos
por
lgicas
introduciendo
1854
en
la
sistema
de
libro
de
tomar
Este
lgebra
Boole.que
mtodos
La
circuitos.
un
concepto
narias.
las
que
de
electrnica
la
preocuparse
propiedades
las
binaria.
dispositivos
basados
sus
de
informacin
le
se
que
salidas
digital.
operacionales
especifica
propiedades
bsico
electrnicos
circuitos
por
Las
circuito
un
circuito
cada
tiene
no
solamente
especfica.
formar
en
los
diseador
sino
operacin
una
za
el
As.
individuales,
las
modelamos
manipulan
complejos
que
interconexiones
integrados.
diseo,
el
hardware
de
transistores
circuitos
simplicidad
puertas
lgicas.
COMPUTADORAS
DE
componentes
con
en
puertas
son
realizan
Por
el
LGICO
DISEO
DEL
FUNDAMENTOS
En
es.
un
parecen
la
OR
la
LGICOS
CIRCUITOS
los
son
mismos
ble
lgica
es
Las
puede
se
que
0.
multiplicacin
darse
de
muchos
definen
embargo,
no
de
cuenta
la
varia
que
mientras
dgitos,
operacin
debe
se
una
una
lgica
va
OR:
0+1
Sin
suma.
debera
Uno
componer
ecuaciones
siguientes
la
binaria.
aritmtica
nmero
un
la
para
usan
la
con
siempre
lgica
se
que
binaria
define
aritmtica
riable
los
que
la
confundir
29
COMB1NACIONALES
1+0=1
1 +
Esto
se
que
1 +
I +
parece
1
10
smbolo
la
la
para
en
del
parte
.uno),
pero
evitar
smbolo
el
usar
aritmtica
ambigedad,
tenemos
tenemos
el
usa
se
operacio
significado
propio
su
con
veces
mezclen
se
no
smbolo
binaria,
binaria
a
mientras
Pero
+.
lgica
la
la
en
Para
puede
se
En
operacin.
dos).
vez
cada
en
ltima
igual
es
OR
operacin
lgicas,
igual
es
uno
la
para
uno
ms
uno
aritmticas
nes
excepto
uno
(lase
binaria,
suma
(lase
independiente.
Las
ecuaciones
siguientes
definen
la
AND:
lgica
operacin
00
1-0
1-1
01=0
operacin
Esta
bit.
idntica
es
smbolos
Los
la
respectivamente,
el
para
la
de
tal
con
y el
AND
de
que
la
OR,
de
conjuntivas
operaciones
representan
que
binaria,
multiplicacin
alternativos
se
los
disyuntivas
solamente
use
son
clculos
en
nico
un
smbolos
v,
preposicio
nales.
cada
Para
combinacin
especificado
por
de
forma
de
combinaciones
las
variables
AND.
nes
posibles
y los
de
la
las
variables
valores
las
la
la
2-1.
el
relacin
resultado
pueden
operacin
los
entre
tablas
tablas
Las
de
la
es
tabla
una
toman
que
las
para
las
operacio
combinacio
clara
Demuestran
operacin.
enumeradas
valores
todas
de
valor
un
ser
verdad
enumeran
de
hay
una
para
Las
operacin.
Tabla
variables
dos
para
de
de
la
verdad
muestran
que
en
de
tabla
como
definiciones
Las
lgica.
Una
resultado
muestran
se
binarias
variables
operacin
verdad.
binarias
del
valores
NOT
definicin
operaciones.
tres
lgicas
lgicas
puertas
producir
seal
una
de
partes
igual
de
tabla
de
valores
la
de
una
de
Puertas
con
en
OR
mente
Las
definicin
compacta
nes
los
de
la
sistema
un
voltajes
a
circuitos
son
de
lgico
Las
digital
responden
un
electrnicos
salida.
a
cada
en
un
dos
rangos
lgico,
uno
de
los
dos
de
separados
como
se
voltaje
como
ilustra
valores
que
la
Figura
existen
Los
representan
1-1.
de
seales
corriente
definidos.
voltajes
en
ms
una
con
operan
que
elctricas
seales
Los
terminales
para
todas
en
circuitos
una
entrada
las
que
operan
binaria
de
entrada
variable
FUNDAMENTOS
LGICO
DISEO
DEL
TABLA
DE
COMPUTADORAS
2-1
Tablas
de
verdad
las
para
AND
de
las
lgicas
de
lentes
las
verdad,
si
seales
de
o
junto
tra
Estas
con
los
eje
seal
una
x-
Y-
cambios
1
1
del
dentro
figura
se
permitido
rango
de
dentro
caen
l aman
le
X+
que
de la
se
binarias
binaras
usados
un
durante
las
los
Las
especfico.
rango
responden
solamente
cruzan
transiciones,
el
de
de
de
de
horizontal
un
los
ter
regiones
de
cambios
intermediarias
regiones
se
de
los
tiempos
posibles
dos
-z
Smbolo
Jf]
>1
x-y\
(AND)
(OR)
(NOT)
XJ-1
(b)
grfico
o
FIGURA
Puertas
X0
Diagrama
de
tiempos
2-1
lgicas
digitales
la
eje
Figura
cada
inversor
dos
01,
2-l(b),
tipo
vertical
bajo
NOT
Puerta
de
Las
lgico.
y el
El nivel
equiva
00,
de
(a)
NOT
tablas
combinaciones:
x-
x+y
OR
Puerta
AND
de
lgico
cuatro
tiempos
correspondientes
el tiempo,
voltaje.
salida
representa
niveles
X*Y
sus
de
diagramas
de
de
una
los
seales
las
de
entrada
toman
en
de
tiempos
diagrama
de
con
los
producen
respectivas
que
acuerdo
de
y OR
muestran
se
entre
lgico,
OR
AND.
puertas
electrnicos
seales
las
AND
puertas
cambia
de
las
entrada
diagramas
=r>
puertas
de
tipos
tres
circuitos
son
lgico
equivalente
Xe
seales
de
los
designar
para
Las
(a).
salida
aplican
Puerta
2-1
de
cuando
permitidos
grficos
Figura
entrada
I.
NOT
trnsito.
seales
se
El
puerta.
la
en
seales
estos
de
muestran
rangos
LA
smbolos
Los
10,
los
regiones
l aman
se
de
seales
con
entre
-Y
aceptan
salida
intermedias
puertas
minales
bsicas
OR
lgicas
operaciones
tres
mues
representa
de
LGICOS
CIRCUITOS
FIGl'RA
2-2
Puertas
el
salida
con
una
nivel
y el
lgico
de
lgico
seal
NOT
de
le
se
respuesta
lgica
Las
el
diagrama
de
la
AND
entradas
las
las
y OR
entradas
pueden
la
salida
es
la
puerta
evidente
es
versin
una
responde
lgico.
nombre
este
OR
puerta
I
un
es
para
de
lgica
lgico.
seal
una
con
La
entrada
razn
La
seal
entradas
es
entradas
un
es
un
si
lgico
lgico.
I lgico:
las
seis
con
su
por
de
invertida
salida
La
seis
de
ser
la
La
una
de
salida
responde
entra
tres
lgico
lgico
un
es
con
un
cuando
solamente
lgico
muestra
se
AND
puerta
entradas
0
un
2-2
Figura
lgico.
son
OR
puerta
su
la
entradas.
entradas
tres
La
En
entradas.
dos
OR
puerta
una
de
ms
tener
salida
una
son
tiempos.
de
corresponde
se
un
seales
las
inversor.
La
son
X.
tres
con
de
de
una
AND
puerta
entrada
con
de
La
entradas
entrada
de
como
de
AND
das
responde
si alguna
si alguna
si
lgico
dos
que
lgico.
seales
dos
frecuentemente
puertas
puerta
las
ms
con
el
representa
salida
l ama
en
seal
alto
cuando
31
COMUINACIONALES
todas
las
lgico.
Algebra
Boole
de
lgebra
El
nes
de
Boole
lgicas.
Las
OR
y NOT
AND.
variables
por
funcin
al
de
de
partir
o
separadas
posible
funciboolneana
0
valores
funcin.
y l
Considere
las
entre
de
variables
de
parntesis
funcin
0
valores
mltiple
funcin
las
es
son
dos
partes
igual
iguales
Y I,
i.
tieneY
Una
las
Se
trmino
De
igual
booleana
Por
l aman
si
el
variables
de
la
al
valor
0
de
posible
I entre
salidas
las
de
funcin
la
varia
tabula
se
funcin
de
la expresin
l (es
a
igual
complemento
F=lsiX=losif=0y
que
de
YZ
trmino
operacin
La
0.
las
de
salida
combinacin
representa
que
booleana.
lista
una
de
cada
variable
una
la
F:
F(X,
decir
lgica
relacin
expresin
las
partir
de
podemos
tanto,
nica
con
Una
expresin
una
rodean
que
de
compone
y
combinaciones
le
igual
se
que
son
formada
algebraica
y parntesis.
lgicos
la
expresa
la
de
binario
valor
es
0.
se
F
a
YZ,
igual
es
modo,
otro
ser
que
expresin.
igualdad
bsicas
entre
todas
para
las
es
La
determina
si
que
Se
posibles
combinaciones
funcin
ambos
binarias.
variables
F.
decir,
evala
de
de
valores
de
verdad
variables.
puede
una
la
el
ecuacin
el
para
de
I).
terminando
para
variables
I si
de
booleana
y.Z)
operacin
I entre
ecuacin
una
de
booleana
tabula
se
la
de
ejemplo
un
seguir
Una
salida
con
smbolo
un
por
expresin
una
operacio
operaciones
las
booleana
ecuacin
una
comas.
por
combinacin
cada
Una
l.
identificador
funcin
la
con
smbolos
los
binarias
variables
con
alfabeto
es
I.
seguida
le pueden
funcin
trata
que
del
letras
expresin
describir
la
las
0 y
constantes
puede
se
Opcionalmente,
bles
Una
las
lgebra
un
con
(complemento).
identifica
que
es
indican
se
binarias,
booleana
binaria
presentamos
que
variables
representar
funcin
binarias
una
es
funcin
una
lista
de
una
lista
que
booleana
todas
indica
con
una
tabla
de
de
I y
combinaciones
las
el
valor
de
la
funcin
verdad.
0
para
Una
se
que
cada
pueden
combinacin
tabla
asignar
binaria.
las
32
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
TABLA
2-2
Tabla
de
de
la
funcin
tablas
de
la
muestra
rias
tabla
asignan
que
cada
para
Una
I.
bits
plemento.
Y.
Una
circuito,
salida,
la
es
salida
Las
puertas
del
circuito
cuitos
lgicos
estn
combinadas
se
trata
de
Una
funcin
obstante,
si
maneras.
La
de
forme
simple
cuito
primero
las
la
funcin
expresin
puertas
con
en
reglas
variables
toma
se
las
Si
de
la
forma
de
del
entrada
combina
lgico
del
circuito.
sta
Si
ecuaciones
el
circuito
tiene
la
seales
lgebra
lo
es
contrario
de
FIGURA
2-3
Diagrama
lgico
las
variables
de
tabla
una
verdad
puede
la
posible
el
como
Boole.
de
circuito
para
en
funcin
de
una
YZ
F
los
que
sola
manera.
la
interconexin
de
tiempo.
No
diferentes
con
ms
expresin
puertas
necesario
cir
variables
booleana
es
es
salidas.
del
una
de
esto,
nica
secuencia!,
expresin
nmero
logra
se
del
una
circuitos las
lgica
obtener
reduce
ver
dia
funcin
lgicas.
determina
una
com
los
sus
expresada
ser
funcin
es
simple
Para
la
cir
el
EnY
representar
las
Manipulando
ms
puertas.
si
de
del
entradas
salidas,
para
l evan
que
veces
funcin
las
1 y
diagrama
lgico
como
mltiples
tiene
circuito.
muchas
Y genera
y YZ.
X
toman
se
un
diagrama
la
OR
representar
para
2-2
X bina
I si
en
El
en
algebraica,
ecuacin
Tabla
contiene
transformarse
funcin
hilos
en
booleanas.
igual
es
funcin.
y combinan
representar
La
F
como
los
son
combinaciones
funcin
puerta
una
Esto
almacenan
puede
de
I.
el
es
verdad
porque
usada
la misma
funcin.
para
de entradas
y el nmero
las
bsicas
del
reglas
posibles
inversor
mltiples
lgicas.
se
particular
el diagrama
algebraicas
donde
de
l ama
donde
tiene
Un
y
por
operaciones
se
la
circuito
el
requiere
les
puede
efectan
salida
como
nica.
la
2".
es
tabla
etiquetada
que
de
la
ocho
booteana
y Z,
interconectadas
tipo
booleana
Figura
verdad
de
especiales
casos
0.
2-3.
con
que
6,
que
la
de
de
columna
igual
funcin
son
para
decimal
Hay
y Z. La
indica
tabla
lgicas
2-1
tabla
en
es
en
Tabla
una
cuenta
una
se
en
la
funcin
filas
la
binarias
X,
salida
estn
este
de
combinaciones
las
de
de
lgicas
nmero
opera
mltiple
Captulo
circuitos,
por
el
en
puertas
binaria
de
muestra
se
funcin
funcin
para
los
una
la
AND
variable
una
La
modo,
puerta
lgicos
gramas
combinaciones.
F
de
variables
tres
por
funcin
funcin
la
algebraica
la
corresponden
de
otro
compuesto
para
Las
que
las
las
De
expresin
circuito
cuito
verdad
de
una
0 y
de
funcin.
u-bit
de
El
la
de
operaciones
funciones.
para
las
para
variables
binarios
nmeros
un
verdad
verdad
de
nmero
de
tablas
Las
verdad
en
el
estudiar
cir
LGICOS
CIRCUITOS
bsicas
Identidades
En
la
Tabla
2-3
simplificada
se
primeras
las
constantes
que
en
intercambiando
las
cin
en
columna
la
plo.
0
relacin
el
por
sin
2
Es
importante
igual
que
1.
no
es
reemplazada
ser
Las
X0
sea
ciones
0
la
por
han
El
la
que
con
colocadas
dual
de
variable.
si
As.
Las
las
variables
las
leyes
asociativas,
TABLA
2-3
3.
X+
5.
7.
x=
9.
x+
12.
14.
16.
de
la
0.
la
en
y
definicin
C.
X(Y+
X+Y~X
Z)
X.
las
Por
sea
de
la
mismas
ordinaria,
lgebra
dos
columnas
demues
que
algebraica
0 y los
smbolo
sido
0 por
I.
Una
por
dual
el
veces,
la
otra
Por
igualdad.
reemplazada
la
AND
de
la
normalmente
expresin
ecua
de
de
las
obtiene
se
ejem
y el
expre
puede
no
la
11,
doble
las
usando
el
que
lgebra
resultado
de
6.
8.
xx
Z
XY
OR.
Cada
que
1. Ambas
enumeradas
en
puede
la
tabla.
As.
AB
el
restaura
X.
valor
X
el
que
orden
Las
AND.
OR
una
operacin
en
que
se
escriben
identidades
sobre
12
tres
variables
13.
X(YZ)
15.
X+YZ
XY=X+
la
de
original
\ X
El.
17.
ecua
expresin
Boole
1 +
operaciones
aplicando
X0
Y)
obtener
expresan
4.
para
booleanas
(X
sencil amente
mostrar
lgica
operacin
conmutativas,
leyes
resultado
ejemplo,
complementacin
I y X
verificar
pueden
AB
el
las
son
correspondiente
se
I para
ecuaciones
2.
una
obtenemos
que
las
del
14,
en
I por
de
variable
de
despus
todas
+
entonces
el
Z) (Y
ha
que
nica
una
la
expresin
del
mayora
manera
valores
Y+X
Las
X,
complemento
su
usan
ecuacin
OR
la
en
que,
de
y=
10
en
lados
I porque
posibles
expresan
bsicas
1.
se
los
ambos
en
involucran
afecta
no
Identidades
10.
0,
10
identidades
la
no
una
la
de
obtener
relacin
9 expresa
identidad
=
17,
sido
Vase
la
reemplazando
original,
variable
3 y
identidad
tabla
AND
cuenta
que
los
de
conforme
verdad
sustituida
la
en
la
13
X,
de
confusin.
ninguna
variable
est
notacin
dual.
su
obtener
para
expresiones
de
expresin
uno
son
ser
la
cada
sustituyendo
dual
la
Boole,
puede
las
l eve
no
que
nica
una
identidades,
de
la
se
darse
por
identidades
nueve
de
la
siempre
entre
La
Boole.
de
booleanas.
tabla
lgebra
del
cinco
de
OR
la
dual
es
AND
ltimas,
en
operaciones
el
relacin
Algebra
de
usando
la
la
expresiones
del
columna
una
de
tres
enumeradas
dual
bsicas
siguientes
Las
manipular
para
bsicas
reglas
propiedad
la
Las
1.
ordinaria.
tiles
Las
tran
0 y
lgebra
son
smbolo
indican
binarias
el
pero
el
identidades
Boole
de
identidades
las
enumeran
omitiendo
nueve
lgebra
del
33
COMBINACIONALES
Conmutativa
(XY)Z
Y)(X
(X+
Y
Asociativa
+
Z)
Distributiva
De
DeMorgan
13,
es
34
FUNDAMENTOS
independiente
siguiente
orden
de)
el
LGICO
DISEO
DEL
en
que
DE
COMPUTADORAS
(f
z)
(x+n
X(YZ)
Estas
dos
naria,
por
tidad
15.
leyes
la
eso
primera
parntesis
dual
booleana.
la
niendo
identidad
X
A.
las
les
By
dos
ltimas
14,
La
dificultad.
vlida.
Y y
aplicando
de
obtener
el
DeMorgan
posibles
complemento
se
puede
de
hace
Y.La
las
despus
conectamos
se
evala
Y
la
el
de
menlo
El
el
en
complemento
expresin,
una
de
Teorema
DeMorgan
DeMorgan
puede
se
del
resultado.
tablas
el
excluir
de
una
complemento
a
tres
+
=
..
X,
x2
de
LX+KX+K
0
10
111
verdad
verificar
para
el
En
la
En
la
suma.
de
de
los
calculando
la
0
11
I
0
une.
As,
El
Teorema
X,X2.. X X2
+
de
DeMorgan
Y
0
10
110
XY
111
110
la
opera
A,
parte
expresin
una
dentro
parte
de
seguida
la
variables.
ms
cuatro
0
0
10
0
de
se
como
parntesis
el
comple-
(X
teorema
B)
las
para
2-4
Tablas
YEsto
Xe
evaluamos
B,
expresin.
y
+..
del
parte
de
como
de
binarios
valores
mismo
particulares,
de
para
ecuacin.
una
complemento
de
expresin
los
parntesis
entera
expresin
la
usual
la
usa
primera
En
el
el
que
extendido
ser
de
evaluar
se
Teorema
posibles
multiplicacin
evaluamos
X,X2.. X
A)
la
los
la
es
variables
las
todos
valores
resultado
al
y
El
complY emento.
identidad
notando
encima
expresar
El
la
Es
puede
TABLA
AND.
K),
los
X el +
con
barra
X,
para
importante
verifican
que
todos
operaciones
indica Y
la
seX
verdad
de
de
CD)
Y=XYyXY=X
correspondiente.
asignan
que
calculando
Despus,
(X
cuando
dos
ordinaria
NOT
Po
CD).
obtenemos
muy
funcin
la
verdad
complementos
OR.
como
de
las
lgebra
operacin
como
expresa
los
como
considera
se
que
tablas
verifican
que
(A
teorema
un
de
despus
operacin
una
Xe Y,
Es
realizan
se
primero
justo
tomamos
de
en
primero
X +
con
de
orden
evalan
AND,
evaluamos
y
binarias
el
tabla,
muestra
A.
evaluando
combinaciones
la
2-4
En
B)
2-3,
DeMorgan.
expresin
mediante
Tabla
DeMorgan.
primero
Vase
una
ilustrar
(A
se
expresin
una
por
expresin
de
de
Xe
Teorema
Teorema
como
lgebra
Iden
por
Como
Tabla
la
dada
leyCD. distributiva,
segunda
BHA
identidades
la
ordi
lgebra
ordinaria.
identidad
una
la
del
distributiva,
el
en
de
considere
As,
conocidas
ley
basa
se
y
variable
cada
bien
son
segunda
no
reemplazar
todava
es
denomina
cin
en
XY
X+
Y y
como
XYZ
distributiva
(A
se
quitar
Identidad
ordinaria
ley
puede
se
ninguna
causar
la
de
anteriormente,
se
puede
se
z=x+K
distributiva.
ley
deberan
no
el
es
ilustr
los
y asimismo,
apliquen,
se
caso:
General
Y)
se
LGICOS
CIRCUITOS
Observe
la
que
operacin
de
complemento
cambia
lgica
la
expresin
entera
El
de
Boole
la
ejemplo,
es
instrumento
un
funcin
booleana
de
implementacin
variables
de
Los
de
lgica
de
la
los
trminos.
las
de
expresin
expresin
la Figura
identidades
realizan
la
taciones
son
bas
1.
2-4(b),
Por
circuitos
digitales.
el
elimina
se
variable.
XYZ
Esto
la
Es
2-4(b).
misma
Es
sto
ejemplo.
los
XZ
1 para
X
I si
la
en
1, y
la
Y
14
con
la
identidad
con
la
identidad XY
ser
realizada
(b)
2-5.
que
para
verificar
Como
(a)
de
si
simple
verdad
Xsi
parte
-
ms
es
de
I;
0,
la
se
XY
XZ
2-4
de
funciones
booleanas
con
puertas
de
0;
Esto
expresa
produce
se
apli
dos
la
si
mues
ambos
ahora,
(a),
que
se
1.
segn
en
Como
tabla.
I y
el
expresa
y Z
I,
O
(b>
Implementacin
para
puertas
con
Y-
FIGURA
y Z.
la OR
forma
expresin
las
XZ
x-
OR
puerta
la
identidad XY{Z
Tabla
en
La
de
la
tabla
una
muestra
se
AND.
para
con
puede
de
circuito
posible
inversores
2-4(a).
obtener
usar
Figura
2-3:
XZ
el
la
en
simplificacin
XZ
muestra
con
Tabla
trminos
que
cuatro
a
Z)
dos
0,
igual
es
la
+
XYZ+
puertas
una
slo
Considere,
XZ
se
tres
con
XYZ
XY 1 +
si
al
el y
en
obvio
funcin.
equivalentes.
es
igual
produce
funcin
simplificar
lgicas
complemento
ahora
listadas
reduce
se
realizan
se
funcin
para
puertas
Considere
la
til
cada
Adems,
ABCD
realizado
en
D=
OR.
por
con
ha
tra
C +
AND
de
ecuacin
Zse le
de
tres
algunas
La
representada
sta
entrada
trminos
tres
cando
encima
muy
F
La
de
algebraica
lgebra
por
AND
coloca
se
y
A
Manipulacin
OR
de
35
COMBINACIONALES
implemen2-4(a),
Figura
Z y
am
son
la
en
los
Figura
mismos
36
FUNDAMENTOS
DISEO
DEL
LGICO
TABLA
la
en
todas
misma
tabla.
Como
la
de
pero
(a)
0
1
F
0
0
0
1
1
0
ambas
expresiones
de
de
dos
los
eso,
posibles
la
Por
prefiere
se
(b)
binarias
funcin,
booleana
funcin
la
para
equivalentes.
son
que
combinaciones
las
la
(b)
parte
dice
se
verdad
de
cuatro
COMPUTADORAS
2-5
Tabla
verdad,
DE
las
de
de
nmero
menor
tienen
variables
tres
las
producen
circuitos
para
circuito
realiza
requiere
porque
de
salidas
Cada
entrada.
puertas
tablas
mismas
mismas
las
menos
com
ponentes.
Si
puerta,
ral
implementa
se
variable
dentro
del
una
variable
nica
dentro
para
la
como
expresin
tiene
2-4(b)
dos
literales,
sencil o.
Se
cuito
de
la
cuatro
sencil o.
Para
de
sumas
sin
intentar
do
las
no
bien
el
con
expresiones,
sintetizar
nico
manual
mtodo
relaciones
las
ejemplos
el
para
y otras
bsicas
siguientes
mtodos
Estos
lgicos.
las
usan
fin
de
de
caso
el
es
Figura
de
circuito
ms
la
Tabla
el
factor
cir
un
mejor
expresin
Ciertos
las
herramientas
solu
buenas
de
procedimiento
uno
que
de
la
nmero
obtener
manipulaciones
identidades
no.
computadora.
en
pueden
general
La
obtener
la
encontrar
programas
frecuentemente
de
el
un
el
con
difcil
muy
usen
incluyen
se
circuitos
El
Los
uso.
aunque
posible
expresin
es
se
la
obtener
lite
un
literales;
trminos,
de
es
una
complejas
muy
nmero
veces
reducir
para
literales,
reducir
mejores.
a emplear
probar
muchas
una
Definimos
complementado
y ocho
el
requiere
trmino
puerta.
estar
trminos
tres
la
para
Reduciendo
B<x>le
y
para
tiene
cada
puede
que
booleana.
funciones
para
si
ciones,
2-4(a)
literales.
de
entrada
una
trmino
un
Figura
trminos
embargo,
computadora
por
lgebra
el
de
lgicas,
puertas
con
indica
trmino
expresin
una
en
aplica
en
mtodos,
conocien
va
2-3
ilustrar
para
posibilidades;
algunas
1.
XY+_XY
3.
Vase
el
que
relacin
La
no
XY
se
hace
la
en
La
ecuacin
2.
+
X(X
K)
5.
(X+Y)(X+Y
X(X
es
til
X)(X
est
X_+
Y)
XX
tres
X+YY
XY
es
en
XY
la
para
sacaX
segunda
simplificar
como
til
tienen
complementada
ejemplos
se
redundantes,
mediante
simplificada
hay
XY
trminos
combinados
estar
que
cuando
trminos
omitido
ha
relacin
dos
Los
se
eliminar
para Y
La
tiene
3
4.
6.
ecuacin.
continuacin
F)
misma
ecuacin
2-3).
Tabla
?)
X(Y
(X
variable
esa
intermedio
paso
esta
otro.
XY +
1 +
en
variable,
XY
T)_=
I +
X(
2.
I.
funcin
trminos
ambos
ms
basada
booleana
ecuacin
una
y cada
un
y
distributiva
expresiones
con
trminos,
idnticos
ser
que
trmino
ley
dos
no
la
en
hace
se
combinar
para
ecuacin
el
excepto
(identidad
como
en
complementada
booleanas;
trmi
15
Y
una
en
el
en
la
LGICOS
CIRCUITOS
Vase
de
los
que
ecuacin
la
butiva.
expresin
obtiene
I si
la
booleana
ecuacin
de
signo
igualdad.
ecuaciones
con
til
consenso,es
permanece
Por
vlida
las
eso.
2 y 3. respectivamente.
los
resultados
1,
Junio
El
la
hora
por
de
si
dados
asocian
se
eliminado.
(X
La
X)
que_el
muestra
teorema
de
teorema
despus
XY
dual
del
de
teorema
consenso
ejemplo
siguiente
de
nipulacin
y)(X
XZ
XZF
so
es
El
representacin
por
en
en
los
que
2-1.
se
AND
Z)
YZ(X
que
trmino
el
YZ
entre
XYZ
+XYZ
XY
X) YZ
XZ(
I +
10(X
Y)
Z)
(X
el
aplicar
puede
de
teorema
XY
XY{
la
durante
consenso
(A
El
de
F
aplicando
AND
en
ma
obtiene
y OR
AC
AC
de
consen
AC
BC
eliminado
redundante
trmino
C)
el
por
teorema
funcin
de
valores
expresa
se
AC.
una
algebraicamente
operaciones
el Ejemplo
por
XY+
B)(
complementaria
teorema
las
AC
de
complemento
La
derivar
y 0 AA +
que
BC.
juntos
aparecen
la conexin
booleana:
+
Vase
que
Note
XZ
XY+
Z)(Y
cmo
muestra
expresin
una
de
teorema
es
(X
El
1 +
El
las
continuacin:
de
eliminar.
puede
se
obtiene
se
indica
del
dual
el
siguiente,
teorema
una
que
lados
trminos
consenso
el
6.
tomando
una
0 y 0 por
expresa
ambos
en
obtener
redundante
es
dos
se
XZ
XY
Y.
como
expresin
pueden
1
YZ
primeros
la
de
1 por
(y
partes
Boole
de
dual
el
que
booleanas:
trmino.
los
Xen
Xy
XZ
lgebra
de
se
expresiones
tercer
del
prueba
siguiendo
I y
con
5 y
ecuaciones
las
del
distri
X.
Recuerde
todas
en
dual
el
tomamos
simplificar
XY
El
por
3.
AND
dualidad
4.
en
y OR
principio
ecuaciones
de
ecuaciones
OR
0yX
maniX pulacin
segunda
ley
la
mediante
!T
las
de
la
durante
simplificada
5 est
duales
omitidos
sido
iniermediarios
AND
expresin).
X-I han
pasos
las
son
cambiando
en
aparecen
los
vez
ecuacin
la
de
otra
ecuaciones
se
XX
expresin
omitimos
Aqu
Las
intermediarios
pasos
4. La
37
COMBINACIONALES
en
una
tabla
la
el
funcin
de
Teorema
el complemento
complementando
F.
F,
El
verdad.
de
obtiene
una
variable
de
intercambio
un
de
complemento
La
DeMorgan.
de
cada
se
forma
mediante
expresin
y cada
constante,
1 por
de
funcin
una
de
generalizada
el
este
de
intercambio
como
puede
se
se
muestra
38
FUNDAMENTOS
EJEMPLO
2-1
Encuentre
F,
el
XYZ
Funciones
de
cada
el
funciones
las
de
una
=
lo
segn
complemento
F,
XYZ
F
F2
representadas
de
DeMorgan
el X(YZ
Teorema
YZ). y F2Aplicando
obtenemos
COMPUTADORAS
complemento
de
complemento
DE
XYZ
necesario,
sea
LGICO
DISEO
DEL
mtodo
Un
ms
de
Z)(X
del
Teorema
las
operaciones
ilustra
en
el
aadir
til
es
siguiente
2-2
EJEMPLO
tos
Encuentre
ecuaciones
los
de
las
de
funciones
literal.
cada
el
trminos
usando
(YZ
(Y+Z)(Y+Z)
es
dual
confusin
evitar
el
es
obtiene
se
Para
funciones
complementos
complementando
funcin
una
mtodo
Este
que
0.
I y
y
alrededor
parntesis
ejemplo.
calcular
el
de
resultado
dual
la
de
intercam
una
en
el
expresin
manejo
de
funciones
calcular
el
dual,
segn
de
2-1
calculando
la
generali
de
antes
se
dualidad
Ejemplo
del
los
duales
de
sus
con
F,
dual
literal.
Recuerde
OR
de
complemento
cada
Complementando
Empezamos
El
el
complementar
DeMorgan.
AND
(X
YZ)
derivar
para
como
X(YZ+
de
zacin
biando
complejas,
simple
funcin
la
veces
XYZ
(XYZ)
YZ)
ecuacin
ecuaciones
tantas
siguiente:
las
por
de
F,
XYZ
XYZ
(XYZ)
es
(X
cada
Complementando
literal,
K +
Z)(X
tenemos
Z)(X
F,
(X
Y+ +
Ahora,
F2
El
dual
de
F2
X(YZ
X((YZ)
(YZ))
es
Complementando
YZ)
cada
literal
da
lugar
X+(Y+Z)(Y
(Y+
Z)(Y
Z)
Z)=
f2.
LGICOS
CIRCUITOS
Formas
39
COMBINACIONALES
cannicas
Se
escribir
puede
sin
Hay.
formas
para
expresiones
La
booleanas
ejemplo
cin
OR
de
entre
implican
lgicas
contiene
Esto
XYZ.
es
trmino
los
literales.
Hay
operaciones
y OR
Jbrmado
Y
darse
que
el
en
es
de
cuenta
de
lgebra
las
que
Boole:
simplificacin
deseables.
de
ejemplo
trmino
un
de
literales.
tres
+
X formada
opera
una
por
producto
especifican
cambio,
en
ms
AND
operacin
lgica
palabras
suma
una
maneras.
consideran
se
que
de
Un
sunui.
una
por
Esto
Z.
circuitos
y trminos
lgico
es
suma
aritmticas
AND
producto
algebraicas
procedimientos
lgicos
los
lugar
da
producto
un
ecuaciones
facilitan
trminos
es
un
cannicas
frecuentemente
cannica
producto
formas
Las
las
diferentes
de
algebraicamente,
expresada
escribir
de
concretas
cannicas.
forma
Un
booleana.
formas
embargo,
como
funcin
una
suma
no
operaciones
las
respectivamente.
*
Minitrminos
Se
mostrado
ha
las
todas
das.
y 0 para
las dos
para
bles
las
el
resto.
nitrmino
le
trmino
si
tabla,
el
verdad
el
para
claramente
trminos
A
mentada
formar
maxitrminos
una
suma
lgica
del
nmero
el
0.
Vase
de
trmino:
de
su
tabla
la
el
que
minitrmino
verdad;
un
de
verdad.
de
la
Estas
tabla.
varia
una
la
en
la
para
la
que
puede
se
de
tabla
de
tablas
binaria
verdad
de
es
Adems,
1.
combinacin
tablas
estas
de
verdad
correspondiente
sern
al
tiles
del
maxitrmino
Ahora
est
tabla,
mini
usar
de
funcin,
una
es
la
una
Tabla
0 para
la
salen
a
no
la
la
Tabla
de
para
maxilr-
cada
1, que
que
los
minitrminos
el
maxi
y
nmero
menor
tiene
mayor
de
nmero
y maxitrminos
el
I para
minitrmino
el
tiene
a
A/,
es
maxitrmino
correspondiente
que
2-7
correspondiente
el
que
verdad
trminos
los
igual
bit
es
maxitrmino
la
para
combinacin
0,
el
un
para
tabla
variables.
maxitrmino
Cada
si
smbolo
comple
no
con
2-7.
binaria
donde
funcin,
2-6
El
muestra
igual
no
Tabla
la
maxitrminos
complementa
se
0.
es
se
es
claro
complementada
2"
combinacin
una
la
forma
en
si
de
derecha
de
muestran
variable
cada
decimal
de
formular
posible
se
complementa
se
es
variables
las
variables
maxitrmino
Vase
la
esmaxitrmino.
vez
donde
no
parte
valor
I para
tarde,
todas
tres
equivalente
En
parte
derecha
variable
dadas
variables
;i
mi
Cada
booleanas.
I y
combinaciones.
un
tabla
es
contiene
para
variables,
tres
la
en
Ms
que
es
el
valor
mino.
resto
muestra
de
una
binaria
cada
binarios
nmeros
es
muestran
minitrmino
combinacin
para
varia
tres
se
0 y
es
cada
para
minitrminos
de
las
111
literal
asociada
la
de
asociado.
smbolo
un
000
Un
binaria
combinacin
decimal
los
Otra
de
jdenota
tiene
de
expresiones
binario
donde
lista
l ama
ocho
Los
muestra
minitrmino
cada
suma
le
se
lista
combinaciones.
otras
para
trmino
un
Esta
se
que
las
todas
0 para
una
la
se
equivalente
el
minitrmino
cada
muestran
denota
de
minitrminos
cuatro
minitrmino
un
literales.
tres
exactamente
1. Tambin
1.
similar
manera
de
hay
de
una
combina
esta
para
binarios
binaria
combinacin
Los
minitrminos
ocho
nmeros
don
exactamente
I para
valor
variables.
los
todos
producto
complementa
no
representa
el
algebraica
de
trmino
un
Tiene
Los
XY.
y
Los
que
es
verdad.
para
2-6.
1.
expresin
lgica
suma
complementadas
sean
de
XY
XY.
Tabla
la
valor
vez.
tabla
Una
la
binario
minitrminos
cada
tiene
valor
el
caracterstica
la
y XY.
son
es
subndice
minitrmino
de
en
de
producto
correspondiente
bit
si
donde
formar
en
el
complementada
no
propiedad
en
Para
un
complementada
ble
Su
binarias
booleana.
buscando
tabla
una
diferejates
1'
muestran
variables.
es
2"
Hay
se
funcin
la
asume
exactamente
variables
variables
las
de
que
minitrmino.
de
X.Y, y Z
debajo
la
funcin
una
de
derivar
puede
aparecen
l ama
combinacin
cin
los
para
define
verdad
se
variables
le
se
de
tabla
funcin
producto
de
el
la
que
la
represente
que
trminos
maxitrminos
Is
en
su
de
ls
40
FUNDAMENTOS
DISEO
DEL
TABLA
LGICO
DE
COMPUTADORAS
2-6
Minitrminos
variables
tres
para
Trmino
X
1
1
Smbolo
producto
'1
XYZ
m2
ms
mA
It
'6
m0
XYZ
/,
XYZ
m2
XYZ
m3
XYZ
m4
XYZ
XYZ
"6
XYZ
2-7
TABLA
Maxitrminos
variables
tres
para
Trmino
X
Y+Z
X+Y+Z
X+Y+Z
X+Y+Z
X+Y
X+Y
mismos
m5
subndices
los
son
funcin
Una
booleana
la
formando
presin
se
y Y, Z:
es
000.
la
evidente
se
que
formulados;
de
Ms
w4
M7
Mh
Por
ejemplo,
complementos
s;
entre
los
M,
sea.
1 para
010,
101
Tabla
2-8
puede
expresar
cada
mr
1
0
para
I I.
y
de
las
tablas
la
+ XYZ
XYZ
de
funcin
XYZ
funcin
de
la
funcin.
de
los
m2
Esta
la
Tabla
de
las
suma
ex
2-8(a).
variables
0, 2. 5 y 7.
la
de
la
dada
verdad
minitrminos
minitrminos
algebraicamente
/n+
tabla
binarias
como
en
booleana
stos
para
XYZ
un
corresponden
verdad
una
por
combinaciones
siguientes
combinaciones
Esas
las
dela
Considere
XYZ
m3
producen
que
suma
una
M3
algebraicamente
minitrminos
minitrminos.
igual
representada
ser
lodos
una
Examinando
trminos
puede
lgica
suma
l ama
funcin
X,
m}
tenemos
La
m2
Me,
M-,
X+Y+Z
m4
X+Y+Z
Mi
M,
Mu
Ao
M\
3,
X+
los
con
Smbolo
suma
lgica
2-6,
Tabla
de
los
es
mini-
LGICOS
CIRCUITOS
TABLA
2-8
Funciones
Esto
booleanas
z
variables
tres
F
1
1
0
(b)
E
1
ms
abreviar
puede
se
de
(a)
41
COMBINACIONALES
enumerando
solamente
los
1
0
subndices
decimales
los
de
minilr-
minos:
Z0. 2,
El
smbolo
rntesis
significa
representan
F
de
nuacin
trminos
la
los
(OR
forman
lista
una
variables
de
considere
Tabla
2-8(a)
lgica
de
los
de
Vase
entre
orden
de
conversin
Los
nmeros
parntesis
en
van
que
de
pa
conti
minitrminos
los
nmeros
los
que
de
de
T, Z)
valores
Los
los
en
XYZ
de
valores
m,
F.
Ahora
el
tomamos
el
muestra
La
procedimiento
forma
para
el
smbolo
meros
se
enumeran
denota
el
binarios
de
de
Partiendo
F.
la
de
la
suma
XYZ
m6
la
lista
XYZ
M3(ya
siempre
complementada,
(1,
como
se
trata
funciones
con
de
sern
F.
3,
que
ese
producto
4. 6)
booleanas.
m4
m6
m3
M)
(X
3, 4.
YZ)(X +
++
Y +
Z)
de
producto
como
maxitr
que
ejemplo
porque
F(X,
de
nmeros
los
que
6)
booleana)
(AND
mismos
del
los
de
nmeros
F:
booleana
IMK1.
Vase
los
de
es
lgico
producto
m)
en
obtener
m3
funcin
una
faltan
para
Z)(X
expresar
6)
que
nif,
Z)(X
parntesis.
entre
maxitrminos
m4
Y. Z)
donde
los
son
de
para
abreviada
complemento
A/,
3, 4.
Im(l,
de
minitrminos
booleana.
I
minitrminos
los
cuando
wi|
minos.
funcin
una
a
abreviada,
minitrminos
de
minitrminos.
Z)
obtenemos
F.
F(X,
de
el
en
de
cambiando
minitmiinos
forma
de
complemento
el
obtienen
se
Esto
los
letras
de
funcin.
la
Y.
F{X,
Las
booleana)
de
7)
producto.
Ahora
o,
lgica
suma
minitrminos
5.
los
de
es
la
siempre
maxitrminos
de
posible
producto
la
de
se
reemplazarlos
el
en
minitrminos
maxitrminos
cuyos
incluidos
lista
Los
anterior.
los
decimales
funcin
rara
usan
con
vez
la
lista
42
FUNDAMENTOS
continuacin
1.
Hay
se
2"
de
2.
Cada
3.
El
de
puede
funcin
funcin.
Considere,
todos
incluye
que
que
tabla
la
expresin
tres
la
tabla,
no
tiene
de
verdad,
la
forma
de
tiene
no
funcin
la
forma
de
obtenemos
el
para
el
que
y
total
de
funcin
nmero
Tabla
la
variables
16
minitrminos,
de
la
Y.
Z)
igual
incluye
los
todos
La
de
de
de
La
razn
de
la
posible
una
en
ejemplo
enumera
1, 2.
resultan
de
forma
esta
minitrminos
los
trmino
cada
porque
la
tabla
4,
5)
6.
L/m(3,
y
ocho
la
de
de
contiene
no
verdad
de
todas
De
funcin.
esta
7)
igual
es
ocho,
ya
minitrminos.
la
que
Con
funcin
tiene
tres
variables
cuatro
Un
minitrminos.
habr
variables,
1, 2,
lm(0,
variables
La
3)
y contiene
todos
expresin
algebraica
los
es
que.
la
tabla
habr
ejemplo
de
una
G{X.
minitrminos,
cuatro
reducir
el
de
simplificada
expresin
de
una
nmero
funcin
el
de
en
que
cada
siempre
contiene
booleana
la
forma
paso
y el nmero
de
productos
expresada
es
XYZ.
de
literales
Esto
dos,
suma
XY
de
los
de
expresin
una
es
nmero
es
variables
suma
El
forma
si
resultado
cannica
de
mini
ver
para
trminos.
cualquier
productos
la
vez
la
necesarios.
las
todas
una
en
productos.
uno.
obtenido
mxi
son
que
incluir
que
directa
nmero
el
los
simplificar
de
como
ha
se
intentar
con
productos
tiene
Si
es
de
obtiene
se
que
contiene
manera
minitrmino
no
verdad,
cannica
esta
ms
normalmente
complementada.
siguiente
productos
de
tiene
definicin,
por
de
obtenida
expresin
trmino
cada
una
es
verdad.
complementada
expresin
alternativa
convertirse
puede
especifica
es
minitrminos
de
esto
para
de
es
Un
tabla
funcin,
es
de
suma
una
literales
trminos
dos
lgico.
un
productos
forma
mo
de
lgico.
de
mente
funcin
una
es
un
Suma
la
en
XY
Em(0,
de
dos
para
minitrminos
igual
verdad
en
Y)
incluidos
funcin:
total
un
de
se
de
producen
minitrminos
minitrminos,
minitrminos
de
de
Y +
2-8(b)
complemento
total
tres
que
Como
estn
no
que
es
tabla
(X,Y,Z)
variables,
lgica
minitrminos.
booleana
de
suma
Y, y Z. En
los
minitrminos
X,
minitrminos
un
de
minitrminos
minitrminos
la
que
ejemplo,
por
variables
Vase
evaluar
pueden
se
T
suma
los
suma
mientras
E(X.
Los
minitrminos
Estos
como
2"
los
E
La
minitrminos:
los
original.
mediante
los
de
-I,
expresar
contiene
funcin
una
importantes
booleanas.
nvariables
se
de
funcin
Una
Una
ms
binarios
booleana
complemento
COMPUTADORAS
propiedades
para
nmeros
funcin
funcin
4.
las
resumen
los
DE
minitrminos
partir
LGICO
DISEO
DEL
literales.
sum
LGICOS
CIRCUITOS
43
COMBINACIONALES
NDpD'
FIGURA
2-5
Imple
expresin
La
tiene
tercero
El
lgico
diagrama
AND
puertas
requiere
seguido
supone
OR
las
que
das
la
por
una
implementacinde
expresin
Si
una
el
literal,
un
segundo
OR
una
niveles
est
no
las
literales
forma
la
en
de
leyes
de
de
suma
el
en
circuito
de
de
est
pero
la
no
es
forma
en
de
suma
La
nico.
distributiva
ley
de
literal
un
productos,
Las
muestra
se
productos,
expresin
En
la
2-6(b),
dos
nmero
variables
AND
puertas
ha
se
AND
o
de
mltiples
de
puertas,
de
se
dos
entrada
la
ve
trmino
el
OR
y
niveles
el
Hay
usa
en
dos
forma
de
(tres
nmero
estn
ms)
de
puestas
las
de
de
puertas
en
en
de
Implementacin
que
una
aparecen
tres
y dos
niveles
CD
la
En
requiere
implementacin
tres
entre
el
los
valores
AB
momento
requiere
Figura
de
el
son
en
resultantes
puertas
involucrados
aqu
retardo
2-6
de
producto,
aplicando
un
Esto
circuito.
usar
problemas
(b)
FIGURA
AB
cannica.
el
circuito
Este
y el
E)
=D
forma
una
productos
+
no
puertas
Los
momento
C{D
forma
decisin
compleja.
a
el
La
puertas.
es
entradas
de
+ CE
AB
productos.
de
suma
AB
parte
es
suma
una
en
niveles
tres
de
niveles
+
en
implementada
OR.
continuacin:
funcin
puertas
implementado
puerta
una
2-6(a)
Figura
como
convertir
puede
se
dos
denomina
niveles.
dos
convertirse
puede
como
AND
puertas
le
la
porque
expresin
apropiada,
Se
AND.
complementa
se
que
forma
se
puertas
diagrama.
al
producto
lgica
formas
sus
en
de
grupo
Cada
suma
salida
disponibles
Considere
distributivas.
la
inversores
circuito
como
La
no
el
un
por
2-5.
Figura
literal.
nico
nicos
incluyen
configuracin
se
formado
la
en
un
directamente
no
que
muestra
con
entradas
forman
dos
mediante
Esta
literales,
tres
con
est
productos
se
como
trmino
estn
as
de
suma
OR.
el
como
entrada
de
puerta
de
para
tiene
que
variables
seguidas
cannica
productos
de
suma
con
puerta
excepto
complementadas,
no
nica
una
AND.
puerta
una
con
primero
forma
una
para
de
puerta
una
el
productos,
tres
con
literales.
dos
con
mentacin
las
que
en
la
44
FUNDAMENTOS
salida.
Las
veremos
en
de
Otra
forma
mos.
Esta
lgica
de
DE
dos
COMPUTADORAS
niveles
para
obtiene
se
de
de
suma
expresin
Esta
La
de
y el
de
productos
de
es
de
las
ciertas
para
tecnologas,
productos,
de
como
lgico
ejemplo
Un
el
es
Cada
sumas.
de
producto
trmino
de
de
funcin
una
su
la
suma
expresa
Y +
literales.
Los
de
expresin
Z)
trminos
de
trmino
2-7
Figura
realizan
suma
una
para
nico
un
anterior
ope
Como
F.
por
grupo
de
el
en
una
de
caso
de
estructura
una
un
por
seguido
literal),
funcin
formada
est
formada
esta
suma
con
la
cannica
expresin
de
productos
el
para
la
de
Z)(X+
AND.
la
en
tipo
tres
(excepto
sumas
este
de
diferentes.
operacin
muestra
se
algebraicamente
producto
literales
dos
uno.
una
puertas
las
para
Esto
de
suma
producto
OR
AND.
natural
es
de
sumas
estructura
puertas
puerta
les
tiene
OR.
forma
booleanas
un
nmero
cualquier
tener
funciones
expresar
formando
F=X(Y
racin
la
son
4.
cannica
forma
sumas
forma
puede
de
LGICO
implementaciones
el Captulo
Producto
da
DISEO
DEL
dos
nive
puertas.
EED-J
2-7
FIGURA
de
Implememadn
2-4
Optimizacin
La
de
de
complejidad
nada
directamente
la
Aunque
la
cada
embargo,
predecir
conseguido
miento
quier
puede
incluyen
posibles
usuario
la
directo
se
ms
booleana
puede
la
cuadrado
se
puede
funcin.
De
una
expresiones
como
el
en
hecho,
funcin
el
algebraicas
por
presenta
mapa
en
forma
estas
mapa
la funcin.
minitrminos,
Reconociendo
para
especiales
si
es
Se
misma
funcin,
cual
que
booleana
funcin
niinitrminos
todos
se
caminos
los
diferentes
la
El
hecho
Puesto
de
pue
usar.
diagrama
un
ha
se
procedi
un
de
cuyos
visual
diagrama
reglas
2-2.
determinar
incmodas
una
cuadrados
aquellos
un
cannica.
alternativas
El
Seccin
provee
variables.
cuatro
ms
son
de
de
mapa
de
mapa-K.
suma
mapa
del
mximo
un
expresar
mtodo
la
en
de
alge
expresa
booleanas
de
difcil
es
minitrmino
un
discutido
porque
pero
representa
grficamente
expresar
derivar
con
se
expresiones
carece
y
el
variables,
ha
se
malo
lado,
otro
y seis
de
Mapa
como
cada
como
booleanas
cinco
Las
funcin.
la
cuando
nica,
relacio
est
implementa
se
es
manipuiativo
Por
booleana
cual
diferentes.
es
proceso
funciones
tambin
reconocida
el
la
verdad
formas
simplificacin
sencil a.
para
de
algebraica
en
optimizar
donde
funcin
ocurre
que
expresin
conoce
en
de
mapas
cuadrados,
para
manipulacin
funcin
una
de
partir
tabla
muchas
en
niveles
realizan
la
sumas
dos
que
en
aparecer
procedimiento
para
ser
funcin
una
puede
paso
digitales
algebraica
expresin
de
tambin
pintar
de
lgicas
mediante
para
mapa
la
simplificarse
este
con
puertas
funcin
Sin
de
las
con
representacin
braicamente.
podran
circuitos
de
producto
el
patrones,
de
las
cuales
LGICOS
CIRCUITOS
se
selecciona
pre
en
cin
forma
la
ms
sencil a.
de
suma
de
de
implementaciones
cubre
de
la
de
la
de
productos
ms
y.
siem
la
directamente
optimiza
posibles
niveles.
ms
Inicialmente,
la
aplica
tarde,
estn
mapa
manejan
mapas
aplicar
tres
con
el
por
los
puede
se
general
caso
de
suma
no
pero
el
para
optimizacin
As.
sumas.
esta
optimizacin
de
pro
sumas.
Criterios
En
sencil as
ms
seccin
de
niveles,
dos
producidas
optimizadas
expresiones
o producto
productos
implementaciones
para
ducto
Las
45
COMUINACIONALES
coste
seccin
el
anterior,
de
simplicidad
circuito
un
nmero
de
literales
lgico.
Ahora
trminos
vio
se
introducimos
dos
una
como
criterios
de
de
manera
coste
la
medir
formalizar
para
este
concepto.
El
criterio
primer
expresin
una
el
es
booleana
la
de
circuitos
que
2-6.
Figura
Las
F'
la
En
ecuacin
primera
ecuacin
la
es
evaluar
booleanas.
de
implementaciones
la primera
Pero,
Para
las
entradas
(3)
producto
de
todas
las
apariciones
En
el
nmero
ral,
y,
nmero
el
(I).
se
todas
senta
en
(3).
el
momento
los
el
de
de
puertas
sumas
bajo,
de
total
los
ambas
no
para
la
com
ecuaciones
el
de
coste
Esto
entradas
de
las
la
encontrando
averiguar
la
ecuacin
de
suma
diagrama
la
pri
el
lgico
ecuaciones
las
Para
puertas.
como
del
ocho.
que
puerta
partir
de
sugiere
exactamente
fcilmente
a
literal
coste
un
corresponde
que
determinar
A)
cuatro.
tiene
segunda
segunda.
entradas
puede
se
de
de
de
suma
literales,
trminos
excluyendo
trminos
diferentes
literales
complementados.
entradas
las
de
inversores
las
no
solamente
que
2=
10y8
son
los
las
costes
la
4=
14
del
consisten
y
por
12.
16.
As,
literales
de
(3).
sean
de
entrada
respectivas
ecuacin
iguales.
variables
las
la
Incluyendo
la primera
del
excepto
las
variables
suma
fuera
desde
puertas
circuito,
complementar
para
proporcionan
excluyendo
se
las
de
dentro
puertas
necesarios
respectivas
aunque
nmero
todas
representan
las entradas
8 +
implementacin
puede
se
sumas,
precedentes,
son
que
embargo,
en
nico
un
lite
opcionalmente,
que
ecuaciones
coste
la
primera
ventaja
la
Sin
D)(D
tienen
la
definimos
la
en
Este
bajo
ilustrada,
puertas
simplemente
(1)
(2)
ms
las
dadas.
productos
las
diferencia
la
ecuaciones
ms
coste
un
tiene
siquiera
siguientes
Las
C)(C
ecuaciones
esas
por
trminos
dos
ni
casos,
lgica.
B)(B
tiene
tiene
contando
BCD
los
de
los
todos
la
situacin:
esta
muestran
representadas
entender
de
mero
o
G.
para
forma,
esta
literal
por
literales.
coste
funcin
misma
de
segunda,
El
en
la
de
la
aparicin
la
circuito
ejemplo,
literal.
en
los
son
en
Por
lgico.
por
contando
del
funcin
ecuacin
ecuacin
mera
la
ABCD
coste
sencil amente
complejidad
implementaciones
G
Las
de
la
ambas
AB
y seis
literales
trminos
en
muy
diferentes
de
paracin
E)y
literales
los
aparecen
que
diagrama
correspondientes
booleanas
cinco
veces
al
exactamente
C(D
simple
correctamente
representa
corresponde
expresiones
de
nmero
literal.el
por
aparecen
ms
puede
se
que
coste
suma
circuito.
las
que
de
entrada,
la
(3),
de
para
de
tiene
las
entradas
las
de
coste
en
dos
de
inversores
un
cuentan
se
Para
de
repre
se
inversores
los
que
complementadas.
sumas
(2),
En
van
por
entrada,
entradas
las
46
El
coste
ya
lgico.
importante
de
los
Ms
que
ya
del
que
circuito
que
das
de
las
Sin
tener
la
sencil a
de
vista
criterio
cuatro
consiste
El
cuadrados
del
fila
0 y
0 y
na
las
binarios
Una
no
veces
adelante
posible
es
este
dos
no
ecuacin
ecuaciones
vlida,
es
las
ms
la
las
para
ecuacin
veremos
dos
encontrar
solucin
cada
caso,
corresponden
2-9(a).
Figura
pertenece
la
las
dos
variables
los
minitrminos
que
la
En
por
vez
en
}'.
El
0 y
de
las
tila
la
columna
tilas
de
en
Ya
valores
en
A'
los
de
booleana
uno
otra
variables
complementada
complementada
corresponden
funcin
funcin
una
muestra
se
indican
mapa
no
en
mapa
rior
que
ms
usados,
En
cuadrados,
cuatro
en
2-8(a).
ra
hay
sumas,
mismo
complejas
la
para
determinar
del
cos
puertas
complejas
de
suma
las
entra
la
que
ms
satisfactoria
es
ms
expresin
expresiones
que
desde
el
punto
variables
dos
minitrminos
Hay
nica.
como
de
el
el
en
fuera
puertas
una
NOT
tanto
de
ms
como
implementacin.
coste
aplicado.
coste
OR
particularmente
Tpicamente,
ms
pequea
desde
de
implementar
para
coste.
de
bles
de
la
de
de
la
criterios
necesariamente
es
de
Mapa
los
puertas
casos,
productos
desde
cuenta
en
el
cumplen
los
estos
ser
entradas
tipos
partir
AND.
operaciones
va
niveles.
proporcin
otros
lgicas
usadas
tienen
no
las
de
En
directamente
puertas
no
las
establecer.
puede
productos
de
sumas
2*29.
entradas
entre
se
representa
una
y ms
puertas
introducimos
ms
las
de
implementaciones
para
y conexiones
las puertas
dos
que
ms
con
literal
Figura
de
correspondencia
no
las
la
coste
entradas
circuitos
coste
que
transistores
las
los
medida
buena
una
de
de
el
en
del
ahora
nmero
de
ya
adelante,
COMPUTADORAS
es
el
costes
actuales,
evaluacin
DE
puerta
incrementa,
circuitos
la
los
niveles
de
circuito.
que
la
medir
para
nmero
de
proporcional
La
representacin
es
que
circuito
un
LGICO
entradas
por
actuales
te
DISEO
DEL
FUNDAMENTOS
1.
variables.
la
la
ai
minitrmino
se
muestra
igual
es
2-9(b)
Figura
izquierdo
verdad
funcin.
pone
la
la
colum
valores
estos
los
la
muestra
t dentro
cuadrados
funcin
del
de
XY
cuadrado
de
lgica
suma
la
minitrminos.
cuatro
se
para
mapa
supe
en
marcando
un
los
parte
en
de
mapa
ejemplo,
j,
el
un
se
la
complementada
los
a
en
Como
Figu
entre
en
combinaciones
asociadas
la
relacin
complementada
aparece
varia
dos
en
la
aparece
cuatro
representada
de
lado
X
las
que
de
ser
sealar
de
mapa
muestra
se
para
variable
manera.
Vase
tabla
puede
XY
La
igual
el
en
el
As,
segn
2-8(b)
1 marcado,
1.
variables.
minitrmino,
Figura
la
De
dos
con
cada
que
minitr
tres
minos:
+
/n,
La
segunda
expresin
optimizada
Il a
y del
se
rea
dos
de
X
mx
cuadrados
m3
determina
del
para
rea X
en
la
+m2
de Y dos
FIGURA
nT
aN
XY
XY
XY
XY
dos
Juntas,
FIGURA
Representacin
variable
dos
(b)Jt
2-9
<ie
funciones
en
e)
en
reas
0
0
XY
estas
NT
(a )XY
variables
la
para
2-8
de
XY
columna.
ib)
Mapa
cuadrados
segunda
<>
mapa
la
LGICOS
C1K.CUITOS
los
incluyen
cuadrados
tres
pertenecientes
manipulacin
diante
El
procedimiento
ejemplos.
exacto
de
ocho
cuadrados,
do
como
Note
la
Primero,
2-10(b).
Figura
01.
Cuando
la
Xy
en
donde
de
igual
mapa
pueden
plificacin,
rizontales
donde
donde
0.
de
los
de
dos
aclarar
en
la
los
en
Cdigo
siguientes
un
m5
de
corresponde
m5
I.
dos
maneras.
del
lugar
fila
y columnas
I y a la
101.
cuyo
la
co
una
cada
para
binario
nmero
al
de
de
filas
las
bina
cuenta
Captulo
mapa
2-IO(a)
Figura
la
los
de
valor
el
el
marca
binarios
de
en
dentro
lugar
parte
tiene
est
(b)
su
en
la
en
binarios
cuadrado
cambia
localizar
enumerados
dan
secuencia
introducido
Gray
la
bit
variables
tres
valores
los
siguen
puede
nmeros
de
mostrar
slo
que
se
los
la
la
propiedad
o
que
verticales
(columna
YZ
igual
escribir
etiquetas
de
la
columna
equivalente
por
varios
considerar
combinacin
cuadrados
de
cuadrados
no
diagonales),
m0
m,
m.
w4
m5
corresponden
10
AYZ
XYZ
XYZ
XYZ
mb
XYZ
XYZ
XYZ
XYZ
(b)
2-10
FIGURA
Mapa
de
tres
variables
mapas,
Para
los
cuatro
el
uso
esto,
de
trmino
conseguir
cuadrados
m2
(a)
de
11
01
los
un
booleanas.
pareja
rectngulo,
un
00
para
trminos
funciones
cada
forman
que
mapa.
las
de
es
mapa.
o
Pero
cuadrados
lado
mapa.
del
funcin
una
corresponden
simplifica
adyacentes:
del
con
cada
complementar
cuatro
con
regiones
que
que
los
al
minitrminos
del
cuadrado
cuadrados
de
(pero
nico
un
las
los
sin
variable
familiarizarse
de
mostraba
XY
funcin
la
marcada
donde
aparece
en
de
nombre
fila
cuadrados
complementada
todos
obtener
para
la
hay
la
en
cuatro
variable
identificar
para
situado
que
La
0.
Despus
suficiente
variables,
bsica
el
complementada,
es
forma
de
1 y
conveniente
formados
Vase
igual
es
una
verlo
es
01).
cada
es
aparece
variables
estas
estar
cmo
ms
Es
no
hay
entender
conocer
pertenece
1 y cuatro
localizar
el
mapa
dibujado
no
es
nmeros,
el
nombres
importante
funcin
localizar
que
donde
En
va
un
para
asignado
dos
eso.
mapa
columnas
cuadrado
estos
cuadrados
cuadrados
los
El
minitrmino
a
igual
cuatro
es
las
nmeros
el
de
columna
es
los
se
mapa
columna
al
un
los
ejemplo,
posibilidad
variable
5.
es
Otra
cada
corresponde
a
combinan
se
decimal
el
Por
binarias.
2-10.
enumerada
referimos
Por
y
en
que
podemos
Figura
fila
secuencia
memorizar
podemos
mnitrmino,
la
nmeros
la
adyacente,
perteneciente
cuadrado
Un
cada
los
que
de
hacia
lumna
X(Y
en
variables
en
para
caracterstica
La
XY
cuadrados
tres
para
indica
se
binarios
minitrminos.
ria.
XY
variables
tres
nmeros
con
XY
combinar
para
minitrminos
Hay
ocho
me
algebraica:
XY
Mapa
justifcase
puede
simplificacin
Esta
Xo
47
COM13INACIONALES
una
sim
una
Para
productos.
tenemos
que
ho
adyacentes,
a
minitr
48
FUNDAMENTOS
minos
varan
que
y
Se
complementada
tras
las
el
encuentra
en
una
en
el
minitrminos
sola
variables
iguales
los
dos
la
nitrminos
to
cuadrados
de
(OR)
cuadrados
en
Esto
EJEMPLO
2-3
Simplifique
la
los
de
muestra
se
funcin
de
fundn
se
Figura
vez
Es
Is.
con
de
rectngulos.
bargo.
trar
de
el
Esto
gulos
al
corresponde
gulo
lugar
los
inferior
columnas
Is
del
una
X,y
a
expresin
un
quitar
cuando
estos
se
dos
cada
trmino
un
mi
produc
mapa
corresponden
potencias
las
ltimas
dos
el
representa
la
la
izquierda
lgica
los
de
optimizada
la
Y.
De
igual
producto
segunda
rectngulos
correspondientes
XY
YZ
01
00
11
1
1
10
1
XY
1
XY
FIGURA
Mapa
2-11
para
Ejemplo
2-3:
F(X>
Z)
3, 4,
5)
XY
XY
rectn
representa
en
la
fila
0.
el
representa
a
dan
XY
Is.
con
incluyen
F:
encon
dos
manera,
fila
(La
dos
un
es
derecho
est
em
contener
los
figura,
rectngulo
a
estos
que
trminos
dos
Ya
Y.)
de
al
superior
el
Sin
marcados
de
repre
objetos
objetivo
nuestro
en
que
estos
cuadrado).
minitrminos
mapa
blanco
mapa
restringidos
As,
rellenado
en
un
rectngulo
XY.
el
la
en
han
0
valor
en
supuesto,
estn
el
que
correspondiendo
producto
de
representan
suma
El
I.
muestra
se
Llamamos
los
En
observando
trmino
cuadrados
8,. .
todos
columnas,
el
Z)
se
101
tiene
producto
I, 2, 4,
como
producto.
determina
se
100,
funcin
por
contienen
que
Esto
simplificada.
incluyan
que
cuadrados
Esto
2,
funcin.
011.
de
expresin
(incluyendo,
trminos
de
la
que
trminos
de
Y,
5)
la
grupos
la
rectngulo
rectngulos
XY.
los
encontrar
es
un
mnimo
un
izquierdo
mapa,
son
cuatro
los
tado
que
nmero
dar
variables:
3 variables,
usando
010.
en
para
es
que
de
producto
dos
forma
su
cuadrados
acogen
trmino
siguiente
cuadrados
considerados
que
menor
va
paso
El
rectngulos
los
nmero
los
producto
ya
de
producen
representa
que
minitrminos
los
para
lodos
Z2. 3, 4.
minitrmino
cuadrados
dejar
Os.
cada
en
los
mejor
poner
trminos
sentan
un
los
dos
booleana
pone
donde
2-11.
puede
se
mapa
OR
una
booleana
F(X,
Primero,
de
2-3.
Ejemplo
una
de
mien
m7,
dos
m1
un
con
de
lgica
Y, que
en
combinan
el
suma
adyacentes.
en
producto
variable
As,
en
Simplificacin
la
minitrminos.
se
La
cuanto
que
Y ementar,
compl
cuadrado
un
cuadrados
sin
trmino
XYZ
en
adyacentes
variables.
dos
diferentes
nico
un
en
dos
en
cuadrados.
en
XYZ
complementar
situadas
variable,
dos
simplificar
puede
son
lgica
suma
en
sin
aparece
estn
y m7
misma
m5
m5y la
los
en
son
se
variable
ejemplo.
m5 +
calcula
COMPUTADORAS
Esta
de
adyacentes
Aqu,
DE
variable.
Por
otro.
complemento
dos
otras
LGICO
DISEO
DEL
como
que
rectn
X y las
todos
de
resul
LGICOS
CIRCUITOS
En
o
algunos
casos,
aunque
no
dos,
cente
se
cuadrados
Por
los
porque
ntf,
dos
tocan.
del
ejemplo,
minitrminos
adyacentes
son
mapa
la
en
Figura
mn
Esto
de
rectngulo
un
adyacente
variable.
una
en
es
tama
adya
alge
es
y m4
verificar
/n2
puede
se
49
ALES
forman
2-10.
distinguen
se
COMBINACION
braicamente:
Los
rectngulos
mapa
de
car
la
la
Figura
definicin
de
el
Figura
las
2-12,
hemos
Un
por
un
se
reducen
m4
mh
XYZ
Para
literal.
a
el
Como
de
tres
la
suma
literal
+
que
minos
forman
En
Un
Un
Un
Un
pre
Estas
en
que
ya
de
mapas
cuadrado
representa
de
rectngulo
rectngulo
rectngulo
igual
dos
de
cuatro
de
ocho
los
dos
XZ
XYZ
de
Z{X
de
representa
representa
muestran
variables:
formado
0,
2. 4,
XYZ
y 6
del
mapa
rectngulos
muestran
en
un
el
en
Vase
trmino
adyacentes
se
que
corresponden
la Figura
2-13(b).
trmino
producto
de
entero
mapa
producto
de producto
produce
de
dos
de
una
funcin
2-4.
to_
--
Plano
en
(b)
cilindro
el
trmino
de
manera
para
mostrar
Jos
cuadrados
tr
con
con
menos
caractersticas:
trmino
un
11
que
son
literales.
tres
Ejemplo
XYZ
2-12
tres
est
XZ{
2-l3(a).
Figura
siguientes
un
el
X)
(a)
de
de
lgica
suma
XYZ
Mapa
Figura
la
Cual
estos
FIGURA
de
Y)
obtenemos
las
abarca
la
en
cuadrados,
(Xt
en
correcta
adyacentes
+
=
y derechos
de
se
minitrmino
cuadrados
JO
XZ
muestra
requieren
cuadrados
la
es
que
minitrminos
cuatro
ejemplos
ms
cuadrados
se
hace
muestra
se
mapas
minitrminos.
los
lgico.
caractersticas
Lo
establecer
para
el
en
modifi
que
como
En
producto
producto
m2 +
minitrminos
cuatro
un
de
cilindro,
tocan
representar
trmino
se
variables
tres
de
muestran
similares.
casos
rectngulos.
un
lgica
izquierdos
combinan
se
que
y otros
trmino
un
otros
de
se
tenemos
Z:
bordes
Los
derivados
XZ,
rectngulos,
para
variables,
producto
los
rectngulo.
un
producto
general,
Los
literales.
trmino
este
para
basa
se
XZ
XZ
se
de
vez
rectngulo
producto
forma
los
El
Y)
izquierdos
representa
caso
trmino
XYZ
libremente.
ejemplo,
nico
un
este
en
formar
en
10
estos
incluir
e
producto,
de
dibujado
derechos
cuadrados
cuatro
trminos
ubicacin
estuviese
usar
se
de
XZ(Y
para
nmeros
notaciones
estas
rectngulo
la
minitrminos
simplemente
XYZ
adyacentes
bordes
los
dos
estos
en
si
los
de
usado
solo
como
mapa
donde
minitrminos.
cuatro
XYZ
cuadrados
vecindades
de
quiera
Basndose
los
2-12(b).
mente
rn2
2-12(a).
considerando
mos
corresponden
que
la
ml}
adyacentes
literales.
un
literal.
que
es
siem
50
DISEO
DEL
FUNDAMENTOS
LGICO
(X)
DE
01
JORAS
COMl'UTAI
11
01
00
10
EJEMPLO
2-4
Simplifique
las
FIGURA
2-13
Trminos
protlucio
de
funciones
usando
para
lumna
de
booleanas
F,
al
la
por
incluidos
trmino
trmino
dos
dos
definicin
adyacentes
Figura
2-13,
minitmiino
se
dos
literales
funcin
las
en
slo
F2
para
mapa
para
5
XY.
y
trmino
al
que
el cuadrado
con
la
4.
5.
con
mapas
Los
El
los
que
simple
el
dos
estos
01
dos
lo
(a)
F\(
X, Y.Z)
cuadrados
que
usado
tres
XY
d,
(b)
YZ
FIGURA
01
1
2-14
el
Ejemplo
2-4
lm{0.2,4.5,6)
para
KZ)
XZ
Mapas
10
1
[T
F,(
11
XY
de
que
representa
una
vez.
al
l egan
adyacentes
de
cuadrados
cuatro
aprendido
sobrante
minitrmino
00
Im(3,4,6.7)
I,
sus
con
construyen
hemos
sido
ha
ya
el
co
con
diagrama
los
cuadrado
que
10
i
uno
tercera
cuadrados
.YZ
(X)
Is,
con
la
ser
combinamos
ltimo
representando
tambin
es
F2
Z)
en
en
en
adyacente
ya
pasa
Primero,
Z.
cuadrado
un
muestran
basndonos
literal
Y.
sobrantes,
combinan,
2-14(b).
un
Z)
marcados
adyacentes
se
Y.
columnas^
de
cuadrados
cuadrados
cilindro
YZ
6)
cuadrados
dos
se
Ft(X.
cuatro
optimizada
Figura
deseable,
es
2.
dos
funcin
ltimas
con
Imi(0.
el
en
la
en
combina
se
sino
permite,
optimizada
primeras
l egar
7)
Cuando
As
muestra
se
6,
YZ.
F,
El
4.
Hay
literales
rectngulos.
XZ.
Zm(3,
combinan
basada
literales
variables
tres
2-14(a).
Se
de
medios
en
de
Figura
funcin.
la
siguientes:
la
en
de
l egar
para
valores
muestra
se
minitrmino
adyacentes
son
el
de
mapa
cada
mini nninos
cuatro
funciones
F2(X,
El
11
(b)
Simplificacin
dos
(a)
10
literales
la
el
Esto
trmino
no
de
XYZ.
La
LGICOS
CIRCUITOS
Existen
ocasiones
en
igualmente
optimizadas.
trminos
l_y
trmino
cuadrado
Un
embargo,
adyacente
trmino
cada
literales
Si
uno.
esta
no
se
hay
como
de
de
de
suma
Los
trminos
tres
mino.
XZ,
con
el
La
trmino.
la
funcin
primer
lo
que
resulta
00
11
01
1
F(X.
de
Mapa
Hay
16
cada
mostrar
relacin
producto
un
en
al
que
el
pero
l.
como
se
indica
mapa
para
Esto
pasa
lo
011
de
Continuando
ser
por
los
1, 2.
3,
optimizada
ser
co
marcan
se
cuadrado
en
tr
(dos
precedente.
010;
mapa
primer
cuando
cinco
5,
el
en
7.
y
mapa
XY
del
de
coste
implementacin.
la
01
00
11
Im(l.3Y.. Z)
XZ
XZ
XY
XZ
XZ
YZ
4.5.
2-16
FIGURA
6)
'
10
11
1
Y.Z)-Lwi 1, 2. 3, 5. 7)
F(X.
cuadrados,
como
indica
de
se
la
en
las
cuatro
binarias,
variables
cuatro
para
se
la
la
tener
XY
variables
16
cuadrado
XY
10
cuatro
por
XZ
minitrminos
formado
Puede
2-15
FIGURA
del
producto.
Z
significativa
reduccin
una
trmino
un
partir
trminos
cada
obte
para
trminos
F
con
solamente
directamente
cuatro
cual
trmino
el
minitrminos,
cinco
mapa
necesario
es
Vase
por
011
marca
se
tiene
leen
tiene
dada
as
011.
puesto
cuadrados
los
el
dos
de
funcin.
representados
correspondientes
columna)
(primera
X
001
1 ya
en
XZ.
se
nicos
dos
funcin
la
minitrminos
originalmente
solamente
cuadrados
para
esta
mini
trmino
al
trminos
estn
cuadrados
coinciden
un
tiene
que
que
Los
figura.
los
en
trmino.
encontramos
manera,
donde
encontrar
XY,
el
posible
es
con
2-16
literales
dos
Los
uno.
Figura
lugar
cuadrados,
comn
en
1 de
con
dando
segundo
tiene
esta
los
en
la
en
medianas),
lumnas
los
por
cada
el
otro
con
el
l ega
se
tres
usar
YZ
dos
tienen
expresin
cuadrados
dos
encuentran
se
la
de
producto
variables
tres
la
producen
booleana
XYZ
de
partir
mini
optimizadas
podemos
embargo,
Sin
Los
con
tienen
2-15,
2-15.
minitrmino
minitrmino
el
funcin
la
de
min
considere
ejemplo
Combinndolo
Figura
simplificarla.
productos,
despus
literales.
soluciones
trminos,
posibles
suma
forma
Como
mapa.
dos
del
con
la
en
expresiones
minitrminos
cuadrado
dos
combinndolo
enumeradas
expresa
la funcin
en
el
en
de
trmino
tercer
pero
forma,
de
el
producir
Figura
para
la
de
mapa
los
combinar
de
el
en
trmino
al
expresiones,
de
algebraica
expresin
se
dibuja
XY:
dos
funcin
minitrminos
una
los
ner
las
cuadrados
muestra
se
formas
un
trmino
al
de
una
esto
l egar
dos
hay
producir
para
l ega
se
Cada
YZ.
de
para
combinar
de
ejemplo
combinan
se
Sin
XZ.
alternativas
formas
51
COMHINACIONALES
indica
(a)
parte
variables.
del
Figura
Se
filas
un
2-17.
diagrama.
Las
esto,
y por
la
en
La
dibuja
columnas
de
mapa
de
asignacin
el
mapa
se
variables
minitrminos
cuatro
enumeran
en
(b)
otra
de
est
en
vez
manera
para
que
FUNDAMENTOS
DISEO
DEL
LGICO
COMPUTADORAS
DE
YZ
01
00
11
10
001
m4
m5
W14
"*13
f l|3
i.
Wio
"*11
f l9
(b)
()
FIGURA
2-17
de
Mapa
slo
bit
un
del
rantizando
columnas
fila
la
columna
la
fila,
el
en
ocho
El
usado
aparecen
segunda
cuadrado
el
cada
marca
va
Los
variable
y sin
lneas
primeras
complementar.
la
de
la
As,
se
Los
nmeros
(11)
13.
Adems,
sin
corresponden
dos
las
en
al
uno
vecindades
lado
2-18(b),
Figura
tocndose
cuadrado
Un
rectngulo
rectngulo
rectngulo
rectngulo
Un
Un
Un
otros
comple
se
que
complementar
las
en
los
cuadrados
estos
los
bordes
do,
superior
inferior,
de
dos
representa
un
trmino
un
trmino
de
8 cuadrados
representa
un
trmino
de
16
produce
que
las
en
cuatro
trmino
este
de
que
inferior.
los
bordes
As,
ambos.
la
Figura
del
posibles
Un
mapa
ya
que
y derecho
del
tres
literales.
dos
de
un
literales.
literal.
igual
trmino
donde
se
trmino
de
de
siempre
es
que
(b),
En
este
representan
esquinas
producto,
izquierdo
los
rectngulos
producto
producto
producto
cuadrados.
2-18.
dos
son
la
en
izquierdo,
elegibles
siguientes:
las
son
toro
un
derecho
m0
las
mostrar
como
ejemplo,
en
se
que
Para
bordes
combinaciones
funcin
de
combinacin
en
los
para
usa
cua
durante
literales.
representa
una
definen
2-l8(a)
Figura
se
que
los
variables.
tres
Por
cuatro
cuadrados
muestra
la
variables
2 cuadrados
recordar
superior
y mg.
cuatro
cuadrados
recordatorio
minitrmino
otra
de
al
se
tambin
Las
de
estn
importante
como
cuadrados
dos
adyacentes.
de
mapa
de
como
de
Z,se
de
el
un
ninguna
literales,
vecindades
inferior,
tambin
en
mapa
cuadrados
son
representa
usar
dibujado
similar
es
adyacentes
mapas
el
variables
cuatro
cuadrados
los
para
ha
superior
lo
de
Como
mostrar
para
optimizacin
puede
se
como
bordes
como
de
Un
otro,
se
los
con
adyacentes,
proceso
variables.
de
mutuamente
drados
tres
cuadrados,
entre
funciones
simplificar
para
de
funciones
cuentran
Es
etiqueta,
fila
de
ga
las
y
1.
los
tercera
m,3.
donde
filas
Captulo
en
binario
minitrmino
el
ningna
complementado
aparece
mtodo
simplificar
dos
indica
se
la
equivalente
cuadrados
las
combinando
de
nmeros
el
adyacentes,
de
introdujo
se
obtener
pueden
1101,
ocho
como
filas
nmeros
Los
bits,
los
representa
los
columnas
filas.
segundas
No
columna,
no
dos
se
binario
nmero
mostrar
para
donde
de
combinando
ejemplo,
el
segunda
mapa
cuadrados,
As.
menta.
el
Por
dos
adyacentes.
cuadrado
cada
cada
entre
cuadrados
Gray
Cdigo
un
valor
su
los
para
obtiene
se
tercera
riable
cambia
propiedad
columna.
(01)
en
binario
corresponden
correspondientes
minitrminos
la
nmero
misma
la
variables
cuatro
el
ve
se
olvida
del
mapa
lejanos
muchas
adyacentes,
bordes
(a)
en
pero
de
uno
otro.
sirve
tanto
derecho
las
toro,
Tambin
veces.
son
los
de
un
claras,
muy
mapa
cruzan
lgico.
como
mapa
quedan
aparecen
interesante
producto
producto
y as
como
e
izquier
LGICOS
CIRCUITOS
00
wxx
01
11
10
2
00
01
53
COMBINACIONALES
11
12
13
15
14
10
11
10
XZ
(b)
(a)
2-18
FIGURA
de
Mapa
Los
siguientes
ejemplos
variables:
cuatro
Plano
el
muestran
procedimiento
vecindades
las
mostrar
para
funciones
simplificar
de
booleanas
de
variables.
cuatro
EJEMPLO
2*5
Simplifique
la
Simplificacin
funcin
de
funcin
una
minitrminos
Los
de
de
cuadrados
trmino
ls
Ahora
mino
lo
las
optimizada
queda
En
dos
vez
combinamos
la
derecha
un
de
tomar
suma
de
lgica
permitido
con
dos
los
slo,
ya usados
columnas
cuadrados
las
est
cuadrado
este
13.
12,
mapa
de
para
combinar
formar
mapa
la
tercera
lo
que
formar
da
para
finales,
ls
lugar
el
resultando
Y+WZ
00
wx
XZ
11
01
10
00
01
11
10
IV
2-19
FIGURA
Mapa
para
el
Ejemplo
2-5:
WZ
para
dos
de
XZ
Los
la
un
izquierda
de
lite
cuatro
cuadrados
cuatro
XZ.
una
(minitr
de
de
trmino
para
ms
trmino
el
cuadrados.
columna
cuarta
ocho
para
trmino
un
cuatro
cuadrado
rectngulo
un
rectngulo
l egar
un
y
a
2-19.
Figura
mismo
fila
trminos:
tres
la
superiores
el
usar
en
14)
de
dos
los
con
que
rectngulos
como
marcado
e!
en
pueden
se
combinan
vez
cuadrado
un
no
combinar
se
otra
combinan
se
sobrantes
que
Vase
intermedias
la
ls
tres
tienen
con
filas
es
Los
se
WZ.
nos
mediante
5. X, 6, Y,8, Z)9.
con
izquierda
la
de
trmino
1110).
rales,
bien,
superiores
al
lugar
vez.
Y.
ms
dos
Los
dar
4 variables
4.
F(W. 1, 2.
marcado
han
se
columnas
nico,
simplificado;
funcin
la
dos
las
literal
de
booleana
l/n(0,
en
toro
La
expresin
54
FUNDAMENTOS
EJEMPLO
2-6
Simplifique
la
LGICO
DISEO
DEL
Simplificacin
funcin
DE
de
COMPUTADORAS
funcin
una
Esta
funcin
tiene
trminos
de
por
la
mapa
drados
dos
0010
la
2-18.
Figura
l evando
al
trmino
dos
Is
El
BC.
l evando
0010,
cente,
los
por
un
mapa
simplificada
trmino
de
la
lnea
superior
La
0110.
las
sitios
los
con
cuadrado
su
XZ
adya
tanto
por
4-
BC
esqui
que
inferior
fila
la
el
es
mapa
de
Is
cua
cuatro
del
dos
combina
es
de
el
en
los
por
literales
cuatro
Is
mismos
se
mapa
BCD
con
con
con
cubierto
se_representa
los
los
en
optimizada
+
trmino
productos
del
y 0001.
tomando
combinan
se
funcin
El
de
suma
rea
literales
tres
0000
mapa
est
cuadrado
el
en
ACD.
de
1001.
el
en
de
El
cuadrados
producto
1 sobrante,
trmino
al
trmino
1000
Este
forma
literales.
cuatro
los
cuadrados
ABC
en
expresa
Cada
por
est
BD.
Los
2-20.
de
representa
se
y ABC
funcin
La
trmino
al
l egar
para
de
MSC
y 1010.
0110.
Se
trmino
un
Figura
ja
en
cuadrados.
minitrmino
nas,
muestra
se
por
cada
ABC
y O.
C,
A, B,
literales
tres
BCD
variables:
cuatro
funcin
mediante
variables
cuatro
booleana
=
tres
de
BD
sCD
lt
01
00
AB IH
00
10
01
11
10
2-20
FIGURA
Mapa
2-5
Manipulacin
del
Cuando
combinan
se
la
los
de
minitrminos
funcin
la
cimiento
de
patrones
la
optimizacin
Implicantes
procedimiento
ca
si
Un
minos
producto
del
drados
cante
trminos
resulta
necesario
BC
ACD
Otros
mapa.
redundantes
tratar
procedimiento
al
de
de
estn
ya
ayuda
optimizacin
los
trminos
de
que
la
son
todos
incluyen
minitrminos
cuyos
un
temas
se
que
el nmero
asegurar
minimizar
consideramos
in
recono
de
productos
incompletas.
trmino
cuadrados
en
implicante,
de
corresponden
producto
un
los
todos
a
que
si
funcin
una
rectngulos
Si
implicantes.
no
es
un
hacer
podra
primo
imlaplicantfeuncin
se
mapa
implicante
Claramente,
I
un
el
un
producto.
contienen
que
P,
trminos
los
funciones
combinar
es
trmino
esenciales
para
los
trmino
BD
necesario
es
seccin
esta
en
de
presentamos
es
mapa,
tiempo,
todos
tiles
un
mismo
En
primos
El
de
Al
evitando
sumas
cuadrados
trminos.
otros
en
2-6:
Ejemplo
mapa
funcin.
optimizada
cluidos
el
para
vale
implicante
elimina
un
I para
mapa
la
sistemti
ms
esencial.
primo
cualquier
de
forma
implicante
en
se
de
funcin,
todos
los
minitr
compuestos
entonces
cua
por
de
literal
impli
un
es
un
LGICOS
CIRCUITOS
implicante
al
corresponde
mos
0,
(m
Si
te
En
primo.
1,. .
de
l ama
se
trminos
primos
implicantes
colecciones
tuyen
rectngulos.
adyacente
primo,
implicante
de
implicante
implicante
El procedimiento
otro
la
de
mos
para
EJEMPLO
el
tngulos.
primos
Los
de
procedimiento
AD
AB
primos
esenciales,
cluidos
en
2-2)
de
Esto
minitrminos
7 estn
es
un
el
los
es
todos
implicante
14
implicantes
slo
primos
incluir
si
AD
todos
los
optimizada
BD
01
00
00
01
11
I
1
10
11
1
10
FIGURA
Implicantes
2-21
primos
para
el
Ejemplo
2*7:
AD.
BD,
incluir
ningn
y AB
rec
implicantes
esenciales,
en
el
as
el
solamente
BD.
Pero
AB.
es
los
elegido
minitr
los
ellos
de
implicantes
estn
minitrminos
para
\CD
AB\
es
en
los
primos
uno
han
se
no
cuadrados
trmino
el
primos,
expresin
La
implicantes
pueden
se
en
porque
esenciales.
es
hecho,
De
necesario
es
si
de
son
son
I y
esencial.
primo
no
BDy BD
puede
implicantes
dos
primo
dentro
cuatro
estas^combinaciones
AD
se
en
trmino
tercer
partir
minitrminos
los
porque
12 y
incluidos
en
combinar
para
de
trminos AD.
Los
cuadrados
primos
caminos
tres
a
y AB.
esencial.
no
Hay
obtenidos
otros
incluidos
un
ms
ejemplos.
con
implicantes
2-21.
la
ms
estn
primo
que
requiere
mapa
expresin
optimiza
primos
implicantes
los
implicantes
pri
del
obtiene
se
consti
sucesivamente.
as
y
est
no
que
esenciales,
que
aclarar
1,
optimizada
no
implicante
un
como
que
cuatro
contengan
expresin
Despus,
primos.
primos
usando
Figura
producto
la
la
sobrantes
se
representa
un
encontrar
implicantes
implicantes
Simplificacin
y los
5.6. y
4,
los
menos
de
funcin
implicante
representando
un
rectngulo
un
que
cuadrado
la
0,
rectngulo
un
cuadrados
al
minitrminos
funcin,
es
trmino
gura
Este
mapa
trminos
la
no
todos
los
I (m
representa
mapa
de
mapa
un
que
ms
un
contienen
en
de
rectngulo
para
incluir
2-7
minos
En
e
de
forman
dentro
contiene
los
adyacentes
ls
estn
ocho
esencial
de
Dos
un
de
rectngulo
primo
primo.
lgica
Considere
que
forman
todos
esenciales.
AB
implican
rectngulo
que
la Figura
2-15.
son
implicantes
este
slo
un
trminos
obtener
que
nico
un
que
no
sistemtico
suma
necesarios
pero
trmino
ls
determinemos
primero
da
un
de
Cuatro
cuadrados
I.
otro
tal
con
1.
dentro
Cada
en
esencial.
es
y los
pueden
se
2m
de
decir
cualquier
funcin
una
quiere
Esto
contengan
que
tn
primo
esenciales,
primo,
I est
un
implicante
este
primos
mximas
las
es
que
entonces
de
primos
todas
no
contiene
posible.
sea
esenciales.
no
Los
primo,
iXZmplicantes
son
implicante
nico
un
le
contienen
que
como
pri
implicantes
cuadrados
cuadrados
en
cuadrado
un
2m
con
tantos
incluido
est
si
As,
y XZ
contiene
funcin
una
hechos
rectngulos
rectngulo
esencial.
unimplicante
representa
si
cada
donde
n),
los
de
conjunto
el
n-variables,
de
funcin
una
para
de todos
mapa
conjunto
minitrmino
un
primo
los
un
55
COMlilNACIONALES
la
funcin
de
ya
la
in
Fi
56
FUNDAMENTOS
DISEO
DEL
EJEMPLO
2-8
Un
segundo
ejemplo
los
ro
tiene
que
el
es
primos
la
en
suma
el
incluye
primos
minitrmino
La
esenciales.
no
implicantes
cuatro
10.
igual
El
respectivamente.
expresin
optimizada
nicos
implican
est
15
funcin
la
con
primo
implicante
un
por
minitrmino
para
esenciales
la
trminos
los
los
son
figura,
esencial
manera,
porque
primos
la
de
Jb)
parte
prime
es
De
pri
determinar
producto
0.
esenciales
12
la
siete
(a) tiene
parte
seis
implicantes
que
en
trmino
minitrmino
primos
5.
tenemos
muestra
se
la
en
con
funcin,
El
el
minitrminos
los
de
la
Como
implicantes
son
los
de
incluye
que
dibujada
esenciales
no
encontramos
nos
esenciales.
primos
y ABC
incluyen
implicantes
lgica
que
dos
en
siste
ABC
cuadrados,
esenciales.
primo
funcin
La
trminos
de
son
que
implicante
BCD,
incluido
mnimo
primos
implicantes
cuatro
nico
producto
tes
nmero
los
esenciales
primos
2-22.
Figura
combinar
un
implicantes
funcin
COMPUTADORAS
implicantes
la
en
intentamos
obtener
DE
mediante
muestra
se
Si
Para
Simplificacin
minitrminos.
mos.
LGICO
que
15:
fACD
F
ABCD
BCD
ABC
ABC
\ABD
<CD
00
t'
(X)
AB ,fl\
10
11
01
00
01
01
10
00
01
1
B
11
11)
(a)
los
Dibujando
FIGURA
de
adicional
muestra
los
presin
de
productos
de elegir
de
do
que
de
sistemtico
ms
primos
Implicantes
Ms
de
all
al
particular,
en
En
la
mayora
aunque
no
guiente
ejemplo.
necesariamente
ios
2-8
del
Ejemplo
en
el
que
aparecer
proporciona
de
proporciona
mapa
en
parcial
estructura
una
herra
una
necesariamente
para
cada
un
ex
mto
cuadrados.
esenciales,
primos
funcin
la
de
en
el
solapamiento
asegrese
final,
esto
casos,
de
coste
da
mnimo.
lugar
se
que
primos
implicantes
implicante
una
El
cada
algn
expresin
en
uso
de
la
aplicar
puede
implicantes
entre
de
incluido
est
no
que
de
que
implicantes
minimice
minitrmino
un
menos
esenciales
esenciales
solucin
la
primos
primos
esenciales
tienen
funcin
una
restantes
seleccin:
de
Regla
En
Implicantes
implicantes
primos
trminos
patrones
los
minitrminos
los
incluir
implicantes
no
todos
usar
los
con
identificacin
suma
2-22
mienta
los
(b)
mini rminos
Simplificacin
La
10
11
primos
primo
implicante
otro
de
la
no
regla
de
suma
de
seleccin
regla
siguiente
para
esenciales:
cuanto
posible.
incluye
sea
seleccionado
seleccionado.
primo
producto
simplificada,
se
ilustra
en
el
si
LGICOS
CIRCUITOS
2-9
EJEMPLO
Encuentre
Simplificacin
forma
una
funcin
de
una
de
suma
simplificada
usando
productos
de
seleccin
de
regla
la
57
COMBINACIONALES
C,
para
D)
Zwi(0.
I.
2,
4.
5,
10.11,13,15).
El
nico
el
de
mapa
presenta
se
implicante
primos
implicantes
primo
como
0010
nitrmino
para
implicante
El
solapamiento.
la
F(A.
B,
el
completar
de
de
ABD
C,
de
regla
productos
de
suma
ambos
BCD,
D)
los
sin
el
mi
incluir
para
ABD
los
por
incluyen
arbitrariamente
ABC
indicado
minitnninos
orden
es
elegir
podemos
el
paraincluir
primo
AC
primos.
implicantes
en
I y 2
implcantes
primos
ABD)yel implicante
3 se
selecciona
primo
suma
de productos:
3 (
los
seleccin,
todos
anterior
la
forma
los
primo
implicante
expresin
sobrante,
minitrmino
Usando
la
seleccionan
se
mostrando
2-23.
Figura
esencial.
sobrantes
Vase
nmeros.
la
en
el
\CD
AB\
00
ti
01
00
,10
tu
JJ
I
FIGURA
2-23
Mapa
de
Optimizacin
Las
funciones
sido
expresadas
la
forma
de
las
El
de
procedimiento
propiedades
pertenecen
se
del
como
en
ha
EJEMPLO
2-10
Simplifique
la
de
han
previos
ejemplos
los
obtener
puede
se
cuadrados
mapa
por
de
en
Entonces,
de
funcin
B,
Si
I,
obtenemos
tomando
dual
en
C,
forma
lm(0.
de
productos
complementando
de
productos
D) I. 2,
5.
sumas
de
8,
9.
10)
sumas:
del
incluidos
de
los
una
cuadra
optimiza
expresin
F
la
en
complemento
de
sale
suma
cuadrados
marcamos
una
complemento
el
de
forma
una
booleana
F(A.
el
que
con
estn
no
2-2.
Ejemplo
Simplificacin
hace
se
vemos
el
tomamos
Esto
sumas.
el
esto
marcados
de
los
en
que
vlidos,
rectngulos
en
funcin.
la
De
no
producto
de
colocados
ls
minitrminos
funcin.
la
los
forma
en
Los
Los
funcin.
la
de
descrito
siguiente
pequeas
booleanas.
el
producto
como
se
todos
modificaciones
optimizada
expresin
complemento
de
complemento
en
mapas
Con
funciones
las
combinamos
los
los
de
productos.
una
de
minitrminos
al
con
funcin
ral,
obtener
para
representa
vacos
derivadas
de
suma
sumas.
bsicas
los
funcin
dos
de
producto
funcin
da
forma
en
representan
mapa
sumas
optimizadas
booleanas
de
de
producto
2-9
Ejemplo
el
para
para
la
obtener
cada
lite
58
FUNDAMENTOS
Los
marcados
Is
el
en
marcados
cuadrados
de
plemento
LGICO
DISEO
DEL
de
mapa
la
0 representan
los
con
Combinando
F.
DE
COMPUTADORAS
2-24
Figura
cuadrados
minitrminos
los
representan
minitrminos
los
marcados
de
incluidos
no
obtenemos
0.
con
en
funcin.
la
y as
la funcin
Los
denotan
el
com
es
complemen
optimizada
tada
el
Tomando
forma
dual
complementando
de
producto
de
AB
literal
cada
FIGURA
anterior
la
tambin
miento
nos
los
los
para
mapa
expresada
si
de
la
As
F.
en
de
el
en
hay
que
obtener
los
de
del
la
funcin.
mismos
introducen
la
funcin
y,
de
la
dibujar
puede
se
el
en
funcin
una
de
complemento
Por
ejemplo,
que
Os
introducir
Para
0.
con
los
son
se
procedi
maxitrmi-
de
producto
forma
esta
el
marcar
El
maxitrmino
de
de
producto
en
minitrminos.
como
nmeros
de
D)
optimizacin
la
suma
tomamos
mapa,
que
originalmente
complementada,
complemento
el
para
D)(B
como
expresa
que
funcin
B)(C
expresa
se
sumas
cuadrados
(A
para
se
la
los
encontramos
10
2-10:
Recuerde
de
producto
11
1
procedimiento
funcin
sumas.
maxitrminos
como
all,
el
minitrmino
del
D)
fcjemplo
originalmente
vlido
producto
como
nmeros
el
para
muestra
funcin
es
de
complemento
2-24
Mapa
cuando
D)(B
01
00
(X)
ejemplo
el
CD
XFi
AB\4
El
obtiene
se
sumas;
B)(C
sumas
BO
funcin
C)(B
en
el
obteniendo
mapa
y
en
sobrantes
forma
sulta
en
marcando
despus
dos
de
la
el
mapa,
los
se
suma
expresin
podemos
Os
marcan
en
con
los
1.
productos.
optimizada
derivar
cuadrados
ABC
en
la
Despus,
forma
funcin
producto
optimizada
los
representan
los
los
de
BD
que
combinando
Combinando
de
D)
complemento,
el
primero
Os
y
de
en
Is
despus
sumas.
cualquiera
se
minitrminos
l ega
la
expresin
el
calculando
As.
cada
para
de
F.
de
a
las
dos
Los
cuadra
optimizada
complemento
funcin
formas
re
dibujada
cannicas.
LGICOS
CIRCUITOS
de
Condiciones
Los
indiferencia
minitrminos
de
variables
los
para
de
los
minitrminos.
en
las
que
bles.
que
ciones
de
entrada
binaciones
se
espera
entradas
l aman
se
funciones
simplemente
nes.
nos
Por
cados.
igual
es
usual
razn,
esta
la
se
han
la
pueden
funcin
estas
de
las
aplicacio
especifi
no
indi
de
condiciones
ms
funcin
la
proporcionar
para
com
para
de
especificados
mapa
un
estas
combinaciones
minitrminos
los
para
no
en
usar
En
combina
salidas
las
seis
tiene
las
a
algunas
la mayora
para
ocu
no
respuesta
especificado
varia
entrada
caso,
como
especificar
especificadas.
minitrminos
los
salida
de
resto
las
decimales
dgitos
segundo
el
sin
asume
l amar
se
no
que
salidas
incompletamente
qu valor
condiciones
Estas
ferencia.
da
dice
se
tienen
que
que
valor
el
pero
casos
funciones
Las
espera
ocurran,
En
de
de
los
para
ocurran.
el
aplicaciones
hay
que
valores
ya
de
de
0 para
combinaciones
bits
cuatro
igual
es
vlida,
las
valores
de
funcin
siempre
caso,
de
se
la
combinaciones
combinaciones
primer
binario
no
y que
que
ambos
En
importa.
no
combinaciones.
el
En
las
que
es
ciertas
para
cdigo
usan
se
supone
suposicin
esto.
el
ejemplo,
Se
no
especificada
ocurre
no
I.
esta
est
todas
especifican
igual
es
embargo,
donde
Como
combinaciones
booleana
funcin
no
casos
nunca.
rren
la
que
funcin
dos
Hay
funcin
una
Sin
la
59
COMBINACIONALES
simplificada.
Habra
el
mapa,
de
que
ticular.
Se
pueden
indiferencia
F
cin
Os,
los
estn
incluidos
rencia
se
de
primos
EJEMPLO
2-11
el
ferencia
d:
de
ambos
trminos
de
siguiente
que
el
en
minitrminos
gura
2-25.
alguna
trmino
son
sobrantes
de
C,
D)
d(A.B. C,
D)
las
CD
tenemos
X,
dependiendo
incluye
los
condiciones
indife
de
7,
/m(0.
2.
5)
variables
incluir
que
minitrminos
Is
la
produzca
en
15)
que
igualan
los
la
tercera
de
la
en
la
el
mapa
d estn
funcin
pero
mapa,
columna.
funcin
a
se
Los
con
de
la
la
Fi
los
forma
en
si
indi
mini-
Los
en
marcados
minitrminos
1.
muestra
simplificada
podemos
sencil a
ms
expresin
la
de
minitrminos
tres
del
conseguir
cinco
los
se
I,
con
Para
11.
optimizacin
La
0.
con
de
3,
marcados
Festn
tiene
que
considere
indiferencia,
de
Sm(l,
de
rellenado
que
cuatro
indiferencia.
de
han
en
indiferencia
especificada,
combinaciones
de
se
productos,
de
las
son
minitrminos
minitrminos
Los
cuadrados
suma
de
de
tcrminos
fun
indiferencia
de
de
manejo
condiciones
de
manejo
completamente
F(A. B,
Los
El
de
condiciones
con
est
no
final.
expresin
la
resultan
que
incluidos
minitrminos
los
mapa.
simplifica
estn
que
un
ejemplo.
procedimiento
F
la
si
irrelevante
es
se
los
de
independientemente
F.
en
indiferencia
de
par
minitrminos
los
Cuando
F.
indica
en
funcin
en
condi
mapa
minitrmino
un
la
de
simple
la
el
en
un
distinguir
incluimos
si
minitrminos
los
casos,
Simplificacin
clarificar
guiente
el
en
En
F.
los
en
no
demuestra
sencil os
ms
ms
primo
incluimos
si
con
minitrminos.
Para
para
simplificar
elegir
podemos
marcar
estos
cuadrado
un
funcin
la
para
Is
los
implicante
elegir
podemos
primos
o
funcin
del
0.
es
de
de
uno
funcin
la
indiferencia
usando
F.
puede
se
1 para
X dentro
una
de
valor
de
funcin
resultan
los
el
no
siempre
que
As.
X.
una
minitrminos
la
que
los
usando
implicantes
implicantes
Para
los
usar
usa
se
indiferente
sera
funcin
implica
asignado
est
simplifica
se
la
que
cuadrado
el
en
I y 0,
si
importa
nos
Cuando
de
de
indiferencia
no
un
minitrmino
un
que
implicara
poniendo
cin
de
cuenta
esto
porque
Asimismo,
de
darse
que
de
incluir
no
funcin.
sobrantes
El
60
LGICO
DISEO
DEL
FUNDAMENTOS
\CD
COMPUTADORAS
DE
kCD
01
00
AB l
10
00
01
11
10
(X)
1,
ri~l
01
11
10
I-I
(a )F=CD
OOOi
cuadrado
el
Sin
literales.
tres
drados
minitrminos
para
indiferencia
de
con
incluyendo
l egar
embargo,
rectngulo
un
en
una
el
cuadrado
dos
0011
dos
incluidos
estn
lugar
los
En
la
lo
cual
ls,
trmino
un
combinar
podemos
literales.
con
dar
para
adyacentes,
de
trmino
un
AD
indiferencia
de
condiciones
con
combinar
puede
se
CD
2-25
FIGURA
Ejemplo
en
(b)
AB
de
(a)
parte
da
de
cuatro
la
lugar
cua
los
figura,
funcin
la
simplificada
F=CD
En
la
el
(b).
parte
cada
minitrmino
5 est
indiferencia
de
CD
F=
expresiones
dos
cada
especificados
de
los
para
Tambin
de
ls,
la
En
2
0 y
con
una
este
la
caso,
los
Os,
la
el
Tomando
complemento
de
la
resulta
de
producto
combinar
los
Os
funcin
lo
La
optimizada
de
resultando
Por
aceptables.
son
manera
algebraicamente
original
incompletamente
son
indiferencia.
de
expresiones
especificados.
expresin
no
obtener
2-25.
indiferencia
ambas
minitrminos
posible
es
Figura
la
minitrminos
especificada,
incompletamente
valor
los
con
funcin
simplifi
que
funcin
la
en
diferentes
incluye
uno
funciones
dos
representan
minitrminos
los
cluyen
pero
incluido
ahora
es
Las
diferentes.
de
la
El
de
optimizacin.
sumas
la
para
los
salidas
particular
la
de
de
funcin
la
especificacin
la especificacin
este
original,
I.
optimizada
forma
en
optimizada
los
inicial
de
de
de
producto
tendr
I.
salidas
D(+
del
valor
indiferentes.
en
sumas:
proceso
1 para
As.
una
indiferencia
depende
el
eran
las
contener
de
asignado
inicialmente
que
podran
solamente
funcin
minitrminos
minitrminos
1 finalmente
funcin
incluyendo
son
los
consideran
se
valor
la
proceso,
el
D+AC
expresin
El
en
complementada
optimizada
inicialmente
que
ambos
Debido
de
las
muestra
representando
mapa
minitcrmino
que
cin
anterior
ejemplo
el
funcin
est
F=
en
in
especificada,
respecta
diferencia
que
nica
incluir
es
Ambas
implementa-
cada
aun
LGICOS
CIRCUITOS
Optimizacin
de
hemos
Aunque
te
de
circuitos
se
ms
con
G
La
2-26(a)
Figura
tradas
de
para
conseguir:
ecuacin
Esta
coste
un
2-26(b).
cin
das
lugar
13
Dse ha
puerta,
de
una
con
dos
dar
2.
Este
incrementa
el
coste
12.
sacando
Pero
el
D)F
de
4
una
factor
+
con
se
D)
de
AB
+
En
puerta.
AF,
B
C
D
E
de
un
circuito
multinivel
escribir
(AB
obtenemos
que
la
Figura
subfun-
esta
de
coste
un
puede
en
a
2-26(b)
Figura
de
que
G
la
de
implementacin
sugiere
17
Boole
D)
de
entradas
2-26{c)
Figura
D)
de
=C^(
Ejemplo
cos
ahorro
de
coste
un
lgebra
AB(C
F)(C
A(B
Este
tiene
que
del
de
la
de
(C
de
A(C
cambio,
circuito
de
niveles
AF)(C
Esto
usando
multinivel.
distributiva
mejora
En
uso
el
costes
ADF
ley
varios
una
veces.
al
lugar
de
mejora
reducir
ms
circuitos
niveles
en
puerta,
implementado
dos
la
puede
ahorrar
puede
l ama
ACF
implementacin
para
con
ABD
aplicamos
niveles
funcin:
de
que
la
la
dos
se
les
se
implementacin
entradas
compartirse
puede
de
da
de
+
suponemos
tiene
ABC
de
veces
circuitos
estos
de
la
muestra
Ahora
puerta.
muchas
implemenlacin
la
circuitos
de
optimizacin
niveles.
mediante
demuestra
la
que
combinacionales.
dos
de
multinivel
circuitos
averiguado
lgicos
circuitos
los
61
COMBINACIONALES
11
entra
como
62
FUNDAMENTOS
DEL
La
Figura
tiene
LGICO
muestra
la
entradas
de
2-26(d)
de
coste
un
DE
reduccin
Esta
ha
se
observando
braicas.
de
lgebra
aqu
usar
implementacin
varios
en
de
puerta
Boole
solo
niveles
nueve,
es
los
Mapas
As
de
usando
ecuacin
esta
ligeramente
es
que
de
al
optimizacin
aplicadas
junto
ptima.
su
aplicacin
ejemplo,
ilustramos
siguiente
1.
la
ms
que
del
mitad
la
que
para
2.
Descomposicin-,
3.
Extraccin:
4.
Substitucin
producto
la
de
funcin
de
Jlat ening
las
por
sustituye
se
funciones
le.
tal
res
no
plo.
los
como
ya
estos
que
trminos
los
el
incluyen
la
para
este
lugar
en
la
vase
caso,
de
operacin
escribir
de
integracin
El
trmino
el
BCDEF
nmero
entradas
produc
como
dentro
funciones
de
nuevas
funciones.
funcin
de
de
nuevas.
expresin
una
tambin
eliminacin
y de
le
se
l ama
niveles
usando
tambin
contienen
la
el
Inicialmente,
lgebra
de
Boo
los
encontrar
sus
para
variable
G.
en
pueden
subexpresiones.
se
puede
Se
la
funcin
nicos
son
que
idempotencia.
ACF
+
BCF
BCD
la
de
facto
Por
ejem
fuera
sacar
puertas
da
+
en
por
DF A
son
CE
fact+ ores^
factores
adems,
de
CE
D.
BCDEF CF
+
escri+ bir
puede
se
CF
no
CF
est
DE
jnvolucrado
DF_ se puede
(C
como
DE+
D)(E
resultado:
como
A(C
BCDEF
los
factorizar
de
de
suma
de
ACE
axiomas
sino
F)lo que.F)
en
podra
ADF
D(E
expresin
se
de
mltiples
factorizacin
C,
DE
ra
la
+BCE
de
Sacando
+
G+
+
esta
algebrai
que ca.
A(CE
factorizacin.
C[E
como
de
en:
que
la
funcin
la
G.
ACF
evita
trminos
G
En
el
en
transformaciones:
ADE
es
entera
expresar
de
las
complemento
cuatro
es
optimizacin
mostrar
expresin
primeros
dando
mostradas
conjunto
conjunto
un
donde
ACE
que
solamente
de
factorizacin
la
expresin
collapsing(colapsar).
transformacin
primera
F
F.
ilustrar
para
H=
La
funcin
de
de
miramos
nece
no
pero
transformaciones
expresin
un
como
sustitucin
la
siguientes
posibles.
buena
estas
una
como
funciones
una
la
por
de
funcin
una
originales
de
inversa
Transformaciones
2-12
usarn
varias
funcin
(aplanar)
EJEMPLO
un
transformacio
las
transformaciones,
Las
factorizada
de
de
variables
la
es
de
cuenta
para
tengan
que
soluciones
de
solucin
una
usado
funcin.
una
pura
expresin
las
Eliminacin:
niveles
conjunto
un
el
procedimiento
algortmico
dos
nmero
en
circuito.
del
forma
expresin
la
una
todas
y
de
uso
tenemos
coste
una
suenas
es
algunas
5.
encontrar
de
es
al
encontrar
para
seccin,
el
de
usando
como:
es
de
coste
esta
reducir
definen
Factorizacin:
tos
del
de
el
alge
Slo
puerta.
niveles,
circuitos
el
en
de
procedimiento
posibles
basa
se
dos
identidades
de
aplicaciones
entradas
ningn
de
acciones
de
evaluacin
resto
de
existe
no
optimizacin
rango
niveles
el
Para
se
la
para
con
de
las
de
coste
simplificados
Adems,
amplio
mltiples
en
el
en
circuitos
Kamaugh
debido
sariamente
paso
secuencia
una
efecto
sistemtico.
la
nes
mediante
el
obtener
para
realmente
no
obtenido
cada
en
ptimo,
coste
La
COMPUTADORAS
original.
coste
Se
DISEO
D){E
trminos
tanto
producto,
no
se
esta
pero
tiene
en
cuenta.
factorizacin
El
no
nmero
de
reduci
entradas
F).
LGICOS
CIRCUITOS
en
en
la
es
18.
puerta
por
zada
de
desde
serie
las
de
La
de
hasta
entradas
un
descomposicin,
Esto
dara
de
lugar
muestra
se
que
algebraica.
sigue
segn
mximo
un
vez
X,
que
pueden
reemplazar
sustitucin
es
Xjse
han
X,
CD
X2
definido,
Dy
12
entradas
entrada
la
de
de
puerta
expresin
la
Determinando
factores
los
X,.
X2,
X3
esta
descomposicin
original
de
B
AE
H.
Se
da
extrada
y
H.
sin
se
puede
de
productos
lugar
G,
para
un
y de
ahorro
de
puertas
de
la
descomposicin
de
H.
tenemos
puede
se
extraer
compartir
CE
en
subexpre-
extraer
CF)
Q(
B({CD)
F))
{A
obtener
para
=
C
Realizando
Gy
entre
la
sustitucin,
escri
podemos
como
diagrama
un
forma
X2
de
dando
14.
es
X3
y
complementos
transformacin
escribir
X2
Xi
los
y
la
de
AX,X2
suma
podemos
X,
factores
y los
G y H
bir
ilustracin
Una
factor
en
D)X
CD
realizar
adicionales
factores
una
BX}X2
B(CD
Ahora
como
el
A(C
complemento,
el
G.
en
necesitamos
H.Sacando
Gy
operaciones
escribir
G.
de
extraccin,
en
permite
puede
se
calcular
puede
para
factorizada
la
comunes
circuito
se
puertas
de
forma
ilustrar
Para
siones
entradas
de
del
retardo
que
de
factorizada
respectivamente,C
EF.
X2
de
puertas
niveles
tres
continuacin:
X,
nmero
factori
ms
de
vez
del
descomposicin
la
es
forma
La
El
en
incremento
Una
forma
hay
niveles
cuatro
un
la
en
factorizacin,
esta
26
es
para
Debido
63
ALES
tecnolgico.
mapeo
factorizacin
la
producios
puerta.
salidas,
entrada.
transformacin
de
de
suma
de
las
de
aplicar
la
8 entradas
inversores
segunda
all
original
ahorrndose
los
incluyendo
despus
ms
expresin
COMBINACION
en
trminos
la
lgico
Figura
compartidos,
para
2-27(b).
la
de
suma
El
excepto
AX,X2
flX,X2
X,X2)
original
productos
de
coste
para
de
entradas
los
B(X
inversores
en
puerta
de
la
Figura
para
las
entrada,
2-27(a)
funciones
es
de
la
para
originales
48.
Para
64
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
C
D
(b)
C
n^T
-t
O
o
>
>oJ
=_>
r>-
(c)
2-27
FIGURA
c
Ejemplo
en
dos
forma
de
es
sores
para
mas,
en
al
usar
buenas.
el
de
de
valor
de
de
amplio
rango
descomposicin
coste
compartidos
coste
entradas
de
las
transformaciones
soluciones
entradas,
no
es
factible
es
niveles
31.
de
entrada
de
puertas
reduciendo
alternativas
extraccin,
mltiples
de
circuito
un
entre
y la
la
en
al
cuanto
el
muestra
debido
general,
trminos
dividiendo
25,
ejemplo
Este
soluciones
sin
decompuesta.
de
optimizacin
la
obtencin
normalmente,
la
Con
la
el
complejidad
de
as
trminos
comparti
mitad.
de
coste
de
soluciones
que
En
entradas.
divi
determinar
realmente
solamente
pti
se
buscan
LGICOS
CIRCUITOS
clave
La
cin.
incorporan
de
ms
rutas
por
el
cambio
eliminacin,
circuito
mismo
que
dos
acortar
en
Debido
de
(retardo
una
especificacin
reducir
para
el
nmero
incremento
las
tes.
Hay
cin
de
el
nmero
de
solamente
X2.
X,.
acciones
eleccin
mejor
ya
puerta
3,
resultante
de
Mientras
el
reducir
ocurri
eliminacin
que
la
puerta
las
caractersticas
reducir
de
Otros
las
Ya
que
constituyen
AND.
OR.
funciones
y NOT.
lgicas
al
otros
lo
tipos
las
en
la
se
ruta
incluso
el
en
puertas
Figura
ha
obtenido
respectivos
puerta
factor
Esto
del
tambin
de
coste
El
elimina
variables
del
es
de
entradas
de
diagrama
lgico
usando
2-13,
Ejemplo
discutir
se
que
B.
tres
2-27(c).
la
incrementarlo
podra
las
eliminacin
ganancia
desaparecido.
ha
que
interesan
son
incrementa.
se
no
la
H.
puerta.
eliminaciones
de
la
principio,
retardo
del
entradas
facto
de
de
B
expre
de
entrada
factor
de
mecanismo
entradas
factorizacin
la
del
puerta
muestra
se
de
largo
se
procedimiento
Sin
embargo,
es
al
de
puerta
las
el
ms
la
en
general,
debido
adelante
en
eliminacin
para
reduccin
tal
diferencias
las
el
en
3.
Captulo
puertas
booleanas
un
factor
ha
con
es
combinacin
de
de
de
de
Claramente,
de
debera
se
B.
nmero
una
nmeros
adicional
retardo,
de
de
operaciones
construir
el
retardo
tipos
tas
los
retar
en
rutas
combinaciones
las
menos
entradas
necesaria
puertas
no
de
factor
reduccin
el
eliminacin
en
descomposicin
del
de
X3,
las
factor
qu
eliminacin
y
hay
equivalente
variable
la
de
en
para
lentas
circuito,
intermediarias.
la
efecto
al
para
de
ms
rutas
un
con
puerta.
determinar
puertas
las
su
de
puertas
contribuyen
son
entradas
de
respectivamente.
el
podra
casos
cuatro
por
mximo
variables
en
X2,
y 12.
nmero
sacando
que
la
podra
de
la
nmero
12.
el
que
debido
que.
de
0.
son
en
transformacin
la
entradas,
acortamiento
el
incrementos
pasan
de
rula
como
Para
de
varias
reemplaza
contemplar
Xt,
Los
Xv
ruta
tarda
que
estos
en
la
retardo
estas
de
Este
combinaciones:
estas
intermediarias
intermediarias
muestra
de
tres
variables
longitud
tiempo
de
usando
del
inversor)
un
entradas
problemticas
rutas
de
retardo
de
de
serie.
que
entradas
niveles
En
puertas.
as.
y ,4
nmero
factorizacin
en
de
longitudes
estas
puertas
tenemos
en
reducen
de
eliminar,
el
inversores.
otra
el
ruta,
reduccin
la
puertas
que
elimina
la
las
de
diferente
un
nmero
eliminacin
derecho
debera
se
de
normalmente
varios
en
reduccin
C.
que
tres
transforma
la
diseos,
en
Una
con
de
del
se
que
la
pero
optimizacin
la
muchos
travs
de
rutas
menos
aplicada
factores
en
estudios,
retardo
para
puertas,
entradas
de
lado
su
ai
los
ejemplo.
mayor
mnimo
transformacin
siones
El
ruta
incremento
un
La
res
la
varias
de
puertas
con
las
en
el
serie.
en
las
todas
caminos
estos
de
camino
un
siguiente
2-27(b),
Figura
que
retardo
circuito.
cer
2-7
la
de
de
nuestros
En
transformacin
de
secuencia
de
por
puertas
el
en
Ejemplo
Suponiendo
del
para
la
muestra
determinacin
la
puertas.
restringe
por
de
nmero
se
2-13
el
En
seal
una
el
de
se
la
solamente
entradas
circuito
de
reducir
entradas.
el
largas
necesario
EJEMPLO
de
es
de
lgica.
trataba
ahora,
nmero
sntesis
de
hasta
el
y la eleccin
fuera
del
mbito
herramientas
reducir
el
propagarse
final,
las
en
discusin,
trminos
ser
complejas
son
xito
con
extraccin
decisiones
Nuestra
o
transformaciones
descomposicin
Esas
se
realizar
para
la
en
usan
65
NACIONALES
COMIil
de
un
de
que
considerable
puertas
son
la
operaciones
implementar
para
encontramos
de
trminos
en
expresan
directo
de
posibilidad
la
inters
prctico.
viabilidad
Los
economa
booleana
puertas
que
de
implementar
puertas
con
considerar
factores
hay
y NOT.
OR.
AND,
funcin
una
con
otras
considerar
que
la
puerta
con
66
FUNDAMENTOS
electrnicos,
componentes
si
solas
se
usan
lo
largo
tas
en
del
del
resto
smbolos
Figura
2-28.
con
2-28
la
Figura
complejas.
Aunque
las
entrada,
podran
como
los
tipos
las
denomina
de
Y,y
NOT
Recuerde
culo
pequeo
negacin
gacin
fer produce
Las
el
sentido
que
la
entrada.
que
ms
El
buffer
triestado
de
una
que
y
La
AND
OR
y
estn
NOT-OR,
trinos
de
Un
leanas
solo
integrados,
de
las
si
mismas,
la
hecho,
De
lo
NOT.
de
una
operacin
las
tipo
una
se
de
ne
binario
valor
elctrica
seal
cr
Un
buffer.
al
igual
permi
para
de
propagacin
de
la
las
el
en
y el
puertas
las
AND
la
de
tipo
Este
puerta
OR
la
las
En
el
actuales
las
las
tecno
como
una
NAND
puertas
As.
realiza
se
puerta
primitivas
inversor
circuitos
los
en
NOT-
la
respecti
funciones
entrada,
booleana.
funcin
de
OR.
puerta
operacin.
son
una
OR
NAND
de
la
repre
abreviaturas
puerta
de
circuitos
los
de
la
y
son
para
smbolo
cualquier
puertas
AND.
solamente
con
ellos,
entre
dado.
seccin.
y OR
consideramos
Si
rpidos.
salidas
sus
momento
un
complemento
implementar
las
esta
NAND
y OR
que
en
grficos
ms
AND
puerta
indica
que
conectar
sea
operacin
respectivos
nombres
smbolos
NAND
Para
NAND.
de
muestra
en
El
NOT
usando
entrada
una
una
se
tipos
estos
lgicos
actuales.
muchas
veces
La
la
puerta
de
NAND
corresponde
vlido
no
en
NAND.
la
con
un
NOT
cada
boo
universal,
OR.
La
NOT.
smbo
un
por
NAND
seguida
AND.
operacin
entrada.
Si
operacin
puerta
una
puerta
una
en
2-30.
sustituye
una
resultando
funciones
puerta
de
AND.
a
y se
requiere
AND
operacin
salida
entrada
una
lgicas
Figura
la
en
las
una
es
operaciones
smbolo
un
NAND
puerta
realizado
ha
con
es
figura.
la
invierte
las
obtener
NAND
puerta
una
la
que
Esto
todas
implementar
para
mostrar
pueden
se
que
de
nicamente
usar
universal.
puertas
logra
la
de
de
puede
se
NAND
se
tarde
Los
mplemcntaciones
puerta
demostrar
puerta
ms
complemento
pueden
que
NOT.
OR
indicador
circuito
El
indicador
puertas.
puerta
como
puerta
detal e
simples
ms
de
obtenida
complemento
complemen
NOT.
un
es
tiempo
pueden
se
que
entradas
sus
OR.
puertas
mucho
usan
de
de
salida,
ms
que
solamente
usando
la
en
circuitos
l ama
tenemos
NOT
sentido
smbolo
los
de
se
de
puerta
al
un
el
reduce
(IEEE
circuito
El
de
salida
una
Elc
of
referimos
amplificar
se
tanto
el
formalmente
la
el
y
mostrados,
operacin
vez
designa
de
de
Logic
l ama
se
binario
binarias
inversor
en
una
nos
valor
puertas
anteriormente.
producir
inversor
puertas
variables
detal e
de
como
smbolos
los
definido
han
para
Los
circuitos
este
tipo
el
operacin
el
burbuja
consecuencia,
Como
dos
en
un
2-29
la
en
las
del
de
triangular
salida
en
de
por
se
puer
muestra
se
2-29.
for
se
smbolo
la
el
la
por
OR.
puertas
de puertas
de
tipos
estos
Figura
excepcin
Informalmente
el
discuten
de
degenerada
versin
en
seales
representa
una
para
la
en
para
de
X.ya que
principalmente
respectivamente.
con
tpicamente
las
se
compuestos
naturales
usa
nico
de
NAND
complemento
actuales
logas
es
sola
bsico
el
vamente.
l ama
mismo
conectadas
sean
uso
puerta
senta
El
se
y
binaria
grfico
lgico.
complemento
usan
circuito.
el
su
le
Figura
de
con
la
con
NOT
seal
una
la
las
especifica
Graphic
se
OR.
en
formas
Standard
Engineers
smbolo
F.
diferentes
mostrados,
se
burbuja.
lgica
puertas
por
de
circuito
tir
buffer
del
el
Este
la
tal
salida
funcin
de
con
circuito
una
la
seales
este
salida.
Las
AND.
puertas
lgico
designa
como
de
no
se
que
lgicas
puertas
solamente
muestra
se
(IEEE)
invierte
to.
2-28
rectangulares
91-1984).
Standard
seis
primy
entradas.
Electronics y
trica!
adicionales
Figura
dos
de las
mostradas
verdad
puertas
binaria
de
ms
smbolos
la
de
incorporacin
la
para
puertas
que
3-5.
de
puertas
variable
una
tener
tablas
como
de
puertas
Xe
todos
las
seis
se
especficas
de
tipos
otros
por
funcionales
puertas
representar
estos
Seccin
la
en
grficos
de
booleanas
funciones
implementar
para
utilidad
introducimos
tcnicas
Las
puerta
y la
seccin
muestran
la
puertas,
esta
texto.
se
de
otras
En
circuitos
COMPUTADORAS
DE
capacidad
con
frecuentemente.
los
la
combinacin
en
Los
de
LGICO
DISEO
DEL
se
aplica
La
e!
LGICOS
CIRCUITOS
Smbolos
Nombre
grficos
NOT
(inversor)
F=
=0-'
OR
Y
de
algebraica
Tabla
verdad
Ecuacin
Smbolo
AND
XY
1*
\
0
F=
Buffer
EX
triestado
Buffer
F=X
NAND
OR
Hi
FIGURA
de
La
excluye
grfico
en
las
como
0
0
0
0
se
muestra
la
combinacin
primitivas
digitales
lgicas
la
en
2-30.
Figura
las
inversiones
se
anulan
la
puerta
y resulta
OR.
funcin
una
DeMorgan.
2*28
Puertas
Teorema
0
0
1
1
E-
67
COMBINACIONALES
OR
puerta
(tiene
para
entradas.
exclusiva
valor
el
la
La
para)
XOR
puerta
OR
mostrada
(XOR)
0
es
exclusiva
similar
con
al
tiene
la
en
de
el
la
smbolo
puerta
Figura
2-29
es
similar
iguales
entradas
ambas
OR.
especial
excepto
en
para
la
designar
lnea
OR.
I.
El
curvada
esta
pero
smbolo
adicional
operacin.
La
68
LGICO
DISEO
DEL
FUNDAMENTOS
DE
COMPUTADORAS
Smbolos
Ecuacin
Smbolo
Nombre
OR
grficos
exclusiva
algebraica
YLy
(XOR)
rr
XY
rv
(XNOR)
F=
rF
Tabla
verdad
X
XY
X@Y
exclusiva
OR
de
XY
XY
XY
1
1
AND-OR-INVERSOR
F=WX
y-
(aoi)
OR-AND
-INVERSOR
(OAI)
F=(W
AND-OR
OR-AND
F(IF
(OA)
exclusiva
La
muchas
nmero
de
lgicas
entrada
esta
YZ
X){Y+Z)
X)(Y
Z)
de
complemento
OR
la
primitivas
complejas
digitales
exclusiva,
AND-OR-INVERT
diferentes
entradas
como
indica
se
AOI
cada
la
que
directa
se
le
denomina
a
la
el
la
con
AND
funcin
salidas
sus
puerta
OR.
AOI
una
Si
la
2-1
funcin
F
un
por
XY
ya
que
mplementada
TUV
del
conectadas
van
mplemcniada
como
de
complemento
dependiendo
AND-OR-INVERT
en
suponga
forma
(AOI)
F
A
burbuja
la
salida
grfico.
puerta
puertas
ejemplo,
el
es
smbolo
su
2-29
FIGURA
Puertas
OR
\
1
F=WX+YZ
(AO)
de
+WX+YZ
una
de
nmero
directamente
AOI
de
suma
productos.
la
Hay
AND
puertas
puerta
el
y
OR.
Por
es
consiste
en
es
una
AND
de
2 entradas
una
LGICOS
CIRCUITOS
69
COMBINACIONALES
NOT
Oo-
AND
AT
t>
OR
AOI
el
implementa
(OA)
para
l ama
lgicas
de
Adems,
complejas
de
suplemento,
para
est
disponible
en
en
la
Figura
2-29,
del
la
OR-AND
seales
AOI
necesario
del
costes
de
web
de
circuito
reducir
propagacin
implementacin
pgina
la
de
de
la
discute
que
CMOS,
la
del
fin
el
con
dual
(AO)
complejidad
la
Boole
la
es
AND-OR
La
sumas.
reducir
para
necesario
tiempo
(OAI)
de
especficas
el
Este
tecnologa
en
usan
se
NAND
puertas
con
producto
complemento.
el
funciones
reducen
CMOS
Circuitos
sin
complejas
puenas
implementacin
integrado.
de
y OAI
AOI
OR-AND-INVERT
LA
forma
en
de
las
3-2-2.
AOI
complemento
general,
la
le
se
versiones
son
En
to
la
XY=X+
2-30
FIGURA
Operaciones
entonces
XY
por
el
circui
circuito.
primitivas
puertas
www.librosite.net/
texto:
Mano.
Operador
Adems
de
clusivo
una
la
con
sus
operacin
OR
puertas
de
puerta
OR
exclusiva
identidades
lgica
exclusiva
mostrada
algebraicas
ejecuta
que
El
propias.
la
operador
Es
igual
1 si
slo
variable
una
de
denotado
exclusivo,
OR
ex
por
es
es
igual
El
1.
del
complemento
es
XY
entrada
equivalencia, el
como
de
operador
un
funcin
X@Y=XY
conocido
hay
OR
OR
OR
operador
exclusivo
tambin
exclusivo,
se
mediante
expresa
la
funcin
X
Es
igual
1 si
ambas
demostrar
puede
de
tabla
verdad
o,
entradas,
las
que
dos
sigue
como
F,
funciones
a
son
siguientes
identidades
se
pueden
X0=X
XX=
XY+
XY
iguales
complementos
continuacin,
X
Las
son
Y=
aplicar
si
entradas
de
la
manipulacin
+
a
>0(X
la
operacin
X1=X
0
ambas
una
por
XY (X
XX=I
X@Y=X@Y
otra,
algebraica:
=
XY
OR
exclusiva:
iguales
son
tanto
por
medio
0.
Se
de
la
70
FUNDAMENTOS
Se
la
DISEO
DEL
verificar
puede
operacin
OR
cin
LGICO
cada
exclusiva
de
una
identidades
estas
usando
una
asociativa;
como
AB
tabla
de
se
puede
Tambin
equivalente.
conmutativa
tanto
es
COMPUTADORAS
DE
booleana
expresin
su
por
verdad
reemplazando
mostrar
la
que
opera
sea.
(A@B)@C~A@(B@C)=A@BC
Esto
significa
tener
efecto
de
va
tres
Se
la
Una
funcin
usan
dos
de
exclusiva
puertas
concepto
discutida
Por
smbolo
Funcin
la
posibilidad
del
OR
entradas
de
OR
ordinaria
de
caso
para
esto,
dos
exclusiva
el
variables
puede
booleana
expresin
tres
ms
smbolo
funcin
la
ser
que
OR
cin
con
OR
que
la
OR
exclusiva
la
por
operador
Sin
entradas.
reemplaza
se
para
exclusiva
del
dos
ms
variables
smbolo
convencionales.
asociatividad
con
dos
la
por
funcin
XYZ
do.
de
dos
este
un
nmero
nombre
funcin
de
par
La
definicin
la
(a)
impar
de
impar
mero
minos
I.
marcados
la
1
en
el
puerta
ms
tiene
no
de
tienen
mapa
si
que
estos
por
los
como
se
muestra
salida
con
una
La
funcin
en
puerta
Se
la
la
OR
1 y
se
2-32.
exclusiva.
el
concreto,
con
igual
es
Por
I si
mientras
esto,
tres
que
ms
variables
define
se
la
opera
hablan
estrictamente
el
variables;
OR
nombre
funcin
los
que
el
se
tienen
un
ocho
minitr
de
complemento
puede
marcados
no
OR
obtener
La
otro.
caracterstico
patrn
puertas
adya
al
minitrminos
mediante
par
Los
el
La
mapa.
estar
uno
binarias
Vase
constituyen
dos
2-3l(b).
Figura
un
minitrminos
pueden
no
de
variables
la
en
cuatro
esto
y por
distanda
implementa
La
funcin
Los
impar.
mencionar
de
1,
la
una
en
funcin
debera
impar
impar
Figura
I.
variables.
cuyas
muestra
constituyen
ms
literales
minitrminos
se
En
consecuencia,
De
hecho,
tres
tienen
cuatro
mapa
el mapa.
nmero
un
par.
dos
menos
variables
dibujando
de
impar
al
en
siguiente:
variables
tres
iguales
igual
tres
con
clarificar
puede
funcin
la
booleana
variables.
minitrminos
cuatro
en
dos
se
de
ser
que
1. Como
funcin
XYZ
fundn
operacin
la
para
el
en
los
fundn
entradas,
de
caso
entre
l amada
impar,
El
con
distancia
con
dice
identifica
se
la
solamente
entre
Se
mapa.
para
con
{XY
son
iguales
como
impar
mapa
diferentes
son
el
en
funcin
el
muestra
funcin
centes
caso
funcin
la
de
2-31
Figura
al
exclusiva
tiene
variables
como
OR
una
equivalente.
booleana
(XY
variables
tres
variable
variables
correcto
aplicable
es
las
una
de
XYZ
la
que
si
slo
impar
mltiples
de
el
es
igual
variables
+
+
en
booleana
expresin
expresin
una
convertir
puede
se
su
en
claramente
es
exclusiva
exclusiva
la
de
ningn
variables
convertirse
indica
variable
una
tiene
dos
exclusivas
entradas.
con
reemplazando
tres
solamente
de
ORs
puertas
con
La
OR.
exclusivas
ms
la
de
OR
hay
reemplaza
se
de
no
X 7Z
en
las
exclusi
impar
operacin
La
sin
OR
operacin
expresar
construir
puerta
una
y
de
puertas
exclusivo
Por
ms
intercambiadas
ser
una
pueden
se
puede
se
AND,
puertas
dualidad,
para
razn,
esa
por
pueden
evaluar
podemos
que
dos
de
dos
continuacin.
entradas.
ningn
significa
exclusiva
OR
parntesis.
NOT.
sugiere
dos
La
sin
de
puerta
una
orden
cualquier
OR
el
embargo,
impar
Tambin
variables
exclusivo
OR
entradas
en
ms
dos
operacin.
variables
tres
con
las
que
en
la
exclusiva
reemplazando
funcin
de
LGICOS
CIRCUITOS
71
COMBINACIONALES
sCD
YZ
00
10
11
01
01
)XYZ
11
(a
00
to
(b )AB@C@D
2-M
FIGURA
Mapas
X-
impares
funciones
para
variables
mltiples
de
T>
Y~
T>
P
(a)
YZ
Salidas
en
Hastu
lgico.
En
puertas
de
de
do
porta
cualquier
simples.
tos
abierto,
puerta,
tal
de
I.
Por
proporcionan
imquepedancia se denota
puertas
haber
pueda
no
que
las
contra,
dos
puertas
de
puertas
dos
de
pueden
El
hacia
atrs
del
alta
impedancia
tener
de
de
puertas
sus
salidas
mismo
al
lgicas
la
estructuras
conduzcan
que
salidas
con
mirando
salidas
Hi-Z
salida
simplemente
que.
Las
restringimos
nos
valores
con
decir
quiere
desconectada.
aqu
pero
Hi-Z
como
salida
de
que
Hi-Z
encontra
podran
aparecer
de
entradas
con
conectadas
tener
com
se
circuito,
da
s.
entre
valores
con
las
esta
como
valor
y
y
l ama
se
tiempo
pueden
no
lgico
triestado
los
importantes,
valor
tercer
salida
de
valores
los
tienen
que
estructuras
un
que
como
aparece
Las
con
circuito
un
que
en
dos
que
salida
entradas
mltiples
de
puertas
introducimos
y
la
impares
solamente
seccin
esta
transmisin,
como
2-32
considerado
(dta
mos
FIGURA
Funciones
X@YZ@
impedancia
alta
hemos
ahora,
(b)
opuestos
salidas
sus
conec
tadas.
triestado
Buffers
Dos
diferentes.
es
valor
el
entrada
los
de
triestado
buffer
indica
estados
Hi-Z,al cual,
para
la
la
tabla
una
el
son
ha
se
nombre,
su
lgica
I y el
anteriormente
presentado
de
salida
lgica
lgico
de
la
le
denomina
triestado,
se
como
estados
tres
puer
estados
estado
tercer
Hi-Z
estado
como
las
tres
El
convencional.
lgica
de
una
muestra
estado
en
la
de
impedancia.
alta
ra
El
Como
primitivas.
tas
El
smbolo
2-33.
El
de
grfico
smbolo
habilitacin.
de
y
la
EN.
de
verdad
2-33(a)
Figura
que
entra
para
se
por
distingue
debajo
un
del
del
triestado
buffer
smbolo.
se
de
smbolo
Segn
un
la
presenta
normal
buffer
tabla
de
verdad
Figu
su
por
de
la
72
LGICO
DISEO
DEL
FUNDAMENTOS
DE
COMPUTADORAS
EN
OUT
IN
Smbolo
FIGURA
si
2-33(b),
EN
Las
de
2-34(a)
OL.
Centramos
M),
NI.
Para
2-34(b).
E/VI
circuitos
como
EN
Ya
que
dando
EN\
lugar
I y
la ENOsalida
de
valor
ENO
la
segunda
0.
as
tiene
(5)0
(SH
0
de
cuarta
Tabla
la
verdad
2-34
FIGURA
Buffers
de
tres
estados
formando
una
lnea
multiplexada
que
OL
la
Hi-Z.
inferior
quinta
Figura
aparecen
valor
un
Para
Hi-Z.
es
tiene
OL
contraro
caso
Hi-Z
El
verdad.
de
ambas
NO.
OL
(b)
lugar
iM
INI
0
de
del
salida
entradas
por
buffer
justamente
la
verdad
Ya
salida
es
tabla
dando
/ VI,
en
abierto
la
de
representado
La
formar
cuatro
tabla
la
para
IN.
multiplexada.
las
son
la
de
para
de
INPero
.
valor
salida
una
en
NO
es
de
valor
funcin
abierto,
circuito
fila
el
en
normal.
del
conectadas
buffer
del
superior
tercera
formar
muestra
se
circuito
NOun
con
OL
salida
salidas
buffer
del
sus
para
salidas
estructura
la
un
es
huffer
un
independiente
ambas
combinado
a
0.
como
conectar
esta
de
a
estados
tres
con
de
salida
tambin
OL
I.
la
verdad
de
comportndose
triestados
comportamiento
ENO
igual
abiertos.
el
NO.
El
en
de
irnpedancia
pueden
se
buffers
estudio
NO.
alta
triestado
dos
el
igualEN
es
de
es
buffer
muestra
OUT
I.
salida
del
salidas
Figura
valor
el
0,
2-33
Buffer
Figura
Tabla
ib)
lgico
Hi-Z
ES-
(a)
OUT
IN
el
valor
la
para
tabla
ocurre
fila
de
LGICOS
CIRCUITOS
de
Para
verdad.
ta
OL.
en
aparece
0.
en
la
verdad.
muchas
destruir
podra
Claramente
ENO
y EN\
vinculados
dos
tiene
no
son
ser
interesante
que
de
la
la
Adems,
el
2-34{b).
salida
del
de
puertas.
Este
cie
de
puertos.
desconectadas
por
la
cerrado
las
desconectados,
pueden
se
entre
Xe
en
Para
ilustrar
Y.En
selecciona
en
el
estado
el
un
circuito
por
las
de
de
transmisin,
lgico
de
control
exter
interruptores
modelo,
seales
las
no
inver
un
por
el
uno
estn
I.Xe
conectadas
son
para
interrup
un
por
0yC
jestn
que
Figura
conectadas
ser
abierto
interruptor
espe
La
conexiones
con
una
es
van
que
el
con
nivel
circuito.
un
modelo
SiC
KaX.
manera
INI,
separado,
cuatro
segn
un
entradas
2-35(d),
el
aparece
de
la
de
NO
entradas
en
seales
las
son
Es
sombreada
por
puntos
Tiene
transmisin.
modelo,
normal,
uso
Figura
2-34(a).
Figura
rea
presentado
conectan
Xa
inversor
un
las
hay
ser
dos
0, XeKse
buffers
para
(TG)),
que
Hi-Z.
lgicos,
y (c).
de
en
entre
para
2-35(6)
pasar
la
el
de
triesta-
los
de
solamente
de
Observe
in
tabla
decodificador
un
transmisin
y desconectar
de
la puerta
de control
y
=
representa
la
est
asegurar
buffers
que
uno
usar
la
en
para
es
puesto.
en
resul
que
y
humo
solamente
es
valor
su
calentamiento
punteadas
integrados
de
Figura
la
SiC=lyC
pueden
se
muestra
pasar
como
para
En
seales
como
circuitos
entradas
TG.
nunca
buffer
decodificador
inversor
valor
est
conectar
IEEE
las
el
puerta
para
son
el
lneas
las
en
conflicto
del
tiene
esto
importante
l amado
y C
dos
con
los
En
transmisin.
de
puerta
suficientemente
smbolo
el
de
El
salida
general,
I para
salida.
la
de
caso
asegurar
para
buffers.
el
es
tiempo.
igual
ser
el
NO.
la
diseador
En
producir
para
iconos
El
situacin.
muestra
no
en
por
mismo
verdad
OL
electrnico
los
Claramente,
que
muestra
o
simboliza
puede
se
circuito
circuito,
interruptor
alta
caso
de
transmisin
CMOS
2-35(a)
tabla
la
Figura
transistores
nas
el
como
en
suficientemente
posibilidad
Para
5.
est
1 hacia
lo
EN
bus.
conflicto
un
que
semejante
Una
EN.
tienen
Si
complicada.
buffer
I al
ms
es
del
se
evitar
resto.
de
de
Puertas
es
de
situacin
valores
sus
salida
iguales
examinar
tabla
so,
hay
seleccionable
entrada
tor
circuito,
la
1,
como
lnea
seales
las
generar
el
una
para
EN
veces
nunca
que
con
la
NO,
de
corriente
corriente
Esta
cluso
Pero
de
flujo
un
en
ambas
1 y ENO,
si IN
#
73
COMHINACIONALES
del
complemento
otro.
exclusiva
OR
las
C
tabla
no
de
existe
ninguna
de
ruta
la
OR
puerta
C
TG
por
la
As,
I.
se
como
La
la
TG
transmisin
igual
es
existe
0.
salida
indica
est
en
la
Figura
inversores.
proporciona
de
la
en
y dos
entrada
la entrada
exclusiva,
muestra
se
transmisin
y la
la
por
Si
TGO.
por
de
puertas
camino
un
rula
verdad
dos
transmisin,
de
puertas
1, existe
puerta
una
con
las
por
igual
ninguna
A,
con
de
uso
construida
rutas
es
existe
la
el
salida
=1yC
ruta
una
conectada
2-36(b).
Figura
Q-
(b)
TG
TG
X^ty
C
0 y C
(c)
(a)
<d)
2-35
FIGURA
Puerta
de
transmisin
(TG)
una
entrada
C controla
F.
para
1 conectando
i
C
2-36(a)
Si
F
por
TGO
con
A.
puerta
la
entrada
A,
con
conectando
Esto
no
F
da
lugar
74
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
TGO
TG1
TGO
Abierta
Cerrada
Cerrada
Abierta
Abierta
Cerrada
Cerrada
Abierta
TG1
(b)
(a)
FIGURA
2-36
Puerta
2-10
Resumen
del
Las
operaciones
dos
puertas,
minos
en
usadas
el
diseo
el
son
nmero
mapas-K.
formas
de
de
de
productos,
de
indiferencia.
niveles
mltiples
lgicos
operaciones
primitivos
NAND
y OR
sentado
una
clusiva.
junto
as
tanto
familia
las
lgica
puertas
complejas
con
la
compleja,
propiedades
sus
OR
de
circuito.
del
la
circui
un
puertas
pueden
especificadas
se
corresponden
que
se
Los
manipulacin
alge
las
optimizar
incompletamente
usar
para
circuitos
optimizar
para
puertas.
directamente
estn
no
ms
total
co
cannicas
optimizando
transformaciones
las
de
y OR
ms
primitiva
ilustrado
han
sumas,
efectiva
mapas
funciones
sumas,
niveles
AND
como
Estos
de
Se
la
una
pequeos.
ms
primitivas
en
son
de
se
formas
minimizar,
para
y el nmero
alternativa
circuito
variables,
coste
tr
en
booleanas
maxitrminos
Estas
producto
de
definido
Boole.
funciones
funciones.
las
de
de
manipular
para
minitrminos
de
verdad
al
producto
tres
con
cannicas
l ama
lgicos
componentes
lgebra
El
productos
entrada
tres
herramienta
medidas
circuitos
definen
digitales.
de
Dos
cuatro
de
suma
exclusiva
NOT
una
de
suma
de
hasta
optimizacin
condiciones
Las
de
literales
dos
la
en
tablas
puertas.
de
desde
braica
forma
en
niveles
dos
con
las
con
manipular
circuitos
con
circuitos
directamente
rresponden
pueden
to,
para
de
OR.
AND,
primitivas
sistemas
implementar
proporciona
formas
Las
lgicos.
operaciones,
estas
OR
transmisin
capitulo
lgicas
de
de
As,
popular.
implementadas
presentado
implemcntan
que
exclusiva,
han
se
tanto
Se
la
complemento,
su
primitivas
familias.
esas
como
elementos
por
las
ha
pre
OR
ex
matemticas.
Referencias
1.
BOOLE.
2.
Karnauch.
G.:
An
M.:
saction
3.
4.
D.
Dietmeyer,
M.
Mano,
5.
Roth,
6.
Ha
7.
WakERLY,
8.
M.:
C.
YES.
Digital
Fundamentis
P.:
Introduction
J.
Prentice
Hall,
Gajski.
D.
F.:
3rd
Design,
Design.
Digital
Design:
Saddle
4th
Principies
St.
.
NJ:
Bacon,
Allyn
Prentice
Paul:
ed.
Hall,
1992.
West,
MA:
3rd
593-99.
1953), y
Boston:
Reading.
Practices,
1854.ofthe
Logic
ed.
River.
ed.
Logic
Dover.
Map
3rd
Systems,
Upper
Logic
to
Digital
Digital
ed.
York:
Communi
part cation [ (Nov.
72,
AIElEeE.ctronics,
LogicDesign
H.:
J.
Methodfor
sof
L.:
New
LawofThougkl. nvestigation
of
of1988.
2002.
of
1993.
Addison-Wesley.
Saddle
Upper
NJ:
River.
2000.
D.:
Principies
of Digital
Design.
Upper
Saddle
River,
NJ:
Prentice
Hall.
1997.
LGICOS
CIRCUITOS
9.
Standard
IEEE
ment
Symbols
IEEE
Std
for
Graphic
Logic
91-1984.)
New
York:
problemas
ms
avanzados
IEEE
(Includes
of
Instilute
The
Sld
Electrical
75
COMUINACIONALF.S
9la-1991
SuppleEngineers.
y Electronics
1991.
Problemas
eEl
signo
disponible
2-1.
2-2.
indica
(+)
*
direccin
la
en
Demuestre
de
medio
por
de
(a)
Teorema
(b)
La
segunda
(c)
XY
YZ
la
AB
(c)
(d)
XY
XY
XZ
YZ
Demuestre
cada
X+Y
XZ
la
identidad
Y +
de
las
XY
ecuaciones
siguientes
YZ
BC
booleanas.
usando
la
booleanas.
usando
la
X_+
AB
de
XY
BC
cada
YZ
XZ+
de
una
ecuaciones
siguientes
las
AB
ABC
WXZ
WXY
WY
AC
Dado
que
WXZ
AB
1,
En
captulo
este
mentos
usando
elementos
1.
matemtica
para
que
Suponga
hay 24,
correspondiente
dos
cadenas
defina
elementos,
(a)
La
(b)
La
(c)
(d)
El
elemento
El
(e)
Para
elemento
cada
OR
AND
mnimo
(a)
las
que
acta
que
acta
elemento
de
ABC
siguientes
BC
bit
siguientes
puntos
para
dos
elementos
para
cada
dos
elementos
el
elemento
expresiones
del
la
la
nueva
el
base
Captulo
bits.
4-bit
ele
elementos
Entonces
binario
en
lgebra
de
lgebra
Boole
de
ma
correctas:
cada
el
en
de
bit
B)
dos
dos
cuatro
nibble
a
(A
forman
estudiar
de
el
es
aplicacin
que
lgebras
byte)
que
solamente
con
ms
vamos
que
Bpara
como
el
los
sean
como
A.
literales:
+
la
(A
{medio
elemento
un
en
de
uno
booleanas
operacin
operacin
Simplifique
ro
cada
identidades
las
que
Estas
bit
nibble
donde
Basndose
decimal.
en
bit
un
una
demostrar
para
con
binarias.
de
lgicas
cada
=_WY
Boole
de
lgebras
lgebra,
el
en
al+gebraiBca
booleanas
cadenas
son
elementos
16.
las
las
corresponden
operaciones
CD
XYZ_
especfica
otras
(A B + + B C + + C D) +
lgebra
un
definir
pueden
que
7.
usado
ha
se
Se
A pulaciBn
mani
la
use
XYZ +
+ D)(A D
BC
O y
CD
2-6.
identidades:
siguientes
las
algebraica:
WYZ
nera
solucin
una
XY
(c)
de
hay
que
una
BCD
(b>
de
XYZ
+ XZ
XY+Y
XY
(a)
2-5.
validez
variables:
tres
YZ
manipulacin
la
indica
(*)
K)OY
de
XY
(b)
2-4.
asterisco
algebraica:
(a)
verdad
de
para
identidad
manipulacin
2-3.
tablas
DeMorgan
ley distributiva:
=
el
de
XZ
^Demuestre
Internet:
para
I para
el
el
lgebra
lgebra
A.
booleanas
las
expresiones
conteniendo
un
nme
76
DISEO
DEL
FUNDAMENTOS
2-7.
(b)
(c)
ABC
(d>
BC
(e)
(BACA
B)(
DE
COMEUTAL>ORAS
B)
AC
B(AD
BC)(BC
las
(a)
(AB
Usando
el
booleanas
tres
+literalXYZes
dosY(Z X literales
WX(Z
+_KZ)_+
(c)
X + + Z)
AB)(CD
Teorema
de
CD)
un
WYZ)_a
2-9.
(a)
Solamente
con
Solamente
con
*Encuentre
el
DeMorgan,
2-10.
AB
(b)
(VW
(c)
WX(YZ_+
la
(a)
(XY
<b)
2-11.
(A
exprese
la
funcin
BC
ABC
Para
AB
complemento.
complemento.
y de
siguientes
expresiones:
verdad
WXZ
tas
para
de
WXZ
de
Boole
F,segn
cada
y exprese
funcin
minitrminos
los
minitrminos
de
(c)
<d)
(e)
Enumere
los
minitrminos
de
forma
a
maxitrminos
funcin.
cada
de
F.
Ey
Fy
de
algebraica
expresiones
verdad:
de
los
Enumere
tabla
Enumere
en
siguiente
(b)
la
(a)
funciones,
maxitrminos:
de
YZ
siguientes
producto
B)(B
O
WXY +
Funciones
Z)
O) (AB
BC)
Exprese
Simplifique
AC
XZ)
+
+
las
de
Z)(Y_+
C)(A
minitrminos
Z)(Y
+B
de
de
(A
OR
las
tabla
suma
(c)
literal
literales
AND
de
YZ)+_IVX<Y
Obtenga
de
indicado:
X)Y+Z
ma
literales
de
(a)
(d)
de
operaciones
operaciones
complemento
nmero
cuatro
b>
al
XY
X(WA
+
AQ
AB
expresiones
XY
(b)
CD)
siguientes
(d)
*Reduzca
2-H.
LGICO
con
de
suma
un
nmero
minitrminos.
mnimo
de
literales.
en
for
LGICOS
CIRCUITOS
2-12.
las
*Convierta
siguientes
expresiones
formas
en
de
COMBINACIONALES
de
suma
productos
de
77
de
producto
sumas:
(a)
O IB (AB+
CD)
_
2-13.
(b)
(c)
04
Y)(Y
CD)(B
el
Dibuje
corresponder
no
X(X
lgico
2-15.
(b)
(c)
Optimice
(b)
F(X.
(d)
F(A, B.
la
2-20.
ABD
*Encuentre
mine
cules
F04.
Optimice
ios
(a)
XYXYZ
+XZ
WXY
ABC
F(W.
8,
5.Y. 6.Z)
8.
10.
13,
14.
/(0,
2,
3, 7, 8,
10,
12,
13)
10. D) 12.
9.
X,2, 5,Y, 8.Z) 9,

4, 6, 7. 9.
X/h(3,
de
las
11.
variables:
cuatro
15)
un
mapa:
13)
12.
13,
D)12,
de
mapa
14)
usando
booleanas,
los
son
esenciales:
D)
B. C.
siguientes
primos
WYZ WXY
14.
15)
dibujando
expresiones
siguientes
primero
cada
expre
li(0.
lw(0,
WYZ
implicantes
lodos
C.
B,
las
implicantes
13,
3.
2.
un
XZ
F(W,
F(A,
mapa:
mediante
booleanas
minitrminos
BD
un
mapa:
(b)
usando
booleana
funciones
los
un
7)
5.
Iw(2,
~S/w(0,
(a)
(a)
(b)
(c)
D)
B. C,
en
lm(0.
siguientes
Êncuentre
(c)
F(W.
F(A,
variables:
tres
Lm(
funciones
las
Optimice
de
mapa
ABC
siguientes
F(A,B, C.
un
WX(Y
BC
BC
X.
F(W,
sin
entradas
YZ
F(A,B. C.
(c)
2-19.
AC
las
(a)
2-18.
las
expresin
XZXYZ
Y)
mediante
7)
Y,6. Z)7)
3, 4.
+ ABABC
m(0,
XZ(W
booleanas
6.
5.
siguiente
Optimice
(a)
(b)
1, 3,
Z)
ecuaciones
siguientes
*Optimice
(b)
2-17,
de
complementos
+_D(BC
BD)
Em(0. I. B. 2,4.6)O
F(A,
(b)
debera
diagrama
YZ
Im(3.
(a)
2-16.
Z)
BC)
+WY(X
Y,Z)
(c)
(c)
WZ+
A(BD
las
F(X.
los
que
El
disponibles.
WXY
(a)
Suponga
ecuacin.
la
booleanas.
expresiones
siguientes
las
para
exactamente
estn
(a)
2-14.
BC EF)
diagrama
Z)
primos
las
para
12.
14. 15)
13,
5,Y, 7.Z) 8. 10.
2, 3, 5. 7, 8, 10, I i, 14, 15)
14.
1, 3. 4, 5, 9, D)10,
11, 12. Zm(13,
X,2,
booleanas.
y deter
funciones
aplicando
4,Y,
5.Z)
7.
8.
9.
la
regla
12,
14.
15)
todos
encontrando
booleanas
esenciales
Lm(0, X. I,
funciones
siguientes
de
15)
seleccin:
los
implicantes
primos
78
FUNDAMENTOS
Ib)
2-21.
2-22.
F(A,
F{W,X,Y.Z)
Optimice
las
F{W.
(b)
F(A,
de
(
(
(c)
2-25.
C.
(a)
1?.
(b)
FA.
F(W,
(c)
F(A.
B,C)
2-27.
la
(b)
F(W.
Use
extraccin
inversores.
(a)
FA,
(b)
G(A,
de
producto
sumas:
14)
de
suma
productos
de
forma
(2)
ABCD
D)(A D)(B
8,
de
(I)
D)
de
suma
D)(A
productos
(2)
forma
de
de
indiferen
pro
12,
10,
13)
13)
3,
5.
7,
X,6.
8.Y.
Z)13,
4,
junto
11, D) 13),
C.
'<3,
Z/<2,
6,
junto
implicantes
los
condiciones
Im(4.
booleanas
primos
D)
X,
d(A, B,
implicantes
las
con
rf(A.B.
d(W,
14).
5),
funciones
los
D)F(A,
las
siguientes
(i)
4,
6.
14.
15)
7,
10.
12)
7)
condiciones
las
con
de
indiferencia
esenciales,
primos
funciones
de
C,
Y, Z)
de
B,C.
Y.
9, D) 11),
15), /(W.
el
las
aplique
B.
para
+
funciones
ABD D)
el
encontrar
nivel
mltiple
el
para
par
XY
10.
14)
11,
indiferencia
de
lm<0,
Zm(0,
2.
de
entradas
2.
5.
5.
10,
10.
12,
de
AND
puertas
12.
14)
14)
implemen-
puerta,
OR
y inversores.
WXZ
de
de
13)
5.
ABC
nmero
menor
3,
ABD
10,
Xr(2,
condiciones
C,
usando
WY+
las
Zm(7,
sumas:
nmero
menor
con
d(A.
B,
K.
X,
Z)
Z)
D)
de
producto
6,
encontrar
ABC
C.
9,
4.
para
Z)
(2)
3, 4.
niveles,
=
K,
productos
Im(3,
junto
booleanas
UM(\,
para
B.
suma
C.
X,
5. B. 6), C) d(A.
7)
lm(0,
X.
2.
Y.
5.
8.
14.
d{W,
15).
4, Z)
Sm(0,
6. 7, 8, 12,
B. C.
Xm{4.
15),
,
plementacin
y
13,
de
booleanas
2,
I,
descomposicin
de mltiples
F(A.B.
7.
5,
10.
siguientes
X.
(a)
3,
lm(0.
de
F(A, B.
Use
15)
12,
forma
forma
en
Sm(0.
lm<0.
B, C.
taciones
2-28.
C.
X,
forma
funciones
L/n(3,
Optimice
de
seleccin.
F(A,
F(W,
F(W,
nW(2.
todos
de
(a)
<b)
X/n(2,
siguientes
las
*Optimice
en
(c)
2-26.
funciones
D)
Y,ZF{W,
)
las
d\
(b)
15)
CD
+ + B D)(A
siguientes
B.
Optimice
(a)
11,
11.
(I)
13.
forma
en
en
12.
sumas:
cia
regla
11,
8,
BD
D)(
X,
la
7.
5.
2,X,Y. 3, 4, 8, 10,
2. 4, 5. 8. 10.
+ BB + +
F(A,
Encuentre
15)
sumas:
las
d.
4,
13.
10.
expresiones
de
(a)
<b)
+ AC
Optimice
ducto
3,
11. D) 12.
booleanas
lw(0,
riM(0.
siguientes
las
7.
funciones
D)
(b)
2-24.
C.
COMPUTADORAS
6.
2.
siguientes
B,
DE
5,
Zm(0.
Z)
Optimice
producto
Xml,
(c)
(a)
LGICO
c.
R.
(a)
2-23.
DISEO
DEL
funciones
Zm(0,
5,
11,
14.
D)15),
</(A,
B,C.
Zm(2,
7.
10,
11,
D)
14).
d(A,
B,
de
entradas
usando
dadas
C,
D)
D)
puertas
puertas
ZwlO)
Xm(
compartidas,
15)
irn-
AND
y OR
LGICOS
CIRCUITOS
2-29.
Use
eliminacin
una
forma
de
(b)
2-30.
2-31.
de
suma
G,H)
F(A,B.
(a)
el
que
la
Implemente
de
V.
Y. Z)
dual
del
OR
entradas
de
G(C.
(a)
(b)
la
Implemente
Construya
exclusiva
es
booleana
con
dados
en
X)
igual
complemento.
su
de
puertas
ABCD
exclusiva
OR
de
OR
exclusiva
ADF(A,
dos
usando
puerta
funciones
el
usando
AND.
puerta:
funcin
una
-I-BG
U(W.
B,C.
2-32.
de
conjuntos
niveles.
H,
+
los
de
uno
dos
YZU YZV,
funcin
de
cada
siguiente
nmero
menor
productos
ABC
T{U.
Demuestre
(flat en)
aplanar
para
79
COMUINACIONALES
D)
XY triestados+
buffHers
dos
interconectando
XZ
inversor.
un
buffers
triestados
dos
inversores.
2-33.
(a)
Conecte
las
salidas
la
mentar
de
(b)
el
2-34.
Use
2-35,
(b)
entradas
la
de
si
solamente
adicional
lgica
imple
para
(a)
parte
necesario
es
para
de
puertas
ABC
ABD
de
datos
de
habilitacin.
libre
de
contlictos
estar
libre
de
transmisin
los
buffers
la
en
y
triestado?
salida
por
pasan
Si
una
cambie
no.
conflictos.
estos
inversores
ABO
la
implementar
para
funcin
del
Pro
2-32.
Dependiendo
dejar
impedancia
(a)
las
diseo
entradas
Dson
Dy
genera
que
diseo
blema
C,
que
su
la
funcin
F
Suponga
lgica
Est
y aada
triestados.
buffers
tres
del
la
salida
de
de
circuito
un
familia
la
usada,
lgica
triestado
de
en
de
puertas
general
no
transmisin
es
en
buena
una
un
estado
idea
de
alta
de
alta
(Hi-Z).
Para
el
das
las
circuito
de
la
la
salida
de
puertas
combinaciones
impedancia.
Modifique
que
diseo
de
lgica
sea
de
para
habilitacin
1 (en
diseado
transmisin
entrada
cambiando
vez
de
Hi-Z).
las
en
la
que
las
salida
entradas
el
2-33.
Problema
est
de
en
habilitacin
un
to
presente
estado
de
manera
CAPTULO
3
lgico
Diseo
COMBINACIONAL
intro
circuitos
combinacionales.
Se
a disear
aprenderemos
el
diseo
ambos
esenciales
la jerarqua
para
top-down.
y del
del
di
se
real
i
z
ar
una
breve
de circuitos
Adems
descripcin
digitales.
hardware
de
los
asistido
seo
por
descripcin
computadora,
incluyendo
lenguajes
el diseo
cruci
a
l
e
s
en
l
a
s
n
t
e
si
s
dos
que
papel
e
s
y
conceptos
juegan
(HDLs)
lgica,
circuitos.
eficiente
de
los
modernos,
y complejos,
a la tecnolo
En la seccin
dei
relativos
de diseo
se
cubren
los conceptos
espacio
las
de
Se
la mplementacin
circuitos
presentan
pro
digitales.
ga subyacente
para
de
las
de
de
l
o
s
l
a
s
l
o
s
ni
v
el
e
s
parmetros
integracin,
piedades
y
lgicas,
puertas
de
Se
l
o
s
t
rmi
n
os
distintas
def
i
n
i
r
n
f
a
n-i
n
,
y tiempo
pro
tecnologas
lgicas.
de lgica
de
las
los
conceptos
positiva
y se introducirn
y negativa.
puertas,
pagacin
dimensiones
del
el equilibrio
las
distintas
entre
sobre
trataremos
Finalmente,
espacio
En
de
el
diseo,
Se
sentan
diseo,
Los
Los
distintos
esta
El
tecnolgico.
ejemplo
un
vistos
y
en
genrica
como
este
ellas
el
en
este
se
captulo
incluyendo
capitulo
son
mostr
en
las
manual
memorias.
en
del
todos
los
principio
componentes
el
de
simulacin
la
como
pre
ciclo
verificacin,
la
basadas
diagrama
a
diseo,
tecnologas
tas
Se
del
proceso
de
primeros
tres
ejemplos.
con
fundamentales
el
aplican
se
proceso
mtodo
el
tanto
introduccin
una
de
tal
y
final
paso
muestran
el siguiente
se
con
Los
principales.
pasos
optimizacin
usando
con
conceptos
genrica
computadora
programables
finaliza
captulo
conceptos
de
formulacin
no
medante
El
y prestaciones.
con
cinco
coste
diseo
ser
ciclo
un
computadora
de
pueden
como
presenta
muestra
lgica.
programable.
1.
de
uso
especificacin,
las
tecnologas
el mapeado
pasos,
se
captulo,
este
ducir
diseo
lgica
en
diseo
de
del
Captulo
digitales
una
FUNDAMENTOS
DISEO
DEL
Conceptos
En
al
Captulo
de
numero
puertas
adquiridos
sistemtico
de
de
uso
las
adquirir
herramientas
las
de
dependen
comportamiento
bits
interconexiones.
entradas
y
I
entrada
de
y de
salida
de
dos
conceptos
las
procedentes
diagrama
del
dicho
por
binaria
lgi
puertas
provienen
seal
El
as
6.
Captulo
el
muestra
no
entradas
salida,
seales
usadas
una
el
vez.
su
pasados.
de
de
se
seson
valores
en
entrada
ser
para
como
combinaciones
existe
de
toma
de
entrada.
las
de
blo
del
entorno
Cada
entorno.
que
la
salida.
entrada.
fundamentales
entradas
una
Antes
de
tambin
entrar
definir
el
l:
diseo
FIGURA
3-1
Diagrama
de
bloques
de
travs
de
el
valor
el
circuito
de
proceso
combinacional
las
diseo,
y
salidas
el
de
verdad
de
booleanas.
una
se
diseo
ca
cada
en
variables
mediante
expresa
un
posible
funciones
jerrquico
Para
tabla
una
de
se
Circuito
combinacional
binario
mediante
funciones
estas
valor
combinacin
cada
para
de
con
definirse
definirse
Cada
relacionados
salida
binarias
nico
un
puede
puede
de
de
posibles
entrada,
de
valores
combinacional,
variables
2"
de
combinacional
los
con
variable
n
variables
circuito
un
circuito
cada
las
de
lista
una
Un
para
de
3-1,
de
disponibles
existen
entrada,
forma,
esta
muestre
cin
Figura
variables
circuitos
secuencial
temporal
variables
entrada,
mis
ese
especificarse
que.
sus
estudiados
en
en
los
memoria
de
Un
secuenciales.
circuito
un
aceptan
la
fsicamente
existe
je
lgico.
variables
binaria
De
Las
estn
lenguajes
importantes
puede
que
secuencia
sern
de
salidas.
salida
los
entradas
contrario,
de
una
por
En
tpico.
variables
combinacin
salida.
una
las
las
diseo
determinadas,
estn
tambin
sino
interconectadas
lgicas
hacia
El
mas
las
de
salidas
entradas
variables
en
para
tcnicas
sistemas.
el
elementos
secuenciales
consiste
combinacional
Las
especificar
circuitos
puertas
Por
los
en
sus
debe
Los
seales
generan
circuito
de
Para
de
se
Las
lgico
actuales
circuito
un
bits.
almacenan
almacenados
combinacional
un
variable
valores
booleanas.
ecuaciones
que
bits
los
memorizados.
circuito
de
los
de
Un
ques
circuito,
y de
de
de
de
elementos
entradas
slo
como
realiza
conjunto
un
emplean
funcin
operaciones
por
combinacional
mediante
cuenciales
tiempo,
circuito
Un
instante.
puertas
por
con
de
computadora,
ser
combinacionales
pueden
salidas
lgicas
cuyas
real
i
z
adas
sobre
lgicas
una
lgica
operacin
digitales
formado
est
algunas
serie
herramientas
las
diseo
servirn
una
co
relacionarn
ejemplos
por
de
de
se
de
uso
asistido
los
aprovechar
proceso
complejos
diseo
el
minimizar
de
efectivo.
sistemas
para
del
lgica,
este
hace
fin
procedimiento
Varios
circuitos
son
eficiente
digital
nacional
instante
lgicamente
que
entrada.
lgicos
combi
de
de
sntesis
la
pasos
moderno
diseo
el
para
diseo
un
circuitos
cualquier
da
esenciales
de
lgi
puertas
es
un
computadora.
por
digital
diseo
top-down,herrami
las entas
para
circuito
los
el
capitulo
este
representar
distintas
con
formular
para
asistido
El
booleanas
de
de
capaces
las
presentaron
se
y ecuaciones
El propsito
anteriores
diseo
binarios
cdigos
2,
Captulo
expresiones
diseo.
son
descripcin
Los
cas
el
hardware,
necesarias
binarios
el
Adems,
de
en
que
diseo
el
rrquico.
de
automatizacin
combinacionales.
herramientas
prctica
implementacines.
los
captulos
en
circuitos
COMPUTADORAS
En
las
las
en
DE
nmeros
informacin.
optimizar
nocimientos
mo
de
aprendi
se
sobre
aprendimos
discretas
cas
diseo
de
cantidades
el
LGICO
presentarn
fun
LGICO
DISEO
Diseo
jerrquico
circuito
Un
de
l egar
nexin
de
Un
circuitos
parece
sistemas
circuitos
manejar
circuito.
modo
que
cuito
primigenio.
como
una
puede
bajando
Si
simple,
repetirse
tantas
ideas
bloques
interconexin
necesario.
Tenga
lgicos,
ha
se
igualmente
aplicarse
circui
for
para
de
del
Este
proceso
estamos
tra
circuito
sistemas
cir
disearse
para
ahora
que
aunque
el termino
los
poder
El
especificaciones
complejo
pequeos.
ms
empleado
disear
de
cuidadosamente
las
presente
interco
fin
el
y vencers.
interconectan
se
grande
bloques
otros
en
Con
definen
se
demasiado
dividir
la
posible
es
puertas.
bloques
puertas
(VLSI)
integracin
no
obedezca
resultase
volverse
circuitos
Los
de
complejidad,
divide
mtodo
interfaces
sus
su
sea
el
emplea
bloques.
de
manera,
de
inter-
lgicas
mil ones
tal
esta
trminos
en
estructuras
Con
puertas.
embargo,
escala
alta
muy
salidas
sus
contener
De
simple
l amaremos
pueden
de
y otras
interconexin
se
estos
como
veces
estas
de
la
Sin
lgicas
l egar
laberinto.
todava
con
pero,
mil ones
mediante
fundamentalmente
discusin
puede
de
que
de
bloque
puede
un
puertas
complejidad
formado
entidad
de
entradas
sus
funcionamiento.
complejo
procesador
mediante
funciones
circuito
de
incomprensible
menores
Las
el
decenas
un
piezas
en
el
slo
un
complejos
semejante
de
divide
se
mar
digital
muestra
que
modo
compone
hecho,
varias
contener
se
sistema
De
puertas
su
circuito
un
smbolo
un
exactamente
interconectadas.
lgicas
puede
esta
para
tratados
los
en
siguien
captulos.
tes
La
El
tcnica
el
esquemtico
cuales
es
de
nectan
bloque
el
circuito
de
generador
puertas
NAND.
se
Este
los
tructura
paridad
Tenga
un
entender
el
resultante
la
jerarqua
y enlazndolo
superior
rarqua
el
para
la
cmo
circuito
estructura
puertas
Este
En
de
que
de
conectados
si
puertas
un
la
lugar,
primer
un
asociados
circuito.
Por
de
generador
el
NAND.
entre
s,
frente
sin
representar,
aquellos
impar
circuitos
con
las
3-2
Figura
la
jerarquas
impar
esquema
del
la
en
los
la
9 entradas
smbolos
la
necesaria
en
necesarios
32
compac
cada
el
se
de
uno
con
esquemti
significa
Esto
en
NAND
la
las
son
algunos
puertas
je
diagrama
de
directamente
describir
rbol
Este
NAND.
de
bloque
la
ilustrar
bloques
smbolos
para
(b).
es
Observe
mas
representar
diseado
ser
del
para
para
32
va
La
el
por
copia
una
ayuda
jerrquicos.
smbo
de
diseado.
3-3
Figura
de
aparecen
relacin
hojas
representacin
solo
bloques
consistir
10
una
sern
complejidad
circuito
slo
3-2
los
3-3(a).
Las
obtener
en
la
en
empleando
pero
con
Figura
de
de
muestra
Figura
y
reduce
fin
se
muestra
cada
nivel,
representacin,
3-3(a).
Figura
esta
de
smbolo.
comenzando
invertido.
rbol
el
como
de
jerarqua
ejemplo,
paridad
a
de
la
puertas
partir
dicho
Usando
se
cmo
por
circuito
al
forman.
entradas
Con
la
de
los
de
forma
tal
lo
para
dos
un
de
jerrquico
de
interco
muestra
se
vez
desciende
implementacin
este
uno
se
implementan
se
que
representa
interconexiones,
las
que
puertas.
bloques
bloques
diagrama
titiles
ceptos
los
los
con
32
caso
reucii zar
podemos
corresponde
ta.
ellos.
este
en
jerarqua
su
se
que
diseo
como
una
vez
la
conoce
XOR
cada
caso,
(c)
parte
compuesto
En
empleado
smbolos
puertas
representa
que
tiene
resulta
que
NAND.
las
la
figura
lgico,
la
(a).
cada
parte
smbolo
cuatro
En
9 entradas.
(d),
el
Los
veces.
esta
la
idnticos,
ello
Por
4
de
cada
se
constituye
puede
debajo
por
de paridad
repite
parte
en
que
se
3 entradas.
se
3 entradas
la
esquema
diseo
de
de
de
diagrama
un
bloques
cuatro
en
3-2.
Figura
(a)
parte
smbolo
el
por
La
representa
se
la
en
entradas.
(b).
parte
circuito
impar
de
en
cuenta
en
por
de
modo
esquemas
de
paridad
impar
Finalmente,
sustituye
el
3 entradas
de
la
representado
partir
impar
de
de
impar
En
circuito
paridad
impar
interconectadas.
smbolo
el
decidido
de
paridad
formar
para
XOR
funcin
una
funcin
paridad
completo.
combinaeional
circuito
un
para
de
circuito
para
ha
diseador
muestra
se
funcin
el
para
esquemtico,
esquema
los
la
implementa
smbolo
un
esta
y vencers
divide
circuito
muestra
co
defina
s.
entre
mediante
representar
que
conectadas
el
puede
se
descripcin
implementacin.
una
to
83
COMHINACIONAL
implementacin
trminos
inter-
84
FUNDAMENTOS
del
jerrquica
En
caso,
aqu
circuito
que
simplificadas
segundo
lugar,
son
las hojas
sentaciones
solo
LGICO
DISEO
DEL
la
las
NAND.
puertas
Ya
De
3-3
que
esta
termina
las
forma,
la
un
conjunto
en
NAND
puertas
puertas
las
lgico,
diseo
en
3-2.
Figura
complejos.
la Figura
de
jerarqua
COMPUTADORAS
la
en
aparece
de circuitos
interesados
estamos
DE
de
se
hojas.
repre
En
este
electrnicos,
circuitos
son
NAND
permite
jerarqua
denominan
tenien
Estos
bsicos
son
los bloques
que
primitivas.
de bloques
son
un
prede
primitivas
tipo rudimentario
s
m
bol
o
t
i
e
nen
En
est
r
uct
u
ras
ms
ot
r
as
que
igualmente
pero
finidos.
general,
complejas
su
funcin
de esquemticos,
son
En
vez
tambin
puede
bloques
predefinidos.
lgico,
esquema
una
de funcionamiento.
sirva
como
modelo
definirse
medante
un
o
descripcin
que
programa
XOR
considerarse
en
la jerarqua
en
la Figura
las puertas
Por
3-3,
pueden
ejemplo,
representada
descri
b
e
l
o
s
XOR
de la Figu
como
En
t
a
l
el
caso,
bloques
bloques
diagrama
que
predefinidos.
La
l
a
3-3
t
e
rmi
n
ar
a
entonces
no
ser
a
necesari
o
.
de
ra
3-2
(d)
Figura
representacin
jerrquica
l
a
s
son
l
o
s
en
los
XOR.
En
predefinidos,
algunos
bloques
bloques
cualquier
jerarqua
hojas
los
ser
cuales
pueden
primitivas.
de
primitivas
tivos,
do
smbolo
tiene
no
diseo
simplemente,
lgico.
o,
esquema
Las
(b)
Circuito
interconexin
como
de
generadores
de
paridad
-4,
2
(c)
Generador
3 entradas
de bloques
de
como
paridad
interconexin
impar
de
XOR
(d)
FIGURA
Ejemplo
XOR
Bloque
de
interconexin
como
NAND
3-2
de
diseo
jerrquico
reutilizacin
de
bloques
bloques
de
impar
-4o
bloques
3 entradas
no
de
DISEO
Una
propiedad
tercera
de
tal
bloques,
del
bloque
slo
hay
XOR.
de
una
Esto
paridad
impar
y ocho
de
manera
mltiples
del
Este
reduce
concepto
Vase
complejos.
su
propio
como
3-3(b).
el
en
circuito
los
muestra
se
la
en
nicamente
tiene
el
en
no
necesario
el
puede
bloque.
bloque
de
diseo
de
un
emplear
en
circui
otros
de
circuitos
bloque
requiere
como
la
en
ser
del
el
gene
cuidado
necesite
reutilizacin,
esquema,
de
cuatro
En
instancia
para
bloque
generador
bloques,
solo
instancia
La
del
definidos
se
que
el diseo
en
cada
Figura
cabida
sentido
necesarios
3-3a).
el
<b).
parte
9 entradas.
se
una
copias
la
copia
repetidos,
tambin
circuito,
En
sido
donde
el
en
esfuerzos
del
implememacin
han
denomina
se
posiblemente,
y,
de
impar
bloques
lugares
los
reuti izahle
es
podr
hay
para
dichos
usar
usados
estos
diseo
bloque
reutilizacin
cuatro
XOR.
nica
una
un
bloques
todos
de
y
luego
paridad
y
de
Para
en
enormemente
la
en
que.
hardware
Figura
del
disear
los
usarse
bloque
diseo
que
circuito
idnticos.
sean
3 entradas
parte
bloque
la
es
(a),
85
AL
jerrquico
la
Kn
del
de
XOR
jerarqua
Un instanciblacioque
n.
lugares
la
determinado
el
la
podr
l ama
se
tos.
un
la
para
de
muchos
diseo
tiene
formar
niveles
que
presencia
uso
bloque
para
Este
de
solo
COMBINACION
diseo
y (b).
copias
impar
diseador
y
varios
y ocho
paridad
un
del
3-3(a)
Figuras
3 entradas
de
el
que
3 entradas
diseo.
Cada
de
resulta
que
la
en
impar
bloque
del
en
que
nico
un
muestra
se
respectivamente
suponga
samente
en
de
veces
ral,
su
paridad
copia
significa
importante
muy
como
LGICO
presenta
se
real
implementacin
del
circuito.
Tras
los
inferiores
bsicas
bloques
tado
el
en
los
de
la
particulares
predefinida
disponibles
imerconcciaban
diseo
de
puertas
dcadas
durante
formar
superior
impar
de
de
circuitos
de
de
de
sistemas.
las
de
un
estos
integracin
las
Actualmente,
paridad
Generador
de paridad
de
de
impar
impar
3 entradas
funcional
escala
libreras
de
las
Diagramas
de
impar
de
3 entradas
(a
jerarqua
de
la
Figura
pandad
9 entradas
Generador
de paridad
3 entradas
3-3
representando
herramientas
de
de
(b)
FIGURA
es
han
(MSI)
XOR
funcionales
media
impar
Generador
3 entradas
bloque
bloques
3*2
pane
mayor
referiremos
Generador
paridad
de
la
Nos
modo,
este
en
fun
proporcionan
que
primitivas.
centrare
simados
trabajar,
9 entradas
paridad
Impar
3 entradas
De
de
Muchos
como
Generador
paridad
al
5,
estn
bloques
diseadores
los
Captulos
usualmente
Son
funcionales.
impar
de
nivel
los
en
que
lgicos.
interconectadas.
Generador
Generador
diseos
Permiten
circuitos
diseo,
predefinidos
los
digital.
un
bloques
como
para
de
diseo
de
de
proceso
reutilizables
bloques
jerarqua
en
ciclo
del
acerca
en
empleadas
tiempo,
coleccin
discusin
atencin
niveles
ciones
del
la
completar
nuestra
mos
que
estos
una
es
se
86
FUNDAMENTOS
de
diseo
asistido
integrados
digitales
integrados
elementales
mas
significa
los
niveles
la
ca.
altos
manual
funcionales
diseo
realizado
para
del
maximizar
que
forman
el
en
diseo
emplean
un
catalogo
la implementacin
se
de
diseo
este
el
para
de
de
diseo
componentes
de
circuitos
diseo
top-down.
Para
top-down.
diseo
una
el
en
10
Captulo
asistido
herramientas
de
permiten
de
las
smbolos
nerar
diseo
bloques
permiten
circuito
del
como
y
con
usando
algunos
los
nivel
del
diseo
el
estos
casos
el
en
esta
que
revisio
las
y de
puedan
al
ser
alcanzada
como
diseo
cierta
una
gua
en
los
de
uso
un
para
ms
al
que
4
Captulo
frecuente.
ms
pueden
dividi
ser
funcionales.
bloques
contemplar
para
que
bottom-up
sistemas,
es,
funcionales
servir
funcionales
grandes
computadoras
bloques
diseo
ideas
estas
En
algn
debe
con
bloques
de
captura
jerrquicos
los
bloques
comportamiento
entero.
un
simulador
ejemplos.
circuitos
integrados
Finalmente,
el
diseo
Esta
Las
replicando
funcionales
que
las
desde
ms
construir
libreras
se
niveles
para
salidas.
entradas
lgiMostcoraremos
de
captura
la
de
smbolos
de
ayuda
esque
jerarqua.
En
grfi
permitiendo
ge
reutilizarlos.
asociados
modelos
unos
de
la
de
jerarqua
poder
tanto
aplicando
las
de
los
una
tienen
realiza
sin
libreras
caractersticos
tiempos
determine
de
smbolos
estos
de
y los
verificacin
herramientas
cualquiera
se
proporcionan
ayudan
esquemas
factible
resultara
no
(CAD).
en
funcionales,
bloques
y
el
verificar
circuito,
de
bloques
ms
computadora
por
interconectarlos
y
de
de
y de
asistido
dibujar
primitivas
primitivas
Las
conjunto
que
implementados
aplicaremos
complejos
herramientas
Las
cos.
los
durante
computadora
por
sistemas
de
diseo
nivel
de
circuitos
son
lgico
dedicar
del
bases
partes
jerarqua.
tambin
se
algunas
obtenido
diseo
bloques
texto
cmo
I,
un
descrip
esta
reusabilidad
realizar
parte
las
top-down.
Diseo
mas
este
la
el
forma,
en
de
la
inicial.
una
de
de
misma
diseo
bloques
estos
nivel
con
ya
las
el
en
perspectiva
una
de
ilustraremos
cmo
comenzando
la
circuito
construyendo
esfuerzos
7 y
Captulos
bloques
en
De
un
parte
gran
comenzar
nuestros
los
dividir
alcanzar
ese
lector
disponer
top-down.
cmo
especificacin
travs
del
necesario
es
abajo
familiaridad
la
revisa
se
hacia
la
diseo
el
para
concreto
hasta
de
diseo
tanto
alcanzar
diseo
un
automti
entonces
necesario
un
Para
lgico.
sntesis
En
es
Para
menudo
objetivos
de
Entonces
que
manera
los
jerarqua
nivel
ese
As,
centraremos
la
eliminada.
el
de
alguno
arriba
dado
la
es
diseo
bloques.
En
necesario,
sea
significativamente
diseo.
del
predefinidos
como
Entonces,
y
lenguaje
un
y fiabilidad.
su
los
Esto
mediante
veces
permitir
separa
altos
(bottom-up).Adems,
violar
desde
guiar
en
se
ms
tantas
lgica.
optimiza
se
realidad
niveles
los
lgica
(top-down).
abajo
o
prestaciones
coste,
para
ms
en
arriba
limitada;
maestra
todava
la
prctica,
mdulos
hacia
ser
texto,
probablemente,
permitan
dos
la
hacia
pueda
como
dividir
la
hacia
texto
bloques,
en
pequeos
automtica,
de
de
automticamente
sntesis
uso
transferidas
son
En
convierte
divide
se
necesario
en
recorrer
violacin
En
se
En
abajo
puede
necesario
nes
puede
ser
la
para
de
circuito
arriba
de
mediante
especifica
objetivos
se
los
con
suficientemente
HDL
el
ser
circuito
junto
el
bloques
diseo
ciclo
diseo
disponibles.
especialmente
ideal,
es
del
manual,
primitivas
debe
(HDL),
del
como
cin
lgica
bloques
ampliamente
digitales.
y sistemas
de
hardware
conseguir
lgico
descripcin
hasta
diseo
el proceso
funcionamiento
el
que
descripcin
cos
similares
bloques
top-down
de
el
COMPUTADORAS
Estos
usan
computadoras
para
DE
incluyen
se
que
Preferiblemente,
El
computadora
grandes.
por
cicuitos
Diseo
LGICO
DISEO
DEL
los
jerrqui
bloques
a
los
esta
que
bloques
simulacin
al
DISEO
Las
o
os
de
primitivas
de
parmetros
generados
las
libreras
retardo,
tienen
tambin
puede
que
automticamente
informacin
otra
como
lgico
especificacin
una
en
87
COMBINACIONAL
el
por
de
partir
asociada
empleada
ser
LGICO
lenguaje
ser
cruciales
fsica
dise
optimizar
para
un
rea
es
de
descripcin
hardware.
de
Lenguajes
Hasta
hemos
ahora,
Sin
embargo,
mencionado
Inicialmente,
Ms
nes.
el
en
cualquier
lenguajes
en
Los
estn
ms
curso
fundamentalmente
la
que
Una
los
obvia
de
nexin
da
componentes,
netlisset,
lo
emplea
logra
se
se
que
Sin
que
de
se
operaciones
puede
definir
presente
presentan
todas
que
el
deben
pre
propiedad
Otra
cin
de
de
el
menta
de
lgica
por
el
los
HDLs
De
tas
herramientas
la
verificacin
del
amplio
definirse
debe
ventaja
ms
diseo
primiti
con
es
la
diseo
sistema
un
nivel
de
top-
entero
em
redefinir-
puede
ciclo
del
resultado
funcionales.
de
Tenga
descripciones
de tiempo,
mismas
una
tablas
el
en
como
es
ms
algo
para
re
siem
vital
entradas.
Esta
causas
principales
las
Elctricos
sus
asistido
el
VHDL
Los
sobre
en
lgica
de
acompaada
de
manual
lgico
La
lgica.
nivel
interconexin
una
diseo
sntesis
denominado
de
librera
una
primitivas
consigue
se
descrip
transferen
imple-
que
el
que
de
diseo
eficiente.
ms
HDL:
hardware.
HDLs
sntesis
de
eliminar
los
intermedio
nivel
un
descripcin
al
mucho
Ingenieros
cumplir
el
HDL.
booleanas.
alto
las
para
diseo
do
uso
herramienta
forma,
dos
lgicos
del
con
HDLs.
dicha
esta
diseo
de
mismos
los
hara
dicho
emplea
y bloques
todas
estas
que
necesariamente
no
pero
interco
cada
para
de
de
primitivas
una
referi
se
en
nivel,
Ya
funciones,
valores
como
manera,
simularse.
de
se
descripcin
alternati
una
simulacin.
esta
alto
distinguen
paralelo
secuenciales.
ecuaciones
muy
de
en
estructural,
cuando
Finalmente,
trminos
pueden
la
para
pero
describir
escribirse
De
nivel.
programacin,
modelos
representar
esta
bajo
en
tambin
evidente
esperamos
Se
tal
de
aritmticas.
diseo,
ms
final
Una
sea
de
de
trminos
convertir
existen
una
ciclo
de
en
responsables
puede
compleja
para
Instituto
del
sistema
circuito.
lenguajes
estos
fase
(RTL).
el
descripcin,
permite
causas
un
Actualmente
estndar
la
de
puede
componentes
exactitud
empleo
registros
entre
las
entregando
las
HDL
como
simulacin
el
justifican
que
esquemtica.
de
descripcin
disponer
ms
ellos.
de
aunque
para
lgica
Puede
complejas
sistema
la
hace
se
manera
La
pueden
y portable
uniforme
HDL
esta
necesario
de
aplicacio
populares
operaciones
operaciones
proporcionar
es
de
simulacin
modelos
ms
del
la
es
estos
descripciones
una
descripcin
estas
descripciones
responder
de
esto,
entonces
describen
que
estructural.
en
cabo
con
mismo
de
ms
lenguajes
comportamientos.
describen
programacin
descripcin
se
emplea
descripcin
l evar
una
obtiene
de
en
ciclo
sus
lenguajes,
sus
programacin
el
en
ellos.
los
hardware
entrada
como
potencia
Cmo
en
se
denomina
informacin
y subdividirse
diseo,
cia
la
HDL.
pleando
lenguajes
lenguajes
el lenguaje
representacin
una
representar
para
verdad
los
HDL,
un
embargo,
down,
se
emplea
poder
Para
Si
va.
de
se
como
esquemtico.
lenguajes
los
para
Cuando
esquemticos.
parecidos
son
los
de
uno
ocasionalmente.
describiendo
ambos
vea
se
slo
VerilogK.
y
detal e
slo
estructuras
de
mayora
aplicacin
va
los
de
dichos
con
hardware
describir
l egado
lenguajes
VHDL
presentarn
imparta
se
que
de
sobre
se
descripcin
de
orientados
mientras
4.
Captulo
otro
han
empleo
brevemente
hardware
descripcin
lenguajes
estos
el
discutiremos
de
lenguajes
moderno
justificaremos
tarde,
Comenzando
que
los
diseo
el
en
diseo.
hardware
descripcin
Verilog11
lenguajes
y
son
Electrnicos
respectivos
esquemticos.
por
computadora
los
son
que
estndar
muy
definidos,
(IEEE).
estndares.
Este
HDLs
Los
mientras
como
empleados
aprobados
Cualquier
mplementacin
de
proceso
son
portables
que
las
lenguajes
publicados
de
estandarizacin
a
herramientas
da
de
travs
de
distin
captura
88
DEL
DISEO
suelen
ser
FUNDAMENTOS
de
esquemas
de
numero
los
circuitos
de
integrados
tndar
tarde
adquirida
propietario
lenguaje
haremos
texto
opcionales
por
y la
macin.
Durante
sintcticas
realizados
variables
del
simulacin
pleando
Dada
El
mecanismo
de
DUT
la
lgica
uniforme
moria
de
tienen
coste
la
la
para
la
sntesis
Figura
lgica.
(plano
del
de
lo
El
usuario
el
es
los
resulta
que
representa
se
circuito
detal es
del
quien
proporciona
circuito
un
ciclo
di
de
mediante
herra
Este
sntesis
de
permiten
me
el
lgica
equili
mejor
avanzados.
diseos
a
de
final.
buscar
causa
descripcin
elementos
por
integrado
y
la
es
la
herramientas
Las
tanto
analizar,
lgica
transformar
puede
se
flujo
enfoque,
otro
del
transforma
formado
del
en
de
que
Este
proporciona
sntesis
lgica
diseo
esencial
diagrama
por
niveles
de
optimizado
netlist
una
circuito.
sntesis
dibujo)
integrado.
em
es
dispositivo
testbench
un
herramientas
netlist
puede
software
y
mltiples
en
La
este
layout
parte
prestaciones,
3-4
de
un
simulador
de
del
HDLs.
en
fabricacin
buena
y
circuito
La
em
se
correctas.
sean
del
emplearse
Posteriormente,
el
en
consideracin
entre
un
nacional.
fsico
base
en
En
combi
diseo
como
de
HDL.
las
defecto.
teslbench
funciones
construccin
puede
los
de
todas
denominado
que
entradas
disponibilidad
creciente
uso
en
lgica
mientas
la
anteriormente,
del
por
interactivo
El
test).
hardware
comprobando
las
funcionamiento
correcto
cuales
Este
fija
complejo,
de
usualmente
de
La
que
el
los
elaboracin
original.
modo
se
de
y la
valores
o
reglas
Durante
uno
HDL
sus
las
descripcin
cada
hardware
comprobar,
lado
un
por
simulador.
del
verificar
indic
desencadenante
expresada
salida
verificacin
Sntesis
RTL,
generar
de
progra
diseo.
anlisis
lotes)
(banco
coleccin
salidas
sus
el
de
del
emplear
son:
inicializacin
(por
eficiente
una
y analizan
mano,
top-downpara
que
va
describe
de
lenguajes
descripcin
o
modo
hora
esta
La
testbench
se
la
son
ellos.
usuario.
describir
para
denominada
diseo
testbench
de
seo
se
HDLs
especial
el
necesidad
usualmente
los
de
ejecucin.
especificados
en
el
fija
que
los
del
su
valores
simulacin
entradas
incluye
al
la
de
simulacin
para
los
modelo
de
de
simulador
la
este
texto
de
violaciones
final
un
Normalmente,
de
mdulos
resultado
fue
procedimiento
mediante
de
El
ninguno
intermedia
interconexin
una
este
detectar
representacin
representada
es
En
del
simulacin.
los
IEEE.
partes
de
para
diseo
modelo
un
al
HDL
entradas
genera
del
Estas
pasos
la
por
descripcin
Verilog"
lenguajes
similar
una
del
jerarqua
de
descripcin
su
comportamiento.
simulacin
de
que
elimina
brio
el
(DUT).
test
se
es
de
estructura
una
la
comprueba
se
de
un
Automation,
tiempo,
tpico
Los
compilador
un
por
entonces
ejecuta
conjunto
la capacidad
un
sirve
HDL
compilador
modelo
procedimiento
ba
programa
en
estndar
los
finalmente
la
entregado
es
Cmo
del
por
el
por
modelo
plear
descripcin
bajo
aplican
efectan
una
un
seguidos
se
nicamente
cualquiera
de
simulacin.
la
para
desarrollado
del
Design
un
lenguaje
Verilog11.
un
VHDL
existe
concreto,
Durante
en
ambos
abordar
Gateway
Inc.
convirti
se
profesor
anlisis,
conseguir
definido
Systems.
a
HDL
recorre
hasta
aplana
Design
fue
posteriormente,
compaa.
una
que
particulares.
parte
como
convertirse,
para
por
entrada
elaboracin
el
(VHSIC)
inicializacin.
elaboracin,se
esta
desarrollado
como
y semnticas
la
fue
su
del
elaboracin
anlisis,
para
HDL
anlisis
velocidad
introduccin
permitirn
independencia
descripcin
alta
Unidos
antes
productos
VHDL
buen
un
mucho
sus
VHSIC.
Estados
los
estndar
desarrollados
para
para
de
lenguajes
estos
veces
nicas
hardware
posteriormente
pero
breve
una
lenguajes,
caractersticas
Defensa
Cadenee"
Con
una
muy
de
Adems,
propios
de
VerilogH
IEEE.
del
ms
fabricante.
sus
incorporan
de descripcin
lenguaje
Departamento
del
contrato
un
de
y que
significa
COMPUTADORAS
cada
para
disponen
estndar,
lenguajes
DE
nicas
compaas
VHDL
jo
LGICO
alto
nivel
la
descripcin
de
los
necesarios
pasos
HDL
del
circuito
LGICO
DISEO
disear
los
cluyen
de
nes
fan-out
rea
promisos
posible
mente.
permitidos
cidad,
y
lo
de
tanto
por
velocidades,
En
presada
la
xin
ternativo
segundo
se
es
circuito
implementar
la optimizacin
restricciones
niveles.
La
la
nica
una
en
el
que
Usualmente
es
seguida
representacin
el
gran
altas
fabricacin
ms
tambin
ba
puede
se
adicional,
ex
disponibles
lgicos
informacin
ltima
traduccin
es
de
las
los
es
realizan
optimizaciones
tecnolgico
de
ejemplo,
mismas
variables,
que
a
que
deno
primitivas
formato
un
al
ellos.
emplear
puede
si
bloques
procesado
intercone
una
en
Se
Por
ser
materializarse
descripcin
la
de
librera
la
entre
intermedio
mapeado
una
trabajar
puede
de
tomados
optimizacin.
por
de
y velo
rea
potencia
Esta
la
es
puede
lgica
compartida
se
por
esta
intermedio.
funcin
y ser
formato
en
la
propagacin
empleo
tendr
elementos
interconexiones
las
es
formato
misma
vez,
la
sntesis
Usual
optimizaciones.
3-4
tambin
lgica
de
el
obtiene
se
especificadas.
optimizacin
de
proceso
simplificar
para
del
el
en
el
necesite
de
carga.
com
rea.
informacin
los
Figura
no
informacin
grupos
paso
preoplimizacin
partes
Esta
describe
la
memoria
de
y elementos
el
de
rpido
necesita
retardo
integrado.
Ambos,
de
consumo
efectuar
informacin
La
representa
que
El
intermedio.
el
de
Tambin
relativos,
sntesis
que
de
los
del
mediante
no
que
trminos
de
sntesis
de
proceso
velocidad.
circuito
circuito
en
restricciones
las
el
y ser,
sofisticadas,
la
un
Un
tecnologa,
parmetros
netsuslist
como
genricas
tecnolgica.
librera
de
verificar
en
formato
puertas
minada
de
paso
un
de
as
hora
primer
HDL
librera
una
el
en
a
El
de
maximizarse
posible,
restriccio
Las
mximos
es
in
Normalmente,
minimizarse
tiempos
Tambin
herramienta
La
de
Normalmente,
sntesis
de
restriccin.
una
dentro
intentar
forma
costosa.
rea
en
debe
que
circuito.
ms
optimizado
para
circuito.
del
ser
circuito
el
salidas.
sntesis.
la
elctricas
las
en
de
en
restricciones
mxima
carga
lgica
Las
diseo.
optimizacin
intentar
debe
coste
herramientas
forma
usar
para
esencial
el
en
ser
como
en
caminos
que
la
sntesis
de
herramienta
una
del
expresan
del
se
fabricacin
su
algunas
especificar
velocidad
varios
de
permitida
general
directiva
indicar
podr
rata.
rea
una
requisitos
tienen
rea
para
las
mediante
directiva
otra
fijan
nivel
alto
y restricciones
las puertas
de
etapas
mxima
la
largo
general,
impacto
de
lmites
de
flujo
dirigen
indicar
los
de
permisibles
y velocidad
de rea
es
3-4
Diagrama
distintos
los
como
FIGURA
89
COMBINACIONAL
se
detecta
requieran.
para
dos
intentar
de
paso
en
que
varias
funcin
esta
lo
sustituye
un
Lo
slo
siguiente
alcanzar
niveles
y
las
puertas
las
mltiples
AND,
90
FUNDAMENTOS
OR
los
rea
nal
y
existente
cin
se
dad
inversores
los
dichas
aplicar
durante
alcanzar
las
restricciones
las
guir
imposibles,
de
satisfacer.
netlist
que
puertas
las
corresponde
bloques
otros
El
Seccin
la
en
3-6.
empleada
existe,
las
potenciales
las
tar
alcanzarlas.
puertas
del
restricciones
de
Propiedades
IC)
contiene
el
integrado,
desde
el
chip
lados
de
IC
web
Niveles
ia
de
los
de
integracin
ha
los
IC
de
los
aumentado
seccin
trataremos
que
fabricantes.
ICs
bi
objetivo
existe
Adems,
las
breve
una
que
conjunto
un
sobre
funciones
de
discusin
considerarse
la
acerca
hora
de
inten
soporte
El
nmero
de
cientos
la
en
datos
fabrica.
pines
del
superficie
o
los
en
un
ido
considerablemente.
mejorando,
y
oscilar
puede
encapsulados
encapsulado
catalogo
es
el
nmero
Se
acostumbra
formar
Para
las
conexiones
desde
14
fcil
de
esta
referirse
encapsu-
IC
tiene
un
Ca
la
informacin
informacin
contenidas
puertas
sueldan
identificarlo.
y toda
encontrar
los
para
Cada
permite
que
descripcin
circuito
un
se
mayores.
la
con
Normalmente,
chip.
plstico,
que
To
almacenamiento.
de
del
dentro
integrado
chip,
circuito
denominado
elementos
entre
Un
integrados.
cokxjuialmente
lgicas
cermico
de
ha
circuitos
silicio,
un
varios
impreso
hojas
de
puertas
nterconectados
hasta
diversos
de
tecnologa
silicio
las
discutire
que
informacin
la
implementacin
de
esta
de
externos.
unas
de
acerca
sitios
pines
pequeos
publica
necesaria
las
de
caso
piezas.
y realizaremos
deben
que
partir
sobre
identificacin
fabricante
el
(FPGA)
genera
pa
y enrutan
En
campo
una
entrada
lgicos
fsico
tecnologa
propiedades.
propiedades,
compromisos
los
como
estn
ms
En
semiconductor
monta
se
sus
diseo.
sus
electrnicos
hasta
de
nmero
al
construyen
cristal
un
una
disponibles
y de
se
es
chip
ne
puertas
componentes
estos
es
como
fabricarlo.
en
diseo
las
no
almacenamiento,
sirve
elementos
para
del
de
dado,
diseo
un
primitivas
aplicarse
primitivas
las
componentes
dos
la
dentro
lgica
circuito
que
manual
optimizacin
de
salida
los
programables
puertas
similar
la
diseo
digitales
circuitos
(abreviado
Segn
chip
deben
que
de
da
las
son
restricciones
de
suponer
y
Esta
del
puede
disear
elementos
por
colocan
el
arrays
hen-amienta
cada
para
cules
compuesto
si
difciles,
muy
diseo.
tecnolgico
combtnacional.
conse
diseo
de
Usualmente
de
probabili
grandes,
para
diseador
puede
del
optimiza
la
circuitos
son
el
HDL
objetivos
mapeado
fsicamente
que
programar
para
determina
Los
una
el
los
procesos
generando
los
como
espacio
de
ellos,
satisfactorio,
Modificar
la
optimizacin
stas
el
adicio
manera
para
de
que
diseo
un
esquemtico
de lgica
un
fsico
diseo
entre
naria
3-2
programables
mos
de
demostrar
esta
ser,
fases
muchas
alcanzar
para
los
funcionales
de
interconexiones
lgica
resultado
el
herramientas
piezas
la
de
puede
optimizacin
para
HDL.
el
de
evaluar
de
informacin
complejas,
aumentando
La
sntesis
fin
el
la
emplea
se
de
necesitarse
especificadas
de conseguir
fin
partes
se
diseo.
Pueden
restricciones
estas
algunas
Tpicamente,
mente
puertas
tecnolgico
del
Con
tecnolgica.
librera
herramientas
con
mapeado
lento.
la
dichas
Adems,
restricciones
modificar
de
asociados
el
complejo
muy
COMPUTADORAS
procedentes
libreras,
puede
DE
puertas
velocidad
de
parmetros
proceso
alcanzar
cesite
LGICO
por
en
de
un
ra
DISEO
DEL
en
los
los
en
un
encapsulados
nico
LGICO
DISEO
de
como
mediana,
pequea,
de
pequeo
mero
de
puertas
escala
gran
aquellos
diferenciar
para
formados
otros
los
desde
por.
formados
chips
miles
con
decenas
hasta
un
mil ones
de
puertas.
contienen
Integracin
algunas
salidas
de
las
de
numero
100
den
ser
puertas
primitivas
es
son
parecidas
de
escala
sitivos
VLSI
debido
al
desde
VLSI
ahora,
circuitos
tecnologa
plean
en
digitales
integrados
concreta
con
y circuitos
la construccin
la
circuital.
vas
basadas
pue
digital
y el
que
seales.
diseo
estructuras
ejem
dispo
Los
de
computadoras
bajo
comparativamente,
complejas
su,
dispositivos
Algunos
Cl.
por
de
fa
cuya
de
de
Los
basada
y
Galio
Silicio
los
que
es
bajo
cuales
los
la
que
de
consumo
lo
fun
electrnicos
la
solo
em
As,
tecnologa.
debido
(SiGe)
se
que
a
Las
por
disposi
desarrollase
pueden
predomina
potencia.
hacen
propios
sus
nombre
dan
y Silicio-Germanio
(AsGa)
alta
su
densi
alternati
tecnologas
se
emplean
especfi
velocidad.
alta
muy
dispositivos
son
en
su
base
distintos
bsicos
tambin
de
dispone
tecnologa
en
sino
funcin
su
por
3-5
de
de
NAND
puerta
una
7 entradas
de
puertas
con
entradas.
menos
tecnolgicos
diseo
tecnologa
tecnologa
quier
de
de
un
circuito
de
mximo
electrnico
implementacin
que
el
para
de
nmero
una
de
salida
Los
emplee.
son
nmero
el
caractersticas
existen
se
implementacin
Fan-inespecifica
Fan-outespecifica
fan-out
en
como
(Veson
puertas
crear
Cada
complejos.
prestaciones
Implementacin
el
VLSI)
de
densidad
clasifican
se
circuitos
los
CMOS
buenas
FIGURA
Parmetros
slo
circuitales
mas
circuitos
que
digitales
y 5.
contienen
viable.
implementan.
se
de
Arseniuro
para
Captulos
sistemas
procesado
digitales
gran
funciones
programables.
diseadores
los
econmicamente
y estructuras
tecnologa
en
su
a
no
digitales
sus
camente
permitido
que
bsicos
actualmente
dad
los
de
inte
Las
los
dispositivos
a
con
circuitos
circuitos
electrnicos
ciones
mundo
ha
son
dispositivos
bits.
cuatro
en
incluye
para
sistemas
transistores,
los
resultaba
no
de
Los
el
chips
los
de
mil ones
de
los
de
LSI)
LSI
IC.
son
sumas
que
decenas
complejos
Tecnologas
la
hasta
pines
describiremos
y mdulos
pequeas
Scal
e
ryLar ge integracin
miles
Normalmente,
refiere
se
que
y las
el
entradas
del
Normalmente,
ntegrated,
memorias
tamao
MSI)
como
encapsulado.
por
revolucionado
hasta
Scale
puertas
varios
pequeo
tecnologa
bricacin.
bloques
de
han
La
coste.
bsicas
funcionales
(Large
integracin
microprocesadores
son
los
dispositivScal
os e
Las
de
nmero
ntegrated,
encapsulado.
cada
por
el
los
encapsulado.
encapsulado.
del
pines
por
Scale
digitales
procesadores,
alta
est
puertas
funciones
limitado
refiere
se
nico
un
los
(Mdium
100
miles
contener
tivos
escala
realizar
de
10
que
10
de
de
independientes
en
directamente
menor
media
SSI)
(Small
conectan
se
algunos
pequeos
Muy
pueden
plos
escala
puertas
escala
Alta
tre
pequea
puertas
Integracin
aproximadamente
capaces
grados
MSI
digitales
En
gran
de
91
NACIONAL
COMU1
los
diferentes
parmetros
parmetros
y
principales
que
la
segn
caracterizan
cual
siguientes:
entradas
disponibles
cargas
determina
estndar
en
puerta.
una
atacadas
que
por
la
salida
la
salida
de
puede
atacar
puerta.
una
sin
afectar
El
e\ a
92
FUNDAMENTOS
DISEO
DEL
!as
prestaciones
pendiendo
de
Margen
al
de
Coste.
la
La
puerta.
las
de
de
maneras
superpuesto
final
coste
la
se
circuito
del
cambio
un
que
en
seal
una
funcionamiento
de
exista
que
travs
se
de
un
propa
circuito
de
las
puertas
el
tiempo
transcurrido
jado
hasta
que
pasa
valor
de
salida
de
forma
la
de
calor,
de
de
L.
velocidad,
y consumida
la
que
modo
y de
trabajo
la
por
de
capacidad
requisitos
los
de
la
de
nivel
la
salida.
Se
pasa
define
de
de
de
tensin.
que
seal
La
la
de
IN
propagacin
razn
la
por
ENTRADA
P-
SALIDA
FIGURA
Tiempo
.V
de
propagacin
para
un
inversor
de
de
alto
nivel
de
tensin
50%,
del
de
dependiendo
propagacin
como
se
elige
propaga
bajo
camino
las
de
por
prefijado,
el
el
mayor
mximo
seal
la
medio
de
un
pul.
prefi
cuando
ser
pasa
tambin
/pj
que
lograr
intercone
NAND
prefijado,
tiempo
tensin,
Para
tiempo
un
por
seal;
entrada
fundamental
puerta.
de
tambin
El
debe
puerta
una
puerta,
una
una
propagacin
suelen
de
la
el
pasa
tensin,
de
de
tiempo
de
IN
nivel
otro
por
el
definidos.
anteriormente
mues
inversor.
determina
se
tiempo
prefijados
voltaje
la
cmo
un
entrada
nivel
niveles
tecnolgico,
muestra
de
se
mapeado
cmo
de
tensin
desde
OUT
seal
Esto
de
entradas
El
otro
por
del
salida
se
entradas
velocidad
la
se
muestra
propagacin.
otros
la
de
cinco.
de
proceso
3-5
de
3-6
que
mximo
transcurrido
que
H de
cuatro
con
el
Figura
de
usarse
continuacin
nmero
slo
tan
NAND
puertas
pasa
niveles
diseador,
el
a
emplea,
Los
el
para
fan-in.En la Figura
propagacin
ENTRADA
alimentacin
temperatura
relacionadas
OUT
a
tiempo
a
de
fuente
importantes
durante
desde
l egar
hasta
prefijado
se
mnimo
el
la
en
primitivas
parmetros
la
pueden
mide
de
ellos.
alta
La
Mide
de
diversas
que,
circuito.
del
al
propagacin
de
son
las
PROPAGACIN
tres
pos
de
funcin
de
empleando
definen
sicin
salida
contribucin
para
velocidad
La
disipa
se
menor
mapea
DE
/PLH
extrada
en
en
Se
lgicas,
potencia
de
fan-in
puertas
el
externo
la
la
de
puerta.
tiempo
electrnicas
mayor
se
entre
la
mayor
tecnologas
limitado
con
salida
sobre
necesario
de
parmetros
algunos
slo
cin.
de
de
chip.
consideraciones
TIEMPO
ruido
de
voltaje
medida
una
consumida
estos
menudo,
entradas
de
tiempo
considerar
de
Para
de
el
salida
la
Es
debe
todos
FAN-IN
xin
la
del
detal es
puertas
definir
puede
se
indeseados
es
Es
del
ms
mente
nivel
puerta
una
entrada
se
Aunque
estndar
contiene.
disipada.
potencia
disipacin
refrigeracin
est,
carga
circuito.
Potencia
tran
La
cambios
inversamente
dicho
COMPUTADORAS
mximo
propagacin.
desde
de
de
DE
empleada.
el
provoca
la
que
depende
puerta.
Es
no
de
tecnologa
coste
integrado
Tiempo
dicha
Ruido.
El
gue
la
de
entrada,
de
LGICO
familias
bajo
alto
de
nivel
tensin
en
una
tran
de
los
tiem
de
los
dos
LGICO
DISEO
valores
es
desde
propagarse
de
las
los
productos
modelar
retardo
de
excepto
si
nunca
puerta
una
de
favorecer
tra
la
seal
de
de
la
seal,
indica
flanco
que
salida
acabe
al
el
El
flanco
el
d
no
puerta
para
rechazo
el
flanco
para
medir
aproximacin
una
Por
carga
ejemplo,
FIGURA
Ejemplo
existe
flanco
cambiar
en
la
la
entrada
la
en
el
del
rechazo
y el
el
de
de
la
ND.
de
ID.
en
la
el
el
del
usar
puerta
una
ataca
y que
puede
3-7
de
comportamiento
de
retardos
de
transporte
inerciales
antes
d
c
ningn
se
mide
ocu
aparece.
lo
con
Cada
la
en
flanco
flanco
d,
representar
de
antes
ocurre
aparece
el
flanco
estndar.
inversor
determinado
no
produce
no
carga
la
que
ND
b
que
el
ND.
determinado
salida
a
salida
flanco
flanco
flanco
Debido
flanco
aparece
un
aparece
la
en
que
el
despus
no,
es
salida
salida
estado
de
aparece
flanco
Dado
flanco
tiempo
si
segundo
cuestin.
des
denominaremos
determinar
el
con
aparece
que
tambin
onda
onda
entrada
modelada
de
de
de
la
fin
mues
se
en
salida
3-7
el
forma
la
excepcin
retardo,
con
de
un
en
el
fin
el
La
valor
un
Figura
Con
variacin
forma
la
salida
sobre
Ins.
a
inercial,
flanco
despus
durante
ocurre
Como
el
no
de
es
La
tambin
cada
el
que
inercial.
retardos,
tras
ns
retardo,
una
Con
si
al
ignorado
de
flanco
representa
estndar.
rechazo
es
sin
de
onda.
el
rechazo
retardo
onda
observar
para
de
obtuvo
de)
de
rechazo
tiempo
aparece.
Una
carga
de
b
el
contra,
de
se
rechazo
e
los
transporte,
menor
igual.
coloreada
barra
de
propagacin
que
de
Una
de
transporte
de
de
tiempo
veces
va
determinado
un
retardo
tiempo
de
comportamientos
tiempo
caso
forma
retardos:
retardo.
de
muchas
las
tras
de
El
sus
modelo
el
de
al
reflejar.
se
distintos:
intervalo
un
propagacin
los
un
forma
debemos
ID,
tiempo
tiempo
finalizar
Fan-OUT
una
salida
el
el
la
similar
es
en
veces
no
de
la
una
inercial
ambos
retardo
Para
en
producen
sin
muestra
ns.
retardo
se
de
AND
de
determinar
cambio
la
ID.
flanco
de
cada
en
acabe
derecha
Para
que
Por
la
de
entrada
retardo
puerta
idntica
es
modelo
la
dos
en
para
modelos
el
de
negra
transporte
la
rPLH
dos
en
mediante
tiempo
un
lnea
de
plazada
desplazada.
(edge)
de
emplean
En
cambios
entendimiento
salida
pequea
y una
retardo
el
que
modelada
mejor
un
los
de
de
como
se
seal
una
especifican,
inercia!.
cambian
tarda
que
cambios
retardo
de
primero
mayor
AND
salida
de
el
rechazo.
retardo
modelo
valores
de
muestra
rre
El
los
determinado,
de
largo
normalmente
rPHL
simulacin
respuesta
como
propagacin.
que
tiempo
y el
transporte
salida
la
de
puertas
de
tanto
la
durante
ms
tiempo
fabricantes
Los
tpicos
el
encontrar
por
salidas.
las
mximos
las
en
retardo
entradas
valores
Para
riaciones
preocupados
estamos
que
93
COMBINAC.ONAL
entrada
que
cambio.
fan-out
unidades
en
una
carga
el
de
94
FUNDAMENTOS
DISEO
LGICO
estndar.
Si
DEL
igual
1.0
igual
es
carga
6.0
carga
de
cada
ms
familia
de
puerta
determinada,
modo
si
que
transicin,
la
mitidos.
8
fijo
ms
de
OR
de
NAND
de
3 entradas
inversor
frmula
carga
estndar.
el
para
retardo
de
la
la SL
es
el
Despreciando
cargada
las
de
suma
los
puerta
NAND
de
0.07
del
se
per
excitar
podra
de
el
muestra
las
de
tiempo
considere
que
al
estn
cargas
el
modo,
tabla
como
pro
retardo
un
ejemplo.
prximo
fan-out
entradas
4 entradas
las
de
siguientes
puertas,
es
ns
la
por
puerta.
calculado
la
para
NAND
puerta
cuando
est
bien
de
fan-outdeben,
Las
implementar
aadirse
ocupada
varias
con
presenten
que
debern
buffers
el
por
en
de
capaz
cuenta
durante
mayores
que
Puertas
con
debern
grandes
una
de
No
de
calcu
puesto
obstante,
proporcionar
la
buena
una
el
los
fan-out
reemplazarse
del
paso
mapeado
permitidos
mayores
que
varias
por
tec
la
por
el
tecno
mximo
puertas,
salidas.
sus
de
clula
ignorarlo,
debida
difcil
es
fan-in
puertas.
demasiado
a
coste
la
con
retardo
retardo.
tenerse
puertas
retardos
Normalmente,
superficie
el
diseo
del
integrado.
mtodo
un
ns
fraccin
imprudente
de
del
componente
0.129
la
circuito
el
en
ni
LOO)
veces
siendo
cableado
informacin
esta
muchas
An
del
esta
1.00
velocidad,
despreciable.
ignorar
fan-incomo
ciclo
debern
o
de
se
el
del
COSTE
la
ca
mximos
trminos
en
base
a
retardo
(0.80
disposicin
dispone
se
aqu
Tanto
la
alta
es
no
de
no
estimacin,
nolgico
loga
permitido
de
determinado:
excitadas
0.021
de
cableado
depende
pues
ahora
que
De
estndar
cargas
estndar
este
una
en
0.021
el
cableado,
0.07
circuitos
modernos
capacidad
lar.
L.
es
/pj
En
una
tiempo
valores
cargas
De
o
conecta
estndar
estndar
por
de
los
puerta,
puerta.
estndar
carga
cargas
retardo
la
tal
se
y de
denominado
nmero
de
estndar
donde
de
la
puerta
una
cargas
carga
1.00
1.00
de
0.80
de
frmula
4 entradas
de
nmero
un
entradas
de
el
sucede
salida
como
la
puerta
entradas.
sus
excitada,
retardo
NAND
puerta
una
representando
una
sencil a
de
supere
en
de
como
pasar
la
una
modela
lgicos,
sobre
funcin
actualidad
de
se
tiempo,
es
mximo
real
estndar
del
puerta
fan-out
una
carga
Clculo
3-1
salida
cada
por
transicin
propagacin
mediante
retardo
un
carga
de
de
una
salida
puertas
carga
en
este
mayor,
estndar
el
retardos
expresarse
EJEMPLO
cada
los
puede
un
con
1.0
capacidades,
afecta
pagacin
puerta
presentan
que
de
la
tarda
salida
tiempo
fan-out
niveles
cambio,
es
la
una
es
la
en
en
otras
excitar
puede
fan-out
CMOS,
carga
de
los
En
puerta
el
que
la
sobre
la
mximo
fan-out
una
la
entradas
efecto
que
de
sin
las
lgicas.
salida
excitarse
representa
que
tambin
dar,
el
tiene
tiempo
el
en
la
As.
inversores
Puesto
La
carga
pueden
ejemplo,
que
Por
hasta
influye
del
fan-out
el
entonces
puerta
mximo
limitada
CMOS,
familias
otras
sobre
aumenta.
pacitivas
La
de
determinacin
puertas
cableado
inversores,
estos
determinada
una
queda
las
no
de
de
La
Para
al
seis
salida
discusin
capacitiva
cargas
excita
la
fan-out.
lgicas.
carga
las
con
ms,
debida
Esta
menudo
puerta
COMPUTADORAS
Nuestra
familias
integrado
capacidad.
una
una
An
concreta.
las
circuito
un
DE
mximo
lgica
popular
en
estndar.
cargas
denominada
mxima
la
primitiva
primitiva
los
en
en
el
integrados
circuitos
layout
del
circuito.
se
El
calcula
rea
en
del
layout
base
de
LGICO
DISEO
la
clula
clula.
nmero
de
se
Lgica
positiva
toman
de
uno
de
seal
los
Si
que
asignar
el
nivel
determinan
el
valor
de
sea)
Lgica
de
Esta
el
Valor
la
de
grfico
positiva
independientemente
compartiendo
lgica
Sin
embargo,
el
salida,
salida
al
de
de
el
nmero
puerta
un
operacin
dos
Ahora
0
de
estas
niveles
total
de
H.
para
OR.
entradas
a
El
aunque
si
trabajar
no
resultado
es
con
las
filas
la
trabaja
es
el
funcin
la
de
la
tabla
27
las
adems
los
mr
de
desordenadas
misma
la
respecto
La
I
smbolo
El
puertas
de
expresiones
importante
un
a,
las
optimizacin
posible
ahorro
d.
c,
La
e.
las
de
entradas
el
en
reducir
circui
an
ms
niveles.
fsica,
asignando
3-9(e).
Figura
voltios.
un
AND
puertas
diferentes
mltiples
puerta
la
La
3-9(d),
ser
es
de
3-9(b).
Figura
aparece
la
optimizacin
la
quien
verdad
AND.
directamente
no
usuario
de
Figura
BCD
va
el
tanto
asignando
consigue
se
trmino
que
verdad
tabla
y L
la
en
detenemos
la
ser
la
positiva,
operacin
la
exige
el
producto
con
de
de
comunes
14.
L.
voltios
lgica
funciones
esta
negativa
tabla
concretos
trminos
en
de
son
aparece
que
CMOS
puerta
verdad
este
mediante
ejemplo,
en
de
lgicas
puertas
comprendiendo
es
la
se
Para
lgica
en
pues
valores
de
emplean
se
ejemplo,
compartidas,
puertas
con
vamos
funciones.
Si
productos
Por
implementa
que
cuatro
los
reduce
se
las
cuando
siete
entradas.
nivel
negativa
por
tabla
la
de
AND
de
AND
seis
de
y L.
que
puerta
de
el
lgica
puerta
estas
total
AND
la
supone
una
Lgica
catlogo
de
con
de
puertas
nmero
la
OR
puertas
to
de
nmero
cuanto
en
del
corresponde
se
definen
negativa.
3-9(c)
Figura
tabla
Implementar
OR.
la
y cmo
Valor
Consideremos,
fsico
tal
lgico
polaridad
seal
obtenido
ha
se
comportamiento
La
en
positiva
un
3-8
FIGURA
de
o
otro
hablamos
la
sea)
(b)
los
son
puerta
y el
escogera
engaosos,
son
No
bien
ms
Valor
integrados
valores
negativa
sino
negativa
negativas.
lgico
circuitos
de
tabla
de
L.
los
como
verdad
de
lgica
emplear
3-9(a).
un
datos
lgicos
tabla
y
de
hojas
lgica
positiva
posii va
el
cualquier
lgico
lgicos,
lgico,
valores
representar
en
como
Seales
indica
pro
entradas.
de
de
1
un
seal
para
tabla
dicha
rea
esta
nmero
salidas
representa
sistema
positivas
de
lgica,
lgico.
tipo
cada
con
(a)
Figura
al
de
entradas
de
partir
de
LO
valores
de
del
de
proporcional
es
normalizado
entradas
trminos
Los
tensiones
las
niveles
un
decida
interiores
clula
nmero
valor
Un
alto
contrario,
lgico.
la
de
la
valor
obtenida
de
L.
de
elige
el
tanto
que
asociados
binarias
VaJor
Las
de
al
el
la
interconexiones
las
rea
proporcional
seales
se
Por
tener
seal
de
genes
3-8.
el
pueden
una
de
el
entonces
valores:
diferentes
maneras
representar
para
seales
las
posibles
Figura
positiva.
lgica
en
bajo
la
en
sistema
al
cableado,
layout.
precisa
un
ms
las
dos
dos
muestra
al
usualmente
de
coste
transiciones,
entre
Existen
lgico.
se
del
transistores
y negativa
las
Excluyendo
los
debida
total
estimacin
porciona
rea
contiene,
que
rea
el
conoce
una
de
tamao
el
transistores
Si
clula.
al
proporcional
Despreciando
es
dicha
95
COMB1NACIONAL
Esta
tabla
su
ordenacin
un
1 para
L
la
representa
habitual.
96
DISEO
DEL
FUNDAMENTOS
LGICO
x-
Y-
Tabla
(a)
de
H
con
verdad
(b)
Y-
1
verdad
3-9(f)
Figura
pequeos
dad.
Siempre
de
que
dicha
que
cionar
seal
lgica
FIGURA
tanto
conversin
La
de
0 y 0 por
por
de
la
operacin
de
la
funcin
entradas
I tanto
de
y
uno
ridad
de
negativa
las
y
entradas
de
de
Un
propagacin.
incluyendo
una
puerta
la
componente
puerta.
dual
incluir
del
todas
circuito
de
las
fsica
OR
lgica
en
intercambia
que
de 0 y 1 forma
polaridad
operaciones
grficos)
los
las
que
libro
parte
el
produce
en
este
lgica
en
salida,
una
de
cuenta
En
en
conversin
cambio
polaridad
darse
trabajan
puertas
intercambio
de
indicadores
operacin
el
tringulos
polari
significar
fun
puede
negativa.
Los
puerta
smbolos
sus
OR.
puerta
una
todas
cambiado.
han
de
con
adems
los
es
el
(y
son
misma
operacin
indicadores
y debe
las
que
dada,
OR
los
como
una
manera,
la
operaciones
la
viceversa
esta
puerta
entrada
una
modo,
o
esta
de
salidas
una
de
AND
las
(y
y viceversa.
smbolos
visto
fan-out
con
existe
que
mayor
un
fan-out
debida
relacin
de
a
16.00
las
tiempo
de
grficos
pola
lgica
de
emplearemos
positiva.
estndar
de
fan-out
propagacin.
estndar.
cargas
cargas
el
entre
el
aumenta
El
atacadas,
puerta
una
Por
retardo
de
los
ejemplo,
a
es
un
travs
0.406
de
ns.
sus
An
definiciones
no
dual
todas
diseo
hemos
anterioridad,
tiene
salidas
dual,
De
negativa,
que
Compromisos
Con
de
asumiremos
Dado
funcin
en
lgica
con
salidas.
funcin
olvidarse
trabaje
se
la
convertidas
debe
no
la
de
las
en
negativa.
lgica
positiva
en
positiva
y
en
la
por
obtiene
grficos)
cuando
de
polaridad
este
como
implementada
smbolos
ms,
negativa
obtencin
salidas
en
negativa
en
De
lgica
entradas
en
negativa
negativa
como
de
AND
lgica
lgica
en
indicador
puerta
una
positiva
lgica
entradas
las
un
en
supone
como
de
grfico
en
OR
lgica
en
3-9
smbolo
aparezca
se
positiva
Puerta
(f)
verdad
negativa
en
tanto
aparecen
que
lgica
en
Tabla
el
muestra
AND
Puerta
(d)
positiva
lgica
Demostracin
La
diagramas
bloques
=D-
de
de
Puerta
de
en
Puerta
CMOS
y L
(c)Taba
te)
COMPUTADORAS
DE
esta
Para
tiempos
circuito
puerta,
reducir
LGICO
DISEO
retardo,
este
tan
salida
reduccin
buffer
dicho
ms
el
miento,
hacerse
pueden
implementacin
de
Continuando
fuese
lo
optarse
que
el
la
restriccin
la
puerta
que,
ta
Finalmente,
que
ninguna
verifique
Entonces
seo
este
el
que
el buffer
ms
Tiempo
de
Nmero
mximo
nmero
de
Mnimo
nmero
de
diseo
un
diagrama
1.
satisfactoria.
si
de
de
como
caso,
suponga
Dado
diseo
el
para
la
en
el
encontrar
un
nuevo
impuestas
de
modo
puer
diseo.
di
que
circuitos:
los
en
la
con
2.5.
sea
satisfagan
se
es,
restriccin
circuito
elegirse
sola
lo
no
disponer
la
tal
el
para
habituales
entradas
de
En
Debemos
relajar
puerta
bien,
existe
limitaciones
las
restricciones
de
rea
deber
es
la
Alternativamente,
restricciones
ambas
bien,
unidades
de
retardo
cargas
estndar
cargas
estndar
circuito
un
para
salidas.
rea.
tener,
que
presenta
que
el
determinado
no
de
restricciones
tanto
y minimizar
el
el
circuito
en
retardo
poder
de
como
el
todas
estas
coste,
se
restricciones.
Por
fijar
podra
una
res
restricciones
de
resto
entradas.
sus
atacar.
especifican
se
respetando
coste,
circuito
debe
diseo
de
El
la
para
disipada.
Normalmente,
Ciclo
compromi
debemos
ns.
buffer.
el
condicin,
espera
mximo
de
potencia
lugar
en
emplear
Si
que
0.35
sea
de
que
anteriores
cumpla.
algunas
propagacin
Mximo
en
Estos
Ahora
ahora
unidades
esta
se
que
las
presentan
Mxima
de
de
satisface
las
triccin
Mientras
decisin
esta
aadir
mximo
restricciones
ejemplo,
requisito,
deberamos
de
se
rendi
coste/prestaciones
coste.
menor
tomar
salida
entrada
de
no
circuitos
continuacin
circuito.
mximo
suponga
dos
el
ms
y
diseador.
elecciones.
dos
su
por
poder
Supongamos
Para
el
nmero
ambas
elegida
ser
disear
solucin
los
de
alguno
cubre
es
G
coste
enfoque
el
una
puerta
sistema.
un
en
tiene
diseador
buffer.
el
propagacin
se
no
sola.
debera
ms
puerta
para
de
sola
de
tambin
la
entre
compromiso
diseo
del
sistema
el
ejemplo,
rpida,
tiempo
puerta
mismo
restricciones
ms
que
el
la
sencil os,
el
consiguiendo
mientras
el
retardo
El
funciones.
suficientemente
por
enfrentarse
conec
se
buffer.
ns,
compromiso
debe
dentro
0.323
2.00
el
que
al
ataca
slo
de
estndar
cargas
slo
de
es
circuitos
del
especificacin
sus
con
debe
o
la
dos
elevados
mas
puerta
muestran
los
16.00
coste
un
slo
tan
mucho
en
tiene
circuitos
compromisos
los
empleado
influir
sos
una
de
dos
las
buffer
el
Estos
puerta
de la
salida
puerta
puerta
3.00.
niveles
La
la
la
de
la
de
20%.
han
se
salida
Ahora,
serie
de
habitual
ms
ejemplo
puede
del
coste
un
la
buffer.
en
de
tiene
este
buffer
un
de
combinacin
esta
para
aade
se
la
97
NACIONAL
COMBI
de
combinacional
circuito
un
lgico
netlist
Especificacin:
comienza
describe
que
escribe
se
al
la
la
con
El
circuito.
especificacin
del
descripcin
problema
los
implica
proceso
del
circuito
las
ecuaciones
en
el
termina
en
siguientes
de
caso
pasos:
sta
que
no
exista.
2.
Formulacin:
3.
un
AND.
tas
4.
5.
aplica
se
diagrama
lgico
OR
tecnolgico:
empleando
Verificacin:
se
tabla
de
verdad
entradas
entre
netlist
Mapeado
o
la
necesarias
Optimizacin:
ne
localiza
se
relaciones
optimizacin
una
se
netlist
un
genera
booleanas
definen
que
las
salidas.
dos
para
niveles
el
circuito
niveles.
mltiples
resultante,
Se
base
de
inversores.
transforma
se
la
verifica
tecnologa
el
el
de
correcto
diagrama
implementacin
funcionamiento
lgico
netlist
en
disponible.
del
diseo
final.
un
nuevo
diagrama
obtie
puer
98
FUNDAMENTOS
La
especificacin
y debe
traduce
incluir
de
el
ra.
Para
de
optimizacin.
las
puertas
cuito
emplear,
obtener
como
es
paso
distintas
entre
que
l egar
El
resto
del
de
seccin
secciones
la
exceso-3
necesarias
mentos.
El
circuito
con
ejemplo
tercer
nmero
un
3-2
EJEMPLO
al
de
salida.
son
optimizacin
El
compar
el
mapeado
restricciones.
las
Es
varias
tecnolgico
mapeado
En
ejemplos.
especificacin,
tres
implementacin
de
A,
como
la
cdigo
BCD
de
variables
la
se
significativo
sin
entrada
los
lo
que
que
formulacin
dos
ltimos
pasos
entrada
representa
f, C, D.
W,
por
un
salidas
de
cdigo
BCD
conversor
cdigo
luz
de
igualdad
entra
las
y por
combinacional
traduce
de
Las
otro.
circuito
es
denomi
circuitos
cdigo,
El
emisores
de
de
binario
conversor
de
(LED)
4 bits
siete
las
seg
representa
que
un
3.
Por
8.
es
1000.
de
la
la
binaria
combinacin
exceso-3
el
para
corres
decimal
dgito
tiene
exceso-3
cdigo
propiedades
es
muy
decimal.
resta
se
que
exceso-3
dgito
Cada
El
bits
cuatro
es
cdigo
el
ejemplo,
que
exceso-3
decimal
dgito
un
para
por
nombran,
comenzando
bits
cuatro
son
que
el
por
nombran,
se
bit
ms
del
ms
la
palabra
al
X, Y, Z.
exceso-3
cdigo
en
que
las
cdigo
el primer
cdigo.
ejemplo
un
BCD
cdigo
de
conversor
clase
una
para
de
entradas.
implementacin
palabra
ms
con
de
un
ms
como
de
5 +
BCD
dgito
son
bits
exccso-3
cdigo
cara
ejemplos
bits
de
binaria
Formulacin:
variables
de
diseo:
informacin
de
decimal
dgito
combinacin
significativo,
cuatro
travs
elemental,
cada
satisfacer
y
del
pasos
primeros
que
Diseo
el
interesantes
en
primeros
tecnologas
traducen
elevado
ESPECIFIACIN:
pondiente
dos
de
transformacin
seales
menos
diseo
especificadas
al segundo
correspondiente
a
otro.
E! primer
de un
cdigo
decimales.
El otro
para
dgitos
de
diodos
un
exci
t
a
r
dispiay
para
es
el diseo
de un comparador
combinacin
cdigo
los
cdigo,
combinaciones
son
la
genera
Cada
las
de
de
circuito
realiza
la
del
proceso
de
es
objetivo
para
comunes
la
mapeado
optimizacin
un
trminos
que
coste
aparte.
del
BCD
procesos
restricciones.
tres
analizaremos
conversares
siete
los
especificaciones
Las
nados
el
muestra
Luego,
optimizacin.
los
la
sofisticadas,
cir
el
que
de
etapa
una
estndar
de
del
travs
la
de
satisfacer
probabilidad
de
optimizacin
la
hasta
mtodo
coste
ya
final
por
forma
el
elegir
seal
una
se
optimizacin
algebrai
computado
en
complicado
conocen
en
ms
de
resultado
en
niveles
mejorar
dichas
captulo
se
el
comienza
mltiples
repetir
realizaremos
no
cundo
herramientas
para
alcanzar
fan-out
La
permiten
especificaciones:
que
ta
verbales
basados
bastante
es
simplificadas
Con
necesario
a
de
saber
booleanas
interactuar
sea
para
veces
se
salidas.
pueden
tecnolgico
posible
das
casos,
Esto
puerta.
optimizacin
la
expresiones
una
optimizacin
simplificacin
especficos
las
siguientes
permisible
como
de
trata
se
de
propagacin
cada
formulacin
La
especificaciones
expresiones.
la manipulacin
programas
criterios
considerar
de
de
verdad
mtodos,
de
ha
difcil
es
muchos
los
existen
lmites
los
consecuencia,
En
siguiente
en
retardos
sus
En
satisfactorio.
da
Karnaugh
particular
diseo
prctico
mximo
tiempo
en
el fan-out
en
Un
puertas,
tidos
de
aplicacin
tecnolgico.
tal
Mapas
limitaciones
las
de
de
cada
de
y variados
HDL
en
salidas.
y
las
que
tablas
numerosos
descripcin
una
Normalmente,
optimizado.
importante
formulan
se
mediante
entradas
las
ser
Es
texto
ser
para
pueda
que
cuando
cabo
puede
y nombres
formato
un
booleanas.
correctamente
l evarse
formas,
muchas
expresiones
COMPUTADORAS
DE
smbolos
especificacin
Mtodo
adoptar
a
verdad
interpreten
puede
ca,
puede
respectivos
los
la
blas
LGICO
DISEO
DEL
aadirle
el
salidas
se
BCD
pueden
se
binario
obtiene
(3).
0011
muestra
en
adoptar
la
muy
La
Tabla
16
combinaciones
3-1.
fcilmente
tabla
de
Observe
verdad
de
partir
que
cmo,
posibles
de
relaciona
las
pesar
las
bits,
que
slo
se
LGICO
DISEO
TABLA
3-1
Tabla
de
verdad
el
para
Dgito
ya
ello,
Por
que
salidas
han
se
pas
ductos
tabla
de
tiene
verdad.
las
tanto,
para
Cada
de
salida
los
tabla
la
mini
trminos
15.
de
sumas
El
con
diagrama
expresiones
las
ahora
puertas,
gundo
paso
cuito
la
los
de
(incluidos
salidas
la
en
Por
tanto,
Esta
manipulacin
de
X,
do
permite
y reduce
a
partir
el
de
que
total
nmero
se
obtiene
el
la
puerta
de
entradas
diagrama
el
para
variable
del
debajo
de
tener
listan
se
salida
ls
en
los
del
10
en
forma
al
de
partir
nmero
total
de
las
entradas
multinivel
como
se
de
optimizacin
una
de
las
la
salida.
optimizacin
niveles
pro
circuito
desde
directamente
muestra
ma
de
sumas
debe
de
el
Kar-
Los
salidas
optimizadas
poder
de
Mapas
indiferentes,
reducir
un
cir
puertas:
D
+
BCD
Y =CD
las
directamente
obtenerse
tres
las
hay
una
emplean
C
mues
producirn.
salida.
de
que
cada
siguiente
los
de
de
obtienen
funciones
puede
Para
se
asignamos
como
mapa
minitrminos
de
manipulacin
T}
no
se
binarios
columna
seis
Las
mapas.
se
1111,
nunca
que
salidas
se
realizaremos
que
funciones
las
mapas
Kamaugh
inversores),
La
hasta
una
la
AND-OR
niveles
optimizacin
mltiples
con
los
ejemplo,
mapas.
de
I
0
usaremos
de
Los
los
1010
cuatro
representa
en
8 y 9.
7.
Mapa
deducidas
26
de
del
dos
en
1
Por
todos
las
mapas
minitrminos.
en
debajo
lgico
booleanas
una
productos
cuatro
5, 6.
dichos
de
booleanas
verdad.
4 variables,
de
inicia!
Los
de
marcados
tos
entradas.
cuatro
de
funcin
una
1
0
valores
qu
1
0
indiferencias.
como
de
de
uno
importa
no
asumir
podemos
entrada,
optimizacin
expresiones
obtener
correspondientes
estn
cdigo
trata
la
desde
BCD.
trataremos
se
que
para
combinaciones,
seis
en
de
3-10
1 para
Las
significado
Figura
de
cuadros
de
funcin
columnas
W
8
9
construido
una
simplificadas.
como
y por
la
puesto
de
combinaciones
Optimizacin:
estas
exceso-3.
naugh
Salidas
exceso-3
tienen
para
cdigo
la
en
no
de
10
convertidor
BCD
A
tran
del
ejemplo
Entradas
decimal
muestran
99
COMBINACIONAL
A
=
BC
BTt
BT{
BCD
BC
BD
CD
1)
que
genera
a
lgico
22.
sea
Este
de
resultado
la
Figura
compartida
optimizado
3-11.
por
se
la
considera
lgica
de
adecua
100
FUNDAMENTOS
DISEO
DEL
CD
DE
COMPUTADORAS
CD
00
LGICO
01
11
10
01
00
AB\AlC
00
10
00
11
1
B
B
V
l>
D
W
vCD
X
Af\ q\
BC
BD
C
00
01
11
BC
BD
sCD
10
BCD
00
AB XU\
01
00
00
01
01
11
10
10
I
B
1)
10
CD
FIGURA
Mapas
D_
CD
3-10
para
el
convertidor
Je
BCD
exceso
r>
O
i>-
cD-
FIGURA
3-11
Diagrama
lgico
del
convertidor
de
BCD
exceso
DISEO
3-3
EJEMPLO
Diseo
ESPECIFICACIN:
decodificador
un
los
despertadores,
como
consumo,
formado
displayest
una
seal
digital.
un
dgito
acepta
mal
en
el display.
to
correspondiente
numricas
elegidas
del
decodificador
siete
de
Un
decimal
en
menudo
emplean
siete-segmentos
hasta
de
Designacin
(b)
segmentos
la
la
de
b,
un
c,
y g.
tabla
verdad
de
cada
BCD
lo
lgico
verdad
de
seales
combinaciones
binarias
TABLA
Las
la
en
para
de
desde
de
En
1010
de
nmeros
combinacional
en
el
decimal
I
3.
lgico
las
hasta
de
trabajan
estos
1111.
siete
la
salidas
tienen
no
los
con
ilumina
seal
una
el
en
visualiza
se
que
en
3-2.
Tabla
la
en
apropiados
segmentos
segmentos
decodificador
del
BCD
el
segmento
1
1
1
1
0
1
0
1
entradas
BCD.
en
segmentos
e
1
0
a,
que
se
invenir.
deben
7 segmentos
Por
contraria
se
la
display.
segmentos
manera
significacin
Decodificador
BCD
dems
display
ilustra
se
los
un
que
las
El
BCD
segmentos.
ilumina
al
displays
lgico.
verdad
Entradas
segmen
representaciones
3-12(b).
Figura
el dgito
3-2
Tabla
Todas
el
7 segmentos
circuito
BCD
supone
Algunos
apaga.
seleccionan
muestran
que
deci
dgito
3-12
FIGURA
del
dgito
corresponde
0011
de
mediante
iluminan
seis
La
tabla
3-12(b).
Figura
cdigo
el
ejemplo,
el
3-12(a).
se
Representacin
Display
FORMULACIN:
combinacional
g)
c,
dgito
mediante
iluminarse
visualizar
para
Figura
Cada
(LEDs).
circuito
un
de
03S3HS518S
vista
luz
entradas.
los
(a)
es
la
cuatro
puede
decimales
dgitos
controlar
para
g,
de
necesarias
muestra
tiene
la
emisores
electrnica
de
productos
segmento
b,
como
los
representar
Cada
salidas
las
y genera
del
decodificador
display.tayl
muchos
siete-segmentos
101
COMBINACIONAL
segmentos
diodos
LED.
BCD
BCD
siete
a
en
segmentos
salidas
para
la
encontrados
el
en
de
displaysdigitales
siete
siete
Las
BCD
salidas,
por
decodificador
BCD
LGICO
Las
En
el
102
anterior,
ejemplo
para
estas
mos
usar
LGICO
diseo
los
as
del
plejidad
hasta
COMPUTADORAS
las
usadas.
no
enfoque
todos
apagar
evitando
DE
reducir
para
siempre
segmentos
cualquier
visuaiizacin
convertidor.
Esta
Siempre
complejidad
la
si
eleccin
informacin
la
partir
los
de
zacin
de
ciones
resulta
cuales
estos
mapas
las
en
la
de
obtienen
se
las
deja
se
BD
de
al
cuanto
la
niveles
total
AND
cuatro
con
puertas
binario.
com
minitrminos
desde
BCD
CD
+ b ABC
bits
para
el nmero
otro
general,
ticos
dos
de
primos
las
de
una
de
manera
ms
mltiples
se
para
obtienen
Los
todas
las
aplicando
implicantes
posibles
puertas
bits.
localizar
de
los
de
estos
El
diseador
forma
se
operador
de
AND
cada
el
funciones
trminos
comunes
funciones
posible
el
nmero
dos
slo
convierte
captulo.
de
Los
no
suficientemente
comunes.
para
cada
de
subconjunto
un
normal
est
pueden
simplificacin
cdigo
un
que
salida.
de
los
de
mayora
combinacional
trminos
no
ya
buscando
ser
generen
la
decimal,
prximo
de
comunes
las
puertas
de
ms
an
dgito
cdigo
circuito
un
trminos
definen
las
circuito
decodificador
en
procedimiento
un
salida
un
palabra
debe
que
empleando
primos
el
en
La
e.
de
reducir
sali
de
d y
c,
OR.
ahorro
entradas
en
de
en
las
se
las
7 puertas
por
de
mostrarn
de
comunes
niveles.
reducirse
puede
BC
a,
optimizacin
posible
partir
La
expresiones
importante
un
aparece
convertidor
un
se
diferentes
CD
AND
decodificador
a
que
las
mltiples
denominado
combinaciones
un
fun
siete
ser
no
a
siete
puertas
BCD
la
que
de
27
directamente
decodifica.
cdigo
de
trmino
va
trata
consigue
se
detenemos
de
circuitos
el
es
de
mapas
formal
las
simplificar
BC
adems
funcin
Algunos
los
reali
La
BCD
exige
ejemplo,
producto
individuales.
clulas
Kamaugh
salida.
CD
comunes
14,
esta
ayudar
mapas.
funciones
salidas.
tambin
ms
funciones
productos
trminos
pueden
o
las
combinar
zarse
total
empleando
entre
ABC
porque
los
salida
de
segmentos
tipo
ABC
comprendiendo
la optimizacin
un
se
en
BCD
ABC
los
integrados
4
de
verdaderamente,
de
de
reduce
siete
este
de
Mapas
funciones
manera
Por
mediante
es
circuitos
decimal
funciones
mos
la
ABC
siete
de
se
Para
no
embargo,
salidas
CD
compartidas,
reservada
tiples
BCD
entradas.
BCD
Sin
En
implementa
que
si
de
mente
CD
funciones.
estas
fabricantes
cdigo
seis
de
decodificador
El
ABC
AND
total
entradas
de
estas
puertas
nmero
puerta
de
CD
independientemente
compartiendo
nmero
el
los
las
de
posible
BCD
OR
usada,
no
booleanas:
c-
traslada
se
Una
Implcmentar
Sin
embargo,
verdad
optimizaciones
funciones
=
de
tabla
primeras
ejercicio.
como
siguientes
a
de
asignando
entradas
los
todos
es
segura
aumentando
pero
podra
ms
las
en
entradas,
estas
sentido
produzcan,
se
eleccin
mis
lo
sin
15.
OPTIMIZACIN:
da.
Una
combinacin
una
ocurren
consigue
se
no
convertidor.
produzca
se
que
hacemos
arbitrarias
combinaciones
del
espuria
Si
visualizaciones
estas
que
indiferentes.
estados
asignamos
algunas
probablemente,
producir,
combinaciones
este
combinaciones
estas
el
aqu
mo
10
DISEO
DEL
FUNDAMENTOS
mapas
salida.
implicantes
implicantes
ingenioso
Esto
puede
para
reali
ser
funciones
de
individual
sino
implicantes
Estos
no
las
idn
de
funcin
ml
de
vaco
de
pri
las
funcio-
LGICO
DISEO
de
nes
salida
plementa
sntesis
localizando
los
lgica
EJEMPLO
sido
ha
ESPECIFICACIN:
A
se
las
de
compone
B tiene
vector
del
A(3),
bits.
de
igualdad
bit.
sin
es
A(3:0)
ocho
entradas,
de
3-3.
Ejemplo
por
B
bit
ms
A.
La
salida
vector
El
significativo.
circuito
del
y 0 si
iguales
son
El
y B(3:0).
el
A(3)
I si
igual
del
vectores:
siendo
a
im-
se
herramientas
4-hit
de
dos
las
ecuaciones
reemplazar
que
procedimiento
de
lgica
las
A(0),
ms
salida
La
Este
resultado.
en
A{1)
A(2),
similar
nico
un
para
consisten
circuito
cada
simplificacin
obtener
comparador
un
definicin
de
empleado
salidas
cuatro
una
variable
una
de
de
programas
mtodo
el
Diseo
3-4
los
en
de
primos
implicantes
formas
distintas
de
103
COMBINACIONAL
es
son
distintos.
FORMULACIN:
de
las
puesto
verdad
la
para
desde
contienen
OPTIMIZACIN:
usando
de
B,
Para
el
Este
circuito
bit
de
se
las
posicin
puede
valores
que
problema
salidas
salida
E
cuyo
reutilizacin
diagrama
esquemtico
podemos
se
utilizar
muestra
cuatro
FIGURA
3-13
Diagrama
jerrquico
ecuacin
,B,
de
copias
de
un
iguales.
Si.
para
de
lo
este
comparador
bit
de
posiciones
0.
circuito
correspondiente
I bit
B, y ,
circuito
un
E.
obtener
para
=
bits
de
un
el
con
de
si
de
una
contrario.
comparadores
=
tabla
una
cada
en
rpidamente
desarrollar
circuitos
emplear
bits
los
comparadores
circuito
Figura
la
en
de
cada
dichos
del
la
inviable
valores
I;
comparar
circuitos
de
mediante
describir
ser
para
cuatro
obtenidas
la
deben
resulta
entonces
debe
en
i,definimos
intuicin
la
se
los
iguales
sean
y de
binarios,
usamos
el
combine
que
de
0,
mismos
Puesto
jerarqua.
que
circuito,
este
descompondremos
adicional
tiene
3 hasta
los
en
multinivel
bit
Para
relativas,
posiciones
iguales.
circuito
este
que
formulacin.
1 si
B.
de
AB
3-13(a).
Mediante
circuito,
una
de
igualdad
el
cada
por
de
hits
de
empleo
uno
de
jerarqua
los
bits
104
FUNDAMENTOS
DISEO
DEL
B.
salida
La
LGICtO
valdr
1 slo
si
DE
COMPUTADORAS
los
todos
(,
liene
que
de
el
dos
diagrama
El
la
si
de
la
mediante
la
en
circuito
Figura
completo
describe
Los
3-13(b).
se
dos
dados
circuitos
circuitos
son
mediante
jerrquicamente
el
ptimos
diagrama
tecnolgico
Hay
chip
filosofas
tres
bsicas
el
espera
vender
Una
en
el
en
usadas
que
La
de
arrays
desde
1000
del
al
bido
los
resultados
la
Para
las
diversas
las
tecnologas
dada
de
ra
gico
tentes
(I)
en
tecnolgico
mapeado
o,
hacia
de
puertas
habitualmente
la
coste
optimizacin
de mapeado
goritmos
tadora
bargo
nos
slo
son
proporcionarn
y
del
tipo,
est
Por
para
visin
de
una
de
dichas
cmo
de
particu
el
en
De
puertas.
compartir
para
de
coste
menor
tecnologa
de
libreras
de
y (2) puertas
determinadas
de
del
los
transformarse
En
clulas
de
circuitos
ms
un
por
sencil os.
diseo
que
dise
enfocan
se
de
asistido
El
tipos.
slo
diseo
esta
consis
rudimentarias
de
libre
tecnol
mltiples
espacio
procedimientos
versiones
herramientas
en
Una
mapeado
tecnolgico.
mapeado
para
proporcionar
es.
el
para
estas
diseador.
el
imple-
base
en
esto
base
una
de
disear
por
median
construye
se
una
clulas,
son
puede
las
mtodo
poder
empleada
ser
nuestros
manual
pa
Estos
adicionales
capacidad
circuito
de
NAND,
las
fin
el
pasos
el
espe
final.
lgica
de
en
fin
procesos
en
la
es
el
el
simplicidad
diseo
Muchos
de
de
programables.
dimensiones
estos
empleados
su
aplicacin
tecnolgico
una
ms.
el
que
funcin
serie
matriz
conteniendo
matrices
Con
disponibles
puertas
unas
la
los
En
Esta
interconexiones.
este
procedimiento
tecnolgico
mapeado
hacia
An
apropiados
el
como
prestaciones.
coste.
Dependiendo
concreta
Con
pueda
proporciona
que
de
enfocarse
puede
diseo
integracin
silicio.
necesita
estndar,
cada
librera
procesos
nico
un
comunes
clulas.
clula
cada
la
los
son
no
caracterizadas
Asociada
interconexin
y clulas
de clulas
de
arrays
una
la
implementacin
de
iguales.
econmicos.
diferentes,
diseos
puertas
puertas
de
necesitan
fabricacin
caracterizar
de
consideraremos
el
(gate
en
esas
resultan
se
coleccin
necesario
es
se
posiblemente
de
puertas
puertas
enrulan
distintos,
librera
convenientemente
circuitos.
de
seccin,
La
detal ada
clulas
de
clulas.
prediseadas
fabricadas
IC
de
independientes
determinar
de
denomina
clulas,
especificacin
una
de
arrays
nico
un
se
varios
entre
de
forma
de
puertas
array
como
para
de
tecnologas
se
muy
que
estndar
densidad
arrays
contiene
un
concreto
pasos
pasos
partes
de
uso
en
comunes
diseo
un
los
clulas
anterioridad
menor
entero
de
puertas
sirven
de
estos
de
mentacin
libreras
mayora
el
es
proceso
densidad
alta
muy
con
con
estas
de
empleo
diseos
que
interconexin
la
El
son
puertas
de
entre
posible
es
puertas.
el
es
rectangular
el chip
integrar
que
numerosos
fabricacin
que
modo
fabricacin
de
que
y de
realizadas
proporciona
VLSI
las
en
este
disea
se
Puesto
diseo
el
es
intermedio,
diseo
interconectan
array
de
proceso
de
ella
sido
de
matriz
emplee,
usados
ser
un
emplea
de
diseo
ful -custom.
al
veces,
con
han
interconexin
coste
diseo
una
de
se
proceso
pasos,
larizar
La
el
que
se
que
mil ones
el
layout.
rpidos
ICs
para
diseo
del
de
de
cmo
cifique
de
previos.
puertas
cientos
repite
tecnologa
sos
partes
diseos
se
pequeos
justificarse
relacionada
muchas
metodologa,
prestaciones
tercera
aproximacin
menores
del
cantidades.
Esta
IC.
En
VLSI.
circuitos
ms
puede
grandes
muy
estrechamente
otros
en
del
customslo
diseo
tcnica
cell),
disear
para
los
niveles
hasta
completamente,
costoso
te
describirse
puede
3-13(c).
Mapeado
la
dado
niveles.
Figura
se
Esio
ecuacin;
guiente
3-4
0.
valen
E,
los
compu
Sin
emplea
al
em
LGICO
DISEO
puertas
AND.
clulas
soportadas
OR
puertas
la
tecnologa
de
las
las
clulas
por
Especificaciones
de
especificacin
Las
est
estndar
las
inversores
formada
de
efectivos
ms
diseos
en
COMBINACION
empleando
coste,
en
105
AL
de
tipos
disponible.
implementacin
clulas
empleadas
varios
por
basados
diseos
los
en
Estos
componentes.
de
arrays
en
componentes
puertas
clu
tpicamente
son
si
los
guientes:
1.
Un
2.
Una
3.
esquemtico
especificacin
de
una
La
carga
4.
la
pequea,
5.
Una
6.
Uno
las
herramientas
cada
la
el
que
de
ms
plantil as
de
la
ms
modelos
HDL
la
de
clula.
menudo
normalizada
al
respecto
rea
mnimo.
inversor
unidades
carga
estndar,
salida
(si
de
clula
la
incluyendo
salida)
funcin
clula,
cada
que
de
entrada
la
excita.
la
entrada
la
la
del
rea
en
salida
la
desde
a
que
expresada
presenta
entrada
de
ocupa
como
entrada,
de
Retardos
rea
del
clula
clula
lgico
diagrama
clula
cada
es
existe
que
camino
un
conectadas
estndar
cargas
la
durante
empleadas
sern
que
las
de
efecto
el
desde
la
en
del
ejecucin
salida.
mapeado
tecnolgico.
Si
empleadas
las
de
especificacin
7.
El
8.
Un
layout
layout
de
de
proceso
de
realizar
muestra
la
situacin
el
automticamente,
layout
la
entonces
clula.
la
que
alimentacin
cinco
clulas
capaces
incluir:
masa
para
listados
se
las
de
la
as
y salidas,
entradas
Este
clula.
layout
las
como
el
durante
emplear
se
interconexin.
primeros
de
ca
de
completo
simplificado
conexiones
Los
son
tambin
clulas
clula.
la
de
componentes
la
en
sub-seccin.
prxima
incluido
han
de
Algunos
sencil a
una
en
librera
componentes
estos
tecnolgi
discuten
se
ms
con
detal e.
Libreras
Para
tecnologa
una
librera
es
puertas
AND.
empica
clulas
ca
La
el
circuito
es
lar
emplear
por
retardo
rea
en
circuito
que
3-3
Una
consiste
otro
en
negada
salida
con
libreras.
inicialmente
describe
se
ms
una
tecnolgico,
mapeado
la Tabla
que
denominada
la
de
entrada
igual
tpico
un
para
desde
las
La
librera
con
fun-in
en
solamente
que
una
columna
las
carga
inversor.
estndar
todas.
La
entradas
Una
tecnolgi
4.0
hasta
la
el
En
quinta
a
valor
cual,
caso
de
salidas
la
este
en
da
para
es
caso,
una
cada
de
tpica
carga
est
carga
de
clulas
las
columna
las
la
de
sencil a
clula.
clula
el
sencil a
manera
proporciona
El
excita.
la
para
contiene
columna
tercera
mnimo.
siguiente
puerta
descriptivo
nombre
un
clula.
la
inversor
del
La
la
contiene
de
rea.
su
prcticamente
el
organizan
Un
lgicas
puertas
tabla
la
esquemtico
al
presentan
cantidad
una
se
el
En
contiene
de
columna
respecto
es
clulas.
AOI.
primera
clula
clulas
de
libreras.
estas
librera
Esta
contiene
clula
de
las
mediante
convierte,
se
procedentes
normalizada
la
y NOT
circuito
columna
en
particular,
especificaciones
diseo
de
OR
sencil a.
muy
nico
un
de
coleccin
una
el
medir
ecuacin
La
variable
de
respecto
presentada
la
tabla,
de
carga
lineal
entrada
calcu
para
SL
la
de
entradas
con
capacidad
esta
clula,
coste
las
que
segunda
la
de
normalizado
la
la
y
rea
es
la
suma
un
106
DEL
FUNDAMENTOS
TABLA
3-3
Librera
de
clulas
de
DISEO
ejemplo
para
rea
Nombre
de
Esquema
clula
la
de
Invcrter
la
Retardo
lizada
1.00
1.00
1.00
3NAND
>
1.50
1.00
4NAND
2.00
0.95
>
1.25
1.00
2.00
0.95
3.25
0.80
2.25
0.95
2-2
AOI
funcionales
bsicas
tpico
tpica
4NOR
Plantil as
de
Carga
1.25
3NOR
COMPUTADORAS
tecnolgico
mapcado
2NAND
2NOR
DE
entrada
norma
clula
LGICO
0.04
+
0.012
0.014
0.017
0.021
0.018
0.012
0.012
0.019
>
SL
SL
SL
CH>>
SL
g&o
SL
SL
SL
SL
0.05
0.06
0.07
0.06
0.15
0.17
0.07
>
=H>
>t-
LGICO
DISEO
de
todas
la
clula
la
las
cargas
en
cuestin.
las
al
fijo
por
el
Ejemplo SL.
3-5
3-5
EJEMPLO
Este
Clculo
ejemplo
NAND
aadir
que
El
2 entradas
de
OR
una
el
conecta
se
de
retardo
la
este
de
partir
especificadas
valor,
este
de
La
ltima
emplean
columna
puerta
aprecia
se
no
netlist, y
y el
siguiente
lugar
de
de
mapeado
la
Tcnicas
booleanas
ces
mapear
para
inversor
se
valor
se
repre
salida
NAND
de
de
4
una
entradas,
conectada
entradas
dos
las
clulas
har
real
el
valor
proceso
funciones
de
mapeado
Si
de
la
la
funciones
una
forma
en
son:
una
bsicas
pro
Tal
estndar.
bsicas
funciones
slo
representan
Por
puerta
puerta
la
slo
que
el
en
En
cambiado.
de
en
plantil a
diagramas
estos
arriba
habra
no
de
clulas
bsicas
funciones
la
que
de
evidente
ms
clula
orientacin
entrada
plantil a
cada
3 entradas.
de
la
plantil as
las
de
las
caso,
4 entradas,
la
funciones
estas
notarse,
NAND
la
el
implementar
funcin
OR
en
trminos
lgica
de
hasta
NAND
NOT
AND
puertas
un
procedimiento
partir
de
un
NAND
de
NAND
de
ejemplo,
izquier
la
la
derecha,
sobre
seccin
prxima
plantil as.
estas
un
circuito
cada
formado
emplea
que
pares
OR
y
en
de
NAND
inversores.
la
por
Figura
su
3-!4{a)
NAND.
puertas
por
(o
AND.
OR
OR)
sin
equivalente
circuito
y
(b).
Para
y NOT.
y enton
algebraica
que
OR
puertas
el
restricciones
siguiente
en
en
funcio
y NOT.
expresin
procedimiento
una
sencil o
un
puertas
por
puertas
AND
mostrado
los
lgicos
OR
de
conversin
las
obtener
es
AND.
mediante
hacerse
puede
diagramas
los
La
NAND.
puertas
de
puerta
inversores
todos
OR
booleanos
Una
programables.
no
NAND
puertas
con
operadores
los
tecnologas
para
booleanas
de
homlogo.
optimizado
circuito
Reemplazar
Eliminar
de
ns
las
este
de
colocacin
a
0.089
de
uso
y OR
Debe
puerta
abajo,
2.75
funcin
la
conectaran
de
optimizadas
OR)
la
trataremos
genera
2.
un
mapeado
la
cedimiento
1.
plantil a
de
AND,
las
existe
de
En
El
nica.
la
se
razonable
nes
cambia
en
es
2.75
de
bsicas.
interconexin,
sub-seccin
esta
desde
entradas
y que
La
una
estndar
plantil as
representar
para
clulas
NAND
entrada
de
forma
0.80
inversor.
necesariamente
la
la
tcnicas
En
clula
clula.
una
inversor,
cargas
NAND
muestra
un
las
es
no
consideremos
en
las
0.014
funciones
en
clula
una
tabla
2 entradas
mecanismo
un
y cmo
la
de
de
porciona
da
0.95
de
un
de
puerta
0.05
componentes
como
NAND
un
de
tas
es
tp
de
clulas:
la
con
consiste
la
de
clula.
una
retardo
el
suma
1.00
retardo
el
la clula
de
carga
de
salida
estndar,
cargas
clula
una
de
retardo
sobre
la
SL
A
capacidad
siguientes
caso
de
de
retardo
del
carga
las
En
entradas.
salida
la
la
en
clula
de
de
la
clculo
el
electo
el
conectadas
107
AL
expresada
de
cmo
muestra
clulas
las
estimacin,
interconexin
debido
retardo
de
entradas
una
muestra
del
muestra
la
en
ecuacin
las
por
incluir
puede
empleado
Esta
hay
que
senta
tambin
cableado
clulas.
otras
presentadas
SL
del
capacidad
de
estndar
COMBINACION
puertas
pro
el
NAND
(o
108
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
Mapeado
(b)
1>
4>
(c)
inversores
de
Empuje
FIGURA
cambiar
Sin
del
puertas
NAND
paralelo
la
de
que
inversores
los
NAND
salen
basado
se
en
la
de
dicho
lnea
siguiente
ejemplo
muestra
(b)
las
salidas
haya
como
las
puertas.
NAND
(OR)
en
las
en
inversor
un
las
este
inversores
mximo
una
de
inversores
los
dichos
(i)
entre
entradas
Durante
Reemplazar
de
inversores
estn
que
ltimas
estas
que
y (ii)
(OR)
todas
puerta
una
inversores
posible,
sea
hasta
de
la
ensea
regla
al
entra
que
la
los
OR
puertas
para
las
entre
entradas
de
las
si
de
las
(OR).
La
nudo.
en
todos
hacia
ataque
(b)
salida
NAND.
NAND
inversores
y
puertas
conectan,
se
identidad
Figura
para
nudo
se
3-14
este
un
inversor
por
un
el
muestra
proceso
siguiente:
booleana
procedimiento
empujar
sustituye
(de)
X
El
inversores
puerta
una
que
(a)
la
3-14(c),
Figura
de
que
de
empujar
(a)
las
pasos
circuito
puertas
situado
lneas
de
pares
inversores
salida
pares
inversor
solo
un
del
guientes
En
(OR)
Repetir
entradas
lgica,
la
cuntos
por
(c)
OR
puertas
funcin
circuito
cancelar
lelo.
AND,
puertas
la
entrada
paso,
inversor
de
3-14
de
Mapeado
3.
nodos
Cancelacin
(d)
de
travs
P>f>
D
OR
puertas
X
para
puertas
NAND.
inversor
de
travs
en
de
cancelacin
cada
nudo.
un
una
de
El
pares
LGICO
DISEO
EJEMPLO
3-6
Implementacin
siguiente
la
Implementar
NAND
puertas
con
optimizada
funcin
empleando
Figura
la
Figura
del
OR
e
3-15(a),
3-l5(b)
de
circuito
inversores.
Se
En
cacin.
do
el
conectar
empujar
suprimir
correspondientes
los
en
la
los
las
6 y
los
pares
puertas
inversores
NAND,
El
prximo
de
tal
X,
nudos
tal
y
como
respectivamente.
Final
mapeado
ejemplo
el
Al
FIGURA
la
Implementar
Implementacin
misma
usada
optimizada
booleana
el
en
empleando
3-7
Ejemplo
puer
OR:
implementacin
3-l6(b).
Figura
OR
OR.
OR
La
pasos
el
3-6
Ejemplo
puertas
con
funcin
las
3-15
del
Solucin
tas
Al
<d)
3-7
hemos
puertas
para
(C)
EJEMPLO
la expli
permitien
3-15(d).
podido
aplicarse
representado
poder
como
proceso
NAND
directamente
no
la
en
(c),
conectar
quedar
mismo
este
3-I5
Figura
poder
circuito
del
muestra
en
3-l5(d).
Figura
la
ilustra
como
8 y 9 el
la
en
conlleva
Esto
han
se
muestra
se
aprecia
se
ayudar
suprimido,
la Figura
para
4),
En
AND
puerta
puertas
emplean
inversores
2) y (3.
inversores.
cada
que
los
en
y
(l.
como
OR
reemplazando
equivalentes
inversores
NAND.
puertas
travs
los
en
de
AB)C
AND,
procedimiento,
circuitos
sus
por
etiquetas
2,
inversores
paso
AB
puertas
con
I del
E F
implementacin
3-l4(a)
nmero
3-l5(d).
Figura
el
colocado
han
inversor
sobre
similares
aplicado
Figura
la
paso
directamente
el
la
muestra
se
hemos
NAND:
puertas
+
{
En
109
NACIONAL
COMBI
del
circuito
con
aplica
se
de
la
AND.
puertas
el
Figura
OR
I del
paso
3-14(b)
se
sus
circuitos
muestra
equivalentes
AB
(B)C
la
en
cada
reemplazando
proceso,
por
inversores
las
de
una
que
3-16(a).
Figura
usan
puertas
puertas
En
la
AND
OR
110
FUNDAMENTOS
LGICO
DISEO
DEL
DE
inversores.
paso
los
Se
el
2,
inversor
2 y
situado
sobre
El
coste,
que
resulta
menos
puertas
en
OR.
probable
en
nmero
3-7.
frente
el
proceso
de
tipos
el
nudo
las
sobre
dando
inversores
de
par
lneas
entrada
de
lnea
de
y C,
el
final
resultado
como
as
la
sobre
el
En
explicacin.
y suprimiendo
desdoblndolo,
el
modo,
inversores
las
circuito
anterior
y
bien
puertas:
puertas
sean
por
lo
serie
tanto
un
que
ejemplos
puertas
que
tiene
OR
puertas
mayor.
los
del
mapeado
la implementacin
con
en
desde
en
14,
es
circuito
implementacin
con
sea
el
para
coste
la
salida,
puertas,
de
los
entradas,
el
mximo,
la
del
mismo
la
facilitar
para
circuito
el
mapeado
de
retardo
en
inversores
Fpermanecern,
total
que
los
3-7
3-16(c).
Figura
Adems,
tipo
salida
Ejemplo
travs
Del
Slo
costosa.
el
que
empujado
Ejemplo
serie,
cambio
En
mltiples
la
Debido
diente
nico
en
el
en
de
lnea
3-16
del
respectivamente.
desaparece.
la
aparece
ha
FIGURA
Solucin
nudos
los
se
tambin
entrada
tras
inversores
que
etiquetado
han
COMPUTADORAS
el
NAND
objetivo
del
o
puertas
mayor
la
en
la
mximo
como
ha
mapeado
El
con
de
se
traduce
puertas
en
en
consistido
siguiente
proceso
mien
NAND
puertas
con
nmero
12;
es
implementacin
entrada
OR.
3-6
tiene
NAND
puertas
presenta
un
cambio
Ejemplo
su
correspon
en
utilizar
puertas
serie
es
un
maneja
DISEO
1,
cada
Reemplazar
puertas
cada
por
En
2,
del
NAND.
lnea
de
las
conexiones
que
libres
est
conectada
puerta
debido
empleado
Sin
de
cambiar
inversores
Este
de
ciales.
puerta
divide
mapeado
forma
las
que
implementacin
la
Implementar
misma
de
con
ayuda
de
3 entradas,
inversores
sos
1 y 2 del
formado
inversores
el
paso
zado,
empleando
este
costes
mapeado
la
3-17<a).
Cada
puerta
AND
de
2 entradas
de
ni
a
clulas
las
la
clulas
de
tres
los
el
para
12
Debido
la
se
de
la
Figura
3-17(b),
falta
de
una
por
usado
de
las
por
lo
resultado
como
los
resultado
de
una
el
ha
se
pares
aplicar
de
grupo
azules
disponibles
menos
sin
circuito
muestran
Cada
lneas
puertas
reempla
la
en
librera.
dei
La
aplicacin
mapeado
vez.
circuito
14
que
se
H
3-8
Ejemplo
entradas
pa
equivalente
del
el
clulas.
los
aplicado
circuito
se
muestra
final
han
no
AND.
puertas
internas
espacio,
NAND
puertas
un
por
por
clulas
el
muestra
y 3-7.
se
lneas
3- 17(c)
de
librera
Ejemplo
con
sustituido
las
in
en
3-8
2 entradas,
de
implementacin
ha
AB
La
enmarcados
han
comer
flexibilidad
3-6
Ejemplos
NAND
la
3-3,
dando
los
En
Figura
aparecen
disponibles
inversores,
clulas
se
La
y
la
3-17(d).
Figura
solucin
de
de
la
y OR
inversores.
salidas.
que
Tabla
pequea
En
procedentes
plantil as
todas
ellos.
las
en
clulas.
inversor.
un
(a)
2 entradas
mayor
El
de
puertas
Figura
interconectados
cancela
de
en
pares
entradas
las
en
La
insertado
las
inversores
caso,
muestra
los
han
el
3,
e
2 entradas
de
pasos
circuito
sntesis
de
una
contiene
que
de
NAND
puertas
en
NAND
En
muestra
procedimiento.
se
inversores
clulas
OR
se
por
de
de
puertas
OR
paso
librera
una
de
ptimo.
de
{AB)C
los
del
NAND
librera
pequea
optimizada
por
que
pares
inversor
solo
Repetir
una
las
un
herramientas
resultado
librera
(i)
entre
puertas
entradas
puertas
por
un
una
booleana
las
proporcionando
pequeas,
conseguir
con
funcin
inicial
una
Implementacin
3-8
EJEMPLO
ms
piezas
permitir
empleando
en
lo
estn
cuntos
(c)
las
encajar
para
librera.)
las
paralelo
han
puertas.
en
circuito
la
de
detal e
Se
3-3
Tabla
cancelar
entre
siguientes
aqu
que
paralelo,
salida
en
ejemplo.
en
paso,
inversor
cada
un
de
en
tecnolgico
del
puertas
entradas
en
las
mapeado
inversores
las
inversores
nico
de
los
este
inversores
entradas
del
circuito
clulas,
de
las
Durante
un
la
disponibles
y (i)
los
de
subcircuitos
que
de
dispone
se
derecha
puerta
el
cubre
se
la
en
los
de
en
no
siempre
disponibles
entradas
paso
libro
todos
dichos
circuito
clulas
empujar
mximo
como
de
el
de
de
del
en
una
un
una
serie.
clulas
por
de
de
circuito,
en
total
es
columna
puertas.
salidas
fundamento
sustitucin
versores
una
haya
una
el
es
proceso
Esta
que
la
Reemplazar
(b)
las
slo
entrada
una
del
inversores
(Este
web
en
ltimas
posible,
fan-out
salida
una
inversores
entrada.
sitio
de
formado
ptimo
circuito,
de
par
e
inversores
(a)
del
o
nmero
en
de
el
salida
estas
todas
hasta
salida
coste
en
lgica,
9a
sea
ataque
que
(b)
funcin
hacia
conectan,
se
un
nica
NAND
circuito
del
insertar
libre
pero
mostradas
puertas
la
entrada
puertas
NAND
NAND
el
una
equivalente
entrada
una
puertas
complejidad,
las
plantil as
su
conexiones
4,
de
mejore
se
fan-out.Unsubcircuito
de
una
a
una
inversores,
tenga
111
COMUINACIONAL
inversores.
de
circuito
su
por
conectada
salida
modo
Reemplazar
librera,
2 entradas
una
no
OR
circuito
esta
que
3,
de
lnea
puerta
AND
puerta
NAND
LGICO
de
los
tiene
Ejemplos
un
coste,
3-6
en
y 3-7.
nmero
total
respectivamente.
de
de
entradas,
Aunque
frente
12.
los
costes
a
en
112
FUNDAMENTOS
DISEO
DEL
LGICO
COMPUTADORAS
DE
OO'
CoE
id!
(C)
FIGURA
3-17
Solucin
los
3-6
Ejemplos
el
concreto,
disponible
ms.
el
en
As.
enlazar
Para
3-9
El
resultado
final
el
dado
en
la
aparece
en
la
Como
resultado
El
del
NAND
coste
que
emplear
de
libreras
las
de
de
tendra
ms
clulas
clulas
NAND
puerta
una
solucin
la
librera
una
las
de
entradas
ha
En
diferentes.
son
no
est
dos
en
que
de
adicional
coste
un
variada
secciones
primeras
BCD
de
cdigo
de
conversor
un
partes
3-18.
El
3-11.
la
de
este
exceso-3
nmero
para
el
beneficios
proporcionado
el
captulo,
siguiente
ejem
empleando
librera
una
el
general,
las
localmente
estn
partes
estos
los
separadas
durante
puntos
concreto,
partir
un
circuito
base
la
de
optimizacin
partida
cdigo
de
BCD
es
un
los
el
y
inverso
AOI.
NOT.
3-9
El
afectar
podra
la
distintas,
del
calidad
del
herramientas
y
mapeado.
de
problema
comerciales
que
optimizacin
de optimizacin
mapeado
lgica,
sean
mediante
separados,
procesos
pasos
combinados
d
de
proceso
puertas
haber
22,
es
en
las
3-3.
Tabla
librera:
separadamente
de
es
inversores
la
Ejemplo
OR
fan-out
diferente
la
2-2
en
trabaja
a
en
circuito
AND.
puertas
OR
de
Exceso-3
AND,
clulas
Exceso-3
la dada
puertas
mapeado
inversores,
en
de
circuito
de
BCD
por
2 entradas
el
para
de
circuito
resultado
proporcionado
optimizacin.
mejor
En
original
de
circuito
entradas
cdigo
empleado
siguientes
las
de
de
ha
se
que
empleado
formado
minimizar
Estas
este
de
clulas
OR
puertas
total
de
han
formado
inicial
lgico
de
librera
conversor
un
para
se
circuito
seleccin
Para
la
2 entradas,
de
circuito.
tecnolgico
diagrama
conversor
un
para
optimizacin
de
en
La
original.
tecnolgico
mapeado
aparte
del
final.
de
Figura
Figura
optimizacin,
en
que
clula,
esta
ejemplos
Mapeado
de
puertas
mismo
mizacin
de
mapeado
EJEMPLO
ja,
Sin
notarse
ampliada.
clulas
una
3-8.
los
con
el
muestra
res.
de
beneficia
se
3-8
coste.
plo
de
3-6
Ejemplo
el empleo
el
debe
iguales,
son
Ejemplo
en
tradas
3-7
Ejemplo
del
mane
se
de
opti
LGICO
DISEO
COMBINACION
113
AL
A
IV
^>1
El
TECNOLGICO
MAPEADO
ejemplos
cluyendo
de
clulas,
detal ados
est
Este
AVANZADO
disponible
ilustran
que
el
en
un
Sitio
del
Web
sobre
suplemento
procedimiento
el
de
mapeado
in
tecnolgico,
mapcado
libreras
para
generales
libro.
Verificacin
En
seccin,
esta
simulacin
decir,
(es
to
responde
papel
lgico
no
un
ga
anlisis
y
la
se
tambin
booleanas
por
continuando
Anlisis
El
anlisis
to
o,
circuitos,
mente
circuito
son
hallar
basado
fabricado
el
para
circuito
Si
no).
verificacin
la
la
en
del
sea
la
que
dadas
el
circui
jue
y usado.
de
rediseno
especificacin
forma
en
de
El
circuito
un
ejemplo
presentamos
ya
que
inequvoca
sea
tablas
de
verdad,
verificacin
la
captulo.
este
en
ecuaciones
examinaremos
Inicialmente
tiles.
de
consiste
las
ecuaciones
definiendo
seleccionados
lgico
especificada
como
esencial
es
diseos
un
variables
sern
las
tabla
ecuaciones
de
hallar
en
la
encontrar
las
funcionamiento
consecuencia,
En
propsitos
especificaciones
especialmente
los
manual
lgico
por
anlisis
manual
adicionalmente,
opta
el
el
incorrectamente
otros
para
funcin
su
incorrecto.
diseado
combinacional
las
con
lgico
usarse
verificar
cabo
es
circuito
un
manual
funcin.
su
que
HDL
cdigo
manual
localizar
un
ello
l eva
entonces
puede
de
por
dado
que
lgico
objeto
anlisis
tienen
circuito
un
evitando
vital
Es
el
ambos
especificacin,
su
verificar
Para
considerar
si
a
determinacin
correcta.
aqu,
van
computadora,
por
determinar
circuito
intermedias
aqullos
los
para
menudo
en
en
booleanas
el
usarlas
entonces
es
ecuaciones
verdad
de
que
La
una
salida
de
la
puerta
de
el
de
seleccionados
puntos
l.
se
Los
conecta
circui
del
empleada
tabla
fragmentar
conveniente
salidas
aproximacin
la
encontrar
para
las
para
circuito.
Para
verdad.
circuito
sub-
en
tpica
puntos
a
dos
ms
114
FUNDAMENTOS
entradas
de
Por
regla
La
determinacin
otras
la
implementacin
El
(a)
la
y (c)
una
obtenidos
tabla
7*1
punto
como
T\
la
Sustituyendo
CD
Fl
B(C
X
Cada
en
CD
de
uno
la
tabla
de
y D.
0.
En
este
to
es
conecto.
los
trminos
verdad
de
la
caso,
la
tabla
nueva
Entrada
IV
las
verdad
debe
del
el
anlisis:
cuatro
ecuaciones
los
a
coincidir
BCD
B{C
de
puede
de
entradas
la
con
salida
mapeados
las
1.
D)
los
1 para
mapearse
A.
se
rellenan
blanco
en
verificando
inicial,
1
ft
XYZ
1
(>
\
{)
FIGURA
Verificacin:
3-19
convertidor
BCD
exceso-3
l
1
1
1
(c)
circui
Salida
BD,
con
exceso
a
.
el
que
Entrada
BCD
(a)
cir
BC+BD
muestran
productos
de
tabla
tiene
se
Se
de
exceso
de
derivadas
simplificar
Salida
I3CD
valores
Z
para
implementaa partir
CD
BCD
restantes
de
Los
IV.
la
BTl+BCD
de
D)
3-19(c).
los
completada
ecuaciones
en
Figura
mapear
CD
Conver-
BT\
productos
de
Despus
ser
inicial.
para
las
(b)
TTd
=
en
verdad
intermedia
(BT\)(BCD)
de
expresin
variable
A(T\B)
de
=c+
tabla
circuito
original,
debe
que
booleanas
una
la
ecuaciones
ei
BCD-a-exeeso-3
cdigo
especificacin
incompleta
con
las
de
usando
fan-out.
pumo.'!
seleccionarn.
se
no
anteriores.
de
la
verdad
comparada
selecciona
se
de
ilustra
secciones
conversor
de
como
entrada
una
se
las
un
de
circuito
un
en
verdad
de
denominados
inversor
de
de
tabla
partir
solo
dise
se
manual
y entonces
sern
cuito.
circuito,
normalmente
son
un
lgicas
que
muestra
del
verdad
ecuaciones
Verificacin
3-19
Figura
COMPUTADORAS
de
fan-out
puntos
las
3-10
EJEMPLO
DE
punios
BCD-a-exceso-3
Cdigo
Final
Dichos
los
de
cin
LGICO
puertas.
general,
de
sor
La
DISEO
DEL
1
1
1
LGICO
DISEO
LGICO
ANLISIS
plos.
est
La
simulacin
Una
alternativa
de
Este
disponible
de
grande
Dado
variables
la
que
posible,
posibles
conversor
la
de
das
de
cdigo
tabla
de
de
verdad
las
basa
se
entradas.
E!
en
anlisis
lgico
ejem
tedioso
la
nmero
un
esfuerzo
aplicacin
completa,
ejemplo
de
ilustra
el
posibles
las
deseable
Modelsim
las
todas
valores
es
simulador
y del
El
computadora.
significativamente
requerido
por
por
de
prximo
verificando
simulacin
la
ms
FPGAs
con
BCD-a-exceso-3
empleo
ms
anlisis.
el
si
entradas,
todas
aplicar
uso
de
XE
la
es
las
herramienta
verificar
para
de
combinaciones
las
el
entra
verdad.
3-11
EJEMPLO
de
verificacin
una
desarrollo
el
para
uso
el
computadora
de
ISE4.2i
tablas
alcanzar
conseguir
para
el
es
considerablemente
por
de
adicionales
115
AL
libro.
verificar
reduce
simulacin
de!
manual
combinaciones
Xilinx
web
permite
tcnicas
incluyendo
sitio
verificacin
la
computadora
una
suplemento,
el
en
COMBINACION
Verificacin
basada
simulacin
en
del
cdigo
de
conversor
BCD-a-exceso-3
La
cin
ha
hay
puertas
Figura
final
3-19
capturado
ninguna
la
muestra!a)
circuito
del
en
tabla
Xilinx
ISE
AOI
puerta
4.2i
en
Adems
disponibles.
FIGURA
Esquemtico
verdad
de
de
conversor
el
mediante
la
librera
de
de
la
inicial,
especificacin
BCD-a-exceso-3.
cdigo
de
introducir
esta
puerta
se
tambin
esquemtico
se
3-20
para
la
simulacin
del
convertidor
(b)
BCD-a-exceso-3
en
la
ha
modelado
han
la
implementa
del
implementacin
mostrado
esquemtico
smbolos,
el
La
Figura
circuito
3-20.
Como
tas
empleando
introducido,
se
no
mediante
116
formas
de
onda,
de
de
onda
las
resultados
circuito
combinacin
forma
de
entradas
se
formas
de
mos
que
(A.
(0,
B, C, D)
I, 0. 0). En
las
forma
formas
combinaciones
de
nales
3-6
3-10:
hemos
el
en
diante
xionado,
lgica
concreta
procedimiento
prximas
bles
(PLDs);
de
lgica
tran
los
PLDs.
la
ms
trataremos
Y,
valores
ocho
restantes
de
Estos
de
(PALH).
En
de
arrays
las
los
tecnologas
exceso
adicio
verificacin
la
un
determina
(PLDs)
tipos
ms
que
suplemento
programables
de
programacin
en
el
sitio
en
de
la
se
implementarn.
lgicos
en
dispositivos
programable
web
campo
las
determinan
que
requieren
lgico
array
del
que
se
un
programay el
discuten
se
(FPGA).
de
Antes
apoyan.
la
Las
(PLA),
libro
me
intercone-
su
funciones
de
simples
el
progra
circuitos
fabrican
se
controlan
funcionamiento,
qu
no
interconectando
dispositivos
se
implementacin
estructuras
su
ltimos
(ROM),
puertas
de
integrados
programables
controla
cual
tres
lectura
slo
para
tecnologas
las
lgicos
lgicas
que
el
tratan
BCD
de
libro.
del
circuitos
como
funciones
implementa.
memoria
de
dispositivos
mediante
programable
complejos
los
las
para
X.
(W.
son
verificar
de
tcnicas
web
pgina
informacin
secciones
tres
encontra
Continuando,
I).
programables
implementan
se
que
hardware
I.
salida
proceso
convertidor
del
conteniendo
la
los
almacenan
que
0,
de
onda
de
tabla
entrada,
las
por
verdad
verificacin.
la
simulacin
la
fabrican
se
que
contraposicin,
que
de
continuarse
puede
introduccin
una
de
estructuras
Este
correctos.
son
suplemento,
en
realizado
sentido
En
integrados.
de
implementacin
de
mables,
de
disponible
est
aqu,
valores
especificaciones
completar
resultados
Este
Tecnologas
Hasta
los
forma
la
con
onda
de
forma
(0,
la
para
las
de
representada
es
valores
Examinando
3-21
FIGURA
ejemplos,
de
la
en
correspondiente
fin
0)
al
aplicadas
SALIDAS.
coinciden
salidas
las
0.
los
ilustra
que
entradas
correspondiente
salida
si
3-21.
las
de
seccin
la
en
de
(0.
onda
de
formas
Estas
3-19(a).
Figura
ia Figura
de
formas
mostradas
salida
la
en
ENTRADAS
las
de
los
casos,
avanzada
seccin
D)
1),
los
con
Ejemplo
VERIFICACIN
0,
entrada
de
la
salida
0,
ambos
onda
de
en
mostradas
manualmente
C,
B,
(A.
(0.
entradas
combinacin
la
onda
=
las
de
verificar
de
de
onda
entrada
con
la
para
de
podemos
COMPUTADORAS
DE
simulacin
La
las
onda,
muestran
simulacin.
Comenzando
inicial.
Z)
combinaciones
produce
cada
de
las
la
de
LGICO
DISEO
DEL
FUNDAMENTOS
En
arras
mues
le
tratar
los
PLD'
LGICO
DISEO
las
tecnologas
tablas
de
de
bsqueda,
tecnologas
pleo
mada
por
cin
de
Cada
aplica
se
Los
intacto
ble
del
de
sirven
la
chip,
dimiento
de
ran
las
la
fabricacin
fusible,
por
un
un
material
de
la
programacin.
La
Las
el
xiones,
MOS
canal-N
de
entonces
el
circuito
CERRADO.
y
elemento
los
conexin
conductores
acta
superior
funde
la
de
normal
forma,
otra
hace
separados
ABIERTO
alimentacin
entre
resistencia
su
elctrica
establezca
se
que
con
camino
un
y c
contraste
estn
como
de
o.
conductores
anteriores
si
As,
Los
permanentes.
son
de
resultado
de
la
programacin
programacin
la
programacin
de
una
dispositivos
producido
han
se
incorrecta
es
est
en
est
conduciendo
el
fuente
Pero
tensin
de
de
punto
cone
pueden
no
fsicos
cambios
necesita
modificada,
ser
es
puede
modificarse
De
la
funcin
conexin
circuito
un
ABIERTO.
lgica
el
dispositivo
de
elementos
pierde
se
el
del
contenido
puede
repro
necesario
almacena
tensin
la
no
que
de
retirar
al
un
(OFF)
cortado
que
I.
un
forma
est
es
tecnologa
programada
es
drenador
almacenados
la
transistor
un
almacenado
Puesto
permanezcan
modo,
intercone
las
de
transistor
electrnicamente,
este
bit
fuente
0, el
de
puerta
del
entre
igual
valores
estos
que
la
almacenado
drenador
para
Si
la
ataca
que
el valor
control
el
para
bit
solo
programacin.
bit
del
emplearse
un
(ON).
alimentacin.
decir,
es
de
valor
un
puede
que
almacenamiento
Para
voltil;
es
algo
se
separa
materiales
que
En
desecharse.
fcilmente.
miento
de
almacenamiento
la
retire
se
los
pide
se
Tal
antifusibles.
fusible.
un
dos
antifusible
El
de
uso
de
la
en
tensin
una
dispositivos.
entre
gramarse
pequea
elevada.
que
como
transistor
de
rea
el
es
contrario
lo
gene
si
configuracin.
misma
interconexiones
simplemente
un
la
con
proce
que
rentable
es
el
para
mscaras
slo
de
capas
Este
las
mscaras
fa
desee
se
fabricacin.
medida
con
todos
las
es
aplicar
de
que
conexin
la
PLDs
proceso
las
sobre
que
de
la
ltimas
las
no
fusi
un
CERRADO.
elemento
un
de
material
tecnologa
es
grande
resistencia
debe
ltima
La
programacin
elctrica
camino
porque
los
dispositivo
la
la
abre
que
por
es
funcin
la
realizarse
deben
razn,
en
el
durante
controlar
Al
baja
en
cliente
antifusible
tecnologas
reprogramarse,
irreversibles
cada
resistencia
un
tres
para
consiste
el
decir,
es
determinada
para
el
conductores,
disminuye.
xin.
cantidad
nombre,
antifusible
su
dos
los
una
capas
es
lo
durante
de
for
alimenta
de
interconexiones
realizan
se
Dependiendo
chip.
normal
representan
semiconductor
conexiones
Las
el
las
de
del
fabricante
chip.
en
esta
tecnologa
tercera
de
antes
metal.
que
Por
de
sugiere
un
ya
de
capas
Una
estas
costoso
es
del
conductoras
control
el
para
em
conexin
corriente,
se
el
es
la
ABIERTO,
las
una
en
elevada
la
las
interconexiones
las
consiste
superior
debido
quema
CERRADO
el
por
fabricacin
de
PLD
construir
relacionaremos
Nosotros
el
en
(2)
conexiones.
cerrar
control
el
para
respectivamente.
de
programacin
como
estructura
se
conexin,
realizada
mscaras.
transistores.
considerablemente
ste
la
quemado,
tecnologa
uno
proceso
que
mo
de
con
metal
fusible,
del
de
antigua
programables
puntos
tensin
una
estados
segunda
gramacin
ses
travs
dos
Una
Cuando
conexin.
los
abrir
(1)
para
conmutacin
ms
de
uno
fusible.
un
la
controlar
aplicaciones.
programacin
tres
tecnologa
fusibles.
de
emplean
se
(3)
y
estas
La
programacin
117
COMBINACIONAL
ali
de
mentacin.
La
Adems
bsqueda,
ideales
se
usa
en
consiste
lores
en
para
en
los
tabla
(1)
elementos
de
almacenamiento
En
de
los
y
del
elementos
del
este
de
verdad,
que
la
almacenamiento,
almacenamiento,
(2)
y
presentado
(3)
la
como
lgica
el
hardware
de
la
de
valor
de
corres
hard
El
los
programar
contenido
lgica.
verdad
salida
lgica.
el
funcin
de
son
tabla
funcin
para
selecciona
que
salida
la
de
salida
la
en
el
tablas
almacenamiento
entrada
contiene
que
de
de
de
como
construccin
elementos
combinacin
proporcionarlo
la
es
los
caso,
almacenamiento,
ser
programacin
interconexionado.
el
tablas.
de
tecnologas
elemento
un
dicha
las
controlar
estas
seleccionar
para
ware
de
de
construir
para
pondiente
elementos
aplicacin
segunda
de
Puesto
va
los
que
118
FUNDAMENTOS
los
elementos
datos
tabla
que
dicha
de
salida
las
de
verdad
La
La
Esta
transistor.
la
puerta
nivel
un
de
horrabiey
nan:
mediante
la
minado.
Una
transistor
evita
ABIERTO
mente.
la
en
del
mutacin
flash
duales,
de
todas
PLD
tpico
lgicas
diagrama
de
Un
tecnologas
el
concisa
de
de
lneas
puede
programables,
lgico
especial
lgico
la
representacin
fusibles.
nologa
de
de
de
las
puertas
para
dos
donde
la
sea
de
Smbolo
lnea
ahora
en
3-22
Smbolos
convencional
puertas
flotantes.
Algunas,
Para
mostrar
es
hacia
En
la
hay
la
adelante
dibujar
(b)
de
de
tipo
para
array
de
Smbolo
lgico
aun
de
de
lgico
array
una
grfica
lgicos.
puerta
OR
entrada
se
x
una
aparece
entonces,
array
en
se
mltiples
de
est,
no
basada
terminologa
representacin
diagramas
y el
tener
Si
seleccionadas
grfica
Este
la
forma
una
emplear
lneas
puerta.
representacin
tecnologa
una
para
conexiones
las
Si
conexin.
dibujar
podemos
primero
la
las
convencional
de
Las
a
todas
no
de
lugar
entrada.
de
necesario
smbolo
el
tec
indivi
pero
lgicos,
fan-in.
arrays
muestra
una
convencional
FIGURA
de
de
selectivamente
fusibles.
de
especficos
entradas.
representacin
misma
no
mltiples
sola
marcadas
quedan
esta
(a)
se
3-22
de
que
hizo
puertas
puertas.
con
La
variedad
en
de
conectan
se
esto
que
usar
una
similar,
manera
Puesto
se
La
flash.
una
gran
flotantes
alto
con
tecnologas
Figura
OR
significa
lneas,
mil ones
puertas
estas
puertas.
puerta
lnea
esta
carga
la
de
memorias
tiene
almacenada
subconjuntos
a
dibujamos
puerta,
en
que
la
centenares
de
las
De
grfica
Emplearemos
programacin
de
tienen
de
de
o
interior
una
usada
respectiva
control
el
en
(2)
BAJO,
las
real
ABIERTO
ALTO
basada
tecnologa
ampliamente
borrado
de
para
nivel
un
elctricamente-borrable
flotantes,
tener
de
el
y drenador.
fuente
siempre
(1)
entre
programacin,
controlando
que
entre
elegir
tercera
flash
el
puertas
Una
transistor.
conexin
una
deter
elctrica
la
de
realiza
se
tiempo
dispositivo
Puesto
su
transistor
borrado
un
proceso
en
denomi
se
al
El
alimentacin.
aplicacin
la
de
incluyendo
AND.
puerta
de
dando
conexin,
tecnologa
tecnologa
de
conexin.
ninguna
la
es
interseccin
la
la
del
perpendiculares
dibujan
das
array
entrada
normales
transistores
durante
existe
no
aplica
tecnologas
estas
Un
Si
aplicando
ultravioleta
est
almacenada
se
quitar,
consigue
de
MOS
si
al
flotante
puerta
(ON).
de
reprogramarse.
similar
de
negativa
alimentacin.
de
la
conmutacin
transistor
carga
poner
se
de
establecimiento
el
forma
las
conmutacin
proceso
un
dependiendo
una
la
puede
chips
valores
controlar
normal
borrado
simbologa
smbolo
una
es
los
permite
transistor
nologa
opciones
de
tipo
de
puerta
puede
radiacin
la
en
conduzca
se
normal
de
mediante
CERRADO,
de
tensin
fuente
intensa
una
borrarse
se
forma
una
es
que
en
guardando
la
conduccin
en
va
presentan
cabo
de
un
La
ponga
el transistor
almacena
se
carga
de
rodea.
la
se
control
la
este
puede
superiores
se
mente
borrados,
tensiones
usando
superiores
exposicin
vez
control
borrable.La programacin
tensin
borrable
mente
el
elctricamente
de
puerta
almacenada
carga
reprogramacin.
emplean
que
tecnologas
las
la
el
del
normal
que
posible
es
que
la
combinaciones
hay
Ya
borrado
el
Dos
entonces
puede
bsqueda
l evarse
elementos
que
entradas,
las
almacenar
transistor
el
que
memoria,
una
es
en
la
de
dielctrico
imposible
ALTO.
basada
debajo
material
un
por
de
los
entrada,
en
programacin
est
localiza
almacenada
permiten
en
ms
tabla
de
tecnologas
popular
se
hace
negativa
carga
las
ltima
flotante
puerta
una
de
simplemente
trmino
de
parecen
direccin
una
el
ah
de
memoria
aislada
aplicando
lgica
la
As.
aplicacin
tecnologa
tercera
completamente
en
la
en
transistores.
un
memoria.
valor
el
hardware(3)se
seleccionados
ser
mediante
el
con
al
COMPUTADORAS
seleccionan
se
combinados
de
DE
almacenamiento
de
almacenamiento
lores
LGICO
DISEO
DEL
no
lgico
de
fusibles,
la
denomina
ntapc
la
cuando
para
las
entra
tec
LGICO
DISEO
continuacin,
consideraremos
cada
cribiremos
emplea
se
que
para
conexiones
xiones
su
implementacin.
memoria
AND
plano
para
man
puerta
OR.
conexiones
plano
AND
las
los
El
productos
flexible
ms
de
de
productos
sumas
diferentes
de
dispositivos
compartidos
requeridos.
(a)
Memoria
(b)
Array
de
programables
slo
de
Esencialmente,
informacin
de
forma
lgico
la
En
salidas.
de
la
se
3-24
Figura
entradas
datos
de
la
solo
se
progra
lgicamente
cada
en
(PLA)
programable
OR.
Plano
que
productos
implementacin
Los
la
el
en
los
para
OR
distintos
Salidas
programable
de
bsica
lectura
se
palabra
ROM
PLDs
tres
el
muestra
una
almacenada
es
de
sido
de
diagrama
direccin
en
bloques
de
la
direccin
dispositivo
especificada
o
la
por
de
memoria,
seleccionada.
el
en
esto
la
una
ROM.
y
por
es
salidas
El
nmero
incluso
ROM
la
voltil.
no
k entradas
Existen
las
de
disposicin
de
ROM
diseador
el
por
almacena
se
que
una
como
dentro
permanece
conectar;
ser
interconexiones
establecido
vuelve
un
debe
forma
ha
se
(ROM)
informacin
en
patrn
apaga
seleccionan
la
AND
3-23
Esta
este
que
vez
alimentacin
Las
boo
tienen
programable
FIGURA
permanente.
en
Una
dispositivos.
cuando
de
introducida
es
funciones
lectura
memoria
una
entonces
bits
solo
cone
programable
Conexionen
Configuracin
Memorias
(PROM)
PLDs.
programaban
Array
las
programable
programable
(c)
los
de
lectura
lgica
PAL11
de
situacin
(PALn)
conseguir
surgieron
para
PLA
las
la
puertas
el
para
desarrollo
AND
Plano
OR
de
las
suman
lgico
array
puerta
de
el
de
el
como
nombres
durante
fabricantes
que
AND
plano
Las
se
caso,
colocacin
decodificador
un
fijo.
cada
slo-lectura
implementa
programable
lgica
OR
es
cualquier
Los
Conexiones
Entradas
PLD
de
el
por
de
booleanas
tipos
para
de
PROM
plano
un
tres
tanto
ser
La
funciones
muestra
como
arrays
la
en
3-23
Figura
programable
Des
programables.
en
tpica,
difieren
construido
salida.
Los
las
los
programables
pueden
de
trminos.
de
PLDs
de
fijo
programables
conexiones
con
AND
dispositivos
tecnologa
la
es
La
y OR.
La memoria
OR
puertas
mini
de
sumas
generar
tiene
los
de
tipos
AND
planos
dispositivos.
un
plano
de
tiene
para
forma
en
cul
Estos
los
flash
indicaremos
de
distintas
estructuras
estructuras
tipos
tres
programables
leanas
de
las
en
los
para
la
como
un
tres
de
programables
conexiones
as
una
119
COMB1NACIONAL
se
de
obtienen
palabras
y
los
en
120
FUNDAMENTOS
DISEO
LGICO
k entradas
(direccin)
DEL
ROM
est
2k palabras.
operacin
determinado
Note
de
tambin
de
que
bits
cada
de
una.
La
das
Figura
del
decodificador
travs
de
conexiones
vs
de
de
internas
conexiones
32
un
decodificador
8
Se
256
ROM
ROM
de
Finalmente,
gramable
puerta
se
y borrable
el
emplea
existen
ROM
usuario
tecnologa
o
la
si
del
dispone
o
Si
h-
h-
ROM
programable
la
E:PROM.
tambin
Como
28
29
3
31
yyyyyyyy
A7
Ab
FIGURA
Lgica
OR
tra
tiene
ROM
32
contiene
internamente
A4
Aj
a2
3-25
interna
de
una
ROM
32
la
progra
fusibles,
emplean
se
En
este
borrable,
se
denomina
ya
tecnologa
o
EPROM.
ROM
se
dijo
la
caso,
la
emplea
ROM
con
emplea
se
Si
ROM
5:32
la
Debe
conecta
la
adecuado.
la
elctricamente,
EEPROM
equipo
PROM,
Decodificador
utiliza
tendr
ROM.
Cada
conectadas
3-22).
OR.
lneas.
puerta
ROM.
simplemente
borrable
elctricamente,
32
se
2k
de
cada
entra
diagrama
cada
ocho
para
cinco
son
El
Figura
puertas
ROM
de
31
Las
a
salidas
OR.
que
de
denomina
se
decodificador
ocho
una
programable
la
la
Puesto
denomina
se
por
ROM
una
puerta
OR.
programacin
la
ROM
del
al
OR.
puertas
salida
general,
32
(vase
Cada
que
para
la
entonces
si
tecnologas
como
flotante,
ya
Las
puertas
complejos
cada
En
2k lneas
programada
ser
refiere
de
y
entonces
puede
se
mscara
por
entradas
de
disponen
palabras
0
ROM.
esta
decodificador
ocho
circuitos
en
de
memoria.
de
entradas.
programables.
cuatro
de
entradas
32
de!
la
sopona
y
ROM.
de
arrays
nmeros
interna
un
que
almacena
los
especificar
no
habilitacin
grandes
memoria
lgica
direccin
32
programables.
de
Esta
dado
de
de
pueden
se
datos,
entradas
conforman
que
las
empleada
tiene
las
conexiones
emplearn
macin
la
de
una
8.
direccin
de
ms
mediante
de
entrada
construccin
construccin
una
OR
puerta
a
32
distintas
programables
lgico
array
cada
que
fusible
un
salidas
representa
representacin
siderarse
32
la
datos
la
muestra
a
salida
de
lneas
o
(dalos)
ROM
una
de
una
salidas
con
lneas
tienen
de
de
que
de
facilitan
lneas
3-25
2*
bloques
de
ROM
que
ROM
una
decodificadas
son
de
dispone
chips
cinco
3-2*4
de
3 estados
ejemplo,
por
Existen
FIGURA
Diagrama
hecho
no
Los
salidas
direccin.
ROM
escritura.
Considere,
el
por
la
COMPUTADORAS
ROM
una
DE
pro
anterior-
LGICO
DISEO
la
mente,
de
memoria
programacin
idnticas
que
de
ductos
En
para
configuracin
para
pleados
en
el diagrama
xiones
programables
la
de
La
salida
de
cada
variables
plano
de
puertas
lgica
pequeo
tpica
de
sumas
tecnologa
nmero
ROMs
de
reprogramacin,
AND
tienen
puerta
OR
las
entra
pero
un
las
hacia
XOR
en
la
la
que
con
tres
entradas,
cuatro
productos
dos
lgico
representados
Las
entradas
entradas
otra
salidas
horizontales.
em
cone
cada
de
de
entrada
Este
demostrar
para
array
inversor,
un
las
3-26
FIGURA
de
verticales
lneas
las
y 2 salidas.
aqu
las
pro
generar
complementarias.
salidas
no
booleanas.
presenta
smbolos
buffer
complementaria
su
puerta
una
los
tienen
programables
en
se
PLA
decodifi
El
para
entradas
tres
con
el
que
selectivamente
funciones
las
utiliza
entre
conexiones
PLA
programado
conectados
PLA
un
excepto
trminos.
mini
los
ser
coste,
que
entrada
PROM,
por
atraviesa
intersecciones
las
por
entonces
diagrama
compuestos
cada
desde
son
de
entrada
grficos
puede
en
El
Cada
complejos.
smbolos
indica
interna
PLA.
un
que
requeridas
eficiente
ser
para
de
la
todos
genera
no
AND
lgica
la
concepto
en
productos
productos
Estos
muestra
van
puertas
las
las
se
por
se
las
de
la
de
el
en
facultad
la
requerida,
similar
es
todas
entrada.
generar
3-26
circuitos
como
das
de
demasiado
es
AND,
un
variables
Figura
la
circuito
que
eleccin
incluye
se
retardo.
de
(PLA)
por
las
OR
puertas
volatilidad
La
EPROM.
la
los
entre
programable
sustituido
es
la
trminos
lgico
programable
completamente
array
decodifica
de
factores
varios
fabricar,
en
lgico
modificada
versin
una
de
deseadas
Array
cador
es
depende
quieran
se
prestaciones
El
flash
121
COMBINACIONAL
puerta
Las
cada
se
sali
OR.
puerta
puede
progra-
122
FUNDAMENTOS
DISEO
DEL
mar
recibir
para
se
conecta
ta
XOR
en
el
un
conecta
se
PLA
que
X 1
de
(ya
figura
la
DE
lgico
1 (dado
LGICO
un
COMPUTADORAS
La
X 0
que
salida
La
lgico.
X).
no
generados
producto
productos
da.
Cada
salida
La
salida
de
puede
la
con
las
del
tamao
puertas
AND.
conexiones
la
con
el
PLA
de
caso
al
puerta
la
puer
implementadas
salida
de
los
cada
puerta
cerra
Esta
seleccionados.
de
la
el
en
conexin
su
productos
programacin
la
AC
tienen
que
de
de
ser
la
asociada
conexin
PLA
consiste
los
nmero
productos,
de
Para
inversores,
programables
AND
planos
produc
salidas.
buffers
en
conexiones
programable
ser
el
mscaras,
utilizada
es
lgica
las
entre
OR,
en
conexiones
por
PLA
usuario
en
Este
programacin
de
medi
programacin
FPLA.
campo,
en
unidad
una
de
programa
PLA
un
caso
en
la
con
generar
el
Para
programable
mediante
para
cliente.
programable
tabla
una
fabricante
el
el
mscaras
por
enva
cliente
por
especificada
denominado
por
PLA
entre
puede
tabla
el
48
Existen
XOR.
por
la
PLA
un
de
interna
el
entradas,
entradas.
XOR.
puertas
el
Esta
de
nmero
16
tiene
puertas
del
tpico
lgica
programacin
tiene
empica
programado
se
campo
puede
la
entradas
lgica
programables
ROM.
fabricante.
internamente
que
la
de
concretas
en
enumeran
suma
funcin
en
las
ocurre
En
da
de
AB
aquellas
dependiendo
PLA
msalidas,
asociadas
Como
del
booleanas
F2
se
la
no.
determina
OR,
plano
programables
campo.
obtiene
Un
y el
cin
entrada
BC
por
salidas.
productos,
AND,
puertas
OR
se
de
entradas,
tradas
entrada
la
AND
puerta
determinado
puertas
PLA
nmero
el
la
cuando
XOR.
puerta
El
tos,
cada
en
est
complementada
ser
cuando
alterada
son
Los
invertida
es
funciones
X).Las
F,
diagrama.
es
salida
dispositivo
disponible
comer
cialmente.
El
lgica
sitivo
un
tiene
cuatro
tres
AND
puertas
entrada
buffer-inversor,
secciones,
y cada
horizontal.
Una
de
de
AND
Las
Las
las
salidas
entrada.
funciones
en
lneas
hace
se
booleanas
complementada
funciones
menudo
las
est
mismas
disponible,
las
mltiples
las
implementadas
+
que
AC
las
F2
se
BC
--B
implementadas
ha expresado
del
salidas
el
en
hacia
PAL
que
de
cada
cada
AND.
puerta
de
una
las
puertas
dispositivo.
de
Figura
la
ABC
AB
+
dispo
cruzan
que
de
entradas
El
conexiones
10
verticales
Cada
fija.
significando
OR
tiene
buffer-inversor
un
todas
con
concretas
son
no
diagrama
lneas
de
array
salidas.
triple,
AND
puerta
10
mediante
F2
Estas
Cada
pro
que
programar
un
de
cuatro
AND-OR
array
de
puerta
una
AND
plano
un
lgica
entradas
mediante
realimenta
F,
da
seccin.
y
fcil
configuracin
mediante
un
fijo
ms
es
cuatro
genera
simbolizan
se
PAL
la
por
cada
horizontales
mostradas
Esto
el
en
se
compuesta
una
el
tiene
OR
plano
un
muestra
salida
programables
programables.
lnea
plano
mostrado
dispositivo
indicadas
con
AND,
3-27
Figura
cada
PLD
un
el
La
El
tpico.
tiene
es
programable
es
flexible.
tan
programable
entrada
hay
slo
que
no
pero
R)
(PAL
programable
Dado
PLA,
programables
lgica
de
array
gramable.
el
lgica
de
Arrays
3-27
+
son
AC
C
el
empleando
en
forma
de
Dado
PLA.
suma
de
que
productos.
la
sali
LGICO
DISEO
FIGURA
Un
PALK
dispositivos
consistente
diante
en
incluyen
cada
implementar
caso
salida
por
AND
puertas
y
otra
sirve
realimentada
tambin
mediante
secuenciales.
puertas
8 entradas,
salida
que
acta
entre
el
sobre
array
un
un
buffer-inversor
los
salidas
PAL
buffers
hacia
salidas
entradas
bidireccional.
del
de
es
las
de
de
puertas
cada
una
generada
pueden
me
ser
estando
buffer
3 estados
3-27.
Figura
secciones,
pin
habilitacin
la
en
dispositivo
como
triples
mostrado
Estas
o
la
el
entrada.
como
como
AND-OR
estructuras
que
de
salida
Cada
entrada,
seal
ms
ctuple.
como
salidas
cuatro
hasta
tener
flip-flops
menudo
es
circuitos
puede
funcionar
entradas,
las
contienen
3 estados
de
este
cuatro
AND-OR
array
para
trolado
PAL
un
buffer
un
programadas
que
integrado
en
con
comerciales
PAL
PAL
pequeo
de
3-27
Dispositivo
Los
Entradas
123
COMMNACIONAL
con
Los
3 estados.
las
AND.
salidas.
Dado
es
sencil o
124
FUNDAMENTOS
Dispositivos
de
LGICOS
tpicos
dos
ratorios
est
descripcin
de
Sumario
captulo
do
y
En
3-2
dos
se
han
out
y tiempo
relacionar
de
los
definido
El
Estos
de
cin
de
labo
en
inulti-
presenta
una
al
las
OR
AND.
puertas
efecta
niveles
El
Los
los
que
diseo
asisti
diseo
hard
descripcin
de
tecnologa
salida,
Se
puertas.
denominado
En
im-
alta
misma
esta
seccin
fan-
incluyen
se
distintas
formas
describen
pasos
paso
El
niveles,
la
asegurar
de
siguiente
este
de
el
formulacin,
de
obtener
este
optimiza
circuito
un
final
com
circuito
en
uno
empleada.
especi
satisface
las
ilustrado
han
se
proceso
El
en
implementacin
circuito
3-3.
computadora.
de
procedimiento
para
convierte
tecnolgico
tecnologa
que
por
el
Seccin
la
en
asistido
ecuaciones.
mapeado
para
descrito
5 pasos
diseo
mltiples
en
primeros
tres
de
el
de
disponibles
puertas
verificacin
una
tabla
una
inversores.
las
iniciales.
dos
el
El
de
de
negativa
al
como
especificaciones,
optimizacin,
lgica
siendo
en
lenguajes
entre
diseo
de
manual
convierte
se
una
diseo
los
libro.
lgicos.
ciclo
un
del
transmisin.
de
la
resto
subyacente
clave,
diseo:
de
del
valor
puertas
niveles
los
sido
la
nuevo
un
tecnolgicos
positiva
y
tanto
de
con
y las
lgica
ha
deliniendo
ficaciones
fundamentos
emplea
conceptos
a
propiedades
estados
tensin
captulo
aplicaron
se
los
menudo
suplemento
suplemento
del
importantes
lo largo
junto
La
eficientemente
usa
Este
apndice
enfocndose
las
tres
dos
emplearn
se
parmetros
especificacin
de
que
Finalmente
de
este
se
realiza
puesto
buffers
niveles
de
la
cual
libro.
Un
de
presentacin
propagacin.
los
pasos
comienza
diseo
presentaron
componentes
ilustrado
ncleo
del
cubre
que
empleados
(FPGA)
SRAMs.
que
brevemente,
de
se
tipos
(Hi-Z):
pedancia
la
top-down,
present
lgica.
Seccin
la
suplemento,
campo
web
pgina
latches
con
diseo
sntesis
describieron
la
el
en
se
la
Este
en
conceptos.
comenz
computadora
por
ware
VLSI
captulo
y el
jerrquico
el
estos
del
Este
COMPUTADORAS
programables
puertas
disponible
flip-flops,
sumadores,
breve
DE
programables
de
arrays
docentes,
plexores,
3-7
LGICO
DISEO
DEL
mediante
tres
ejemplos.
Con
cin
el
fin
discutir
de
el
la
presentado
tecnolgico
trabajar
de
especificacin
similares
con
nico
un
La
seccin
final
logas
gramable
bsicas
memorias
tecnolgico
ful -custom.
mapeado
incluyndose:
programables
no
las
de
tipo
del
clulas
usadas
slo
centr
arrays
alternativas
clulas,
el
para
de
puertas.
de
lgica
programables
mapeado
implementa
Tambin
tanto
Tres
programable.
y
arrays
mapeado
el
para
de
de
caso
tecno
lgica
pro
tecnolgico.
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se
de
tcnicas
ilustradas
tipos
tecnologas
lgicos
de
tecnologas
y gate-arrays.
as
como
CAD,
varios
las
en
lectura,
distintas
de
libreras
con
las
presentaron
standard-cell
herramientas
como
se
proporcionaron
las
puertas
de
las
y
por
captulo
se
McGraw-Hil .
Kluwer
LGICO
DISEO
4.
Lattice
Semiconductor
6.
index.cfm).
GAL
spld
producs
S.
(Ed.):
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Academic
125
AL
Corporation:
GAZ-r(R)<hltp:/ www.latlicesemi.com
tor
Corporation,
5.
COMBINACION
Cor
1995-2002.
Problemas
El
smbolo
puede
encontrar
3-1.
Disee
) indica
web
circuito
un
ms
problemas
sitio
el
en
del
avanzados
el
implemente
que
indica
(*)
asterisco
el
http:/ www.librosite.net
libro:
siguiente
ecuaciones
de
par
Para
simplificar
cin
mostrada
to
el
este
componente
circuito
el
y para
OR
inversor.
un
empleando
completo,
de
(copias)
Dibuje
instancias
tres
puerta
una
basndose
jerarqua
emplee
utilizarn
Se
B(C
BC
esquemtico,
AND,
A(CE
funciones.
las
2 puertas
de
compuesto
para
del
dibujo
para
se
booleanas:
solucin
la
que
Mano.
el
la
nico
factorizacircui
lgico
diagrama
smbolo
un
en
un
el
para
compo
nente.
3-2.
Un
componente
funcin
la
implementa
que
H
debe
junto
emplearse,
inversores,
con
El
circuito
obtenerse
puede
XY
ABC
la
mediante
del
que
F0(X)
para
pansin
preferiblemente
puede
puede
la
sin
iterar
X
para
Una
familia
lgica
gas
estndar
de
carga
la
usando
puertas
estndar.
de
tantos
F,
buffers
evaluada
es
Shannon,
1. Esta
para
.
seleccionando
sin
como
literales
haga
en
El
expanX
de
Este
negar.
el
cada
proceso
G.
Para
simples.
G(. Dibuje
de
teorema
variable
una
negada
constantes
sean
tiene
integrados
un
salida
F(X)
tanto
entonces
de
expansin
de
ex
una.
se
emplee
diagrama
de
H.
circuitos
con
seal
aparezca
para
buffers
y
cmo
muestre
de
G|
smbolo
que
las
todas
que
G0
empleando
aplicado
variable
hasta
para
ser
Aencontrar
un
3-3,
entonces
0 y
haciendo
Teorema
X-FtiX)
para
implementarse
puede
una
evaluada
F(X)
es
ABD
aplicacin
F^XFoW
en
funcin:
la
obtener
para
=
XZ
fan-out
de
de
una
como
nica
sea
16
NAND
puertas
cargas
puerta
necesario.
con
puede
NAND
Suponga
un
Esboce
estndar.
un
aplicarse
que
fan-out
cada
de
esquema
a 38
enltadês
car
que
entradas
una
126
FUNDAMENTOS
3-4.
*La
LGICO
DISEO
DEL
OR
puerta
inversor
de
tiene
gacin
del
iu
camino
de
ms
COMPUTADORAS
3-28
Figura
retardo
un
DE
tiene
propagacin
0.052
del
largo
de
tiempo
un
propagacin
Cul
ns.
0.078
ser
el
ns
retardo
de
propa
del
inver
el
circuito?
D>-i
5=0
=d^=>
FIGURA
3-28
Circuito
3-5.
La
forma
de
onda
de
la
sor.
suponiendo
(a)
Ib)
no
tiene
un
retardo
de
te)
tiene
un
retardo
inercia!
3-29
Figura
se
del
Problema
aplica
3-4
inversor.
un
Calcule
la
salida
que
tiene
retardo.
0.06
de
transporte
de
0.06
ns.
con
ns
de
tiempo
un
rechazo
de
0.06
ns.
_r
i
0.6
ns
0.6
ns
FIGURA
Suponiendo
ta
(a)
pi
la
Figura
rPHL
en
Calculando
=
la
es
que
salida
cada
0.50
ns
media
de
de
onda
rPHL
para
el
3-5
Problema
calcule
el
retardo
desde
cada
Tomando
(c)
Compare
sus
cada
rPLH
para
para
cada
puerta.
0.40
ns
respuestas
entrada
has
3-30
camino,
de
partir
suponiendo
calcule
valores,
estos
/PHU
que
camino.
(b)
(ns)
3*29
Forma
3-6.
Tiempo
cada
para
de
la
puerta.
Seccin
FIGURA
Circuito
y <b>
(a)
comente
3-30
pura
el
Problema
3-6
las
diferencias.
0.30
para
ns
cada
LGICO
DISEO
3-7.
El
tiempo
gacin.
el
Una
determinada
puerta
de
esta
informacin
se
3-8.
miento
Suponga
(a)
(b)
y el
Comente
la
negativo
de
^Demuestre
3-11.
funcin
caso
contrario,
3-12.
En
Un
sistema
de
retardo
Suponga
ns.
inercial
partir
que
el
para
el
valdran
qu
encontrados
comporta
de
tiempo
propaga
suponiendo
(a)
en
positiva
lgica
en
combinaciones
las
combinaciones
salida
de
Disee
I si
una
puerta
I que
de
es
error
en
ecuacin
una
mayora
la
representacin
con
salida
usadas
no
ms
hay
funcin
una
un
escriba
seis
Hay
T.
pulso
un
OR
en
lgica
en
En
entradas.
sus
3 entradas.
un
dgito
las
entradas
valor
0,
de
1 cuando
BCD.
cdigo
en
Estos
decimal
en
una
sean
el
en
de
resto
que
de
de
de
0101,
0111,
secuencia
se
rante
0100,
repite,
con
te/Sur).
Oeste),
VNS
las
y VEO
est
encendido
disponibles
qu lmparas
conductor.
para
las
al
apaga
30
intervalo
prxima
lmparas
del
cada
debern
Suponga
REO
aplicar
ciclo
que.
16
cada
en
para
el
1000.
basadas
intervalo
OOK).
la
Despus
de
la
cada
salida
y el
los
en
el
acaba
combi-
enciende
se
el
45
80
los
segun
y
comportamiento
de
ocurrir
verde
durante
rojo
intervalos
16
Nor
Este/
que
Divida
la
du
presenta
suponga
de
0110,
1000.
(Amaril o
(Amaril o
5 segundos
segundos).
siguien
lgica
AEO
dada,
combinaciones
X2. X-)
pasando
F(Xx,
0010.
ANS
por
intervalo
enciende
0011,
conectan
direccin
5
conec
se
Norte/Sur),
durante
se
combinacin
controlada
durante
luz
posicin
producir
0001,
Este/Oeste).
una
para
lneas
-
amaril o
superpone
las
entre
lucir
Para
0.
el
se
(Rojo
su
Z cambia
de
(XXX).
Cada
Estas
(Rojo
lmpara
La
segundos,
rojo
0000.
con
puntos
de
la
un
final
del
hay?
1001.
1011.
I.
valor
binario
y D:
1010,
aparezca.
RNS
un
B.
en
amplificador
a
diferentes
contador
A.
nuevo
Norte/Sur),
Este/Oeste).
durante
(el
del
(Verde
(Verde
se
la
que
de
salidas
I y
un
segundos,
antes
de
el
de
tres
una
para
forma
funcin
una
Z
un
1110.
1111,
1100.
1101,
comenzando
est
encontrar
lneas
los
dependiendo
X2 un
amplificador,
funciones
sus
salida
de
binaria
control
de
cambia,
emplea
en
cdigo
el
en
0 y 1
mediante
interruptores
apagada.
Cuntas
interseccin
una
del
de
uno
controla
se
Debe
apaga.
los
estar
nica.
es
entrada
se
combinaciones
segundos
nacional
aplicar
no
la
de
encendida
secuencia
luz
cualquiera
estar
semforo
Un
la
luz
La
lgica
cada
en
binarias
salidas
X3.
Z.
0,
si
funcin
La
Cuando
Z est
luz
la
(b)
luz
muestre
interseccin
una
en
esta
para
X,.
tiristor.
est
que
vlidas.
emplea
tensin
tienen
interruptores
BCD
a
no
luminaria
conmutador
como
un
entrada
baja
Exceso
de
Esta
un
nombran
se
de
cdigo
iluminacin
de
y cuando
de modo
rado
0.
luminaria.
la
y
tado
mine
L),
parmetros
detecte
de
todas
para
de
dos
los
valor
valor
el
palabras,
la
vestbulo.
al
(L
NAND
el
que
determinada
0.10
rPLH
H).
toma
conversor
un
(a)
te
casos.
Disee
3-14.
ns
modelo
positivo
puerta
una
otras
de
(XXX)
3-13.
propa
necesaria
puerta.
salida
(H
funcin
cualquiera
los
qu
de
tiempo
condicin
rechazo?
salida
loma
una
BCD.
0.05
un
de
mayora
*Calcuie
Por
el
que
esta
es
viceversa.
Una
la
aplicabilidad
cmo
negativa
3-10.
de
de
tiempo
rPHL
desarrollar
de
pulso
un
cin
tiene
retardo
del
tpico
Figura
menor
ser
3-7.
salida?
la
debe
debe
inercia!
la
en
de
valor
retardo
el
para
dados
trminos
determinar
para
3-9.
rechazo
de
los
En
127
COMBINACIONAL
deter
espe
un
cambio
128
FUNDAMENTOS
VNS
que
rio
3-15.
6 bits
Disee
igual
3-17.
W,
Un
Y,
de
de
parte
luz
propia
prioridad
de
parada
(en
verde)
(izquierdo
luces
trfico,
autopista,
Existen
tres
acceso
libre
sobre
los
de
necesa
3 bits,
bits
nmero
un
raz
de
entrada.
es
menor
(A.
de
nme
un
4 bits,
Por
D)
3.5
que
si
la
o
mayor
una
genere
binario.
en
un
ejemplo,
que
C,
ms
entrada
En
Por
sa
ejemplo.
Debe
la
disearse
roja).
de
vez
la
verde
del
parte
el
controlador
tiene
un
esquema
entre
que
controlador
este
su
con
central,
alternar
se
de
uno
aplicar
se
especificaciones
Las
carriles,
estos
luz
vehculos
para
cada
servicio,
contrario
que
de
acceso
especificaciones
de
de
caso
forma
de
carriles,
va
Uno
(verde).
dos.
la
en
el
regular
siguientes
para
las
presenta
carriles
otros
dos
otros
y derecho).
verde
(en
es
la
emplea
se
que
una
(rojo)
los
las
del
controlador.
de
Si
de
la
de
nmero
4.
igual
nmero
un
partir
del
de
lgico
esquema
inversores.
entrada.
genere,
BCD
ser
servicio
su
obtener
el
OR
15(1111).
medida
round-robn
otro
que
de
debe
entrada
una
debe
=
va
una
una
con
6(0110)
sistema
3.5
3.
que
Disee
partir
de
que
cuadrada
0.
AND.
genere,
raz
la
obtener
circuito
+
desde
mayor
estn
puertas
que
nmero
del
aproxime
que
debe
X,
9(1001)
salidas
usando
combinacional
un
dems
cuadrado
circuito
2.5
Disee
lida
3-18.
igual
igual
que
COMPUTADORAS
combinacional
un
es
DE
1 y las
salidas
seis
al
3 bits
de
mero
las
circuito
un
de
raz
REO
producir
Disee
LGICO
para
ro
3-16.
DISEO
DEL
uno
determina
y
cual
son:
Entradas:
SC
-Sensor
de
vehculo
en
el
carril
central
SI
-Sensor
de
vehculo
en
el
carril
izquierdo
SD
-Sensor
de
vehculo
en
el
carril
derecho
RR
-Seal
(izquierdo
-1,
del
round
robn
vehculo
(hay
-1,
-1.
vehculo
(hay
hay-0)
no
vehculo
(hay
no
-1,
no
hay-0)
hay-0)
derecho-0)
Salidas:
LC
-Luz
del
carril
LI
-Luz
del
carril
izquierdo
LD
-Luz
del
carril
derecho
central
(verde
roja-0)
-1.
(verde
-1,
(verde
roja-0)
roja-0)
I.
Funcionamiento:
1.
Si
hay
2.
Si
no
3.
Si
no
carril
4.
Si
no
Si
no
Si
6.
entonces
Localice
la
(b)
Localice
una
tabla
es
de
verdad
el
nmero
es
1.
en
el
ni
derecho
LI
entonces
izquierdo,
el
en
pero
I.
es
los
hay
el
en
central,
carril
central,
LD
o
LD
no
vale
del
los
hay
en
los
dos
carriles
laterales,
pero
los
hay
en
los
dos
carriles
laterales,
que
pero
I.
se
ha
especificado
de
varios
en
alguno
de
los
puntos
0.
controlador.
mnima
implementacin
ni
central
carril
el
LI
carril
LI
ser
LC.
de
(a)
inversores.
es
en
RR
cualquiera
minimizando
1 ser
vehculos
si
el
es
central
I.
en
RR
anteriores,
cin
LD
vehculos
hay
el
LC
central
carril
en
es
si
carril
el
en
vehculos
hay
entonces
el
en
vehculos
derecho
entonces
5.
vehculo
un
hay
hay
total
de
entradas
niveles,
y
empleando
que
implemente
puertas
fun
esta
AND.
OR
LGICO
DISEO
3-19.
el
Complete
diseo
del
decodificador
de
BCD
de
las
realizando
segmentos
129
COMBINACIONAL
los
siguientes
pasos:
los
(a)
Dibuje
(b)
Simplifique
Tabla
las
re
-f
total
Verifique
(c)
una
salidas,
acuerdo
de
minimice
el
de
la
puerta
Disee
la
puerta
puertas
OR
Disee
NAND
puerta
nmero
con
de
en
el
el
del
NAND
de
NAND
de
texto
lo
de
sumas
el
especificado
la
en
(b)
apartado
Para
cada
el
Compa
vlidas.
los
de
uno
siguientes
casos
niveles:
mltiples
NAND
puertas
diferencias.
las
explique
final
empleando
8 entradas
solucin
la
en
y determine
productos
circuito.
simplificaciones
son
entradas.
empleadas
puertas
de
implementar
para
entradas
de
forma
en
dadas
7 funcionas
total
una
salida
de
necesarias
entradas
las
nmero
necesita
(a)
7 funciones
de
que
su
Se
cada
para
3-2.
nmero
3-20.
7 mapas
2 entradas
de
inversores.
(b>
(c)
3-21.
el
Compare
Realice
el
para
2 entradas
nmero
de
circuito
de
la
empleando
entradas
slo
y,
en
minimizando
3-31
Figura
Apartados
clulas
las
empleando
entradas.
de
la
inversores.
los
parta
de
NAND
puertas
necesario,
caso
necesario
puertas
tecnolgico,
mapeado
un
3-3.
de
NAND
el
inversores
el
(mida
coste
y (b).
(a)
coste
en
rea
Tabla
total
normalizada).
3-31
FIGURA
Circuito
3-22.
Realice
la
Figura
3-32
el
minimizando
coste
3-21
Problema
clulas
empleando
tecnolgico,
mapeado
un
el
para
el
(mida
de
coste
Tabla
la
rea
en
3-3.
total
para
el
circuito
normalizada).
T>
FIGURA
Circuito
3-23.
mtodos
Empleando
una
funcin
XNOR.
manuales
verifique
3-32
el
para
que
3-22
Problema
el
circuito
de
la
Figura
3-33
implcmcnta
de
130
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
1>
I>
I>
3-33
FIGURA
Circuito
3-24.
manualmente
Verifique
de
las
que
3-34
Figura
la
el
para
funciones
3-23
Problema
XYZ
En
la
salidas
las
para
circuito
del
jerrquico
son
Figura
4-10
el
encuentra
se
diagrama
XYZ
XYZ
G
tabla
la
de
verdad
XY
XZ
del
decodificador.
FIGURA
3-34
Circuito
3-25.
manualmente
Verifique
quico
de
la
Figura
000000001
00001
001
las
que
3-34
10
100001
10011001
1
4-10
se
encuentra
1001
Figura
las
para
3-25
salidas
1111
la
verdad
de
del
circuito
jerr
son:
En
tablas
3-24
Problemas
los
para
0
el
diagrama
100000000
0
la
tabla
de
verdad
del
decodificador.
LGICO
DISEO
3-26.
La
Figura
ce
las
3-35
miento
el
muestra
funciones
diagrama
de
booleanas
del
una
FIGURA
el
onda
3-28.
de
del
circuito.
En
la
exceso
nar
las
los
Problemas
MSI
Describa
salidas.
Locali
74HC138.
detal e
con
el
funciona
3-35
Circuito
Repita
sus
CMOS
circuito
un
de
131
Al.
circuito.
3-27.
de
lgico
cada
COMBINACION
Problema
3-26
salida
Figura
3 para
salidas
3-21
tabla
una
se
las
del
entradas
circuito
para
empleando
de
BCD
del
ante
las
0 al
entradas
en
de
9.
3-27
lgico
parcial,
resultados
los
muestran
simulador
un
verdad
3-26
de
vez
la
BCD
obtener
las
simulacin
Realice
del
simulacin
una
del
obtener
para
10
al
las
de
lgicas
expresiones
de
convertidor
similar
15.
formas
para
BCD
determi
CAPTULO
iI
Funciones
circuitos
COMBINACIONALES
En
les,
captulo,
este
muy
implementan
portantes
estn
descripcin
lo
dor.
leccionar
instrucciones
dificadores
se
de
la
ra
memoria,
muy
los
de
usan
otros
de
fin
utilizados,
componentes
muy
en
las
varios
de
componentes
tanto
los
que
de
la
la
muchas
los
de
como
im
bloques
ser
HDL.
del
de
estas
Se
intro
de
lenguajes
alternativa
una
l/O.
bus
funciones
de
ejecutadas
conceptos
computadora
de
dentro
En
de
este
genrica,
teclado.
los
procesadores
incluso
los
emplean
para
procesador.
lgica
bloques
aplicables
son
las
el
en
se
y
e
La
general,
capitulo
del
principio
datos
los
por
el
como
complejas
computadora.
al
que
aparece
seleccionar
decodificadores
entrada/salida
para
Los
componentes,
instrucciones
presentacin
y Verilog
la
Los
funciona
esquemticos.
de
al
determinar
grandes.
de
componentes
genrica
placas
las
en
ms
codificadores,
Aparte
grandes,
ms
para
VHDL
importantes
conectadas
placas
manejar
para
computadora
una
son
se
muchos
son
ecuaciones,
de
usa
descripcin
de
verdad,
las
los
vehculo
hardware
circuitos
correspondientes
digitales
bloques
programable.
y sistemas
distintos
como
sus
decodificadores,
variable,
lgica
circuitos
unidas
lenguajes
diagrama
multiplexores
en
y sirven
y
circuitos
denominaremos
de
nica
una
de
hardware
los
funciones
que
multiplexores
construccin
fuertemente
la
funciones
tablas
En el
1, los
de
funciones
en
varias
el diseo
en
reutilizables,
cdigo,
de
ducirn
tiles
fundamentales,
circuitos
conversores
las
estudiaremos
fundamentales,
memorias.
Captu
procesa
para
se
Los
co
descifrar
tas
programable
as
en
como
funcionales
a
la
mayo
134
4-1
FUNDAMENTOS
Circuitos
LGICO
DISEO
DEL
3,
Captulo
el
seccin
definieron
se
definiremos
del
simplemente
importancia
casos,
nes
tienen
se
fabricaban
una
de
de
muchos
tales
para
mos
circuitos
entender
de
circuitos
ciales
como
nes
los
los
alta
estn
En
captulos
Captulo
secuenciales
los
Captulo
tanto
los
realicen
que
4 y
5,
circuitos
las
este
en
construi
jerarqua,
Captulo
secuen-
6.
funcio
Las
Sin
formar
pueden
de
elementos
del
almace
combinacionales
base
mediante
salidas
Las
los
em
circuitos
combinacional
funciones
como
secuenciales
los
con
combinacionales.
bloques
Captulo
las
muy
fundamen
circuitos
captulos,
siguientes
como
de
mayora,
hacia
funciones
de
circuitos
son
circuito
como
Ademas,
tiles.
muy
circuitos
en
almacenamiento.
almacenamiento.
de
funciones
combinacionales
Funciones
FIGURA
4-1
Diagrama
de
lgicas
para
bloques
circuitos
definidos
de
empleo
en
y entender
describir
para
el
aqu
formar
6.
de
lenguajes
ms
implican
implementacin
el
supone
o
dos
Asignacin,
Las
de
lgicas
puertas
funciones
de
un
diferentes.
circuito
secuencia]
no
nica
una
por
la
funciones
La
habilitacin
lgicas
y la
com
transferencia,
no
consecuencia,
Como
lgicas.
puertas
variable,
las
asignacin
y constantes.
emplean
se
puerta
la
operaciones,
variables
usan
de
algunas
son
primeras
Slo
en
inversin
(o
el
implica
comple
empleo
variable.
por
transferencia
funcin
dos
operaciones
estas
uso
un
y habilitacin
booleano.
operador
de
mento)
inversin
elementales.
ningn
de
bloques
bsicas
transferencia,
asignacin,
binacionales
cuatro
exterior
funcio
funcionales
bloques
para
de
en
Estas
asociados.
son
al
ire
casos,
mientras
disear
almacenamiento
entradas
elementos
emplearemos
una
los
entorno
elementos
con
servirn,
Las
los
esta
correspon
algunos
funcin,
de ella.
la
del
4
En
sus
hardware.
descripcin
una
el
hacia
posteriores
5. junto
de
como
tanto
van
de
4-1.
su
comienzo
Captulo
elementos
con
en
son.
este
en
En
de
funcionales
bloques
al
y estudiados
Figura
la
en
los
de
integracin
discuten
se
exterior
combinacional
definidos.
3.1
combinados
entorno
mediante
de
Seccin
muestra
se
del
tanto
namiento.
la
sus
con
escala.
Hoy.
emplean
para
implementaciones
el empleo
se
escala
que
menudo
a
como
circuito
alta
en
media
funcionales
Normalmente,
funciones
estas
muy
funcionales
secuenciales
proceder
pequea
combinacionales
VLSI.
de
descritos
bloques
bargo.
circuitos
instancias
digital.
bloques
funciones
una
diseo
de
los
Las
los
el
en
(VLSI),
como
Los
circuitos
funcin
la
especial
integrados
integracin
bloques.
estos
para
circuito
un
diseo.
su
junto
funcionales.
a partir
implementacin
En
el pasado,
bloques
como
obtener
presentaremos
como
escala
alta
proceso
combinacionales
determinadas
referidos
diseo
de
circuitos
los
combinacionales
combinacionales.
travs
otros
Si
COMPUTADORAS
ilustraron
funciones
algunas
circuitos
dientes
mos
La
DE
combinacionales
En
4-2
y complemento
nico
bit
de
depende
La
Tabla
4-1
una
muestra
nica
variable
las
tablas
X.
sern
de
verdad
posibles,
para
mucho,
como
estas
funciones
la
de
FUNCIONES
4-1
TABLA
Funciones
de
La
primera
tante
1
la
de
lgicos.
y la
brarse
hacia
ycc
tal
F.
mediante
las
columnas
simplemente
la
las
implementaciones
muestra
inversor
la
de
aprecia
se
la
tensin
la
Xa
se
entrada
la
emplea
en
smbolo
masa
nom
desde
representa
se
observa
se
es
puede
cable
complemento
comoF
la
los
de
smbolo
nico
un
el
muestra
el
ltimo
Este
de
asignacin
como
y
se
por
conectando
de
tai
que
Finalmente,
partir
F.
representa
se
alimentacin.
4-2(c).
Figura
logra
que
entrada
La
salida
la
alternativa
implementa
se
en
constante
de
transferencia
La
representacin
una
positiva,
smbolo
la
funciones.
cuatro
estas
para
constante
una
lgica
se
se
tanto
por
la
X.
salida
conectando
4-2(b)
cons
En
modo
este
X,
es
valor
asignacin.
una
X,_de
funcin
la
0 y el
constante
cabo
entrada
de
columna,
tercera
la
l evan
variable
la
valor
el
asignan
tabla
consiguiente,
por
En
VDD.
la
de
en
el
o
como
un
salida.
I por
constante
como
implementa
Figura
Empleando
La
4-2(a).
Figura
quemas
muestra
se
convertirse
para
4-2
es
la
1!
funcin
Figura
fijos
La
valores
respectivamente,
entrada
variable
una
de
la
complementa
ra
ltima
funcin
columna,
gunda
re
la
y
la
135
COMliINAClONALES
CIRCUITOS
Figu
la
en
4-2(d).
KcC
1
^DD
F=
F=X
X F
(c)
F
_L
F-0
HUI
4-2
RA
de
Implcmeniacin
Funciones
funciones
Las
mos
Fde
el
bits.
funciones
supongamos
Ordenaremos
que
bit
consiste
en
escribir
mos
1. 0).
las
F
de
implementacin
un
cmo
de
barra
una
muestra
F,
separamos
bsicas
1 A.
(0.
vector
bis
mltiples
en
varios
la
la
4-3{b).
Figura
F
en
cuatro
puede
Figura
El
cables,
uno
el
vector
F2
que
por
bit
0,
0,
valores
F.
los
simplemente
los
1.
nombramos
de
lnea
el
y
pode
1.
(0,
Fy
como
esquemas
indica
y el
F
que
Entonces
A.
hemos
repre
mayor
grosor
de
nmero
los
Por
funcin
una
significativo
F0).
Suponga
F,.
F0
nica
barra
la
un
1) y para
en
una
de
y
o
comodidad,
los
cada
I.
F(3:0)
empleando
acompaa
conectar
F2.
A
(.
como
Por
4-3(a).
Fj
l,
de
bit.
nico
que
construyen
el bit
ms
sea
(F3,
0.
Pode
simultneamente.
funciones
F3
F
referida
ser
Fj
F2,
que
0,
Para
entero
poder
modo
F3
relacionados
hilos
Para
A).
F,.
de
bits
de
vectores
funciones.
funciones
slash>cruzndola.
varios
como
proporcionando
de
conjunto
bits
cuatro
cuatro
funciones
muestra
se
sentado
con
el
funcin
Esta
tenemos
las
como
variable
nica
una
aplicarse
pueden
mltiples
de
significativo,
siguientes
menos
anterioridad
con
estas
en
pensar
de
funciones
bit
definidas
ejemplo,
F0
varios
de
(d)
(b)
(a)
f.
XpO
bits
adecuadamente.
cables,
apropiados
1.
su
136
FUNDAMENTOS
DISEO
DEL
LGICO
COMPUTADORAS
DE
2-.\s
1
A
Fa
F( 2:t)
F
<c>
(a)
3.1=4.
,4
<d)
FIGURA
4-3
Del
modo,
mismo
queo
grupo
utilizada
con
ms
elementos
este
fin
de
empleada
real
determinada,
los
por
asignacin
res
pueden
las operaciones
cin
principal
en
plada
como
el
cambiados,
dispositivo
el
4-1
EJEMPLO
Considere
la
como
tambin
/<, /,
he
Asignacin
tabla
de
lo
variables
cuya
verdad
expandida
la
columna
de
en
la
para
4-4(b).
/3,
Y
tar
se
A +
B
AB
salida
implementarse
como
muestra
muestra
puede
puede
+
BA
variable
el
circuito
B.
/,
la
implementacin
cualquier
usando
final.
/0
toma
/,)
/,.
0,
el
valor
notacin
La
captura
Para
cada
por
64
variedad
gran
una
de
ms
varia
En
o
la
temporal.
valo
los
temporal,
a los
en
empleados
t
i
e
ne
su
fijos
aplica
funcin
est
no
que
contem
de
conjunto
un
valores,
funcin
realidad,
en
filas
de
desee,
se
que
es,
variables
dos
son
funcin
que
las
entrada,
variables
funcin
una
y 7 columnas.
el
seis
de
al
Pero,
considerablemente
colo
la
de
tamao
ms
I.
/3
0.
que
By el
valor
Bl0
fijar
Al
Como
B).
1 e
+
ABh
ecuacin.
esta
0, /j
sin
i para
diferentes
y
la
1.
temporalmente
1:0.
es:
70
algo
una
reducido
para
funcin
usando
=
que
/,.
asignacin
fijando
formada
tabla
esta
una
la
4-4{a).
hemos
salida,
no
una
de
sustituir
Cualquier
1. Observe
juntos,
propuestas.
permanentes
de
est
Y de
implementar
implementarse
permanente
una
verdad
ecuacin
Figura
hasta
de
de
Y (A.
La
valores
asignaran
En
valores
Figura
Dependiendo
caso
emplearemos
permanente
ser
implementar
la
en
pe
un
herramientas
las
implica
puede
modificar.
para
/,.
notacin
estn
no
3,
tienen
valores
mecanismos
/ hasta
estas
complemento
asignacin
lgica
programable.
ser
implementada
puede
mostrada
desde
son
de
la
ilustrar
para
F0
lugar
su
de
un
muestra
subndices
una
de
podr
valores
les
I2e /?
La
de
tabla
se
/,
tabla.
dispositivos
programable
prximo
ejemplo.
el
de
de
los
usar
documentacin.
menudo
La
En
dependiendo
asignacin
se
empleando
los
muestra
La
nunca
ordinarias.
lgicas
se
valor
asignacin
0.
que.
muestra
La
empleado
Fy. F{
subvector.
por
vara
transferencia
I y
puesto
queramos
4-3{c)
ha
se
este
4-3
Figura
la
lgicos.
permanente,
un
subvectores
consultarse
constantes
en
nombrado
la
diseos
valores
ser
F(1:0)
La
valores,
de
aplicaciones
F(3).
y
debe
los
en
para
que.
slo
Figura
4-3(d)
Figura
referimos
disponibles.
asignacin
bles
vectores
HDL
esquemas
herramienta
La
los
F.La
bits
que
FLa
ejemplo.
Observe
vectores.
su
varios
de
transferencia,
de
y Ffl.
F(3:0)
dos
para
de
F{
bsicas
proceso
por
de
bits
Fj,
anotacin
la
usar
F.
los
para
el
en
de
utiliza
que
podemos
car
de
complejo
combinacin
ocurrir
puede
funciones
de
Implementacin
CualqIuix era
fijar
/0
0
/,
I2
para
0.
de
AB
AB.
4-2.
implemen
funciones
/L=
/0
Tabla
podemos
estas
desde
valores
la
1.
los
muestra
La
puede
1, y usando
Figura
A 4-4(c)
FUNCIONES
CIRCUITOS
COMll
1 37
NACIONALES
j>
-O
t=D-l
(a)
>
(b)
A*
i>-n
B-
D
T>-
"^D-l
=D
t>
DÔ(el
FIGURA
4-4
Implementacin
TABLA
de
dos
funciones
de
asignacin
usando
valores
4-2
Implementacin
A
de
Y
0
1
asignacin
por
Y=AB+AB
A+
funcin
una
de
valores
=l)oY
BU,
A+
+AB(I%
0)
AB
Habilitacin
El
jeron
de
concepto
los
habilitar
conceptos
tacin
permite
entrada
por
que
un
una
de
estado
salida
seal
una
de
alta
seal
apareci
impedancia
en
alta
de
entrada
impedancia
primera
por
vez
(Hi-Z)
hacia
pase
en
la
salida,
y
la
en
Adems
deshabilitacin
Seccin
2-9
En
tri-estado.
buffer
salida.
la
la
de
donde
la
general,
reemplazar
tambin
introdu
se
la
puede
habili
seal
sustituir
de
138
FUNDAMENTOS
la
seal
entrada
de
da
lo
no
salida
Por
est.
(habilitada)
estos
la
seal
de
entrada
ra
4-5(b).
EN.
Por
sando
es
necesaria
ejemplo,
si
la
seal
EN
si
seal
sumada
otra
Figura
(OR)
la
parte,
el
seal
Si
el
valor
puede
EN
EN,pues
un
la
seal
(deshabilitada).
habilitada
EN
como
la
en
en
Figura
la
seal
la
muestra
como
con
En
(AND)
1. entonces
tal
EN.
la
multiplicada
es
habilita
est
directamente
est
invertido,
ha
adicional,
salida
pasar
0 fijo
deshabilitado
ser
se
entrada
de
entrada
de
la
entrada
mostrar
seal
de
salida
seal
cundo
la
1,
salida
la
complemento
de
entonces
la
fijo,
La
1.
determinar
un
0,
sea
para
4-5(a).
con
bien
tiene
est
EN
est
la
denominarse
la
muestra
-Y ser
salida,
EN.
deshabilitado
como
la
en
valor
el
fijo
COMPUTADORAS
ENABLE
pero
si
casos,
DE
valor
un
por
denominada
menudo
LGICO
DISEO
DEL
lugar
4-5(b).
de
si el
interruptor
Figu
1, pa
(a)
<b)
EJEMPLO
4-2
En
la
del
contacto
Aplicacin
los
de
mayora
ponga
niciones:
que
de
luz
de
radio
de
las
Luces
L- A
Radio
Alimentacin
4-3
cmo,
cuando
estn
apagados
verdad
de
las
tes,
mini
es
el
bit
el
producto
si
negada
correspondiente
los
salidas
fila
accesorios
I cerrado
abierto,
I cerrado
IV
combinacin
el
sus
valor
fijo,
abierto
que
Con
se
CN
el
de
columnas
combinacin
de
entrada
salida
indiferencias
CN.
X,
En
0 y
los
la
CN
Entonces
a
la
CN
una
I.
apagado
normales
valores
los
de
est
bit
seal
son
no
varia
es
Si
1.
aparecer
no
CN
modifica
definicin
si el
negada
variable
Cuando
interruptores.
de
indiferen
que
cada
trminos,
encendido
esta
tabla
trminos
mini
ser
no
est
habitual
condiciones
de
entonces
contacto
que
(X),
la
que
representan
es
sentido
las
productos
es
del
interruptores.
sistema.
este
accesorios
los
todos
sus
informacin
producto
la
0,
de
empleo
representar
para
el
de
operaciones
=
encuentren
misma
la
dando
las
para
est
en
tabla.
interruptor
respectivos
apagados.
I conectada
resumida
representa
por
estarn
un
desconectada,
usan
en
tambin
Ry
se
Cuando
Vpor L.
la
las
en
correspondiente
controlarn
se
OXXX
trminos.
est
representa
entrada
la
1 cerrado
si
arranque
estado
de
filas
las
en
de
de
pesar
de
bit
verdad
del
nueve
ejemplo
el
de
primera
Mientras
Por
tabla
columnas
abierto,
V- A
interruptor
slo
Su
y defi
variables
1 encendida
la
tan
las
accesorios
todos
las
16
en
est
ventanil as
la
siguientes
1 encendidas
(0)
filas.
trminos.
ble
los
de
si
las
en
resumida
el
refleja
se
JR- A
abierto,
A
contiene
controla
est
las
usando
habilitadora.
seal
una
como
1 cerrado
si
Funcionan
slo
acta
contacto
automovilstico
abierto,
0
ventanil a
las
el
sistema
est
radio
la
caso,
ventanil as
apagadas,
apagada,R
Observe
Esto
si
luz,
este
este
de
Tabla
tabla
Interruptor
Interruptor
Interruptor
La
En
copiar
CN
Contacto
la
automviles,
queremos
4-5
habiliutdores
habilitacin
de
encendido.
est
FIGURA
Circuitos
ENABLE.
en
entonces
(0).
de
FUNCIONES
TABLA
CIRCUITOS
139
COMBINACIONALES
4-3
Tabla
de
de
verdad
Interruptores
de
IL
OV
aplicacin
una
habilitacin
de
Controles
entrada
IV
iR
0
1
1
0
[
0
1
Decodificacin
las
En
de
computadora
digitales,
informacin.
de
informacin
de
salida
un
Un
binario
cdigo
codificada.
de
nico
cdigo
al
bits
de
binario
el
usadas
aplica
m
sus
por
decodificador
no
definidas
cializadas
funcionales
aqu,
es
decodificacin
binario
de
Puede
ocurrir
genera
ningn
cdigo
decodificacin
la
muchas
de
en
la
de
cdigo
entrada
no
funciones
las
espe
correspondientes
sus
exista
circuito
un
un
y genera
todas
cdigo
un
entrada
,
Entre
bloques
definidos
funcionales
bloques
en
bits
combinaciones
importante
funciones
otras
en
entradas
ciertas
para
las salidas.
por
ms
distintos
un
sus
por
discretas
elementos
de
codificada
por
bits
que
es
entrada
de
vlida
realizada
es
cdigo
representar
palabra
2"
hasta
cdigo
un
cada
salidas.
en
capaz
cantidades
representar
para
de
convenir
para
que
un
la
incorporan
se
tal
La
se
que
bits
n
es
m^ 2",
n^
salida.
de
combinacional
de
Decodificar
bits,
binarios
cdigos
emplean
se
aqu.
En
los
seccin,
esta
decodificadores
minos
cadora
de
de
partir
de
verdad
para
Du=* 0 y >|
que
las
esta
aparece
variables
con
que
donde
lneas,
de
ni
entrada.
y salidas
Si
decodificadora.
1.
A
en
la
partir
Figura
de
tabla
esta
Su
D{)
de
es
I y
=
0,
decodificacin
la
implementan
propsito
La
Figura
obtiene
>
Dn
0
0
1
D,
(b)
(a)
FIGURA
Decodificador
4-6
de
2 lneas
menos)
mini
la
funcin
decodifi-
la
muestra
0.
I y
se
denominan
(o
4-6(a)
entonces
verdad,
se
2"
generar
2 obtenemos
4-6(b).
.
2n.
Para
entrada
una
funcin
=
funcionales
bloques
m
2 lneas
ces
circuito
Si
tabla
tr
de
1, A enton
dando
el
140
FUNDAMENTOS
En
la
Figura
para
de
l
tabla
esta
entrada
y ,4n
implementa
el
diagrama
ta
AND
de
iguales
el
de
2 entradas.
uno
A,
A0
4-7(b).
las
Do
Di
conectadas
d2
D?
las
entradas
la
de
salida.
puer
una
decodificadores
dos
circuito
cada
para
mediante
implementa
se
de
el
trmino
mini
un
trmino
que
consecuencia,
igual
valores
dos
los
Como
salidas
salida
de
siempre
nmero
mini
estn
Las
valor
un
aparece
a
variables,
conectadas
el
para
dos
cada
AND
lneas
igual
es
de
puertas
de
una
salida
trminos
fila
decodificadora
decodificadores.
los
de
cada
en
funcin
segunda
una
general
binario
Figura
Estas
cada
por
la
La
cdigo
de
verdad
variables,
0.
mini
posibles
lgico
dos
de
naturaleza
la
de
representen
cuatro
En
mejor
trminos
COMPUTADORAS
tabla
la
ilustra
salida
DE
muestra
se
mini
de
4,
neas.
4-7(a)
4, que
son
valores
ym 2
LGICO
DISEO
DEL
de
2 l
AND.
puerta
(a)
<b>
FIGURA
4-7
Extensin
Pueden
construirse
trminos
con
de
decodificadores
una
puerta
decodificadores
decodificadores
entradas.
de
nmero
En
de
agrupaciones
El
decodificador
que
el
AND
construir
trminos,
decodificador
un
AND
8 puertas
de
observa
2 entradas.
El
procedimiento
1.
Hacer
2.
Si
es
decodificador
La
es
k
de
2*
lneas
un
resultado
puertas
3)
emplearemos,
decodificador
de
decodificador
el
se
entradas
de
muestra
2 lneas
2
AND
puertas
en
formar
para
I
de
4
total
nmero
menor
salidas.
AND.
puerta
(n
jerrquico
entradas
con
los
que
elevado
un
diseo
emplea
que
mismo
con
mini
la
alimentarn
que
puede
implementarse
2 entradas,
de
mini
los
como
se
4-8.
Figura
siguiente:
dividir
par.
el
mtodo
cada
alimentan
que
resultante
estructura
n.
decodificadores
Usar
2 lneas
general
=
4-7.
Figura
4 lneas
un
el
de
Jerrquicamente,
de
la
en
de
decodificadores
usando
de
como
de
medida
decodificador
tiene
ampliacin
decodificador
un
modo
este
mera
da
cualquier
construir
por
la
mediante
proporciona
se
funcin
cada
Desafortunadamente,
solucin
esta
para
obtiene
se
que
Para
grandes,
simplemente
entradas.
ms
tenga
seccin,
esta
puertas
construido
que
ms
hacen
se
lineas
impleincntando
mayores
AND
de
Decixlikador
tamao
AND
puertas
de
2 para
obtener
de salida
entre
tamao
conectadas
de
salida
k/2.
2*:.
un
2a
Si
decodificador
>y2.
Emplear
k
es
impar,
de
2* puertas
AND
calcular
(i
tamao
de
conectadas
+
salida
l)/2
dos
2<*+l,!
(jfc
l)/2.
y
un
FUNCIONES
Para
cada
igual
l
4*3
Para
64
nectan
decir,
de
que
de
el
puertas
AND
dos
decodificadores
el
algoritmo
64
ro
total
significativa
en
alternativa,
Como
variables
Si
de
que
l.
2 desde
paso
decodifcador
el
repita
2.
paso
Para
l.
un
use
entrada
el
suponga
comunes.
390.
cada
para
se
ha
la
x
mini
se
este
3.
4)
trmino,
conseguido
2 (es
han
expan
estructura
+
ta
lugar
salida
se
2(2
2, dando
de
muestra
(es
=
8 puertas
de
tamao
de
=
co
es
decodifcador
un
2.
4-9
23
2.
conectan
decodifcador
k
un
paso
de
que
paso
decodificadores
Figura
lo
con
con
los
AND
puerta
=
salida
se
=
re
2(2
8)
el
nme
reduccin
una
entradas.
que
En
64)
entradas
de
nica
una
(6
de
total
nmero
total
de
Se
1.
del
La
)/2
lneas
decodificadores
todos
que
dos
momento.
este
22
ejecucin
nmero
un
salida
2
siguiente
Puesto
en
segunda
2.
paso
del
tamao
ejecucin
2 y (k
de
de
2 lneas).
de
=
del
ejecucin
primera
la
en
la
)/2
tamao
la
en
empleado
sido
decodificadores
3 termina
hubiera
habra
En
(k
de
tiene
se
entradas
de
dos
conectadas
de
paso
6),
decodificadores
8 lneas).
es
2 entradas
estructura
182.
dos
de
del
Esta
sultante.
el
en
lineas
(k
Finalmente,
cuatro
decir,
dido.
lneas
ti
2 hasta
paso
64
decodifcador
un
decir,
(es
entradas
resultado
respectivamente).
lneas,
de
impar,
es
salida
de
mao
el
lneas
64
decodificadores
2 entradas
de
AND
puertas
k
resultantes
en
Decodifcador
de
dos
por
Puesto
decadificadores
obtenidos
decodifcador
un
AND
valores
de
2 lneas.
EJEMPLO
los
de
los
de
uno
141
ALES
4-8
FIGURA
DceiKicador
3.
COMBINACION
CIRCUITOS
necesitan
caso,
en
mltiples
lugar
decodificadores
de
implementar
decodificadores
que
tienen
stos
distintos
142
LGICO
DISEO
DEL
FUNDAMENTOS
COMPUTADORAS
DE
FIGURA
4-9
de
Decodifcador
algunas
dr
partes
funcin
son
da
dh pueden
tir
un
decodifcador
lneas
las
variables
circuito
1.
(A,
B)
2.
(A.
B)
3.
(A.
B,
compartido
compartido
C) compartido
los
que
3.
1 y
decodiftcadores
caso
3,
coste
I y
el
de
para
por
da
por
da
D)
db(A.
B.
C.
E)
d({C,
D,
E,
F)
funciones
el
lneas
8 lneas
dhy
3 decodiftcadores
que
Para
los
cuenta
dtl
siguientes
los
en
compar
decodifcador
aparecera
usar
deco
tres
solamente
una
vez
en
de
los
casos:
dh,
(C,
D)
compartido
por
dr
db,
y (C,
E)
compartido
por
dh
dc,
dh
el
claramente
los
(excepto
y
db
mismo
coste,
funciones
las
de
coste
da
da, db
dc pueden
y
un
redundancia.
en
A.ByC.
compartir
para
dr pueden
compartidos,
bloques
tres
da
tienen
1,
caso
las
C.
tendremos
por
casos
Para
B,
presentara
compartidos,
suponga
dJA,
de
estos
y el
ejemplo,
C y D.
para
lneas
64
entrada:
de
decodifcador
4 lneas
implementar
decodiftcadores
Por
compartirse.
un
Al
y E.
diferentes
el
podrn
siguientes
de
para
Puesto
casos
ellos
de
compartir
diftcadores
los
de
se
dir
db
un
decodifcador
inversores)
reduce
en
el
compararemos
y
16
dt.
se
reducir
coste
el
en
de
entradas
de
puertas.
3
8 lneas,
de
coste
Para
el
o
2-
FUNCIONES
entradas.
Por
algoritmo
aproximacin.
tanto,
el
es
ms
va
all
Decodificadores
tadora
la
en
(A,,
A0),
la
seal
las
con
tradas
En
lnea
la
es
la
lneas.
lneas
tradas
tes,
En
actan
de
tiene
lgicos
ellas,
10.
la
salida
Figura
la
entrada
la
salidas,
mediante
el
tiene
valor
dos
mismos.
de
de
seleccin.
de
ox
t>2
f>3
de
la
entrada
de
mientras
i-|
DD-*
Decodificador
4-111
con
sea)
de
habilitacin
de
lineas
nica
una
implementa
transmitida
decodificador
demultiplexor
un
de
las
que
otras
La
entrada
slo
es
A0.
en
con
de
datos
direccionada
ejemplo,
Por
las
diferen
decodificador
un
A,
EN,
contrario
es
El
entrada
seleccin
(b)
FIGURA
en
de
entrada
demultiplexor.
(a)
de
decodificador
aplicaciones
razn,
esta
Ar
A%
encen
total
que
tienen
EN-
E\
de
cuando
Lo
mientras
datos,
Por
la informacin
pero
las
dos
lneas
'o*
estar
nmero
circuito
seal
circuitos
decodificador
aplicado
El
lneas
los
en
luces,
luz
del
implementacin
los
los
valor
el
de
multiplexores.
procedente
salida.
qu
las
una
el
4).
entradas
de
de
proporciona
EN
tambin
cuatro
especificada
D2
es
exactamente
son
las
4-10
decodificador
por
una
recibida
lneas
sobre
mostrado
del
conjunto
^
las
empleo
informacin
bits
habilitadores.
decodificador.
el
Aunque
denomina
se
hacia
la
seleccin.
de
habilitacin
de
una
Aq)
variables
conexin
(n
habi
habilitacin
I, solamente
demultiplexor.contPararolar
de
este
esta
seal
circuitos
salidas
un
en
del
posibles
de
demultiplexor.
diagramas
sus
entrada
haca
el
como
EN
salidas
la
determinada
controla
mayores
cual
2n
combinacin
una
habilitacin
con
decodificador.
mediante
la
las
de
una
de
de
conectando
de
de
las
todas
habilitadores
las
los
seal
con
0,
decodificador
seleccin
la
de
y cuando
de
modo,
y
EN
del
el
circuitos
en
cada
emplea
se
salidas
Si
denomina
se
salida,
tratar
esquemtico
mplementarse
copias
puede
habilitacin
decodificadores
una
distribucin,
a
distribucin
esta
a
cada
se
transmitida
es
los
en
4-5,
seleccin
la
Seccin
la
colocando
este
lneas
Para
verdad.
apagadas,
Para
de
vez
0.
apagadas.
tres
en
las
estarn
reducirse
puede
negadas,
sus
(A.
otras
de
son
De
de
control
2
de
tabla
dems
luces
del
decodificador
EN una
las
las
0.
entrada
su
slo
todas
I y
EN
dida.
1.
es
muestra
habilitacin
con
decodificador.
del
el
junto
Para
0.
la
4-I0.
mlneas
salidas
resulta
4.
Figura
son
EN
conect
EN arn
se
~2 n y
Para
tas
se
formal
implementacin
un
dibujo
La
solo
143
NACIONALES
habilitacin
de
de
habilitadores
COMUI
CIRCUITOS
mplementarse.
posibilidades,
seal
decodificador
circuitos
debe
que
nuestras
con
funcin
La
3 el
caso
de
dems
si
salidas
144
FUNDAMENTOS
inactivas
permanecen
4-4
DISEO
DEL
luces,
con
lucir
intermitentemente,
(A,,
LGICO
mostrando
A(j)
10
un
DE
lgico.
Si
mientras
decodificador
el
alternativamente
EN
COMPUTADORAS
controla
cambiando
que
todas
las
que
realiza
estarn
luces
dems
de
conjunto
un
la
0.
I y
entre
cuatro
controlada
luz
D2
por
apagadas.
Codificacin
Un
codificador
el
el
codificador
una
tiempo,
Para
tabla
de
dice
es
tabla
7.
Puesto
tabla
la
de
cada
por
una
entrada
ecuaciones
de
de
una
filas
las
de
las
que
variables
A,
resultantes
El
estar
implementan
codificador
activa
recin
al
mismo
Dy
Df
Z>2
3-
Dy
D-
O4
Dy
Df
OR
de
de
entradas
dos
Df,
limitacin
se
verdad
un
para
de
activan
codificador
para
slo
que
una
simultneamente,
octal
de
las
I>
1>S
Di
Dy
Do
Oy
la
salida
0
1
de
de
3 lneas,
presenta
An
A.
variables
entradas
binario
puertas
las
A2
Salidas
J>6
la
D\
Entradas
7
1 si
encon
con
4-4
TABLA
Tabla
emplear
codificador
el
subn
posicin
la
en
el
=
la
entradas.
la
presenta
si
tiempo:
Para
A0
de
son:
3 puertas
descrito
con
A,
1.
mismo
especifica
partir
es
combina
OR
puerta
=
I al
1 cuando
un
puede
implementarse
puede
Cada
valor
un
tienen
aproximacin
salida.
salida
es
ejemplo,
se
decodificador
de
1 para
un
A|
se
el
de
salida
la
impares,
son
Esta
tabla,
Aq
que
posicin
valor
A
que
8 entra
correspondiente
el
indiferencias,
las
en
Por
el
valores
sern
es
tiene
lomar
los
gene
codificador
de
generan
que
columnas
valores
estos
la
tienen
salida
salidas
salida
de
codificador
Este
con
lneas
ejemplo
puede
las
las
4-4.
salidas
todas
la
Un
entradas
una
binaria.
de
Tabla
cada
en
todos
que
representacin
A partir
verdad.
un
la
filas,
1 para
es
con
Las
Un
decodificador.
del
salida.
entrada.
la
las
de
una
ocho
como
binario
en
soporta,
que
de
de
en
restantes,
observamos
representa
1. 3,
muestra
slo
que
tendr
slo
correspondiente
su
OR.
las
suponemos
combinaciones
verdad
se
entrada
de
56
dgitos
valores
inversa
operacin
lneas
los
se
que
la
entrada
los
de
uno
la
las
de
Binario
Si
entonces
dos.
menos)
Octal
cada
por
binario.
digital
lneas
correspondiente
de
nmero
(o
binario
cdigo
das.
trar
2"
tiene
ran
funcin
una
es
codificador
puede
una
FUNCIONES
combinacin
incorrecta.
codificador
binaria
sentacin
res
establecen
Si
asignamos
Dy
Df,
han
se
que
Dy.
entradas
estn
D0
Esta
I.
es
las
En
tal
es
si
que
senta
la
las
columnas
usan
para
senta
el
si
si
bit
el
el
I.
aparece
la
nmero
resumida
tabla
bit
1XXX
la
Tabla
las
al
en
plazando
fila,
4-5.
es
2P.
de
I y
la
Tabla
modo
en
prrafo
iguales
La
tabla
de
Con
el
igual
tanto
mayor
todas
cuando
cuando
salida
una
si
tiene
porque
ambigedad
se
produce
que
codificada.
sea
mayores,
110
otra
adicional
las
entrada
la
indique
que
i.
combinacional
de
de
construir
filas,
las
X.
Del
valores
de
las
es
verdad
que
mini
entradas
mini
un
D2
>,
D0
variable
se
inverti
es
la
entonces
/>,
co
cuando
de
codificador
con
la
en
la
4-5,
valor
fila
para
trmi
mini
obtenerse
reem
incluirse
ms
en
de
filas.
prioridad;
est
prioridad
A0
Tabla
mismo
puede
mayor
entrada
esta
fila
cada
debe
varias
de
la
es
el
incluir
nunca
salidas
Dy
nica
la
en
Salidas
Dy
X,
la
una
tienen
trmino
trmino
las
entre
de
no
una
00IX.
4-5
de
0 y
en
repre
variable
cada
es
ejemplo,
que
debemos
Entradas
tabla
por
Por
fila.
cada
entrada
otras
ejemplo
entrada
para
completa
resumida
modo,
de
la
en
de
un
la
la
00IX
trminos,
representadas
verdad
sentido
sigue:
de
modo.
este
verdad
de
tabla
de
repre
X
tas
que
de entrada
en
de
ta23bla
el
entrada
completa
conflictos
como
TABLA
Tabla
aparecer
verdad
mismo
4-5
no
nmero
en
existan
no
De
mini
cuatro
filas
cinco
columnas
Por
DyD2D\lo.s
combinacin
la
las
en
prio
mayor
de
Mientras
trminos.
con
de
en
de
mini
de
filas.
las
ocurce
trminos.
la
una
las
los
el
es
8 filas
de
cuenta
X.
la
tabla
donde
que
la
reducida
16
tenga
que
prioridad
de
de
son
como
y
combinacin
bit
una
no
que
Tal
de
habitual
de
prioridad
con
aquella
tabla
esta
indiferentes,
te'rminos
de
X.
las
verdad
condiciones
en
tiempo,
para
de
codificador
codificador
un
funcin
una
del
mismo
1 al
verdad
implementa
que
funcin
la
anterior,
empleo
tabla
la
productosjJe
Para
una
Formamos
el
trminos
por
circuito
son
correspondiente
Si el correspondiente
en
el producto
de
posicin
filas
salidas.
salidas,
puesto
un
representan
de
menos
ha
en
que
representa
todas
ser
produce
se
las
nmeros
salida
proporcionando
se
entradas
salida
es
no
El
tendremos
delantera.
de
rrespondiente
una
ms
producto
variable
no
la
representar
negada
binario
resolverse
es
informacin
de
la
repre
codificado
ellas
de
una
la
es
circuitos
Dtdel
salida
no
algunos
representan
que
I.Dy la
combinacin
slo
que
tiempo,
todas
en
menos,
asegurar
entradas
mismo
octal
mencionado
dos
misma
esta
para
las
I al
ceros
prioridad
en
entradas
codificador
mostrar
al
ha
da
se
las
resolver
simultneamente
puestas
a
l. Esta
iguales
ambigedad,
son
145
COMBINACIONALES
prioridad
tomar
entradas
Para
puede
con
se
prioridad
da
el
al
con
Como
6.
entradas,
codificador
Un
tres
CIRCUITOS
son
salidas
las
mayor
colocado
0.
Codificador
ridad.
en
discrepancia
de
una
que
prioridad
prioridad
una
una
como
si
ejemplo,
puesto
que
del
3 ni del
ni
prioridad
es
Por
111
ser
tanto
por
a
1, la
salida
no
para
146
A,/40
es
tiene
el
siguiente
teniendo
binario
(el
fila
estn
la
las
slo
cuando
V
en
la
las
la
de
las
de
circuito
simplificar
las
los
salidas
codificador
funciones
de
si
entradas
que
estn
por
todas
A0se
y
de
los
ecuacin
tas
ecuacin
mapas
salida
ha
se
muestran
Di
la
en
Ot
00
01
es
la
en
de
niveles.
de
de
variables
acuerdo
con
D[
Di
Di
\>,D0
00
01
11
11
D-,
D,
W-
Di
1
rr
Df
Di
10
Di
<4fi
FIGURA
Di
D] Di
4-11
el
para
codificador
prioridad
con
codificadores
slo
un
de
hemos
tenido
mayor
nmero
de
el
obtencin
entradas
fan-inde las
puertas,
entradas
mediante
de
empico
de
cuando
codificadores
cuenta
en
codificadores,
la
para
el
las
Mapas
en
debajo
todas
4-12
Figura
la
el
por
colocado
de
la
de
D,D:\
ciones
salida
cubiertos
ha
se
OR
de
partir
A
de
cuadros
funcin
Dr,
de
valores
funcin
una
impfementado
10
los
hits
5.
^
resulta
entonces
indiferencias
4-11.
Figura
los
en
total
0.
son
como
Los
cada
V
O,
00
10
mero
puesta
es
Di
D()
Di
para
entradas
modo,
este
D,Di
i'
D-*
D\D0
DDt\
ampliarse
piementacin
compartidos
prioridad
De
booleanas:
ahora,
no
la
mayor
como
funciones.
dos
para
la
para
prioridad
A\
Hasta
D2
0.
sea
debajo.
referidas
situndolos
optimizada
Expansin
4-5.
obtenemos
con
las
siendo
Tabla
modo,
designada
Si
la
que
este
las
emplearn,
se
de
siempre
y
De
todas
I.
fila
l,
es
validacin
iguales
A,
a
con
salida
trminos
directamente
La
D2
prioridad.
ltima
salidas.
mini
La
si
slo
prioridad
no
la
menor
de
son
las
10
genera
La
entradas
obtenido
correspondiente.
siguientes
las
de
se
tabla.
obtenido
es
niveles
la
destinada
transferido
El
0\
del
producto.
mapa
entrada.
de
salida
entradas
los
salidas
para
han
se
han
se
ms
las
hemos
aqu
La
para
filas
tabla
correspondiente
su
cuenta
dos
de
4-5
tabla
en
mapas
Tabla
tener
COMPUTADORAS
de
de
salida
otras
parte
Los
valores
La
una
DE
partir
prioridad.
de
restantes
tabla.
sin
obtenemos
3).
los
cuenta
de
0.
de
nivel
en
cuarta
LGICO
DISEO
DEL
FUNDAMENTOS
circuitos
ms
de
Los
expansin
mltiples
de
del
significativos
Para
n>
en
la
pequeos.
la
3 el
generacin
mapeado
directa
codificadores
niveles
de
cdigo
tecnolgico,
de
para
salida,
debido
estos
pueden
R.
puertas
circuitos
En
las
la
puertas
reduce
a
de
el
las
im-
OR.
limita
mltiples
FUNCIONES
FIGURA
4-12
Diagrama
lgico
codificador
un
para
entradas
de
prioridad
con
147
COMINACIONALES
CIRCUITOS
Seleccin
En
la
computadora,
una
comunicacin
las
entre
funciones
ponen
de
conjunto
seleccin
Normalmente,
serie
una
de
lneas
usando
cin
entradas
de
de
control
los
circuitos
las
entre
para
ms
tarde
dentro
valores,
l evan
que
realiza
Primero
otras
implementar
se
com
salida
un
la
consideraremos
circuitos
los
brevemente,
de
puertas
la
en
En
partes.
nica
una
realizar.
slo
no
seleccin
la
cabo
seleccin,
la
examinaremos,
y
las
de
de
seleccin
importante,
propias
permite
muy
asignacin
se
que
la
tri-estado
puertas
con
tambin
la
determinar
multiplexores;
implementados
sino
con
sistema,
del
funcin
una
es
combinacin
en
combinacionales.
de
informacin
de
partes
seleccin,
la
aplicaciones
seleccin
selec
de
transmisin.
Multiplexores
multiplexor
Un
cedente
de
una
lnea
de
salida.
junto
de
variables
entrada
cionada.
un
entre
La
circuito
de
de
la
en
salida
de!
salida
del
y
Tabla
/, aparece
multiplexor
en
la
tomar
del
Y.
salida
a
de
el
el
valor
de
de
de
/|
misma
entradas.
en
un
la
decodificador
la
n1.
La
si
la
de
seleccin
podemos
es
cul
la
que
lneas
de
lnea de
0,
ecuacin
es
es
las
de
circuito
este
selec
entradas
dos
para
seleccin
de
con
ser
tiene
verdad
S selecciona
ver
2"
hay
entrada
de
entrada
un
entrada
qu
funcin
Esta
tabla
modo.
este
mediante
Normalmente
determina
bits
pro
nica
una
la
I,
la
entonces
entradas
/()
la
para
salida
Yes:
obtenerse
puede
Figura
si
discusin,
ecuacin
muestra
como
nerse
y
De
/0.
esta
Esta
tabla,
dicha
valor
partir
S.
seleccin
Examinando
tomar
de
multiplexor
un
entrada
nica
hacia
controla
se
seleccin.
de
binaria
informacin
particular
en
combinacin
cuya
4-6.
multiplexor
multiplexor
entrada
de
informacin
una
dicha
de
1,
una
seleccionar
y direccionar
denominadas
seleccin,
con
e
lnea
una
entrada,
de
de
capaz
entrada
de
lneas
seleccin
Comenzamos
mostrada
combinacional
varias
entradas
informacin,
la
es
de
4-13,
de
la
I
utilizando
lneas,
SI0
un
de
implementacin
2
SI{
dos
circuitos
de
Mapa
la
ecuacin
de
habilitacin
de
Karnaugh
anterior
3 variables.
puede
y
una
puerta
Tal
descompo
OR
de
148
FUNDAMENTOS
LGICO
DISEO
DEL
TABLA
DE
COMPUTADORAS
4-6
Tabla
de
verdad
de
multiplexor
un
s
0
1
1
1
1
1
0
de
Circuitos
Decodificador
habilitacin
=0
j"
D-
=0
4-13
FIGURA
de
Multiplexor
Suponga
deseamos
que
de
depende
columna
resumida
las
en
columnas
de
resumida
representa
00/0
representa
todas
bir
0.
Puesto
filas
16
la
que
de
ecuacin
la
/,
/,.
entrada
En
esta
de
la
muchas
filas
las
tabla
la
5,
de
1 lneas.
de
seleccin
informacin
tabla
y
00.
de
las
para
una
partir
SjSo/3
salida.
En
1 da
de
TABLA
S|5[)/|
S|5|)72
tabla,
esta
de
verdad
resumida
de
un
multiplexor
Y
S,
0
A)
h
h
h
la
7((
para
o
podemos
apa
de la
fila
4-7.
representa
4-7
Tabla
Tabla
1 y
fila
no
Cada
la
verdad
de
entrada
de
la
en
tabla
una
variables
nica
Colocando
de
funcin
la
caso,
4-7.
columna
completa.
70
fijos,
S0 son
completa.
este
S
Tabla
verdad
de
=
En
la
la
en
aparece
Sn)
(Sf,
y slo
de verdad
bit
construir
pero
de
solo
entradas
la
tabla,
un
como:
multiplexor
/3 y dos
/3, podemos
cuales
variables
tabla
para
filas
en
seis
hay
correspondiente
hasta
70
multiplexor.
este
tabla
Y
un
/0,
desde
valores
para
rece
disear
entradas
cuatro
Y los
fila
0
equivale
escri
da
FUNCIONES
Si
ecuacin
esta
AND
implementara
se
3 entradas
de
18.
Puede
que
quedara:
obtenerse
OR
puerta
implementacin
AND
empleadas
puertas
la
muestra
como
/n*2
AND.
puertas
Sin
coste.
El
El
base
estructural
lneas.
entradas
el
es
de
de
nmero
puertas,
entradas,
y
OR
de
las
incrementa
que
como
entradas
su
de
expansin,
por
cuatro
tal
AND
de
lo
construccin,
la
para
OR
puertas
lneas,
grandes
tambin
trmino
22
con
de
modo
de
AND,
2-4
de
AND
puertas
cuenta
denomina
se
informaciones
muchas
de
nmero
trminos
puerta
una
combinacin
la
puertas
entradas
de
decodificador
un
habilitacin
referiremos
el
la
es
multiplexor
las
da.
resultante
de
Un
entre
mes
circuito
ste
de
Nos
donde
embargo,
multiplexores
circuitos
como
cuatro
total
(S,S0)/3
combinando
construirse
4-14.
los
(S,S0)/2
inversores,
nmero
un
factorizando
(S,So)/,
puede
Figura
AND-OR.
diferente
(S,50)/0
dos
dando
entradas,
cuatro
implementacin
una
P=
Esta
de
149
COMBINACIONALES
necesitaramos
directamente,
una
CIRCUITOS
selector
de
multiplexor
es
y l eva
entrada
datos,
la
informacin
abreviado
menudo
de
puesto
selecciona
que
binara
solo
hacia
la
de
una
lnea
sali
de
MUX.
por
Decodificador
ANDOR4X2
,b
4-
FIGURA
4-14
4
Multiplexor
Expansin
basa
en
ilustra
los
en
lneas
En
puertas
un
se
que
la
Figura
contraposicin,
AND
4-4
en
Esta
si
de
7 entradas,
dada
y
la
por
OR.
de
entrada.
Figura
El
La
expansin
4-14,
consistiendo
en
de
multiplexores
se
diseo
6.
4-9
Figura
estructura
el
64
para
la
bits
de
vectores
AND
puertas
de
multiplexor
muestra
4-15.
4-5.
Multiplexor
disearse
bit
solo
un
viene
estructura
cuya
habilitadores
Ejemplos
4-4
EJEMPLO
Debe
circuitos
circuitos
decodificador.
un
en
de
empleo
considerando
expandirse
pueden
el
I de
multiplexores
multiplexores
Los
se
de
presenta
decodificador
el
nmero
nmero
un
y el
total
AND-OR.
puerta
una
entradas
se
necesario
182
6
inversores
por
+
448
64
64
64
muestra
se
128
reemplazan
es
de
resultante
estructura
entradas
de
habilitador
circuito
de
La
total
decodifnicador
el
necesitaremos
ello,
Para
374.
ms
518.
Para
150
FUNDAMENTOS
LGICO
DISEO
DEL
COMPUTADORAS
DE
de
Multiplexor
de
multiplexores
la
con
hasta
puerta
el
salidas
de
AND
original
expansin
los
presenta
disear
entrada
de
de
entrada
tar
este
un
Esta
estructura
tro
multiplexores
76
entradas
puertas
presenta
de
Es
de
transmisin,
los
la
casos
estructura
ilustra
ejemplo
siguiente
la
ha
sustituido
*
un
de
4 entradas,
puertas.
Por
por
selectores
consiguiendo
ser
AND-OR.
coste
tanto
La
de
10
32
datos
16
con
los
58
lneas
puertas
muestra
se
de
de
implemen
dados
la
Sin
puertas.
un
reduce
el
drivers
tri-estado
Figura
4-16.
Figura
embargo
presentan
se
la
en
en
3 entradas,
decodificadores
informacin
Para
los
como
entradas
que
cada
donde
y
la
elementos.
cuatro
seleccin
Puesto
resultante
cua
coste
empleando
multiplexores
el
coste
requerido
con
puertas.
de
coste.
selectores
de
de
de
estructura
implementados
compartiendo
disminuir
de
de
entradas.
vector
un
de
entradas
dos
con
vector
decodificadores
necesitan
4
a
un
Y tambin
salida
alternativas
implementar
posible
cudruple
la
Implementaciones
tas
las
exactamente
de
El
esta
cudruple
se
se
entradas.
bits,
mltiples
reproducir
mayora
la
en
de
total
para
de
>,
generan
cada
que
entradas,
sin
cabo
resultado,
nmero
mltiple.
vector,
multiplexor
cuatro
Como
en
AND
puertas
de
multiplexores
Para
l evarse
puede
las
AND
puerta
310.
a
no
coste
multiplexor
un
entradas
3 entradas
menor
informacin
es
4-7.
de
Multiplexor
4-5
va
de
multiplexor
un
EJEMPLO
>,
de
nica
una
decodificadores.
una
para
por
total
en
combinacin
la
este,
como
nmero
AND
puertas
bit
nico
atacada
reduce
63,
reduccin
Se
un
AND
1 lneas
y puer
AND-OR
151
COMBINACIONALES
CIRCUITOS
FUNCIONES
4X2
Decodificador
2:4
FIGl
RA
4-16
Cudruple
IMPLEMENTACIONES
CON
proporcionan
en
los
circuitos
18.
de
de
tal
tri-estado,
todos
cin.
a
con
de
puertas
tas
de
seleccin
de
0
dos
de
plexor
transmisin.
entradas
es
basado
de
puertas
cada
entrada
del
S,
ejemplo,
desconectadas
las
al de
de
El
transmisin
camino
valores
convierte
controlan
si
la
0 y
de
5,
el
una
8.
de
salida
valor
la
de
caminos
0,
resto
entrada.
existe
del
Por
y el
El
tanto,
el
coste
las
de
desaparece.
el
circuito
S0
de
coste
negado
una
camino
entre
de
entradas
no
en
camino
circuito.
propor
dos
seleccin,
transmisin
un
puer
4-18,
Figura
terminal
de
abierto
circuito
un
el
entrada
la
en
las
en
con
con
transmisin
Y cuando
14.
aproximacin
1
de
puertas
con
el
atacan
slo
seleccin
de
selector
en
los
por
de
es
/ y
tienen
en
puertas
un
cambian
se
se
para
circuito
circuitos
habilita
reduce
la
los
drivers
de
se
modificacin
Una
conmutadores.
circuito
este
los
inversor,
un
entradas
de
circuitos
cable
para
de
travs
de
pares
sencil o
un
construir
en
mostrada
los
caso,
entradas
consiste
camino
son
de
tres
sustituyen
se
que
total
nmero
un
2,
Captulo
implementacin
decodificacin
en
transmisin
de
seleccin
este
la
conectadas
dando
la
el
en
salidas
sus
salida,
En
total
con
de
consistentes
4-17(b)
Si
equivalente
en
puerta
transmisin
Por
tres
otras
tri-estado
OR
entre
del
de
nmero
transmisin
negado.
entradas
En
los
4-l7(b).
El
como
transmisin
multiplexores.
drivers
Figura
2 salidas
Figura
implementacin.
puertas
terminal
de
puertas
y las
transmisin
las
el
en
entradas
Las
de
introducidos
distribuyendo
de
puertas
la
transmisin
camino
un
la
muestra
Esta
puertas
ciona
un
de
transmisin.
de
usa
puede
con
tri-estado
triestado.
reducirse
habilitacin.
Implementacin
la
lgica
y cmo
decodificares
entradas
las
cuatro
habilitacin
la
Adems,
drivers
alternativa
una
muestra
a
implementacin
la Figura
4-17(a),
de
Los
TRP-ESTADO
mulliplexor
la
Y.
de
puerta
una
para
con
salida
este
multi-
152
FUNDAMENTOS
LGICO
DISEO
DEL
COMPUTADORAS
DE
-t>
50-
e3^
H)
'-CH
o
(a)
'H>
H>
(b)
4-6
Implementacin
decodificadores
ms
puede
de
(PLAs),
funciones
combinacionales
para
lgicos
dispositivos
implementar
funciones
memorias
multiplexores.
lgica
de
funciones
implemeniar
programables
lgicas.
usarse
de
slo
tablas
de
el
en
Captulo
discutiremos
seccin
esta
(ROMs).
lectura
(PALs),
programable
introducidos
En
Ade
booleanas.
arrays
bsqueda
para
el
lgicos
progra
implementar
combinacionales.
lgicas
decodificadores
Empleando
proporciona
puede
decodificador
funcin
booleana
dificador
la
nacional
para
funcin
trminos
mini
mini
una
como
nentradas
una
de
msalidas
suma
y combinarlos
trminos.
trminos
suma
de
como
expresarse
los
generar
con
mini
variables
de
de
con
De
OR
con
usar
externa
imple
para
decodificador
un
deco
un
circuito
cualquier
manera,
cualquier
que
puede
uno
puerta
una
esta
implementarse
puede
Puesto
entrada.
trminos,
mini
combi
a
2"
OR.
puertas
El
puertas
los
tri-estado
drivers
usando
funciones
de
arrays
seleccin
pueden
que
capaces
decodificadores.
mables
mentar
de
multiplexores
considerarse
bloques
contienen
Un
4-17
Circuitos
de
Los
uso
FIGURA
procedimiento
OR
para
requiere
expresar
implementar
cada
un
funcin
circuito
booleana
mediante
combinacional
como
una
suma
un
de
mini
decodificador
trminos.
Esta
FUNCIONES
153
COMBINACIONALES
CIRCUITOS
50
51
4-18
FIGURA
Multiplexor
forma
obtenerse
puede
cada
funcin.
El
variables
las
elige
se
Las
entradas
los
minitrminos
I usando
de
cada
modo
la
conectan
se
funcin.
Este
de
Kamaugh
mini
los
de
trminos
salidas
las
del
muestra
se
proceso
de
Mapa
todos
genere
que
OR
puerta
de
el
construyendo
disea
de
transmisin
de
puertas
verdad
de
tabla
una
decodificador
entrada.
de
correspondientes
cador
partir
decodifi
en
el
puertas
siguiente
ejemplo.
EJEMPLO
En
Implementacin
4-6
el
Captulo
I,
cada
acarreo
para
la derecha
de
niente
De
das
la
vimos
binaria.
suma
posicin
de
verdad
de
suma
Puesto
obtienen
se
implementacin
de
las
entradas
1. 2,
nos
7.
El
3 entradas
hay
que
minitrmino
valor
el
da
e
de
para
este
La
funciones
las
Y.
Z.
Yy
La
puerta
OR
puerta
0
en
no
se
para
usa.
la
de
bit
del
los
OR
acarreo
de
el
suma
y el
operandos
prove
combinacional.
circuito
para
salida
Im(l,
2, 4,
7)
Z/h(3,
5.
7)
6.
expresa
El
4-19.
la
salida
obtiene
S(X,
necesitaremos
trminos,
mini
Figura
OR
la
Z)
8
de
total
un
muestra
se
X.
4 y 7.
4-8
bits
los
decodificadores
con
minitrminos:
C(X.
La
Tabla
La
de
funcin
en
binario
sumador
un
Z.
tabla
esta
como
de
un
decodificador
5 obtiene
la
suma
Y, Z)
la
lgica
lgica
suma
de
los
decodificador
los
genera
mini
8
de
minitrminos
los
8.
trminos
mini
trmi
3,
5.
154
FUNDAMENTOS
LGICO
DISEO
DEL
TABLA
4-8
Tabla
funcin
Una
de
nmero
2k
con
minitrminos.
la
funcin
entonces
OR
puerta
El
del
mtodo
Sin
embargo,
taciones
para
determinar
la
porcionar
dependientes
pequeo
de
de
las
mayor
nmero
negada
de
el
F
suma
mini
de
expresarse
de
tenga
con
un
la
mismas
entradas
trminos
de
F.
La
circuito
del
de
salida
posibles
tiene
se
de
la
puerta
implemenpuede
la
pro
salidas
algunas
mediante
expresa
OR
combi-
decodificador
combinacional
funcin
parte
circuito
otras
tal
En
de
cualquier
con
mtodo
El
La
2*/2,
que
inversora
parte
mayor
expresada
trminos.
OR.
puertas
con
ser
mayor
mini
de
implementar
comparada
para
es
nmero
de
ser
puede
funcin
una
lugar
OR
puerta
una
menor
trminos
mini
cada
mini
en
puede
emplearse
debe
implementacin
solucin
mejor
posible.
si el
especialmente
esta
en
OR
los
1
1
necesitar
que
minitrminos
puertas
trminos
funcin
nmero
puede
emplear
lgica
de
una
un
0
0
solucin,
mejor
1 bit
de
decodificador
nacional.
sumador
un
La
la
de
negada
ventajoso
genera
F.
obtiene
OR
verdad
de
Si
ms
resulta
caso,
con
entradas.
COMPUTADORAS
DE
un
nmero
minitrminos.
Decodificador
3:8
i)
i>-*
F=>-c
6
7
FIGURA
4-19
Implementacin
una
la
4-5
Seccin
AND-OR
puerta
de
entradas
minan
cin
binario
usando
un
del
multiplexor
multiplexor
proporciona
los
sumador
un
decodificador
un
multiplexores
Empleando
En
de
como
cmo
seleccin.
2.
La
minitrminos
qu
(/,)
aprendimos
implementar
decodificador
AND-OR
puerta
son
seales
El
habilitadoras.
conectados
Si
la
la
entrada
OR.
puerta
/,
es
empleando
un
los
genera
circuitos
empleando
1, el
minitrmino
de
decodificador
de
habilitacin
las
minitrminos
deter
que
entradas
,es
de
conectado
las
informa
a
la
FUNCIONES
OR.
puerta
si
aplicada
valores
leanas
de
Tabla
de
un
un
nico
bit
4-7
Implementacin
de
necesitamos
se
basa
en
(/,
1)
de
columnas
la
que
doble
multiplexor
como
ilustra
la
en
/l 0),
se
el
de
de
directamente
la
en
Fila
de
en
minitrminos,
ocho
dos
y C.
valores,
salidas.
Cada
4-20.
de
verdad
informacin
de
de
las
Figura
correspondiente
tabla
la
en
total
un
implementar
la
bits
de
entradas
las
para
de
em
informacin
dan
se
valores
seleccin
mostrada
verdad
tabla
toma
I bit
de
de
de
entradas
multiplexores
con
binario
1 lneas
boo
ejemplo.
prximo
asignacin
de
puede
de
binario
entradas
funciones
y 2"
incrementarse
seleccin
salidas
tu
vectores
con
sumador
un
de
con
de
asignacin
La
de
implementacin
entradas
sumador
un
empleando
hay 3
generar
un
multiplexor
S y C de
Puesto
implementacin
{0,
tal
salidas
multiplexor.
un
en
de
pueden
se
con
funcin
una
0.
un
por
de
mtodo
un
Adems,
valores
individual,
las
para
4-8
como
trmino.
asignacin
valores
la
empleando
sustituido
es
proporciona
un
multiplexor
mini
minitrmino
el
0,
es
entradas
la
EJEMPLO
Los
las
cada
por
una
pleando
lugar
entrada
variables
de
datos,
la
155
COMUINACIONALF.S
CIRCUITOS
de
par
las
de
ltimas
La
dos
tabla.
X
52
Multiplexor
doble
51
8:1
SO
/(MI
Au
'u.
'u
0
01
h.\
hjo
0
]
'5c.t1
sjO
'*.1
FIGLRA
cin
funcin
conectan
se
del
datos
las
ejemplo
Z,
Z,
de
proceso
implementa
la
0.
seleccin.
Tabla
puede
funcin
4-1
Las
la
primeras
Las
ltima
variables
Z,
es
un
con
de
fun
la
variables
restantes
de
cada
la
de
entrada
directamente
conectando
del
dalos
I variables
variable
de
de
implementarse
entradas
las
booleana
funcin
multiplexor.
Si
de
multiplexor
doble
un
del
informacin.
La
con
una
de
de
I
I bit
de
seleccin
de
entradas
ser
binario
que
I entradas
prximo
El
multiplexor.
procedimiento.
Implementacin
puede
El
'7,1
sumador
un
entradas
como
este
4-8
funcin
4-21.
slo
bsicas
muestra
EJEMPLO
ra
emplean
multiplexor
eficiente
las
funciones
cuatro
Esta
ms
tiene
que
se
de
mtodo
otro
4-20
Implementacin
Hay
multiplexor
ho
y0
hi
alternativa
implementarse
de
diseo
con
puede
con
un
ilustrarse
multiplexor
considerando
de
multiplexores
doble
de
la
4
suma
1.
S.
binario
sumador
un
muestra
como
Las
dos
variables
la
Figu
e
156
FUNDA
MFNTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
FIGURA
4*21
de
Implementacin
aplican
se
la
de
de
5
entrada
El
lm.
Im
podemos
determinar
(X.
los
sea
las
entradas
01.
10
El
procedimiento
multiplexor
guiente
ejemplo.
de
ble.
Esta
la
/M,
tabla
de
de
4-9
Implementacin
la
Esta
funcin
el
cin
se
resultado
la
el
en
Cse
tabla
de
ciones
que
binarias
esquemas
tacin
en
El
lo
por
1
corresponden
lgicos
estos
aparecen
la
que
en
C.
Por
valores
la
dos
valores
4-2.
de
de
de
in
similar
los
valores
de
similar
proceso
para
tabla
la
de
aplica
fijos
se
t.
de
la
seal.
reemplazaban
entrada
de
varia
valores
se
ejemplo.
variables
4-22.
las
se
la
conecta
partir
smbolos
selec
t
S2.
I5.
la
Seccin
de
combina
verdad
Las
muestra
constantes
4-2,
masa
se
por
las
de
de
tabla
de
de
determinados
informacin
que.
obte
Para
entradas
vienen
101,
los
ltima
Booleana:
Recuerde
por
Figura
que
datos
determina
se
(A,
a
tal
de
primeras
15)
la
decir,
(es
informacin
cuando
14,
conectan
entradas
la
prximo
de
combina
Estos
funcin
13,
se
tabla
de
el
siguiente
si
el
en
cada
variable.
muestra
verdad
las
funcin
funcin
12.
Para
la
con
expone
Las
mediante
como
de
en
la
11.
8*1.
la
verdad.
una
una
variables
se
multiplexor.
ilustra
de
de
datos
de
tabla
de
de
de
Dse
constantes
Figura
lnea
ejemplA. o,
variable
a
en
la
cuando
manera
partir
entrada
De
booleana
de
como
se
3.F(A, 4.
aparecen
Los
valores
S).
nmero
salida
complemento
n(],
de
que
a
de
0 y
que
orden
la
el
multiplexor
un
la
Z.
se
lneas
informacin
aproximacin
una
al
implementacin
variables
conecta
verdad.
binarias
=
con
las
correcto,
5| y S
5( y
52,
conecta
implementa
para
00.
las
Y) 5
porque
entradas
una
multiplexores
.JO
igual
I20 e IM)
5,.
como
sea
funcin
1
seleccin
de
Este
considere
/Kt.
evaluamos
apropiada.
aplique
usarse
2"
variable,
t,C. D)
ner
lneas
booleana
con
ejemplo,
que
cualquier
entradas
la
1.
0.
se
entrada
valores
seleccin
como
datos
las
igual
es
la
los
cuando
que.
hace
de
conecta
se
Puede
funcin
seleccin,
puede
entrada
segundo
la
pasa
ser
tal
que
para
de
aplican
se
variable
implementar
para
se
que
la
respectivamente.
/2] e /3.
1 entradas
variables
EJEMPLO
Como
la
funcin
aplican
Primero
estas
/0),
general
con
de
cin
para
salida
salida
necesarias
11.
X
determinan
se
la
doble
multiplexor
un
orden:
es
la
con
00,
hacia
I bit
verdad
de
requiere
multiplexor
del
valores
un
variables
Esto
camino
un
Z)
determinar
1.
de
siguiente
tabla
(X,
funcionamiento
tiene
formacin
la
Cuando
Z
el
en
de
partir
funcin.
1 cuando
binario
seleccin
5().
la
cuando
de
entrada
entrada
lneas
como
conecta
sumador
un
en
y alimen
los
FUNCIONES
10
11
10
10
110
111
157
COMBINACIONALES
CIRCUITOS
CB-
10
10
10
10
10
11
110
110
A-
1110
F=
lili
FIGURA
4-22
de
Implementacin
memorias
Empleando
En
base
aproximaciones
empleo
da
los
de
de
la
ROM.
nera
cualquier
tivos
que
incluyen
conexiones
de
la
ROM
de
un
pueden
fijos
ilustra
de
el
en
ROM
Dado
modelo
conexiones
un
circuito
que
tabla
el
el
entre
se
hacer
que
acompae
una
ROM.
las
de
da
verdad
a
la
tabla
puerta
representar
OR
estn
puede
y
conexiones
ROM
la
la
toda
ningn
en
informacin
diagrama
de
verdad
y
usando
la
OR.
de
internas
dentro
particular
por
De
de
su
necesaria
esta
nombre
programar
El
de
Ejemplo
de
informacin
es
simplemente
un
determinar
cuando
prctica,
el
que
proporcionar
su
4-10
del
para
la
se
necesariamente
lo
la
Esto
programacin
disea
se
habilitacin
La
verdad
en
Todo
y
para
interno.
puertas
tabla
no
unidad.
la
OR
salida
valores
de
de
multiplexor.
manera,
ROM.
una
del
de
de
asignacin
y 2 salidas.
las
entradas
salidas
las
seales
OR
puertas
3 entradas
decodificador
programarse
las
puertas
medio
por
lgico
las
las
variables
las
como
ge
disposi
Cerrando
funcin,
la
en
emplean
se
de
un
la
de
basada
est
tabla
la
basado
de
de
como
unidad.
booleanas
ROM
una
nica
una
sali
capaces
vistas
el
en
cada
por
somos
ser
trminos
mini
valores
aplicando
diseado
los
de
funciones
conectados
a
enfoque
dentro
alternativa
equivale
que
realiza
booleanas.
pueden
basa
se
una
dos
hay
ahora
aproximacin
paralelo,
en
ROM
Las
para
tas
Los
Una
OR
funciones
las
hasta
tratados
lectura.
OR
solucin
trminos
especificar
es
puertas
mltiples
es
muestran
de
bits.
tambin,
decodificador
combinacional
ni
lgica
se
que
ste
diferente,
las
La
4-8
Ejemplo
enfoque
este
mini
qu
multiplexor.
ne
de
determinan
que
para
Una
multiplexor
un
una
programarse
combinacional.
circuito
a
de
multiplexor
un
puertas
deseemos.
que
decodificador
entradas
con
multiplexores
y
solo
Insertando
trminos
combinacional
un
las
de
OR.
y puertas
mini
los
sumar
para
circuito
entradas
lectura
memorias
implementar
de
decodificadores
sobre
para
decodificador
funcin
una
slo
de
principios
un
[>-
0-
ROM.
tabla
No
muestra
la
tie
diseador
verdad.
de
es
este
necesario
uso
para
158
FUNDAMENTOS
4-1(1
EJEMPLO
Disee
El
de
primer
mayora
minadas
propiedades
verdad
por
que
esta
lo
de
4-23(a)
Figura
tener
no
salida
es
las
3 entradas
entradas
nmeros
que
ROM:
que
una
constante
dos
de
tamao
especifican
las
salidas
Se
necesitan
4.
La
4-23
Figura
de
palabras
necesarias
la
del
informacin
empleando
4-9
generar
la
para
una.
circuito
por
de
de
para
modo
con
de
la
de
ser
ha
ROM
Las
ROM.
de
verdad
la
tres
Figura
de
la
ROM.
la
programar
ha
de
tabla
de
salidas
bloques
La
combinacional.
necesaria
de
entrada
0.
que
la
la
ROM
lo
tabla
acomodar
cuatro
palabras:
implementacin
El diagrama
la
cada
la
para
igual
siempre
es
la
deter
es
salidas
ocho
muestra
bits
cuatro
salida
mnimo
tamao
y ge
En
Tabla
siempre
fi,
necesario
es
especifican
entradas
la
3 bits
ROM.
seis
es
ms,
slo
El
La
salida
Es
obtenidas.
para
entradas
la
de
combinacional.
la
variables.
tres
ROM.
nmeros
entrada.
circuito
parcial
Entonces
tres
conexiones
TABLA
la
nmero
las
de
como
con
estn
ya
especifica
4-23(b)
B0
Las
ocho
muestra
las
acepta
de
del
KOM
una
circuito
verdad
de
verdad
de
conocida.
salidas.
tabla
Notemos
generar
salidas
cuatro
un
de
binarios.
hay
otras
clculo
combinacional.
posibles
los
A0.
circuito
la
tabla
una
el
en
del
cuadrado
obtener
es
realizaremos
con
El
ROM.
una
al
igual
diseo
del
casos
el
para
todos
la
los
binario
conibinacional
circuito
usando
salida
paso
de
COMPUTADORAS
un
combinacional
nmero
un
DE
Implementando
circuito
un
nera
LGICO
DISEO
DEL
4-9
Tabla
de
verdad
el
para
circuito
del
4-10
Ejemplo
Salidas
Entradas
Decimal
a2
0
1
1
B4
*3
*2
Si
0
0
0
1
ROM
8X4
A,
Ba
fl,
a.
B,
R,
(a)
Diagrama
de
FIGURA
Implementacin
bloques
16
l
25
49
^0
36
Bs
fA
*3
B2
(b)
Tabla
del
Ejemplo
de
verdad
de
la
ROM
4-23
con
ROM
4-10
FUNCIONES
Los
que
Usando
PLA
es
moderado
lida
debe
ROM.
la
no
un
La
La
cada
ser
tiene
puertas
excepto
como
de
una
en
de
PLA
apli
en
usan
salidas.
El
trminos.
las
cuales
puede
entrada.
Los
programada
ser
las
un
PLA
puede
el
funcionamiento
para
producto
de productos
sumas
salida,
medante
XOR.
puerta
una
con
(true-verdadero)
Los
trminos
con
3 entradas*
productos
el
necesarios
2 salidas
nmero
los
trmi
entradas
y
las
y
a
la
las
puertas
si
(complemento),
enumerados
la
en
de
las
tabla
enumera
AND
puertas
o
producto
se
entre
las
entre
4-24
FlfLRA
PLA
caminos
T
Figura
enumera
caminos
los
indica
se
4-24
se
la
ejemplo,
Por
tabular.
la
de
seccin
primera
los
especifica
especifica
seccin
de
La
forma
en
PLA
del
secciones.
seccin
tercera
especificarse
deco
decodificador
trminos
obtener
para
la
proporciona
no
mini
de
ROM.
una
el
que
los
todos
variables
las
de
OR.
tres
segunda
variable
negada
un
operaciones
se
nmero
gran
desde
generar
general,
en
genera
cada
AND.
trminos
de
de
que
AND.
Para
de
tanto
puertas
determina
Tabla
La
producto.
puertas
al
por
de
array
fusibles
de
mapa
4-10.
OR.
Pueden
BCD.
divisin,
entradas
de
convertir
para
requeridas.
programacin
Tabla
el
la
nmero
similar
funciones
cdigo,
multiplicacin
tiles
muy
programadles
selectivamente
las
Son
como
combinacionales
circuitos
implementar
para
verdad.
de
otro
la
un
producto
cualquier
Este
nos
un
por
tablas
sus
Gray.
como
muy
variables,
las
todas
sustituido
conectan
de
concepto
un
de
generar
cdigo
tales
lgicos
arrays
dificacin
de
el
empleados
muy
de
partir
ejemplo
complejas,
requieran
por
caciones
es
son
directamente
aritmticas
El
ROM
dispositivos
complejos
cdigo,
159
COMBINACIONALES
CIRCUITOS
izquierda
la
sa
160
FUNDAMENTOS
LGICO
DISEO
DEL
TABLA
DE
COMPUTADORAS
4-10
Tabla
del
programacin
de
PLA
de
4-24
Figura
la
Salidas
Entradas
Trmino
producto
forman
no
se
forma
la
0.
de
circuito
Las
cluidos
ta
funcin.
Cada
especifica
una
tamao
producto
el
salidas.
programables
En
de
de
se
trmino
de
tal
implementacin
obtencin
la
dispone
menos
todo
momento
importante.
AND
la
hasta
entrada
0.
la
puerta
OR
supone
que
Finalmente,
conecta
se
in
necesi
Se
un
XOR
estn
que
salida
de
como
I.
un
como
de
ABIERTO.
comporta
puertas
se
supo
encabezada
columna
su
indica
como
producto
en
circuito
un
OR
el
nmero
el
tpico
la k
de
array
ha
se
que
PAL
hecho
un
menor
dicho
programable
una
0,
una
circuito
combinacional
de
hasta
Se
lograr
de
Sin
un
las
todas
embargo,
no
4-24.
productos
pueden
los
mnimo
nmero
variables
de
es
hay
dado
distintos,
disminuir
deseable
de
conexiones
las
se
que
lgica
necesita
es
Como
requerida.
que
prestar
que
de
trminos.
el
evitar
este
mediante
productos
entrada,
para
los
entre
campo.
PLA.
con
nico
la
en
conexiones
posibles
programables
mostrar
Lo
buffers-
XOR.
obtener
para
mscara
en
puertas
necesario
es
Figura
trminos
producto
consiste
PLA
2
las
de
nmero
trminos
conexiones
PLA
por
nmero
circuito.
la
en
programar
ser
asociadas
mediante
digital
del
Existen
XOR.
AND.
48
interna
lgica
el
entradas,
entradas,
16
puertas
de
tiene
programables
la
del
booleana
funcin
indican
correspondiente
OR
y
como
de
del
puerta
puede
complejidad
en
es
PLA
un
msalidas,
puertas
sistema
un
presenta
puerta
PLA
conexiones
con
la
Un
entradas
m
que
la
mediante
especifica
salidas.
m
las
la
la
la
producto
unidad,
la
reducirse
de
AND.
OR,
ROM,
En
entrada
de
Un
Se
columna
trminos
1
desde
circuito
un
comporta
se
la
un
encabezada
AND.
AND
aquellos
complementaria.
su
para
puerta
con
indica
puerta
el
I.
de
programacin
una
una
de
la
de
se
entradas,
diseo
el
tabla
cin
PLA
entre
AND
internas
cin
del
con
entrada
otra
k puertas
arrays
la
nmero
Para
nversores,
con
que
conexin
salida
marcados
en
la
la
la
bajo
I para
con
producto
desde
como
una
especifican
se
marcan
trmino
entrada
hasta
OR
se
producto
dicta
El
salida
de
hasta
su
en
estar
CERRADO
entrada
en
variable
columna
la
en
de
entrada
la
marcar
circuito
un
columna
Si
se
especifican
la
trminos
correspondiente
trminos,
indica
en
de
entrada
una
AND
puertas
de
1.
las
producto
de
entrada
de
se
trmino
con
de
entrada
variable
variable
desde
las
abierto
terminal
la
Un
la
de
para
AND
cada
producto
marca
producto
de
AND.
puerta
se
variable
el
en
y las puertas
la columna
en
complemento
tanto
trminos
salida
la
CERRADO
Aquellos
un
el
variables
camino
un
ABIERTO
la
en
Un
hasta
entre
salidas.
entradas
tabla.
ABIERTO
caminos
Los
las
ausente
Para
aparece
la
el
en
entrada
de
1
1
referencia.
como
complementada,
est
variable
una
variable
aparece
variable
la
incluido
correspondiente
entrada
terminal
un
ha
.Si
F,
se
1, 0
solo
tabla;
la
desde
CERRADO
que
3
4
Si
de
variable
un
BC
ABC
entre
entradas
ne
su
caminos
Los
con
como
como
AC
trminos
de
marcada
la
negada,
no
producto
marcan
AB
de
parte
entradas
(C)
F2
(T)
A
literales
aten
modo
puede
simplifica
Puesto
nmero
especial
que
literales
de
extra
en
que
un
PLA
en
cad
pueder
la
FUNCIONES
directa
la
como
puede
EJEMPLO
4-11
Implemente
las
del
circuito
de
cada
en
Implementando
dos
F2{A.
funciones
dos
Las
directas
naciones
simplifican
complementarias
se
como
sus
dan
que
el
1, 2.
4)
Zm(0,
5.
7)
nmero
menor
Fi
F2
simplificacin
gramacin
proporciona
La
es
la
del
PLA
para
directa
salida
circuito
AND-OR
funcin
Fj
y
y est
para
se
designa
disponible
la
producir
AB
AC
BC
AB
AC
ABC
la
es
con
una
a
salida
F,
la
AB.
mostrada
en
Figura
4-25.
sumas
de
01
de
la
figura.
es
as
10
La
OR.
puerta
00
01
11
10
0
AB
AC
AB
AC
Tabla
BC
F,
BC
Fj
de
AB+AC+ABC
del
programacin
PLA
Salidas
Trmino
Entradas
producto
AB
11-1
AC
1-11
BC
-111
AB~C
(C)
(T)
F\
Fj
1
1
-
4-25
FIGURA
Solucin
al
Ejemplo
4*11
AB
+A
BC
La
combi
tabla
se
de
la
que
F,
XOR
puerta
funciones
Las
productos.
porque
BC
11
O
las
Tanto
y ABC.
Observe
BC
la
Esto
tabla.
B
00
C)=
B.
F.
HC
PLA
un
B,
de
distintos:
la
en
salida
la
se
son:
productos
cuatro
de
forma
combinacin
esta
6.
mapas
en
se
ellas
funciones.
PLA:
lm(0.
los
de
ayuda
simplifican
de productos
con
de
otras
usando
con
F,(A.
cul
ver
para
forma
la
Tanto
comunes
combinacional
siguientes
velocidad.
su
simplificarse
productos
contienen
circuito
booleanas
funciones
deben
funcin
un
reducir
pueden
y que
y cules
4-11.
productos
el Ejemplo
menos
muestra
se
proceso
test
complementaria
con
expresar
Este
el
durante
problemas
causar
161
COMBINACIONALES
CIRCUITOS
genera
complementa
pro
salida
F,
con
el
la
162
DEL
FUNDAMENTOS
Usando
Al
cada
con
ocurra
el
PLA.
debe
productos
puede
ser
trminos
se
un
necesario
comunes
el
en
producto
dos
pueden
sin
ms
Entradas
de
de
simplificarse
o
los
trminos
de
la
la
proceso
ilustra
en
funcin
es
Ejemplo
conexiones
de
una
PALH
para
el
Ejemplo
4-12
de
Por
cada
nmero
de
demasiado
grande,
En
4-12.
en
como
ello
El
booleana.
4-26
de
OR.
comunes.
funcin
el
contrario
puertas
AND
puertas
Al
productos
implementar
se
ms
encajar
para
4-26.
Figura
dos
entre
para
las
la
cuenta
en
nmero
Este
de
FIGURA
Mapa
el
tener
secciones
tiles.
ser
deben
ejemplo
compartirse
de
puede
y si
fijo,
o
booleanas
funciones
PAL
no
es
usar
COMPUTADORAS
misma,
por
seccin
DE
las
PAL.
ilustra
simplificarse
cada
en
programable
dispositivo
como
con
funcin
los
un
seccin,
LGICO
lgica
de
arrays
disear
DISEO
tal
caso,
FUNCIONES
EJEMPLO
4-12
Como
Implementacin
de
ejemplo
un
considere
nal.
las
de
de
empico
funciones
las
Simplificando
12,
C,
Xm(7.
8.
B, C,
lwi(0,
B.
D)
C,
B.
D)
funciones
cuatro
de
circuito
un
combinacio-
de
suma
mini
trminos:
9.
10,
11,
8.
2,
5.
8.
7,
6.
12.
13. D) 14.
12,
15)
10. D)
11,
15)
13)
de
mnimo
trminos
las
resultan
fun
siguientes
booleanas:
ciones
ABC
ABC
Observe
la
que
W.
igual
para
que
las
La
BCD
CD
programacin
en
cuatro
4-26.
Las
funcin
dos
Fl
desde
El
de
mapa
gramacin,
correspondiente
mos
abiertas
recibe
siempre
FPGAs
de
bsqueda
Figura
4-26.
PAL,
Por
el
1
de
smbolo
directas
la
realimenta
Para
Puesto
0,
tabla
la
marcamos
complementarias.
el
tenemos
la
en
tabla,
cerrada.
cerrados.
Figura
cabo
de
especificado
la
de
conexin
las
como
complemento,
una
circuitos
como
ha
se
como
cada
la
trminos.
tres
conexin
tabla
divide
se
de
l evar
para
dispositivo,
del
funcin
tabla
PAL
dispositivo
la
que
la
que
la
cada
Si
la
la
entrada
salida
de
marca
AND
puerta
de
pro
interseccin
no
correspon
la
AND
puerta
tablas
Los
dispositivo
entradas
su
seccin
La
trminos
de
productos
excepto
0.
es
Empleando
de
seal
una
dos
tres,
enumera
anteriores.
el
con
es
cuatro
PLA,
4-11
Tabla
booleanas
de
4-26.
el
para
La
trminos
estos
Figura
usada
AND.
de
para
la
de
acuerdo
de
la
trminos
tabla
funciones
necesitan
el
PAL
la
dos
de
de
puertas
una.
lgica
suma
nmero
a
las
reducir
entradas
sus
similar
primera
con
las
tanto
dispositivo
cuatro
la
en
diagrama
todas
dejamos
diente
el
en
como
usa.
para
la
en
el
cada
permite
conexin
muestra
se
las
slo
VF
La
el
de
productos
array
es
entradas
secciones
el
hasta
PAL
para
Poniendo
booleana.
cin
PAL
tres
con
primeras
en
la
las
la
para
secciones
posible
ABCD
reducir
encajar
de
ACD
productos.
es
programacin
programadas
ser
ABCD
cuatro
)V,
BD
ACD
tiene
puedan
de
necesitan
de
Z
usando
funciones
tabla
slo
funcin
Entonces,
ABCD
se
de
forma
PAL
un
13)
nmero
un
diseo
el
en
Y(A, 2, 3, 4.
Zm(l,
usando
al
para
dadas
Im(2.
C.
Z(A.
PAL
W(A.B.
combinacin
163
COMHINACIONALES
CIRCUITOS
circuito
un
dispositivo
siguientes
un
booleanas
XiA.
los
dispositivos
igual
es
almacena
simplemente
puede
implementar
de
problema
la
variables
de
entrada.
mltiples
funciones.
que
la
cualquier
programacin
tabla
de
verdad
funcin
las
es
problemas
tablas
su
de
la
de
de
de
Tambin
Estos
ROM
un
programar
de
pueden
sola
una
lgica.
en
tabla
empleando
funciones
con
las
tablas
transformaciones
funcin
de
bsqueda
La
clave
de
ms
de
=
tratar
de
comparticin
tratarse
la
bsqueda
Tpicamente,
est
bsqueda
de
de
tablas
usan
nica
una
decir,
(es
tabla
variables.
menos
menudo
Programar
salida
Una
funcin).
la
importante
(CPLDs),
complejos
programables
implementar
para
lgicos
Tabtes-LUTs)
(LookUp
entrmadas
bsqueda
de
4.
entradas
bsqueda
del
de
entre
lgicas
de
164
FUNDAMENTOS
DISEO
DEL
LGICO
TABLA
DE
COMPUTADORAS
4-11
Tabla
programacin
de
PAE'K
del
Entradas
de
las
del
4.12
Ejemplo
AND
puertas
Producto
terminado
1
Salidas
W
ABC
BCD
3
4
BCD
6
7
10
varios
niveles,
implementar
cada
que
encontrando
12
LUT
puede
un
salida
y de
siguiente
la
Implemente
El
te
lo
de
tablas
tricta
menos
de
mk
modo
9.
Factorizando
G.
el
s
Aparent
emente
=
una
pura
kmodo
Ft.
optimizacin
la
LUT.
es
la
con
Esto
ilustra
de
3).
funcin
de
limitacin
lograrse
puede
mximo,
como
funciones
para
de
una
funcin
una
nica
F,
(ABC)DE
de
en
tablas
tres
(FGHi)D
de
ecuaciones,
9 +
de
H,
la
obedecer
k
I.
cada
funcin.
El
es
el
nmero
mnimo
la
relacin
ms
Resolviendo,
una
sopor
necesario
bsqueda
-sadas.
debe
^
F,
s.
de
salida
obtenemos
E.F.
D,
funcikn
satisfacer
de
bsqueda:
soporte,
k,
una
una
k debe
DE
l ama
se
para
de
ABC
mnimo,
Adems,
que
tablas
/)
nmero
descomposicin
una
BCD
ejemplos.
bsqueda
funcin
una
para
decir.
variables
se
siguiente
de
ACD
variables.
de
una
proceso
empleando
C,
entrada
1. s de+
buscaremos
4.
de
9/4 (es
bsqueda
que
s
tablas
de
de
sumo.
Este
los
en
BD
meta
posible
lo
cada
booleana
B,
variables
F,es
para
por
mo,
de
nmero
de.
ni
La
CD
salida
funcin
F,(A.
extraccin.
nmero
menor
ecuaciones,
con
nica
una
deseadas.
con
Implementacin
de
y la
funciones
Z=
funciones
salidas
mltiples
4-13
EJEMPLO
funcin
el
de
usando
posible
descomposicin
funciones
nmero
la
implementan
que
nica
implementar
menor
la
6'
11
1
0
funcin
principalmente
la
de
es
3.
con.
como
mxi
de
FUNCIONES
Basndonos
ecuacin.
esta
en
descomponerse
puede
F,
X2(F,
de
una
mentacin
ptima
EJEMPLO
4-14
Implemente
el
ecuaciones
tres
esias
de
LUTs
Implementacin
siguiente
de
para
de
nes
la
con
C.
de
del
F,
descomposicin
una
para
F,<>.
,X
F2(,
F,
extraccin
la
caso,
garantizarse
de
calculado
HDL
X2)
si
r.
unas
del
se
necesitan
modo
I)
tres
menos
nmero
el
que
ecuacio
compartir
poder
k para
lo
por
de
H,
G,
obtiene:
H. /)
ABC
FGHI
LUTs,
X2D
X2
X,(A,
mnimo.
nmero
el
extraccin
regla
Por
requiera
que
general
el
puede
no
mnimo
nmero
CIRCUITOS
PARA
debe
lo
puertas.
con
que
Por
VHDL,
ser
sintetizada.
una
estructura
Por
necesitado
involucrado.
puertas
se
enorme
es
muy
Esto
es
el
hincapi
tener
ms
la
que
se
(multiplica
simple
descripcin
genera
slo
tan
con
detal ada
de
abstractas
pre
critico
usando
en
ms
importante
particularmente
hardware
mucho
descripciones
es
ignora
y compleja
estructura
una
hacemos
despus
procedemos
si
ejemplo,
inicialmente
razn,
esta
hardware,
disear
hardware
de
hubiera
se
el
lenguaje
ese
especificar
todo
describir
para
en
HDL
fcil
pocas
hardware
emplea
se
escribe
se
muy
cuando
cin)
F,
E,
HDL
un
descripcin
es
D,
VHDL
que
cmo
la
bsqueda
de
bsqueda:
tanto
compartirse,
F2
tablas
LUTs.
COMBINACIONALES
sente
Por
X,DE
descomposicin
una
REPRESENTACIN
Dado
imple-
una
F,:
X2)
cuatro
de
se
G,
requiere
localizacin
la
ABCEF
Factorizando
(ABC)EF
anterior
ejemplo
X2(F.
este
dando
con
de
ABCDE
9.
salidas
tablas
pueden
4.
B,O
En
LUTs
las
es
de
1)
soporte
un
dos
Pero
necesarias
H.
D.
requiere
descomposicin
produce
LUT.
una
varias
de
con
E.F, G.
F2
Esto
X2)
Xt(A,
booleanas
B.C,
funcin.
LUTs
FGtf/
funcin
una
funciones
de
par
funciones
estas
mediante
para
cada
mnimo
/)
F2(A.B.
una
H.
ABC
implementarse
puede
F,M.
Cada
G.
C)
4:
<
con
B.
ecuaciones
tres
165
COMBINACIONALES
en
F,(D.
Cada
CIRCUITOS
niveles
supe
riores.
Los
dio
alternativo
descripciones
seleccionados
ejemplos
para
estructurales
en
representar
VHDL
este
captulo
son
detal adamente
circuitos
que
al
sustituyen
tiles
para
introducir
digitales.
esquemtico
VHDL
Inicialmente
para
el
me
un
como
las
mostramos
decodificador
con
166
de
habilitacin
4-14.
VHDL
de
circuitos
estos
4-15
EJEMPLO
4-10,
ra
VHDL
as
El
cin
la
como
la
la
con
comentarios,
tiene
Este
se.
dos
que
puntos
library
ieee,
se
ieee.std_logic_1164
la
de
esta
descripcin
descripcin
se
han
Como
vase
particular
descrip
y
agregado
lenguaje
que
el
pueden
uso
usar
de
punto
DI,
el
descripcin
lgico)
diagrama
estructural
VHDL
.al ;
funcjprims
lcdfjvhdl.
Std_logC)
out
std_logic;
D3:
D2,
descripcin,
para
in
Al:
es,
que
is
A0,
Figu
del
la
que
la
vlidas
la
de
generales
As
lnea.
de
En
identifican
estructuras
sintaxis.
la
comentario.
que
las
para
caractersticas
un
nmeros
des
comportamiento
decodificador
discusin
Figura
varias
precisa
de
habilitacin:
con
4-10
circuito
como
los
forma
de
comentarios
la
en
de
.al ,
DO,
end
de
la
lcdf_vhdl;
(EN,
port
interpreta
ayudar
proporcionan
decoder_2_to_4jw_enable
entity
se
I de
VHDL.
de
mostrar
para
circuitos.
lneas
aspectos
en
Figura
lnea
dos
describe
que
muchos
2-a-4
la
(vase
--
Para
derecha,
Decodificador
--
4-10.
ilustrar
comas
usar
presentaremos
VHDL
el
para
de
de
empieza
sintaxis
una
ejemplo
coma,
fina!
con
Figura
la
VHDL
VHDL
se
multiplexor
Despus
VHDL.
decodificador
un
estructural
y el
--
4-27
Figura
relacin
Este
descripcin
dos
entre
texto
en
su
143.
pgina
del
para
descripcin
ejemplo
el
usa
que
y descripciones
fundamentales
superior
conceptos
estructural
una
otro
fundamentales
ms
muestra
la
en
nivel
COMPUTADORAS
ejemplo
conceptos
funcional
VHDL
4-27
Figura
Este
los
ilustrarn
que
DE
4-10.
de
muchos
cripciones
La
Figura
la
ilustran
LGICO
DISEO
DEL
FUNDAMENTOS
--
--
--
decoder_2_to_4_w_enable;
--
--
architecture
structural^l
port(inl:
is
--10
std_logic;
fltd_logc);
out
12
13
--14
component;
AND2
component
port(inl,
outl;
end
11
--
in
outl:
--15
in2:
in
std_logic;
out
std
logic)
--16
;
--
A0_n,
NO,
Al_n,
NI,
std_logic;
N3:
N2,
--
map
(inl
=>
map
(inl
~>
port
map
(inl
>
A0_n,
AND2
port
map
(inl
=>
A0,
g4:
AND2
port
map
(inl
=>
A0_n,
g5:
AND2
port
map
(inl
>
A0,
in2
=>
Al,
outl
=>
N3);
g6:
g7:
g8:
g9:
AND2
port
map
(inl
=>
EN,
in2
=>
NO,
outl
*>
DO);
AND2
port
map
(inl
=>
EN,
in2
->
NI,
outl
=>
DI);
map
(inl
=>
EN,
in2
=>
N2,
outl
=>
D2)
map
(inl
*>
EN,
in2
=>
N3,
outl
=>
D3)
gO:
NOT1
port
gl:
N0T1
port
g2:
AND2
g3:
AND2
AND2
17
--
component;
signal
begin
end
decoder_2_to_4_w_enab
NT1
component
end
of
port
port
A0,
outl
=>
Al,
outl
=>
in2
in2
A0_n)
Al_n)
NO);
=>
outl
--
NI);
=>
Al,outl
=>
20
21
--
outl
Al_n,
=>
--
Al_n,
=>
in2
N2)
=>
structural_l;
FIGURA
Descripcin
4-27
estructural
en
VHDL
de
un
decodificador
22
23
--
24
25
--
26
--
27
28
29
30
--31
18
19
FUNCIONES
saltamos
Inicialmente,
La
global.
de
lnea
darle
tamos
declaracin
nombre
de
entidad.
al
VHDL.
en
tipo
negrita
tienen
como
las
entidades,
no
siguiente,
Lo
salidas
tal
entrada:
de
designan
mente-tipado,
el tipo
DO,
de
aplicarse
rios
usuales
valor
sin
chos
valores
I y
Para
usar
se
malmente.
los
algunos,
tipos
l amada
guardan
en
de
usuarios
niendo
define
de
(librera)
de
una
librera
cas.
biestables
este
texto
adicional,
dad.
de
web
As,
para
la
los
En
tectura.
circuito
Primero,
incluyera
se
otra
acaba
la
con
el
declaraciones
caso
dado
en
4
el
conte
paquete
de
func_prims
las
para
3 y 4 estn
lneas
el
bsi
lgicas
copiarse
puede
y
usase
que
deberan
funcin
de
la
lnea
clave
palabra
equivalente
Ahora,
la
de
este
entidad
bsicas
lnea
puertas
de
es
lnea
la
(all)
de
ASCII
declaraciones
por
bsico
la
paquete
VHDL
en
las
que
tipo
repetirse
con
std_logic
anterioridad
10
declaran
una
usamos
la
Figura
la
lnea
de
la
VHDL
arquitectura
estructural
una
del
circuito.
Una
los
que
es
los
tipos
construyendo
la
enti
structural.i
detal es
al
equivalentdescri
e pcin
repre
de
l amada
aparecen
enti
la
de
circuito.
un
(architecture)
arquitectura
continuacin
nombre
de
funcin
la
l ama
se
el
por
smbolo
un
para
especificar
queremos
entidad
una
seguida
end
VHDL
en
decoder_2_to_4_w_enable.
desde
componentes
Observe
estas
discutido
contenidos
entidad
descripciones
disponible
est
el
con
Nor
entidad.
entidad
de
particular
dad.
libro.
Si
ESTRUCTURAL
sentacin
_vhdl
func_prims.
hemos
aqu,
del
contiene
ledf
lodo
usar
queremos
que
siguiente.
dicha
de
DESCRIPCIN
librera
paquete
declaracin
Hasta
La
entidad
del
declaracin
La
ieee.
un
di
ser
Por
en
lodo
usar
queremos
que
paquete
en
pue
bina
lgicas
incluimos
los
operaciones.
precompilado.
es
compartido
que
incluimos
ieee
caso,
por
operaciones
std_logic,
l amada
indicar
para
Tambin
lcdf_vhdl,
la
con
elementos
la
librera
y latches.
la pgina
desde
vinculadas
los
la
valores
usar
paquetes
ieee.std_logic_H64.al
std_logc_1164
los
Para
este
valores
valores,
el
std_logic.
y las
se
fuerte-
que
los
desconocido,
libran
el
Para
hay
especifica
estos
VHDL
cdigo
En
valor
las
l amado
herramienta.
paquete
std_logic.
valores
en
directorio
un
la
los
consistente
incluye
que
simulacin.
la
definir
necesario
un
entradas
operaciones
incluye
representa
de
tpicas
package(paquete)
los
las
como
valores,
normal,
lgica
herramientas
es
se
U.
declaracin
nueve
un
y salidas.
del
tipo
entradas
as
sus
X
usar
las
salidas,
las
entre
adicionales
escogido
todas
minsculas).
ejemplo,
Igualmente,
lenguaje
entradas.
es
nombre
nombres
las
del
diseo
son
usarse
el
VHDL
out.
Esta
en
el
estas
que
modo
de
tipo
estndar,
un
denota
usa
la
sentencia
los
y decoder_2_4_w_enable.
definir
para
Para
estndar.
entradas
std_logic,
in
se
palabras
pueden
clave
con
maysculas
6 y 7
el
el
lgica
las
lneas
esquemtico.
mediante
las
valores
std.ulogic
la library
modo
lgica
en
por
todos,
por
El
Al.
declararse
La
las
un
de
decir,
(es
letras
en
funcin
La
diseo
un
maysculas
las
en
de
salidas
Este
ieee.std_logic_ll64.
los
para
como
Hemos
empleados
el tipo
emplea
packages
puertos
representa
dos
inicializar.
AO
debe
que
aparecer
seales.
las
un
salidas
no
y
seales.
existe
escritas
smbolo
en
como
que
a
veniencia.
una
modo
pueden
que
den
D3
std_logic
es
valores
EN.
D2
di.
sensible
Las
especial
Decoder_2_4_w_Enable
que
de
hara
se
significado
que
estar
mismo
declaracin
una
como
seales
tres
lo
es
un
necesi
la
es
claves.
entradas,
es
por
son
estructura
fundamental
esquemtico
Esta
palabras
is
unidad
del
salidas.
declara
no
distinguen
se
DEC0DER_2_4_W_ENABLE
el
entity
is
claves
entradas
e
que
la
en
la
es
smbolos
los
167
centramos
para
entidad
una
de
sus
En
COMBINACIONALES
descripcin
uno
definir
VHDL
palabras
cada
por
decoder_2_to_4_w_enable.
la
de
decoder_2_to_4_w_enable
entity
de
declaracin
diseo
tales
objetos
3 y
la
VHDL
mostramos
nombrar
para
En
un
nosotros
que
lneas
con
VHDL.
diseo
un
las
comienza
CIRCUITOS
de
arqui
la
esquemtico
para
4-10.
11
descripcin.
hasta
la
18.
Puesto
declaramos
que
estamos
de
puertas
que
esta
arquitectura
se
van
usar
a
par
168
FUNDAMENTOS
tir
de
declaramos
puertas,
AND2
func_prims
de
NOTi,
Lo
siguiente
equivalente
salidas
ya tienen
AND
puertas
seales
NO,
todas
mente.
Las
ahora,
de
tiempo.
las
de
fcil
igualar
Tras
la
clave
das.
En
lnea
Por
la
el
30
se
salidas.
La
En
etiquetan
Por
4-28.
puertos.
En
las
la
se
usa
un
ir
desde
3).
to
del
tipo
les
internas
de
Igualmente,
stdjogic
entre
que
I (o
entrada
las
de
Los
seguida
representa
AND
y 25,
las
y las
hasta
3.
las
especificamos
salidas
puertas
lo
dccodificadas.
OR.
22
hasta
conectadas
sus
ni
la
es
salida.
structural_l
4-14
Figura
entradas
ilustra
el
s_n.
del
especificar
representa
I, el
ndice
I
ir
D,
tipo
vectores
sil).
ndice
dos
mapeado
individuales
S (0)
que
seales
al
0 y
son
por
sidJogicjcalectternator iva
numeradas
vector
este
la
Para
entrada
>
e!
usa
map
la derecha
linca
nombre
1 de
como
de
de
entrada
la
la
el
aproximacin
Sel
componentes
24
entra
es
port
seales
su
pala
inversor
conecta
entradas
por
de
seales
desde
las
las
son
una
el
Desde
std_logic_vector.
tipo
dos
en
asignan
multiplexor
del
consiste
se
Al_n
de
asigna
se
que
la
con
de
A0_n.
multiplexor
especificar
vectores
lneas
d
puertas
y
end
un
del
numeradas
^vector,
A0
clave
para
lugar
1).
to
en
las
palabra
es
no
prueba.
que
que
para
ms
es
AND
indica
la
no
VHDL
de
particular
seal
en
sim
Por
correcto,
puertas
puertos)
salida
y
24,
en
Puesto
seales
cuatro
7,
como
hasta
la
VHDL:
especifican
ndice.
la
estructural
del
6
lnea
en
la
restantes
puertas
con
descripcin
lneas
stdjogic,
nueve
la
A0
es
estructural
adicionales
los
las
izquierda
inversor
ejemplo,
VHDL
4-16
conceptos
de
go
la
esencial
basado
empieza
forma
un
infinitesi
es
circuitales
bancos
arquitectura
de
de
evala
se
es
y ocho
Esta
conectan.
en
funcionales
los
inversor
primer
(mapeado
map
la
evalan
despus
circuitos.
diseo
su
en
de
grueso
dos
inversores
al
se
que
puerta
del
completa
port
las
retardos
el
los
descripciones
nuestras
en
go
un
la
As,
si
se
tpicos
tiempo,
simulaciones
estas
aparecer
etiqueta
a
de
puerto
se
Figura
la
seales
Para
internas,
aparece
las
entrada
arquitectura
EJEMPLO
consiste
Luego
con
ejemplo,
lnea
descrito
coloca
se
la
entradas
(0
21
inversor
*>
pueden
de
Igual
cantidad
este
dos
seales
ns
seal
digitales
los
hay
2
una
supuesto,
por
comportamiento
comprobar
para
retardos.
delta.
tiempo
y,
el
circuitos
simuladores
seales
realista
un
las
VHDL.
una
que
como
de
AND.
como
equivalente
es
los
de
forma
aunque
las
seales
circuito
NGTl.
del
smbolo
de
begin.
la
de
prestaciones
retardo,
delta
tiempo
de
los
retardos
El
componente
salida
modela
declaracin
El
evaluacin
simularemos
ningn
bra
tiempo
en
y
cuatro
declaran
seales
fsico,
time),
entradas
puertas
las
contra,
tiempo
ser
es
que
salidas
En
salida
y las
se
cuatro
La
la
Las
las
seales.
son
salida.
puertas,
salida
para
las
la
inversores
de
de
Por
puede
dos
seales
salidas
las
Para
como
circuito.
los
nodos
las
puertos
interno
la
las
las
para
de
Estos
son
de
outl
de
del
nombre
entidad.
su
nombre
y
paquete
El
puertas.
entradas
nodos
l amada
del
de
el
es
salidas
4-10.
y
outi
las
aqullos
los
Ai_n
delta
actual.
en
en
estos
explicitarn
funcionamiento
puertas,
tpicamente
problemas
detectar
el
retardo
algn
retardo
tiempo
interconexin
las
Figura
tiempo
l ama
del
la
instantneamente.
Este
se
las
como
evalan
tiempo.
que
Para
la
declaradas
se
de
como
son
seales
las
y salidas
despus
considerar
de
son
in2
todos
A0_n
N3
idnticos
especificar
2-entrada
dentro
de
una
ser
nombrar
es
cada
entrada
interiores
std.logic.
y
lo
de
nodos
izquierda
variables
puede
plicidad.
tipo
la
N2
ser
delta
mal
del
futuro
tiempo
ms
la
inl
de
VHDL
descripciones
para
de
nombra
circuito,
Los
entradas
instante
nombre
antes
del
Ni,
las
variables.
algn
el
de
el
para
nombres.
(signis)
inversores
y
un
arquitectura
deben
AND2
necesitamos,
que
netlist
puertas
la
AND
puerta
una
y
son
componente
es
componente
N0T1
de
un
inl
que
del
entidad
de
puertos
indica
port
declaracin
l amado
tipos
la
COMPUTADORAS
DE
inversor
un
contiene
que
declaracin
Estos
componentes.
como
la
LGICO
DISEO
DEL
en
hasta
vectores
como
las
para
consiste
desde
y
se
cuatro
sea
FUNCIONES
Multiplexor
descripcin
4-a-l:
{vase
--
la
Figura
ledf
ieee,
ibrary
el
para
entity
(S:
port
end
in
I:
in
Y:
out
lgico)
diagrama
_vhdl;
lcdf_vhdl.func^prims.al ;
ieee.std_logic_1164.au,
multiplexer_4_to_l_st
use
estructural
VHDL
4-14
169
COMBINACIONALES
CIRCUITOS
is
std_logic_vector
std_logic_vector(0
std_logic)
--
(0
1)
to
3);
to
;
--
10
NOT1
component
outl:
end
std_logic;
std_logic);
out
--14
--15
--16
AND2
in2:
portinl,
outl:
--17
std_logic;
in
--18
std_logic);
out
--19
component;
--20
OR4
component
portfinl,
in2,
outl:
end
--22
std_logic)?
out
--23
std_logic_vector(0
std_logic_vector
S_n:
D,
N:
(0
--24
--25
3);
to
--27
g0:
gl:
N0T1
port
map
(S(0),
S_n(0));
NQT1
port
map
(S(l),
S_n(l)
g2:
AND2
g3:
AKD2
port
g4:
AND2
port
map
(S(l),
S_n{0),
g5:
AND2
port
map
(S(l),
S(0),
D{3));
--32
g6:
AND2
port
map
{D{0}
1(0),
--33
g7;
AND2
port
map
(D{1),
1(1),
g8:
g9:
glO:
AND2
port
map
(D(2),
1(2),
AND2
port
map
(D(3),
1(3),
port
map
(N(0),
N(l)
N(0));
N(1))
N(2))?
N(3));
N(2),
port
OR4
(S_n(l),
(S_n(l),
map
map
S_n(0)
--29
D(0));
--30
D(l));
D(2)),-
S(0),
--28
--31
--34
--35
--36
N{3)
--37
Y);
--38
structural_2;
FIGURA
4-28
estructural
Descripcin
Empezando
empleando
(por
Tambin,
si
N
En
de
ejemplo,
desea
se
puertos
orden
de
ligadas
el
a
estos
dado
referencian
se
(3
N
asumimos
el
N(2),
VHDL
las
seales
usa
una
referirse
de
centrales
algo
notacin
el
define
0)
downto
alternativo
mtodo
un
dar
de
lugar
que
primer
bit
explcitamente
Entonces
en
el
estn
en
el
mapeado
nombres
de
las
el
mapeado
especificar
podemos
mismo
especificar
los
para
nombres
estos
componente.
listndolas
tipo
posible
es
un
N).
dife
la
de
(0).
emplea
En
primero.
aparezca
del
Tambin
N(i)
seales
las
std_logic_vector
como
multiplexor
un
parntesis.
refiere
se
que
lgicas.
para
nombres
se
entre
mayor
N:
puertas
componente,
que
2)
ndice
y el ltimo
la 27 a 37,
las
para
del
salidas
el
de
ndice
y el
to
VHDL
cmo
seal
signal
lneas
las
la
N(l
que
NO)
como
observe
27,
lnea
nombre
ejemplo,
Por
rente.
la
en
el
subvector
seales
1)
to
--26
end
y las
mismo
--21
std_logic;
in
in4:
in3r
component;
signal
signal
begin
seal
13
component;
component
end
12
in
portinl:
los
-*11
is
of
structural_2
architecture
orden
que
dichos
del
de
entradas
puerto
nombres.
el
en
las
implcitamente
Por
ejem-
170
FUNDAMENTOS
po,
segundo,
la
en
lnea
lo
por
Por
otra
ficador
4,
se
ejecutan
flujo
la
derecho
de
una
datos
de
lugar
equivalentes.
en
(es decir,
paralelo)
Por
ejemplo,
siempre
ecuacin
compuesto
4-17
La
Flujo
4-29
Figura
4-10.
muestra
Este
booleanas.
4-27,
Figura
lnea
9.
rador
not
con
12
se
la
4-10
and
use,
para
de
flujo
de
flujo
la
Figu
las
de
la
en
la
similar
se
compuesta
datos
seal
lnea
que
11,
por
a
empieza
aplican
A0_n,
definen
ms
el
Ai_n
di,
mucho
es
simple
D2
of
dataflow_l
signa1
begin
A0_n,
D3
se
la-
en
la
que
datos
VHDL
des
--
from
2_to_4_decoder_st;
--
decoder_2_to_4_w_enab
is
Ti
--
std_logic;
Al_n:
ope
en
architecture
lado
de
de
idnticas
de
flujo
datos
de
de
datos
el
en
lgico)
diagrama
entries
entity
forma
flujo
lado
4-27.
de
el
De
de
valor
un
asignaciones
respectivamente.
del
son
del
la
se
valores
descripciones
entidad
En
senten
4-17.
flujo
la
un
mediante
los
de
uso
de
descripcin
DO.
)describe
decodificador
de
mediante
descripcin
Figura
aqu.
La
en
circuito
decodi-
concurrentes
cambio
Ejemplo
descripcin
declaracin
y Al,
formar
descripcin
Figura
la
del
y la
definen
para
esta
en
usar
ao
and
cmo
dada
library,
Use
repetirn
y Al_n
entrada
2-a-4:
(vase
alguno
de
decodificador
un
una
asignacin
El
el
en
el
para
(
cabo
de
un
izquierdo.
ilustra
para
mostrar
se
lado
VHDL
para
no
Vase
Decodificador
--
--
librera
de
estructural
cripcin
La
operador
un
14.
usar
que
seal
VHDL
que
ocurra
que
se
descripcin
se
A0_n
la
combinan
lneas
lo
por
seales
Las
datos
una
ejemplo
ecuaciones
booleanas
de
siempre
el
evala
se
ecuaciones
por
l eva
sentencias
aparece
4-14.
datos
se
Las
empleada
Figura
la
de
estructura
su
sus
vara.
booleana.
de
flujo
de
descripcin
en
sentencia
EJEMPLO
Una
la
el
es
s_n{0)
outl.
estructura
en
ini.
conecta
se
representado
funcin
concurrentemente
de
similar
conecta
se
D(0)
es
datos
su
tanto,
por
Finalmente,
in2.
esquemtico
de
de
VHDL
el
que
COMPUTADORAS
primero,
a
concurrentes
derecho
DE
aparece
conecta
excepto
asignacin
descripcin
trminos
en
de
ra
que
de
circuito
de
S_n(l)
esta
DESCRIPCION
cias
29,
parte,
LGICO
DISEO
DEL
--
--
--
A0_n
Al_n
AO;
not
<=
Al;
not
<=
DO
<=
AO
DI
<=
AO
and
D2
<=
AO
D3
<=
AO
and
end
10
and
and
Al_n
Al_n
and
Al
and
EN;
and
EN;
and
Al
EN;
11
12
--
13
EN;
14
dataflow_l;
15
FIGURA
4-29
de
Descripcin
En
los
de
EJEMPLO
4-18
En
la
cia
when-else
Figura
dos
prximos
alternativas
descripcin
VHDL
4-30,
se
para
de
flujo
de
de
un
multiplexor
en
la
de
VHDL
datos
describimos
ejemplos,
emplea,
describir
flujo
vez
arquitectura
de
el
decodificador
multiplexor
datos:
de
un
para
ilustrar
forma
dos
whe
y
4
sentencias
1 usando
a
en
del
multiplexor.
forma
when-else
de
booleanas.
ecuaciones
Esta
sentencia
representa
la
senter.
la
tabL
FUNCIONES
Multiplexor
empleando
--
descripcin
4-a-l:
when-else
de
VHDL
la
(ver
Tabla
CIRCUITOS
de
flujo
4-7
condicional
datos
la
para
tabla
funcionamiento)
de
ieee;
library
logic
entity
(S
is
in
out
{1
std_logic_vector
std_logicjvector
stdJLogic)
in
--
0)
downto
(3
0)
downto
--
--
multiplexer_4_to_l_we;
end
1164.al ;
multiplexer_4_to_l_we
port
ieee.std
se
171
NACIONALES
COMUI
10
--
function_table
architecture
is
multiplexer_4_to_l_we
of
begin
Y
<=
1(0)
when
"00"
else
1(1)
when
*01"
else
1(2)
when
"10"
else
1(3)
when
"11"
else
X';
functiontable;
end
FIGURA
verdad
VHDL
la
de
entonces
i
asigna
se
As
tes.
que
Y,
valores
sin
when
guen
mina
ser
cul
id)
s="0l,
(otros)
se
Observe
para
los
condicin
nica
puesto
luando
la
14
15
--
16
17
18
que
una
se
el
sintetiza
de
las
en
when-else
de
tiene
en
todas
cuenta
implemente
depende
las
decisiones
este
orden
los
simula
slo
othere.
una
de
anteriores.
de
prioridad,
la
de
si
deter
que
asigna
se
when
Cuando
Y.
donde
others
ahora.
distintas.
puede
ejemplo,
Por
la
en
Tambin
la
en
detrs
seal
la
es
1(0)
slo
I,
asignaciones
distintas
seales
con
no
de
condicionarse
ambas).
no
ltima
la
coloca
se
hasta
puede
pero
coloca
multiplexor
ejemplo,
with-select
el
s,
las
el
varias
when
contra,
se
decisiones
tambin
sobre
primer
Por
s.
ejemplo,
sntesis,
de
cada
el
han
se
la
durante
genera
el
causan
asigna
especificadas
no
diferen
slo
cualquiera
para
decisin
s^'OO",
decisiones
tomar
4-10,
entrada
(por
sino
que
stdjogic
entonces
para
la
En
se
entonces
o,
l.
que
X1
oo,
es
ahora
se
x,
se
es
9 valores
hasta
valor
binario
with-select
para
Cuando
Y.
para
lomar
slo
tomar
comas.
de
restantes,
ilustra,
se
de
puede
el
1 usando
emplear
la expresin
valor
pero
salida
0
mediante
otros
permite
Figura
la
booleana
actualmente,
estructura
de
sobre
tpicas
herramientas
pleja,
13
--
valor
valor
valores
a
la
como
sucesivamente.
demultiplexor
siguientes
de
77
de
77
valdr
siempre
se
valores
y as
combinaciones
de
when-else,
valor
bit
asigna
valor
seleccionado
asigna
when
Este
el
valores,
los
para
multiplexor
un
unos
determinado
el
posibles
Esto
real,
cuyo
separan
el
valor
definir
s.
del
when-else
que
el
en
Los
las
representa
den
de
select.
se
de
(desconocida).
circuito
expresin
de
fin
variacin
una
La
antes
el
VHDL
es
4-31.
Figura
se
que
4-19
Wltifh-selec
el
por
en
puede
para
Con
embargo,
EJEMPLO
with
12
--
when-else
1 usando
un
cuando
cada
81
tomar
loma
Cuando
Y.
stdjogic,
En
s
else
multiplexor
un
salida
el
sucesivamente.
ellos.
la
invoca
se
de
Cuando
4-7.
concreta
casos
seguida
restantes
Tabla
la
(i)
VHDL
condicional
en
oros
y as
bits
de
par
4 de
else
cin,
la
Y.
el
sentencia
dada
En
datos
de
entrada
(i)
especificado
77
funcin
asigna
se
flujo
de
asigna
se
[0)
4-30
Descripcin
de
11
entrada
en
de
depender
es
normal
estructura
lgica
condicin
que
Como
reemplazando
que
ms
se
las
en
com
est
eva
consecuencia,
la
y
una
puerta
172
FUNDAMENTOS
DEL
Multiplexor
--
DE
COMPUTADORAS
descripcin
4-a-l:
with
empleando
LGICO
DISEO
de
VHDL
Select
la
(ver
Tabla
flujo
4-7
para
de
datos
condicional
la
tabla
de
funcionamiento)
ieee;
library
ieee.std_logic_1164.al ;
multiploxer_4_tq_l_ws
se
entity
(S
port
end
in
out
--
3
4
--
is
in
--
--5
std_logic_vector(1
std_logic_vector(3
stdjlogic);
Tiiultiplexer
downto
0)
downto
0);
*-6
--
--8
9
4_to_l_ws;
10
arehi
tac
unction_table_ws
ture
of
is
multiplexer_4_to_l_ws
--11
begin
S
Y
select
<=
1(0)
when
*00",
1(1}
when
"01",
1(2)
when
"10",
1(3)
when
"11",
when
,K'
combinacionales.
aritmticos
sente
si
es
la
de
unas
del
mullplexor
un
with-select.
los
1.
[ usando
Por
With-select
Continuaremos
with-setect
contra
de
ninguna
hay
no
implementa
se
y circuitos
VHDL
con
decodi
un
necesitan
se
que
VHDL
ms
con
Captulo
el
de
fundamentos
HDL
las
presentando
secuenciales
el
Captulo
es
muy
Esto
es
en
describir
para
formas
de
describir
6.
circuitos
de
ERILOG
HDL
un
emplea
se
escribe
se
debe
todo
pocas
puertas.
hardware
hubiera
involucrado.
si
puertas
ignora
y compleja
se
enorme
es
hacemos
despus
tener
hardware
ia
en
ms
generar
(multiplica
se
que
ms
pre
crtico
usando
hincapi
descripciones
el
importante
particularmente
mucho
estructura
una
inicialmente
procedemos
hardware,
ejemplo,
necesitado
razn,
esta
Verilog.
con
Por
de
estructura
se
que
Por
disear
hardware
sintetizada.
ser
una
lo
el
lenguaje
ese
especificar
cuando
describir
para
en
HDL
fcil
muy
de
multiplexores
cuatro
de
muchos
en
descripcin
cin)
condicional
datos
de
Representacin
COMBINACIONALESV
que
cmo
19
AND-OR.
cubierto
circuitos
de
decisiones
4x2
puerta
flujo
cadena
las
entre
circuitos
Dado
18
--
de
una
por
y la
hemos
16
17
--
VHDL
directa
Ya
15
4-31
AND-OR
ficador
14
--
FIGURA
pendencia
13
others,-
Descripcin
4x2
function_table_ws;
end
4-8
12
--
with
simple
descripcin
slo
tan
con
detal ada
abstractas
de
niveles
su
periores.
Los
dio
ra
habilitacin
de
ilustran
4-14,
descripciones
para
muchos
de
de
Verilog
estos
circuitos
que
que
4-10.
Figura
nivel
ilustrarn
los
Este
sustituyen
ejemplo
al
esquemtico
otro
que
conceptos
para
usa
del
como
Verilog.
el
de
me
las
decodificador
4
Despus
Verilog
Verilog.
un
mostramos
multiplexor
el
descripciones
fundamentales
Verilog
Inicialmente
digitales.
fundamentales
superior
ms
introducir
para
circuitos
conceptos
funcional
tiles
son
detal adamente
Verilog
la
captulo
este
en
representar
pura
estructurales
descripciones
con
seleccionados
ejemplos
alternativo
2ai
a
1 de
presentaremos
de
comportamiento
ia
Figu
FUNCIONES
4-20
EJEMPLO
4-32
Figura
La
4-10,
la
en
Verilog
texto
existe
como
la
entre
dos
Para
que
muchos
la
Las
La
tal
de
el
mdulo.
log.
en
mdulos,
los
como
declara
/
/
diseo
un
Decodificador
2-a-4
(vase
Figura
(o
el
para
decoder_2_to_4_st_v
module
input
EN,
wire
D2,
AOjl,
La
cables.
el
en
que
NI,
y output
usarse
sentencia
el
con
DO,
Al,
D3)
D2,
nombre
Verilog
N3;
AO),
Al);
Al_n),
A0_n.
Al_n),
A0,
Al),
A0_n,
la
esquem
de
funcin
En
Veri
mostramos
tales
objetos
decoder_2_to_4_st_v.
and
g3(N0,
g4(NI,
g5(N2,
g6(N3,
g7(D0,
g8(DI,
g9(D2,
glO(D3,
es
define
decoder_2_to_4_st_v
estructural
DI,
nosotros
nombrar
para
module
not
go(A0_n,
gl(Al_n,
20,
un
siguen.
que
que
lgico)
diagrama
N2,
A0,A1>,
/
/
/
/
/
/
/
/
/
/
/
/
/
/
/
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
NO,
EN),
16
NI,
EN),
17
N2,
EN),
I
/
/
/
N3,
EN);
endmodule
FIGURA
Descripcin
4-32
estructural
los
fundamen
lnea
de
Esta
clave,
palabras
la
smbolo
salidas.
pueden
diseo)
del
igual
input
no
de
endmodule
D3;
NO,
Al_n,
la
en
lista
una
unidad
la
es
que
el
descripcin
A0,
comas
de
Al;
DI,
DO,
output
separar
ilustrar
ejemplo
elementos
dere
sintaxis
una
puntos
la
tiene
Este
comas
entradas
sus
Las
claves.
parte
(EN,
A0,
y definir
de
las
sentencias
habilitacin:
con
4-10
Al
especial
o
comentarios,
Verilog
usarse.
de
(mdulo)
descripcin,
palabras
salidas
pueden
uso
module
un
endmodule.
3 y
significado
entradas,
existe
que
lnea
lneas
Verilog
es,
que
para
hasta
diseo
descrip
varias
Verilog.
sentencias
de
al
la
que
el
normalmente
esta
la
que
de
agregado
han
se
lenguaje
vase
de
son
un
Verilog
particular
despus
y output
tienen
negrita,
tipo
de
de
input
module,
declaracin
nombre
un
mdulo
de
declaracin
hay
no
que
darle
necesitamos
tico
la
resto
con
as
comentarios
estructural
vlidas
las
del
*/
Como
lnea.
emplean
terminar
Verilog.
Note
estructuras
En
Figura
generales
comentario,
un
Para
lgico)
de
la
*:
descripcin
las
El
como
comentarios.
descripcin
esta
se
para
3 comienza
diseo
un
emplea
nmeros
(,)
comas
(;)
comas
que
sintaxis.
la
interpreta
de
diagrama
precisa
de
dos
4 de
circuitos.
se
lneas
con
el
de
forma
de
lnea
de
habilitacin:
con
para
los
de
y
lnea
proporcionan
descripcin.
final
caractersticas
varias
mostrar
para
decodificador
circuito
el
para
usar
se
decodificador
un
estructural
discusin
aspectos
puntos
Verilog
empieza
4-10
en
que
describe
descripcin
ejemplo
alternativa
Figura
ayudar
cha.
la
4-27
(ver
para
y el
decodificador
Este
estructural
descripcin
notacin
una
/*
una
152.
Figura
la
en
muestra
pgina
as
El
cin
Verilog
173
COMBINACIONALES
CIRCUITOS
en
Verilog
de
un
decodificador
18
19
20
174
FUNDAMENTOS
DISEO
DEL
Verilog
sensible
es
por
las
escritas
estar
Tal
como
decodificador
para
definir
hay
tres
uso
de
la
de
salidas,
salidas
por
el
Las
valores
desconocidos
tambin
tiene
120
circuitos
de
primitivas
puertas
pueden
de
dos
cualquier
,v,
con
como
puerta
tra
puede
nuestro
ejemplo,
las
en
hay
izquierda
empleo
inversor
la
todos
la
la
Siguiendo
res
y ocho
por
una
el
nombre
con
la
de
puerta
instancias
la
9a
sus
entradas
completa
colocada
se
salidas
definen
nombrada
como
la
palabra
ocho
seales
tipo
parntesis,
primer
de
ejemplo,
g5.
clave
Tiene
el
para
como
Verilog
el
en
propor
modelado
decodificador.
En
este
la
ocho:
en
Es
buffer
menores
retardos,
complemento
de
puertas,
de
tipos
imple-
que
de
seales
la
es
xor
y and
not
not.
otros
amplificador
un
puertas
buf.
los
un
ca
Figu
14
todos
es
de
en
proporciona
y
uno
representar
para
3 estados.
mostrado
de
tomar
dados,
usan
buf
salida.
tipos
la
OR-exclus-
como
se
mues
endmoduie.
la
gO
salida
A0_n
con
de
indican
se
14.
N2
entradas
como
como
salida
forma
similar.
estn
el
entradas
caso
en
AO
la
de
las
Ai.
AND
El
por
cor
entrada.
la
puerta
una
ee
lnea
como
Desde
conectadas
A0_n
seguido
separadas
puerta
y
tipo
consiste
empieza
cmo
define
se
la
el
inverso
puerta
instancia
de
declaracin
describe
y
lnea
las
primera
se
restantes
como
salida
dei
es
dos
de
tipo
un
Cada
el
wire.
es
contiene
en
la
salidas
wire
output
comas.
por
las
Verilog.
descrito
consiste
La
gi
en
circuito
separada
inversor
inversor
En
ms
mediante
para
input
puertos
el
cables
emplean
cir
nombres.
AND
puertas
como
se
del
tienen
ya
cuatro
AND.
declaracin
lugar.
las
Al_n
puertas
los
para
internas,
la
el
las
el
que
declaran
se
mismo
y salidas
y de
nodos
puerta
lo
es
que
entradas
A_n
Una
puertas
Por
valores
esquemtico
Verilog
el
Las
de
las
el
las
de
del
entradas,
puertas,
nombres
salidas
est
declaracin,
y entradas.
con
en
Seguido
not.
la
19
y,
salida
completar
hasta
puerta
entre
salidas
se
fan-out
estos
predefinido
ese
por
salidas
pueden
la
interesados
inversores
7,
2-entradas.
de
dos
lnea
las
tipo
de
de
ejemplo
denota
distinguen
se
aade
entrada
la
circuito.
los
Los
declaracin
AND
de
la
para
El
funcin
nica
mayor
las
de!
de
En
N3
se
cuatro
estamos
como
dos
nodos
wire.
la
NOR-exclusiva.
de
los
nodo.
puertas
de
tipo
la
lista
comas,
Para
N2
un
del
4-32.
salidas
clave
Ni,
para
un
puerta
cuenta.
de
y
del
Figura
4-10.
Figura
palabra
entrada
interconexin
las
son
NO,
predefinido
la
nombrar
en
la
en
una
entero
simplemente
de
especificar
que
interiores
de
11
tiene
conseguir
para
es
xnor
la
fuerza
puertas.
slo
ahora
not
de
al
con
nmero
usaremos
8 y
de
nodos
usarse
lneas
Ames
cuito.
Los
que
OR-exclusiva
En
va.
funcin
hecho
stas,
buf
xnor.
los
equivalente
es
que
De
tener
la
elctricas
claves.
y salidas
entradas
diseo
Verilog
las
con
valores
tendrn
se
est
xor
D3
Se
en
especificaremos
descripcin
or.
el
entradas
en
1.
combinan
Los
aqu
esquemtico
palabras
como
menta
el
D2
binarias
0
son
impedancia
se
no
Ahora,
que
de
de
di.
seales
alta
seales.
embargo,
nand.
or.
la
las
entradas
una
do.
obvios
cuando
para
estructural
de
valores
que.
estados
Observe
and.
fuerza
una
4-10.
de
output.
representar
para
las
son
emplea
como
tipos
dos
ESTRUCTURAL
usamos
ra
Los
sin
DESCRIPCIN
clave
otros
como
En
stas
que
se
nombran
se
palabra
de
similar
manera
caso
as
electrnicos,
so.
la
posibles
distinto
una
entradas.
son
hecho
las
nombramos
Despus,
El
y ai.
ao,
este
de
valores
distinguen
se
es
usar
se
mdulo
del
De
en
y salidas
distintos.
valores
cuatro
claves
palabras
y
DECODER_2_4_st_v
esquemtico,
un
mdulo.
declaracin
input.
que
entradas
la
en.
empleo
nombres
minsculas).
de
del
en
clave
las
los
decir,
o
smbolo
un
entrada
palabra
COMPUTADORAS
(es
declaracin
nombres
seales
definir
el
con
la
en
qu
cionan
hara
se
DE
decoder_2_4_st_V.
del
maysculas
maysculas
letras
en
Decoder_2_4_st_v
de
LGICO
mdulo
lnea
11
seales
de
s
FUNCIONES
4-21
EJEMPLO
ta
En
4-33
Figura
sirve
que
sel
ilustrar
de
de
vector
un
los
nombres
res
de
la
dos.
de
bit
de
nentes
el
con
bin
bit
es
de
izquierda
significativo
vector
entero
refiere
al
bits
centrales
ciar
las
bil
ms
de
Verilog
similar
sentado
es
el
la
Multiplexor
la
s.
bits
de
especificar
para
11
la
Por
25.
4,
excepto
de
:2]
se
parte,
el
que
esta
la
menos
referidos
s,
y salidas
otra
tam
el
[l]
y
refiere
se
los
al
instan-
descripcin
esquemtico
repre
descripcin
4-14
el
para
/
/
/
estructural
Verilog
diagrama
lgico)
Y);
I,
2
3
input
input
[1:0]
S;
[3:0]
I;
output
Y;
[1:0]
[0:3]
wire
wire
/
/
/
/
/
/
/
/
/
I
not_S
D,
N;
not
SO],
[not
gnO
S[0]>,
S [1]);
gnl(not_S[l],
and
not_S[l],
not_S[l],
g0(D[0J,
gl(D[l],
g2
[2],
(D
g3<D[3],
go
(N[0]
gl(N[1],
[2],
(N
g2
go
S[l],
S[l],
not_S
D[0],
D[1],
I[l]),
[2],
(Y,
[0]
,N[l],
9
10
11
12
13
14
15
not_S[0]),
16
S[0]),
/
/
17
[0]),
18
[0]),
/
/
21
[2]).
/
I
[3]
23
/
/
/
24
27
N[2],
N[3]);
endmodule
6
7
S[0])
D[3],
g3(N[3],
or
[l
entradas
bits,
de
bit
y el
ser
bits
AND
puertas
o
dos
los
cuatro
decodificador
del
la
refiere
se
los
usa
lneas
las
en
multiplexer_4_to_l_st_v(S,
module
refiere
se
aprecia
[0:3]
pueden
entonces
compo
de
wire
las
de
4-14.
Figura
Figura
ejemplo,
se
significativo
anchura
entrada
numera
y
vecto
Los
0.
lnea
se
los
una
una
entre
vector
de
con
los
por
del
rangos
como
internos
declarado,
ha
anchura
vector
La
0.
cables
ms
se
referencias
a
4-a-l:
(vase
de
de
estructura
en
de
Por
se
como
vector
un
numerado
bit
dado
numerado
declara
4-14,
Figura
especificar
Los
viene
los
un
de
lugar
en
la
es
la
l amados
rango
significativo
i
cuatro
el
caso,
que
menor
los
vez
subcomponentes.
significativo
N.
Este
tipo
tal
puertas,
es
/
/
sus
de
5.
ilustran
se
I de
bits
Este
y 9
5.8
[3:0]
y bit
este
en
varios
definimos
menos
input
representa
pero
Una
3.
numera
se
lnea
bit
4 y
enteros.
indica
s
i
que
derecha,
4.
lneas
de
valores
dos
lneas
las
las
de
multiplexor
cables
rango
[1:0]
La
[0].
bits
En
numerado
peso
la
un
input
numerado
peso
s
mayor
y de
lnea
mayor
[i]
son
vector
un
La
vector.
estos
bits.
sus
del
En
como
Especificando
de
uno
de
de
definen
mediante
mnimo.
4-33.
Figura
el
con
estructural
se
nombrados
y
cada
de
bit.
nico
175
COMBINACIONALES
multiplexor
un
descripcin
Verilog
concepto
un
son
mximo
valores
la
el
cables
de
estructural
muestra
se
para
como
bits
Verilog
CIRCUITOS
FIGURA
Descripcin
4-33
estructural
en
Verilog
de
un
multiplexor
19
20
22
25
26
176
FUNDAMENTOS
Descripcin
de
de
descripcin
flujo
flujo
dalos
FLUJO
de
datos,
de
derecho
lado
de
las
4-22
EJEMPLO
la
-ai
se
mente.
da
combinan
con
definen
datos
la
en
de
flujo
lugar
siempre
la
primera
lgico
cualquiera
esquema
cambie
un
que
forma
una
de
descripcin
descripcin
equivalente.
Una
Para
datos.
de
es
funcin.
la
por
operador
D2
asignacin
datos
de
Las
valores
los
de
En
la
En
decodificador
&
de
la
Esta
clave
los
4-34.
Figura
4,
palabra
usamos
la
asigna
se
2
la
en
ecuaciones,
estas
lnea
combinacin
lneas
el
para
consistente
booleana.
Esta
las
en
de
de
4-12.
Tabla
&.
D3
flujo
ecuacin
una
por
dados
un
di,
de
decodificador
un
sentencia
una
caso,
bits
de
descripcin
una
este
de
en
paralelo
Verilog
datos
usa
en
boolcanos
se
de
se
seguida,
assign
radores
de
el
en
de
flujo
sino
estructura,
ecuaciones.
particular
en
la
Booleanas
ejecutan
Flujo
4-34.
Figura
descripcin
de
descripcin
en
sentencias
de
partir
se
COMPUTADORAS
Una
basa
se
ecuaciones
Booleanas
DE
DATOS
usarn
se
no
que
realiza
se
ecuaciones
del
LGICO
Verilog
de
En
DISEO
DEL
salida
ope
-A0
en.
Anloga
DO.
10.
4-12
TABLA
Verilog
Operadores
bits
para
Operador
Operacin
NOT
AND
fie
OR
XOR
XNOR
/
/
Decodificador
2-a-4:
(vase
Figura
4-10
decoder
module
input
habilitacin:
con
el
para
EN,
A0,
output
DO,
I
I
I
I
I
/
/
I
I
I
I
I
Verilog
datos
lgico)
diagrama
2_to_4_df_v(EN,
de
flujo
A0,
Al,
DO,
DI,
D3)
D2,
Al;
DI,
D2,
D3;
assign
DO
EN
&
-Al
&
-A0;
assign
DI
EN
fie
-Al
fie
A0;
assign
assign
D2
EN
&
Al
&
-A0;
D3
EN
&
Al
fit
A0;
endmodule
FIGURA
los
ternativas
Figura
la
componentes
en
forma
Flujo
4-35.
de
de
flujo
de
nica
una
datos
vectores
de
Verilog
datos:
las
de
el
booleana
con
sel.
de
&
para
un
decodificador
multiplexor
ecuaciones
6
7
8
9
10
11
12
1 para
ilustrar
las
booleanas,
formas
tres
al
combinaciones
bina
condiciones.
como
Verilog
ecuacin
suma-dc-productos
los
datos
binarias
y decisiones
4-23
EJEMPLO
est
de
de
describimos
ejemplos
tres
condiciones,
como
flujo
de
de
rias
En
prximos
descripcin
4-34
Descripcin
En
1
2
multiplexor
un
para
AND
describe
y | para
el
OR.
Esta
multiplexor.
Como
variables
ecuacin
se
emplean
FUNCIONES
/
/
Multiplexor
Figura
module
4-14
11ip
mu
de
flujo
4-a-l:
(vase
Verilog
datos
el
para
diagrama
lgico)
exer_4_to_l_df_v{Sf
input
input
[1:0]
S;
[3:0]
I;
output
Y;
assign
(-
[1]
Y);
I,
&
(S[l]
S[0]
&
[0])
&
S[0]
177
COMliINACIONALES
CIRCUITOS
S[l]
(~
I[2])
(S[l]
[0]
&
[3]
una
ecuacin
[1]
fc
S[0]
&
endmodule
FIGURA
4-35
de
Descripcin
EJEMPLO
La
la
gico
en
este
El
operador
b
sin
que
tiene
sin
es
boo
'
la
constante
el
valor
da
se
todas
las
decisiones
se
el
que
las
valor
por
module
[0]
verdadera,
defecto
la
[1:0]
S;
[3:0]
I;
output
Y;
assign
combinaciones
==.
asigna
de
oo;
la
expresin
este
por
falso.
es
entonces
caso,
falsas.
defecto
bx
expre
Si
la
expre
se
evala
la
condicin
Si
de
ninguna
asigna
se
:.
dgi
la
una
que
para
como
de
dos
As,
constante.
falsa,
evaluarse
valor
el
la
contrario,
es
En
deben
de
lo
contiene
constante
condicin
la
consideramos
la
que
valor
de
valor
el
independiente,
despus
hay
que
4-7
Tabla
Si
variable
la
valor
que
la
en
binarias.
el
el
preceden
dada
asigna
Suponga
especifica
Si
Y.
funcin
la
se
se
booleana
combinaciones
de
entonces
Re
Y.
desconocido.
Verilog
datos
tabla
funcionamiento)
de
Y);
I,
input
input
de
las
sucesivamente.
as
nrultiplexer_4_to_l_cf_v(S,
significa
de
la
para
es
asigna
que
como
flujo
4-7
y
se
?,
4-a-l:
Tabla
tabla
proporciona
igual
00
vector
condiciones
evala
Multiplexor
(vase
el
conteniendo
expresin
la
por
El
binario,
antes
constante.
si
1 usando
entonces
denota
se
en
valor
falso,
es
una
entonces
evaluada,
cuerde
lgico
lgica
verdadero
sea
el
entonces
valor
I usando
sobre
condicional
representa
verdadera,
siguiente
/
/
el
equivalente
es
operador
igualdad
de
'boo.
tos.
Si
Y.
multiplexor
un
multiplexor
un
cierto,
es
de
Verilog
4-36
un
parntesis
datos
de
Figura
usando
caso,
s==2
la
de
148
entre
de
Verilog
4-24
descripcin
pgina
flujo
(S
==
2'b00)
I[0]
(S
==
2'bOl)
I[l]
(S
2'blO)
I[2]
(S
==
2'bl )
1(3]
l'bx
endmodule
FIGURA
4-36
Descripcin
4-25
EJEMPLO
La
empleo
ltima
forma
de
operadores
de
Verilog
Verilog
de
flujo
de
descripcin
condicionales
de
condicional
dalos
un
multiplexor
de
flujo
4
de
para
datos
formar
multiplexor
de
un
I usando
un
rbol
1 usando
en
de
la
decisin
combinaciones
decisiones
muestra
se
binarias
Figura
Est
4-37.
que
se
basada
corresponda
el
en
con
178
FUNDAMENTOS
expresin
una
booleana
determinar
si
si
Y
cin
asigna
se
basada
del
asigna
se
de
este
Si
[2],
Para
flujo
4-7
[1:0]
S;
[3:0]
I;
output
Y;
assign
de
la
para
S[l)
entonces
o,
es
entonces
i,
es
como
un
obtiene
una
[o]
[0]
regular
evala
se
evala
se
multiplexor,
expresin
para
determinar
para
aproxima
esta
simple
muy
la
para
Verilog
datos
tabla
funcionamiento)
de
Y);
I,
input
input
[l]
(binarias)
caminos
multiplexer_4_to_l_tf_v(S,
module
[l]
estructura
una
dos
si
caso,
datos.
4-a-l:
Tabla
(vase
[3]
[0],
de
COMPUTADORAS
DE
En
flujo
Multiplexor
factorizada.
I ti]
decisiones
en
descripcin
/
I
LGICO
DISEO
DEL
(S[0]
(S[0J
[3]
I[l]
[2])
I[0])
endmodule
4-37
FIGURA
describir
de
captulo
bloques
este
circuitos
ms
5 y
Captulo
decisiones
1 usando
con
el
en
conjunto
un
y
una
nales.
Se
entradas
los
binarias
las
presentando
Verilog
circuitos
sentencales
el
en
lgica
aproximacin
de
partir
un
ROM
lgica
nacionates
de
su
para
Las
ltimas
VHDL
en
estructural,
del
Verilog.
Cada
y de
el
captulo.
para
implementar
de
partir
del
mediante
comportamiento
tablas
de
los
para
inversor
HDLs
la
varios
se
ilustr
bloques
entra
la
lnea
toman
que
el
mapeado
descripcin
mul
propor
combinacio-
funcin
tablas
permite
de bsqueda.
asociado
circuitos
cualquier
introdujeron
captulo
uno
de
de
decodificadores
realizar
para
un
diseo
decodificadores,
los
especializadas.
programacin
Captulo
de
de
el
cdigo
un
cdigo
multiplexores
usando
contengan
que
para
tablas
secciones
y
funcional,
en
procedimientos
multiplexor
pueden
programarse
un
OR,
trminos,
tratado
a
salida.
puertas
con
mini
la
ha
respuesta
nacionales
combi
en
Se
en
frecuen
introdujeron
Se
grandes.
variable.
generan
el diseo
entregan
combinacin
basada
ms
salida
ilustrado
lgicos
sencil a,
niveles
de
ha
los
En
mltiples
implementacin
dos
Se
circuitos
mediante
programarse
extraccin
de
sola
una
decodificadores,
los
seleccionada
diseo
circuitos
lneas
entrada.
de
programable.
estudiado
memorias
de
lneas
de
varias
sus
denominados
combinacionales,
disear
para
usan
funciones
de
inversa
entrada
el
han
a
pueden
la
tiplexores.
cionan
la
circuitos
de
tipos
se
que
cabo
una
de
abordado
ha
activan
a
aplicados
Se
varios
l evan
que
que
de
tratado
y
codificadores,
Los
dalos
terioridad
Continuaremos
Verilog.
aritmticos
funcionales
bsicos
activa
cionalcs
han
se
decodificadores
Las
multiplexor
un
para
captulo
del
temente
da.
condicional
circuitos
los
Resumen
En
datos
de
6.
Captulo
4-9
flujo
introduccin
la
completa
Esto
formas
de
Verilog
Descripcin
booleana
de
multiplexor
un
de
l)
verdad.
PLAs
La
descomposicin
de
ecuaciones
de
circuitos
mediante
descripciones
funcionales
presentados
1.
PALs
y
combi-
eombinaa
con
nivei
an
FUNCIONES
CIRCUITOS
COMBIN
179
AGONALES
Referencias
1.
Mano.
2.
Wakerly,
M.
M.:
J.
Prentice
F.:
High-Speed
4.
IEEE
3rd
Design,
Digital
Design:
CMOS
NJ:
Clif s.
Englewood
and
Principies
Data
Logic
Standard
Prentice
3rd
Practices.
Book.Dallas:
VHDL
IEEE
ed.
2002.
Hall.
ed.
Clif s.
Englewood
NJ:
2000.
Hall.
3.
of
Digital
Sld
Texas
Manual.
LanguageReferente
New
I076-I987).
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Instruments.
The
I989.
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(ANSI./IEEE
of
Institute
Electrical
and
revisin
Electronics
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1994.
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D.
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6.
Pellerin.
PTR.
J.:
HDL
D.
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STEKAN.
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Easx!
Saddle
Upper
VHDL
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DLondon:
Starter'sGuide.
Std
1364-1995).
Language
S.:
Saddle
Upper
Based
New
HDL:
Verilog
SunSoft
Press
J.:
NJ:
Hall
VHDL
River.
lite
York:
Prentice
Hall
for
1997.
Europe.
NJ:
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1998.
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Verlog(TM)
The
Description
Institute
P.
of
Electrical
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Saddle
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Star
VeriPA: log
Hardware
Verilog
Galaxy
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1997.
4th
Language
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NJ:
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A Saddle
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ton:
Doone
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Made
DescriptionLanguage
Palnitkar.
BhaSKER.
VHDL
Standard
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ver.
TAYLOR:
S.:
(IEEE
11.
D.
AL:
Design.Madison.
1997.
8.
10.
Chip
Prentice
and
Rapid
the
Verilog
indica
que
Protoryping
HDL,
Upper
1999.
Hall.
Problemas
El
smbolo
puede
encontrar
4-1.
*{a)
) indica
Dibuje
ms
problemas
el
en
sitio
web
del
diagrama
F\.F)
(1,
un
avanzados
libro:
(a)
Dibuje
F0)
de
(b)
4-3.
(a)
(b)
0,
(I,
la
Figura
Dibuje
G0)
cin
diagrama
un
=
(F^,,
diagrama
F2. 0.
los
componentes
un
Dibuje
Fo* Fg,
Dibuje
Fj, F(,
A, A,
4-2(b)
0,
A,
y el
cable
F|.
=
el
F,
de
I.
I),
vector
diagrama
que
implemente
Fg, Fj, F2, F], Fo).
una
sencil a
implementacin
F0,Gj, G2, G], G).
F=
smbolos
solucin
F6,
F5.
se
inversor
de
la
la
usando
los
F6.
y
(G7,
smbolos
de
F4,
F4,
de
alimentacin
G4.
G;,
F5.
tensin
G3,
G2.
G,
F4,
F,,
F?,
Ft,
de
alimentacin
G2.
G|.
y 4-2(d).
4-2(c)
Figura
funcin
Ch,
masa
(F?1
A.
(F7.
de
masa
(G7,
t, 0, A
funcin
los
implemente
que
1.
la
usando
I),
de
=
entradas
implemente
que
A.
smbolos
funcin
las
constante
los
la
4-2.
funcin
usando
0, 0, 1,0.
1, 1. 0)
F2,
la Figura
4-2(b).
un
Dibuje
diagrama
que
implemente
(A. A. 0. I. A. A, 1, 1) usando
G0)
la
Mano.
la
(b)
(*)
implemente
que
asterisco
el
Gfi,
G4.
G5,
G3,
y tensin
masa
de
alimenta
F.
G
un
de
(C7,
Gfi.
(ff7,
Gs,
G4,
Hy
C3,
W4,
G2,
H+,
H2,
G(,
/ ,.
G0)
(FM.
(F3,
180
4-4.
sistema
Un
de
una
alarma,
uno
LGICO
DISEO
DEL
FUNDAMENTOS
seguridad
de
operaciones
tiene
cmaras
seis
de
COMPUTADORAS
DE
domstico
luces,
ms
de
video,
de
juegos
habilitacin
l amada
una
detecte
sensores
lgicas
se
que
local
intruso.
un
especifican
se
principal
la polica
interruptor
un
el
en
de
caso
entradas,
Las
habilitar
para
usa
que
salidas,
las
continuacin:
Entradas:
i
S,
!
0,
el
dad
2,
!,
3.
4.
seales
de
de
juegos
seis
(0
sensores
intruso,
detectado
intruso)
ningn
interruptor P
apagado)
(0
principal
sistema
de
encendido,
seguridad
sistema
de
seguri
Salidas:
A
alarma
(0
luces
cmaras
luces
de
l amada
encendida.
alarma
(0
encendidas.
(0
video
la
I
I
(0
polica
l amar,
no
apagada)
apagadas)
apagadas.
cmaras
alarma
luces
encendidas)
cmaras
l amar)
Funcionamiento:
Si
la
Encuentre
4-6.
y el sistema
De
lo contrario,
intruso
un
salidas
las
activadas.
estn
de
seguridad
las
todas
implementacin
un
decodificador
un
decodificador
nmero
4
16
16
con
OR
AND.
puertas
con
el
total
de
entradas
partir
de
dos
de
inversores
de
de
circuito
este
habi
puertas.
decodificadores
de
8 y
16
AND
puertas
2-entradas.
Disee
4-7.
descubre
sensores
todas
apagadas.
minimiza
que
Disee
de
juegos
entonces
estarn
litacin
de
los
de
encendido,
salidas
4-5.
ms
uno
esta
el
de
Disee
la
habilitacin
decodificadores
cinco
usando
como
4-10.
Figura
decodificador
un
32
usando
decodificadores
dos
8 y 32
AND
puertas
de
entradas.
Se
4-8.
va
hasta
es
go.
cador
de
4-9.
Para
1 y todas
2 a 4.
el
Dibuje
NOT.
*Disee
en
da
tiene
4-11.
Obtenga
4-12.
(a)
decodificador
cdigo
las
la
4-5.
tabla
de
un
2.
seis
usen
Los
i
con
el
al
equivalente
de
2-entradas.
decodificador
AND
menos
una
entrada
desde
son
decimal
las
que
cdi
decodifl
un
tal
000
del
empleando
salidas
vez.
decodificador
un
la
de
cdigos
igual
puertas
lo
por
de
8 que
slo
OR
puertas
use
habilitacin.
4 entradas
de
el
en
pero
6.
Disee
0.
prioridad
con
prioridad
D,.
salida
de
codificador
la
la
detal ado
entrada
una
son
lgico
diagrama
Incluya
especial
salidas
se
la Tabla
Disee
dado,
dems
decodificador
un
un
dados
un
un
decodificadores
los
todos
y
4-10.
disear
101.
la
que
entrada
Da
entradas
las
con
tiene
y salidas
ms
alta
prioridad
la
lo>
como
y la
entra
baja.
ms
de
verdad
codificador
un
Sala
multiplexor
de
partir
un
de
prioridad
con
decodificador
decimal
3-
binario.
a-8
puerta
una
AND-OR.
(b)
4-13.
Disee
AND-OR.
Repita
la
un
parte
multiplexor
(a),
16
multiplexores
dos
usando
partir
de
un
decodificador
i y
multiplexor
un
16
una
puerta
1.
16
4-14.
Disee
un
muJtiplexor
doble
un
multiplexor
doble
un
multiplexor
CIRCUITOS
FUNCIONES
de
partir
decodificador
un
181
COMBINACIONALES
8 y dos
8x2
puertas
AND-OR.
4-15.
Disee
de
partir
decodificador
un
y ocho
buffers
de
3 estados.
4-16.
Disee
4-17.
Construya
multiplexor
un
10
puerta
una
Construya
tiplexor
etiquetarse
2
modo
*Construya
tiplexores
4-20.
Reordene
el
4-21.
la
circuito
Un
4-22.
Un
combinacional
el
circuito
circuito
define
se
con
combinacional
XTZ
F2
Fy
XYZ
C)
4-23.
4-24.
Implemente
un
sumador
la
Implemente
la
con
con
la
Implemente
un
Las
entradas
funcin
D.
Los
necesarias
valores
de
Figura
4-10.
necesaria
verifique
que
funciones
tres
booleanas:
F,
XYZ
las
siguientes
lm(0,
3.
4)
Xm(
1, 2,
7)
IW(0,
F2(A,
4)
OR.
puertas
doble
multiplexor
1 y
multiplexor
un
booleanas:
B,
1. 2,
con
funciones
tres
1 y
nico
un
inversor.
inversor
nico
un
C,
O)
Em(2,
4,
6.
9, F{A, 10.
11,
12.
11.15)
booleana
multiplexor
adicional
lgica
mul
entrada:
como
F{A,B, C.
con
un
siguiente
booleana
dos
OR.
y
con
B.
4-25.
decodificador
un
los
B.O
completo
funcin
variable
F,(A.
circuito
la
aplicarse
por
B.
el
de
siguientes
especifica
se
la
mul
un
deben
puedan
Interconecte
I.
I y
aadida.
lgica
minimice
y puertas
F,(A.
Implemente
las
por
decodificador
un
aplicarse
demultiplexor.
un
como
circuito
del
condensada
funcionar
sin
se
2.
entradas
1000
hasta
multiplexor
que
1110.
hasta
las
0000
multiplexores
modo
de
1
deben
1001
multiplexores
cuatro
desde
dos
con
al
interconectarse
seleccin
0000
verdad
de
puede
circuito
Disee
entradas
seleccin
tabla
solo
del
decodificador
un
0000
aadida.
lgica
con
8.
del
seleccin
deben
seleccin
de
las
de
cdigos
de
15
etiquete
los
multiplexores
entradas
de
sin
cdigos
multiplexor
un
para
Los
que
las
cdigos
cudruple
1.
transmisin.
decodificador
un
con
de
puertas
decodificadoras
entradas
cudruple
de
Los
multiplexor
un
directamente
4-19.
10
las
de
partir
3 AND-OR.
directamente
4-18.
estas
I y
para
variables
D)
3,4,
Conecte
puertas.
las
Zn*(l,
las
lneas
cuatro
se
obtienen
13,
entradas
de
datos
expresando
15)
14,
a
lneas
las
funcin
sern
F
como
de
una
de
las
funcin
seleccin.
variables
C
de
y I)
182
FUNDAMENTOS
DISEO
DEL
cada
para
LGICO
de
uno
implementarse
4*26.
4-27.
el
Problema
con
00.
igual
AB
mximo
256
01.
10.
11.
Estas
funciones
entrada
con
habilitacin,
con
habilitacin,
de
de
ROM
una
inversor,
un
4.
de
construir
para
decodificadores
dos
fan-in
de
necesarias
I K
ocho
con
conexiones
las
muestre
16
chips,
ex
decodificador
un
OR.
y puertas
ROM
*La
cuando
usando
un
ROM
chip
un
ternas
4-28.
COMPUTADORAS
casos
4-25
OR
puertas
Dado
cuatro
DE
conpuertas.
Repita
y
los
de
32
binario
nmero
el
binario
de
verdad
6,
de
100001
se
la
de
junto
6 bits
ha
la
con
2.
lnea
mostrada
nmero
correspondiente
su
en
convertido
BCD
0011
011
en
la
de
4-38
Figura
dgitos
(decimal
convierte
BCD.
33).
Por
un
ejemplo,
la
Especifique
tabla
ROM.
D\
O
h
Dx
ROM
/,
32
1,
D*
D*
4-38
FIGURA
binario
Convertidor
4-29.
4-30.
el
Especifique
que
almacena
(a)
(b)
Un
sumador-restador
Un
multiplicador
(c)
Un
conversor
tamao
la
una
verdad
tabla
de
BCD
verdad
binario
ROM
una
para
Y.
D(X,
la
Obtenga
en
el
4-30.
de
viduales
Calcule
cuadrado
de
tabla
Problema
trminos
4-32.
bits
palabra)
por
combinacionales:
dos
nmeros
del
para
nmeros
de
de
8-bits.
4
dgitos.
las
implementa
que
funcio
cuatro
siguientes:
Xm(0,
I.
2,
6.
7)
Xm(2,
3,
4,
5,
6)
X/(2,
6)
Xm(
1, 2,
A(X,
4-31.
de
nmero
componentes
COUI.
multiplica
que
palabras
siguientes
Cin
con
ROM
con
de
los
para
cdigo
decimal
(nmero
bits
binario
booleanas
nes
ROM
de
de
de
de
la
Obtenga
tabla
la
tabla
de
Minimice
de
un
el
nmero
PLA
nmero
uso
de
programacin
que
salidas
3 bits.
PLA
Minimice
5,
Z)
Y,
funciones
implicantes
son
Z)
7)
booleanas
de
Asegrese
productos.
no
6,
cuatro
primos
listadas
intentar
de
compartir
funciones
indi
(C).
complementarias
del
de
3,
B{X,
C(X,
las
para
de
funciones
entre
el
del
programacin
productos
considere
Y,Z)
Z)
Y,
un
para
el
nmero
circuito
combinacional
productos.
que
obtiene
e:
4-33.
la
Enumere
tabla
de
CIRCUITOS
FUNCIONES
del
programacin
PLA
un
para
de
conversor
183
COMBINACIONALES
BCD
cdigo
exceso-
3.
4-34.
*Repita
4-35.
La
el
4-33
Problema
siguiente
la
es
tro-salidas.
tabla
Obtenga
sibles
fundir
usando
la
en
de
verdad
tabla
de
de
circuito
un
combinacional
del
programacin
PAL
la
de
diagrama
un
PAL.
dispositivo
un
PAL
similar
archivos
los
ASCII
para
simulacin
pre
simular.
4-36.
se
se
HDL
las
Compile
simule
la
secuencia
el
circuito
libro.
Compile
10,
brera
simule
simule
01,
11
de
la
circuito
unc_prims
de
la
0
1
referidos
pgina
de
HDL
4-28
usa
la
en
el
multiplexor
el
texto
de
librera
que
la
I de
4 dado
4-27
para
Verifique
Al).
que
la
compilar
librera
la
en
D_n
y (2)
el
en
aclarar
sitio
estos
por
del
web
conceptos.
4-36.
las
para
Primero
D.
usa
componentes
dado
4-28
en
los
la
(1)
que
para
de
Problema
Figura
usa
std_logic
para
el
4-27
Figura
y salidas
acompaa
en
la
la
en
del
ledf_vhdl
0001
se
siem
compilar
Figura
la
A0,
piden
que
de
necesitar
entradas
la
0010,
(E_n,
en
notacin
como
0100,
1000,
111
en
caso,
necesidad
sin
habilitacin
disponibles
problemas
cualquier
En
Verilog.
NO.
las
de
los
Para
con
lugar
estn
problemas
libro.
simulacin.
la
de
resultante
archivo
Primero
de
y
el
101.
nombres
los
problemas
decodificador
el
decodificador.
se
VHDL
del
muchos
100.
011,
restantes
web
de
un
Figura
los
en
la
en
paquete
16
combinaciones
necesitar
compilar
Verifique
simulacin.
de
el
que
li
la
circuito
multiplexor.
Figura
Figura
de
010.
lgico
4-39.
la
Empleando
diagrama
Figura
func_prims
un
un
que
como
Êncuentre
de
fu
lcdf_vhdl.func_prims
funciona
decodificador
1
1
VHDL
implcita
en
en
la
Vase
00,
que
en
el
en
Compile
4-40.
std_logic_vector
orden
ral
como
escribir
especificacin
4-39.
.func_prims
notacin
4-38.
001.
funciona
Vuelva
su
el
000.
lcdf_vhdl
4-37.
compilador/simulador
descripciones
un
escribir
pueden
y edicin
necesita
marque
4-26.
Figura
en
cua
y
los
Salidas
circuitos
para
simulacin
su
tres-entradas
circuito
el
para
mostrado
al
Entradas
Todos
de
Observe
4-40
librera
las
que
4-28
la
se
que
punto
como
VHDL.
en
ledf
al
corresponda
entradas
de
complementadas
para
x,
ms
Y y
informacin
descripcin
por
estructu
disponibles.
estn
(0:2).
sobre
del
estructural
descripcin
una
la
no
escriba
partida
Sustituya
_vhdl
de
VHDL
Consulte
los
el
diversos
paquete
compo-
1 84
combinacional
Circuito
--
LGICO
DISEO
DEL
FUNDAMENTOS
ieee,
library
COMPUTADORAS
DE
descripcin
1:
lcdf_vhdl;
lcdfvhdl.func_prims.al ;
ieee.std_logic_1164.al ,
se
entity
portxl,
is
comb_ckt_l
x2,
f
estructural
VHDL
x4
x3,
in
std_logic;
stdlogic);
out
comb_ckt_l;
end
is
comb_ckt_l
structural_l
architecture
N0T1
component
in
[inl:
port
outl:
end
std
logic;
std_logic)
out
omponent;
AND2
component
port
end
(inl,
in2
outl:
out
std
in
logic;
std_logic)
component;
0R3
component
port
end
{inl,
in2,
in3
outl:
out
std
std_logic;
in
logic};
component;
signal
n2,
ni,
n3,
n5
n4,
n6
std_logic;
begin
g;
NOT1
port
map
(inl
>
xl,
outl
=>
nlj;
gl:
NOT1
port
map
(inl
=>
n3,
outl
*>
n4);
g2:
AND2
port
map
(inl
=>
x2,
in2
=>
ni,
in2
=>
x3,
in2
=>
x4,
in2
=>
n4.
outl
AND2
g3:
port
(inl
map
x2,
=>
outl
AND2
g4:
port
AND2
port
OR3
port
(inl
map
in2
n6,
n5,
=>
outl
f);
=>
de
la
puerta.
Compile
de
combinaciones
4-39
FIGURA
VHDL
posibles
n2,
i =>
structural_l;
nenies
n6);
=>
=
in3
end
xl,
=>
outl
g6:
n5);
=>
(inl
map
x3,
>
outl
95:
n3)
=>
(inl
map
n2);
=>
para
func-prims
la entrada,
FIGURA
Circuito
el
4-39
Problema
su
y simule
VHDL,
la
verificando
bondad
de
4-40
para
los
Problemas
4-40,
4-43.
4-51
y 4-53
su
VHDL
su
descripcin.
para
las
ocho
FUNCIONES
4-41.
la
Emplee
VHDL
el
para
lcdf
4-27
Figura
_vhdl
func.prims
entrada
la
partida
Figura
los
sobre
simule
su
VHDL
bondad
de
su
verificar
la
escriba
las
para
de
16
en
la
librera
la
de
func_prims
paquete
componentes
diversos
estructural
descripcin
una
el
185
COMBINACIONALES
Consulte
4-41.
informacin
VHDL,
su
y
de
fin
de
ms
para
de
punto
como
circuito
CIRCUITOS
Compile
puerta.
combinaciones
posibles
de
la
descripcin.
>->o
FIGURA
4-41
Circuito
4-42.
Encuentre
descripcin
VHDL
las
complementadas.
entradas
Circuito
--
lgico
flujo
diagrama
un
de
Problemas
la
de
la
lgica
mnima
4-42.
Observe
Figura
descripcin
2:
y 4-50
4-41
implemente
que
datos
de
combinacional
los
para
niveles
dos
la
para
disponibles
estn
que
flujo
de
VHDL
de
datos
de
ieee;
-library
f,
d,
c,
bji,
a_n,
in
d_n:
c_n,
std
logic;
std_logic);
out
b_n,
a_n,
end
is
b,
portfa,
164.al ;
std_logic_l
comb_ckt_2
ieee.
se
entity
de
negadas
las
son
,,
b,
a,
respectivamente,
cocnb_ckt_2;
dataflow_l
architecture
is
comb_ckt_2
of
begin
f
<=
and
(a
or
<=
and
(c
or
(a_n
(a_n
and
c)
and
c_n)
Êscriba
booleana
ecuacin
una
4-Escriba
d_n))
de
vectores
de
Escriba
la
decodificador.
de
conjunto
un
01
de
100,
simule
110,
datos
la
de
de
flujo
Compile
111
VHDL
de
a
ao,
4 de
ai).
circuito
para
forma
la
funcin
la
Figura
Verifique
el
para
simule
el
simule
2
(e,
VHDL
en
en
el
para
de
la
4-40
Figura
F.
Compile
comprobar
y
adecuado
en
salida
datos
vectores
VHDL
en
datos
para
decodificador
el
101,
de
else,
adecuados
select.
el
flujo
when
entrada
with
^Compile
de
usando
descripcin
usando
pleando
010,
4-30
Figura
la
4-42
Problema
para
para
descripcin
una
de
4-31
4-46.
d_n)
and
and
4-42
flujo
de
descripcin
una
usando
4-45.
and
{c_n
or
FIGURA
VHDL
4-44.
(b
or
datafiow_l;
end
4-43.
codificador
con
un
funcionamiento
correcto
convincente
I de
la
Figu-ra
descripcin
su
em
circuito.
del
4-32
que
circuito.
del
multiplexor
el
prioridad
conjunto
con
descripcin
su
el
para
circuito
la
secuencia
funciona
(XX),
como
001,
un
186
4-47.
Rescriba
la
pleando
4-48.
la
como
Compile
10,
00,
el
11
4-46.
multiplexor
1000.
estos
t de
0010.
0100,
4-33
Figura
0001
en
Vase
Compile
conceptos.
la
y cables.
salidas,
entradas,
decodificador
el
para
las
para
em
4-33
el
archivo
combinaciones
16
el
que
Figura
simule
Verifique
D.
la
de
circuito
funciona
multiplexor.
un
*Encuentre
diagrama
Figura
un
de
Verilog
en
Problema
4-32
Figura
en
las
para
recordar
para
el
en
01,
dada
vectores
acompaa
simule
como
4-49.
de
que
COMPUTADORAS
DE
Verilog
notacin
texto
descripcin
la
y el
resultante
LGICO
DISEO
DEL
FUNDAMENTOS
la
lgico
4-43.
corresponda
se
que
Observe
que
la
con
entradas
las
estructural
descripcin
complementadas
estn
no
en
disponi
bles.
/
Circuito
combinacional
module
comb
input
x2,
x3,
xl,
{xl
x2r
f)
x4,
x3,
estructural
Verilog
descripcin
1:
ckt
x4;
f;
output
wire
n2,
ni,
n3,
n4,
not
go(nl,
gl(n4,
xl),
g2(n2,
g3(n3,
x2,
n3)
and
g4
(nS,
g5(n6,
ni),
x2.
x3),
x3,
x4),)
xl,
n4),)
or
gs(f,
n2,
n6),
n5,
endmodule
FIGURA
4-43
Verilog
4-50.
Emplee
la
Figura
circuito
de
la
Emplee
la
Figura
de
la
su
un
descripcin
4-53.
entradas
*Escriba
la
usando
4-54.
su
el
ocho
lgico
flujo
de
de
de
flujo
cin
con
un
juego
de
de
partida
Reemplace
escriba
verificar
de
escriba
Y,
las
para
la
16
posi
estructural
[2:0]
input
entrada
por
de
combinaciones
posibles
del
descripcin.
su
descripcin
una
X,
estructural
descripcin
su
Verilog
una
y simule
la bondad
Compile
Verilog.
las
datos
de
flujo
Verilog
vectores
datos
de
de
flujo
la
datos
para
de
la
datos
para
de
la
implemente
que
booleana
concepto
de
fin
punto
en
descripcin
de
partida
fin
del
x.
Compile
de
verificar
descripcin.
diagrama
de
Verilog
complementadas.
cin
como
para
de
Verilog.
entrada
4-40
ecuacin
una
Usando
usando
la
4-33
Figura
Verilog
de
Encuentre
las
4-41
4-49
Problema
punto
como
de
circuito
y simule
la bondad
4-52.
Figura
combinaciones
bles
4-51.
4-32
el
para
Figura
en
salida
entrada
mnima
4-44.
Observe
Verilog
F
multiplexor
adecuado
para
I.
la
de
funcin
disponibles
la
escriba
4-40
Figura
una
simule
y
del
la
para
modelo.
como
4-36
Compile
niveles
estn
circuito
Figura
la
dos
que
4-35
Figura
8
de
el
para
la
de
condicional
un
lgica
su
circuito.
descrip
descrip
FUNCIONES
circuito
module
a_n,
input
corabinacional
comb_ckt_l
b_n,
a#
,son
b,
a,
output
f,
assign
assign
b,
d,
c,
de
flujo
2:
d,
ct
las
negadas
a_n,
bjn,
CIRCUITOS
datos
Verilog
b_n#
a_n,
de
f,
d_n#
c_n,
b,
a,
187
COMUINACIONALES
g)
respectivamente,
d__n;
c_n,
g;
&
&
(a
&
(c
| (a_n
| (a_n
c))
&
[b_n
C_n)
fc
&
d_n)
&
&
d_n))
el
codificador
(c_n
endmodule
FIGURA
4-44
Verilog
4*55*
+
ra
Escriba
4-12
descripcin
usando
el
con
un
de
concepto
juego
de
de
tlujo
de
descripcin
una
vectores
el
para
Problema
datos
para
binaria
decisin
de
4-52
entrada
de
adecuados
la
con
4-37,
Figura
a
funcionalidad
prioridad
Compile
de
y
del
la
simule
circuito.
Figu
su
CAPTULO
5
Funciones
circuitos
ARITMTICOS
do
En
arrays
arrays
de
que
introduce
los
bloques
realizan
operaciones
nmero
un
por
construir
para
En el diagrama
tulo
sador.
otros
mayora
de
La
contraccin
existentes
1,
los
Tambin
tantos
de
simplificacin
incrementar
de
funcionales
la
se
circuitos
decrementar
emplean,
muy
en
los
la
computadora
Estos
genrica.
circuitos
o
multiplicar
funcionales
7.
al
se
del
comienzo
el
en
usan
Cap
proce
y decrementadores
de
conceptos
de
entradas
multiplicadores
ncrementadores
menudo,
definitiva,
de
las
nmero
mostr
se
que
bloques
nuevos
Captulo
sumadores-restadores,
en
Adems,
a
un
del
co
simpli
La
complemento.
bloques
nuevos
genrica
computadora
sumadores,
componentes,
los
componentes
de estos
secuenciales
iterativo,
disear
valores
resultantes.
de
asignacin
los
el
en
permitir
nos
de
Muchos
bloques
que
funciona
realizan
realiza
que
diseados
bloques
multiplicaciones.
las
representaciones
basada
aritmtica
aplicar
como
constante.
una
emplean
se
y
tales
la
de
empleando
logra
circuitos,
supone
funcionales
circuito
y restas,
sumas
y la
en
bloques
concepto
bloques
los
estando
Trataremos
se
nmeros
contraccin
la
funcionales.
el
sumas,
aritmticos
tos
para
de
especial
introduce
Se
combinacionales.
clulas
realizan
circuitos
estos
complemento
se
aritmticas.
de
contina
atencin
clase
de
una
en
iterativos
cidad
foco
el
concretamente
operaciones
de
partir
mo
captulo,
este
les,
este
captulo
en
se
aplican
la
190
5-1
FUNDAMENTOS
DISEO
DEL
Circuitos
los
capitulo,
esle
binarios
entrada
quiere,
posicin.
en
COMPUTADORAS
DE
De
los
valores
das
de
la
ques
las
clulas.
auxiliar,
Con
do
la
las
las
frecuencia,
naturaleza
del
clulas
circuito,
iterativos,
arrays
bits,
ejemplo,
por
circuito
tendra
escribir
las
cuitos
iterativos
dos
estn
la
de
partir
5-1
Figura
de
vectores
laterales
necesite
es
del
array.
particular.
en
importante
empleadas
en
el
diseo
derecha
del
de
array
afectar
pueden
de
las
coste
En
y
izquierda
ex
laterales
tales
con
el
particular,
velocidad
la
los
en
asociadas
clulas.
sus
al
de
conexiones
funciones
cir
maneja
que
conexiones
discontinuas,
tantas
los
conside
otra
lneas
verdad
que
dos
hay
caso,
emplear
definicin
de
simplifica
izquierda
por
arbitraria
La
funciones
sus
de
dicho
iterativo
este
de
vectores
tablas
se
circuito
un
En
de
mnimo,
Dado
diseo
de
una
empleo
de
alcance.
de
indicadas
serie
Una
Como
las
proceso
diseo.
para
lnea
una
array.
manejo
nuestro
salidas.
opcionales,
del
diseo
un
muy
conexiones
produce
conexiones
izquierdos
para
conexiones
y
clulas
de
vector
el
gua
bloques
de
un
de
el
que
diagrama
un
de
par
existen
Tambin
derechos
como
muestra
fuera
repetitivas,
bsica
el
bits.
Debi
cada
El
en
de
array
as.
ndices
confeccionar
consecuencia,
queda
clulas
de
un
iterativo.
32
til
es
blo
Los
es
ocurre
de
pasar
sali
global.
array
binarios
para
siempre
vector
un
mismo
del
entradas
son
global
denomina
se
par
conexiones
cada
enton
bits
de
aritmtico
aunque
jerrquicos,
entero
(o
ms
no
de
auxiliar
interiores
de
enteros
En
bloque
implementacin
asociacin
dos
una
del
la
circuitos
suma
bits
variables
idnticas,
global
de
en
nentradas
la
funcional
estructura
una
se
cada
entre
derecha.
tremos
para
basados
habr
fuera
son
que
y 32 salidas.
el circuito
entradas
ecuaciones
a
circuito
un
posicin
de
re
bits
los
funcin
la
para
Estas
array
circuito
bloque
especial
caso
en
64
rablemente
En
el
un
del
del
menudo
clulas
clulas
repetitiva
accesibles
son
denominan
se
cada
de
vectores
implementada
aplique
se
funcional
en
adyacentes.
no
pero
auxiliar
auxiliar
sobre
operar
funcin
la
Adems,
bloque
un
bits
de
para
funcin
disear.
posiciones
funcin
binarios.
misma
repetidamente
global
tpicamente
salida
disear
puede
usar
aritmtico
funcin
la
de
una
que
se
podr
se
disean
se
vectores
modo,
este
entre
de
aritmticos
bloques
producen
ocasiones,
bloque
bloque
del
peso)
iterativos
numerosas
este
ces
de
combinacionales
En
LGICO
de
nmero
circuito
un
iterativo.
les
En
la
de
bits
y,
definiremos
seccin,
prxima
a
de
partir
ellas,
las
clulas
definiremos
un
realizar
para
sumador
1*
Clula
Y.
Vi,
rt-1
l"i
Un
suma,
'~Xa
0
Y0
Sumadores
Clula
,
C.-
5-2
clulas.
11
Clula
,
de
array
^0
1 |
y2
un
fi,
individua
posiciones
en
como
iA
11
sumas
binario
FIGURA
5-1
Diagrama
Je
bloques
de
un
circuito
iterativo
binarios
circuito
aritmtico
resta,
multiplicacin,
es
un
circuito
y divisin
combinacional
con
nmeros
que
binarios
realiza
operaciones
o
con
nmeros
aritmticas
decimales
como
en
cdi-
FUNCIONES
binario.
go
Desarrollaremos
Esta
0
co
el
en
pezamos
rios.
1 y
bit
I +
dos
la
ms
ms
significativos.
sumador.
Por
El
que
pueden
mador
circuitos
en
este
que
se
de
la
de
suma
completo
que
iguales
bits
se
circuitos
de
la
aritmtica
la
suma
con
aca
bits
de
par
denomina
un
ante
acarreo
del
hecho
El
de
semi-su-
disean
se
que
el
bits,
provienen
completo.
sumador
un
ni
binaria
suma
dos
prximo
1,
un
la
1.
significativos
estos
bina
0+1
necesita
por
dos
Em
dgitos
0.
al
suma
de
suma
de
bsicos
bloques
se
bits
(dos
siempre
bits
implementar
para
son
dos
la
nombres
semi-sumadores
dos
sumador
representa
bits
tres
Los
se
de
dos
de
+
suma
una
son
realiza
que
la
completo.
emplearse
suma
iterativo.
suma
sumandos
resultado
el
caso,
obtiene
realiza
que
dos
los
combinacional
circuito
sumador
el
operaciones
cuando
embargo,
la
operaciones:
producen
191
jerrquico
realiza
que
posibles
primeras
tres
ello,
circuito
denomina
se
Las
acarreo
Un
Un
rior)
10.
circuito
cuatro
en
diseo
mediante
un
consiste
sin
bits.
suma.
rreo
encontrando
bajo
suma
representarla,
para
requiere
nivel
simple
aritmticos
circuitos
los
ARITMTICOS
CIRCUITOS
otros
aritmticos.
Semi-sumador
Un
semi-sumador
cuito
tiene
riables
das
S(por
salidas,
se
circuito
un
entradas
dos
salida
de
sumador
salida
es
aritmtico
salidas.
dos
obtienen
se
Suma)
muestra
la
S representa
obtenidas
bit
el
salida
C
de
significativo
menos
fcilmente
de
S
C
de
verdad,
XT
tabla
la
la
La
es
1 cuando
Las
suma.
como
se
puede
muestra
en
la
y por
Xe
tabla
verdad
de
las
va
entra
semi-
el
para
booleanas
las
dos
entradas
ambas
funciones
cir
1.
son
para
las
La
dos
XK=X)'
semi-sumador
del
verdad
Salidas
mplementarse
5-2.
Figura
con
exclusiva
OR
puerta
una
X-
x>
Y-
=D
sumandos,
El
son:
Entradas
semi-sumador
los
smbolos
salidas.
slo
dgitos
5-1
de
Tabla
El
son
los
binarios.
dos
XY
TABLA
las
de
entrada
Asignamos
Carry)
La
5-1.
de
acarreo.
Tabla
la
en
variables
Las
y el
suma
aCarreo,
(por
efecta
que
FIGURA
5-2
Diagrama
lgico
de
un
medio
sumador
una
puerta
AND.
tal
192
FUNDAMENTOS
DEL
Sumador
completo
Un
sumador
de
minadas
como
el
salidas
de
la
la
y de
completo
entradas
a
completo.
I.
La
En
Las
de
obtiene
se
5-2.
valores
para
todos
es
igual
1 cuando
slo
salida
funciones
tiene
un
los
muestran
simplificadas
las
de
Kamaugh
dos
salidas
si
forma
en
de
tres
del
verdad
del
ir
pan
cuando
las
son
del
de
suma
suma
productos
son:
XY
TABLA
XYZ
XZ
YZ
de
verdad
del
sumador
completo
Entradas
Salidas
0
1
1
1
01
00
11
10
XYZ
=XY@Z
XYZ
XYZ
01
Mapas
11
"1
C^XY+XZ
XYZ
XY+
Z(XY
XY
5-3
de
Kamauph
para
un
(0
1
FIGURA
(M)
m
S
XYZ+
5-2
Tabla
X''
sumador
completo
+YZ_
+
Z{X
XY)
las
tres
entradas
salidas
de
0.
son
2
los
por
de
las
dos
de
de
valor
entradas
las
para
binario
el
tabla
re
dos
designan
las
igual
dos
Z.
necesitan
determinan
se
de
bits
es
de
acarreo
La
salidas
los
entrada.
proporciona
salida.
entrada
una
Mapas
para
las
deno
y el
se
de
acarreo
Cuando
se
0 y 3,
salidas
bits
tres
entrada,
Se
binaria
entrada.
5-3
Los
dos
variable
el
tercera
entre
las
de
La
Tabla
la
de
La
sumar.
valores
nuevo,
Carry)',
(o
de
variables
significativa.
tomar
bits
en
puede
aritmtica
suma
las
menos
De
aCarreo
la
anterior
bits
tres
de
significativos
representacin.
su
la
Dos
tres
Figura
bits
posicin
binaria
los
salidas.
dos
dos
la
efecta
que
tiene
los
lista
salida
la
de
variable
se
iguales
son
iguales
la
de
0.
son
procede
para
y C para
Suma
aritmtica
entradas,
aritmtica
bits
COMPUTADORAS
DE
combinacional
tres
representan
suma
dos
suma,
suma
Y,
circuito
un
las
que
S para
salidas
dor
A'
necesita
sumador
la
de
acarreo
porque
bit
es
Adems
presenta
y
smbolos
LGICO
completo
entrada.
de
DISEO
XYZ
FUNCIONES
La
implementacin
el
mapa
para
dad
en
tas
OR
den
salida
exclusivas
Adems,
de
Xe
al
la
Y.Las
trminos
de
requiere
ide'ntico
es
2-7.
en
expresarse
niveles
Seccin
la
dos
la
de
OR
una
puerta
lgico
esta
para
OR.
muestra
se
en
Sumador
Un
sumador
ros
binarios
tan
simultneamente
tos
se
paralelo
FIGURA
5-4
Diagrama
lgico
del
bit
sumadores
menos
serie
acarreo
bits
del
orden
sumando
creciente
Los
acarreos
del
sumador
/i
binarios
N.
significativos
bits
T.:
es
sumador
nmeros
4
a
en
sumadores
siguiente
de
derecha
conectan
pararelo
requiere
del
de
se
con
El del trmino
anlogamente
y los
C0,
completos,
completo
1011yfl
serie
acarreo
ripple,
muchas
al
movimiento
dos
semi-sumadores
aritmtica
de
puer
completo
pue
de
formar
para
de
izquierda,
cadena
y el
de
travs
de
acarreo
cada
con
de
salida
es
salida
de
Un
suma,
El
1110,
forma
de
bits
la
con
en
menor
acarreo
peso.
de
entrada
de
acarreo
serie
acarreo
entrada
con
Los
subndices
bit
ejemplo,
Por
se
de
serie.
acarreo
el
de
muchos
sumador
mediante
sumador
superior.
de
interconexin
con
0 denota
denomina
la
la
a
acarreo
serie
una
se
conectada
acarreo
aparecer
de
completos.
C4.
conectada
designados
subndice
sumadores
inmediato
orden
001l.Su
son
comple
un
bits
presen
sumadores
muestra
se
completo
paralelo
5-5
de
el
que
los
travs
sumador
un
modo
puede
que
Figura
sumando
segundo
sumador
un
sumador
La
Los
sumar
de
partir
suma.
propagarse
el
carryadder)1.
del
la
Dado
significativo,
ms
nmeros
nme
dos
construye
se
ambos
producir
completo.
suma
paralelo
de
acarreo
sumador
ripple
completos
sumadores
bloques
primer
cuatro
ingls
(en
del
del
bit
bits
para
sumador
la
sumador
los
entradas
salida
la
realiza
que
El
todos
las
en
el
en
tres
completo
sumador
un
digital
donde
con
hacia
para
sumador
incluir
el
consistente
combinacional.
siguiente
significativo
completos
con
to
del
de
circuito
un
paralelo
cascada,
en
acaneo
anteriori
serie
lgica
paralelo,
en
embargo,
Z(X@Y)
multinivel.
5-4.
es
slo
para
Sin
con
nz
XY
acarreo
en
de
cerca
binario
conectan
entrada
ms
con
empleando
completos
sumadores
binario
(X
implementacin
la Figura
OR.
discutida
como:
diagrama
puede
resultantes
exclusivas
5
El
booleanas
193
puertas
impar,
manipularse
paridad
de
salida
de
funcin
y dos
AND
puertas
generador
funciones
de
siete
un
ARITMTICOS
CIRCUITOS
considere
los
sumador
comple
un
dos
sigue:
como
traducido
veces
de
la
hace
rizado,
por
cresta
de
una
ola.
Ha
referencia
parecido
ms
cmo
adecuado
este
bit
traducirlo
se
haca
mueve
por
acarreo
los
serie.
bits
194
DISEO
DEL
FUNDAMENTOS
LGICO
DE
Entrada
de
Primer
Suma
de
acarreo
los
bits
salida
de
acarreo.
entrada
El
orden
de
posicin
El
de
Puede
bloque.
un
sumadores
requerira
completos
salvando
este
entradas,
de
circuitos
el
en
Bj
El
sumador
de
n-bits
en
un
diseo
de
la
para
mador
reducida
muestra
en
4-bits
completo
sumador
bit
el
de
de
entrada
suma
la
la
de
puede
que
digital
operaciones
puesto
prxima
aritmticas.
de
de
los
y directa
simple
circuitos
los
Ob
presenta
cuatro
aplicacin
una
como
usarse
circuito
el
que
directamente
capacidad
la
Aj
con
iterativos
la
v4(j
A>
Sq
serie
acarreo
del
acarreo:
el
camino
de
retardo
retardos
de
de
niveles.
se
retardo
ha
largo
npara
suele
encontrado
la
puede
lgica
La
de
costa
un
sumador
ser
uno
del
una
de
acarreo
para
al
los
16
grupos
un
grupo
bits
con
grandes
ms
ms
alternativo
sumador
es
un
circuital.
transformacin
los
bit
sumador
un
de
de
comptejidad
mayor
una
retardo
gran
de
diseo
un
mediante
obtener
transformacin
travs
). Este
a
aunque
un
significativo
menos
(o
se
sustituir
ms
As,
Este
ello
implcito
bit
del
puerta.
puerta.
anticipado
acarreo
dos
de
l eva
concepto,
camino
reducido,
en
5-6.
el
en
el
Por
acarreo
del
lgica
en
retardos
retardo
un
simple
hay
tpico,
2
34
consistente
Figura
de
Cada
acarreo
obtener
posible
A
genera
color.
y
Colocando
filas.
0.
5-5
de
computacin.
generacin
a
la
es
con
serie
acarreo
serie
es
sumador
prctico
diseo
para
con
512
es
FIGURA
que
un
retardo
tpico
el
implican
que
B\
aunque
puertas
el
diseo
atractivo,
diseo
serie,
acarreo
serie,
acarreo
11
de
usual,
mtodo
acarreo
Para
con
anticipado
muchas
significativo.
ms
11
componente
un
ZT
acarreo
con
las
lneas
ejemplo
Sumador
debido
de
es
un
S;
con
diseo.
Sumador
el
es
las
con
es
itj
Cj
el
cascada,
en
ste
acarreo
posicin
tpico
aplicaciones
por
conocidos
problema.
cada
verdad
de
entrada
con
muchas
de
significativa
menos
indica
circuito
tabla
una
L_^j
la
By
ejemplo
este
salida
de
se
un
bits
salida
en
de
gran
reutilizacin
es
emplearse
diseo
el
que
de
de
como
bits
de
1110
pareja
de
acarreo
superior,
sumador
serve
la
para
correspondientes
Olio
Acarreo
El
pl
acarreo
operando
operando
Segundo
recibe
COMPUTADORAS
El
diseo
del
fijos
sumador
de
bits
de
del
4-bits
su
se
FUNCIONES
FIGURA
Desarrollo
CIRCUITOS
de
acarreo
5-6
de
un
sumador
con
generacin
ARJTMT1COS
195
196
FUNDAMENTOS
parte
que
A
PFA
un
Hemos
rreo,
completos
PFA
Cada
a
1.
la
propagacin
al
generacin.
cuenta
el
acarreo,
dor
de
esenciales
son
C,
trante
El
la
ocho
puertas
Puesto
do
slo
retardos
dos
el
en
que
de
anticipado
pueda
camino
de
niveles,
dos
Para
C,
complicada
extenderse
4 bits
acarreo
se
muestra
serie
de
sin
permanece
la
encontrar
ecuacin
para
salida
do,
la
de
partir
de
C2
la
un
es
pues
debe
funcin
se
un
este
fan-in
mismo
de
cinco,
circuito
mediante
iniplementa
implementar
lo
C4
puede
que
para
bits
serie
los
aca
sumadores
G,
C,
las
la
OR
tener
en
O,
es
no
se
tambin
de]
es
semi-suma-
Igual
el
que
exclusiva
0.
funcin
sin
I,
posicin
camino.
el
P,
l ama
se
Cuando
en
igual
sea
Para
C+|.
es
la
entrada
una
que
posicin
del
suma
acarreo
en
Gj
la
implementacin
la
lgica
el
P2(G,
Gi
G3
P,C|
dos
mismo
el
aumentar
superiores
P,(G0
(por
embargo,
la
distributiva
aplica
ley
P0C(J)
acarreo
para
directamente
el
aca
est
ya
en
niveles.
cuatro
lgica
niveles.
dos
obtener
para
C2
imple-
con
C}
de
tiene
la
]PoCo
de
de
niveles
la
con
Estamos
ejemplo,
del
aplicando
G2
Pero
retardo.
5-6(a>
mo
P2P\P()Cq
mtodo.
mismo
P(jCq)
P2P\Glt
Figura
la
P0Q)
Del
C3:
para
,Gn
ecuacin.
esta
acarreo
niveles
-Ia
el
C2,
sin
circuito
reemplazar
lgica
le
del
dos
,<Gj
lgica
usando
generacin
La
bits
de
circui
un
El
reducir
bits
para
la
lgica
en
16
podra
puerta.
de
debemos
se
Pj(G
sumador
a
para
C2.
de
retar
ser
simplemente
es
puerta.
el
C4.
retardos
diseado
lgica
P]G0
el
que
C,
dos
ejemplo
camino
slo
de
idealmente
hasta
total
un
por
retardos
y AND.
paralelo
de
que
5-6(a),
G,
OR
formado
ocho
de
desde
Est
para
est
serie
retardo
acarreo
Puesto
paralelo
C2 Figura
en
Podramos
la
de
puertas
por
5-6(b).
5-6(a).
un
permitir
bits,
Figura
encontrada
obtenido
acarreo
el
para
retardo
La
la
con
tiene
producidas,
tienen
Figura
de
C3
Esta
de
exactamente
por
acarreo
de
acarreo
ecuacin
bits
bsico
en
la
5-6<b)
Figura
hemos
distributiva,
ley
la
uno
funcin
posicin.
mediante
slo
de
La
desde
travs
serie
suma
formado
mltiplos
obtiene
se
diagra
del
propagacin
Siempre
C
La
la
a
acarreo
circuito
modificaciones.
del
lgica
que
C,
la
de
circuito
de
ms
de
en
acarreo
del
el
seales
El
acarreo
bit
acarreo
propagado
corresponden
de
est
puerta.
es
de
paralelo
rreo
La
Cj
lo
cuatro
funciones
cada
parcial
el
Pr
acareeo
las
de
las
mentacin
el
de
una
un
sumador
un
por
del
camino
cada
para
en
de
que
presenta
que
de
detiene.
se
Gdel
acarreo
funcin
del
bit
salida
valores
propagacin
cascada,
en
el
que
los
la
acarreo
la
1.
propagacin
propagacin.
posicin
posicin
el
del
de
del
entonces
0 si
es
realiza
de
del
la
de
la
camino
funcin
travs
a
controlar
PFA
l ama
igual
generndose
Ci +,
generacin
funcin
camino
de
sea
para
el
completo,
de
P,,
funciones
dor
to
de
entonces
el
hacia
Gif
se
aquellas
otras
ampielo
5-6(a),
camino
la
completos
de
sumador
AND
puertas
sumadores
serie.
acarreo
que
valor
las
los
acarreo
al
conectados
de
una
del
travs
Siempre
genera
0. Las
OR
propaga
acarreo
PFAs
cuatro
funcin
se
de
se
de
La
entrante
acarreo
un
separacin
salidas.
PFA.
de
sumador
cada
de
lgica,
separando
del
propagacin
l
a
l
a
maremos
completo
la Figura
muestra
en
jerarqua
camino
dos
tiene
camino
el
desde
el
de
COMPUTADORAS
DE
camino
el
en
formar
para
nueva
involucrada
primera
parte
Esta
pardal adder). ful
y los
diagramas
la puerta
quitado
la
(PFA.
de
una
est
no
estn.
ma
LGICO
construimos
Primero,
lo
DISEO
DEL
salida
algunas
interesados
al
7,
del
C3
de
de
las
11,
tendran
puertas
tambin
8 al
5-6(b).
Figura
la
reutilizar
en
y del
12
al
15
en
FUNCIONES
sumador
un
12.
de
fuese
este
de
generacin
bit
nico
y que
iguales
como
desde
C
la
funcin
bits,
grupo
de
la
considerar
necesitamos
C4,
do
desde
por
la
hasta
de
generacin
G0
posicin
la
hasta
Gy
Esto
da
4.
un
funcin
la
Gq_3
Las
ecuaciones
lgica
mediante
el
ces
sumador
un
ms
los
por
concepto
se
puede
segundo
nivel
posiciones
Suponiendo
en
produce
de
10
que
lo que
puerta,
64
bits,
14
retardos
para
de
de
optimizar
de
de
partir
de
2 retardos
de
los
puerta,
frente
34
de
cerca
slo
En
tres.
el
retardo
de
la
de
de
de
un
sumador
130
es
general,
paralelo
acarreo
dnde
puerta,
de
de
En
con
no
retardos
reduce
se
los
10
actuacin.
sumador
un
que
a
sumador
un
el
en
quizs
paralelo
de
Este
acarreos
retardo
modesta
muy
figu
CR y C]2paralelo
mayor
el
de
sali
la
de
al
generar
puerta,
es
enton
dos
estas
acarreo
para
mejora
retardo
sumador,
el
C4.
generar
de
niveles,
implementan
se
idntico
acarreo
de
la
el
nme
diseo.
del
acarreo
retraso
tres
en
C4
paralelo
de
factor
en
6 retardos
de
el
en
4Z.
generados
grupo
nivel
de
un
el
representa
acarreos
bits
mejora
La
circuito
de
de
es
anticipada
generacin
anticipado
es
reduce
mostrado,
hemos
sean
posiciones,
circuitos
tercer
2 retardos
ms
funcionamiento
el
con
paralelo
acarreo
propa
propagacin
su
cuatro
para
ms
con
por
las
hay
nivel
serie.
sumador
de
de
acarreo
en
niveles
factor
un
que
bits
el
dos
del
circuitos
el
del
binaria
el
Captulo
textos
introductorios
tamente
la
la
actuacin
dando
64
aplicando
en
un
Gj
generar
segundo
acarreo
con
copias
la
implementacin
Resta
En
cinco
el
2,
estos
slo
para
de
circuito
acarreo
Pero
Para
propagacin
y 3.
1.
\P|Gq
Si
paralelo
con
sumador
lgica
21
niveles
4 bits
aplicarse
paralelo.
generacin
la
usarse
de
acarreo
de
4-
para
contribuye
extra.
puerta,
de
sumador
funcio
de
de
cir
grupo
5-6(b).
en
y 48.
OR
exclusiva
de
emplea
mejora
seales,
las
de
del
la
empleando
la
para
diseado
32
puerta
toda
un
un
una
que
el sumador
C,
coloca
0.
una
uno
P\PiG|
se
circuito
un
16.
de
retardos
compensa
16 bits
ro
ampliar
con
las
se
de
,G
para
en
el
cuatro
para
obtenemos
acarreo
funciones
cada
en
grupo
la
de
de
8 y
cada
de
Figura
puede
inferior
nombres
de
empleado
grande,
acarreo
de
posiciones
generacin
propagacin
parte
lgico
excepto
ra.
la
en
circuito
En
das.
la
para
del
propagacin
la
de
circuito
C4,
lugar
4,
queremos
reutilizar
mismo
generar
bits
cuatro
las
en
acarreo
generacin
y
las
PyPjP
representar
el
de
lugar
tanto
permitir
nos
usar
posiciones
Por
grupo
Pq-3
Para
Esto
grupos
de circuitos
que
propagacin
bits.
en
el
excesivo
197
las
para
fan-in.
acarreo
un
y tambin
aplican
para
necesitamos
C4
de
el
que
As
se
que
entradas
hasta
de
grupo
individuales.
bits
gustara
requerir
grupos
para
cada
para
fueran
actan
dando
1.
posible
y sin
propagacin
acarreo
un
gar
nos
paralelo
si
como
sumador
rpido
acarreo
paralelo
4 bits
este
ms
del
acarreo
de
Para
lo
truco
de
grupos
nes
bits).
generado
repetir
cuito
16
ARITMTICOS
CIRCUITOS
en
sin
de
sin
signo.
en
y
de
nmeros
Sin
embargo,
punto
la
cubren
la
signo,
diseo
del
magnitud
con
sumas
el
la
resta
de
nmeros
y la
resta
de
nmeros
brevemente
slo
sin
alternativa
computacin
tante,
examinamos
I.
fijo.
tambin
suma
de
aritmtica
de
hardware
signo
Por
y
estas
hemos
sin
nmeros
razones,
escogido
Se
de
trataremos
tratarlo
as
resta,
aqu
primero
como
la
un
en
usa
signo.
comple
papel
unidades
de
suma
para
poder
la
ia
de
resta
justificar
en
flo
punto
extender
para
los
Aunque
excluyendo
importante
signo,
juega
signo
computadoras.
algoritmos
en
sin
binarios
con
preci
nmeros
clara-
198
FUNDAMENTOS
basndonos
mente,
de
acto
el
de
las
duce
del
mente
El
mayor.
circuitera
una
del
coste
resta
COMPUTADORAS
el
hardware,
de
empleo
extrao
que
alternativa,
Como
nmeros
admitido
el
el
restar
de
como
minuendo
y restando
de
operacin
podemos
el ejemplo
en
que
menudo
con
esta
recurre
substraendo
el
comparando
mtodo
un
y costosa.
los
mismos
Usando
priori
complemento.
a
uso.
en
realiz
se
ineficaz
minuendo.
DE
aritmticas
la
l-3.
del
representaciones
Seccin
menor
el
en
fe,
la
En
LGICO
DISEO
DEL
comparacin
pro
simple
substraendo
de
la
Seccin
que
el
substraendo
resta
1-3,
tenemos
11100
Acarreos:
10011
Minuendo
Substraendo
11110
Diferencia
10101
Diferencia
Si
no
es
menor
en
la
hay
ningn
acarreo
el
que
posicin
mayor
ms
el
que
y.
por
significativa,
el
tamo,
el
esto
examinando
hacer
positivo
es
azul,
en
resultado
negativo,
ser
Si
y correcto.
sabemos
entonces
debe
el
sabemos
entonces
resultado
indicado
Entonces,
0101!
ms
posicin
significativa,
minuendo.
Podemos
magnitud.
la
en
minuendo
correcta
resultado
del
clculo
ocurre
que
necesitaremos
acarreo
un
el
substraendo
siempre
es
corregir
su
ocurra
un
que
acarreo:
M
Observe
de
lugar
rior
que
el
este
resultado,
2"
sumando
la
el
representa
2"
del
acarreo
es
en
la
se
obtiene
que
significativa.
ms
posicin
la
restando
En
frmula
ante
2":
de
2"
En
valor
deseada
magnitud
el
anterior,
ejemplo
general,
En
la
100000
de
resta
10101
dos
2")
01011
nmeros
la
es
que
de
(M
magnitud
ndgitos.
en
correcta.
base
hacerse
puede
como
sigue:
1.
Reste
2.
Si
no
3.
Si
se
2"
La
un
2n.
El
la
resta
N
un
acarreo
un
signo
nmero
binario
As
empleo
Resta
binaria
del
minuendo
al
el
2"
paso
3.
complemento
binaria
01100100
signo
-
de
tomando
2
en
10010110.
resultado
un
estamos
a
sin
en
la
el
resta
correcto.
resta
se
complemento
Tenemos:
10011110
Minuendo:
Substraendo:
inicial
1CX)
11001110
10110
a
con
denomina
se
complemento
01100100
dgitos
ilustra
se
Acarreos:
Resultado
positivo
es
diferencia.
resultado.
obtener
para
resultado
el
y la
entonces
menos
de
N,
entonces
final,
en
del
M.
final,
acarreo
nmero.
5-1
EJEMPLO
Realice
aade
se
a2 del
substraendo
hay ningn
produce
de
resta
menta
el
el
siguiente
2 de
comple
la
diferencia
ejemplo.
de
El
final
acarreo
implica
la
100000000
Resultado
inicial
Resultado
Para
a
implementar
Adems,
2 para
la
realizar
posiblemente
del
correccin.
sumador-restador
operaciones
complementador
Si
complemento
complementador
de
entonces
resta,
Si
complementador.
Tal
de
puede
ciones
las
modo
este
hardware,
sobre
la
dichos
bloques
en
la
de
Si
salidas
del
restador
del
multiplexor
entonces
suma,
de
el
diagrama
se
muestra
el
en
sin
Si
es
aplica
lo
necesario.
de
del
salidas
de
seleccionando
el
0,
operacin
una
las
0
un
saca
valor
seleccionando
se
entonces
circuito
Este
tiene
cambios.
las
realicen
extremo,
final
acarreo
en
un
bloques
la Figura
de
ambos
que
complemento
sumador,
un
El
modo
acarreo
un
de
restador.
entrada
operacin
una
produce
entrada
de
restador.
del
salidas
las
se
su
resta.
ini
resta
complementador
un
restador.
un
y la
funcionales
suma
al
como
resta
las
un
sumador.
del
circuito
este
gustara
empleando
la
muestra
veremos,
nos
hacer
es
salidas
como
2 de
aplica
se
efectuar
la
2 selectivo
2 para
tanto,
la
para
bien
necesitamos
por
recibe
restador
un
restador
segundo
ahora,
sumador
durante
2 selectivo
el
al
necesita
se
un
emplea
que
tanto
paralelo.
en
bits
aplican
se
el
entonces
de
entradas
Las
5-7.
Hasta
complementador
un
mtodo
utilizar
se
-00110010
este
necesario,
sea
11001110
final
empleando
resta
una
cuando
199
correccin:
2*
cial.
ARITMTICOS
CIRCUITOS
FUNCIONES
es
la
compartir
notacin
la
combinacin
del
ms
de
complejo
lgica
complemento.
entre
el
sumador
As.
estudiaremos
sumador-restador.
antes
y
de
ir
ms
ms
con
FIGURA
5-7
Diagrama
de
bloques
de
un
sumador-restador
binario
all
detal es
en
cantidad
la
tambin
Esto
restador.
el
mentos.
reducir
Para
las
se
considera
los
comple
200
LGICO
DISEO
DEL
FUNDAMENTOS
DE
COMPUTADORAS
Complementos
tipos
dos
Hay
vimos
para
el
ry
ios
los
nombres,
nmeros
Sin
slo
(2"
de
partir
1)
n.2"
restando
I
todos
los
Los
siguientes
El
De
9.
7.
Dado
unos
de
1011001
unos
de
0001111
bits,
15),
respectivamente.
n
dgitos
empleando
el complemento
mento
101100
es
nuevo,
para
externo
de
[ I +
de
cativos
y el
ms
0 y los
I por
los
zan
su
valor
del
Resta
con
primer
l,
es
0100110.
es
I 10000.
9 de
un
nmero
en
(r
1 para
decimales,
y
consiste
en
I.
Por
respectiva
operaciones,
sus
seguido
si
puede
de
0,
obtiene
1-0=1
Por
respectivamente.
cambiando
todos
complemento
tantos
tenemos
se
ocurrir
a
Aicomo
por
4.
binario
nmero
1,
forma
se
un
un
de
de
1 de
ejemplo,
de
funcin
los
cada
hexadecimal
1 por
de
uno
caso
de
0 y
los
bits.
complemento
/V]
1)
tarde,
son
posicin
se
obtiene
0,
es
la
suma.
y
Estos
se
el
complemento
comple
2 del
complemento
ignorando
tambin
simplificar
para
I al
a
conseguido
consigue
con
un
del
valor
debe
se
complemento
conceptos
tiles
muy
sumando
I al
2"
resultado
especial
Comparndolo
caso
el
ha
el
un
dgito
como
que
extra.
ejemplo,
se
cada
define
es
Este
la
sumando
suma
de
Por
bits.
I)
obtiene
esta
de
1 de
1}.
Aise
7 de
restando
2 de
(n
el
complemento
obtiene
se
complemento
especial
retirando
el
-
el
decimal,
nmero
un
el
0 por
el
complemento
primer
restantes
la
izquierda
observe
esto,
ver
es
1101100
reemplazando
el primer
dgito
por
dgitos
el complemento
que
mencionar
Para
2 de
1 por
es
I y
bases,
otras
a
importante
original.
complemento
inalterados
dejando
los
entonces
y el
1. En
formar
puede
se
reemplazando
orden
menor
bina
1.
el
De
acarreo
mantienen
para
2 y el
el
que
Ai.
en
los
signifi
menos
4 bits
ms
dejando
significativo
base
r,
de
la
bits
restantes
obtiene
resta
valores
de
0
los
en
se
y
otros
se
los
I
por
0010100
nulo
no
todos
los
igual
los
reempla
se
1.
del
devuelve
complemento
complemento
devolviendo
el
2 de
nmero
Ai
es
2n
el
2"
Ai.
original.
IV)
nme
y el
com
complementos
anterioridad,
sumador
un
significativa
2 tambin
es
plemento
sustituaye
se
complemento
su
binarios
la
el
para
resultado
bits
de
ms
dgitos
Tambin
resultado
As,
0 de
dos
base
complemento
binarios
ya
complemento
la
2 y el
que
resta.
significativos.
los
de
nmeros
define
se
binario
binario,
que
veremos
la
da
n
{[(2'
010100yse
ms
complemento
El
2"
de
el
0.
de
razn
0 de
Ai
0100
Como
hardware
ndgitos,
nmero
en
observamos
I.
posicin
la
bases.
otras
de
La
resiador
decir
/V
0.
resta
nico
es
de
Ai
1.
rio
la
y
un
15
complemento
nmero
los
nmeros
que
complemento
a
(decimal
valor
a
base,
numricos:
el
el
la
denomina
se
2.
NOT
ejemplos
N^ 0 y 0 para
tener
del
dos
los
por
un
primero
para
binario
aplicando
es.
representado
el complemento
As,
los
dgitos
del
bit
original
I de
1 esto
y el
un
restar
cambio
el
similar,
F
Al
provoca
son
para
I.
complemento
por
octal,
de
(1111)2.
complemento
complemento
en
nmero
un
binario
de
que
manera
nmero
2" por
1 y
Nde
nmero
est
a
binario
un
complemento
complemento
El
Con
24
el
consiguiente,
ro
inters
El
Cuando
1).
el
son
el
1.
menos
1, 0 y
nuestro
representa
se
lo
mencionados
complemento
base-r
en
base
complementos
dgito
0.
nmero
es
cada
un
(I0000)2
los
jV.
como
24
tipos
el
de
sistema
la
complemento
y
ahora
embargo,
trataremos
complemento
dos
binarios,
mente.
se
cada
para
y e!
denomina
2.
segundo
los
por
complementos
de
base
comentamos
y del
restador.
nuestro
Respaldados
deseo
por
de
los
simplificar
complementos
el
hardware
nos
la
compartiendo
preparamos
definir
lgica
un
pro
FUNCIONES
cedimiento
La
te.
la
para
binaria
resta
binaria
resta
de
dos
la
emplea
que
nmeros
suma
lgica
la
sin
dgitos
de
ARITMTICOS
CIRCUITOS
del
signo
correspondien
complemento
puede
N.
201
realizarse
siguiente
del
modo:
1.
el
Sume
complemento
2 del
2.
Si
M^
N,la
mientras
3.
Mla
<jV,
que
sin
signo
signo
5-2
EJEMPLO
Dados
dos
do
ms
sin
3.
paso
la
del
signo
nmeros
del
caso
cundo
menos
Al
respuesta
signo,
trabajar
no
hay
papel
con
<K)
2.
Tenemos:
Complemento
2 de
Suma
el
Ignorar
Complemento
el
que
de
sumar
de
la
la
suma
el
hay
complemento
minuendo
al
Ejemplo
redondeo
Resta
5-2
menos
binaria
usando
puede
que
el
2 X de
1101111)=
mediante
hacer
el
complemento
substraendo
final.
acarreo
2.
produce
0010001
una
Desechar
complemento
Debido
acarreo
es
que
suma
el
el
esto,
final
operaciones
signo
mediante
en
complemento
complemento
en
sumas
I.
Aqu,
tenemos:
I.
Re
resultado
menos
acarreo.
sin
usan
Y
I1011II
se
produce
del
resta
1000011
del
complemento
se
la
final.
tambin
I
es
cuando
denomina
5-3
bits.
0101100
(complemento
signo
a
correcta
se
el
sin
10010001
2 de
acarreo
nmeros
diferencia
EJEMPLO
Repita
de
resta
de
-10000000
Suma
La
corregido
0111101
cuerde
queremos
conservar
0010001
Respuesta:
del
ausencia
1010100
Respuesta:
No
la
aun
X realice
27
acarreo
la
que.
resultado
un
por
Si
resultado
=1000011.
conseguir
negativo.
del
complemento
en
Note
reconocemos,
nmero
un
el
M).
anterior.
lpiz,
-{N-
de
manera
M).
2 de
complemento
resultado
procedimiento
separadamente
signo
10101
el
ninguna
guardar
el
cambiarse
sin
binaria
complemento
en
ilustran
igual
el
obtener
dejando
N.
ser
que
final,
acarreo
tomando
para
adelante
debe
se
binarios
nmeros
delante
debe
resultado,
Resta
operaciones
el
Deseche
lo
por
correcciN n
una
menos
aparecen
con
el
final,
acarreo
el
que
para
2n
2".
final
acarreo
M.Realice
un
tratando
estamos
final.
acarreo
producir
no
2 de
poniendo
ejemplos
Los
minuendo
suma
N)
un
al
resultado
complemento
suma
(2"
producir
suma
como
Si
substraendo
sumar
que
1
202
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
Y
X
Complemento
1010100
de
uno
del
0111100
10010000
acarreo
Respuesta:
100001!
de
Suma
Y=
Complemento
No
Y
Respuesta:
Observe
5-4
el
que
ste
que
hay
(complemento
de
el
negativo
complemento
formar
de
aadirle
como
el
complemento
signo,
C0
tenemos
es
0, el
circuito
A^
I.
Esto
el
compleAmento
realiza
En
habitual
a
operacin
0
de
cir
de
del
entrada
usada
no
complemento
en
el
resultado
realiza
se
selec
complementador
un
los
su
acarreo
correccin
de
en
1 y
partir
entrada
complementar
que
con
vez
0.
Si
operacin
los
un
sumador
y la
entrada
1.
igual
4 bits.
sumadores
sumador,
completos
el
5=1,
complemento
entrada
5-5,
con
completo.
se
2 de
Para
completo.
En
I el
de
una
el
conviene
en:
los
nmeros
el
funcionamiento.
circuito
se
B,
C0
A
5-8
se
Cuan
convierte
la
Esto
Figura
de
de
1
comn.
la
entradas
las
valor
2 de
Figura
realiza
binario
S controla
entrada
tenemos
la
sumador
sumador
un
sumador
5 y
reciben
de
si
y cuando
la
B.Cuando
+
La
se
a
con
cada
que
circuito
un
con
recibe
+
2 de
el
como
del
operacin
B emento
el compl
+
a
paralelo
correspondiente
La
en
un
exclusiva
realiza
es
de
como
OR
la
2.
tenemos
La
ms
1 y una
la resta
final.
exclusiva
OR
funciona
B,
suma,
en
combinar
puerta
sumador-restador
circuito
la
pueden
se
puerta
complemento
segunda
igual
ser
una
circuito S
el
terminal
debe
I de
resta
circuito
0.
rreo
cada
Bsi
Cada
restador.
Bconsiste
entre
la
de
complemento
el
opera
complemento
la
y
una
Estas
fcilmente
implementa
se
el
ser
el
haciendo
el
acarreo
una
resta
interconectados
sumador
y
2 por
la
5-7.
acarreo
y
un
do
ya
realizamos
necesario.
es
tomando
conseguimos
usando
despus
produce
restar
da
1 la
manera,
se
no
un
obtener
complemento
esta
si
Figura
la
incluyendo
muestra
suma,
de
operacin
Cuando
sumar
para
complemento
puede
se
de
la
sumador.
selectivo
el
suma
sumador-restador
suma
hace
la
I de
suprimido
que
econmicamente
muy
correccin
de
para
de
El
la
que
De
1.
menos
colocados
La
se
paso
de
entrada
sin
el
circuito
inversores
+
obtiene
signo
cualquier
El
se
mientras
peso.
a
un
como
La
menor
igual
en
empleando
tivo
complemento
mientras
paralelo
2.
el
bit
sumador,
complemento
un
complementador
un
Empleamos
El
2 hemos
IV,
usando
sumador-restador.
1 al
del
el
apropiado
substraendo
lograr
inversores,
sumador
-0010001
1101110)=
tomando
complemento
complementador
el
un
mndole
I y el
modernos.
cuitos
de
uno
empleado.
un
complementamos
se
pueden
para
sistemas
1101110
obtiene
se
complemento
necesitamos
resta
0101011
BINARIO
solamente
ciones
1000011
SUMADOR-RESTADOR
Usando
1010100
final.
acarreo
resultado
tipo
el
es
uno
-+1
0010001
Y~X
1000011
Suma
Redondeo
1010100
B.
en
de
entrada
1.
En
un
Cuando
Br
este
aca
caso,
FUNCIONES
A$
B\
j4>
Bj
FIGURA
binarios
En
seccin
la
ayudarn
Los
nmero
negativos.
positivo
deben
representar
el
convencional
Es
con
rio
es
signo,
quien
bit
Si
nmero.
el
bit
el
como
cuando
signo
menos
representacin
En
este
indicando
ca
el
Los
sistema,
el
signo.
sta
+9
la
cadena
sin
de
la
es
en
magnitud
de
representacin
bit
del
es
bits
el
considerada
bit
del
equivalente
del
de
un
smbolo
en
emplea
se
que
un
designa
representacin
representacin
+
de
como
izquierdo
extremo
binario
no
signo
izquierdo
ser
considera
se
signo,
el
extremo
que
el
usua
con
representan
Normalmente,
con
binarios
El
puede
extremo
de
nmeros
los
puesto
cuando
tipo
sistema
una
de
01001
del
negativos.
nmeros
binario
representa
-9
el
nmero
el
9 binario.
el
denomina
se
resto
bits
posicin
antemano
el
signo),
de
la
el
de
11001
representan
conoce
consiste
nmero
en
Si
bits.
computadora.
una
entonces
con
bits
signo
1
cadena
binario
de
el
porque
bits
signo
con
la
(en
nmero
un
se
el
signo.
signo
signo,
sin
es
ejemplo,
en
de
nmeros
y los
signo
sin
sin
el
binario
Por
y el
costumbre
es
nmero
los
un
computadoras
consecuencia,
del
va
menos
las
I para
representan
se
o
hardware,
re
los
para
signo
un
significativa
ms
Para
signo.
especfica
En
nmero.
un
binarios
representa
nmero
que
sin
nos
que
un
confusin
hay
Esta
nmero.
magu-
signo
o
bit
un
en
la
(0 1)
aritmti
ordinaria.
la
En
de
signo
cuatro
de
positivos
con
es
nmeros
por
del
nmeros
los
es
como
complementos
indica
se
posicin
nmero
ltimo
los
notacin
una
limitaciones
nmeros
ambos,
similar,
Esto
la
cuando
signo)
restantes
y los
los
bits
ya
de nmeros
identificando
tud.
sin
signo
los
para
nmero.
manera
considera
se
con
del
el
en
bits
el
que
De
las
izquierdo
binario
signo.
mero
el
peso
0,
es
Debido
como
embargo,
negativo
nmero
de
extremo
supone
mayor
9 (en
izquierdo
25
del
se
de
si
de
extenderemos
Ahora
signo.
usos
representarse
cadena
una
otros
sin
un
que
en
determina
el
el
emplear
comprender
consisten
pueden
I y 0, incluso
bit
colocado
un
sin
nmeros
incluyendo
ms.
con
de
resta
necesitamos,
signo
con
es
importante
entonces
es
signo
signo,
ordinaria,
un
la
nmero
aritmtica
por
todo
representar
Lo
paso
negativos,
En
restador
correccin.
la
y el
enteros
sumador
suma
con
de
positivos
los
presentar
nmeros
el
eliminar
enteros
lores
los
la
tratamos
aproximacin
esta
fo
signo
con
anterior
203
5-8
Circuito
Nmeros
ARITMTICOS
CIRCUITOS
signo
bits
implementacin
en
de
el
magnitud
de
sumas
izquierdo
extremo
se
procesan
restas
para
y los
como
en
los
nmeros
1 bits
nmeros
de
de
bits
en
magnitud
binarios
se
sin
signo
separadamente.
procesan
signo.
el
y
Por
tanto,
bit
la
resta
204
FUNDAMENTOS
implica
empleamos
necesariamente
Mientras
su
signo,
el
sistema
en
los
nmeros
del
extremo
Los
pero
binario
ltimo
binario
equivalente
consiguiente,
por
de
+9.
En
la
En
la
En
la
En
cluso
bit
el
el
bits
siempre
el
del
aritmtica
extremo
bits,
podemos
En
signo.
la
signo
+9
sta
signo
tienen
deben
en
seguido
tener
slo
valor,
un
hay
usando
una
manera
8 bits:
un
representaciones
siete
hay
iz
es
que
algo
un
un
el
en
Con
magnitud
dos
positivos
habitual
no
positivos.
signo
negativos
nmeros
nmeros
tienen
en
extremo
representacin
nmeros
nmeros
de
los
del
negativo,
negativos
los
tomando
cmo
una
in
+9.
binarios
posicin
slo
nmeros
siete
positivos,
la
de
obtiene
nmeros
en
de
las
bits
se
Observe
0
y
los
los
9
de
izquierdo
extremo
signo.
posibles
los
positivo
En
2 de
distinguirlos
del
signo
todos
0 del
todos
de
complemento
de
y tienen
el 0 tiene
2,
un
que
nmeros
en
como
i 10110
equivalente.
manera
bit
todos
para
decimal
binarios.
siete
hay
bit
el
nmero
la
representado
izquierdo,
Aunque
complementando
y complemento
incluso
nmeros
nmero
un
a
9,
8 bits
l!
el
obtiene
tambin
es
16
extremo
que
posicin
11110111
cambiando
se
sistemas
izquierdo:
el
-9
2:
representaciones
complemento
nmero
I.
+)
complemento
el
los
que
Puesto
la
en
10001001
-9
el
en
cambiando
indicando
t,
un
el
al:
en
dos
l,
9 de
1.
las
Observe
signo
computacin
de
de
de
paso
la
para
biar
el
0 y
1
discusin
I y
se
han
el
de
al
dos
complemento
S
Si
2.
los
pues
pueden
a
ceros
cero
con
ocho
con
N,en el
los
signos
dos
signos
son
aplicar
signo.
aritmticas.
Es
til
de
lgica
de
la
>
cam
pues
En
la
siguiente
de
representacin
procedimientos
signo
representaciones
operacin,
como
realidad.
en
mismos
dos
sus
el
emplear
sistema
complemento.
exclusivamente
predomina
los
la
en
de
el
debido
incmodo
es
necesidad
normalmente
dificultades
que
pero
la
Para
el
de
signo
nme
complemento
los
que
que
signo
con
nmeros.
ordinaria:
suma.
se
signo
utiliza
operacin
emplea
la
ordinaria,
del
se
se
es
aritmtica
separado
una
signo
con
acarreo
la
en
I supone
ciertas
las operaciones
a
binaria
resta
de
suma
mtica
para
equivalente
complemento
redondeo
usa
es
binaria
en
aplicado
Suma
aritmtica
negativos
Por
resta.
a
se
0 de
de
al
complemento
raramente
a
la
emplea
manejo
consiguiente
se
debido
en
El
de
magnitud
correccin
complemento.
la
de
representacin
sistema
El
aritmtica
La
y
-
con
tanto
complemen
negativo
complemento.
signo
un
paso
sistema
su
por
en
su
este
l amado
representa
se
convierte
y el primer
de representar
signo
evitar
negativos.
nmeros
ros
todas
ordinaria.
de
magnitud:
complemento
complemento
muestra
en
representar
bit
positivo,
representaciones
otros
complemento
en
Para
negativos,
se
Observe
diferentes
tres
se
Los
positiva.
bit
las
sistema
el
maneras
nmero
Tambin
En
la
2 del
lista
00001001.
signo
signo
signo
de
idnticos
son
en
tres
de
5-3
signo.
con
positivos
quierdo.
correccin.
negativo
nmero
un
dando
0 entre
de
Tabla
La
9.
tenemos
complemento
nmero
un
la
nmeros
los
para
se
obtiene
magnitud,
signo
y complemento
de signo.
La representacin
1.
de
representacin
representacin
representacin
signo
a
sistema
de
paso
diferente
signo
insertan
se
representar
En
Se
el
por
el
magnitud
se
hace
tomando
signo
y complemento
con
un
0
empiezan
siempre
(representando
sus
complementos
empezarn
siempre
de
usar
signo
y complemento
pueden
el ms
comn.
Como
consi
dere
ejemplo,
con
un
a 0
+9
bi
t
de
representa
signo
es
8 bits.
con
cabo
de
sistemas
ste
COMPUTADORAS
l evar
este
de
positivos
izquierdo,
negativo.
el
DE
representacin
En
y
sistema
en
que
de
complemento.
signo
to.
tener
sistema
un
en
2.
LGICO
DISEO
DEL
son
diferentes,
sistema
iguales,
de
signoM
restamos
+ y
las
sumamos
la
magnitud
magnitud
magnitudes
de
las
sigue
N
y
la
damos
magnitud
de
reglas
el
la
signo
de
arit
de
M.
M
La
FUNCIONES
TABLA
binarios
si
que
0011001.
los
que
la
signos
El
opuesto
magnitud
signo
diferencia
el
plemento
puede
0111
0110
0110
0110
0101
0101
0101
0100
0100
0100
0011
0011
0011
0010
0010
0010
0001
0001
0001
(XXX)
0000
0000
1111
1000
-I
lili
1110
1001
-2
1110
1101
1010
-3
1101
1100
1011
-4
1100
1011
1100
-5
1011
1010
1101
-6
1010
1001
MIO
-7
1001
1000
1111
-8
1000
de
hay
son
diferentes,
En
el
los
nmeros
es
negativo,
My
del
resultado.
la
magnitud
sistema
dos
negativos
queda
5-4
6
dan
ya
13
00001101
19
00010011
se
de
binaria
+13
lili
+7
00000111
dos
ms
produzca
numricos
signo
de
final
del
indica
resultado
tambin
es
indica
complemento
su
2.
la
que
Combinando
1 0001100.
regla
para
slo
suma.
nmeros
sumar
El
en
signo
es
simple
procedimiento
negativos
incluyendo
nmeros,
all
de
2 y que
del
bit
sus
com
resultado
empleando
complemento
+6
1010
-13
-7
signo
en
bits
de
signo
signo.
binaria
suma
el
de
representados
Observe
signo.
con
obtenido
tras
forma..
signo
00001101
el
puesto
restado
sea
acarreo
final
acarreo
nmeros
con
los
misma
la
con
signo,
ejemplos
complemento
en
El
binarios:
con
representado
Suma
la
Entonces,
El
obtiene
sino
sumando
algunos
estn
corregir
tomando
nmeros
que
00000110
los
acarreo
se
( ).
resta,
acarreo
N.
menos
se
ni
obtiene
se
un
I.
de
signo
ejemplo,
0100101
que
de
el
en
Por
2.
provoca
de
magnitud,
binarios
2,
0100101)
producido
magnitud
resultado,
signo
comparacin
sigue
para
cualquier
5-4
del
nmeros
a
debe
se
de
como
la
consiguiente,
corregida
ni
ha
se
un
1110100.
requiere
Ejemplo
complemento
del
(1
que
menor
por
del
EJEMPLO
1110100,
es
es,
0011001)
basado
resultado,
del
signo
correccin
una
(0
el
determina
realizar
que
es
de
no
final
acarreo
de
y complemento
desechando
0111
de
suma
unos
011!
exponerse
La
resultado
no
Signo
magnitud
complemento
magnitud
al
presencia
Signo
complemento
-0
y determina
205
signo
con
Signo
Decimal
ausencia
ARITMTICOS
CIRCUITOS
5-3
Nmeros
(XXKX)llO
-6
11111010
I I10011
-13
1111001!
11111001
-19
11101101
la
que
suma,
si
206
En
de
cualquiera
El
signo.
acarreo
La
cuatro
se
negativo
positivo,
forma
la
de
sistema
de
signo
manera
I I 1001
00000111
que
La
de
de
resta
complemento
el
Tome
bit
2,
si
suma
2 del
signo).
No
se
del
el
(incluso
el
ningn
acarreo
substraendo
del
(A)-(
Cambiar
nmero
un
positivo
tambin
contrario
forma
verdad,
es
numricos
ejemplos
EJEMPLO
5-5
Es
las
ambos
resultados
con
signo
signo
los
5-8
Figura
la
puede
se
Si
sin
entrada
Para
tado
tenga
signo.
una
por
si
toma
se
(A)
complemento
su
negativo,
nmero
que
Se
2.
complemento
ya
en
algunos
00000110
00000110
+00001101
00010011
C()
sin
el
de
se
de
para
hardware
los
signo
sin
comn
si
signo.
de
diferente
manera
los
supuesto
diseado
sumador-restador
se
Por
ocuparse
para
de
han
se
complemento
nmeros
interpretar
de
depende
que
nmeros
sin
nmeros
para
signo.
representados
paso
sistema
deben
programador
con
sumador
aplican
circuito
mismo
el
modo,
estn
del
que
tanto
en
el
en
se
nico
el
nmeros
signo
usar
Sa
complemento
en
la
Para
correccin.
reemplaza
sumas
restas
en
desde
entrada
una
por
el
2 entonces
circuito
de
complemento
C0.
resultado
cuando
correcto
suficiente
de
bits
se
para
suma
acomodar
se
debemos
resta,
la
suma.
aseguramos
Decimos
que
que
se
la
a
desbordamiento
nmero
Al
est
muestran
-11110011
binarios
un
restas,
este
para
puede
un
el
minuendo
al
cambiarse
puede
resta
+19
bsicas
usuario
o
De
con
obtener
forma
en
de
(A)-(-B)
un
nmeros
reglas
sumas
signo.
emplear
desde
Overflow
-(-13)
necesitan
El
tales
nmeros
se
mismas
aritmtica.
de
los
que
las
computadoras
de
tipos
los
estn
es
-7.
mencionar
con
consiguiente,
como
desecha.
se
restan
el
00000111
importante
fcil
1010
+00001101
final
signo
a
y smelo
bit
del
all
correspondiente.
usa
que
lili
11110011
acarreo
signo
con
I 111010
(~B)
de
nmero
decir.
es
un
5-5.
binaria
Resta
-(-13)
suman
produce
Ejemplo
el
en
-6
El
porque
complemento,
de
negativo
el complemento
el nmero
positivo
complemento
original
signo)
ms
de
(A)
nmero
en
con
negativos
de
Es
nmero
un
por
B)
un
sigue:
bit
cambia.
se
Su
nmero
quienes
de
nmero
binario
nmeros
operacin
una
de
negati
para
valor
nmero
1.
es
como
exponer
que
el
los
considerar
de
el
el
substraendo
hecho
signo
se
el
reconocemos
cuando
signo,
puede
con
simple
muy
modo
este
bit
el
resultados
familiar
poco
convertir
ejemplo,
izquierdo
Por
extremo
De
binarios
es
viene
de
+7.
procedimiento
operacin
binario
del
es
determinar
necesita
se
los
Para
incluyendo
suma,
complemento
familiar.
bit
la
desecha,
se
2.
magnitud.
a
sido
signo
a
en
ms
el
ha
de
complemento
negativos
sea
nmeros
de
de
realizada
bit
del
signo
complemento
complemento
el
(incluso
Este
al
all
de
porque
dos
operacin
forma
nos
que
negativo
equivale
es
la
nmeros
al
COMPUTADORAS
DE
ms
casos,
produzca
representar
acostumbrados
en
en
de
manera
estn
los
que
automticamente
estn
vos
LGICO
DISEO
DEL
FUNDAMENTOS
ha
el
producid*
resul
1.
FUNCIONES
oveiflowo
cieno
es
suma
la
papel
de
anchura
ro
positivo
zar
la
El
Por
las
software
las
la
los
originales,
complemento
signo,
con
no
En
la
de
nmeros
si
ocurre
+70
signo
puede
los
dos
+80
nmeros
70
las
son
vos,
el
de
del
to.
Esto
se
dos
acarreos
plemento
nmero
la
nme
signo
con
dos
suman
de
acarreo
el
en
Por
los
8 bits.
bits
de
cmo
nmeros
que
cada
con
registro
de
suma
pro
se
dos
la
tanto,
de
registro
de
valores
desbordamiento
ver
binarios
128.
capacidad
Para
posi
es
resultado
un
El
almacenan
se
nmero
un
produce
nmeros
del
los
2:
de
127
si
produce
negativo
originales.
negativos.
nmeros
a
con
Tambin
los
dos
as
ocurre
ms
acarreo
significati
1000110
80
1010000
OR
deteccin
de
a
hay
la
deba
ms
posibilidad
negativo.
del
Si
el
salida
el
aplicar
de
de
que
al
se
produzca
igual
es
I del
circuito
desbordamiento
1.
Para
signo
de
el
del
signo
de
todo,
hay
sumador
complementador
cuando
enton
lugar
el
2.
substraendo
la
posi
desbordamien
dnde
2,
dos
acarreos
a
en
y
La
el
para
asociado
acarreo
iguales,
hay
en
complemento
si al aplicar
los
correct
a
ment
e
trabajar
al
si
resultado,
no
son
substraendo
negativo
embargo,
Sin
positivo.
el
realizado
bit
un
pesar
no
hemos
1101010
signo
como
a
desbordamiento
complemento
desbordamiento
de
acarreos
que
puerta
bit
observando
dos
ejemplo
la
1 0110000
tiene
que.
desbordamiento.
detectar
Hay
de
80
signo
un
estos
explcitamente.
la
de
bit
Puesto
puede
se
1 0111010
positivo
un
ocurrido
ha
anterior.
en
sido
tiene
all
que
acarreo
haber
correcta.
es
70
-150
negativo
ser
9 bits
muestran
que
deba
que
desbordamiento
exclusiva,
2.
8 bits
decimos
el
1 0010110
150
1 0
Acarreos:
sencil amente
se
dotar
debida
los
se
un
se
nmero
rango
de
la
con
signo
aprecia
bien
El
70
que
resultado,
de
puerta
una
de
Cuando
signo.
el
signo
En
mayor
nmeros
los
nmero
del
sin
significativa.
el
que
de
caso
de
depender
nmeros
ms
el
positivos
8 bits.
de
producido
de
bit
los
8 bits
acarreo
condicin
del
ambos
complemento
de
obtenida
respuesta
La
nor
de
bit
cin
resultado
el
noveno
es
el
resultado
la
me
siguientes:
que
ces
el
En
un
los
en
junto
sumas,
el
que
consideramos
La
ejecucin
supervisar
binarios
menor
nunca
de
es
Acarreos:
Observe
de
overflow.
la
dos
posicin
parte
una
mayor
son
excede
dos
del
o
suman
la
igual
imposible.
siempre
representa
positivo
decimal,
150.
Estas
de
desbordamiento
ejemplo
en
80.
el
registros
all
como
sumados
dos
bits
nmero
desbordamiento.
que
siguiente
reali
de
del
aparicin
interrumpiendo
nmeros
se
siempre
nmero
menor
dos
Cuando
signo.
trata
se
un
de
es
signo
expresado
es
un
con
en
almacenar,
almacenados,
para
resultado
sumar
el
acarreo
signo
de
nmeros
considere
esto
bit
nmero
nme
un
poder
monitorizar
es
suma
ms
habido
necesariamente
negativo:
es
igual
es
magnitud
duce
2,
el
otro
sin
el desbordamiento
que
el bit
ms
significativo
signo,
implica
suma
y el
cuya
slo
lo
a
nmeros
del
magnitud
con
extremo
tivo
la
la
tras
con
ha
alternativa
Una
el
por
desbordamiento.
nmeros
si
la
excede
que
sealar
pueden
otro
entonces
la
realiza
limitados
porque
resultado
un
automticamente
desbordamiento
detecta
I bits
computadoras
acomodarse
y
que
1 bits.
se
estamos
no
significativa
ms
a
las
en
manejarse
especial.
del
del
ya
ocupa
Cuando
signo.
207
suma
su
sin
extenderlos
detectan
condiciones
se
ros
puede
aparicin
desbordamiento
problema
puede
no
bits
problema,
posicin
la
para
accin
una
considerado
sin
fijo,
computadoras
tomando
Delectar
en
es
un
de
con
un
en
negativo
es
nmeros
es
aadir
con
desbordamiento
programa
resta
basta
nmero
un
razn,
del
hemos
no
ARITMTICOS
CIRCUITOS
decimales
desbordamiento
Nos
nmero
esta
diante
el
dos
nmeros
desbordamiento
un
deteccin
si
otro
y
suma.
de
partiendo
binarios
y lpiz
pgina.
la
soporta
que
bits.
nmeros
para
con
del
si
desbordamiento,
Esto
com
sumarle
opcin
segunda
es
el
me
208
FUNDAMENTOS
DISEO
DEL
La
5-9
Figura
miento.
Si
ningn
la
suma
Si
los
son
los
slo
bits,
pero
cido
desbordamiento.
cin
del
bits
de
signo
de
bit
la
el
resultado.
en
indica
el
es
una
resta,
el
resultado
la
el
en
real
de
de
el
necesi
se
para
resultado.
detectar
hay
contiene
ha
se
puede
tanto,
y por
no
aunque
desborda
un
desbordamiento
operacin
bits,
que
no
la
des
(un
no
desbordamiento)
que
de
desborda
acarreo
indica
para
indica
n tado,
resul
cr=
un
resta
salida
del
aparicin
detecta
(ningn
corregir
resultado
del
la
necesita
se
entonces
encajan
signo
ti
signo
1.
acarreo
que
o
la
salida
caso
emplea
se
derecha
+
con
Si
la
el
1 y para
0 no
detecta
resta
suma
detectar
para
entonces
entonces
una
correcto.
El
bit
la
signo,
de
es
es
de
caso
con
despus
resultado
el
el
en
signo,
igual
igual
es
Si
que
necesaria
lgica
sin
cuando
suma
COMPUTADORAS
DE
nmeros
correccin.
nmeros
Si
y que
la
sencil a
los
para
de
paso
mientras
miento.
la
muestra
consideran
se
bordamiento)
ta
LGICO
la
ocupar
produ
posi
c-,
C
restador
Sumador
FIGURA
de
multiplicacin
El
Para
nal.
considere
bits
del
C2,
C,
de
dos
0.
Resulta
Cada
los
productos
ver
cmo
al
obtiene
se
productos
ms
bits
en
la
los
suma
en
El
cando
de
producto
bit
una
como
bits
paralelo
con
nivel
bits,
de
tenga
el
producto
resta
suma
del
Como
fl
por
lo
un
bit
ser
una
como,
que
pasar
binario
multiplicador
del
de
posicin
nivel
Para
AND
y
circuito
por
el
con
de
nivel
anterior
final.
obtenido
un
-
la
un
hay
completos
partir
para
de
la
pri
sumador.
bits
puede
cada
bit
de
un
en
salida
nuevo
de
J bits
de
K
un
ma
multiplicando
la
formar
1) sumadores
de
construirse
del
AND.
multiplicador
combinacional
es
Normalmente
puertas
para
Los
parcial
produc
izquierda.
producto
segundo
El
vez
la
resultado
como
el
sumadores
ms
con
cada
5-10.
Figura
y el producto
A(). La multiplicacin
(HA).
usar
de
combinacio
da
una
de
uno
ta
consiguiente,
el diagrama.
en
necesario
En
por
contrario
semi-sumadores
tiene
del
lo
f,
desplazndolo
que
Observe
puertas
ejemplo
A,
no
multiplicador
ilustra
se
circuitos
con
AND.
como
A,
Bx
1; de
Por
en
me
obtiene
se
circuito
muestra
son
Cada
parcial.
un
bit
el
por
final
con
se
que
son
puerta
tal
de
binario
bits
una
producto
producto
un
deci
nmeros
empezando
El
2 bits
los
con
que
multiplicador,
multiplicador
multiplicando
ambos
un
manera
izquierda.
de
multiplicador.
parcial
el producto
produce
Kbits.
multiplicador
parciales.
significativo
el
un
forma
por
AND
necesitamos
+
B,
suman
de
la
misma
forma
la
se
I si
AND
menos
la
del
bit
bits
de
puertas
realiza
ltimo
los
un
combinacional
niveles
parcial.
producto
produce
de
bit
nmeros
funcionamiento
el
Se
por
cada
dos
B0,
parcial
multiplicando
se
parciales
productos
parciales,
de los
productos
AND,
puerta
El circuito
similar.
suma
B,
con
dos
un
implementarse
parcial
realiza
un
de
primer
A0
se
parciales.
puede
impiementar
son
como
Los
se
en
multiplicaciones
estas
desplaza
se
multiplicacin
idntico
tantos
de
una
se
multiplicando
C. El
efectuar
multiplica
parciales
la
y
bits
puede
nera
desbordamiento
del
binarios
multiplicando
de
suma
nmeros
se
significativo.
productos
nos
estos
mera
deteccin
binaria
males.
to
la
para
Multiplicacin
La
bit
5-9
Lgica
5-5
de
bits
multiplicador
un
y
para
binaria
producto
multipli
producir
bina-
FUNCIONES
Si
Bu
A,
Aa
ARITMTICOS
CIRCUITOS
209
AqBi
i4|B]
AB
C2
C,
C0
Bn
HA
C3
considere
bits.
K
to
circuito
un
el
necesitamos
El
que
de
salida
estas
operaciones
y
la
mentarse
utilizar
estas
y una
mador
aritmticas
est
el
comparacin
para
operandos
aproximaciones
de
disear
los
muestra
se
en
al
entrando
que
produc
la Figura
un
sumador
de
para
nuevas
este
usando
un
empican
La
los
ltimos
circuitos
circuitos
de
contraccin
o
circuito
un
inversin
de
de
lugar
como
binario.
circuitos
en
En
fundamentales
operaciones
multiplicador
un
existentes
1 bit.
de
de
parte
imple-
puede
clulas
de
cons
una
por
operaciones
estas
iterativo
array
combinaciones
anticipado,
acarreo
con
y divisin
de
uno
Entre
importantes.
bastante
son
que
multiplicacin
Cada
que.
contraccin.
la
valores,
decremento,
se
y
la
-,
tiles,
un
su
enfoque
Este
complicados
menos
directamente.
reduccin
funcionales
bits
convirtiendo
ecuaciones
varios
+,
menor
bsicas,
diseo
Contraccin
asignacin
el
que
sumador
un
el
de
aparte
denominada
binario,
bloques
Implementarernos
parte
obtener
para
multiplicadores
del
multiplicador
tres
Puesto
por
4 bits
de
sumadores
forma
acarreo
incremento,
mayor
de
tcnica
nueva
simplifica
en
lugar
tipo
este
del
de
nmero
un
por
aritmticas
operaciones
otras
tante
remos
de
funciones
Hay
sus
bit
bits
cuatro
nivel.
siguiente
Otras
La
el
de
B3B2BielB0y multiplicador
y dos
de circuitos
AND
puertas
lgico
2 bits
binario
por
12
diagrama
Observe
5-11.
en
3.
de
nmero
un
multiplicando
el
Representemos
4 y J
de 7 bits.
binario
multiplica
que
C0
Cj
5-10
FIGURA
Multiplicador
rio.
HA
reducindolo
procedimiento
transferencia
implementar
operaciones
para
una
la
nuevas
operaciones
usando
tcnicas
aplicacin
contraccin.Lmaeia
las
entradas
tal
similares
especfica
de
la
sobre
a
contraccin
se
un
un
combinar
puede
se
como
hizo
el
en
circuito
circuito
es
lograr
simple.
el
4.
Captulo
dado
ms
con
diseo
sobre
Llama
de
un
210
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
5-11
FIGURA
binario
Multiplicador
circuito
de
lgico
contraccin
herramientas
de
la
valores,
se
hacia
circuito
Ai
el
tonces,
sumador
sntesis
Ct.
ecuaciones
simplificar
para
en
salidas
del
debe
caso
para
e!
entradas.
sus
no
del
generar
la
suma
especial
de
un
Ci+,
el
acarreo
completo
obtener
pueden
B
+
C
A,AB
C,
de
tambin
el
usando
completo,
S
asignacin
contraccin
contrayendo
las
por
circuito
origi
ecuaciones
booleanas
completo
sumador
se
la
la
casos,
contraccin
tcnica
concreto,
mediante
ambos
Esta
previos.
circuito
un
inicial
sumador
5/ y
diseos
de
emplean,
se
la
ecuaciones
3 bits
disear
En
que
circuito
resultados
un
circuito
nuevo
bita
para
circuito
primero
de
del
los
usando
diseador,
el
por
Ilustraremos
Addl
trata
funcional
inversin
Contraccin
disear
Se
las
la
deseado.
circuito
las
Moque
aplicada
lgicas
o
5-6
1 +
ser
sobre
EJEMPLO
El
un
transferencia
aplicar
puede
nal
de
puede
de
B,C,
C( +para
A,
a
f,
partir
la
suma
C,
de
las
de
ecuaciones
slo
un
B,
con
bit
I.
En
del
FUNCIONES
haciendo
1 y
los
simBplificando
5/
resultados,
A C
i=ArI + AC
Suponga
que
sumador
de
menta
la
que
sobre
los
funcionales.
de
usar.
est
una
circuito
este
desconocido.
modo,
puede
son
3.
4.
Si
alguna
nar
su
Si
alguna
2.
todos
Si
4.
de
implelgica
esto
Amenos
en
ninguna
no
aparece
en
que
no
ninguna
ninguna
las
en
entradas
las
blo
los
obte
poder
en
entra
sus
dicha
que
puerta
salida
cualquier
como
no
otra
se
puerta
ecuaciones
las
acortar
con
en
circuito.
del
salidas
de
debe
se
significa
para
aparece
directamente
fundamentales
la
reglas
no
las
de
de
las
elimi
ecuaciones,
restantes
todos
Repita
2 y
prxima
eliminar
salidas,
con
en
una
todas
las
puerta
estn
ms
eliminarla.
restante,
anulacin.
de
puertas
salidas
las
X
con
en
sus
siguientes:
las
son
salidas
y colocar
eliminar
la
atacados
una
por
etiquetados
X,
con
puerta
entradas.
sus
los
la
lgico
haya
ecuacin
nueva
entrada.
cables
en
entrada
diagrama
un
los
elimine
la
En
un
utilizadas.
no
de
Las
intermedia
por
colocar
3.
salida
la
con
de
cables
Si
aqu,
a
circuito
un
ecuaciones
pasos
Empezando
sus
de
las
2 y 3 hasta
acortar
para
en
en
lugar
en
0,
deseada
funciones
siguientes:
variable
Repetir
1.
C0
hecho
funcin
salidas
las
variable
completos
C(,
ecuacin.
los
reglas
de
salida
tanto
ha
se
la
las
en
salida.
dicha
todas
Eliminar
2.
eliminarse
nicamente
C0.
fundamentales
xito,
aplicacin
la
Si
considerablemente
como
basada
en
1 +
con
X.
1111
empleando
I.
sumadores
5
es
C,
cuatro
ser
funciones
la
los
de
ecuaciones,
contraccin
Ci
4 bits.
contraccin
mediante
inicial
valor
las
C,
realizar
clculo
aplicando
la
la
salidas
ms
1.
de
circuito
aplicar
conectada
esle
de
aplicar
consideramos
De
que
del
un
2.
uno
a
sumador-restador
Para
Colocar
clculo
puede
diagramas
del
cada
por
El
decremento
un
se
Ahora
Addl
serie.
complemento
para
partir
Las
En
C0.
operacin
circuito
acarreo
contraccin
ques
ner
con
necesaria
La
das.
bits
una
el
emplea
se
211
obtenemos,
A 1 @ C,
ARITMTICOS
CIRCUITOS
cables
de
entrada
conectados
entrada
una
externa
estn
etiquetados
lgico
para
X.
con
entrada.
3 hasta
no
que
subseccin,
se
ninguna
posible
sea
ilustra
contraccin
la
eliminacin.
nueva
de
diagrama
un
operacin
la
incremento.
Incremento
aadir
significa
Incrementar
menudo
el
es
de
partir
I.
de
La
el
representan
X.
valor
+
001
El
+
la
realice
que
determinar
para
muestra
que
el
necesaria
con
fijo
valor
operacin
la
A
fijo,
valor
un
realiza
operacin
lgica
la
Otra
I y
=
alternativa
sumador
un
clculo
operando
0.
aritmtica
nbits
El
0.. 0I.
construir
para
empleado
puede
se
el
ms
obtener
de
uso
circuito
de
un
es
in
nbits.
5-l2(a)
Figura
variable
una
de
binario
grande
crementador
incrementador
sumador
un
suficientemente
Un
001
de
la
con
el
sera.
3 bits
con
+ bit
de
delA
salida
entBrante
acarreo
=
(XX)
las
con
el
entradas
C0
acarreo
de
conectadas
ms
acarreo
entrante
significativo
0
hacen
C0
que
1.
modo
tal
C3
conectada
el
clculo
que
al
sea
FUNDAMENTOS
DEL
DISEO
LOGICO
DE
COMPUTADORAS
Ai
r-ap"
&i-
j<t
s,
So
5.
(b)
G
FIGURA
5-12
Contraccin
Basndonos
la
en
de
de
asignacin
sumador
un
valores,
hay
incrementador
un
distintas
contracciones
tres
las
para
clulas
del
sumador:
1.
La
clula
menos
2.
La
clula
normal
3.
La
clula
ms
Para
la clula
inversor.
un
necte
con
valor
0.
se
de
Aplicando
por
0 y
la
puerta
la
Aplicando
misma
tcnica
la
clula
El
circuito
con
fl2
resultante
puerta
tas
poner
tada
X
a
quierda
en
Para
ficativa
puerta
sin
Figura
5-12(b).
la
contrada,
=
por
puede
la
puerta
la
clula
es
cable,
un
por
5,
por
co
que
reemplazarse
5 puede
de
cable
un
un
por
reemplazar
la
derecha
la
en
coste
Igualmente,
y
la
si
desea,
para
I.
este
podra
generarse
hacer
en
la
todas
las
la
clula
en
las
salidas
son:
clula
del
la
que
derecho
extremo
clula
no
-2,
se
de
usa.
la
En
eliminarse
la
como
del
incrementador
y la
clula
la
2
casos,
est
una
en
que
Como
entradas.
posicin
ambos
izquierda
Puesto
cada
muestra
la
la
pueden
puesto
de
dos
sus
en
se
la
clula
esfuerzos.
significativan
de
pero
idnticas.
la
entradas,
sus
menos
por
C3,
resultante
posiciones
la
para
ponen
puertas
circuito
clulas
ahorrar
tienen
El
salida
Para
se
ejemplo,
reemplazarse
5-12(b).
de
elimina
quitarse
normal
En
la
efectos
las
>3 bits,
clula
fl,
con
Figura
en
los
fl
entrada.
su
con
la
0,
podra
eficacia
en
centro
A,C*|
se
puertas
A, @
centro
pueden
X
una
posicin
posicin
pero,
1.
las
No
del
propagan
la salida
salida,
su
incrementador
en
del
se
conectadas
la
en
en
puerta
un
coloca
clula
primero
entradas.
sus
una
X.
puertas
en
la
es
0 y C\
A tiene
todas
el
la
reemplazarse
reemplazarse
que
resultante
normal
Ci
C0
lo
por
puede
que
puede
reemplazarse
que
0,
es
lo
por
puede
circuito
5,
la
X.
5-12(a).
Figura
la
lo
2 hasta
El
es
por
4
puerta
C,.
con
puerta
A0,
la
Andesde
A(l
la
3 sta
la
0.
0 y
con
puerta
de
C0
1 y
0.
vuelve
se
fl0
con
=
de
salida
conecte
que
la
salida
puerta
A0 y 0
La
S0.
este
cable
un
la
la
derecha
fl,
izquierda
con
a
la derecha,
A0. Aplicando
A0la salida
medio
significativa
salida
la
e!
en
de
La
conectado
significativa
conec
clula
iz
se
ms
signi
posicin
fl
con
se
sacrifican
es
FUNCIONES
ARITMTICOS
CIRCUITOS
213
Decremento
Decrementar
sumar
es
es
alternativa
ble
de
to
partida,
de
de
el
duce
una
C0
una
de
puede
de
poco.
es
aquella
clula
que
0.. 0I,
de
empleando
la
pro
rendi
aunque
mejor
los
redefini-
esta
coste
com
a
contraccin,
menor
con
0.
volviendo
hecho,
la
un
C0
clula
una
De
deduce
disear
para
B
aplicando
resultado
el
proporcionar
no
se
haciendo
resta
contraccin
normales.
bits
y diseando
lo que
De
de
resultado
el
caso,
posiciones
acaneo
un
este
posi
circui
como
operacin
la
usar
para
En
las
en
funcin
la
y
variable.
la
5
empleado
Otra
sumador-restador
un
podemos
decremenlc
fijo
valor
decrementador.
un
en
tambin
diseado
seleccionando
el
aritmtica,
ha
se
ya
basndonos
0.
variable
una
5-6
disminuirse
pueden
implementacin,
coste
0.. 01
completo
redefiniendo
cin,
fijo
decrementador
para
siendo
seguir
sumador
un
el
sumador-restador,
un
incremente
que
permitiendo
plejidad
orgenes,
En
un
aplicando
Partiendo
5=1.
circuito
1.
disear
seria
negativo
Ejemplo
valor
un
frecuentemente
ms
miento.
Multiplicacin
Suponiendo
consigue
dor
multiplicar
Si
A.
al
el
sumador.
ceso
ilustra
final
de
El
es
el
aplica
produce
multiplicacin
Se
2'
resultado
cin
de
izquierda
(o
la
plicacin
Figura
por
Puesto
22 (es
decir,
numricos
datos
de
B.
como
desplazamiento
un
este
denomina
se
refiere
de
pro
En
salidas
la
resultado
C,
y
la
decir,
(es
para
la
lgica
la posicin
en
se
i,
combina
una
desplazamiento
aadir
de
la
multi
una
bits)
dere
impor
muy
contraer
de
posiciones
operacin
una
resultado
2
El
posiciones
un
para
se
El
las
simplemente
es
es
izquierdas
caso,
ceros
numricos.
El
y toda
bloque
a
0.
2'
multiplicador
desplazamiento
El
no
como
este
es
resulta
relleno
El
ceros.
el
En
C2.
igual
hasta
en
que
de
dos
constante
apli
101.
siempre
peso
se
muestra
se
en
constantes
hemos
no
que
por
por
el
2'
el
resulta
cociente
desplazamiento
desplazamiento
la
multiplicacin
son
tratado
limitar
se
divisin
das.
por
constantes
tes
tanto
cables.
funcin
La
0.
relleno
la
funcional
puesto
desplazando
desde
I
ha
es
menor
salidas
sumador
quitarn.
se
se
salida
un
en
AND
puertas
de
cuando
aparece
bloque
operando
un
las
slo
El
a
bits
0 al
5-13(b).
Divisin
la
de
dos
multiplicando
aplicarn
se
de
multiplica
el
multiplicador
B
de
nicamente
i0.
y relleno
posiciones
izquierda)
los
importante
por
con
acarreo
se
el
como
entonces
las
el
del
significativo
caso,
0,
multiplicacin,
la
para
constante
entonces
casos,
caso,
producto
este
circuito
seguido
aplicada
tante
B).
desplazamientos
de
cha
En
el
B
es
del
1.
es
es
ambos
l eva
ms
especialmente
*
convirtiendo
elimina,
el
resultado
bit
de
este
que
bits
dos
caso
un
circuito
la
aplicando
B,el valor
un
los
suma
Para
0 +
base
como
bits
de
En
5-I3(a).
Figura
que
circuito
izquierda
la
la
puesto
contraccin
la
para
contraccin.
por
en
contraccin,
valor
una
emplee
se
simplemente
posicin
posicin
determinada
eliminar
se
se
el
5-11
Figura
constante
una
para
Si
la
de
una
por
valor
sumador
C0.
circuito
el
que
car
el
constantes
por
2'
la
de
eliminar
y los
derechas
los
bits
derechas
la
el
resto.
posiciones.Dmielsmo
i
es
igualmente
decir,
una
dividendo.
del
funcin
La
modo
operacin
en
de
el
que
muy
divisin
binario).
multiplicando,
del
derecha
la
sobre
por
significativos
menos
son
discusin
nuestra
2 (es
de
potencias
bits
desechados
de
las
por
aadir
de
resulta
divisin,
de
operacin
divisin
este
bloque
desplazamiento
importante.
por
Dado
la
analoga,
por
Los
bits
se
restan
denomina
a
El
que
bloque
izquier
fun-
214
DEL
FUNDAMENTOS
DISEO
LGICO
DE
COMPUTADORAS
(a)
FIGURA
S-I3
Contraccin
cional
en
relleno
tambin
que
ceros
ceros,
puede
el
un
multiplicador
22 (es
por
(a)
decir,
para
IOI
ib)
desplazamiento
100
para
y (c)
derechas
de
para
100
posiciones)
se
muestra
5-I3(c).
Figura
Relleno
El
divisin
la
para
de
byte
como
usarse
01101011
extensin
se
definido
previamente
el
aumentar
para
es
ha
la
entrada
de
nmero
un
circuito
la
para
de
bits
que
de
necesita
un
multiplicacin
operando.
una
Por
entrada
constante,
una
por
ejemplo,
de
16
suponga
bits.
Una
ma-
FUNCIONES
de
posible
ncra
la
generar
producir
El
precisin,
baja
relleno
nmero
(0
2 representa
la extensin
del
y extensa,
incorrecto
en
bit
del
ahora,
todas
las
que
representan
descripciones
cada
5-7
de
jerrquica
La
declaran
ces
I para
signo
en
deci
complemento
razn
utilizar
para
nmeros
sig
con
sera
signo
un
el
el
muy
sera
menos
2.
discute
aritmticas
operaciones
las
la
web
pgina
que
uso
una
sumador
podramos
de
bits
decimales
sus
libro.
del
ful .adder
la
usando
mientras
C0
internas
(es
decir,
c(4)
de
restriccin
tal
y
intentar
como
VHDL.
aparece
de
seales
las
C4
en
ni
de
separadamente
Suponga
que
la
Figura
como
seales
se
<=
C(3)
aplican
mltiples,
ejemplo.
una
las
una
para
La
bits.
y
la
En
semi-
un
de
datos,
otra
se
suma,
semi-sumadores
dos
el
descripcin
arquitecturas
son
sumador
sumador
completo
cuatro
componentes
los
juntos
Las
la
para
entidades
de
construir
para
de
5-5.
salidas).
co
queremos
5-9.
Si
xor
sin
respectivamente,
C(0)
C4
C (4)
C4
asigna
se
no
esencial
es
aadir
escribir
V
construir
componente.
conectan
salida
para
propio
flujo
âdder
Figura
la
acarreo
tres
entidad.
serie
con
Las
el
datos
prximo
empleado
de
se
entradas
ni
datos.
de
entrada
son
de
Estas
flujo
simplemente
adder_4,
flujo
half
te.
y
del
asignacin
entidad
c(o)
he,
estilo
asignaciones
usa
hs,
una
El
semi-sumadores,
dos
en
serie.
de
y
en
bits
entidades
tres
el
en
de
nica
una
entidades
tienen
muestra
se
sumador
acarreo
slo
jerarqua
recurren
con
contenan
cmo
un
basado
internas,
seales
jerarqua,
estructural
del
En
tal
y 5-15
VHDL
emplean
que
consiste
emplean
de
para
descripcin
completo
en
Observe
El
de
seales
completo
la
5-14
half_adder
sumador
son
al
sumador
5-4.
Figura
ilustrar
to
Si
107
en
los
bits
signo.
representada
un
ser
de
con
para
debera
nmero
que
magnitud
con
del
extendiendo
La
la
bits
16
representa
que
byte
0.
que
usadas
jerrquico
arquitectura
se
(4),
el
10010101.
complemento
en
con
en
circuitos
Figuras
de
tres
tambin
un
de
c.
C (4)
las
sumador
un
arquitectura
del
de
mezcla
una
sumador.
la
representacin
disponible
de
VHDL
ejemplos
para
la
descripciones
distinto
elemento
EJEMPLO
ser
01101011
significativos
ms
1111111110010101.
vuelve
se
de
bits
suma
HDL-VHDL
Hasta
Los
bits
que
est
Representaciones
para
complemento
ser
agregados
El byte
la
como
para extensin aumentar

los
nmeros
para
a la
izquierda
El
16
suplemento
Un
ignorado.
emplea
se
izquierdo
complemento
extremo
circuitaies
signo
extendido
en
decimal
representa
pueden
negativo).
estuviera
representacin
implemetaciones
5-7
10010101
y el
la
Aritmtica
conservar
es
los
0000000001101011.
extendido
si
una
producir
para
operaciones
multiplicacin
para
efectuar
es
en
bits
1 para
y
vuelve
se
signo
ejemplo,
grande
bits
107,
Por
no.
positivo
16
representacin
los
apropiado
0 para
ocho
con
derecha
la
por
ceros
215
izquierda
la
por
ceros
a
para
del
entonces
para
extendido
mal.
la
positivo,
es
significativo
significativo
la
usando
operando
un
rellenar
usarse
ms
byte
rellenar
sena
menos
ceros,
es
es
bits
opcin
byte
el
que
al
operando
el
que
mientras
Frente
del
la
en
resultado,
16
planteamiento
podra
primer
aproximacin
ltima
La
resta.
en
de
Otra
0110101100000000.
la
entrada
0000000001101011.
ARITMTICOS
CIRCUITOS
la
no
se
embargo
co
aqu,
deteccin
define
pero
de
separadamente,
C4
C{0)
se
es
asigna
til
para
desbordamien
enton
216
FUNDAMENTOS
DISEO
DEL
En
VHDL,
que
definir
LGICO
incorrecto-
esto
es
una
seal
en
--
Sumador
de
(vase
Figuras
--
bits:
descripcin
5-4
(3)
usarse
de
de
diagramas
los
para
seal
como
interna.
ejemplo,
(por
C4
c(4))
C (4)
xor
jerrquica
5-5
<=
DORAS
puede
lugar
no
utilizar
para
PUTA
COM
salida
Una
interna
DE
de
flujo
lgicos)
datos/estructural
ieee;
library
ieee.std_logic_1164,al ;
half_adder
use
entity
is
(x,
port
y
c
s,
end
in
std_logic;
std_logic);
out
half_adder;
dataflow_3
architecture
of
half_adder
begin
s
<=
xor
y;
<=
and
y;
dataf
end
low_3;
ieee;
library
ieee.
use
(x,
port
i
z
y,
c
s,
end
164
std_logic_l
ful _adder
entity
std_logic;
std_logic);
ful _adder;
architecture
struc_dataflow_3
Cx,
port
stdlogic;
stdlogc)
out
coqponent;
hs,
signal
begin
HA1:
he,
Std_logic;
te:
half_adder
port
(x,
map
hs,
y,
he);
half_adder
HA2:
port
(hs,
map
te
end
in
s,
end
is
ful _adder
of
half_adder
component
z,
te);
s,
he;
or
struc_dataflow_3;
ieee;
library
ieee
use
entity
std
logic_1164
adder_4
is
portB,
:
C4:
all;
(3
out
std_logic_vector(3
downto
out
std_logic);
in
std_logic_vector
std_logic;
A
CQ
end
in
out
.al ;
in
downto
0);
0);
adder_4;
FIGURA
Descripcin
5-14
jerrquica
de
flujo
de
datos
estructural
de
un
sumador
de
bits
Entonces,
dando
hay
FUNCIONES
architecture
portfx,
y,
s,
end
C:
ful _adder
port
B(),
AO)
(B(l),
A(l)
A(2)
map
Bitl:
map
Bit2:
port
(B
map
port
FIGURA
C(2>,
S(2),
C{3))
sumador
de
C(3),
S(3),
C(4))
bits
superiores
proporciona
transferencia
registros,
5-16
Figura
quitectura
&.
de
la
entidad
El
representa
la
de
comportamiento
la
de
la
adder_4_b.
la
1+4
de
C4.
la
se
suma
de
es
Dado
para
un
signo,
VHDL
como
5 bits.
la
paquete
lo
no
resultado
la
tipo
la
suma,
el
ieee.
lado
se
5 bits
el
tipo
bits
el
sumador
de
transferencia
con
entre
serie
acarreo
de
bits.
En
la
declaracin
nica
una
nivel
ar
que
denominada
sola
seal
las
tiene
que
originales.
seales
un
nmero
En
el
de
ejemplo.
es
planteamiento
un
de
Tambin
una
seal
usando
definir
deseamos
sum
de
de
la
ocurre
sentencia
bits.
la
con
entradas
incluyendo
seguro.
std_logic_arith,
sin
especficamente
suma
que
asignacin.
Se
adicional
paquete
un
estamos
caso
las
salida,
la
que
necesitamos
unsigned.
una
ya
de
todas
consistencia,
Por
seal.
expresin
ia
en
concatenacin,
este
Adems,
izquierdo
izquierda
la
std_logic,
En
extensin
declara
la
por
pero
std_logic.
la
en
usarse
de
de
comportamiento.
com
A(0)
a
necesaria,
es
en
librera
emplearemos
puede
nivel
por
una
de
(1)
aparece
de
listado
de
no
el
para
en
que
en
de
el
de
de
operacin
una
(2)
que
el
realizarse
puede
suma
101,
en
conversin
presente
por
describe
una
cada
de
(3)
cantidades
en
no
'
que
izquierda
la
Esta
+
que
definir
Observe
a
aparece
convierten
para
se
seales
bits
de
sumador
un
comportamiento
lgica
dos
nmeros
el
nivel
del
con
nivel
como
especficamente
estudiar
sin
circuitos
de
refieren
seal
5 seales.
catenacin,
(continuacin)
descripcin
la
se
descripcin
representa
&
combina
los
de
la
suma
y el
suma
An
7.
de
'0
con
bits
Estudiaremos
registros.
una
descripcin
concatenacin
suma
representa
podemos
ilustrar
descripcin
de
Captulo
el
mostrar
muestra
de
operador
igual
de
sumador
un
para
niveles
entre
en
VHDL
5-8
La
lgico.
registros
embargo,
EJEMPLO
oportunidad
Estos
transferencia
de
entre
sin
de
estructural
datos
una
nivel
nivel
de
flujo
comportamiento
al
portamiento
de
jerrquica
de
niveles
A(3)f
5*15
Descripcin
&
C(2>)
Descripcin
Sil),
C(4)?
structural_4
C(l),
>
CO?
c=
(2)
<B(3),
map
<=
C4
El
C(1)
ful _adder
CO)
bits
S(0)f
ful _adder
Bit3:
C(0),
ful _adder
port
end
0);
downto
std_logic_vector4
BitO:
usa
std_logic;
std_logic);
coiqponent;
signal
begin
El
in
out
217
is
adder_4
structural_4
ful _adder
component
ARITMTICOS
CIRCUITOS
la
concatenacin
obtener
Para
asigna
el
resultado
en
C4
de
y S
la
218
DISEO
DEL
FUNDAMENTOS
de
Sumador
--
LGICO
bits:
DE
descripcin
COMPUTADORAS
de
comportamiento
ieee;
library
ieee.stdJLogic_1164.al ?
ieee.std_logic_uns
use
us
entity
igned.al1;
is
adder_4_b
portB,
C0
in
in
C4:
std_logc_vector(3
0);
downto
stdlogic;
out
std_logic_vector(3
out
std
downto
logic)
0);
adder_4_b;
end
behavioral
architecture
signal
sum
of
ie
adder_4_b
std_logic_vector
0);
downto
(4
begin
sum
C01
<=
C4
S
sum(3
<
end
('0*
B)
&
("0000"
C0)
&
0);
downto
behavioral;
FIGURA
16
Descripcin
de
son
Esto
el
Hasta
ahora,
todas
descripciones
de
5-9
La
descripcin
para
de
un
descripcin
dor.
un
Figura
dos
sentencias
siguientes
s.
aritmticos.
circuitos
Continuaremos
secuenciales
bits
el
en
construido
6.
Captulo
ful _adder
usa
ful _adder
c.
y
Note
estos
y,
s,
x,
de
c(3)
los
dos
mismos
en
half
la
Figura
c(l)
seales
internos,
hs.
datos
la
usarse
en
OR
de
mdulos
semi-suma
un
para
la
en
te
diferentes
4 bits.
de
una
Se
te.
mezcla
una
sumador
propio
jerrquico
ser
como
he.
mediante
pueden
y
y el
de
flujo
para
diseo
son
componente,
como
cables
semi-sumadores
_adder
son
half_adder
nombres
5-5.
semi-sumadores.
Las
cada
bits
mdulos
mdulos
tres
de
el
los
Los
asignaciones
tres
simplemente
adder_4
seales
que
los
que
mdulo
las
cables
el
declaran
se
de
dos
en
datos.
de
representar
para
uno
ejemplo.
serie
para
mdulo.
mdulos,
siguiente
acarreo
usado
solo
un
varios
el
en
estilo
de
flujo
partir
consiste
mdulo
El
de
descripcin
muestra
mdulos
tres
serie.
acarreo
nicamente
tienen
sumador
un
recurre
con
contenido
jerarqua
se
para
5-17
completo
mdulo
el
jerrquico
la
han
usan
que
y cmo
tal
half_adder
salidas
En
jerarqua,
estructural
El
ejemplo,
la
de
mdulo
acarreo
mientras
de
sumador
c.
das.
C4
circuitos
los
para
los
las
ltimo,
salidas
las
describir
empicadas
circuitos
Verilog
sumador
El
descripciones
representan
que
EJEMPLO
diante
las
distinto
el
Por
sum.
HDL-Verilog
elemento
para
En
4-bits
obtener
VHDL
de
Representaciones
seal
para
introduccin
presentando
la
a
sum
maneras
de
completo
salida,
sobre
nuestra
VHDL
sumador
un
de
acarreo
adicionales
completa
ms
con
de
comportamiento
incluyendo
asignaciones
suma,
5-8
A}
&
sum(4);
<=
las
he
se
(se
otra
5-4.
Figura
aplican
y
y
entra
forma
usan
el
por
ful _adder).
se
Observe
co
que
internas
los
juntos
conectan
(es
decir,
C4
son
ni
cuatro
entrada
entradas
sumadores
y
ni
salida
salidas).
completos
respectivamente,
me
FUNCIONES
/
/
Sumador
de
(vase
Figuras
5-4
5-5
halâddei^vx,
module
input
x#
de
jerrquica
descripcin
bits:
para
y,
s,
c)
y,
z,
s,
de
flujo
219
datos/estructural
lgicos!
diagramas
los
ARITMTICOS
CIRCUITOS
y;
output
s,
aasign
assign
c;
*
y;
&
y;
endmodule
fulâdderjvx,
odule
input
x,
output
a,
hs,
wire
c;
he,
te;
HAlx,
half_adder_v
c
te
he),
hs,
y,
HA2(hs,
assign
c)
z;
y,
te)?
s,
z,
he;
endmodule
adder_4_v(B,
odule
A,
[3:0]
input
input
B,
C4)
S,
CO,
A;
CO;
output
[3;0]
output
C4;
S;
[3:1]
wire
C;
Bt0{B[0]f
ful _adder_v
Bitl{B[1]
CO,
A[l]
C[l],
5 [1]
C[2],
S[2],
Cf3]
S[3J,
C4);
Af2],
Bt2[B[2j,
Bt3B[3],
C[l!),
{0},
AfOj
A[3)
C[3]
C[2]),
endmodule
5-17
FIGURA
Descripcin
Descripcin
niveles
podemos
de
5-10
Figura
5-18
lgica
el
{}
tipos
sumador
un
para
de
4-bits
nivel
de
transferencia
lgico.
en
el
niveles
entre
registros.
7.
Captulo
la
mostrar
sin
embargo
Verilog
de
comportamiento
para
de
Tales
ilustrar
la
descripcin
Estudiaremos
An
sin
descripcin
circuitos
denominan
nivel
el
el
nivel
com
nivel
transferencia
de
de
entre
comportamiento
de
nivel
con
de
especficamente
estudiar
a
de
descripcin
se
el
para
suma
bits.
EJEMPLO
suma
Verilog
oportunidad
una
un
registros
entre
registros,
La
nivel
transferencia
dor
proporciona
bits
superiores
portamiento
y
los
de
estructural
datos
de
flujo
comportamiento
de
sumador
El
de
jerrquica
se
representa
de
la
muestra
describe
Verilog
mediante
una
datos
descripcin
del
sentencia
es
sin
signo.
La
el
concatenacin
de
sumador
sumador.
que
concatenacin.
denominada
operacin
cable
para
nica
una
un
para
En
usa
el
4 biLs
mdulo
La
{}. El
operacin
combina
dos
serie
acarreo
con
la
adder_4_b_v,
+
la
representa
+
seales
realizada
suma
sobre
en
una
sola
220
FUNDAMENTOS
seal
tiene
que
de
nmero
un
ejemplo.
el
En
LGICO
DISEO
DEL
{C4,
S}
bits
igual
representa
1+4
cin
5 seales.
y aparece
Sumador
de
module
Observe
la
izquierda
bits:
descripcin
adder_4_b_v(A,
B,
[3:0]
input
A,
S[2]
C4
C4)
S,
nmero
Sil]
S[03
la
izquierda
aparece
listado
Verilog
CO,
del
suma
las
de
bits
en
en
la
expresin
seales
originales.
vector
S[3]
que
el
en
la
el
C4
con
COMPUTADORAS
DE
de
la
de
comportamiento
de
la
concatena
seal.
B;
CO;
input
output[3:0]
S;
output
C4;
aesign
{C4f
S}
CO;
endmodule
FIGURA
5-18
de
Descripcin
Esto
5-9
completa
Resumen
En
este
detal e
de
sumadores
el
Se
ha
rendimiento.
Igualmente
nes
ltimas
de
circuitos
el
Captulo
secucnciales.
resta
para
del
de
nmeros
de
nmeros
signo
usando
con
acarreo
binarios
sin
signo
signo,
con
tambin
signo
sin
complemento
en
2.
circuitos
Se
sumador
binarios
binarios
los
con
aritmticas.
operaciones
representacin
binaria
y
ha
ha
Se
tratado
ha
paralelo
empleando
se
combinacionales
han
dos
su
suma
utilizado
realizado
una
de
compuestos
secciones
del
en
funcional
relleno
y de
de
con
ceros
han
proporcionado
Verilog.
comportamiento
Ambos
captulo
VHDL
medio
por
el
adicionales
constante,
una
por
operaciones
presentado
aritmticos
nivel
divisin
y
estas
aritmticas
operaciones
presentado
se
En
circuitos
de
binarios.
para
Las
la
multiplicacin
multiplicacin
Tambin
descripciones
la
han
aplicaciones
traccin.
aritmticos.
incluso
la
nmeros
sumadores
se
la
Verilog
descripcin
efectan
binarios,
mostrado
como
directamente
a
AND
usando
circuitos
la
para
que
desarrollado
restar
introduccin
decremento,
1, as
sumador-restador.
y
puertas
ron
2 y
sumar
para
breve
los
para
Verilog
circuitos
presentado
implementacin
El
resta.
su
han
se
la
Verilog
por
4-bits
de
completo
captulo
captulo
mejorar
complemento
para
el
ofrecidos
sumador
un
mecanismos
del
en
introduccin
nuestra
los
presentarn
se
de
comportamiento
de
han
varios
bloques
Clif s,
NJ:
con
del
signo
introduccin
se
obtuvie
denominada
del
una
HDLs
para
Se
diseo
extensin
la
el
incremento,
desplazamientos.
tcnica
una
el
como
los
operando.
descripcio
las
ilustrado
estudiando
funcionales
del
las
captulo.
Referencias
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Mano,
M.:
J.
WAKERLY,
Prentice
3.
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Digital
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Std
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neers.
5.
VHDL
IEEE
ARITMTICOS
CIRCUITOS
Prototyping
with
the
(*)
indica
Upper
HDL,
Verilog
1999.
Problemas
El
smbolo
puede
encontrar
5-1.
Disee
el
Disee
siguientes
ecuaciones
en
lgico
integrado
diagrama
el
circuito
implementa
5-3.
los
*Obtenga
10011100,
5-4.
Realice
la
(a)
11111
(b)
10110
Use
durante
desbordamiento
la
los
con
(c)
(d)
Problema
5-4
extensin
las
BiBl>
C0
las
una
de
de
entrada.
2 bits
en
acarreo
tres
y
salidas
de
como
el
Empiece
dos
de
S|S0
salida
una
acarreo
circui
un
diseo
las
con
sumador:
del
A,B,C,
de
de
sumador
un
la
en
bits,
Verifique
5-19.
Figura
implementado
el
como
el
que
circuito
y
00000000,
los
de
signo:
10000000.
sin
binarios
nmeros
siguientes
sin
binarios
nmeros
siguientes
signo
tomando
el
com
substraendo:
1111
el
Repita
indicada
10000
se
BiCi
muestra
se
binaria
de
etapa
10101000.
2 del
solucin
la
que
completo.
complementos
resta
a
suma
bits
dos
los
AiCi
primera
la
la
variables
A.BtC,
=A,B,
asterisco
cada
de
A^C,
el
entrada
las
uno
74283,
10011101,
plemento
5-5.
de
sumador
un
implemente
una
para
para
C,+
*EI
que
cada
5-2.
y que
inversores
ms
obtenga
que
tiene
entero
niveles
dos
de
A,A0
circuito
libro:
del
web
avanzados
combinacional
2 bits
de
meros
sitio
circuito
un
C2.
to
el
en
ms
problemas
) indica
para
operaciones
en
la
1011110
101
1011110
suponiendo
que
la longitud
igualar
del
complemento
resta
global
para
101000
estn
nmeros
los
de
para
cualquiera
los
operandos.
cualquiera
de
en
de
los
nmeros
complemento
Se produce
los
nmeros
dados?
con
signo.
desbordamiento
dados?
Ocurre
222
FUNDAMENTOS
DISEO
DEL
LGICO
DE
FIGURA
5-19
Circuito
5-6.
las
*Calcule
pleando
5-7.
Los
nmeros
siguientes
negativos,
son
las
verifique
I 1001
(c)
110001
(b)
001011
100110
(d)
101110-
5-8.
guientes
cada
de
entrada
cuya
la entrada,
em
negativos.
izquierdo
extremo
si
y,
indicadas
aritmticas
clculo.
combinacional
2 del
nmero
de
nmero
un
es
cada
para
4 bits
de
uno
los
si
est
del
circuito
con
4n
formado
bit.
valor
del
bits
Use
incrementador
entrada
bits.
de
bits
sin
una
distintas
de
las
de
acarreo
modo
dos
necesarios
entradas
lneas
con
final
acarreo
y dos
ellas
entre
derecho
anticipado
pueda
emplearse
que
ocho
con
es
la
circuitos
en
salidas,
similares
0.
aumentar
para
que
incrementa
su
00000010
cuando
clulas
de
1 bit
de
aade
+
de
necesarias
bits.
acarreo
con
que
es
sumador-restador
en
bits
acarreo
un
entrada
posiciones
bits
de
implementar
de
sumador
un
de
acarreo
su
las
diseando
cada
partiendo
disminuye
de
de
partir
funcin
La
contraccin
circuito
b,
por
de
inversores
velocidad
ms
grandes
entrada.
contraccin
un
de
de
cascada,
en
bit
lgica
apartado
de
al
con
idnticas
clulas
conectan
se
aplicado
redisea
se
los
ms
niveles,
dos
cuatro
por
clulas
Las
El
circuito
simplificado
entrada.
de
acarreo.
Emplee
circuito
un
cada
para
un
El
(c)
es
circuito
una
en
del
posicin
operaciones
binario
en
nmeros
110111
circuito
un
complemento
variables
las
El
<b)
de
el
es
circuito
El
para
5-10.
los
casos:
(a)
de
(-24)
010010
para
versiones
tres
salida
cuya
desbordamiento
hay
Disee
2 para
las
en
Realice
2.
la
35)
respuestas.
100111
si
y (
a
signo
un
(a)
Indique
5-9.
tienen
complemento
en
(-24)
complemento
binarios
estn
36)
signo
en
5-2
Problema
del
aritmticas
operaciones
representacin
la
COMPUTADORAS
en
la
e
indicando
disear
el
circuito
binario
0010
su
0010.
8 bits
entrada
el
para
valor
sin
acarreo
00000010
entrada
tipo
de
disear
la
clula
un
entrada
el
Realice
5=1.
qu
para
cuando
diseo
emplear
FUNCIONES
5-11.
Usando
+<a)
contraccin
acarreo
funciones
de
trada
circuito
el
Construya
c)
bits
16
Cj.
C8,
ca
adicional
y X
5-13.
si
Repita
de
de
externo
ver
si
Disee
5-16.
5-17.
la
la
(1)
*E1
circuito
de
seleccin
tiene
5-19.
Disee
contraccin
de
X.
el
(XXX)
entrada
de
contrac
producir
para
P12.l5,
apartado
y
al
de
lgi
la
(b),
juntos
clula
es
salida,
cascada
en
G4.7,
bits
I si
uno
cada
para
de
travs
de
entrada
una
4
=
que
una
de
signo
minio
entradas
tres
conectan
cada
contraccin
restador
un
AUse
circuito
un
del
la
sin
correccin
signo
signo
signo
lgica
la
de
las
y
la
que
selectiva
de
y la
acarreo,
las
nica
4 bits
y usando
signo
de
el
acarreo
de
(d)
binario
multiplicador
y sumadores
AND
puertas
circuito
a
que
la
de
solucin
complemento
complemento
los
tiene
y B
circuito
el
2 del
valores
siguientes
del
un
Problema
el
(2)
2 del
minuendo
un
pa
resultado.
la
para
entrada
las
0111
01II
0100
01II
1101
1010
0111
1010
0001
1000
salidas
S3, S2,
dos
y
sin
nmeros
C4.
signo
de
bits.
binarios.
multiplique
para
para
sumador-restador,
el
multiplique
que
control
bits
5-14.
Divida
del
valores
5 bits.
de
magnitud
lgica
emplea
Problema
(a)
(b)
(c)
los
caso,
el
en
como
5-8
datos
sin
nmeros
en
Figura
de
entradas
los
compare
iterativo
que
nmeros
cada
en
un
un
en
una
(b)
P*., .
sin
nmeros
salida
una
se
(e)
plee
(a)
debido
que.
dos
compare
circuitos
en
S y para
un
sume
Emplee
apartados
G^,
P4.7,
(Observe
circuitos
aplicando
sumador-restador
*Disee
que
su
salida.
de
los
P^,
5-18.
entrada
incremente
que
acarreo
en
C,6.
entradas
las
generacin
(3)
Determine,
anticipado
acarreo
un
entradas
circuito
cuatro
de
<B.
de
resta,
BEl
combinacional
=
sumador-restador
ra
de
0.)
usando
Los
ms
las
con
sumador-restador
un
en
grupo
bits
X.
BoA
diseo
anticipado
producir
A.
5-12
circuito
un
acarreo
bits
16
que
Una
como
Disee
en
con
disee
acarreo.
Problema
el
Repita
Po-is
5-12
bits.
del
con
diseados
que
acarreo.
la
de
iguales
mayor
B.=
anticipado,
de
sus
circuito
con
circuitos
y
is
son
cuatro
es
salida
para
Problema
los
seales
5-15.
bits
combinacional
es
el
+
uno
salida
5-14.
Gl2_l5
si
un
16
los
Go-
circuito
un
ver
para
la
necesaria
y
Disee
C12
grupo
incrementa
que
acarreo
acarreo
con
2.
de
sobre
y
propagacin
paralelo
diseando
circuito
2. dando
en
bits
4
de
223
bits.
adicional
Gs.j|,
5-12.
un
cin
de
de
sumador
un
acarreo
(a),
de
de
de
con
apartado
entrada
su
bits
binario
equivalente
Repita
(b)
de
partir
ARITMTICOS
CIRCUITOS
nmero
5-18.
de
bits
por
la
constante
1010
aplicando
Em
224
5-20.
DISEO
DEL
FUNDAMENTOS
(a)
tb)
Disee
un
circuito
Disee
un
circuito
ciente
los
ASCII
para
mulacin
se
de
8 bits
archivos
Todos
LGICO
las
de
de
8 bits
en
los
hits
la
por
la
entre
1000.
constante
1000
constante
dando
un
co
8 bits.
referidos
el
en
sitio
web
HDL
libro.
VHDL
muchos
de
los
Para
problemas
cualquier
En
Verilog.
sin
problemas
disponibles
estn
problemas
restantes
del
de
descripciones
un
escribir
de
resto
edicin
necesita
pueden
que
dato
un
dato
un
circuitos
simulacin
su
se
multiplique
divida
para
COMPUTADORAS
DE
que
un
HDL
en
compilar
de
necesidad
si
piden
siempre
que
caso,
simular.
5-21.
Compile
ciones
el
Aplique
rreos
entre
hasta
*Compile
el
5-23.
sumador
tambin
Aplique
co
Usando
la
bles
5-16
Figura
de
verificar
el
entrada:
de
forma
el
aca
0 y
conexiones
las
que
puede
else
para
de
la
un
Figura
combinaciones
combinaciones
ocho
propagarse
que
de
de
la
cadena
un
de
1 de
un
los
Asumiendo
entrada
para
sumadores
la
comprobar
que
verifiquen
la
Usando
la
de
Figura
descripcin
la Figura
bits
5-8.
sumador.
para
demostrando
las
que
con
una
decisin
alto
un
su
descripcin.
en
Apli
acarreos
1 de
co
bits
en
de
la
en
todos
entre
I de
un
Figura
tambin
Aplique
0 y
C4.
combinaciones
ocho
acarreos
Verilog
Suponiendo
per
que
de
derecha.
binaria
nivel
un
las
de
propagarse
de
0 y
de
la
que
completos.
aplique
cadena
Figu
Figura
combinacio
cadena
la
sumador
ms
la
las
la
test
posibles
un
de
de
combinaciones
sumadores
de
serie,
la
de
vectores
ocho
otros
del
de
puede
simule
las
verificar
Aplique
las
propagarse
acarreo
que
de
para
los
para
las conexiones
conexiones
para
anticipado
5-17.
completo
sumador
conjunto
puede
de
gua
comportamiento
Compile
un
comportamiento
de
como
de
test
similar
acarreo
del
derecha
verifiquen
las
con
Figura
la
la
como
demostrando
5-18
de
a
VHDL
en
4-bits
Obtenga
lgica
que
el
datos
de
de
ms
descripcin
implementacin
completos
sumadores
Compile
aplique
16 posi
serie,
acarreo
combinaciones
las
los
flujo
demostrando
completos,
escriba
que
una
combinaciones
de
servir
con
5-8.
Figura
C4.
sumador
completo
y simule
5-18.
co
de
tambin
sumadores
etapas
la
sumador-restador
del
aplique
la
sumador
combinaciones
todos
implementacin
entre
1 de
de
de
descripcin
la
escriba
S,
sumador-restador
las
convincente
sumador
esto
tambin
de
acarreos
un
when
el
una
jerrquica
del
lgica
su
descripcin.
la
simule
*Compile
tador
las
para
verifiquen
un
para
Tambin,
de
0
para
simule
de
Compile
comprueben
gua
nivel
una
cadena
descripcin
y 5-15
Compile
que
5-27.
de
un
4 bits
de
aplique
derecha
demostrando
entrada.
un
la
5-14
5-6.
de
la
propagarse
mitan
5-26.
la
que
comprueben
de
Escriba
tre
comple
cadena
la
propagarse
sumador
serie,
acarreo
ms
Suponiendo
que
pueden
nes
de
alto
descripcin.
su
conexiones
5-25.
con
como
en
combinaciones
ras
de
puede
del
comportamiento
de
sumadores
los
VHDL
y simule
combinaciones
5-24.
conexiones
que
combina
sumadores
otros
C4.
comportamiento
para
las
demostrando
combinaciones
todos
entre
acarreos
ocho
los
estmulos
Aplique
posibles
5-15.
y
las
para
chequeo
verifiquen
como
completos
descripcin
implementacin
completo
la
Suponiendo
entrada.
derecha
C4.
una
comprueben
5-14
Figuras
la
que
sumadores
simule
5-16.
sirve
combinaciones
los
las
de
bits
ms
tambin
esto
todos
co
completo
tambin
1 desde
de
sumador
entrada:
de
tos.
sumador
el
verifiquen
que
5-22.
simule
co
de
la
el
para
una
los
C4.
Figura
sumador-ro
mplemenia-
4-3".
cin
de
el
gan
bin
de
acarreo
salida
combinaciones
todos
los
un
proponga
de
combinaciones
posibles
de
etapa
permitan
completos,
de
vectores
test
(1)
que
etapa
de
las
salida
alguna
del
de
conexiones
demostrando
puede
que
la
2 y
cadena
de
un
(2)
tam
entre
acarreo
16
obten
Aplique
circuito.
propagarse
las
apliquen
bit
del
sumadora-restadora
travs
verificar
que
sumadores
la
esta
de
conjunto
entrada
225
1 de
un
CO
C4.
5-28.
serie,
acarreo
ARITMTICOS
CIRCUITOS
FUNCIONES
Escriba
ra
5-17
simule
de
forma
el
para
su
de
descripcin
una
sumador
de
Localice
descripcin.
convincente
el
de
flujo
4
funcionamiento
bits
un
jerrquica
datos
con
en
Verilog
de
anticipado
acarreo
de
conjunto
del
circuito.
vectores
de
la
test
similar
Figura
5-6.
que
permitan
la
de
la
Compile
verificar
Figu
y
CAPTULO
i6
Circuitos
Hasta
este
que
resta,
la
y la
suma
hardware
requiere
lograrlo
para
operaciones
guardar
lgica
es
la
cin
binaria,
de
tos
secuenciales.
al
todo
el
el
flip-flops
de
diseo
principio
del
La
diseo.
cantidades
grandes
lgicos.
gica.
profundidad
este
capitulo
las
Las
de
captulo
En
VHDL
almacenamiento
diagra
circui
los
tcnicas
desarrollan
las
los
di
para
ltimas
dos
proporciona
Verilog
y
para
flip-
los
circuitos
y los
tablas
comportamiento
el
hardware
de
de
los
funcionamiento.
descripcin
elementos
y los
la
mayora
Captulo
excepcin
de
No
describir
del
latches
analizaremos
combinacional.
correcto
su
tarde
se
informa
tipos
de
circuitos
capitulo.
este
los
latches.
los
de
secciones
y verificar
de
Ms
lgica
los
Distinguiremos
uno.
el
de
cir
almacenar
para
la
lgica
circuitos
los
Aun
como
permitan
que
denominados
los
son
introduccin
bsicos
una
elementos
forma
circuitos
construir
circuitos
con
cada
flip-flops
siguientes
de
de
trada
flip-flops.
lenguajes
los
secuenciales
en
y
de
tipos
una
representaciones
tales
los
secuenciales
con
Los
de
en
Las
secciones,
mos
estudio
proporcionan
circuitos
sear
capitulo
latches
consistentes
mas
poder
Tales
varios
estado
estructuras
flexible.
y poco
operaciones.
empieza
denominados
secuenciales
de
secuencias
de
muchas
necesitamos
las
un
por
y estudiaremos
flops
muy
entre
seguida
interesantes
costoso
flexibles,
Este
cuenciales
de
cascada
una
secuenciales.
cuitos
capaz
realizacin
es
tiles
informacin
de
combinacional.
lgica
tales
operaciones
empleando
operaciones
Sin
juntas.
embargo,
secuencias
Para
conseguir
nicamente
estudiado
realizar
hemos
momento
esta
combinacional
tos
secuenciales
obstante,
contiene
computadoras
lgica
la
los
1,
son
memoria
debido
secuenciales
circuitos
de
latches
tos
circuitos
material
y los
empleo
los
memoria,
electrnicos
para
digitales
puesto
que
de
lugar
en
que
y cmo
cualquiera
se
disean.
mos
extendidos
muy
almacenamiento
de!
fundamental
sistemas
estn
flip-flops
masivo
genrica
computadora
de
circuitos
como
al
digital.
la
fundamen
componentes
son
En
en
se
disean
como
circui
basado
entienda
en
l
en
228
6-1
LGICO
DISEO
DEL
FUNDAMENTOS
Definicin
de
Los
circuitos
que
la
los
describe
se
En
la
6-1
secuencial
miento.
nara.
informacin
La
del
circuito
entorno
de
almacenamiento,
travs
sino
los
elementos
las
el
el
demuestra
tambin
presente.
De
entradas,
estados
interiores,
dos
Hay
que
circuito
un
de
las
del
de
tiempo
aparece
al
apliquen
Suponga
circuito
funcin
son
entradas
diagrama
de
las
de
estado
del
como
sucesin
entra
estado
prximo
as
una
valores
los
El
el
en
de
tiempo
del
del
depende
comportamiento
clasificacin
su
estado
su
interior.
de
secuencial
del
como
seales
sus
asincrono
orden
en
momento
El
conocimiento
circuito
un
la
tras
sido
un
tiempo
la
informacin
de
instantes
en
depende
de
tanto
entradas
las
cambian
que
2;^.
del
/pj.
Esta
Esta
de
la
Adems,
(c).
lo
salida
relacin
buffer.
se
entre
el
en
lo
de
la
informacin
deseamos
el
retardo
*pda
la
la
de
entrada
la
el
valor
entrada
la
la
en
la
salida
de
modo
salida
una
su
ha
de
almacenado
duran
muchas
incluso
las
entradas
que
puerta.
una
entrada
tal
del
entrada
que
mantiene
instante
un
por
la
buffer
producida
se
retardo
un
informacin
base
de
conecta
se
que
Entonces
en
especfico
6-2(a)
tiempo
aplica
en
se
momentos
de
tiempo
Figura
entrada
retardo
de
tiempo
tiene
buffer
almacenar
determinados
mediante
incluso
maneras,
Este
buffer
suponga
un
menos
muchas
un
instante
que
en
buffer
por
de
muestra
general,
en
mayor
del
6-2(b)
Pero,
*pd-
digitales
presente
el
en
depender
no
0 durante
/
6-2(a>
salida
de
salida
tiempo
un
sistemas
Figura
cambiar
y
Figuras
ha
(b)
en
slo
de
secuencial
y
de
tiempo
La
almacenado
que
las
no
por
circuito
un
partir
los
en
tiempo
tpicamente
indefinido
muestran
ser
de
cambios
de
de
buffer
un
valor
Este
los
define
se
que
el
en
tiempo
ser
almacenamiento.
estado
elementos
los
determinan
de
las
especifica
secuenciales.
de
lgicos.
circuitos
durante
caso
actual
El
de
el
binaria
de
almacenamiento.
funcin
una
bloques
comportamiento
Puesto
f
puertas.
se
de
se
circuitos
almacena
se
de
empleo
propagacin
un
estado
secuencial
bi
define
tiempo.
eficazmente
te
de
instante
informacin
La
6-1
Diagrama
sncrono
cualquier
en
elementos
almacena
informacin
la
Tambin
salidas.
elementos
es
FIGURA
de
El
los
circuito
un
los
el
con
las
dado
recibe
junto
de
de
informacin
almacenar
momento
un
formar
Para
elementos
de
secuencial
secuencial
entradas
sus
tiempo.
entradas
largo
principales
secuencial
discretos
el
tipos
observan
se
que
salidas.
en
de
de
circuito
un
en
de
tambin
modo,
este
capaces
binario
salidas
almacenamiento
de
lo
por
secuencial.
con
elementos
circuito
estado
actual
circuito
un
circuitos
entradas,
valor
prximo
las
que
estado
del
El
entradas.
determinar
para
estos
en
Estas
determinan
empleados
de bloques
das.
de
los
de
mayora
almacenamiento
combinacional
son
momento.
ese
Aun
la
de
de
bloques
circuito
un
guardada
en
combinacionales.
combinacionales.
elementos
de
diagrama
almacenamiento
binaria
secuencial
su
el
de
los
sido
secuencial.
interconecta
se
elementos
Los
incluyen
muestra
se
circuitos
tambin
sistema
un
han
ahora
incluyen
prctica
como
Figura
circuito
un
digitales
la
en
hasta
considerado
han
se
sistemas
encontrados
sistema
el
secuencial
que
de
mayora
COMPUTADORAS
DE
circuito
digitales
sistemas
salida
para
como
el
en
el
buffer
volver
todo
/,
de
CIRCUITOS
229
SECUENCIALES
4^
(c)
D
FIGURA
6-2
Estructuras
modo
los
un
que
almacenar
El
buffer
el
con
6-2{d).
buffer
un
seal
La
dos
invierte
se
no
originando
los
nador.
ms
populares
(Vase
Captulo
9.)
almacenar
pueden
inversores
asincronos
denominados
lazo.
el
el
los
Fi
la
en
de
las
las
puede
de
6-2(b)
(d)
hasta
los
Reemplazando
circuitos
Los
modo
este
uno
orde
del
Figuras
cambiarse.
realizados
ilustra
memorias
variarla.
poder
para
ejemplo
este
en
circuitos
modo
estn
latches
efecto,
En
almacenamiento
informacin
la
NAND.
alrededor
muestra
discuten
se
alma
de
la
en
seccin.
prxima
En
los
general,
circuitos
cambian
las
modelo
sncrono.
portante
No
denominados
namiento.
namiento
en
sitivo
de
lemporizacin
Los
pulsos
reloj.
almacenamiento
reloj
cambiar
sos
nan
relativamente
denominado
generador
reloj
presencia
fciles
de
pesar
de
disear.
tiempo.
lo
de
reloj.
circuitos
de
las
grandes
los
el
ms
diferencias
logra
tren
de
secuenciales
se
los
retardos
peridico
de
los
de
prctica,
que
puede
pul
emplean
circuitos
secuen
puesto
circuito
pul
los
elementos
los
slo
denominan
del
dispo
pulsos
elementos
almacenamiento
empleado,
en
almace
un
cambiar
sncronos
frecuentemente
de
mediante
la
En
deben
elementos
im
muy
almace
de
que
pulsos.
cundo
al
ajustan
se
elementos
manera
determinados
que
en
sncronos.
los
un
tal
almacenamiento
de
es
de
circuitos
Los
produce
que
indican
que
de
salidas
se
sistema
por
elementos
los
de
del
largo
circuitos
afectan
su
que
caso
elementos
sincronizacin
reloj
que
Un
construir
en
slo
circuitos
asincronos.
para
que
puesto
instante
y del
puertas
por
informacin
La
seales
las
de
a
tipo
la
afectados
otras
pulsos
entrada
Este
correctamente
estn
valor
de
como
sncronos.
con
optan
seales
disear,
de
las
diseos
bloques
guardan
de
de
necesitan
se
emplea
difciles
son
diseadores
los
como
determinados
junto
El
en
de
que
slo
aplican
se
almacenamiento.
ciales
flip-flops.
sncronos
del
sos
asincronos
distribuyen
se
complejos
propagacin
veces
sncrono
momentos
de
de
algunas
secuencial
circuito
Un
mayora
latches
de
empleo
retardo
del
la
As,
obstante,
entradas.
el
es
ms
asincronos
mucho
depende
comportamiento
de
todo
implementar
aunque
embargo,
no
hay ningn
Sin
OR
puertas
por
de
alrededor
inversin
de
informacin,
cenamiento
de
inversin
ninguna
mtodos
deber
se
como
re
con
decir.
es
veces,
lgica
de
ninguna
inversores,
dos
con
de
para
almacenamiento
haber
debe
no
que
implementa
se
argumento
partir
dicho
produzca
que
saber,
almacenamiento
un
lazo
propiedad,
una
Normalmente,
lazo.
gura
buffer
construir
Cualquier
cerrado.
mismo
el
emplearse
6-2fc).
cmo
muestra
lazo
en
Puede
Figura
la
de
informacin
de
almacenamiento
para
indefinidamente.
circuito
el
en
del
ejemplo
compartir
del
almacenarn
se
conectada
tardo
lgicas
que
porque
funcio
son
230
Los
reloj
elementos
flip-flop
informacin
y
de
diagrama
flops
frecuencia
de
diagrama
el
de
lija
tiempos.
de
valor.
las
y el
de
secuencial
incluso
En
este
Un
tiva
circuito
tiene
el
para
valor
Nuestro
6-6.
y de
latches
los
sobre
dos
salidas,
hecho
maneras,
otros
funcionamiento,
su
empleados
el
valor
de
combinacional
ocurre
intervalos
Las
salidas
salidas
vlido
es
los
de
los
de
del
biesta-
flip-flops
las
lugar
empleado
flip-flops.
los
flip-flops.
estudio
al
'
en
flip-flops.
flip-flop
D.
de
conocimientos
presentan
se
el
das,
adelanto
opta
entrar
de
tipos
nuestros
en
Como
seccin
puede
diferentes
los
y otra
binara
informacin
da
tipos
prxima
almacenado
bit
Circuito
combinacin
cambian
cambiado
Esto
salidas
normal
La
de
construir
para
Entradas
la
en
las
Para
reloj.
no
combinacional.
entre
el
en
de
sncrono.
las
El
flippulsos
muestra
pulso
de
conexiones.
que
ms
flip-flop
el
en
otro
realmente
son
para
almacenado.
bit
considerarn
se
en
una
del
centrado
esta
Seccin
flip-flops
variadas
muy
enfoque
la
En
una
slo
estado
Los
con
biestable
circuito
slo
bit
6-3.
hayan
el
entre
reloj
6-3.
se
un
entradas
circuito
del
combinacional
consiste
reloj
funcionamiento
el
secuencial
circuito
figura
un
dando
salidas
las
circuito
complementado
de
flip-flop
un
del
parte
de
de
como
de
por
un
Figura
del
sus
la
en
reloj,
como
del
secuencial
flip-flop
de
pulsos
salidas
la
caso,
del
salidas
los
controla
guardar
la
salidas
las
de
seal
y
respuesta
reloj,
transicin
la
muestran
se
algunas
cuando
bles.
resultado,
por
de
aprecia
se
tal
en
que
que
Como
dictados
seal
combinacional
circuito
tiempo.
cambiar
pueden
de
ausencia
realimentacin
de
roto.
fijos
circuito
del
lazo
est
flip-flop
tiempo
del
flip-flops
de
fijos
intervalos
una
de
Seccin
en
de
seal
en
muestra
se
de
la
definirn
y tambin
entrada
con
capaz
se
que
sncrono
slo
en
binario
combinacional
a
secuenciales
entrada
nica
una
temporales
secuencial
ocurren
Los
salidas
el
As.
parmetros
circuito
sncrono,
cuando
aun
del
circuitos
los
en
suponga
almacenamiento
de
circuito
un
que
funcionamiento
simplicidad,
los
entradas
sus
COMPUTADORAS
dispositivo
un
presenta
bloques
reciben
Por
es
que
DE
empleados
flip-flops.
Un
circuito.
almacenamiento
de
denominan
se
LGICO
DISEO
DEI.
FUNDAMENTOS
los
bsicos
Salidas
al
Flip-flops
Pulsos
de
reloj
(a)
de
Diagrama
bloque
_ri
(h)
6-2
de
Cronograma
los
de
pulsos
FIGURA
6-3
Circuito
secuencial
sncrono
puede
mantener
un
hasta
una
reloj
reloj
con
Latches
elemento
Un
no
do.
La
entradas
de
de
retire
se
la
almacenamiento
alimentacin
diferencia
mayor
y
ms
almacenamiento
flip-flops.
Aunque
los
entre
poseen
que
circuito),
del
en
menudo
la
manera
bsicos
en
son
se
que
distintos
emplean
las
latches
latches
latches
afectan
entradas
los
con
dentro
que
de
indefinidamente
binario
seal
de
tipos
que
los
estado
de
entrada
flip-flops
al
normalmente
los
flip-flops,
estado
(mientras
decida
cambiar
est
Los
binario.
se
tambin
su
el
en
esta
de
nmero
elementos
construir
suelen
se
pueden
los
usar
CIRCUITOS
mtodos
de
es.
Sin
que
damos
sincronizacin
embargo,
aqu.
construir
El
del
etiquetadas
En
estado
cambie.
La
(1).
I.
en
de
aplicando
el
en
estar
set
en
Si
estado
o
un
indefinido
otra.
El
que
no
as
lgico
Q_b
Cuando
(que
del
R
pasa
estado
0
entradas
vuelvan
podemos
retirar
ambas
entradas
las
latch,
requisito
que
simultneamente
un
el
formas
1
ser
Q)
con
con
hace
se
Diagrama
1.
anterior
latch
lgico
se
6-4
Kli URA
Latch
SR
con
puertas
OR
medio
0,
pone
evitan
se
Tabla
de
el
0.
Estado
Set
Estado
Indefinido
funcionamiento
6-5
Figura
las
entre
primero
la
en
camino
R cambia
(b)
lgico
la
prximo
un
desconocen
se
a
cuando
Despus,
ilustra
se
Inicialmente,
nivel
un
el
0,
un
de
una
entradas.
ambas
prrafo
produce
Esto
produce
problemas
estos
puede
1.
la
se
estado
latch
complemento
tambin
es
circuito
permane
el
0.
0.
son
l egue
el
un
el
son
el
inicial
colocar
0.
6-4(b),
al
recientemente
salidas
ModelSim.
onda
indicado
latch,
a
ms
salidas
que
circuito
iguales
en
se
condicin
y el
se
deseemos
Figura
la
posible
es
1 de
normal,
el
en
de
0,
0,
igual
0 coloca
son
dos
en
con
a
entradas
evitar
La
set.
ambas
que
colocarse
de
en
coloc
las
latch
1 para
el
funcionamiento
descrito
RS
representa
(a)
el
un
I simultneamente
de
estado
causan
se
al
l eva
RESET.
salidas
menos
funcionamiento
de
Aplicar
de
En
latch
lgico
el
1.
del
devuelven
del
simulador
como
el
imprevisible.
aplican
se
comportamiento
tradas
entradas
viola
que
tabla
entrada
qu
cambie
que
cuando
en
entrada
estado
el
ambas
0
entradas
dos
Cuando
con
reem
modifi
1 y
que
Esta
tiene
en
otra.
permanecen
set.
Entonces,
modo,
este
la
la
indefinido
la
latch
salida
1. est
de
de
ambas
que
El
la
obtiene
ms
6-4(a).
Figura
Cuando
latch
en
en
la
cambiar.
estado
sin
6-2(d)
Figura
en
complemento
estado
R.
ambas
en
el
de
entradas
indeterminado
mediante
respuesta.
ambas
asegurndonos
para
Se
contrapuestas.
0 y
0 antes
circuito
al
la
pueda
del
aprecia
al
de
estados.
un
un
OR
muestra
latch
el
dependiendo
porque
Cuando
estado
De
reset,
aplica
se
estado
entradas
se
entrada
reset.
en
bsico
bsicas
primitivas
como
puertas
se
y dos
Cuando
de
Despus
la
produce
circuito
al
set.
se
dos
volver
y como
entrada
l eva
un
secuencia-
tratamiento
del
alcance
latches
sencil o
el
una
aplicacin
5 debe
Tal
estado
mismo
cer
La
entrada
0,R que
el
reset
las
dos
como
SET.
la
tiempo,
condiciones
dos
hay
mismo
indefinido.
estado
lazo
y
reset),
normalmente
normales,
set
de
tal
en
y R (por
el estado
en
Qson
condiciones
el
que
estado
est
1 al
del
los
en
de
almacenado
.ve/)
(por
Qy
iguales
son
biestable
el
que
salidas
Las
valor
el
que
OR.
puertas
por
como
construidoRS
circuito
un
almacenamiento
de
inversores
permite
dice
es
elemento
los
all
RS
latch
cacin
RS
est
enfoque
el
ms
va
circuitos
directamente
implementar
para
circuitos
dichos
seccin,
almacenamiento.
de
partir
plazar
de
esta
elementos
biestable
al
diseo
En
Latches
complejos
ms
el
231
SECUENCIALES
Reset
se
latch
un
hace
en
nivel
0 y,
permanece
en
232
FUNDAMENTOS
LGICO
DISEO
DEL
DF.
COMPUTADORAS
Latch
R 1
"
L_
1
QJ>
MltlIMIMItlIlItlIlItltMIHItlIl l l
20
ot
tu
tu
i it
ti
tu
11H
almacenando
reset
bios
de
de
las
dos
latch
se
igual
permanece
valor
FIGURA
latch
de
comportamiento
0)
resulta
verdadero
de
los
cuenta
resultados
deseables,
y
latch
del
estado
de
se
la
trata
de
slo
responden
Cuando
5 pasa
0.
tiempos
Q cambia
ii
las
se
que
cambian
cambios
ni
ns
los
(1.
1).
(1.
El
circuito
tener
ven
en
in
como
cambios
los
general,
el
R):
Sin
real.
inalterado
permaneciendo
entradas,
(5.
del
retardos
el
latch
iguales.
se
En
El
Esta
puerta
circuito
con
toman
desconocidos^
de
el
0.
1
I.
entradas
de
retardos
Q_b
en
cam
ser
ser
a
1.
los
a
cambiando
el
coloca
en
los
pasa
valores
en
se
indeterminados
entrada
las
ambos
debido
comportamientos
en
Cuando
y retardos
es
de
con
S vuelve
secuencia
la
para
entradas
latch
Cuando
toman
el
retardos
relacionados
ser
produce
que
Q.
responde
pasan
0.
Los
1.
latch.
Q_b
0 y
en
combinacin
a
n*i
80
con
a
en
0.
estos
la
ni*
ns
latch
pone
I presente
simultneos
simulacin,
se
del
Cuando
en
indeterminados
estados
evitar
ni
directamente
retoman
los
en
Q.
valor
indeterminado
diferencias
ligeras
I-
lili
del
implementacin
que
a
cambios
suponer
comportamiento
de
modo
vuelve
con
tl l l l HJtlI
Mll l
comportamiento
estn
Rsimultneamente
5 y
del
entrada
la
el
de
1
60
la
en
cuando
ns
despus
almacenando
resetea
se
111
1 tl MIMI
ni
respuesta,
en
empleadas
sel,
tu
lgica
en
en
cambio
un
reset
Cuando
0.
6-5
0 presente
0 y.
OR
en
el
valor
pone
tras
puertas
en
(0.
se
mantiene
0.
forma
1),
el
Q_b
yQb Q
primero
tu
40
Simulacin
set.
ns
_l
el
de
del
resto
tiempo.
La
un
la
entrada
este
mismo
entradas
5 provoca
S se vuelve
en
del
estado
latch
se
que
puede
la
tiempo,
una
I.
la
salida
SR
dos
con
menos
se
circuito
del
coloque
poniendo
de
condicin
indefinida
combinacin
de
la
en
entradas
debe
que
(Resel)
(a)
j1
FIGURA
Latch
6-6
SR
con
puertas
el
retomar
son
NAND
Tabla
de
Estado
Estado
Indefinido
funcionamiento
Cuando
Set
Reset
al
valor
iguales
el
I.
circuito
al
entradas
(b)
lgico
Diagrama
aplicacin
set.
entradas
ambas
evitarse.
estado
l eva
ambas
el
en
Con
vuelvan
cuando
produce
se
que
Esto
R.
La
cambiar.
latch
set.
entrada
entradas
ambas
que
estado
el
en
un
tenga
el
fun
Normalmente
contrapuestas.
latch
poniendo
I,
permanece
despus
aun
NAND
puertas
estado
el
que
cambiar
as
NAND.
latch
el
1,
permaneciendo
latch
el
muestra
ambas
con
de
reset
6-6
Figura
ciona
estado
1.
Para
a
al
CIRCUITOS
exige
de
dos
dos
que
la
informacin
0,
otro
control
C
los
cuenta
el
valores
estado
de
del
las
Cuando
ambas
pone
control
al
SR)
cado
latch
dos
no
(1,
de
puesto
tabla
tener
en
iguales
son
funcionamiento
de
sin
el
base
no
de
l.
embargo,
circuito
Cuando
estado,
prximo
A
segn
puesto
control
es
veces
de
de
latch
importante
RS
est
no
los
las
ve
flip-flop
terminologa,
requisitos
los
el
que
circuito
un
entrada
la
denomina
se
nuestra
cumple
condicin
Esta
indefinido.
indefinido.
entrada
con
en
control:
(o
cualifi
biestables
presenta
seccin.
Diagrama
Siguiente
No
No
Indefinido
(h)
TaNa
lgico
FIGURA
estado
de
cambia
cambia
=
0; estado
*Reset
1; estado
Seta-
de
funcionamiento
6-7
Laich
SR
entrada
con
de
control
Una
de
manera
entradas
S y
Figura
6-8.
entrada
0,
SR
estado
un
estado
un
el
construyen
que
(a)
Latch
la
entrada
sin
5 y
1. En
La
cambie,
no
en
actual.
entradas
muestran
produce
se
dando
0,
latch
El
1).
se
SR
determinar
puede
se
fi p-flops
entrada
flip-flop.
prxima
la
en
salidas
5=1,
con
I y
estado
su
para
permite
se
alcanza
se
lgico
dato
1,
0,
las
1 y
se
bsico
latch
por
y
con
como
set
las
de
cuando
condiciones
iguales
son
del
0,
ser
latches
otros
Estas
entradas
seguidas
0)
mismo
estado
est
ser
en
nivel
del
control
estado
deben
permanece
el
que
para
modo,
cambia.
SR
a
(0.
circuito
El
latch.
entradas
circuito
el
0,
R.Del
no
tres
vuelve
el
al
las
reset,
de
entrada
bsico
habilitadora
el
en
Fi
la
NAND
seal
una
permanecen
de mantenimiento
una
En
diagrama.
entradas
entradas
que
5 y
circuito
al
acompaa
que
ya
0 desactiva
Rafecte
Sy
retoma
la
Cuando
estado
NAND
las
que
latch.
latch
un
como
condicin
la
es
de
aadiendo
del
estado
en
acta
hecho
modificarse
el
Consiste
control.
control
porque
el
circuito.
puede
cambiar
el^NAND
para
denomina
indica
del
NAND
puertas
sta
NAND.
al
cuando
caso,
las
0.
entradas
cambiar
de
entrada
se
letras
estado
puede
de
de
est
puertas
las
Para
1.
salidas
control
dos
por
de
cualquier
de
de
compuesto
Las
entrada
el
de
NAND
las
sobre
entrada
seales
latch
sobre
entrada
una
La
entradas.
la
barra
cundo
con
adicionales.
El
OR
determina
que
SR
OR.
actuar
para
bsicos
latches
latch
un
NAND
otras
latch
los
las
que
el
para
La
estado.
su
adicional
muestra
se
las
para
mientras
0.
de
observe
OR.
empleadas
complementadas
estar
puertas
el
con
las
cambiar
para
control
6-7
gura
que
R
NAND
funcionamiento
entrada
el
deben
El
latch
de
seal
una
entradas
el
Comparando
las complementarias
son
233
SECUENCIALES
el
pendencia
latch
eliminar
el
nunca
slo
directamente
va
tiene
del
valor
tiene
a
ambas
indefinido
iguales
sean
latch
Este
estado
la
dos
entradas
de
D,
La
1 al
entradas:
entrada
entrada
5.
nivel
de
deseable
no
mismo
tiempo.
D
y
aplica
1, y el circuito
se
se
muestren
(dato)
D
el
en
Esto
y
a
la
no
cuando
se
C
entrada
puede
latch
SR
es
consigue
El
(control).
Si
R.
la
cambiar
Si
de
complemento
entrada
de
1.
las
que
O de la
asegurar
el latch
con
de
estado,
es
I,
control
con
la
salida
la
es
inde
se
234
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
4>R>
lgico
Diagrama
(a)
D
Siguiente
No
(b)
Tabla
0;
de
1, situando
pone
al
El
cin
(I)
tal
la
dos
la
los
circuitos
FIGURA
hasta
control.
6-8
Si
muestra
la
latch
la
0.
es
salida
la
en
el
PT
la
se
0.
pone
l evando
momento
la
0.
a
la
en
sigue
primera
salida
en
que
entrada
la
de
la
pas
lazo.
de
De
I
este
se
6-9
con
puertas
de
transmisin
entrada
en
el
momento
habilitarse.
Figura
conduce,
con
entrada
D.
al
tal
D
del
el
modo,
retiene
de
en
que
circuito,
valor
la
datos,
tal
de
(0),
la
in
transicin
se
(PTs),
entrada
contro
conectada
PT
de
dos
estaba
Q por
la
inversores,
activo
permanezca
y
que
salida
la
se
con
transmisin
La
y la
travs
informa
cuando
control
de
de
de
2-35.
la
La
salida
de
puertas
entrada
datos
la
entrada
la
la
con
en
desconecta
un
FIGURA
Latch
menudo
desde
entrada
PT
la
camino
la
datos
interior.
su
a
en
vuelva
defini
se
conectada
un
cambios
de
a
PT
en
transfiere
se
deshabilita
control
construye
La
crea
salida
los
entrada
de
se
se
la
entrada
6-9.
Figura
I,
inversores
sigue
Cuando
el
retener
para
latch
del
salida
Esto
As,
datos
en
la
que
en
cambia
C
dos
de
presente
el
capacidad
su
La
hasta
Q.
Reset
set.
habilitada.
desconectada.
los
entrada
de
estaba
Cuando
Cuando
conecta
estado
entrada
VLSI,
se
Q est
la salida
la
est
que
salida
de
en
control
binaria
en
PTs.
el
en
nombre
su
entrada
de
como
salida
la
la
entrada
En
(I).
recibe
presente
habilita
retiene
circuito
Set*
reset.
latch
binaria
la
que
formacin
al
estado
Estado
Estado
funcionamiento
Latch
circuito
cambia
=
0=1;
de
estado
la
segundo
PT
presente
el lazo.
en
CIRCUITOS
SECUENCIALES
235
Flip-flops
El
estado
de
valor
de
la
entrada
con
El
latch
de
nivel
lgico
la
entrada
de
su
valor
mo
consecuencia,
los
mismos
el
estado
de
los
ni
los
cuanto
de
se
de
En
rentes.
un
flip-flop.
salidas
de
ha
las
flops
de
estado
nuevo
no
pasan
latches
Los
combinar
en
es
crear
se
deshabilite
que
es
tal
Este
flip-flop
que
los
para
un
enfoques
flip-flop
de
tipos
de
disparo
considerar
e!
de
disparos.
flip-flop
por
mientras
valsuceore
at
et
cuando
parte
es
transparente:
que
salida
camino
el
un
latch
reloj
perma
transpa
ser
entradas
sus
cambio
hacia
de
mismo
inmediatamente
del
salida
de
de
un
de
correspondiente
la
pulso
impedirles
en
ver
al
salidas
sus
de
pulso
anterior,
los
el
incluyendo
reloj.
flip-
flip-flop
un
de
sencil o
de
pulso
se
aproximacin
manera
haya
cuando
cuando
no
1 (o
0)
Se
reloj.
dice
aplicaciones
presentan
disparo
flip-flop
de
presente
Otra
maestro-esclavo
D
se
el
en
de
es
un
manera
reloj
y que
circuito
este
de
de
pulso
un
est
(master-slave).
continuacin,
que
Una
flip-flop.
un
slo
de
transicin
la
formar
maestro-esclavo
flip-flop
Para
SR
de
latch
otro
en
durante
cambie
flip-flop
durante
flanco.
flip-flops.
puede
presenten
del
instantes,
disparado
no
son
el
est
para
se
estado
slo
dispare
estado
maneras
denomina
restantes
del
mien
es
cambio
el
no
lat
otros
cuando
la
flip-flops
entradas,
mien
imprevisible,
vuelva
reloj
del
en
reloj
puede
aplicar
pulso
u
latch
mientras
cambiar,
sus
cuanto
latch
estado.
dos
entradas
el
(2)
se
se
depende
de
las
(1)
y
circuito
en
almacena
reloj.
un
latches
de
una
el
latch
despus,
que
los
pueda
flip-flop
un
slo
tiempo
otros
salida
conectados
problema
ca
valores
mismo
del
permite
de
de
que
el
que
de
de
de
los
el
un
del
seal
de
lo
estado
de
salidas
cambian
que
correctamente
que
modo,
este
cambios
control
que
algunos
y aparecern
situacin
una
salida
entrada
nica
una
funcionen
instante
una
la
de
hasta
ha
la
del
latches
a
es
tiempo
con
los
cambiando
inestable,
salidas
combinarse
de
resultado
combinacional
que
flip-flops
flip-flop
mltiples
latches
reloj.
un
un
pueden
estado
su
de
pulso
de
por
dos
reloj
De
otros
estado
El
cunto
funcionamiento
de
de
las
en
salida
entradas
a
un
empiezan
la
en
las
de
latches
aplicadas
respondern
originales,
y continuar
de
tas
que
Co
elementos
tos
aparece
a
tiene
parte
como
de
latches
solo.
uno
breve
en
antes
de
los
es
correcto
romperse.
salidas
el
As,
del
en
ya
combinacional.
en
emplean
estado
entradas
los
transparencia
adicionales
clave
cambio
secuencia!
circuito
el
obtienen
conectada
las
Observe
un
pulso
un
aparece
transparente,
es
circuito
un
estado
nuevo
lgico,
de
reloj.
flip-flop.
cualquier
latch
el
en
el
que
(I),
el
se
se
est
manera
cambia,
Esta
de
lgica
disparan
solo
un
en
depender
se
entrada
La
Un
Si
funcionamiento
vez
activo
hacia
de
salida
este
disean
con
cambios
I.
I.
final
nivel
6-3,
latches
cambiando
sistema
cambiando.
nezca
los
transiciones
lugar
mediante
del
una
responde
produzca
sus
seguir
estado
secuencia!
en
puede
ni
flip-flops
circuito
en
cada
sentido,
este
Figura
flip-flops
flip-flops
los
Las
lugar
en
la
los
de
Esta
estado
causa
latches
Los
ambos
directamente
todos
mos
El
0.
de
Cuando
est
latches
estado
L
activo.
En
de
lgico
todava
de
el
datos
el
en
momentneo
habilita
.y
dispara
se
cambio
un
o
salidas.
combinacional.
reloj
otros
lgico
lgico
se
est
cambios
de
nivel
circuito
de
que
nivel
al
todava
un
de
puesto
cambia
control
latch.
bloques
salidas
flip-flops.
problema.
serio
reloj
pulso
de
las
entradas
otros
un
las
en
desde
y de
el
nivel
verse
del
hay
trigger
permanezca
estado
diagrama
las
pulso
sin
el
de
pulso
cuando
denomina
se
entrada
su
el
cambiar
puede
cambio
en
que
el
mediante
tras
reloj
cambiar
puede
Este
de
datos
aparece
de
tras
control,
realimentacin
miento
flip-flop
un
1. Mientras
muestra
de
ches
de
entrada
Como
mino
pulso
en
pulsos
de
el
latch
un
estos
dos
necesitare
comportar
igual
ante
236
FUNDAMENTOS
Flip-flop
En
ia
mina
Figura
6-1
Los
smbolos
izquierda
del
pal
Y.Mientras,
sin
C
COMPUTADORAS
0.
Cualquier
afectar
deshabilita
En
la
Maestro-Esclavo.
do
Sy
valgan
siendo
seguirn
do
S est
de
reloj.
copia
las
reloj
en
puesto
con
la
Ra 0 el
flip-flop
hace
I,
se
salida
Q. que
se
almacenando
inalterados,
vuelve
1.
Tras
biando
un
circuito
das
Sy
das
del
nip-flop
que
valor
la
informacin
do
respecto
y
al
copia
los
R tambin
maestro
cambios
del
deshabilitado,
y
seal
cambios
en
la
esclavo.
Al
comienzo
Rno
tienen
de
un
Sy
es
efecto
el
muestra
el
pulso
FIGURA
Flip-flop
que
del
prximo
de
maes
maestro
habilita,
se
el
valor
de
maestro
Observe
retardos
prximo
de
se
presenta
el
maestro
0.
Puesto
estos
cambios
de
captura
estrecho
un
SR
de
el
que
alcanza
reloj.
pulso
pone
el maestro
cuando
las
La
de
0.
simulacin,
es
entra
sali
pennite
se
el
0.
retar
un
entradas
pulso
se
cam
las
ser
tienen
el
del
unos
tarde.
se
la
Las
puertas.
de
se
permanecen
cambiando,
pasa
pulso
esclavo
Ms
que
responde
pulso
el ejemplo
entrada
prximo
Aun
Q.
de
pulso
6-10
maestro-esclavo
1.
Cuan
esclavo
Cuan
reloj.
es
del
Y del
0,
de
C.
reloj
Q
el
en
despus
la
cuando
almacenando.
que
las
de
ha
valor
el
En
salida
ser
salida
cuando
momento
el
la
esclavo.
los
en
del
0.
entrada
la
el
0,
nip-flop
un
el
set
con
a
periodo
reloj
presente
y
se
vuelva
su
maestro
retoma
de
del
porque,
hasta
reloj
Y del
el
comporta
se
responder
Slo
comportamiento
de
entra
su
0.
incluso
anterior
estado
travs
cualquier
El
maestro.
salida
se
princi
reloj
de
1. porque
ser
esclavo
cmo
valor
para
largo
pulso
que
Esto
negativa.
el
estado.
en
el
la
0,
es
pulso
el
de
reloj
salida
un
la
cambia
deno
reloj
la
en
vuelve
pulso
Y del
salida
porque
est
anterior
debido
igual
aplica
desconocidos
Cuando
I.
y
a
es
de
in
un
se
que
de
muestra
hecho,
no
pulso
cambiar
pueden
transicin
lo
estado
su
entrada
Y almacenado
tiempo,
Despus
a
de!
pase
haciendo
esclavo
0,
intervalo
en
la
permanezca
el
preparado
6-7)
entrada
con
se
valor
son
ia
afectado,
este
del
=
de
de
permanecen
de
su
cambio
durante
0 seY
pasado
valor
Cuando
pulso
mismo
de
1.
0.
externas
valores
pone
a
resulta
no
su
Rcambian
se
transicin
siguiente
El Y esclavo
interior,
el
ModelSim
que
est
pone
el
la
0.
pase
SR
flip-flop.
los
salida
es
el
que
lgica
de
y
C
porque
Rcontrolan
su
latches
(Figura
latch
Cuando
habilita,
Al
R.
lodos
desconocidas,
Cuando
en
y el
esclavo.
Cuando
del
simulacin
una
el
entradas
S y
salida
es
SR
el
6-10.
dos
por
lateh
el
para
Figura
esclavo.
entradas
la
las
del
Inicialmente.
0.
Sy
siempre
en
control
la
se
en
salida
a
6-11
Figura
SR
valores
la
de
asla
esclavo
deshabilitado
transfiere
se
el
cambio
se
de
los
derecho
deshabilitado
est
est
de
el
formado
maestro-esclavo
En
reloj.
Entonces,
maestro
i,
sin
pero
1.
lgico
embargo,
a
de
maestro,
es
SR
entradas
son
entrada
denomina
igual
es
actual
S.Cy
el
nivel
un
tro,
DE
flip-flop
un
con
inversor
esclavo,
muestra
se
SR
se
salida
con
latch
como
da
maestro-esclavo
versor.
la
LGICO
DISEO
DEL
extemas
de
reloj
el
maestro
es
sucesin
de
siguiente
flip-flop
SR
nivel
lgico
haya
maestro-
en
ta
CIRCUITOS
50
FIGURA
S.
estrecho
El
maestro
pulso
de
nivel
0.
Puesto
cambiando
contina
ltimo
el
la
del
5
los
0.
esclavo
latch
pulso
necen
en
que
de
estos
De
las
mientras
el
pulso
los
del
un
mismo
flip-flops.
el pulso
ha
reloj
ns
estados
de
Esto
reloj
a
0.
los
El
en
en
transfiere
se
a!
que
flip-flop
el
ltimo
al
maestro
de
una
0)
cam
(I,
1),
entradas
del
1
l,
en
pulso
reloj
(0,
las
era
est
el
que
estado,
es
una
han
de
en
se
aunque
es
posible
es
1 y el
slo
nuevo
as
que
los
cam
sus
entra
slo
flip-flop
del
las
en
aparece
flip-flops
el
pueden
salidas
entradas
nue
estado,
hasta
maestros
sus
las
perma
de
sncrono
conecten
porque
estado
siguientes
de
permanecen
estados
cambiado
han
sistema
un
esclavos
hacia
cambiado
los
pulso
principio
todava
los
de
del
el
Al
los
esclavos
maestro-es
que
lodos
pero
algunos
tipo
Suponga
tiempo.
mismo
biestables
0,
del
otros.
al
cualquiera
flip-flops
asegurando
0.
cambian
de
produce
reloj,
del
pulso
puesto
res
presenta
se
Cuando
I.
que
la
Entonces,
el
cambiantes
aplicar
supone
flip-flops
maestros
los
0.
valores
Para
5.
en
demuestra
entradas
de
al
respuesta
Ya
R.
que
a
maestro
maestro-esclavo.
flip-flops
afectar
supone
pasase
muchos
se
inmediatamente
transfiere
que
en
en
ser
entradas
sus
se
0.
5 y
valor
y el
el
en
lgico
iguales
sean
contiene
vuelvan
reloj
del
SR
y
cambian
los
vuelto
Esto
las
un
R. atrs
en
pasa
los
mientras
volviendo
ni
reloj
de
Esto
significa
estados
modo,
este
para
de otros
estado
que
pulsos
nuevos
V?
en
nivel
0.
se
en
Q debera
de
cmo
que
de
de
reloj
flip-flop
maestros
mientras
entradas
su
de
los
entonces
que
Esto
originales,
simultneamente
o
de
los
el
sincronizado
anteriores.
de
pulso.
biar
rentes.
estados
sus
prximo
est
pasa
pase
que
desconocido.
1 ni
el
el
de S quey
de Qla captura
ven
debido
pulso
salidas
conectadas
algunos
flip-flops
reloj,
algunos
del
Despus
ninguno
pero
de
por
estrecho
reloj
dos
para
secuencial
sistema
vuelve
al
general,
el
que
estado
vlida
xito
maestro
un
los
estados
sus
vos.
en
no
salidas
lodos
cada
desconocido
un
las
con
de
estado
entrada
considere
clavo.
reloj
un
que
del
unos
cuando
accidente
correcto
antes
al
las
internos
entra
de
Ahora
afectan
tambin
que
combinacin
despus
que
biestables
al
hace
valor
justo
de
I antes
reloj
el
1. debido
Rse vuelven
un
En
0.
entrada
de
El
l.
caso,
200
ambos
a
aunque
Reran
con
invlida
l evando
das
reloj,
cambiando
esclavo,
captur
reloj,
de
este
al
valor
un
maestro
En
Q.
responde
lgico
permanecido
correcta,
pulso
Y del
ns
Entonces
!.
nivel
de
maestro
ha
la
maestro-esclavo
maestro
copia
se
sido
flip-flop
un
valores
el
As.
salida
prximo
en
combinacin
en
el
incorrecto
reloj,
bia
ha
en
que
0.
de
El
ms
hay
0
la
5 cambiando
en
ocurre
contestacin
salida
apareciendo
pulso
estado
del
la
Para
del
antes
reloj
R.
respuesta
maestro.
pone
no
en
es
la
caso,
S que
esclavo
un
present
se
Y que
el ltimo
del
correcta
puesta
este
en
transicin
de
150
lgica
al
responde
lgico
almacenando
cambio
I
ns
6-11
Simulacin
entrada
100
ns
237
SECUENCIALES
no
son
salidas
transpa
238
FUNDAMENTOS
DISEO
DEL
el
Para
desde
las
del
funcionamiento
de
nivel
est
deja
0.
As,
el
valor
se
derivan
flop
disparado
cualquier
en
el
Un
sin
circuito
combinacional
del
pulso
Figura
lo
El
responde
del
de
este
activo
SR
maestro-esclavo
durante
en
un
en
la
flip-flop
Figura
siendo
el
a
comportamiento
la
denomina
flip-
cambio
un
disearse
impedir
que
un
flip-flop
estado
de
para
los
que
cambien
un
del
activo
de
0)
la
seal
de
de
como
reloj
muestra
no
negativo
se
ha
indicado,
en
un
nivel
y
un
disparado
flanco
por
como
flanco
por
de
baja
tambin
es
un
negativo
y el
flanco
Algunos
flip-flops
mientras
que
l),
que
la
exactamente
en
que
lugar
un
latch
el
maestro
de
SR
oD
es
maestro-esclavo
analizado
forma
de
latch
un
un
por
activan
se
El
anterior.
ser
aqu
flip-flop
un
D.
los
o
activo
en
el
diagrama
se
se
flanco
lgico
detal e
en
aparece
maestro-esclavo,
Tambin,
latch
y slo
flanco
constante
disparados
otros
la subseccin
en
positivo
esclavo
est
mientras
pulso
reloj.
ilustrado
flanco
toma
Debido
por
ha
se
por
latch
reloj.
disparado
el
ignora
disparado
Este
flip-flop
6-13.
tal
comportamiento
un
activo
de
pulso
tipo
en
tal
6-12
flanco
muestra
muestra
se
del
negativo
flip-flop
e!
bien
maestro-esclavo
resultante
flaneo.
por
(transicin
de
maestro
desde
comportamiento
se
debe
circuito
flanco
el
comportamiento
un
FIGURA
tipo
entrada
Tambin
Finalmente,
flanco
positivo
(transicin
negativo
de
sor
flanco
Ms
pulso.
El
embargo,
construido
transicin
una
el
el
cambiado
ha
este
con
I.
I.
de
de
D.
en
Sin
disparado
por
valor
su
por
por
disparado
dispara
fin
partir
latch
un
por
concreto,
disparados
activan
entrada
haya
es
de
De
circuito
a
construirse
Flip-flop
flip-flop
el
cortos
reloj
producir
pasado
tambin
de
Cual
combinacional
no
errneo.
es
del
pulso
puede
circuito
flip-flop
del
estado
0.
el
propagarse
entradas
lgico
el
reloj
haya
la presencia
I por
Segundo,
maestro
disparo
en
Un
del
nivel
flip-flop
en
valores
bastante
maestro-esclavo.
caso
flanco
por
Flip-flop
reloj.
cambia
SR
flip-flop
un
los
el
que
maestro-esclavo
a
puede
latch
resultante
flip-flop
tpico
en
retardo
esclavo
l ip-flop
sean
el
circuito
el
comportamiento
por
flanco,
flip-flop
que
pulso
de
del
las
i mentar
reloj.
reemplazar
hace
As,
su
Pmaestro-esclavo
que
6-12.
como
da.
durante
el
al
el
el
que
Primero,
instante
flip-flop
ms
que
estado
deben
real
pulso
pone
transferir
se
pulso,puestopor
retardos
se
indicando
0,
consecuencias.
del
durante
est
el
que
maestro
seales
en
despus
al
que
de
las
permanece
flip-flop
Suponga
el
reloj
afectar
no.
despus
maestro
de
del
todas
combinacional,
pulso
entradas
incorrectos.
cambiar,
I del
dos
las
en
consecuencia,
de
secuencia!,
circuito
del
el
cambiando
como
que,
suponga
cuando
circuito
1. intencionado
valores
S todava
COMPUTADORAS
travs
produzca
de
que
del
flip-flops,
lgico
almacenamiento
DE
mientras
se
que
al
tal
los
maestro-esclavo,
cambio
fiable
salidas
flip-flop
quier
pasado
LGICO
se
aade
flip-flops
por
un
muestran
pulso.
inver
un
Cuando
la
CIRCUITOS
SECUEN:IALES
fl
239
sigue
fijo.
c
n
i'-'i
0o
6-13
FIGURA
entrada
al
de
reloj
de
la
se
produce
valor
Cuando
fijando
maestro
el
manera,
el
1,
deshabilita
Smbolos
En
y
la
flip-flops.
izquierda
con
SR
aaden
nivel
lgico
del
bloque.
JT
denota
los
smbolos
dentro
de
Debajo
ttulos,
crculo,
las
el
Pero
la
durante
el
transicin.
Al
del
de
1
1
final
del
esta
igual
es
el
del
maestro
el
0,
el
estado
De
maestro
0.
de
As,
maestro.
El
reloj.
reloj
de
estado
maestro
salida.
del
entrada
transicin
del
la
en
que
cambia
reloj
cambio
Una
la
cada
para
smbolo,
se
esclavo
valor
se
almacenado
captulo,
en
el
Proble
de
latches
las
entradas
un
descriptivo
negativo,
pulso
estado
normal
En
son
las
entradas
latchS/?
del
latch
entradas
SR.
activas
del
por
smbolo.
positivo
se
indicadas
parte
es
flanco
un
el
caso
flip-flop.
del
para
el
reset
no
que
con
grfico
y el
tiene
tipos
rectangular
e!
bloque.
set
flip-flop
ttulo
el
que
diferentes
smbolo
del
dentro
Do el
un
positivo.
bloque
designa
El
indicar
latch
aparece
pulso
un
salidas
complementada.
para
el
los
para
un
por
las
Rindicadas
entradas
smbolo
de
salida
Sy
las
estndar
grficos
designan
se
derecha.
entradas
a
El
la
smbolos
designa
crculos
0.
D.
esta
latches
los
y
a
tiene
unos
los
salidas
un
modo
al
positivo
la
flip-flop
desactiva
maestro
Cuando
de
cualquier
durante
muestran
flip-flops
y las
y la otra,
el flip-flop
flanco.
Esto
flanco
que
del
estndar
se
Los
del
el
en
por
t.
estado
cambiar,
de
alcanzar
implementacin
6-14
Figura
el
presente
modo
anterior
estado
cambia
reloj
copie
de
transparente
el
alternativa.
grficos
la
que
estado
positivo
hace
cuando
valor
al
inalterado
una
el
de
Finalmente,
pueda
permanece
da
se
no
que
entrada
disparado
puede
ser
siguiendo
esclavo
6-3
ma
es
parece
de
la
flanco
y se
mantiene
para
salida
inalterados.
antes
el
en
esclavo
la
deshabilitado
es
permanezcan
y comienza
habilita
al
comportamiento
maestro
esclavo
positivo,
en
habilita
se
inhabilitado
es
fiancn
copia
se
maestro
esclavo
y habilita
que
el
0,
El
un
valor
su
del
igual
es
entrada.
porD
disparado
Flip-flop
En
1
los
flanco
un
negativo.
En
diendo
crculo
un
pulso
se
pulso.
Para
el
flip-flop
denota
de
el
del
la
hecho
entrada
las
por
letra
de
que
Este
smbolo
Cdesignando
el flip-flop
muestra
que
I).
se
crculo
un
pone
un
flanco,
entrada
una
responde
en
se
Ea
la
transiciones
es
un
nivel
flip-flop
denota
se
aa
disparado
por
salida
coloca
negativo
el
de
salida
de
entrada
dEste
a
por
seal
pulso
un
de
denominado
recto
responde
responde
lugar
en
maestro-esclavo
ngulo
en
muestro-esclavo
flanco
nivel
por
El
smbolo
un
salidas.
el
disparo
activacin.
de
con
inactivo
reloj
el
latches,
tal
que
disparado
delante
la
de
denotar
valor
los
como
delante
pospuesto
con
indica
de
cambia
(es
de
Para
smbolo
de
smbolo
flancos
pulsos
del
0
que
flecha
de
punta
indicador
los
final
pulso
un
denotar
una
de
en
al
decir,
el
dinmico
de
reloj
de
240
DISEO
DEL
FUNDAMENTOS
LGICO
DE
SR
COMPUTADORAS
SR
control
alto
con
activo
1_
disparado
pulso
por
SR
alto
J~D
disparado
flanco
(c)
Un
entrada.
crculo
con
disparo
por
como
activos
evento
de
todos
flanco
los
flip-flops
positivo.
flip-flops
usar
desear
flip-flops
cambiarse
pueden
proporcionar
adoptada
ferido
es
dadosamente
positivo
pulsos
los
tiempo.
adores
usan
intencionadamente
pulsos
flip-flops
los
flanco
Finalmente,
flip-flops
disparados
que
con
las
por
salidas
flanco
de
negativo
todas
las
de
concretos
un
cambien
los
En
reloj.
en
momentos
mismo
polaridad
procedimiento
de reloj
principal
flip-flops
disparados
negativo
y aplicamos
y a
cambiarn
flip-flops
los
por
estos
casos,
diferentes.
flanco
pre
cui
por
flipal
dise
algunos
disparados
solo
al
de
sincronizacin,
flip-flops
decir,
con
flanco
de
mismo
secuen-
relacin
transicin
(maestro-esclavo)
salidas
disparo,
Un
los
por
pulso
(es
reloj.
generador
positivos
disparados
modo,
biestables
el
desde
problemas
los
de
al
circuito
en
la
entradas
pulsos
mismo
un
contraria
de
respecto
cambien
biestables
negativos
por
disparos
negativo)
en
se
activacin
tipo
cambiarn
flip-flops
de disparo
sus
una
mismo
del
circuito
el
que
designa
son
manera
flip-flops
este
crculo
un
circuito
los
una
los
prevenir
para
diferentes
bajo
indica
dinmico
los
activos
De
pulso
por
flip-flops
de
tipos
positivos
aplicamos
flip-flops
positivo.
disparado
alto
latches
un
de
salidas
los
I\D "1_T
disparado
pulso
indicador
inversores
ausencia
en
de
y
a
al
La
comportan
(maestro-esclavo)
por
mismo
y
los
para
diferentes
aadiendo
Nosotros
negativos
activos
flops
que
alineados.
pulso
se
bajada
todos
las
por
estndar
Entonces,
con
flanco
adyacente
negativa.
positiva.
empleados
todas
que
Esos
evento.
vo
Al
reloj.
puede
uno
bloque
flanco
de
flanco
por
grficos
del
de
transicin
menudo,
cial,
fuera
transicin
una
6-14
Smbolos
maestro-esclavo
de
por
FIGURA
disparado
D
flanco
en
disparador
Flip-flops
activa
subida
de
bajo
bajo
Flip-flops
(b)
en
disparado
pulso
por
control
con
activo
Latches
(a)
.SR
positi
se
provoca
CIRCUITOS
En
este
que
texto,
suponemos
que
contrario.
Esto
lo
indique
se
Vase
bio.
hay
no
que
Esta
de reloj
pulsos
cuando
multiplexor
del
pulsos
reloj
tas
y disminuye
las
atravesar
los
que
de
flanco
por
uniforme
positivo,
los
para
menos
flip-flops
la
del
salida
flip-flops
Esto
alcanzar
pueden
el
circuito
de
puer
reloj,
del
pulsos
skew
al
provo
al
inestable,
reloj
debido
entradas
sus
un
ios
menos
directamente
en
mientras
otros
acceden
dejando
desactiva
denominado
que
cam
travs
que
los
retardo,
los
convertir
puede
tcnica
porque
El
puertas
con
diferentes.
flip-flops
retardos.
con
D
necesita
menudo
no
entrada
La
igual.
de
entrada
normalmente
evita
se
modificado
reloj
la
permanecer
reloj.
reloj
la
en
realimente
tcnica
condicin
una
de
pulsos
que
Esta
pero
los
produzca
que
modo
deba
del
consumida,
con
algunos
de
flip-flop
gating
potencia
l egan
los
todava
que
afectan
estado.
su
asincronas
Entradas
los
menudo,
flip-flop
de
dependientes
set
lo)
sistema
un
rectas
normal
En
parado
por
la
positivo
las
controla
Sy
Rno
tienen
reloj
CI.
Las
entradas
nivel
bajo
La
tabla
primeras
de
tres
entradas
decir,
(es
un
la
filas
se
5 y
0
aplicado
funcin
de
la
comportan
las
en
(a)
Smbolo
grfico
nmero
lneas
sus
la
En
n.
flip-flop
en
que
hay
crcu
un
Cuando
Las
se
entradas
di
estado
un
inicial
de
accin
el
de
latch
Indefinido
(b)
Tabla
de
SR
las
NAND
con
entradas
la
indicando
que
son
entradas
asincronas
del
la
funcionamiento
asincronas
Smbolo
(c)
de
la
por
(vase
6-15
D
nmero,
controla
funcionamiento
funcionamiento
del
entrada
entrada
de
activas
reset).
especifica
CI
ilus
ID.
cualquier
es
controladas
entrada
set
CI
dis
flip-flop
un
para
figura,
la
estn
no
FIGURA
Flip-flop
reloj.
anotaciones,
donde
como
>ci
Q
de
en
in
entradas
si
seal
IEEE
Las
reset.
consiguiente,
entradas
ID
el
con
y por
crculos
como
sistema
estndard
set
nombrada
producir
6-l5(b)
Figura
el
especifican
tabla
las
lgico
cualquiera.
digital
ser
un
un
de
pueden
de
de
la
en
(o
ausencia
en
grfico
entrada
I delante,
Rtienen
flip-flop
flip-flops
flip-flops
el
clear
lgico
un
decir,
(es
reset
y
ponen
asincrono
reset
directas
empiezan
que
ningn
l aman
smbolo
el
Una
entradas
otras
ID.
que
de
set
asincrnicamente
reloj.
entradas
control.
sus
los
muestra
con
del
del
de
priori,
se
dependencia
aplicacin
salida
con
6-15(a)
flanco
Se
La
estados
funcionamiento
Figura
la
los
colocar,
para
el
para
la
digital,
tiles
son
preset.
flip-flop.
afecta
entradas
estas
en
el
de
asincronas
especiales
entradas
Las
C).
reloj
asincrono
sel
resetean
conecta
tran
de
entrada
denominan
se
entradas
proporcionan
la
asincronamente
Estas
la
estado
momentos
salidas
el
puertas,
en
lograrse
denomina
se
flip-flop
al
desactivando
conectando
flip-flops
cambien
disparados
grfico
son
smbolo
un
entrada
ninguna
puede
condicin
los
las
flip-flop
los
mantiene
consistentes.
cronogramas
ca
todos
241
SECUENCIALES
set
reset
simplificado
Figura
circuito.
Las
y
6-6).
ope-
242
fundamentos
rando
D
La
de
lan
el
por
de
Hay
pulso
los
y activos
tiempo
asociados
por
flanco.
Estos
flip-flop
un
flip-flop
de
el
de
caso
cual
las
entrada
flip-flop
la
de
flanco
puede
sor.
En
el
flanco
el
tenimiento
que
de
tiempo
el
para
los
que
Parmetros
cronas.
transparente
todos
6-16,
los
retardo
similares
retardos
de
de
los
latches.
propagacin
diseos
estabilizacin
que
flanco
del
de
sus
para
se
pueden
adicionales
flip-flops
debe
stos
tP_
por
tos
mnimo
propagacin
lugar
en
designan
se
salidas
las
tiempos
salida
se
dan
ms
parmetros
y otros
los
an
por
las
entra
el
valor.
nuevo
slo
del
valores
que
inver
mnimos
de
las
el
tiempo
especifican
flip-
como
entrada
ia
que
se
igual
disparado
un
aparte
largo
como
la
inversor
un
para
desde
y
a
que
hacia
de
tal
flip-flops
los
de
los
puesto
van
ser
setup
activo.
la
tiempo
mayora
setup
rpidos
reloj
retardo
Ade
copia.
tiene
flip-flop
de
al
responder
la
consecuencia,
de
de
activo
reloj
de
el
durante
lo
Como
del
adqui
disparado
maestro
el
ms
el
podra
podra
el
para
en
as.
salida,
esclavo
tiempo
reloj.
es
de
la
parmetros,
el tiempo
de
en
un
flanco
los
que
estos
setup
prximo
la
maestro
el
r
salida
ser
flip-flop
un
causa
que
propagacin,/PfPHL.LH
correcto.
ofrecen
temporales
con
de
asegura
Entre
de
es
que
el
en
pulso
los
al
reloj
de
funcionamiento
fabricantes
de
parmetros
estos
cambios
as,
tiene
tiempo
anchura
modo
el
fuera
del
no
tiempo
reloj
pulso
por
el
De
si
la
en
errneamente
difieren
tiedempos
mismo
desde
flanco
de
entradas
en
de
de
man
los
cat
productos.
definir
para
necesarios
latches
los
para
las
y para
modelar
la
cambio
constante.
del
que
entradas
sus
tiempo
un
provoca
momento
reloj
respecto
retardo
del
del
no
el
proporcionar
con
activo
esto
por
denominado
y
el
para
al flan
referenciados
son
esclavo
por
parmetros
l amado
el
correctamente.
que
tienden
medidos
Figura
de
la
que
podra
copiase
en
disparado
tarde
definen
Puesto
control,
flip-flop
de
se
son
mximos.
contro
se
disparados
respuesta
que
S, valor
transicin
Si
de
cambiarse
mnimo
la
activos
reloj
un
lo
que
entrada
pulsos
los
tiempos
valores
smbolo
maestro-esclavo
Los
que
mnimo
del
mantener
pulso
de
menor
ms
entre
los
la
flanco
por
no
SR
6-16.
Figura
tiempo
cambiando
el
valor
flanco
por
definen
intervalo
Estos
reloj,
cambiar
pueden
Se
sobre
del
flip-flops
flip-flop
reloj.
tiempo
el
tiempo
considerando
mucho
un
S, cambiar.
estar
por
El
6-16.
ser
activados
flops
das
el
disparados
Figura
de
pulso
deben
para
capturar
para
hay
en
tiempo
Dno
cuenta
dos
excepto
del
maestro
un
la
mismos
en
Ddeben
hay
posterior
podra
y
mnimo
ancho
un
muestra
efectos
resultantes
los
un
para
en
transicin
momento
similar
Ro
la
la
el
el
el
hold),th
suficiente
chura
de
manera
entradas
hay
salida
de
negativo
Ro
es
de
ms
flip-flops,
en
De
cambio
ambos
maestro-esclavo,
de
(tiempo
flecha
una
disparado
y abajo
arriba
de
ilustran
los
son
flanco
ocurrencia
intermedio
flanco.
flip-flop
el
cambios
negativo
tenerse
entradas
flip-flop
valor
un
por
los
las
al
debe
la
cual
un
Los
de
posicin
esos
se
positivo
lugar
Para
C,
reloj
tiempo
con
positivo.
para
funcionamiento
flanco
de
flip-flops.
anterior
durante
rir
reloj
los
emplear
entrada
flanco
en
el
parmetros
por
por
del
Al
La
que
con
disparado
disparado
positivo
co
especi
muestra
flip-flops
de
parmetros
para
flanco
formal
reset.
reloj
funcionamiento
de
se
habitual.
manera
implica
la
C.
reloj
Tiempos
la
tabla
de
El
por
menos
set
D.
disparado
de
de
filas
de
valores
es
borde
del
izquierda
los
dos
smbolo
un
asincronas
la
ltimas
flip-flop
el reloj
muestra
entradas
con
lugar
el
por
6-I5(c)
Figura
computadoras
para
que
controlados
son
positivo
en
indicar
de
Las
reloj.
sncrono
para
entrada
del
funcionamiento
el
ascendente
logos
lgico
independientemente
fican
el
diseo
del
el
entradas
comportamiento
asin
CIRCUITOS
Mlmm
243
SECUENCIALES
Disparado
(a)
'H
(alto)
pulso
por
hH.min
î
.rnr
h-f-
(b)
Disparado
FIGURA
Anlisis
de
El
comportamiento
el
estado
circuitos
estado
del
actual.
niente
El
que
Un
con
las
entradas
circuito.
conectadas
directas
de
set
reset
el
de
cficos
lo
se
de
Para
necesita
es
discusin
de
entradas,
sin
circuito
un
el
comportamiento
para
ilustrar
indirectamente
el
diagrama
una
secuencia!.
Se
del
los
el
muestra
se
una
Se
conocer
un
circuito
dibujar
el
secuencial
el
diagrama
tipo
de
consiste
los
incluye
de
flipy si
del
reloj
normal
puede
puede
no
algebraica
tabla
emplearn
de
para
estado
y el
ejemplos
espe
procedimientos.
lgico
flip-flops
flip-flops
en
del
empleados
y.
circuito
normalmente,
secuencial
y
una
lista
puertas
en
toda
de
por
del
y
conve
seal
una
lgico
representacin
circuito.
entradas
funcionamiento
presentan
diferentes
si
a
durante
usar
tipo,
seccin,
esta
y estados.
sncrono
secuencia!
o
las
descripcin
una
salidas
salidas,
de
obtener
en
circuito
entradas,
funcin
son
consiste
un
las
por
futuro
entrada
lgico
combinacionales.
que
la
de
diagrama
describen
que
de
largo
de
determinado
estado
permanecen
de
cualquier
ser
lgico
estado
flip-flop
un
directamente
En
diagrama
Ecuaciones
El
pueden
el
tiempo
como
reloj
flip-flops
el
en
reconoce
combinacionales.
especificar
diagrama
sucesin
se
y
secuencia!
circuito
un
del
puertas
de
tiempo
viene
salidas
entradas
Los
incluir
de
la
lgico
las
de
secuencial
Las
anlisis
diagrama
flop
circuito
un
circuito.
demuestre
bajada)
secuenciales
de
actual
(de
6-16
Parmetros
6-4
flanco
por
funciones
la
informacin
booleanas
244
para
el
las
entradas
circuito
de
entrada
entrada
nombre
ejemplo,
claro
es
que
El
combinacional.
cional.
Esta
salida
al
flip-flop.
de
especificar
el
para
del
to
smbolo
y
El
tiempo
en
la
entrada
secuencial.
El
especificarse
letra,
las
de
tiene
dos
la
es
entrada
salida
del
flip-flop
de
ah
el
totalmente
incluido
la
flip-flops
6-17
Figura
tipo
se
de
tipo
est
de
ejemplo
un
,
flip-flop
maneja
implcito
que
muestra
una
siguientes
Y que
salida
la
que
salidas
salida
Y.
el
smbolo
de
ecuaciones
Observe
de
los
son
las
que
la
entrada
puede
B)X
dos
en
circui
BX
Db
primeras
un
los
ecuaciones:
Da=AX
Las
de
convenien
pero
entrada
una
ecuacin
el
ecuaciones,
estas
en
este
circui
un
combina
nombre
combinacional
circuito
de
para
las
para
ecuaciones
entradas
de
los
de
del
Y=(A
flip-flop.
entradas
las
Los
flip-flops.
emplean
subndices
y la tercera
el smbolo
A
ecuacin
D
designan
I>
las
>C
>C
Clock
>
-t>
f
FIGURA
Ejemplo
6-17
de
un
circuito
secuencial
el
respectivas
o-
especifica
es
que
flip-flops.
la
usare
partir
algebraica
expresin
Suponen
una
de
circuito
del
el
smbolo
booleana
de
para
flip-flop
variable.
expresin
secuencial.
el
dicho
la
variable
constituyen
En
entrada
seales
denominado
emplear
una
circuito
un
las
genera
booleanas
de
para
flip-flop
flip-flops
y especifican
explcitamente
los flip-flops.
C de
circuito
por
los
lgico
est
no
la
de
diagrama
la
al
de
subndice
denota
conecta
entrada
de
entrada
encin
conv
ecuacin
el
subndice
con
la
de
como
que
funciones
de
juego
un
la
variable
de
se
combinacional
circuito
por
flip-flop
ecuacin
siempre
del
Adoptaremos
del
smbolo
ecuaciones
Las
partir
flip-flop.
el reloj
la
COMPUTADORAS
parte
la
nombrar
para
la salida
DE
describirse
puede
flip-flops.
los
de
entrada
te
La
flip-flops
flip-flop
al
el
mos
LGICO
combinacional.
los
de
ecuaciones
to
DISEO
DEL
FUNDAMENTOS
mismo
Tabla
de
Pueden
enumerarse
estados
flip-flops
las
de
secuencial
de
secciones,
la
actual
6-17
como
estado
seccin
de
posible
combinacin
cin
los
muestra
del
la
TABLA
000
de
estados
I I.
lgico
ma
actual
en
flip-flop
del
flip-flop
del
seccin
La
actual
se
es
igual
obtiene
de
estado
consiste
significa
valor
de
la
estado
del
La
sec
tarde,
combi
cada
para
el
en
estado
del
actual
de
estado
est
futuros
del
especificado
y
diagra
la
mantiene
se
el
del
entrada
de
Adems,
valor
al
igual
es
ecuacin
X.
entrada
una
D,
A
la
en
des
del
partir
flip-flop
flip-flop
un
futuro
1)
futuro A
estado
de
debajo
estado,
las
B
flip-flop
de
obtiene
se
es
(A.
de
la
tiene
A,
=
ecuacin
de
entrada
(f.
0 y la
entrada
AX
BX
es
igual
I.
La
columna
el
I donde
tres
Aj
De
I.
salida
Y
columna
la
de
condiciones
Da=AX
satisfacen
entrada
futuro
el
que
el
de
tabla
la
en
la
los
actual
Para
flip-flops.
de
entrada
estados
los
binarias,
combinaciones
ocho
hay
de
combinaciones
posibles
ecuacin
la
de
6-1,
valores
las
todas
enumerar
Tabla
los
entrada
de
en
la
En
Esto
futuro
determinan
se
El
primero
entradas.
satisfacer
ecuacin
para
estado
la
La
cada
Salida
futuro
funcin
1 cuando
es
dado.
6-17
Figura
la
Estado
BU
y
de
y el valor
el estado
similar,
manera
circuito
el
para
A{t
estado
D.
debe
tiempo
ecuaciones
una
reloj
1) A(t DA(t).
como
ms
entrada
su
de
instante
un
cuatro
que
de
de
las
Y para
repetido.
actuales
valor
por
/
aparece
periodo
un
estados
del
tiempo
Observe
actuales
estados
flip-flops
Entrada
Entonces,
de
relacin
los
actual.
de
seccin
La
de
instante
estado
posible
los
formada
est
tabla
hasta
de
el
da
actual
binarias
uno
estado
estados
de
de
para
tabla
y salida.
futuro,
cualquier
en
tabla
La
los
de
estados
La
6-1
Estado
una
6-1.
estado
cada
de
salida
Tabla
cada
de
la
los
transiciones).
y entrada.
Tabla
Obtener
de
el
(o
entradas,
flip-flops
entrada,
seccit n
actual
estado
de
de
valor
entradas,
estados
en
actual,
los
de
muestra
1. La
momento
cada
futuro
estado
nacin
da
muestra
salidas,
las
de
entre
tabla
una
se
estados
entrada
la
en
Figura
etiquetadas
tado
funcionales
relaciones
circuito
un
circuito
el
para
245
SECUENCIALES
CIRCUITOS
de
D
salida
246
tabla
La
esta
la
en
tabla
de
Los
flip-flop.
de
riables
de
misma
manera
La
salida.
Sus
6-1
se
combinan
estado
bidimensional
entradas
en
nacin
binarios
emplea
en
una
en
la
Tabla
6-2.
de
superior.
las
Los
das
slo
nal.
En
de
dependen
los
los
caso,
futuro
de
que
se
coloca
las
los
en
el
las
columnas,
una
directamente
de
columnas
las
funciones
actual
las
como
va
booleanas
cada
Esta
las
salidas
de
la
tabla
tabla
de
una
tabla
Ea combi
similar
muestra
las
entradas,
En
cambio,
columna
Cada
modelo
las
para
se
nica
de
izquierda
tabla
estado
Mealx.
Moore.
de
la
de
de
con
Autmatas
la
bidimensional
dependen
basta
de
de
una
de
Una
Mquinas
entonces
combinaciones
columna
celda
entrada.
denominan
la
en
las
frecuentemente
emplea
entradas.
que
actuales,
estado
en
la
Autmatas
se
filas
combinando
tantas
de
se
de
y
de
dependen
circuitos
circuito
coloca
se
actual
estados
tiene
de
2m+"
tiene
obtienen
se
salida
Tambin
actual
denominan
se
sentido
estado
secuendales
presentes,
este
el
estado
si
listan
se
futuro
futuro
de
del
columna.
el
estado
salidas
circuitos
estados
los
nica
que
El
estado
obtiene
necesita
verdad.
en
del
para
de
el
seccin
La
obtienen
se
tabla
una
correspondiente
se
D.
tipo
entradas
0 y hasta
del
estado
seccin
para
flip-flop
unidimensional
es
fila
la
binarios
cada
flip-flops
desde
La
del
flip-flops
con
con
binarios
valores
en
que
Tabla
entrada
de
secuencial
actual.
estado
valores
entrada
COMPUTADORAS
secuencial
nmeros
de
DE
circuito
circuito
Los
entrada
cualquier
un
estado.
de
cada
de
general,
En
columnas
para
ecuaciones
estado
de
manera.
LGICO
DISEO
DEL
FUNDAMENTOS
la
en
as
si
como
las
sali
unidimensio
nombra
se
por
creador.
su
TABLA
6-2
Tabla
de
estados
bidimensional
el
para
Estado
de
circuito
la
futuro
6-17
Figura
Salida
Estado
actual
0
1
Como
co
da
al
de
ejemplo
la
tabla
de
de
un
la
ecuacin
smbolo
lgico
estado
de
se
de
Moore.
circuito
suponga
obtener
queremos
que
especificado
secuencial
la
por
el
diagrama
lgi
ecuacin
siguiente
de
entra
y la
actual
tabla
determina
una
es
El
funcin
una
copia
para
columna
una
tipo
entradas
estados
de
simples.
flip-flop
un
las
como
En
designada
la Figura
salida:
>., implica
toman
columnas
plemente
flip-flop:
y por
Da
El
Autmata
un
estado
para
futuro
estado
de
paridad
de
la
columna
la
salida.
circuito.
este
las
salida
la
con
como
La
entradas.
obtiene
se
impar.
la
el
estado
tiene
futuro
ecuacin
2-8.)
actual
A.
la
la
de
Seccin
letra
se
estados
de
estado
la
de
(
para
tabla
El
la
por
6-18
La
una
salida
entrada
columna
Las
A,
variables
el
muestran
columna
el
para
tambin
estn
del
de
diagrama
flip-flop
la
salVase
ida
en
que
sim
SECUF.NC1ALES
CIRCUITOS
yH_^y
247
>C
0
Clock
(a)
Estado
actual
Estado
Entradas
A
(b)
de
Diagrama
disponible
diagrama
estados.
de
transiciones
En
Figura
6-19
de
grama
6-1.
El
tiene
directamente
rios
de
Despus
cambia
0.
que
indica
El
para
lnea
valor
el
es
dentro
las
lneas
de
la
orientada
que
secuencial
est
en
de
la
prxima
transicin
del
reloj,
0.
entonces
la
crculo
no
se
se
necesita
salida
se
del
estado
01.
Una
ningn
cambio
de
Figura
flip-flop
flip-flop.
6-19(b)
de
estado
nico
del
la
circuito
si
1, pero
diagrama
estados
un
vuelve
actual
estado
el
del
con
produce
de
diagrama
se
obtiene
el
al
actual
la
entrada
to
orientada
largo
de
conecta
que
1. la
las
dos
barra,
la
dicha
salida
la
salida
0.
es
entrada
permanece
orientadas
lneas
consigo
crculo
un
Si
01.
estado,
permanece
estados
los
bina
significando
la
I,
es
siguiente
estado
1/0,
entrada
de
nmeros
etiqueta
se
ob
se
precede
aplicando
actual
estado
01
y
el
Tabla
mismo
estados.
es
dos
con
En
al
00
va
la
de
lnea
el
00
estados
dos
con
la
en
de
identifica
durante
estado
estados
tabla
estado
el
durante
del
va
la
dia
el
muestra
de
etiquetan
se
salida
la
de
que
crculo
cada
orientadas
entrada
valor
tabla
informacin
de
su
crculos.
los
6-19(a)
Figura
6-17
y las
crculo,
conectan
que
La
forma
en
un
por
orientadas
estados.
Figura
misma
binario
El
barra
la
grficamente
representar
se
representa
estado
lneas
de
Mealy,
puede
se
un
de
la
nmero
/.
la
estados
diagramas
circuito
del
depende
El
barra
la
parten
slo
estados
secuencia!
proporciona
tras
informacin
Aqu,
circuito
de
una
Esta
slo
de
mediante
de
el
que
tabla
diagrama,
indican
ejemplos
el
l.
ejemplo,
cuando
estados
de
de
tipo
se
Autmatas
por
valor
Por
que
los
separados
siguiente
y el
entrada.
de
tabla
una
este
estados
dan
para
de estados
diagrama
En
lgico
en
se
estados
flip-flops.
6-18
Diagrama
En
los
entre
la
FIGURA
Tabla
estados
informacin
La
de
Salida
futuro
el
Autmata
para
estados.
circuito
el
dos
Hay
de
Moore,
secuencial
de
entradas
binarias,
la
barra
no
la
y la
aparece
6-18.
Figura
salida
en
las
248
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
6-19
FIGURA
orientadas
lneas
puesto
En
el
diagrama,
por
das
del
No
de
co
dado
de
estados.
de
es
circuito.
Por
pezando
en
entrada
do
inicial
en
un
el
estado
diagrama
dado
con
de
transicin
(01
de
0ue
de
periodo
propaga
retardos.
tal
es
serie
de
estados
de
que
los
la
Figura
la
permanezca
circuito
6-19(b)
muestra
lgi
transiciones
las
de
del
La
primera
al
atrs,
circuito
valor
em
que.
1.
hacia
(00
esta
permanece
Slo
ol).
entradas
ambas
tabla
la
funcionamiento
el
mismo
cuando
su
diagrama
cmo
el
tengan
salvo
claramente
muestra
entrada
el
estados,
un
de
del
6-19(a)
i y enva
estados
posibles
prximo
directamente
humana
que
de
entradas
dos
dos
de
salida
una
de
las
de
estados
representacin
interpretacin
la Figura
tal
con
1 da
de
entre
hay
diferentes
son
del
el
tp
tpj
(2)
pp,
camino,
a
lo
Observe
^.comblargo
mnimo
periodo
el
retardos
(3)
del
que
tiene
de
camino,
hemos
la
un
aceptable,
los
tres
lgica
tiempo
se
empleado
retrasa
tp.
el
de
disparo
de
cuales
se
reloj.
(I)
componentes:
a
en
de
mayor
Estos
retardos
valores
Cuando
ms
de
un
cambio
igual
el
flanco
de
lodos
en
del
propagacin
serie
concretos,
per
mnimo
cambian.
que
de
la
reloj
miden
se
inversa
valor
desde
retardo
retardo
cantidad
de
el
seales
de
ts.
una
lugar
determinar
un
de
la
frecuencia
Para
travs
flip-flop,
del
sucesivamente
reloj
comportamien
su
frecuencia
simplemente
es
mxima
las
propagan
combinacional
setup
y mxima
la
que,
determinar
flanco
bajo
salida
de
As
reloj
necesitamos
prximo
retardo
6-20.
Figura
de
la
frecuencia
la
analizar
importante
es
hacia
entrarla
lugar,
la
reloj,
circuito
stos
primer
en
del
un
de
mostrado
de
tambin
circuito,
un
En
periodo
hasta
de
uno
de
retardo
al
reloj
posibles
caminos
funcin
funcionar.
puede
reloj
para
secuencial
circuito
mximo
corresponde
Cada
flop.
salida
una
la
de
la
permitido
disparo
del
analizar
trminos
en
mitida
los
la
del
Adems
del
00.
una
la
para
estados
de
de
de
diagrama
un
y
fcilmente
diagrama
muestra
partir
sigue
grfica
de
por
orienta
del
una
10).
fmax
diagrama
estados
Temporizacin
to
El
estados
entra
En
lneas
cuatro
de
nmero
estados
de
hasta
la
salida.
entrada.
obtiene
se
entrada.
apropiada
el
de
El
00.
la
estados
ms
despus
estado
una
forma
ejemplo,
de
diagrama
la
tabla
una
de
de
la
incluye
separadas
se
entrada
tener
del
valores
los
estados
de
de
puede
estado
valores
los
de
dependiendo
de
tabla
ecuaciones
El
estados
cada
entre
La
las
hay
entrada,
de
no
barra,
una
por
condiciones
dos
estado
binaria
diferencia
estado
del
correspondiente,
representarse.
y
de
combinacin
ninguna
hay
manera
separada
estado
del
dependen
slo
y
de
variables
crculo
cada
para
salidas
crculo
transicin
dos
hay
partiendo
estado
del
cada
Cuando
coma.
las
que
dentro
cambio,
da.
estados
de
Diagramas
puertas
la
en
a
cada
/PLH
uno
y PHL,
lo
fliplargo
seal
de
se
estos
tanto
CIRCUITOS
249
SECUENCIALES
I*-
fpd
JT
ICOMB'
Disparado
(a)
1
1
(b)
Disparado
los
flip-flops
retardo.
activos
bio
la
Cpjr
conectados
de
de
al
se
flanco
entrada
debe
f
h-l
(bajo)
pulso
por
grfico
de
reloj,
secuencia]
combinacionales
lgicas
el
circuito
del
temporales
puertas
resume
flanco
un
del
alcance
cambio
las
para
6-20
Figura
subida)
simplificar
para
retardo
del
activos
flip-flops
los
para
los
clculos
por
flanco
pulso.
por
Despus
fp>FF despus
hacia
como
La
(de
6-20
FIGURA
Parmetros
para
del
*T*'sUdt
fCOMB
flanco
por
de
un
Se
flip-flop.
entradas
si
cambio
necesita
entrada
la
entra
otros
con
del
primero,
antes
caminos
el
FIGURA
6-21
Caminos
temporales
en
se
para
su
la
reemplaza
circuitos
Para
flanco
por
secuenciales
t, que
del
setup
6-21.
En
es
ts.
los
el
ltimo
tiempo
propaga
dicho
9ue
positivo
de
tiempo
Figura
un
se
pd.coMB-
prximo
un
cambia
salida
combinacional
lgica
adicional,
del
durante
flip-flop
posibles
PF
la
en
tiempo
un
del
cambia,
flip-flop
un
Finalmente,
en
junto
las
Este
flip-flop.
segundo
mantenerse
muestra
positivo
reloj.
cam
reloj,
este
camino,
Este
caminos
C[N
tiempo
FF
que
250
FUNDAMENTOS
la
cambia
entrada
salidas
primarias,
permite
cambiar
como
Cada
reloj
de
r,
del
camino
Cpp
para
el
tiempo
camino.
mximo
flip-flop
Cpp
nos
camino
un
el
es
que
Finalmente,
la
salida,
tiempo
un
es
el
la
de
que
ms
Ol,T
salida
Mealy,
emplean
se
pueden
tanto
all
del
ecuacin
las
la
que
Modelo
C]N
permitido
siguiente
extra
resulta
6-21,
tiempo
en
conectado
out
ltimo
f,
periodo
cami
un
para
todos
prximo
es
capturado
por
caminos.
Esto
h) tp
tcOMB
caminos
los
ejemplo
flip-flop
el
los
receptor,
requiere
de
rlack
que
min
los
en
los
presenta
'
pd.COMB
los
+
(fpd.FF
max
sobre
El
valor
lodos
para
Opii.FF
se
que
propagan
representativos
clculos
las
seales
para
los
de
cami
pp.
6-1
EJEMPLO
Suponga
segundo
Clculo
todos
que
fpdXOMB
L3
ns
el
y
la
camino
el
ha
se
el
tipo
1.5
ns.
De
0.2
1.3
ms
tp
largo
empezando
ms,
suponga
Es
grande.
la
tienen
y que
camino
nis
fp<icomb
fijado
reloj
mismo
Entonces
ns.
con
que
del
son
0.1
del
frecuencia
empleados
y /,
ser
es
periodo
flip-flops
segundos)
flip-flop
un
del
los
y
10
con
entrada
de
cero
toma
se
flip-flop.
en
reloj.
la
Figura
Lhirk
Tz
el
la
cambio
cualquier
iguales
que
mayores
donde
del
fS|a(.k,
De
por
desde
un
Para
positivo.
pp:
asegurar
ser
reloj
flanco
tp
ben
dei
prximo
tiene
para
COMPUTADORAS
DE
reemplazan
se
combinacionales
necesario
tipo
flanco
tiempo
antes
caminos
no
del
despus
ci
aparecer
de
LGICO
DISEO
DEL
ecuacin
anterior
f.i+
i .6
0.2
i,*]
(nano-
ns
y acabando
el
que
mayor
tp, podemos
para
es
cribir
1.5
Resolviendo,
de
tenemos
si
tp
clulas
Es
interesante
periodo
especficas.
situaciones
de
flops
uno
se
tambin
ms
retardan
puede
reloj.
En
de
un
flip-flops.
algn
afectar
el
Se
el
modo,
la
una
frecuencia
funcin
condicin
La
ns.
circuito,
empleamos
los
acortar
para
mxima
Observamos
segundo).
caminos
deseada.
del
salida
de
flip-flop
tiempos
de
seales
las
1.6
min
fin
pequeo.
=
circuito
ecuacin
de
caso,
del
la
del
demasiado
por
del
mantenimiento
cambios
otro
diseo
otra
con
los
caso,
En
de
tiempo
relaciona
el
ns
tp es
tp >
especificaciones
las
siempre
de
largo,
10fi ciclos
cambiar
cmo
de
valor
ms
satisfacer
manteniendo
apreciar
del
das
circuito
este
que
(megahertzio
debemos
0.1
camino
el
para
MHz
para
rpidas
del
problemticos
cero
lo
con
ns,
625
grande
ms
lgicas
0.1
ns
rs!ai.k
igual
1/1.6
demasiado
es
ecuacin
mayor
/m
que,
fsUek
sea
que
frecuencia
ns
no
que
demasiado
l egan
reloj
pronto
que
denominada
con
alcanzan
del
uno
El
reloj.
la
en
aparece
trata
dos
una
las
entra
ms
skew
flipreloj
del
mxima.
reloj
Simulacin
La
simulacin
del
combinacionales.
el
orden
de
secuencia
existir
circuito
En
primer
aplicacin
es
la
supone
alguna
secuencial
forma
oportuna
de
colocar
lugar,
en
irrelevanle,
aplicacin
al
circuito
implica
lugar
hay
problemas
conjunto
aplicar
de
que
de
los
en
un
de
ios
patrones
estado
no
que
un
conocido.
patrones
y de
se
presentan
de
patrones
como
en
entrada
del
En
realidad,
circuitos
para
los
secuencia.
una
pulsos
los
reloj.
Segundo,
la
incializacin
que
Esta
debe
a
CIRCUITOS
estado
un
conocido
iniciatizacin.
En
de
carecen
i|ue
inicial
resel
secuencias
para
tradas
para
ximacin
Una
qua.
al circuito
ltimo
la
que
namiento
defecto,
los
en
la
que
mulacin
positivos
de
tardo
de
reloj
del
Adems
tradas
en
mo
de
del
flanco
la
para
debe
la
al
predefinido,
siempre
componente
positivo,
el
del
las
antes
su
para
errneos
reloj.
entradas
se
deben
posible
_J
Input
Stale
Output
FIGURA
Simulacin
el
usuario
instante
en
durante
6-22
temporal
reloj
dos
de
dependa
por
el
un
valor
con
reloj
de
re
periodo
las
aplican
ciclo
a
en
mni
retardo
un
est
setup
flancos
menor.
se
que
de
si
del
escogerse
un
todava
de
periodo
un
tal
una
entre
funcional,
el
peque
con
Suponga
tiempos
un
funcio
muy
seales
los
debe
presentar
Clock
Reset
que
simulacin
que
las
en
el
resultado
simulador,
el
y mientras
de
emplea
por
la
Para
comprobar
retardo
el
nin
temporal
es
pequea.
siempre
tienen
no
retardos
mayor
comprobar
circuito
como
el
entra
discuti
Inicialmente,
emplean
variaciones
que
simulacin
este
con
predefinido
es
importante
retraso
tambin
reloj,
positivo
lo
Si
ns.
funcional
simulacin
del
flanco
1.2
objetivo
componente
la
en
ns
sern
cambiarse
periodo
relacin
de
simulacin
del
salida
las
aplicar
la
suficientemente
sea
0.1
y cuyo
los
tiempos.
las
retardo
el
de
es
de
grfico
tanto
que
todos
consecutivos
As.
mayor
la
en
el
apro
jerar
no,
una
determinar
resulta
simuladores
algunos
apreciarse
puedan
en
simple
aadir
de
reloj.
del
compleja
refiere
se
que
que
son
resultados
mayor.
lo
han
objeto
componentes
reales
retardos
tienen
empleada
flip-flops
reloj
los
ns,
pequeo.
ms
funcional,
circuito
los
para
Mucho
tiene
es
se
como
los
en
la
circuito
del
activo
tiene
que
funcional,
modo
tiempos
su
para
simulacin
en
de
de
funcional
el
instantes
flanco
al
de
ms
estados.
qu
en
es
relacin
en
simulacin
componentes
escala
hold
la
en
de
detal e
ms
alternativa
simuladores
los
todos
variable
estado
directamente;
si
y de
con
de
La
las
conse
el
adicional
serie
observarse
pueda
simulador
funciona
seal
circuito
circuito
del
del
simulacin
muy
circuito
de!
apropiado
Por
os
con
la
retardo
elementos
los
debatir
circuito
de
observar
una
determinado.
punto
un
del
estado
aplicar
necesario
es
as
Aparte
cmo
un
tambin
evitando
estado.
en
en
simulador
adecuado,
est
flip-flops
normalmente
dicho
alcanzar
de
Para
reset.
Un
ms
problema
tercer
en
que
cada
inicial
estado
de
consiste
que
entrada.
de
subsecuencia
una
seal
una
larga
hasta
el
dependiendo
pero
En
un
el
que
del
circuito.
el
circuito
desde
la
para
del
retardo
gn
salidas
tiempos
funcin
la
las
estos
mos
1.0
problema
patrones
circuitos,
del
ruda
camino
es
ms
necesitarse
aplicando
normales
colocar
algunos
para
vara,
esto
un
de
inicial,
estado
algo
con
y observar
das
hacer
solucin
Un
En
el
para
sucesin
l egar
simulacin
la
subsecuencia
una
estado
un
exactitud.
determinar
preparar
esta
para
en
su
simple,
sucesin
una
pueden
que
circuito
ai
situar
se
simulacin
la
de
principio
al
necesita
ms
set),
por
mecanismos
de
cabo
caso
(o
seguido
verificar
es
el
reset
disponer
puede
largas
guir
l eva
se
251
SECUENCIALES
de
reloj
I.
Tambin
antes
es
252
FUNDAMENTOS
el
de
la
que
sin
nacin
El
nal.
Como
antes
del
muy
las
entradas
ciclo
del
reloj.
Los
valores
antes
del
100%
observan
Diseo
El
de
diseo
y culmina
el diagrama
bla
el
As,
un
primer
paso
representacin
Un
circuito
El
diseo
les.
cional
El
flops
de
la
problema
circuito
los
estados
circuitos
combinacionales
1.
Especificacin:
2.
Formulacin:
3.
pecificacin
Asignacin
la
4.
5.
6.
del
salida
Optimizacin:
finales
instantes,
este
funcional.
ahora.
Los
encerradas
cambios
del
alrededor
en
25%
crculo
un
del
azul,
se
de
de
de
una
ta
una
por
especificacin.
su
para
tabla
de
estados
una
circuitos
circuitos
circuito
combina
estructura
dadas.
especificaciones
estados
de
del
circuito;
de
deriva
se
los
del
De
flip-flops.
diseo
flip-
combinacional
y de salida
el proceso
combinacionales.
flip-flops.
de
las
nmero
El
combnaciona-
puertas
una
cumpla
que
el
y de
encontrar
entrada
problema
diseo
estados
flip-flops
de
circuito
de
obtenerse
puede
que
estados.
por
binarios.
nmero
las
totalmente
obtener
es
especificaciones
de
especifica
de
flip-flops
un
serie
una
de
se
tabla
una
estados
un
de
partir
booleanas
partir
los
ecuaciones
y el
en
el
diseo
de
he
transforma
De
un
modo,
este
combinacionales.
circuitos
algunos
con
secuenciales
el
para
de
al
similar
es
empleado
para
adicionales;
pasos
especificacin
diagrama
una
un
estados
si
circuito,
tabla
una
de
an
existe.
no
estados
de
partir
la
es
problema,
estados:
si
slo
la
de
partir
entradas
ha
los
Asignar
de
realiza
2"
tipo
estados.
Determinacin
las
funcio
valores
otros
en
producen
tambin
secuencial
mucho
pero
de
las
asegure
combi
una
simulacin
sus
hasta
se
de
determinado
escribir
de
diseo
Determinacin
flip-flops.
flops
circuito
viene
para
de
la
alcanzar
presentadas
azul,
de
elegir
produzca
obtener
tabla
para
ideas
que
en
las
tcnicas
del
procedimiento
la
simulacin
funciones
de
diagrama
secuenciales
las
lista
se
flip-flops,
flip-flops
el
circuitos
valores
comienza
un
un
evaluando
siguiente
los
combinacional
consiste
determinado
El
reloj
de
observar
y Out,
necesita
como
los
nos
que
del
reloj.
una
de
sncrono
Procedimiento
State
circuito
diseo
secuencial
aplicarse
modo
resultado
deben
circulo
un
del
un
equivalente
de
de
vez
de
pueden
el
representar
tabla
una
de
flanco
salidas
seguro
las
resumen
seales
como
mnimo
observacin
secuencial
con
pueden
cho.
en
junto
que,
nmero
la
ciclo
circuito
del
posible
encerradas
lgico
Frente
verdad,
el
el
las
sncronos
diagrama
lgico.
reset
hacerlo
examina
se
que
es
se
secuenciales
un
seales
de
secuenciales
circuitos
en
de
de
circuitos
de
las
lugar
estado
Aunque
de
del
el
de
reloj.
tiempo
simplemente
e Input,
Reset
de
en
en
variables
un
en
valores
estado
instante
de
6-22
COMPUTADORAS
reset.
las
positivo
proporciona
Figura
la
el
el
es
tarde,
flanco
En
reloj
problema
DE
los
controla
resel
de
ltimo
cambiar
para
seal
sentido
momento
6-5
LGICO
apropiado
momento
mos
en
DISEO
DEL
cdigos
ecuacin
la
de
tabla
de
de
optimizar
la
ecuacin
en
la
posible
obtener
binarios
entrada
al
obtener
estados,
codificadas
descritas
sido
del
de
tabla
de
las
ecuaciones
el
los
de
diagrama
estados
de
la
seleccionar
lip-flop:
las
el
ecuaciones
obtener
estados,
tabla.
de
tipo
entrada
de
tipos
de
los
partir
flip-
futuro.
estado
salida:
obtener
las
ecuaciones
de
salida
estados.
de
entrada
de
salida
de
los
flip-flops.
de
7.
Mapeado
8.
tecnolgico:
ANDs.
ORs.
emplee
Comprobacin:
los
verificar
de
Localizacin
La
de
Hay
de
del
estados
diante
del
El
principio
concepto
de
aplicado
al
gunos
historia
los
estados
de
la
entre
aparezca
estado
o
durante
repeticiones
aplicada.
El
01,
I.
10,
10
00,
11.
10,
10
dos
es
til
cribir
las
abstraccin
1 y
tar
una
serie
Es
En
es
formula
que
estado
de
1,
dando
S(?
Examinando
como
define
nuevo
los
estados
se
sucesin
la
la
la
de
abstraccin
nueva
En
este
para
que
igual
caso,
de
las
salidas
el
bit
I
entrada
de
de
podra
esta
des
como
en
salida
Z2
represen
mucho
seran
que
01,
fcil
ms
es
en
01,
secuencia:
tabla
la
tanto
abstraccin
tal
para
cada
S,
se
sucesin,
vemos
el
estado
de
descrito
hemos
estado
abstraccin
a
necesita
que
S[.
As
El
representa.
la
1 ha
valor
sucesin
un
nuevo
los
ltimos
que,
..
el
estado
tres
valores
estado
la
de
S,
se
los
prxima
prximo
puede
para
el
ltimos
entrada
emplear
tres
entrada
estado
la
creci
considere
a
el
de
el
mecanismo
ilustrarlo,
aparecido
00111
esta
combinacin
prevenir
para
Para
de
serie
la
posible
anteriormente.
el
debido
su
esta
nuevos
de
tamao
y
estados
prximos
aaden
se
el
actual
estado
cada
estados,
infinito
incluso
como
como
una
001111
para
grande
que
en
diagrama
un
reutilicen
se
entrado
..
algunos
combinaciones
estado
como
ha
0.
de
estados
abstraccin
previamente
Si
reloj.
X2
pasadas
estados
la
conocer
definido
S,
flancos
un
de
es
la
S,
de
00,
las
casos,
producido
han
se
representar
bit
el
En
nmero
recientemente
00.
estados
serie. .
la
combinaciones
ejemplo:
de
diagrama
estado.
que
S3 podra
innecesariamente
esencial
el
cada
valores
tiene
tabla
aadir
formular
en
detal e.
una
de
circuito
de
ms
estado
el
en
estara
de
combinacin
del
estara
no
representa
los
estado
en
hacer
esto
Para
secuencias
describir
desenfrenado
miento
realizar
11.
entrada
de
compleja
posible
lugar
entrada,
un
ejemplo,
de
se
dos.
El
11,
a
de
difciles
dos!
I,
que
el
combinacin
Cuando
11,
01,
la
hecho
valor
el
cualquier
secuencias
siguientes
las
secuencia
los
entrada
el
bit
S, despus
permitiendo
10
la
circuito
el
As,
la
que
de
mayora
la
representar
nico
en
al
una
de
un
reloj.
10
11,
y siendo
para
10.
refirindose
Por
la
S2
hecho
01.
En
estara
no
pero
el
00.
combinacin
en
01,
I,
(X).
01,
abstraccin
la
entradas.
es
00,
orden
en
cada
010111
..
han
En
reloj.
manteniendo
S, puede
de
representar
est
estara
00,
S: podra
de
anotar
la
ms
estado
circuito
o
00111
entrada
de
del
se
de
combinaciones
consecutivos
flancos
parte
entradas
activo
la
de
entrada
una
la
intuitiva
entradas.
estado
tabla
me
de
de
sus
es
comprensin
pulso
sucesin
la
sobre
aplicados
ltimos
aplicadas
consecutivas
de
esta
combinaciones
en
determinado
un
la
valores
apareciendo
abstraccin
una
serie. .
Un
2 bits
ido
ejemplo,
tres
la
los
la
automticamente
es
qu
cualquier
durante
realizarn
estados
literalmente
ha
valores
los
de
de
es
Por
de
011100.
..
entrada
que
disparo.
S, despus
00011
guardar
secuencia
en
activo
secuencia
de
recordar
para
flanco
estado
un
emplea
se
cualquier
pueden
la
de
estados
menudo,
del
comportamiento
de
diseo.
se
pasos
computadora.
diagramas
por
tablas
estado
Un
en
instantes
los
que
de
estado.
circuito
completa
embargo,
sin
casos,
en
formular
otros
del
diagrama
un
del
los
estados
de
verbal
encontrar
procedimiento
de
asistido
diseo
para
casos,
que
ya
de
el
en
que
7 y utilizaremos
paso
tablas
descripcin
una
para
muchos
del
las
es
descripcin
formulacin
diseo,
herramientas
menudo
esta
de
paso
creativa
ms
circuito
un
interpretar
que
flip-flops.
diagrama
nuevo
esquemtico.
el
en
estados
de
diagramas
un
final.
tecnolgico
inversores
en
tecnologa.
diseo
mapeado
el
OR.
puertas
los
especificacin
circuito.
del
empleando
lgico
la
en
correccin
la
omitiremos
AND.
puertas
disponibles
circuito
del
lgico
diagrama
el
puertas
usualmente
flip-flops,
lo
diagrama
un
Transformar
flip-flops
conveniencia,
Por
dibujar
inversores.
253
SECUENCIALES
CIRCUITOS
es
puede
ser
I tal
son
como
y
el
254
FUNDAMENTOS
estado
prximo
un
Cuando
costumbre,
inicial
para
desconocido.
se
desconoce
por
lo
izar
el
Cuando
Figura
que
sucesin
sern
circuito
en
de
de
entrada
la
evitando
I,
definicin
dicho
circuito
de
en
estado
tener
activarse
puede
El
puede
aplica
las
la
Figura
6-23(a).
se
desea
un
Este
estado
selectivamente
las
importante
normal.
En
inicial.
con
la
cambio,
definicin
el
Debemos
del
entrada,
es
del
estados
incorporar
aadir
el
la
reset
AND
puerta
Este
diferente,
con
ya
Es
circuito
sncrono
sistema
esta
un
circuito
sncrono
un
flip-flop
cambiar
de
reloj
del
a
Si
conectarse
asincronas.
reset
el
en
resetearlos.
del
diseo
el
caso,
muestra
puede
de
permite
se
que
este
se
para
diseo
del
en
el
en
tambin
puerta
no
la
AND
el
incluye
Figura
00.. 0
asigna
la
entonces
de
sncrono
diseo
D. que
mostrada
diseo
entrada
necesitando
sncrono
ser
flip-flops
para
la
circuito.
inicial
OR
puede
reset
sncrono
reset
sncrono,
circuito
En
Reset
devuelve
que
parte
una
como
Nor
Adems,
estado.
Alternativamente,
macin
de
el
en
al
reset.
como
seal
gene
coloca
reset
reloj.
flip-flops
entradas
las
usarse
asincrono
reset
un
para
los
la
de
lugar
el
un
al
seal
estado
Tal
de
colocar
enciende.
se
activar
de
deben
no
asincronas
fundamental
de
inicial
en
entradas
entradas
estas
de
siguientes
permita
menudo
circuito.
entonces
asincronas
set
estas
que
reservadas
estn
asincronamente
produzca.
de
inicializacin.
del
diferente,
cdigo
de
con
los
el
circuito
flipsalidas
esperen
reset
un
circuito,
el
necesidad
estado
al
l ama
se
flip-flops
Eos
00.. 0
un
entradas
cuenta
en
Empleando
viola
asigna
inicial
tener
de
a!
los
partirn
que
es
cuando
botn
sin
lugar
asincronas
diseo
inicial
un
teniendo
entradas
estado
pulsando
asincrono,
ser
el
automticamente
se
diseados
aplicadas
funcio
de
en
circuitos
mecanismo
entradas
cul
desconocido
que
hardware
Este
restantes
hecho,
activa
se
electrnicamente
reset
se
De
reset
los
del
estado
disearemos
que
desconocido.
las
antes
mecanismo
un
el
estado
un
conocido
embargo,
con
estado
cuenta
inicial.
seal
sin
de
ellos.
en
secuenciales
muchos
I.
desconoce
se
los
de
En
dependiendo
y dependiendo
de
reset
estado
un
asincronas
circuito
estado
un
circuitos
contarn
un
en
en
captulo,
este
desde
estado
su
la
En
vez
el
con
en
sncrono.
flip-flops,
algunos
es
de
general
entradas
ponerse
de
primera
las
circuito,
arranquen
funcionamiento
slo
entradas
los
y adems,
Sin
malmente,
de
tipo.
este
pueden
nmero
circuito
al
algunos
seal
circuitos
aplica
se
del
encendido
una
dichos
el
por
del
proporcionar
que
inicializarse
de
instante
comience
elevado
digital
el
reset
pero
un
sistema
muchos
conocido,
reset.
hay
podrn
coloque
hecho,
evita
que
0,
secuencia
un
circuitos
Esto
de
de
a
Si
una
De
inicial
puerta
de
en
los
general
antes
circuito,
enciende
dicha
seal
deseado.
aplicarse
estado
norma!
valor
flip-flops
de
reseteados
son
se
significativas.
captulos
se
el
y para
los
algunos
flip-flops.
los
6-23)
del
Puede
de
la
concreto
flops.
de
inicial
namiento
reset
S,
estado
en
estado
la
estado
su
el
flip-flops
los
ral
COMPUTADORAS
DE
actual
Tpicamente,
flip-flops
tal
estado
menos
{vase
casos,
do
el
para
estado.
nuevo
sea
LGICO
DISEO
DEL
al
y el
disparo
un
del
circuito.
bit
de
6-23(b)
despus
inversor
Si
Reset
para
Reset.
(aj
Resel
(h)
asincrono
FIGURA
Resel
Reset
sncrono
6-23
asincrono
y sncrono
para
un
de
inicial.
estado
flip-flop
la
en
se
aproxi
combinacin
realizar
desea
se
se
que
sencil a
Una
reset
para
un
sustituye
de
el
diseo
cdigo
por
de
una
CIRCUITOS
Los
siguientes
ellos
dos
estilo
un
El
Cuenta
Z.
larga.
con
un
del
el
estado
1 cuando
quier
es
ms
otro
El
caso,
primer
entrada
seal
un
Tenga
presente
reconocer
en
la
secuencia
1101.
de
la
secuencia,
el
niendo
I
el
que
Entonces,
cia,
salida
su
El
ser
bit
estado
ocurrencia
la
0.
un
es
Cuando
ocurrencia
la
sentar
los
como
la
completara
Observe
uno
slo
la
transicin
tor
de
tro
de
1101
Figura
posibles
para
la
entrada
de
identificar
secuencia
una
un
represente
en
el
el
prximo
1.
0.
cual
que.
1.
Las
la
se
Dado
X,
se
que
la
la
de
de
la
la
que
secuencia
un
se
muestra
tener
representa
una
de
debe
este
dirigirse
parte
inicial
para
hacia
ocu
1 del
entrada
estados
detectar.
transicin
para
el
estado
destino
idea
de
que
el
se
produce
la
de
un
un
con
estado
el
en
y
se
repre
de
nica
estado
la
la
de
cundo
cuenta
en
C
de
D
la
es
estado
diagrama
todava
en
entrada,
para
un
secuencia
basan
se
necesita
se
representa
valor
una
repre
adicional
D
la
en
secuen
de
estado
el
define
B.
bit
estado
el
especifica
ya
A.
un
de
la
puede
primer
ser
6-24(a).
aade
estado
para
se
transicin
el
ocurrencia
ha
prximo
el
defi
no
Figura
nuevo
aade
anterio
1 para
la
estado
se
final
l del
aun
un
secuencia
El
es
ejemplo,
I de
la
el
la
que
la
no
con
en
estados
que
recordarse
ltimo
en
de
se
sin
1101,
el
de
reloj
el
es
transicin
Tampoco
sucesin
en
tanto,
estado,
en
ha
etiqueta
Entonces,
necesita
transiciones
Entonces,
valor
cada
restantes
Suponga
larga.
diagrama.
que
seal
estados
del
muestra
ocurrencia
la
de
del
en
6-24(c)
Figura
este
se
la
estado
6-24(b).
en
que
la
diagrama
no
Figura
0.
modo
En
para
entrada.
de
de
el
el
que
entradas
tres
que
el
se
que
ste
B.
entrada
de
las
pulso
produce
I seguidos
Por
Por
evento
se
C,
salida
una
de
de
la
de
entradas.
la ocurrencia
estado
estado
un
bits
reconocer,
salida
despus
del
estados
en
por
tres
valores
ms
estado
seguida
0 y
6-24{c)
la
tabla
en
diagrama
tiempo
el
reset,
que
el
en
el
mismo
este
dos
de
en
Mealy
las
de
entrada,
se
completamente
dos
ha
los
representa
en
secuencia
de
los
la
y la
tambin
sino
Autmata
formular
hasta
de
representa
se
este
En
anterior
110
son
cualquier
representar
A
ocurrencia
entrada
de
I.
o
actual,
de
1 al
Puesto
estando
cmo
una
valor
que
por
que
de
valores
un
resultante
parcial
I adicional
tal
secuencia
Dtendra
estado
un
tiene
que
110
igual
sea
especificacin
estado
historia
de
la
1. Cuando
un
del
en
diagrama
es
la
secuencia.
del
parte
secuencia
aparece
los
dos
de
transicin
rrencia
da
de
asociada,
cuencia
una
Esta
en
circuito
recuerde
que
desde
la
en
representar
para
transicin
transicin
1
la
de
salida
y el estado
el B. para
estado,
una
la
en
secuencia,
primer
0.
un
siguiente
nuevo
decir,
del
de
estado
un
aparece
segundo
coloca
se
ocurrencia
la
sentar
la
un
Adems,
sucesin.
la
primer
de
diagrama
de
empezamos
el estado
como
Si
bit
el
al
la
valor
un
mente,
arbitrario
establece
se
en
en
secuencia.
el
es
entrada
si
formulacin
la
el
estar
concepto
inicial
ninguna
de
modelo
un
recordar
para
generar
debe
este
estado
un
ocurrido
un
Con
110.
eran
inicializar
entradas.
en
estados
poder
para
1101
seal
parte
slo
no
las
principal
los
circuito
bits
la
una
salida
una
para
haciendo
de
anteriores
necesita
de
como
La
funcin
es
se
factor
el
que
Moore.
entradas
tres
salida
la
estado
emplean
se
que
de
flip-flops
sus
determinar
es
de
las
consecuencia,
del
tanto
110
dentro
bits,
entrada
una
de
secuencia
sean
formulacin
Mealy
I cuando
que
En
que
secuencia
de
tiene
reset
la
circuito
la
de
de
uno
0.
de
igual
secuencia
detecta
de
secuencia
asincronas
al
proceso
implica
depende
res
el
alimentacin.
de
salida
circuito
Autmatas
ser
es
igual
determinada
de
entradas
anteriores
en
haciendo
..
El
ceros.
ser
paso
deben
estados
dice
entradas
tres
las
cada
detector
un
para
una
detector
un
aplicado
estados
reconoce
que
de
trata
Reset
circuito
las
circuito
un
Se
de
diagrama
un
produciendo
formulacin,
de
proceso
estados.
de
diagrama
Encontrar
ejemplo
primer
el
ilustran
de
6-2
EJEMPLO
secuencia
ejemplos
diferente
255
SECUENCIALES
estado
de
detec
den
secuencia
valor
de
tal
entra
que
su
256
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
(a)
<b)
(c)
0/1)
1/0
0/0
<d)
FIGURA
6'24
Construccin
salida
sea
representa
0,
son
1 si
se
los
primeros
entonces
aplica
bit
entrada
detectar.
un
0.
do
ces
por
la
ma
de
este
1.
otro
la
A
del
El
salida
tabla
los
mayores
caso
del
los
Un
problema
que
el
deseable
sera
mtodos
tabla
esto
de
By
A.se obtiene
en
forma
bidimensional
los
estados,
no
se
que
la
cada
aqu
la
en
entrada
si
salida
los
caso
de
la
se
procedimientos
la
que
secuencia
tas
para
la
en
modo
la
es
de
estados
1
de
C,
no
final
diagra
los
segundo
el
anlisis
transiciones
6-24(d).
Figura
6.3.
de
excesivo
estados
de
la
representa
No
historia
Esto
de
de
si
la
formales.
de
el
es
es
que
esta
utilizando
a
los
no
entrada,
hacer
Debido
Para
de
pesar
excesivos
hay
puede
se
estados.
ste
condiciones
aparecen
si.
es
estados.
obstante,
posibles.
que
el
1
enton
el
de
es
diagrama
menos
el
en
travs
fue
precedi
estar
es
que
secuencia
entrada
puede
menos,
estados
Tabla
nmero
anterior
representa
dos
mismo
la
en
secuencia
secuencia
de
cualquier
el
lo
por
Puesto
bits
la
atrs
la
en
minimizacin
en
que
la
en
entrada.
los
no
se
es,
formulada.
de
estos
en
este
estado
en
el
ya
combinacin
un
secuencia
que
volver
diagrama
de
evidente
I
la
en
de
transicin
dos
Repitiendo
utilizan
estados
en
la
el
formales
tratan
un
primer
podemos
en
se
de
ultimo,
0.
es
Esta
de
formulacin
puesto
combinar
C,
entrada
es
la
estado
de
valores
un
segundo
secuencia,
B.
es
que
transicin
reconocimiento
hocy procedimientos
particularmente
Puesto
la
en
el
ejemplo,
prximos
presenta
para
el
D,
la
del
estado
una
diseador,
anterior,
ejemplo
para
de
surge
de
esfuerzos
esencial
dad
da
se
estado
3a ocurrencia
C.
D
o
1 de
entrada
de
estado
Por
los
que
estado
ocurrencia
el
representa
al
para
estados
resultante
la
ocurrencia
que
es
desde
La
dos.
la
el
en
la
para
D.
primero
primero
Examinando
estado
la
est
representa
O
el
e!
ser
el
es
estado
transicin
perdidas
circuito
cmo
ver
nueva
el
entrada
6-24{d).
Figura
para
que
el
caso,
desde
1. podra
1 de
que
este
Si
6.2
Ejemplo
detectar.
1101.
el
para
1.
transicin
un
estado
transicin
reconocer,
la
El
la
estados
secuencia
la
secuencia
en
el
es
dado
Pero,
B y
secuencia.
la
transicin
Entonces,
estado,
secuencia,
va
la
de
diagrama
un
de
de
11,
un
la
donde
la
de
bits,
en
de
evala
Luego,
la
entra
restante
bits
restantes
dos
se
el
los
aplican
de
la
compleji
indiferencia
estudiantes
en
que
CIRCUITOS
TABLA
6-3
Tabla
de
estados
el
para
estn
para
evitar
el
En
presentan
En
del
el
dise
se
slo
6-4{a),
del
tanto
mismo
valor
de
TABLA
1010
aplican
se
el
en
el
por
si
salida
ciclos
ciclo
entrada
de
reloj
actual
el
que
En
bit
del
de
BCD
empezando
entrada
entrada
estado.
Las
del
convertidor
adicional
mtodo
un
ejemplo,
este
ejemplo,
ser
el
la
funcin
al
circuito,
del
se
signifi
salida
corres
cada
generar
salida
tambin
reloj
del
ciclos
de
fin
la
correspondiente,
especificaciones
exceso-3
menos
cuatro
Con
de
durante
0001.
bit
el
por
secuencias
las
referen
las
en
ilustra
simultneamente
presentarse
Por
peso.
la salida
menor
entrada,
como
exceso-3.
de
secuencias
de
la
decodificador
sucesivos,
reloj
de
las
bit
de
lugar
en
listan
se
comenzando
pondientes
BCD
entradas,
encuentran
se
se
para
estado
decodificador
un
las
que
del
estados
ejemplo
siguiente
el
diagrama
en
Tabla
En
captulo.
de
minimizacin
de
procedimientos
final
Encontrar
consecutivos,
de
6-3
la
consecutivamente
cativo.
extras.
3,
similar
es
estados
Captulo
circuito
Salida
futuro
6-21
Figura
al
EJEMPLO
la
los
interesados,
enumeradas
de
estado
de
diagrama
Estado
Estado
actual
cias
257
ALES
SECUENCI
bit
depender
establecen
que
6-4
Tabla
de
secuencias
Secuencias
(a)
el
ejemplo
de
ordenadas
dgito
por
Entrada
para
representado
Salida
BCD
(b)
Secuencias
por
orden
1
0
exceso-3
I
0
Salida
iniciales
bits
ordenadas
de
BCD
Entrada
exceso-3
cdigo
0
1
258
el
circuito
tado
debe
Z.
Con
6-4(a)
la
secuencia
El
diagrama
la
examinar
1
un
y
1
en
bit
genera
recordar
una
comienza
columna
es
Luego,
hay
para
6-4(b).
para
entrada
para
entrada
la
del
el
bit
segundo
Est
claro
bit.
si
el
secuencia
I.
Por
00
la
para
bit,
se
del
necesitan
FIGURA
Construccin
salida
entradas,
bit.
de
filas
la
del
las
con
Tabla
bit
tercer
distintos,
6-25(a),
hacia
dos
la
como
se
de
estados
para
el
bijemplo
en
6.3
sin
igual
tambin
se
estados.
nuevos
para
los
para
ilustra
bit
segundo
determinarse
dos
necesitan
0 para
salida
un
si el
entrada
estados
siendo
diferentes
tal
el
columnas
bit
01,
en
pri
genera
donde
los
nuevos
primeras
tercer
contrario,
puede
primera
no
la
Figura
el
del
bit
1
un
que
0 y
valor
salida
un
el
Por
Al
6-25(a).
Figura
produce
segundo
salida.
bit
los
dos
son
que
el
en
la
direccin
a
la
recordar
en
la
en
el
para
de entrada
Puesto
diagrama
haya
comple
etiqueta
valor
un
que
6-25
del
se
y el
en
un
segundo
igual
de
En
salidas
estados
se
salida
las
0 mientras
el
siguientes
bit.
secuencia
1.
genera
lneas
las
0.
un
refleja
se
las
las
segundo
un
para
entrada
entradas
la
es
una
salida
segundo
para
entrada
bit
primera
sobre
la
representado
se
aprecia
necesitamos
6-4(b)
bit
como
las
del
inicial
Tabla
la
produce
lado,
otro
valor
estado
primer
segundo
origina
la
salida
entrada
de
preguntamos
que
As.
tal
determinar
la
el
en
diferentes
que
recordar
tercer
el
primer
de
el
la
nos
cuanto
en
6-4(b).
Tabla
un
de
cuando
en
estados
entrada
en
de
I.
valores
los
estados
valor
dos
muestran
un
bits
Ahora
un
que
salida
ser
0.
6-4(b),
y mientras
un
1,
la
bits
con
pasadas
con
de
salida
Tabla
la
el
Tabla
estados
una
salida
primer
deben
de
primera
En
la
resulta
As
etiqueta
valor
el
de
se
bit.
primer
del
entrada.
circuito
combinaciones
valor
de
produce
bit?
mer
el
segn
secuencia
nueva
este
las
en
COMPUTADORAS
una
entrada
centramos
ordenan
se
de
de
DE
recibir
para
La
anterior.
fin
el
listo
estar
secuencia
la
LGICO
DISEO
DEL
FUNDAMENTOS
el
de
entrada
de
la
entrada
0 y
es
mismos
la
bit
tercer
de
valores
Figura
la
6-25(b).
el
para
de salida
res
el
para
cuarto
de
puesto
secuencia
ma
posibilidades
1 siempre
elegir
del
superior
como
la
la
asignado
plazar
el genera!,
estos
estado
debe
los
circuito
cuencia
de
cionar
hay
asignarse
cdigos
para
cdigos
Gray
cin
tra
salida
de
en
la
Tabla
Diseando
El
plo.
del
Queremos
la
mismo
estado
cada
estado
se
El
mitad
la
en
estado
estado
B3
con
al
alcanzan
estado
estado.
el
en
est
Init.
en
B2
para
circuito
prximo
B3
estados
dos
entrada
secuencia.
por
este
etiqueta
de
Reset
01,
estado
tal
de
debera
A.
Entonces,
de
el
este
en
de
caso
Estos
mtodos
que
Kamaugh.
La
tabla
el
circuito
asignacin
han
Gray.
Cdigo
simplificar
del
para
de
estados
cuatro
que
estado
que
puede
00
al
propor
A
estados,
los
el
estado
futuro
estado
cdigos
inten
implementar
asignamos
para
con
a
es
pero
en
simplemente
el
con
cdigo
principalmente
necesaria
se
estado
un
los
al
primera
asignar
para
cdigos
lgica
ejemplo,
empezando
con
entradas
cuatro
la
centrado
fcilmente
ms
y cada
con
ocuree
base
de
nuestro
En
diseo.
6-3
Tabla
cdigo
el
Como
En
flip-flops.
si
nico
El
la
2"
primeras
las
Pero
se
la
reem
el
con
dnde
de
Si
minimice
se
proceder
han
se
necesario
bits.
asignarse
la
trabajo
orden
dos
flip-flops.
en
los
circuito
detectada.
los
de
reset
el
de
reset.
debe
Es
bits
detectarse.
ser
manera
y salida
Mapa
no
aqu.
tratarlo
inicial
estado
de
contener
para
1, deberan
extenso
un
que,
fin
construido
han
se
que
binarios.
el
con
deben
necesitarn
al
1,
lugar
cdigos
As
diagramas
de cdigos
binarios
estados
cdigo
siguiendo
el
estados
los
los
en
cdigos
de
cdigos
asignados
C
fun
El
A.
la
y
se
mues
6-5.
flip-flops
con
resto
alcanzan
la
El
de
cuarto
mismos
en
cdigo.
un
el
selecciona
en
salida.
bit
De
una
desde
arcos
1 indicado
B2
Estos
los
entrada
estados
de
se
los
nico
un
101,
complejo
los
Los
entrada
el
en
dos
estos
de
salida.
misma
el
que
estados
Para
a
de
analizados,
con
asignados
asignando
existe
de
representa
entonces
restantes,
ecuaciones
B3
estado.
como
asincronas
las
digo
de
0 para
I es la
entrada
estados.
6-25(d>.
Figura
entrada
la
estados
del
tal
la
secuencia
la
en
para
siguiente
estado
de
la
entrada
1 de
un
prxi
diferentes
una
cuar
la
las
salida
una
dos
para
columna,
0
estados
el
recibir
para
un
genera
estos
el
dos
ejemplos
es
los
para
tres
especificar
ltima
la
los
salidas
las
producir
que
salida
La
aadido
con
otros
estados,
es
seleccionar
sali
valo
futuro
de
partir
para
puede
uno
0.
han
izquierda
Los
despus
tar
las
los
en
estado
preparndose
Mirando
entrada
para
entradas
las
demasiado
la
los
propiedad
estados
de
simblicos
entrada
de
ayuda
nico
a
necesitarn
un
estados,
bit
tercer
respuesta
bit?
azules
arcos
al
simblicos
1101
esta
un
definir
ser
se
ltimo
una
inferior
de
Comenzamos
son
efecto
estados
nombres
estados,
examinado
tiene
estados
necesitan
esto
secuencia,
la
Bi.
de
se
de
Bi
nombres
si
hay
nuevos
estados
dos
6-25(c)
mitad
estados
los
han
no
se
que
bit
segundo
slo
que
I para
base
la
de
a
el
en
6-25(b)
Figura
estados
del
los
de
con
la
mientras
siguiente
B3
en
11
y
del
potenciales
requieren
Figura
la
estado
derecha
Frente
salida
salida
estado
Asignacin
los
se
en
indica
se
a
mucho
funcin
al
10
valor
en
despus
Cuntos
salida
determinar
en
alcanza
de
1 de
definido
han
se
que
valor
recibir
falta
que
el
estos
4 bits
un
En
entrada
ello,
estado
una
para
puede
B3
el
de
seis
embargo,
de
genera
que
preparado
B2
para
todo
resultar
siguiente
entrada
estados.
Finalmente
B2
el
que
de
como
0 y otro
los
dos
Por
pueden
produce
forma,
esta
muestra
sin
Observe,
bit
bit,
B\
alturas,
estas
secuencias
bits.
1.
las
dichos
estado
aadidos.
to
similar
tercer
anlisis
Un
das
259
SECUENCIALES
CIRCUITOS
procedimiento
disear
un
para
circuito
disear
secuencial
secuencial
sncrono
se
que
funciona
muestra
con
segn
el
prximo
la
Tabla
ejem
de
esta-
260
FUNDAMENTOS
LGICO
DISEO
DEL
TABLA
6-3
Estado
los
con
nombres
actual
el
6-2,
da.
Se
flip-flops
El
paso
en
tan
tabla.
la
la
en
nerse
el
misma
entrada
10
11
10
00
01
secuencia
de
la
especifica
flip-flops
y
han
de
los
Las
de
de
minilrminos
de
la
las
del
sali
de
salidas
de
y de
del
partir
la
salida
4,
paso
estado
de
se
obtienen
de
que
Z que
futuro
los
de
estado
de
procedimiento
el
valores
del
las
los
valores
los
fi p-flops
actual
diseo.
las
listan
se
obte
pueden
y de
la
lis
se
variable
de
X:
+
I)
Las
6-26.
funciones
booleanas
simplificadas
usando
Db
Z
del
lgico
7)
3,
5.
circuito
los
Mapas
secuencial
se
Kamaugh
Figura
6-27.
AB
ABX
la
en
01
da
FIGURA
Mapas
10
00
01
11
bx
Dg
10
X
+
en
BX
muestra
X
ab
trazados
BX
00
1
1
7)
de
^BX
I
B,
son
Da
diagrama
Im<]Bi,t
6.
Em(5)
simplifican
se
funciones
Las
C)
B,
Db(A,
Z(A.B. X)
m(3,
Da{A.
1)
El
los
variables
completar
salida
entrada
valores
Etiquetamos
1,
de
de
binarios
cdigos
y dos
con
Para
D.
ecuacin
ecuaciones
salida
los
con
entrada,
estados.
pasos
tipo
partir
estados,
de
cuatro
los
la
de
valores
X, A y la
con
flip-flops
tabla
dos
los
completado
flip-flops
obtiene
se
Esta
6-5.
estados,
para
representar
B.la entrada
se
Tabla
cuatro
A(r
ra
11
paso
suma
X=
tabla.
como
escogiendo
entrada
ya
En
11
letras
de
01
comienza
ecuaciones
Salida
00
circuito,
este
futuro
00
estados,
las
binarios
01
dos
con
cdigos
por
00
de
los
necesitan
Para
detector
a
reemplazados
Estado
AB
dos
COMPUTADORAS
6-5
Tabla
asignados
DE
BX
6-26
de
Kamaugh
para
las
ecuaciones
de
entrada
de
los
flip-flops
para
la
salida
la
Figu
CIRCUITOS
Diseando
Un
circuito
2".
<
Los
de
Al
salidas
como
del
circuito.
listados
cluyen
en
estado
actual,
0000.
entrada:
estados
tabla,
se
obtienen
seis
1100.
0001,
e
110
000,
son:
incluso
de
se
sin
1110
lili.
Estas
seis
entrada
de
estado
actual
combinaciones
Estado
estados
para
actual
diseo
un
con
estados
no
Estado
futuro
Entrada
*
1
0
1
utilizados
0
1
0
sirven
y
se
in
se
valor
como
de
de
columnas
listan
los
pero
no
que
la
tratarse
estados,
usar
0
no
indiferentes.
6-6
de
pueden
flip-flops.
los
flip-flops
sin
que
en
aparecen
ocho
hasta
el
para
que
que
tal
usar
tres
la
de
con
no
estados
tres
una
trminos
mini
como
estados
estados
define
significa
que
incluye
usar
de
sin
6-6
especificar
Hay
cinco.
Cuando
y
combinaciones
lo
posible
es
slo
estados
Tabla
la
de
concreto
los
salida
de
son
111.
tratarse
TABLA
Tabla
tabla
m
secuencial
entrada,
estados
flip-flops
1101,
pueden
de
la
nmero
circuito
un
columna
estados
de
tipo
embargo,
cualquier
de
tabla
tres
tabla
Sin
ecuaciones
ninguna
Con
la
en
la
hay
flip-flops
con
binarios.
en
las
La
No
secuencia!
tener
utilizan
se
simplificar
X.
estados
puede
indiferentes.
entrada.
una
2"
circuito
no
que
estados.
estados
de
estados
circuito
usados
tiene
el
el
para
no
flip-flops
condiciones
como
lgico
originalmente
tabla
C,
con
6-27
estados
con
deriva
se
FIGURA
Diagrama
261
SECUENCIALES
en
la
tabla
la
262
FUNDAMENTOS
Las
futuro
seis
14
ecuaciones
ires
estado
de
entrada
Las
flip-flops
obtenerse
puede
de
Figura
binarios
los
los
valores
Cada
6-28.
del
tiene
mapa
de
1, 12.
0.
13.
BC
BX
DC
lgico
partir
la
son:
Db=
diagrama
de
que
Da=AX+BX
El
obtienen
se
Kamaugh
corresponden
cuadrados
optimizadas
de
Mapas
los
en
ecuaciones
los
para
los
en
indiferentes
15.
COMPUTADORAS
DE
simplifican
se
minitrminos
y
LGICO
DISEO
DEL
CX
ecuaciones
las
de
directamente
de
entrada
dibujar
se
no
aqu.
Es
posible
que
los
de
uno
sin
parcialmente,
do
los
de
las
y de
cionar
en
sin
normal
do
valores
mente
de
alcanza
de
uno
entrada.
La
sin
la
de
para
asegurar
se
estados
Normalmente,
en
ciclos
funcin
la
de
pocos
de
cul
de
acerca
que
puede
unos
las
Segundo,
se
el
de
resulte
puede
se
propor
ha
del
tener
esta
de
los
cuenta
en
individual
las
en
seleccionan
aplicar,
polticas
va
de
la
funcionamiento
se
reloj,
o
Dependien
pueden
comportamiento
sin
a
menos
circuito
al
estados
opciones
circuito
el
que
volver
del
tres
del
aplicacin
que
es
por
Primero,
accin
circuito
lo
usar.
ideas.
indicar
para
usar
posible
especificar
los
prximos
usar.
sin
varias
cualquier
perjudicial.
sin
estados
que
sea
salida
los
para
para
al
totalmente
aplicarse
no
entero,
los
es
usar
usar
sistema
decisin
combinacin,
en
sin
estados
sin
salida
pueden
estados
l even
especificar,
de
Tercero,
estados
defectuoso
deseable
circuito,
cdigo
un
el
aquellos
se
de
resetear
que
para
que
los
entre
incorrecto.
tener
futuro
modo
po
estado
un
del
funcionamiento
un
es
estados
de
para
adicional
salida
una
trado
salidas
veces
aplicacin
la
transiciones
las
tanto,
valores
de
especificarse
entrada
externa
Por
usar.
prximos
funcin
la
interferencia
una
estados
de
cada
gru
diseo.
sCX
01
(X)
AH IH
00
11
10
01
ACX
B
11
10
AX
Da
BX
BC
D
FIGURA
Mapas
ABX
Dc
6-2S
optimizacin
para
de
ecuaciones
Verificacin
circuitos
Los
de
secuenciales
estados
combinaciones
de
estados
Lo
ms
de
y las
habitual
la
tabla
entrada
salidas.
es
de
estados.
el
con
En
recurrir
verificar
pueden
se
original
circuito
circuitos
a
la
demostrando
En
los
en
cada
pequeos,
simulacin.
En
de
uno
la
la
el
que
sencil os
ms
casos
los
estados
manual,
se
y
real
el
produce
aplican
se
comprobacin
simulacin
circuito
se
es
todas
observan
las
las
diagrama
posibles
variable>
puede
realizar
vlido
aplicar
cada
mano.
una
CIRCUITOS
de
las
combinaciones
La
verificacin
estado-entrada
verificar
salida
la
que
el
263
SECUENCIALES
estado
prximo
los
son
co
rrectos.
cesin
mediante
la
combinaciones
de
combinacin
estado-entrada,
circuito
al
poner
todas
para
bar
las
sucesin.
cada
en
reloj
positivo.
La
dos.
La
de
el
resetear
para
En
el
circuito
Ejemplo
seal
El
diagrama
del
flanco
de
diagrama
particular,
En
y
de
el
sucesin.
esta
generar
el
tras
empleando
durante
para
combinacin
cada
aparece
pro
para
ideal
es
que
entrada
secuencia
nica
su
una
de
aplicar
estado
una
verificar
de
combinaciones
estados
para
y el
requiere
fin
el
una
de
perfeccionarse
estado
su
reloj.
Con
encontrar
salida
puede
esta
utiliza
se
inicial.
verificacin
la
tanto
usualmente
de
secuencia
una
pero
sucesin
til
muy
la
de
una
entrada
ilustran
se
Es
como
l evndolo
6-4.
aplicar
secuencia
la
emplear
se
que
generar
observa
se
de
longitud
reset
aplicar
entrada.
debe
mientras
tediosa,
menos
una
deseado.
estados
Se
estado
seal
hay
de
dicha
es
primero
estado
combinaciones
perfeccionar
entrada
el
en
simulacin
entrada
de
manual
verificacin
la
como
basada
en
simulacin.
EJEMPLO
En
la
ra
6-27
6-24(d)
Figura
do
un
total
las
salidas
el
de
un
de
la
Reset.
en
el
circuito
de
es
A(0.
0)
do
con
la
est
que
simulacin,
0.
Para
el
estado
salida
las
dos
de
la
de
reloj
de
combinaciones
1.
combinacin
del
se
Los
las
seales.
de
denota
se
desarrolla
la
del
sucesin
comienza
para
flanco
reloj
Se
estado
Continuan
0,
entradas
una
i) con
entrada
para
cada
salida
1 da
de
una
el
que
de
puede
las
ve
para
de
decir,
la
periodos
repeticin
interpretarse
atraviesa
que
estados
nmero
(es
Esto
estados
todas
aplica
que
y de
salida
de
requiere
de
la
nmero
en
con
/
un
valor
de
cdigos
nmeros
flancos
de
como
lo
por
menos
una
enteros
azul
en
positivos
de
reloj
representan
estados
los
para
reloj
empiezan
que
de
camino
y el
la
en
6-29(b),
Figura
comprobacin.
de
del
positivo
ocurre
sucesin
nmero
el
los
muestran
se
una
por
al
mostrados
antes
de
secuencias
minimizar).
diagrama
6-29(a),
Figura
corresponden
enteros
justo
flanco
la
en
valores
del
flipsimula
prximo
continuarse
estado-entrada
debe
se
travs
ambos
estado-entrada.
diagrama
Estos
hasta
corto
las
combinaciones
de
la
de
flip-flops
por
nmero
tipos
antes
mediante
0),
esta
otros
estado
estado
puede
optimizacin
estado-entrada
pares
ms
conveniencia,
dnde
del
exceda
Para
0 y el
el estado
A(0,
secuencia
una
La
futuro.
0 desde
proceso
genera
acompaa
se
es
prximo
estado
estados
los
se
estado
del
salida
la
el
D,
dos
0,
presenta
se
I resetea
entrada
dan
aplicamos
los
valor
Figu
entrada,
desconocido,
de
el
al
prximo
un
mismo
para
valor
camino
cada
travs
entrada
reset
la
l eva
Este
1).
estado
de
entrada
la
para
salida
el
un
que
estado
de
entradas,
estas
encontramos
el
simulacin,
de
el
Por
El
salida
empleados
dibujar
el
la
estado-entrada
rificar
C(l.
estado
en
aplicamos
transicin
da
mediante
combinaciones
vez
entrada
una
determinar
asincrona
en
6-27.
1 desde
para
circuito
entrada
continuacin,
la
con
entrada
el
con
crculo
A
del
siguiente
flip-flops
reloj.
prximo
los
flanco
antes
emplean
la
Figura
la
Para
la
en
y
de
estado
El
reloj.
de
secuencia
combinaciones
verificar.
positivo
entrada
se
ningn
0).
acuerdo
siguiente
verificar
Para
hay
de
la
va
<4(0,
la
B.
0 y un
combinaciones
entrada
no
que
estado
el
dando
manual
cin
Esta
Puesto
0.
flanco
de
detector
y dos
para
del
despus
que
igual
los
flip-flops
partiendo
Inicialmente,
reloj.
6-27.
Figura
flops
entradas
entrada
Hay
el
para
estados
cuatro
estado-entrada
flip-flops
simplemente
las
estados
de
diagrama
lgico.
secuencia
de
detector
combinaciones
los
ser
flanco
del
el
diagrama
ocho
de
siguiente
flip-flops.
de
del
aparece
muestra
se
en
do
Verificacin
6-4
en
reloj
la
flancos
(es
de
decir,
simulacin
aplicado
y
a
la
durante
el
produce
estados
entrada
Reset
los
intervalo
de
flancos
ocurridos
tiempo
de
indeterminados
(I)
para
setup).
todas
en
colocar
al
circuito
264
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
0/0
1/0
(a)
Ciock
0
f;
X:
1.1
1,0
0,1
0.0
0,1
1.1
1,0
para
la
simulacin
Bge:
Input
Input
State
X,X
(A
0,0'
0,0
0,0
Q.T
1,1
10
11
12
13
0,0
B):
Z;
Output
(b)
FIGURA
6-29
Generacin
el
en
A.
estado
despus
estado
de
modo
un
1 (5)
en
el
da
de
secuencia
falta
A.
Se
as.
de
que
ble
de
de
ENTRADA
reloj
los
parar
SALIDA
de
periodo
del
circuito
el
X
actual
de
antes
en
la
proporcionando
a los
El circuito
flip-flops.
valores
ant
e
s
del
justo
de
la Figura
6-30
con
de
la Figura
6-29.
reloj
es
correcto.
que
6-30
de
simula
flanco
los
En
este
cambios
la
retoma
C
ltima
aplicando
entra
un
la
debe
la
transicin
un
reset
transi
aplicarse
de
ms
11
en
optimalidad.
su
asegura
aplica
se
la
Entonces
desde
el
decisin,
mejor
por
6-29(b)
como
de
setup.
se
un
poco
despus
periodo
de
reloj
para
ModelSim
los
en
en
el
diagrama
verifica
el
de
que
se
com
ESTADO
estados
el
po
cambio
Podemos
cronogramas
formas
flanco
del
MTI.
de
las
en
que
las
propaguen
ilustra
se
editor
forma
importante
disponi
es
tiempo
entrada
cambia
reloj
una
onda
hay
que
Esto
el
empleando
forma
de
simulador
comparacin
6-27
Figura
Figura
asegura
de
mostrados
caso,
estado
verificar
la
los
del
de
la
Esto
el
el
En
no
generar
tiempo
positivo
valores
la
reloj.
que
con
la
A.
en
eficientes.
que
las
el
en
Ahora,
A.
(8).
para
formada
de
fraccin
se
estado
de
el
en
buena
una
ai
Al
comience
Figura
l egar
secuencia
flanco
cual
se
empleado
permitir
para
entrada
secuencia
Bencher.
del
ia
0 (12)
un
estado
verificar
para
Si
permanece
el
C.
para
esquemtico
HDL
antes
secuencias
la
estado
un
procedimiento
introducimos
claro
al
aplica
Para
una
el
4.2
va
0.
capturamos
e
se
aplicar
ptima,
ISE
flip-llops
de
obtiene
Xilinx
salida
transicin
usualmente
bastante
la
los
si volver
circuito
el
que
est
6~5
Ejemplo
para
No
se
entrada
modo
A.
Despus
despus
empleando
es
I (4)
decidirse
la
para
(11)
4.2
cambie
de
propague
es
circuito,
el
visualizar
de
(10)
1SE
entrada
onda
sitivo
el
empleando
para
la
secuencia
Xilinx
entradas
D, debe
procedimiento
simular
esquemas
onda
la
(9)
esta
este
Para
permanece
un
del
combinacin
volver
C.
de
segunda
como
aplica
8 transiciones
Aunque
Aun
estado
verificado
han
tradas.
el
1, 0,
en
I,
C
en
chequear
0 (2)
la
se
en
test
Ea entrada
arbitrara
se
podemos
que
la
avanzar
que
Ahora
C.
entonces
cin
I (3)
forma
estado
de
aplica
comprobando
tanto
modo
secuencia
una
se
un
de
que
1 (7)
de
Inicialmente
aplica
podemos
se
Je
para
funcionamiento
cada
CIRCUITOS
6-30
FIGURA
Simulacin
Otros
tipos
En
seccin
se
emplean
en
esia
se
que
Debido
su
menor
se
dan
del
de
texto
En
Tabla
la
6-7
el
dados.
Un
miento
del
cacin
del
de
es
el
la
tabla
ciones
definen
el
definen
valor
pulso
de
prximo
reloj.
trada
de
los
del
las
tabla
estado
Pueden
Histricamente,
los
Mientras
minado
La
para
versin
del
Q(t
flip-flop
y
el
Tintroducidos
flip-flops
los
D.
tipo
su
sitio
el
en
Web
uso.
smbolo
Q(t)
representa
el
el
flanco
de
actuales
despus
emplearse
a partir
de
flip-flops
el flip-flop
1, el flip-fSlop
maestro-esclavo
pulso
reloj,
tablas
de
excitacin
las
la
informacin
JK
fueron
JK
la
por
tiene
el
y el
tiempo
/ +
tipo
de
flip-flop.
uno
de
cada
de
un
salida
comportamiento
como
a
apli
la
decir,
(es
lista
se
no
en
Junto
I.
de
los
la
a
ecua
co
La
ltima
tablas
Estas
valores
posi
del
antes
ecuaciones
de
en
estados.
de
y
el
funciona
actual
las
modificada
su
reloj.
estados
determinar
de
flip-flops
los
flip-flop.
uno
de
positivo.
flip-flops
Estas
de
pulso
de
tipo
valor
indefinidas
salidas
genera
entrada
del
obtener
tabla
versin
una
la
antes
de
previo
despus
reloj
cada
para
de
produce
SR
para
dando
SR
estado
de
para
cada
para
tipos
lgicas
el prximo
actual
de
cada
actual
los
estado
al
para
de
del
define
reloj
de
pulso
necesarios
valores
los
propiedades
un
entre
estado
y del
de excitacin
tablas
las
tipo
flip-flop
flanco
por
de
tabla
periodo
(o pulso)
el tiempo
estado
caracterstica
del
activos
el
y
del
la
uno
refiere
se
disparo
ocurre
que
despus
en
la
I)
supone
la ecuacin
define
el
flip-flops,
excepciJKn
Con
cada
implementar
entradas.
entradas
para
para
de
tipos
aqu.
flip-flops
cuatro
Especficamente,
estado
JK
ilustran
las
que
se
entrada
la
flip-flops
tro-esclavo.
y de
consiste
de
que
caracterstica,
actual
prximo
de
la
tabla
tabular.
pero
el
de
la
muestra
se
funcin
una
columna
muestra
Observe
caracterstica,
diseo
de
y el
forma
reloj.
estado).
prximo
caracterstica
bles
del
pulso
un
tabla
mo
estado
del
lgico
concepto,
flip-flop
diagrama
en
frente
caractersticas
se
nuevo
comportamiento
su
6-3,
el
de
representaciones
actual
diseo
anlisis
las
Seccin
muestra
funcin
una
del
maestro-esclavo,
se
el
en
muestran
la
6.5
diseo.
JK
se
Ejemplo
y las
JKy
flip-flops
y el
importancia
ejemplos
en
es
que
Tambin
los
anlisis
el
referenciados
el
para
flip-flops
introducen
Flip-flops
265
SECUENCIALES
un
SR
flip-flops
comportamiento
los
de
complemento
activo
su
por
maes
indeter
actual.
valor
pulso
y,
ade-
266
TABLA
Flip-flops,
'tipo
FU
6-7
lgico,
diagrama
su
Smbolo
tabla
lgico
Diagrama
D
Ver
Figura
caracterstica
Tabla
t>
y ecuacin
6-13
tabla
funcionamiento
de
excitacin
de
E cundo
cu
ru
ct
rs
t i cu
Tublu
Operacin
0(+l)
Resel
Set
0U+1>
W+l)
Operacin
t)
Resel
Set
eu+n
Qit>
DISE
Operacin
C?(f+1)-0(O
DEL
excitacin
de
LGI
Operacin
<2(0
SR
Ver
Figura
6-10
No
Reset
Set
cambia
Q(t
+1)
S(0
R(t)Q(t)
No
Set
Re
Indefinido
Q+l)
J
JK
>c
K
'MOi
P^
>C
m
T
>C
Gd+l)
No
set
cambia
No
Operacin
Q( 0
cambia
QU+\)
Qit)
cambia
Q0+\)=J(t)'Q(t)+K(0'QU)
Operacin
i)
No
Set
Reset
Set
Reset
Complemento
No
(?(/+!)
Operacin
0(0
No
0(0
Complemento
cambia
Q(/+1)
7WC?<0
cambia
camhia
Operacin
Q(t)
No
Qit)
Complemento
cambia
DE
CO
CIRCUITOS
ms,
ra
exhibe
el
que
antes
cambie
maestro
del
problema
solucin
ma
de
disparo
empleamos
disparados
tambin
dada
rstica
S
trada
La
flip-flop.
en
cin
el
complementa
las
mentando
las
do
del
flip-flop
supone
flip-flop
slo
el
para
de
El
smbolo
da
en
mantener
su
establecer
6-7
7y
la
muestree
el
7=
estado
inalterado
conocido
usando
la
de
set
En
Captulo
puede
ejemplos
el
VHDL
como
por
flanco
emple
concurrente,
sin
Usualmente,
los
de
prximo
el
columna
para
que
de
se
Q.
T.
Con
esta
la
tomamos
ecuacin
la
1. Si
la
de
pero
estado
1,
basados
estn
lgico
ecua
vuelve
se
que
las
7=0.
para
salidas
entrada
la
sin
que
dada,
la
flip-flop
flip-flop
hay ninguna
del
7 permane
el
7slo
no
de
externa
nicializa
se
la
pue
manera
circuitera
aadir
normalmente
flip-flop
que
estado,
su
precedente
simplemente
es
Puesto
complementan.
complementar
el
ecuacin
la
en
flip-flop
el
para
que
estado
un
circuitos
para
de VHDL
circuito
de
ellos
de
de
circuitos
limitada
secucnciales
con
una
en
a
sentencia
describir
concurrente.
el
es
la
a
son
bastante
Un
nuevos
mediante
Una
puede
que
y dicha
puede
disparado
sentencias
VHDL.
en
complejidad
complejos
proceso
suponen
ahora,
y acciones
seccin,
esta
flip-flop
un
descripciones
Hasta
proceso.
condiciones
cuanto
de
Estas
secuencia.
En
secucnciales.
descripciones
las
ilustran
se
detector
modo
mismo
Del
combinacionales.
y circuitos
almacenamiento
importante
est
circuitos
describir
para
combinaciones
embargo,
plasmar
la
asincrono.
de
descrito
han
contesta
en
en
la
de
flip-flop
resume
conexin,
esta
valor
explcitamente,
unidos
0,
complementan
TQ
As,
VHDL
y de un
el ms
VHDL,
se
actual
0,
el
VHDL
empleo
positivo
del
muestra
se
condi
esta
1, comple
cuenta
salidas
el
respuesta
entonces
en
en
cuando
lgico,
=
se
para
su
entonces
las
0,
la
resetear
se
salida.
caracte
como
R
es
as
positivo
comporta
diagrama
tener
no
estado
nicamente
elementos
de
concurrentes
difcil
se
describir
de
conceptos
muy
1)
HDL
Representacin
SECUENCIALES
tabla
La
se
JK
estado
con
hacemos
puede
reset
un
sin
flanco
entrada
la
del
I.
reloj
el
JK
muestra
usando
actual
un
un
del
ciclo
flip-flops
de
positivo.
J
a
flip-flops
partir
los
siguiente
entre
salidas
o
similar
del
diagrama
6-7
1, las
es
I y
caracterstica
inicial
valor
mis
dure
del
por
entrada
La
de
entrada
disparado
flanco
por
JK.
del
su
Tabla
y para
estado
un
la
aplica
setup,
longitud
partir
JK
complementKacin
JK
ecuacin
La
en
inalteradas,
la
el
empeora
Se
de
mane
anterior
Esto
pulso.
tiempo
tai
estado
su
por
el
I, de
o
a
construidos
que,
flip-flop
flip-flop
6-7.
caracterstica
tabla
cen
de
el
para
Tabla
la
activo
I y
reloj
flip-flop
QU
se
Cuando
combinaciones
las
aplican
se
caracterstica
cin
JK.
La
al
equivalente
SR
verificarse
demuestra
6-7.
pulso
un
7es
conexin,
Tabla
ocurrido
ha
de
que
adicional
flip-flops
puede
Esto
I provoca
J la
El comportamiento
la
entrada
Cuando
JK.
=
de
que
El
valores
activo
flip-flop
flip-flop
JK.
reloj.
caracterstica
tabla
los
del
de
pulso
un
los
flip-flop
flip-flop
La
flip-flop
del
condicin
puede
volver
flanco
un
del
Como
1.
estado
1 y
cin
no
haciendo
para
un
entre
salidas
salidas
que
flip-flop
el
por
smbolo
el
iguales
son
vez
de
disparados
JK
diferencia
nica
entradas
ambas
maestro
Una
contribucin
esta
empleando
comportamiento
set
al flip-flop.
el
poner
el
para
decir,
(es
evitar
muestra
se
lgico
para
I.
flanco.
por
describe
existe
SR
Para
de
independencia
ya
que
flip-flops
flip-flops
6-7,
opuesto,
con
setup
los
slo
diagrama
su
como
estado
su
completo).
Tabla
la
En
captacin
finalice,
reloj
para
que
de
pulso
reloj
de
pulso
tiempo
el
que
l amada
propiedad
una
267
SECUENCIALES
verse
sentencia
representar.
descripcin
como
es
la
alterna-
268
FUNDAMENTOS
ti
DISEO
DEL
va
sentencia
una
cesos
las
los
valores
cias
la
en
la
asignacin
palabra
seguido
la
es
ejecuta.
de
que
valor
so
end.
En
if-then-elsc
el
Es
importante
las
palabra
En
proceso
B;
los
contenidos
despus
originales
de
cambian
Sin
cuando
embargo,
el
originales
de
ejecucin
Para
conseguir
la
de
A.
denominada
variable
se
proceso
de
este
senten
comporta
a
inmediatamente.
conten
y
dos
estas
Frente
evala
se
:=
seal
una
si
de
la
As,
es
una
A;
B;
contenidos
de
finalmente
de
los
los
evaluar
se
valores
el
Vase
procesos.
los
adquiriendo
originales
empleo
de
varia
de
lugar
en
<=
proceso
ejecuta
observar
entradas
clave
procesa
del
cuerpo
la
Figura
6-31
en
VHDL
es
del
notable
el
condicin
{elsif
de
sentencias
then
sucesin
de
sentencias}
sucesin
de
sentencias
final
es
aparece,
de la lista
del
clk
ya
de
que
sensibilidad,
con
proceso
reset.
proceso
de
variable
lista
una
de
en
el
la
se
lisia
su
parmetros
cambio
un
la
proceso
y
el
entonces
no
no
de
seales,
seal
que
con
nombre
un
dos
6-31
Figura
comienza
palabra
su
proce
clave
opcional.
estructuras
del
ejemplo
condicin
if;
al
es
aparecer
else
end
end
then
sucesin
termina
de
una
sensibilidad
la
proceso
cambian,
reset
continuacin
del
pueden
de
de
El
hay
cambie
ejemplo.
A
o.
begin.
proceso
es
if
de
continuacin
que
lista
Por
valor
clk
siempre
la
que
salidas.
el
Si
proceso.
parntesis
reset
con
ejemplo
positivo.
ir precedido
puede
del
positivo
del
proceso
flanco
por
dentro
se
palabra
el
proceso
el
flanco
por
con
activo
continuacin,
en
disparado
ilustra
se
flip-flop
Opcionalmente,
cambio
la
con
<=
contendr
flip-flop
para
general,
un
comienza
los
un
un
genera
A;
estructura
que
dentro
sensibilidad
todas
contiene
La
un
de
puntos.
sensibilidad.
no
de
de
<=
contrario,
una
modo
para
proceso.
lista
Dentro
VHDL.
VHDL
dos
contendr
otra
aparecen
arquitectura
por
contenidos
secuencial.
programa
slo
proceso,
variable.
bsica
clave
Esta
B,
6-5
la
los
retardo,
de
slo
estructura
el
un
el
adquiriendo
de
EJEMPLO
La
pro
de
variables
describe
ejecutar
concurrentemente
es
Por
emplea
instantneamente
Las
la
para
b.
pequeo
un
contenidos
A.
proceso
Varios
mayor.
puede
se
implementa
ejecutada
contendra
ejecucin
evaluar
ble
de
VHDL
tras
en
se
un
durante
completa.
se
programa,
evala
nuevos
considerablemente
descriptivo
proceso
asignan
proceso
proceso
programa,
de
que
variable
un
originales
un
se
de
el
un
se
que
porcin
contenidos
miento
poder
un
de
cuerpo
seales
cuando
los
las
Si
dr
COMPUTADORAS
concurrentemente,
el
de
entonces.
DE
concurrentes.
Normalmente,
completa.
con
ejecutar
sentencias
con
concurrente
pueden
se
LGICO
if-then-else.
condicionales
La
adicionales
estructura
general
de
de
un
CIRCUITOS
activo
Flip-flop
Descripcin
--
--
flanco
por
de
de
subida
269
SECUENCIALES
reset:
con
VHDL
proceso
ieee;
library
ieee*std_logic_1164.al ;
use
dff
entity
is
(CLK,
port
RESET,
std
out
std^logic;
in
logic)
dff;
end
architecture
is
flip-flop
un
disparado
flanco
por
de
subida
asincrono.
reset
con
--
dff
of
petjpr
Implementa
begin
(CLK,
procesB
RESET)
begin
if
(RESET
*1)
10
<=
then
(CLK'event
elsif
and
end
CLK
11')
then
D;
<=
if;
if;
end
end
procesa;
end;
FIGURA
MI
de
Descripcin
sentencias
Las
de
dentro
El
veces.
flip-flop
un
de
{ } pueden
dentro
else.
de
un
de
subida
con
empleando
resel
desde
aparecer
es
similar
proceso
Ilustrndolo,
if
flanco
por
l aves
las
if-then-else
when
concurrente
disparado
al
un
hasta
ninguna
efecto
de
la
VHDL
proceso
nmero
cualquier
asignacin
de
sentencia
tenemos
1'
then
Q<=X;
elsif
then
Y;
else
<=
Si
toma
final
1,
es
los
para
Q del
entonces
contenidos
las
cuatro
Z;
if;
end
flip-flop
de
se
En
Y.
cualquier
los
con
carga
otro
combinaciones
de
en
0,
*=
<=
of
<=
<=
<*
1,
x.
los
adquiere
caso,
valores
de
contenidos
es
Si
contenidos
es
0 y
de
0,
es
Z.
El
entonces
resultado
270
FUNDAMENTOS
DISEO
DEL
La
ejecucin
de
if-then-else.
ras
LGICO
sentencias
como
COMPUTADORAS
DE
condicionales
el
en
if
siguiente
A
if
anidando
lograrse
estructu
cdigo:
then
l'
puede
complejas
ms
then
'
<=
W;
<=
X;
else
if;
end
elsif
then
0'
Y;
<=
else
El
final
resultado
if
las
para
0,
o,
0,
0,
0,
1,
de
modo
el
que
activo
la
en
aparece
a
el
nuevo
0.
El
aparezca
que
igual
0.
flops
<=
1,
0,
<=
1,
o,
<=
1,
1,
<=
1,
1,
<=
de
Un
ejemplo
del
siste
travs
tipo
tres
en
de
para
6-6
VHDL
ms
complejo
diagrama
seales
definir
reloj
cambia
1, que
se
el
de
flanco
un
Observe
positivo
sncrono
la
del
ha
la
'
flanco
del
carga
del
estructura
valor
flip-flop
para
provocando
se
no
rese-
clk,
positivo
que
la
entrada
la
salida
tipos
otros
en
flip-flop
el
en
if-then-else.
representar
que
event
un
ocurrido
flip-flop
un
lo
por
salida
la
I.
es
y reset.
En
valor.
aadiendo
similares
descripciones
sencil as
i
es
debido
que,
comportamiento
clk=
por
reset
por
clk
cambia
no
representa
se
que
representa
produzca
se
salida.
valor,
disparado
incluye
de
si
if-then-else.
proceso
de
valor
es
flip-flop
cambian
el
el
en
el
ambas
cambia,
Basado
de
flip
disparo.
de
para
el
se
presenta
nuevos
detector
de
la
se
que
Se
tipos
de
en
estados
compartidas.
los
de
el
para
reset
clk,
valor
estudiarse
puede
ya
sensibilidad
de
lista
si
el
distintos
procesos
ahora
La
ejecuta
el
mecanismos
secuencia
hasta
6-31.
1 domina
emplearse
EJEMPLO
que
la
Pueden
es
en
<=
sensibilidad.
de
si
reloj
si
del
1,
se
parte,
resultado
reset
pase
otra
valor
clk.
para
Por
Figura
de
<=
<=
positivo,
lista
0,
proceso
flanco
por
tea
la
0
1
y el
A,
en
presentada
de
valores
informacin
positivo
de
flanco
combinaciones
la
ocho
Con
Z;
<=
end
Figura
pueden
introducen
y
las
sentencias
secuencia
Figuras
6-32
6-24{d).
y 6-33
La
que
arquitectura
simultneamente
ejecutar
conceptos
nuevos
para
y
son
como
manejar
esta
en
las
condiciones.
detector
el
representan
descripcin
intcractuar
pueden
las
de
con
declaraciones
de
ca
CIRCUITOS
--
de
Detector
(vase
--
secuencia.
la
Descripcin
Figura
6-24(d)
de
el
para
271
SECUENCIALES
VHDL
proceso
estados)
de
diagrama
ieee;
library
ieee.std_logic_ll64.al ;
use
entity
is
seq_rec
(CLK,
port
RESET,
Z:
end
in
X:
std_logic;
std_logic);
out
seq_rec;
architecture
of
process_3
type
is
state_type
signal
State,
is
seq_rec
(A,
D)
C,
B,
next_state
statetype;
begin
--
--
Process
por
stateregister:
flanco
de
irnplementa
subida
state_register:
disparado
RESET)
(CLK,
process
almacenamiento
un
asincrono.
reset
con
begin
if
(RESET
'l1)
State
elsif
(CLK'event
and
state
--
CLK
'l')
then
nextstate;
<=
if;
end
if;
end
end
then
A;
<=
process;
Process
estado
funcin
del
next_state_func:
futuro:
estado
funcin
una
como
de
prximo
state}
(X,
procese
el
inplementa
state,
begin
is
state
case
when
if
=>
then
'l1
next_state
<=
B;
<=
A;
<=
C;
<=
A;
else
next_state
if;
end
when
if
=>
then
next_state
else
next_state
end
if;
FIGURA
6-32
VHDL
Descripcin
declaracin
La
como
el
de
nombre
del
seales
del
permile
tipo
Una
stcLlogic.
nuevo
nuevo
tipo,
tipo.
palabra
Usando
el
type
ejemplo
state_type
tipo
le,
de
empieza
dentro
de
la
Figura
is
de
detector
con
y.
de
un
tipos
nuevos
de
clave
de
proceso
definir
declaracin
la
de
similar
manera
la
clave
palabra
parntesis,
6-31,
{A,
secuencia
B,
la
tenemos
C,
D)
los
type
lista
de
tipos
seguida
valores
existentes
el
por
para
las
272
FUNDAMENTOS
--
DISEO
DEL
secuencia.
de
Detector
when
LGICO
COMPUTADORAS
DE
de
Descripcin
(continuacin)
VHDL
proceso
>
if
then
'1'
next_state
C;
<
else
D;
nextstate
if;
end
when
if
=>
then
l*
next_state
<=
B;
<=
A;
else
next_atate
if;
end
end
case;
end
procesa;
3
Process
funcin
funcin
una
output_func:
salida:
de
de
implementa
la
salida
de
secuencia
como
State.
(X,
process
state)
begin
is
state
case
when
Z
'O1;
<=
when
B
Z
=>
'0';
<=
when
C
Z
=>
*0';
o-
when
if
=>
<=
<=
D
*1'
>
then
'l1;
else
*
Q';
end
end
if;
case;
end
process;
end;
FIGURA
6-33
VHDL
Descripcin
El
nombre
del
estados
de
la
seales
variables.
tipo
6-24(d>.
nuevo
Figura
En
pueden
tener
El
es
state
que
VERDADERA
los
y
valores
if-then-else
ejemplo
de
b,
c
usar
Sin
continuacin)
este
en
declarado
ha
se
valores
un
caso
type,
los
son
puede
de
nombres
usarse
para
declarar
6-31,
Figura
next_state
seales
son
(sin
FALSA.
que
la
state,
a,
bsico
o
vez
next.state
los
Una
signal
indica
detecior
un
state.type
es
el
de
del
tipo
state^type;
As,
state_type*
state
next_state
D.
el
embargo,
elsif)
toma
la
sentencia
una
bifurcacin
case
basada
puede
lomar
en
mltiples
si
una
condicin
decisiones
lo>
CIRCUITOS
basndose
en
nmero
un
que
declaracin
ia
semencias
de
genrica
case
VERDADERAS.
sean
expresin
opciones
=>
sucesin
and
La
declaracin
En
ejemplo
el
basada
el
en
cada
tiene
de
del
estado
actual
de
una
Entonces,
funcin
las
igual
es
del
estado
tencias
case
Con
la
el
proporcionar
Observe
Sin
embargo,
tipo
del
la
de
el
Tambin,
variables
los
nocemos
seales
estado
que
puesto
de
estados
de
estados.
cdigos
que
el
prximo
0.
estado
en
Por
estado
las
de
I
es
entrada.
de
ser
si
c;
transiciones
dos
emplearse
pueden
estudiar
sen
disparados
flip-flops)
de
nico
los
tres
contiene
que
el
y
y desco
alma
especificado
procesos
en
c,
A.
como
est
lugar
en
estado
el
es
estados
no
positivo.
state_type
reset
de
del
flanco
por
tipo
seal
nombres
de
el
la
aplicar
de
nmero
es
del
son
secuencia
interactan
procesos
almacenamiento
el
describe
flip-flops
de
detectores
los
pero
i
usando
entrada
con
distinta,
Process
resulta
Process
la
prximo
tambin
involucradas
el
el
mltiple
dentro
emplea
valores
podemos
con
estamos
decir,
(es
asignar
complejos,
global.
Las
para
estados
si
corresponde
se
ya
funcin
una
realizada
est
Segundo,
0.
tiene
en
definir
para
entrada.
case
procesos
de secuencia
diferencias.
std^logic.
la
sentencia
descripcin
dos
estado
nmero
tres
detector
que
hay
del
lugar
los
ms
case
decisin
una
se
I. entonces
Esto
A.
de
la
igual
es
circuitos
condiciones
las
de
uno
de
valores
ser
Para
introduccin
Cada
para
estado.
prximo
6-24(d).
Figura
manejar
Si
B.
estado
sentencia
toma
basada
expresin.
with-select.
if-then-else
semencia
la
en
concurrente
una
concurrentes
de
when
el
entonces
para
breve
esta
globales.
alternativa
la
0,
de
La
empleado
case
binara
asignacin
de
emplea
declaracin
decisin
una
tipo
asignacin
de
D.
combinaciones
posibles
considere
ejemplo,
del
sentencia
Process
B.
tomar
seal
una
La
A.
sentencias
ocho
y 6-33,
circuito:
para
emplean
se
la
secuencia.
de
alternativas
las
de
6-32
detector
del
similar
Figuras
las
estado
asignables
efecto
un
sentencias;}
de
cas;
valores
ser
case
siguiente
el
deben
para
is
(when
opciones
simplificada
es
case
Las
forma
Una
273
SECUENCIALES
cenamiento.
de
sensibilidad
contiene
deben
nacional.
Process
Process
al
la
el
del
el
estado
plearn
de
el
las
que
con
la
no
habra
Hay
salida
salida
dependiente
ninguna
peligro
un
funcin
en
sencil o
if-then-else
cificacin
que
variables
de
de
if-then-else
de
cuando
utilizado
se
en
en
un
combi-
siempre
que
case
en
que
de estados
entrada
en
la
emplea
Figura
flip-flop.
6-31,
Adems
es
una
aparecera
no
la
en
se
de
em
condi
estados
Mealy
de
Diagrama
lista
un
aparece
las
de
un
el
indepen
slo
que
anteriormente,
Diagrama
fuera
mismo
representar
para
un
Si
el
es
lo
como
case
circuito.
sentencia
un
asignar
por
ejemplo
del
nombres
asigna
se
que
mltiples,
Moore,
sensibilidad,
case.
if-then-else
indeseados
la
la
caso,
lgica
que
sentencia
de
sentencia
una
Este
la
lugar
valor
entrada
entradas
almacenamiento
de
sintetiza
estado,
del
el
misma
if-then-else.
entradas.
las
if-then-else
estructura
habitual
se
las
de
slo
elementos
aparecer
hay
funcin
una
es
para
ya
la
En
Si
I.
ningn
se
anidadas
salidas
la
Si
0
necesita
no
D.
combinaciones
ciones
x,
general,
sensibilidad,
emplea
decisin.
de
valores
Se
salida.
expresin
a
de
valor
para
de
asignan
se
de
este
describir
ejecutarse.
que
funcin
como
lista
la
en
En
anteriormente.
el
En
estados.
entradas
las
tendr
estado
estado,
siguiente
if-then-else
den
describe
con
dientemente
en
todas
y los
discutida
estado,
siguiente
seal
la
aparecer
el proceso
cambie,
entrada
funcin
la
describe
Process
lista
en
peligro
este
de
las
de
se
dos
latches
sntesis
de
entrada,
pue
Para
flip-flops.
obteniendo
manifiesta
seales
la
Durante
case.
un
forma
una
reset
el
espe
clk,
274
FUNDAMENTOS
se
aade
la
CLK.
CLK1event
estas
seales
tiene
un
quier
combinacin
seal
CLK'event,
si
representan
se
flanco
negativo,
no
de
el
la
en
DE
COMPUTADORAS
obtiene
se
que
VERDADERO
es
LGICO
DISEO
DEL
de
Tabla
condiciones
Todas
Siempre
que
no
que
En
evetu
VHDL,
se
est
de
almacenamiento
RBSET
to.
CLK
FALSO
FALSO
FALSO
VERDADERO
FALSO
VERDADERO
FALSO
el
case,
no
de!
la
Para
estos
la
codificacin
lo
siguiente
una
natural,
puede
ms
el
circuito
base
en
de
asignacin
para
despus
diagrama
de
la
de
estados
sntesis.
bles
estados
Otra
aparecen
opcin
es
no
la
salida
harn
El
type
Figuras
de
la
los
simulacin,
obte
para
fcil
ms
cir
para
adems
de
estados
una
indepen
explci
enumerado.
aadiendo
string;
of
es
reconocida
tipo
para
pero
de
cdigos
state_type:
11";
10,
declaracin
usar
se
el
state.type:
VHDL,
una
01,
y 6-33
de
diagrama
especificar
un
tipo
especifica
empleando
6-32
secuen
sntesis.
de
puede
almacena
tres
estados
asignacin
VHDL
en
las
de
tambin
los
es
procesos
para
describir
para
de
la
usuario
hacerse
de
tres
del
Si
case.
para
el
nivel
herramientas
asignacin
una
sntesis
puede
"00,
usar
seales
en
necesita
se
others
circuito
un
procesos
de
el
permitidos
para
a
dos
las
en
describen
procesos
con
el
distintos
descripcin
enunuencoding
is
normal
como
secuencial
enum_encoding:
construccin
una
circuito
de
almacenamien
o
Esto
combinaciones
exista
salida
de
recurrirse
secuencia
funcin
tres
bien
usuario.
del
del
combinarse
la
estados
declaracin
type
es
real
Esto
de
attribute
no
la
empleo
det
attribute
Esto
de
de
de
estados.
el
detector
y
funciona
directiva
una
el
adems
if-then-else
debe
4-7,
valores
las
no
el
en
Seccin
del
herramientas
siete
obstante,
lgica
en
Muchas
cuando
inalterado.
permanece
todas
others
la
en
Pueden
No
asignacin
especfica
usarse
para
futuro
El
adems
Entonces,
componentes
elegantes.
VHDL
en
los
de
accin
los
completa.
metodologa.
una
sentencia
como
estado
todos
solo
tecnolgica.
tamente
resultado
del
est
sintetizar
La
la
almacenamiento.
empleados
son
es
de
un
case,
procesos
la funcin
descripcin
dientemente
incluyendo
tres
descripciones
principiantes
librera
Sin
VERDADERO
sentencia
combinaciones
secuencial
los
la
en
que
estados,
ner
situacin
especificar
especificar
especificar
Sin
VERDADERO
izquierdo
originando
como
una
estado,
Puesto
cuito
es
los
miento
cial.
tener
binarios
Juntos,
lado
Q.
c=
deben
las
Sin
equivalente
hay valores
manejar
stdjogic.
sentencias
CLKevent
FALSO
FALSO
esta
FALSO
Si
cual
Accin
VERDADERO
condiciones
las
para
que,
en
VHDL
en
Entradas
if-then-else
6-8
TABLA
Generacin
es
seal
de
fijo
supone
accin
ninguna
la
combinaciones
0 y CLK
es
especifica
se
predefinido
posibles
las
RESET
accin.
ninguna
la
para
atributo
cambia.
CLK
6-8.
especifica
se
el
aplicando
valor
reales
aparecern
por
los
estados,
ios
para
como
estados.
estados
herramientas
muchas
sino
de
declarar
En
codificados.
este
las
caso,
varia
si
los
CIRCUITOS
6-8
Representacin
HDL
de
para
SECUENCIALES
275
circuitos
secuenciales-Verilog
En
el
iog
Captulo
describir
puede
ilustrar
estos
vo
ms
cuanto
cia
de
en
con
de
asignacin
de
wire
para
de
sea
de
tipo
Hay
nodos.
La
registro
Existen
0.
pero
en
retardo.
El
describe
El
el
bra
clave
les
que
de
el
constituyen
nonblocking
un
el
lan
derechos.
como
en
derecho,
tipo
senten
posible
eje
con
un
0.
proceso
Para
se
Una
evento.
el
que
El
sentencias
Hay
end.
sentencias
blocking
asignaciones
de
usan
C.
como
hasta
asignacin
siguiente
el
por
se
para
a
de
del
proceso
espe
el
continuacin
de
la
con
pala
procedimentaclasificadas
son
evaluado
cuerpo
de
tiempo
especificar
asignacin
ejecutan
ejecuta
desenfre
ejecute.
se
asignaciones
hayan
proceso
se
comienza
proceso
de
se
Las
que
retardo
proceso
blocking
mental
El
ejecucin
emplea
expresin
asignacin
operador
como
la
de
entero
real.
proceso
always
forma
en
un
implementacin.
aiways.
tambin
prevenir
tipo
nodo
un
aunque
su
con
tiem
del
lugar
en
son
el
en
registro
un
no
que
que
asociado
exista
secuencial.
Estas
ilustrarse
pueden
al
programa
clave
la
reg
Observe
reg.
provocar
proced
efectan
no
El
por
espera
Las
registro
y el
tiempos
de
proceso.
nonblocking.asiLasgnaciones
operador.
lenguaje
pero
de
ocurrencia
un
tipo
est
0.
mentales
almacenados
que
seguido
palabra
del
asignaciones
Las
de
son
la
Es
ser
initial
proceso
control
como
la
con
cuerpo
<=
programa
lado
con
limitada
concurrentemente
proced
es
real
despus
cuya
es
como
frente
deben
del
uso
en
como
eventos
proceso
y acaba
usan
de
de
opcin
ejecutar
positi
est
mayor.
puede
para
comenzando
verse
un
begin
blocking
puede
o
registro
tipo
registro
el
repetidamente
algn
El operador
necesita
al
el
necesitan
se
procesos,
vez,
asignados
gracias
un
que
de
evento.
evento
cuerpo
asignacin
continua
asignacin
de
valores
para
que
una
se
algn
operador
logra
significa
no
tipos
ejecuta
se
ejecutat
descontrolada,
basado
ra
que
clave
bsicos
se
los
se
adicionales
slo
initial
por
palabra
esto
dos
combinaciones
una
para
conceptos
describir
como
se
proceso
sentencias
ello
informacin
condiciones
otras
para
nada.
Es
retencin
los
verse
por
flanco
nuevos
considerablemente
un
emplean
se
proceso,
continuas.
Esta
puede
seccin,
disparado
implicarn
de
descriptivo
procesos
esta
continuas.
un
asignaciones
sentencia
proceso
poder
un
En
un
una
Veri-
Igualmente.
secuenciales.
flip-flop
descripciones
y el tipo
registro.
de asignacin
para
embargo,
Un
varios
Dentro
proceso
Sin
describir.
puede
asignacin
Estas
sentencias
empleado
Verilog.
concurrentemente
po.
secuencia.
el
combinacionales.
describir
son:
continua,
sentencias
de
han
se
y acciones
a lo
que
cutar
Verilog
circuitos
y circuitos
recurriremos
importantes
ahora
diciones
en
de
describir
para
almacenamiento
de
detector
los
Hasta
Verilog
elementos
circuito
Verilog.
emple
se
usos
un
4.
la
como
asignacin
y las
secuencialmente.
eva
todos
en
Eos
el
lados
B
A,
que
reg:
begin
8
A;
B;
end
La
vos
primera
sentencia
contenidos
Suponga
transfiere
de
que
el
mismo
c.
los
A
la
cuerpo
contenidos
de
finalizacin
del
del
proceso,
asignaciones
usa
proceso
begin
end
La
B.
<=
A,-
<=
B;
contiene
sentencia
segunda
los
contenidos
transfiere
originales
los
nue
de
A.
276
FUNDAMENTOS
sentencia
primera
La
contenidos
de
B,
de
lugar
por
declara
se
del
la
declaracin
cambian
de
valor
el
clave
de
la
entrada
Tras
la
del
interesante,
if-else
en
Verilog
es
que
de
if
descripcin
declara
contiene
los
los
contenidos
casos
origina
en
los
en
se
lista
una
importante
en
el
su
si
ocurre
el
fi p-flop
no
activado
Fiip-flop
descripcin
de
aparecer
la
6-34,
Figura
if-else.
La
general
procedimentales
end
(condicin)
procedimentales
end}
begin
declaraciones
procedimentales
end}
module
CLK,
RESET,
de
subida
con
reset:
Verilog
RESET,
dff_v(CLK,
input
flanco
Q)
D,
D;
Q;
output
Q;
reg
always
CLK
@iposedge
or
RESET)
posedge
begin
if
(RESET)
<=
0;
<=
D;
else
end
endmodule
FIGURA
Descripcin
6-34
Verilog
de
proceso
de
palabra
adicionales
estructura
declaraciones
proceso
la
con
entra
cambio
un
condicionales
estructuras
otras
begin
por
de
que
las
origina
{else
/
/
tanto
cuenta
end.
declaraciones
if
evento
),
todas
comienza
proceso
declara
un
en
contiene
valor
la
es
tener
que
cambio
control,
de
proceso
la
con
Esta
Para
Es
salidas.
comienza
RESET).
del
dispa
entradas
proceso
posedge
ejecuta.
parmetros
fi p-flop
un
sus
y
El
determinada).
un
que
eventos
clave
de
de
verilog
(condicin)
(else
quere
que
positivo
mdulo
ejecucin
seal
una
flanco
por
el
or
la
proceso
ejemplo
begin
los
transfiere
concurrentemente
en
informacin*
CLK
inicia
pueden
el
en
la
Se
posedge
ya
palabra
activo
la
aparece,
proceso,
reset
guardar
es
no
la
sentencia
excepto
en
el
no
con
que
declaracin
del
Es
Verilog.
segunda
ejecutado
han
se
6-34*
Figura
control
con
cuerpo
ahora
la
entonces
de
finaliza
Dentro
de
Q.
begin.
eventos
ejemplo,
Por
aplicarse
proceso
determinado
cambio
un
reset
das.
ocurre
l)
es
del
proceso,
nonblocking,
siguiente
control
la
secuencialmente.
puesto
Lo
de
sentencias
fi p-flop
en
reg
always*
si
clk
tipo
evento
decir,
si
dada
positivo
clave
palabra
cin
para
del
dos
evalen
pueden
como
finalizacin
asignaciones
se
que
Verilog
flanco
de
la
emplean
conceptos
nuevos
rado
la
c.
COMPUTADORAS
DE
contenidos
los
B
reg)
6-7
Estos
en
Se
(tipo
EJEMPLO
Efectivamente*
A.
serie*
en
registros
mos
(es
de
de
los
no
LGICO
transfiere
originales
les
DISEO
DEL
un
fi p-flop
disparado
por
flanco
de
subida
con
reset
de
un
CIRCUITOS
Si
hay
declaracin
sola
una
mental,
proced
if
{A
el
begin
de
x.
entonces
end
277
SECUENCIALES
innecesarios:
son
1)
==
<=
<=
SI;
<=
z;
X;
elae
(el
if
0)
==
else
Observe
flip-flop
se
dos
de
z.
las
en
que
la
entonces
condiciones
Q del
flip-flop
se
efecto,
En
tro
el
<=
0,
ni
1,
1,
<=
de
un
dentro
el
pero
conseguirse
podramos
ejemplo,
de
un
introducida
proceso,
Pueden
Por
if-else
if-else
puede
no
similar
es
0 y
caso,
la
de
valores
en
Si
comparar.
0,
es
los
con
en
la
entonces
cargar
se
I,
es
Q del
conteni
es
operador
operador
emplearse
en
ms
complejas
con
el
condicional
sentencia
una
de
condicional
al
El
construcciones
unas
seales
es
proceso
anterioridad.
con
otro
o,
continua
asignacin
Si
combinaciones
cuatro
las
entre
cualquier
de
las
para
En
Y.
igual
contenido
el
de
final
doble
un
con
carga
contenido
el
con
carga
El resultado
emplea
se
de
anidando
la
puede
asignacin
estructuras
sentencia
den
usarse
continua.
del
tipo
no
tenga
if-else.
tener
if
(A
1}
==
if
(C
==
<=
W;
<=
X;
else
else
(el
<=
Y;
<=
Z;
0)
==
else
En
este
va
un
de
tipo
El
else.
se
hace
que
resetea
igual
sncrono
del
pueden
utilizarse
se
ha
0.
En
D.
final
a
o,
o,
0,
0,
1,
<
0,
<
<
1,
<
0,
<
<
<
1,
0,
1,
1,
1,
1,
flip-flop
otro
la
lo
representar
flanco
caso,
que
provoca
otros
disparado
en
clk
el
valor
del
estructura
de
0*
producido
cualquier
para
ms
anterior
if
combinaciones
ocho
un
D,
las
para
del
Debido
asocia
se
if-else
flip-flop
else
un
resultado
al
Volviendo
niendo
estructura,
por
o
en
if-else.
se
la
tipos
de
salida
flip-flops
valores
en
toda
es
flanco
reset
almacena
el
a
0.
sea
otros
I,
es
en
igual
Q
de
positivo
si
reset
que
que
reset,
en
prximo
la
la
de
flip-flop
I domina
Descripciones
tipos
Figura
salida
6-34,
Q del
modo
supo
flip-flop
que
se
el
de
comportamiento
de
igual
disparo.
sencil as
278
FUNDAMENTOS
DISEO
DEL
EJEMPLO
En
la
6-8
Veriiog
6-35
se
Figura
de
detector
/
/
el
detector
de
conceptos
En
-24(d).
Figura
pueden
la
son
el
representa
que
la
descripcin
esta
simultneamente
ejecutar
como
secuencia
complejo
ms
la
se
COMPUTADORAS
DE
ejemplo
un
de
nuevos
las
nejar
ilustra
que
incluyen
para
secuencia
distintos
procesos
Se
LGICO
y que
estados
de
codificacin
arquitectura
de
(vase
secuencia:
el
para
seq_rec_vCLK,
RESET,
CLlK,
input
de
descripcin
6-24(d)
Figura
la
module
RESET,
Z)
X,
Veriiog
proceso
de
diagrama
estados)
X;
Z;
output
[1:0]
reg
State,
next_state;
parameter
2'bOO,
2'bOl,
2'blO,
2'bl ;
Z;
reg
registro
con
de
estado:
always
almacenamiento
disparado
flanco
por
de
asincrono.
reset
(posedge
CLK
RESET)
posedge
or
begin
if
(RESET
1)
State
<=
A;
state
<=
next_state,'
else
end
funcin
estado
@(X
always
futuro:
las
variables
son
state
state)
or
begin
(state)
case
if
A:
[X
1)
==
next_state
<=
B;
next_state
<=
A;
else
B;
if(X)
C:
if(X)
D:
if(X)
next_state
<=
next_state
next_state
<=
C;else
next
state
<=
A;
C;else
next
state
<-
D;
B;else
next
state
A;
endease
end
funcin
de
always
(X
salida:
las
variables
son
State
state)
or
begin
(state)
case
0,-
A:
B:
<=
0,-
C:
<=
0;
D:
<=
0;
endease
end
endino
sentencia
du
le
FIGURA
Descripcin
6-35
de
proceso
Veriiog
del
detector
de
secuencias
subida
en
tres
seales.
mediante
condiciones.
Detector
del
estados
consiste
interactian
y la
de
diagrama
case
para
ma
CIRCUITOS
En
Figura
la
reset,
6-35,
A continuacin,
Z.
next_state
que
to
el
con
numerado
(LSB)
asignan
cdigos
de
cada
obtienen
cdigo
indica
if-else
varias
de
una
que
genrica
del
la
base
else
Por
contra,
if)
ya
pero,
pues
registros
bit
de
son
significativo
menos
dichos
por
el
cdigo
cdigo
sentencias
sentencia
Figura
La
notacin
El
binario.
de
estados
asignar,
definir
para
bits
dos
hay
que
de
antes
los
utilizada
indica
el
en
binara.
es
case
la
parmetros
estados.
basndose
en
puede
tomar
decisiones
Una
forma
simplificada
VERDADERA.
sea
de
de
la
emplearemos
inoportuno
6-24(d),
permiten
un
se
declaracin
una
Nosotros
diagrama
bifurcacin
una
y next.state,
mediante
requiere
emplear
state
hacerse
declaraciones
de
toma
la
del
partir
uno
del
de
estados
compilador
A. las B.
seguido
que
el
usar
FALSA.
Ambos
el
CLK,
cmo,
wire,
un
reg.
1 y
puede
compilador.
del
cada
los
Esto
directiva
descripcin.
Cy D. Adems,
2 "b
es
(sin
DADERA
de
la
El
estado
un
como
de
uno
define
la
estados
de
de
como
como
numerado
nombres.
directiva
que
ya
la
de
cdigos
cdigos
los
para
son
los
vez.
y salida
entrada
Vase
declararse
declararse
cada
dichos
una
parmetros,
a lo
largo
estado
se
que
la
de
y next_state.
state
podra
(MSB)
nombre
un
mediante
claracin
da
binarios
parmetros
de
debe
significativo
se
los
registros
variables
0.
como
continuacin,
los
tambin
aiways,
un
ms
y las
seq_rec_v
declaran
se
de
bit
mdulo
almacenarse,
dentro
asigna
se
bits,
el
necesita
no
que
dos
declaran
se
279
SECUENCIALES
si
condicin
una
VER
es
mltiples
funcin
en
declaracin
la
para
es
case
expresin
case
{case
sentencias}
expresin:
endease
en
la
en
la
las
que
La
muchas
la
estado
basado
al
es
0,
el
para
estado
a
estado
un
de
de
El
del
tres
A.
de
flanco
por
El
el
Segundo,
primer
es
proceso
estado
nico
el
los
de
de
tres
si
detector
de
procesos
registro
descripcin
es
dos
diferencias.
aplicar
reset
embargo,
resulta
que
c:
el
la
que
sin
Existen,
positivo.
bits.
entrada.
ser
los
pero
Observe
secuencia.
la
siguiente
la
describe
proceso
si
transiciones
el
distinta,
primer
El
secuencia.
dos
entender
funcin
recurre
el
de
las
entre
en
estado
con
podemos
ya
se
valor
siguiente
corresponde
una
case,
asignar
la
de
de
basndonos
para
y del
estado
el
ahora
de
del
emplean
empleado
ejemplo
decisin
una
binara
entonces
se
tiene
detector
dos
0.
Esto
procesos
del
1,
el
expresin
del
valor
a
case
global
tiene
estado
igual
ser
sentencia
la
los
estado
estado
del
es
estado
disparado
de
procesos
que
es
l eva
almacenamiento.
describe
proceso
de eventos
lgica
de
que
describe
contiene
control
de
la
siempre
la
funcin
del
funcin
todas
puesto
proceso
proceso
la
combinacional.
eventos,
el
detector
el
lugar
en
ltimo
que
el
flip-flop
un
declaracin
la
de
cada
nonbse
Si
B.
a
uno
almacenar
segundo
describir
la
expresin
siguiente
6-24(d).
Figura
obtener
registro
A
implcito
case
la
el
para
toma
decisin
una
seal
En
futuro
En
D.
de
tipo
mltiples.
estado
tomar
posibles
la
en
B.
al
asignarse
sentencias
del
A,
tipos
asignacin
introduccin
para
Primero,
varios
de
el
funcin
circuito.
combinaciones
Cada
global.
control
ocho
breve
interactan
La
Sentencias
las
esta
similar
0.
de
la
para
del
pueden
que
secuencias
case
de
entradas.
valores
tener
actual
entonces
estado
Con
El
en
secuencia
el
estado
considere
ejemplo,
igual
de
del
ms
son
condicionales
entrada
desde
debe
case
declaracin
base
sentencias
es
una
Normalmente,
en
Por
} representan
del
expresin
expresin.
6-35,
Figura
a
l aves{
las
las
entradas
una
que
funcin
estado
estado
de
futuro.
futuro,
seales
han
En
de
lugar
se
los
y
estar
el
el
emplea
de
asignar
discuti
anteriormente.
En
estados.
presentes
cambie,
entrada
salida
como
la
en
proceso
mismo
los
general,
nombres
de
ejecutarse.
debera
cuerpo
para
declaracin
de
de
sentencias
estado
z.
280
FUNDAMENTOS
se
los
asignan
valor
1 de
das
entradas
circuito.
Hay
en
eventos
posedge
pondiente
de
flanco
de
bajada
equivalente
deben
diciones
la
incluir
case
debe
se
latches
que
sentencia
una
explcitamente.
estado
el
los
de
Dado
tres
la
stos
que
estados,
la
descripcin
dologa
para
la
de
procesos
para
los
todos
de
los
esl
descripcin
TABLA
de
La
completa.
circuito
y de
de
noveles
las
cuando
debe
ponerse
detector
de
lo
tiene
sentencias
hacerse
es
con
almacenamiento.
cuidado
tener
que
Para
la
de
construccin
todos
para
default
sentencia
Esto
de
exista
hay
un
cualquier
para
las
en
almacenamiento.
un
corres
seales.
combinaciones
no
f-else
un
seal
estas
que.
permanece
sen
aaden
se
la
inalterado.
funcin
los
casos
no
especificase
que
circuito
un
la
tres
Por
salida.
No
el
para
bien
de
almacenamiento
en
descripcin
de
las
con
herramientas
Verilog
Accin
Entradas
posedge
RESET
RESET
FALSO
FALSO
VERDADERO
VERDADERO
CLK
posedge
FALSO
VERDADERO
FALSO
VERDADERO
es
Sin
especificar
Q e=D
O
tres
de
diagrama
slo
combinarse
podran
almacena
secuencial.
del
distintos
procesos
la
obstante,
el
circuito
nivel
ejemplo,
y funciona
Verilog
describen
salida
secuencial
de
utilizacin
secuencial.
secuencia
de
6-9
Generacin
accin
todas
qu
y la
componentes
futuro
estado
el
para
futuro
estado
del
usuarios
lijo
supone
ninguna
en
genere
podra
empleados
procesos
funcin
son
ejemplo
se
especifica
asignacin
defina
que
de
de
est
clk
clk.
valor
el
especificacin
una
el
pueden
A.
es
estados,
el
especfica
que
sntesis
combinaciones
de
se
del
Para
reset
si
Entonces,
desee
se
las
ninguna
flip-flops.
entrada,
Verilog
indeseados
la
obteniendo
de
En
accin
default
En
futuro
Juntos,
miento
no
sali
de
habra
no
latches
algunas
se
flip-flops
las
funcin
es
Durante
VERDADEROS
es
sentencia
una
puede
de
nicamente
control
case.
de
seales
almacenamiento.
un
un
manifiesta
reset
no
que
la
antes,
salida
el
para
sentencia
forma
accin.
la
como
aparece
ilustr
dependiente
de
son
salida
la
condiciones
la
que
eventos
muestran
ninguna
la
dos
se
subida
resultado
de
incluir
declarados
de
de
como
aparicin
siempre
elae
un
flanco
Mealy
if-else
que
6-9
para
tener
evitar
Para
Tabla
izquierdo
originando
Q<=Q,
y posedge
En la
se
las
en
con
valor
como
representar
de
se
las
entrada,
para
peligro
de
el
para
nicamente
de
en
RESET
tamo
case.
un
este
Adems
especifica
se
lado
emplea
6-34.
condiciones
el
case,
del
indeseados
un
no
de
o
i.
tiene
no
combinacin
if-else
mismo
de
declaracin
se
Figura
CLK
reset
la
flip-flop.
un
cambia
Cuando
de
la
en
el
es
declaracin
almacenamiento
utilizado
sintetiza
se
que
los
la
cuando
de
if-else
asignado
en
habitual
elementos
aparecer
cil o
los
fuera
dentro
peligro
un
valor
aparecera
no
condicional
estructura
fcil
Si
x
COMPUTADORAS
sentencia
condicional
ninguna
variables
hay mltiples
ms
de if-else
compleja
un
es
Diagrama
ejemplo
un
de Moore,
Diagrama
Este
entrada
el
DE
Si
D.
entradas.
del
la
estado
Si
combinacin
las
estado,
1.
necesita
se
el
una
sobre
0 y
no
para
emplearse
LGICO
valores
x,
condicional
que
DISEO
DEL
meto
una
fcilmente
es
procesos
de
sntesis.
ms
CIRCUITOS
6-9
Resumen
Los
circuitos
secuenciales
os
digitales.
Los
de
binan
para
el
nal.
de
mediante
plasman
empleo
diagramas
los
de
verbales
las
ecuaciones
ceso
del
diseo
Como
la
por
se
de
de
if-then-else
condicionales
mediante
comportamiento,
de
formular
partir
los
transpa
mtodos
in
combinacio
estados
de
com
flip-flops.
lgica
muy
se
dos
tipos
Tambin
dia
los
y
realizarse
puede
el
para
de
Los
lenguajes
un
tambin
pueden
VHDL
en
entra
juega
como
para
los
procesos,
que
VHDL
proporcionan
de
cir
des
Estas
simulacin
potente
la snte
del
senten
compor
sentencias
las
usan
eficazmente
modelar
combinacional.
Referencias
1.
Mano.
2.
ROTH.
3.
Wakfrly,
M.
C.
Digital
F.:
Digital
2000.
VHDL
4th
New
The
York:
Paul:
Institute
Saddle
1076-1993:
Std
Elctrica!
2002.
of Logic
Upper
ed.
(ANSI/IEEE
of
1992.
West,
3rd
Manual.
Reference
Language
St.
ed.
Hall,
Prentice
NJ:
and
Principies
Design:
1076-1987).
Std
Clif s.
Englewood
Design,
Hall.
Standard
IEEE
ed.
3rd
Design,
Fundamentis
Prentice
IEEE
of
H.:
J.
NJ:
4.
M.:
River.
revisin
Electronics
and
Engineers.
1994.
5.
Pellerin.
PTR,
6.
STEFAN,
and
D.
D.
TAYLOR:
Made
VHDL
Upper
Saddle
River.
NJ:
Prentice
Hall
1997.
S.
and
L.
LlNDH:
VHDL
for
Designers.
London:
Prentice
Hall
Europe.
>
un
las
codificacin
la
pa
los
estados,
la
permiten
de programacin,
para
emplearse
en
un
original.
de
o
Verilog.
aproximacin
una
pro
circui
cuando
especificacin
la
concurrentes
que
procesos,
similar
del
lgica
y tablas
para
implican
asignacin
El
salidas
circuito
simulacin
encontrando
las
del
ajusta
especificacio
secuenciales.
lgica
la
las
de
estados
circuitos
los
tanto
sentencias
que
binarios
la
se
secuencial.
Verilog.
case,
Cuando
tienen
circuitos.
diagramas
lgicos,
descripciones
proporcionan
diagramas
forma
los
l a
no
tablas
las
se
son
reloj.
flip-flops
Finalmente,
representaciones
de
varios
de
de
las
que
hay
comportamiento
el
diseado
circuito
definir
Estas
flip-flops
estos
encontrar
como
circuito
del
circuitos
los
dise
fundamentales
almacenamiento
Los
disear
pueden
se
original.
de
solo
un
obtener
pueden
cdigos
se
y controlar
nivel
circuito.
para
de
estado
flip-flops
problemas
el
de
empleo
consecuencia,
de
Adems,
Asignando
los
empleo
pueden
mayor
continua
de
tamiento
los
circuitos
lgica.
especificacin
del
descriptivo
asignacin
poder
de
que
al
tpicamente
especificacin
automtica
cias
tablas
encendido
la
secuenciales
cripciones,
flexible
el
en
alternativa
cuitos
de
verificando
importante
pel
simulacin
tambin
estado
usados
no
la
digitales.
entrada
incluye
el
resetear
estados
el
circuitos
de
del
de
que
mismos
Estos
analizar
pueden
comportamiento
se
el
SR.
obtienen
se
secuenciales
estados
gramas
nes
D.
en
los
ms
emplean
de
mayora
para
y,
circuitos.
flanco.
por
T.
secuenciales
circuitos
activo
logran
la
bsicos
elementos
elementos
dichos
en
de
transparentes
que
se
utilizarlos
maestro-esclavo
JK
anlisis
flip-flops,
los
asientan
se
que
partir
son
sncronos
secuenciales
para
circuitos
Los
los
formar
el
Los
gica
circuitos
construyen
latches
se
mismos
la
en
almacenamiento
de
elementos
flip-flops
convenientes
muy
cluyendo
sis
en
usar
disparo:
to.
Los
ellos
fundamental
base
los
son
Por
latches
los
rentes
de
flip-flops
latches.
difciles
la
son
sncronos.
mados
281
captulo
del
cuenciales
SECUENCIALES
1997.
282
FUNDAMENTOS
7.
Standard
IEEE
COMPUTADORAS
Based
1364-1995).
the
New
York:
Hall
Title),
Hardware
The
of
Institute
Description
Electrical
Electronics
and
1995.
S.:
Palnitkar,
Verilog
SunSoft
NJ:
ClLETTl,
D.
Prentice
and
Hall.
P.
Academic
Saddle
Upper
Ri
to
the
Prototyping
Verilog
Upper
HDL,
1999.
Moorby:
R.
and
Design
1996.
Synthess,andRapid
NJ:
Kluwer
Boston:
Digital
Guide
Prentice
(A
Modelng,
River,
THOMAS,
HDL:
Press
M.:
Saddle
10.
DE
Language
Std
{IEEE
ver,
9.
Description
Language
Engineers,
8.
LGICO
DISEO
DEL
The
Hardware
Verilog
Description
4lh
Language
ed.
1998.
Publishers.
Problemas
El
smbolo
puede
) indica
encontrar
6-1.
Realice
Realice
el
comportamiento
En
el
para
la
de
la
en
el
6-36
flanco
por
la
D.
temporales.
Figura
Junto
por
6-6.
para
con
manual
del
circuito
indica
(*)
similar
computadora
Construya
este
tipo
la
la
que
solucin
mostrada
de
latch
de
la
secuencia
se
Fi
el
en
teniendo
entrada,
respuesta
en
ocurren
Simule
positivo.
6-37
a
los
se
cronogramas
muestran
los
de
manual
del
para
en
el
para
la
de
valor
I.
D
flip-flop
un
Figu
examine
tiene
automticamente
circuito
la
en
particular,
C
que
habitual
muy
al
FIGURA
dis
determinar
6-13.
Figura
6-36
para
cronogramas
estos
mientras
dada
la
En
6-7.
Figura
cambian
circuito
idntico
es
la
alternativo
el
funcional
de
C
y
diseo
un
similar
computadora
por
control
cuando
muestra
se
de
entrada
Circuito
En
asterisco
estado
6-4.
el
Figura
lgica
SR
comportamiento
su
libro:
SR
cambios
latch
Figura
parado
del
manual
latch
simulacin
una
6-5
avanzados
ms
web
1.
ra
si
los
que
de
lugar
6-3.
el
para
presente
sitio
simulacinJgica
una
6-5
gura
6-2.
problemas
el
en
flip-flop
c!
6-3
Problema
de
las
se
muestran
seales
aplicadas
los
valores
de
los
sus
flip-flops
parmetros
SR
CIRCUITOS
283
SECUENCIALES
Clock
S1.D2
R.D3
l-+
+-1-4
4
SI
Clock
>
16
D2
<
ti,
ns
FIGURA
los
Indique
de
nes
(b>
Indique
>c
los
Enumere
(d>
los
Se
deben
nes
no
D3
seal
indicar
las
afecten
al
B.de
(c)
Dibuje
Obtenga
Obtenga
*Un
circuito
(b)
circuito
el
el
los
en
la
dos
diagramas
las
en
SI
seal
del
la
I.
las
en
Rl
sea!
los
combinacio
flip-flop
violaciones
hay
para
de
del
parmetros
el
de
violaciones
estado
del
especifican
estados
combina
i.
flip-flop
temporales
la
en
los
parmetros
temporal?'
en
flip-flop
tal
sea
violacio
estas
que
f,
Db
dos
con
flip-flop.
Z:
XA
secuencial
circuito
un
salida
una
XB
circuito.
el
circuito.
estados.
tiene
de
para
de
las
nombrados
ecuaciones
(BC
BC)X
A.
de
(BC
C.
entrada
una
entrada:
+ Da BOX
estados
f
para
de
flip-flop
siguientes
tres
mediante
tabla
aunque
del
lgico
de
Dc
Obtenga
Dibuje
hay
+ XY
XA
Dr
(b)
violaciones
la
para
cuales
las
violaciones
hay
6-4
hay
temporales
cuales
(a)
ns
ns
Problema
cuales
en
entrada
entradas.
diagrama
describe
1.0
3.
de
secuencia!
se
estado.
dos
tabla
el
temporales
cuales
violaciones
diagrama
la
r(ns)
2.
Da(a)
los
en
parmetros
los
en
siguiente
D.
tipo
0.5
/*
para
cronograma
los
en
ecuaciones
siguientes
A y
tiempos
flip-flop
tiempos
del
flip-flop
del
Enumere
la
Las
D2
Clock
ns
flip-flops
parmetros
del
entrada
0.5
cronograma
los
en
posiciones
de
seal
del
o
las
ciones
(c)
instantes
entrada
6-37
Cronograma
(a
32
D3
Clock
0.0
28
f,
t,
>
24
20
R]
I
12
estado,
el
uno
circuito.
para
0 y el
otro
para
1.
El
284
FUNDAMENTOS
6-7.
Un
LGICO
DISEO
DEL
circuito
secuencial
consiste
en
tiene
flip-flop
un
DE
dos
Q,
flip-flop
un
tipo
COMPUTADORAS
con
salida
una
entradas
S y
lgica
adicional
tabla
y el
salida
una
S.
El
circuito
la
fun
del
cir
implementa
que
cin:
D=XT5
D
con
cuito
6-8.
del
partir
ciones
de
entrada
6-9.
la
como
entrada
estado
estado
1001101
el
Dibuje
la
en
00
del
la
secuencia
D.
la
Obtenga
de
diagrama
estados
de
estados
TABLA
de
estados
salida
la
6-
Figura
obtiene
se
que
determine
I9(a),
cuando
las
aplica
se
transi
la
secuencia
tabla
de
estados
El
diagra
de
del
circuito
secuencial
especificado
la
por
6-10
de
Estado
estados
circuito
del
6-11.
En
para
Flip-flop:
Estado
futuro
Salida
Z
0
1
1
tiene
circuito
dos
muestra
se
SR,
flip-flop
la
en
entrada
una
6-38.
Figura
salida
una
la
Obtenga
tabla
el
de
diagrama
circuito.
la
6-38
Figura
las
los
0.5
XOR:
pd
2.0
circuito
un
flip-flop
secuencial.
los
son
Los
parmetros
temporales
siguientes:
ns
=
muestra
se
puertas
Inversor:
Puerta
6-9
Problema
Entradas
secuencial
estados
del
circuito
del
lgico
el
para
actual
*Un
de
6-10.
Tabla
ma
de
diagrama
110.
diagrama
Tabla
6-10.
flip-flop
al
secuencial.
2.0
ns,
ns
1.0
ns
0.25
ns
t,
th
-i
285
SECUENCIALES
CIRCUITOS
-5
->C
->C
Clock-
x>
x>
FIGURA
6*38
Circuito
(a)
el
Encuentre
camino
hasta
puertas
el
el
el
Encuentre
Determine
desde
entrada
una
extema
de
travs
circuito
el
en
desde
entrada
una
hasta
externa
reloj.
ms
con
camino
retardo
de
funcionamiento
de
del
positivo
flancos
dos
entre
mxima
flanco
el
desde
retardo
ms
con
frecuencia
la
retardo
ms
con
del
camino
el
y 6-12
6-11
circuito.
camino
positivo
flanco
Encuentre
(c)
(d)
(e)
del
salida
una
Encuentre
(b)
circuito
del
retardo
ms
con
6-10,
Problemas
los
para
del
la
hasta
reloj
reloj
positivos.
circuito
en
salida.
megahercios
(MHz).
6-12.
el
Repita
ticos
6-13.
al
Problema
de
del
primer
En
base
la
Figura
al
Aada
lgica
y/o
hacia
e!
lgica
la
ficativo
se
da
el
X,
indicar
Y
en
secuencia
una
00000001.
secuencia
la
ha
lugar.
Cuando
aparece
finalizado
durante
estado:
hay
y que
que
1 durante
en
el
ciclo
un
reloj
inicializar
un
reset
entra
una
bit
del
menos
presenta
se
de
10
entrada
arbitraria,
ciclo
mismo
el
determinado
bit
un
el
00
la
en
reset
circuito
1, el
desde
longitud
Ay
un
=
Cuando
presenta
de
colocarse
Y debe
entrada
binario
entero
primer
Se
igual.
2 serie.
en
la
salida
circuito
de
reloj.
2 serie.
01,
complesigni
la
entra
Z.
Para
recibir
para
lo
contrario,
la
secuencia
De
de
0.
es
El
entrada
proporcionar
0.
denominados
de
A 1.
para
=
permanece
correspondiente
que
(a)
(b)
6-16.
presenta
bit
tipo
transiciones
nmero
circuito
Reset
flip-flop
circuiXto
del
complementador
un
al
0 cuando
siguientes
repiten.
las
se
bits
secuencia,
otra
la
proporcionar
para
Reset
seal
la
1 cuando
dos
con
estado
circuito
al
necesarias
-0,
el
un
dos
de
mentador
0.
estado
y entonces
disear
debe
necesarias
conexiones
las
de
travs
00,
*Se
conectada
idn
6-17.
Figura
la
estado
0,
nuevo
circuitos
dos
por
circuito
segundo
del
conexiones
las
secuencial
Cuando
evoluciona
6-15.
el
circuito
un
X.
formado
est
circuito
entrada
de
y/o
hacia
*Disee
da
el
que
la
con
secuencial
la
sncrono
6-14.
6-38
circuito
asincrono
(b)
suponiendo
circuito.
Aada
(a)
6-11
Encuentre
el
diagrama
Encuentre
la
tabla
enlace
USB
disear
la
estados
entrada
un
para
el
para
Serial
Debe
para
de
estados
de
complementador
complementador
el
requiUnievreersal
Bus)
un
secuencial
circuito
1.
Una
vez
sncrono
que
se
comience
serie.
circuito
que
comience
que
Ela
secuencia
produzca
produciendo
se
debe
esta
comple-
286
FUNDAMENTOS
Si
lar.
(b)
(c)
Encuentre
el
El
ros.
la
en
mensaje
normal,
X de
Cuando
5.
al
que
secuencia
la
la
ciclo
un
insercin
de
X,
S
de
entrada
Esto
es
ms
larga
mediante
sin
parada:
con
las
Secuencia
Secuencia
en
Z:
01111100011111011000010!
en
S:
0000001000000010000000000000000
diagrama
la
tabla
(c)
Encuentre
una
En
muchos
de
comunicacin
NRZI.
(a > Si el
diato
(b)
bit
mapeado
del
mensaje
bit
se
mensaje
de
NRZI
Mensaje:
Mensaje
de
NRZI:
sin
de
formato
de
a
la
nueva
de
0.
un
I.
es
un
del
muestran
Se
parada.
redes
a
el
1. entonces
valor
actual
en
el
siguiente
de
estados
el
mensaje
de
NRZI.
formato
en
una
ver
circuito
un
que
secuencia
una
for
en
de
formato
en
inme
de
NRZI.
NRZI
suponiendo
ejemplo
cambia
NRZI
actual
valor
del
lnea
siguiente:
mensaje
dependiendo
utiliza
USB
1
la
por
Disee
0 y
estados.
lgicas.
transmitida
seal
(NRZI).
de
de
puertas
(NRZ).
cero
secuencia
el
entonces
la
invertido
es
fijo
permanece
el
que
inicial
valor
10001110011010
10100001000101
(a)
Encuentre
el
Diagrama
(b)
fe)
Encuentre
la
tabla
Encuentre
una
de
implementacin
estados
para
del
de
Mealy
para
el
circuito
circuito
empleando
el
realice
circuito.
una
flip-flop
asignacin
de
D
y puertas
del
1:
es
la
en
ejemplo:
asignacin
una
flip-flop
retomo
cero
una
por
circuito
dicho
para
es
usando
no
retomo
realice
circuito
y de
formado
mensaje
dependiendo
cambios
de
ceros
circuito.
circuito
comunicacin
sin
una
insercin
que
de entrada
que
de
1110101
el
para
el
para
del
un
del
I.
estados
de
mensaje
El
de
el
Si
0
Estos
sistemas
cualquier
mato
de
estados
de
denominada
convierta
insercin
0111111001111111100001011110101
paradas:
emplea
especfica
sin
salida
0111110011111110000101II10101
implementacin
los
de
salidas
dos
generando
la
ce
introduce
se
de
de
secuencias
siguientes
de
tiene
secuencia
no
puesto
esto
que
Is,
circuito
la
circuito
el
secuencia
la
que
las
El
detenerse,
debe
Puesto
cinco
deben
insercin
de
en
red
consiguiente,
mensaje.
Os.
0
que
de
Por
ms
de
necesario
en
el
determinado
un
denominado
un
I indica
en
Encuentre
y
E
I.
comunicaciones
del
de
inserta
se
las
truco
un
insercin
de
Secuencia
Encuentre
incluir
evale
se
de
en
nico.
dentro
a
Secuencia
(a)
(b)
debe
cual
constante
utiliza
se
ser
secuencias
1 en
salida
de
lugar
otro
contener
ser
ceros
cadena
en
ha
recurre
se
reloj.
hace
Se
e!
en
una
que
flag
Este
circuito
de
la
salida
de
quinto
que
el
empleado
flag
un
secuencial
el
inicia!
01111110
es
puede
que
circuito
un
durante
en
estados.
necesarias.
lgicas
apropiado
puertas
secuencia
secuencia
normales,
tiempo
funcionando
ilustra
aparece
Z
en
entrada
cinco
mensajes
en
entrada
aparece
est
6-19.
de
realista
es
si
no.
red.
mensaje.
cualquier
un
de
asignacin
estado
la
6-17
Problema
principio
menos
aparecer
la
para
de
el
producir
de
del
el
representa
no
6-16
Si
circuito.
el
una
en
debe
se
secuencia.
la
repite
se
para
las
circuito
comunicaciones
secuencia
Moore
y realice
flip-flop
al
secuencia,
I.
de
estados
colocar
Problema
la
de
a
estados
usando
si
de
La
salida
de
para
el
Repita
protocolo
ltima
de
tabla
determinar
para
COMPUTADORAS
DE
constante
circuito
Reset
un
la
Diagrama
la
Disee
permanece
el
Dibuje
la E salida
(a)
6-18.
LGICO
1 durante
0.
6-17.
DISEO
DEL
estados,
lgicas.
CIRCUITOS
6-20.
Repita
el
de
NRZI
en
(a)
Si
6-21.
Se
Si
no
se
el
bit
del
mensaje
las
emplean
tre
de
comprobador
mensaje
de
es
un
del
siguiente:
0 entre
mensaje
un
el
es
adyacentes
Ackn(A) Request
para
entrada-salida.
de
Son
seales.
bits
adyacen
0.
NRZI,
mensaje
entonces
el
en
orden
que
Ry
de
6-39.
las
transiciones.
Se
debe
El
RESET
Figura
asincrona
al
transaccin,
una
de
orden
reset
la
en
handshake
para
y,
en
el
seal
A,una
reloj
muestra
se
verificar
que
entradas
el
con
transacciones
denomina
se
sncronas
handshake
de
coordinar
Usualmente
seales
siempre
dos
bits
entre
(R)
sistema
tiene
del
bit
circuito
0
de
el
cambio
dicho
cambio
un
transforma
que
I.
un
comprobador
un
secuencial
para
entonces
ningn
es
circuito
mapeado
aparece
NRZI,
aparecen
disear
El
NRZI
de
estas
transiciones
sus
de
su
intercambio
el
seales
CPU
una
diseando
normal.
mensaje
mensaje
produce
mensaje
el
en
6-19.
un
el
en
tes
(b)
Problema
287
SECUENCIALES
salida
la
LJ
FIGURA
6-39
Cronograma
de
Error
en
orden,
Dala
Encuentre
el
diagrama
Encuentre
la
tabla
Debe
disear
longitud
bit
se
se
primer
l,
Xel
nicializado
contrario,
es
transiciones
las
aplique
estn
no
seal
una
asincrona
reset
entrada
bit
menos
en
1.
1, Z=
que
todos
Para
la
que
Z,
los
bits
los
valores
nmero
un
de
durante
a
bits
de
mismo
ciclo
0,
sean
aplicados
finalizado
determinado
Z
un
el
y que
I durante
ser
un
binario
entero
Cuando
el
aplicados
ha
Y ha
aplica
se
significativo.
salida
secuencia
secuencia,
otra
la
handshake.
de
handshake.
de
de
reloj,
0.
Cuando
de
una
salida
del
despus
circuito
ciclo
el
debe
ser
reloj.
De
lo
0.
Encuentre
el
diagrama
Encuentre
la
tabla
*Un
circuito
grama
la
el
aparece
Mientras
indicar
recibir
(b)
de
de
secuencial
estados
Si
0.
se
que
En
por
X,
salida.
Para
(a)
de
1.
de
entrada
primer
0.
para
Y
orden,
el comprobador
comprobador
el
para
serie
de
=
1 hasta
para
empezando
la
en
en
estados
estados
detector
un
presenta
de
de
arbitraria
correspondiente
a
aplica
en
CPU.
(a)
de
estn
convierte
se
(b)
bit
6-23.
transiciones
las
entonces
(RESET
6-22.
Si
(E).
6-21
Problema
el
para
tiene
se
muestra
estados
estados
para
dos
en
la
flip-flops
Figura
para
el
el
detector
y
6-40.
serie
detector
Disee
serie
de
una
entrada
el
de
I.
1.
X
circuito
y
con
flip-flops
Y.
El
tipo
dia
D.
288
fl
FUNDAMENTOS
DiSEO
DEL
LGICO
6-24,
*Un
de
el
6~HI
Diagrama
de
se
la
tabla
Encuentre
el
Disee
Problema
I tiene
6-23
entradas
convencionalSR
caracterstica
del
de
diagrama
flip-flop
el
el
para
en
de
set
que,
Se
reset.
cuando
diferencia
iguales
son
1,
I.
pone
Obtenga
estados
dominante
maestro-esclavo
un
(a)
(b)
(c)
FIGURA
maestro-esclavo
flip-flop
flip-flop
flip-flop
COMPUTADORAS
DE
dominante
flip-flop
estados
empleando
SR
flip-flop
un
1.
dominante
flip-flop
el
para
lgicas
puertas
I.
inver
(incluyendo
sores).
6-25.
el
Encuentre
Tabla
6-26.
6-5.
En
la
cuito
tiene
en
estado.
(a)
6-11
tiene
ninguna
el
(b)
Aada
(c)
En
la
muestra
se
entrada,
circuito
de
estados
salidas
tabla
de
estados
produzca
flip-flops
circuito
para
Contador
un
para
salidas
las
son
se
que
dada
la
en
Johnson.
de
un
y suponga
pulso
de
reloj,
que
los
estados
al
estado
cir
Este
flip-flops.
los
Puesto
que
de
avanza
estado
siguientes
los
indiferencias.
necesaria
lgica
la
verifica
que
tabla
empleando
son
la
circuito
sus
siempre
especificados
no
el
para
D.
entrada,
ninguna
Disee
lgico
flip-flops
Tabla
no
no
diagrama
Utilice
al
inicializarlo
000
el
en
reset
inicial.
la
subseccin
tieron
talmente
un
en
y (b)
(d)
Diseando
tcnicas
tres
utiliza
se
que
su
De
acuerdo
para
estado
el
Si
juguete
deseados
no
situaciones
las
usado.
no
el
en
estados
con
atender
circuito
de
un
nio,
en
el
Apartado
que
cul
las
de
la
de
las
en
que
Seccin
6-5.
circuito
un
usted
dise
tres
tcnicas
en
las
discu
se
acciden
entra
secciones
(a)
Justifi
empleara?
respuesta.
con
su
respuesta
el
circuito
en
se
emplee
para
su
respuesta.
reajuste
(c),
de
caso
nece
sidad.
(e)
el
Repita
motores
(f)
6-27.
en
el
Repita
Realice
del
reloj
igual
un
avin
(d)
Apartado
verificacin
una
libro)
(c)
Apartado
Problema
a
0.
en
manual
6-24.
el
para
comercial
Considere
caso
de
base
el
que
pasajeros.
la
de
el
en
la
que
Justifique
del
respuesta
solucin
todas
circuito
(la
las
Apartado
suya
transiciones
controlar
los
(e).
o
la
que
de
est
el
sitio
ocurren
del
web
con
el
CIRCUITOS
TABLA
6-11
Tabla
de
estados
Problema
el
para
6-26
futuro
Estado
actual
Estado
ABC
Realice
6-28.
la
6-29.
la
de
6-10.
puede
dispone
ejecutar
de
se
6-31.
se
el
para
incluir
todas
entrada
la
X,
Proble
las
transi
variables
las
A,
del
la
Figura
de
de
de
retoma
el
que
Suponga
0y
que
se
que
deben
libro)
para
Muestre
reloj.
un
flip-flop
la
evolucin
JK
igual
J
sucesivos.
0.
Suponga
Problema
que
6-29
verificacin
una
inicialmente
Q es
pulsos
a
del
realizar
para
6-11
nuevo
secuencia
la
utilice
disparado
temporal
1,
l,
a
a
pasa
cada
basa
de
por
las
0 y
con
seguido
por
cambia
entrada
pulso.
referidos
edicin
los
en
sitio
el
en
web
del
de
descripciones
las
diseo.
circuitos
para
un
su
6-10
web
posible.
B
de
estados
estados.
de
Tabla
de
suponga
sea
que
aA=0.
estado
tabla
simulacin,
la
siempre
el
la
por
de
J, K. que Y la salida
los
Entonces,
para
del
necesita
sitio
al
negativo
HDL
la
por
el
descrito
secuencia
diagrama
impulsos
Suponga
Q.
circuito
el
la
y utilice
inicializar
para
de
entonces
simulacin
escribir
pueden
en
pulso.
flanco
su
se
debe
incluir
para
de
longitud
cuatro
primer
0
archivos
para
diseo
su
simulacin
la
en
simulacin
la
de
lgica
empleada
similar
y
el
del
mulacin
simulacin
la
del
cronograma
durante
pasa
que
los
000
resel
lgica
C,
1 para
cerca
ASCII
001
de
muestra
se
que
positivo
seales
Todos
001
especificado
un
flanco
011
transiciones
simulacin
la
111
011
entradas
entrada
las
la
*Obtenga
110
111
la
manejar
circuito
el
suya
100
verificacin
de
una
todas
Disee
en
salida
reducir
Para
simulador
(la
entrada
La
secuencia
una
Tabla
da
100
100
Z.
'Genere
6-30.
000
en
de
6-6.
Tabla
salida
la
ABC
basada
secuencia
La
6-25.
ma
ciones
verificacin
una
289
SECUENCIALES
de
HDL
libro.
VHDL
problemas
cualquier
En
Verilog.
muchos
los
Para
sin
problemas
disponibles
estn
problemas
restantes
que
caso,
necesidad
de
en
piden
siempre
compilar
si
o
simular.
6-32.
*Escriba
tal
6-33.
Repita
6-34.
que
cmo
Escriba
dado
pase
la
en
al
a
travs
cada
el
Incluya
transicin
circuito
una
Compile
init.
VHDL
proceso
para
6-25(d).
Figura
de
4-14
Figura
de
sentencias
empleando
asignacin
un
conti
4-7.
un
VHDL
estado
de
Seccin
empleando
descripcin
circuito
la
en
6-32
una
el
indic
se
adems
case
la
de
multiplexor
el
para
declaracin
una
Problema
el
estados
zar
contenga
que
nuas
VHDL
descripcin
una
proceso
su
del
descripcin,
diagrama
con
secuencial
seal
de
de
if-then-else.
sentencias
que
RESET
el
tiene
asincrona
aplique
una
secuencia
estados
por
lo
iniciali
para
menos
de
diagrama
de
entrada
una
vez
290
FUNDAMENTOS
LGICO
DISEO
DEL
los
verifique
estados
COMPUTADORAS
secuencia
la
DE
de
salida
comparndolos
del
los
con
estados
dado.
6-35.
Escriba
una
descripcin
VHDL
para
el
circuito
especificado
en
el
Problema
6-15.
6-36.
Escriba
una
descripcin
VHDL
para
el
circuito
especificado
en
el
Problema
6-19.
6-37.
*Escriba
trada
las
6-38.
ocho
Escriba
una
proceso
con
cmo
6-39.
6-40.
el
la
Seccin
utilizando
descripcin
la Figura
6-25(d).
al
estado
los
estados
cada
y la
las
la
de
multiplexor
negativo
sentencias
almacenado
Figura
4-14
en
genere
que
valor
de
con
secuencia
una
y del
de
un
Verilog
su
del
de
secuencia
circuito
el
seal
una
Compile
transicin
salida
Verilog
proceso
para
Incluya
init.
de
entradas
el
flanco
por
Aplique
Q.
empleando
un
continuas
asignacin
tal
4-8.
6-38
de
travs
las
para
adems
case
una
circuito
que
Verilog
Problema
Escriba
estados
pase
de
declaracin
en
su
activo
JK
flip-flop
descripcin.
un
para
y simule
descripcin
una
ilustr
se
*Repita
VHDL
una
descripcin
CLK.
reloj
Compile
combi
n
aci
ones
posibles
de
de
diagrama
secuencial
dado
de
asincrona
descripcin,
de
diagrama
comparndolos
sentencias
contenga
que
aplique
lo
por
diagrama
de
inicializar
el
de
una
menos
los
con
para
secuencia
una
estados
el
por
RESET
if-else.
del
entrada
vez
que
verifi
diagrama
de
estados
dado.
6-41.
Escriba
una
descripcin
Verilog
para
el
circuito
especificado
en
el
Problema
6-15.
6-42.
Escriba
una
descripcin
Verilog
para
el
circuito
especificado
en
el
Problema
6-19.
6-43.
Êscriba
nere
descripcin
una
entrada
de
las
ocho
reloj
CLK.
posibles
Verilog
Compile
combinaciones
un
para
simule
su
de
las
flip-flop
descripcin.
entradas
activo
JK
Aplique
y
una
y del
negativo
flanco
por
valor
secuencia
almacenado
con
que
ge
Q.
Registros
REGISTROS
DE
les.
En
de
ms
tienen
Los
6.
el
rante
samientos.
sistema
Un
de
lgica
una
los
Una
describe
las
La
dedicado
esta
transferencia,
En
la
computadora
la
La
multiplexores
realizan
el
Captulo
de
datos
el
de
travs
lgica
Transferencia
de
datos,
de informacin
registros
se
al menos
con
32
grandes,
usan
con
de desplazamiento,
se
l amados
ciales,
que
registros
ent
r
ada/
s
al
i
d
a
del
de
en
l
o
s
bloques
aparecen
principalmente
de
la computadora
controlar
usan
res
se
en
varas
partes
para
funcionales
En
los
de
las
secuencias
bloques
operaciones.
general,
En
en
la computadora
usan
particular,
ampliamente
genrica.
de
contienen
FPU
del
nmero
que
registros
procesador
gran
l
a
transferencia
de registros
de
l
a
s
y
ejecucin
microoperaciones.
restas
tiene
la transferencia
de datos,
es
donde
sumas,
lugar
de
nes.
la
registros
frecuentemente,
son,
Finalmente,
computadora
las
son
conexiones
los
buses.
se
mostradas
discuten
las
entre
por
primera
de
la
mi-
entre
Hay
tanto
estn
seguir
en
este
extensi
Este
registros
tipo
espe
Los
la
secuenciales
que
contado
pista
la CPU,
involucrados
En
ia CPU
y otras
partes
forma
frecuencia,
sistema.
o
hard
para
memoria.
menos
diversas
vez
l amada
compartido
usan
de
bits.
del
Re
de
El
hardware
los
datos.
aparte
zonas
en
procesado
procesamiento.
de
y el
de
el
secuencia
la
notacin
movimiento
la
movimiento
1, los
en
que
determina
de
unidad
consiste
una
y
datos
de
realizan
procesado
el
es
usando
del
temporal
con
datos.
registros
a
bus,
registros
lgica,
para
de
y memoria,
datos
de
de
ruta
datos
de
Una
diseo.
coleccin
realizada
una
secuenciales.
ruta
una
de
jerarqua
por
elementales
genrica
almacenamiento
para
y
control,
de
transferir
l amado
tiles
ayudan
contadores
la
realizada
acciones
transferencia
registros
entre
ware
de
unidad
datos
de
flip-flops
frecuentemente
alto
procesamiento
datos.
procesado
gistros
crooperaciones.
registros,
y los
presenta
ms
con
particularmente
datos
digital
nivel
el
en
no
esta
ms
muchos
son
de
pequeo.
estructura,
debido
una
con
registros
procesado
control
de
registros
bastante
Adems,
idnticas.
circuitos
crear
para
fue
flip-flops
y presentamos
Captulo
el
en
combinaciona
En
este
ca
de
funciones
se
los
bloques
Los
circuitos
que
y contadores.
en
tenan
estructura
parti
ninguna
Por
los
contra,
circuitos
que
aqu
son
o clulas
etapas
mltiples
que
fcil
aadir
eta
es
ms
estructura,
descritos
en
el
los
en
circuitos
que
du
informacin
almacenar
para
en
de estos
la secuencia
proce
circuitos
los
como
funciones
de
bloques
los
juntas
diseados
casi
Captulo
va
ideas
conocidas
generalmente
cular
consideramos
idnticas
de
ambas
traemos
analizados
y el nmero
estudiado
examinado
4 y 5 hemos
6 hemos
Captulo
el
ptulo
cuenciales.
fueron
pas
Captulos
los
En
transferencia
tas
se
la
como
la
en
y la
FPU
microoperacio
electrnicas
captulo.
de
292
7-1
FUNDAMENTOS
DISEO
DEL
Registros
Un
est
registro
almacenar
puesto
lo
de
definicin
Esta
6.
el
incorporar
tienen
los
termino
puertas,
datos
aplica
de
tareas
determinan
puertas
secuenciales
el
dato
de
de
capaz
est
de
el
flip-flops
re
transfiere
se
que
Captu
posibili
la
Los
com
estados.
sus
con
datos.
transformado,
capaz
en
flip-flops.
de
conjunto
procesamiento
nuevo,
de
considerados
un
es
es
registro
un
transicin
la
definen
que
flip-flop
flip-flops,
general,
ms
puertas
las
de
compuesto
circuitos
se
cada
que
definicin
una
diversos
realicen
bits,
con
registro
que
las
Para
los
Puesto
flip-flops.
de
junto
flip-flops,
incluye
carga
de
binaria.
de
comnmente,
de
un
informacin
tambin
Ms
dad
informacin,
conjunto
un
COMPUTADORAS
conjunto
registro
un
por
de
bits
de
DE
de
compuesto
bit
un
habilitacin
almacenar
LGICO
los
l ip-flops.
Un
contador
la
registro
pulsos
un
aplicacin
la
segn
prescribe
registros,
es
de
secuencia
de
Los
y los
de
el
en
Los
diseo
registros
tadores
emplean
se
sistema
sistemas
para
los
en
el
en
de
la
controlan
particu
en
los
informacin;
las
de
extensiva
computadoras
de
que
especial
usan
se
estados
forma
tal
tipo
un
que
diseo
secuencian
que
son
manipulacin
circuitos
contadores
secuenciales
almacenamiento
de
de
conectan
se
los
general
en
secuencia
contador
un
funcionales
bioques
digitales
tiles
en
determinada
una
Aunque
registros.
los
de
son
de
puertas
binarios.
contadores
son
Las
reloj.
estados
travs
diferencian
se
registros
mente
lar.
de
los
habitualmente
transita
que
con
operaciones
en
un
digital.
El
ms
registro
nales.
La
comn
disponible
Q,
pueden
7-1
Figura
los
ria
de
l evar
operacin
del
sistema.
un
registro
del
va
mantendremos
la
permitiendo
posibilidad
registro
Figura
permite
de
circuito
el
a
de
en
seal
activa
su
reloj
Vase
el
que
exterior
la
fuera
informacin
7-1
(a)
muestra
el
smbolo
de
izquierda
con
el
el
nombre
del
operacin
del
smbolo,
todas
indicador
el
Clear
el
poner
sistema
el
puesta
debera
las
todas
diseo
en
un
las
salidas
el
dentro
del
los
que
del
Clear.
con
la
registro,
7-1
Si
la
lnea
la
que
(re
Este
las
sm
entradas
la
incluyen
de
un
de
los
lgico
la
flip-
lnea
la
en
de
aplicacin
to
de
(a).
positivo
burbuja
no.
Si
paralelo.
en
entradas
flanco
una
ponerse
Clock
todas
Las
el
con
normal
decimos
tiene
derecha.
smbolo
flip-flops
como
la
disparo
indica
notacin
aparecer
smbolo
modo
registro.
entrada
flip-flops
la Figura
de
El
circuito
los
registro
jerrquico.
del
de
el
representa
0 de
aplicado
entradas
pue
funcio
comn,
la
reloj)
tanto,
pueda
det
reloj
do
pulso
lugar
inicializacin
que
inicializacin
carga
de
activacin
el
el
de
el R
en
una
el
entrada
La
registro.
inicializar
por
opcional;
es
subida
representa
que
el
el
(con
desea
denomina
se
de
tiene
registro
positivo
carga
Esta
con
aparece
smbolo.
lgico
bina
La
se
reloj,
salidas,
cuatro
I durante
lgico
cuando
El
D.
para
Clear
operacin
y pueden,
retardos
registro
del
registro
de
nivel
un
usa
etiqueta
se
flip-flops
a
un
Las
asincronamente.
sncrono
de
sea
en
que
Clear
de
dependientes
flanco
registro
un
muy
tipo
informacin
en
se
entrada,
modo
simultneamente
cargan
paralelo.
Figura
uso
el
si
Un
7-I(b)
durante
que
de
la
R.
de
Esta
bits.
adicio
puertas
de
ia
almacenada
flip-flops
los
sin
de
registro
cuatro
de
reset
cada
binaria
reloj.
el
depender
se
al
del
los
un
son
de
nueva
el
con
que
As,
registro
en
seal
etiquetada
circuitos
que
realiza
entrada
flops.
de
del
bits
carga
bolo
aplicarse
de
operar
de
informacin
la
entrada
asincrono,
transferencia
se
La
de
de
sincronizado,
los
del
antes
facilidad.
La
loj)
Vase
la
reset
diseo
con
de
dos
de
a
mal
nar
que
entradas
obtener
cuatro
subida
dentro
flip-flops
flip-flops
pulso,
por
con
de
transfiere
se
para
ha
construido
flanco
el
con
solamente
compuesto
registro
un
dispara
entradas
valor
puesto
las
muestra
conectada
va
con
de
las
registro
un
muestreadas
Clear
registro
(a)
ios
en
entrada
es
flip-flops,
ser
Clear.
simple
seal
de
a
la
esta
fuese
TRANSFERENCIAS
REGISTROS
1>E
REGISTROS
reloj
de
293
Qi>
Q^
Qi
Qi
Load
Entradas
Clock
de
Entrada
(c)
(a)
control
de
de
(entradas
los
flip-flops)
carga
lgico
Diagrama
ClocL
Load
Entradas
(d)
de
Diagrama
7-1
FIGURA
con
La
mayora
tren
de
hecho,
el
usa
que
flip-flops
se
Los
maestro
acta
En
del
reloj
de
seal
una
sistemas
los
continuo.
sistema.
de
funcin
como
pulsos
reloj
del
parte
entrada
evita
de
los
realizarse
muestra
en
reloj
con
la
La
l eguen
ecuacin
de
C
entradas
salida
la
la
de
Load
es
Clock
se
ha
acte
al
de
ser
aplica
la
sobre
ello,
entradas
se
As
registro.
se
Esta
cambiado.
con
las
las
todas
Para
combinada
Load,
OR
mostrada
lgica
no
reloj
registro.
afecten
reloj
carga.
puerta
el
del
contenido
de
constante
que
de
ciclos
su
control
de
La
(c).
los
si
registro
impedir
un
De
sistema.
del
registros
contenido
el
proporciona
que
pulso
un
debe
se
inalterado
que
entrada
maestro
proporciona
7-l(a),
controlar
una
reloj
flip-flops
los
que
dejar
al
todos
Figura
para
7-1
Figura
corazn
quiere
se
aparte
aplican
el
de
generador
un
se
la
de
si
de
pulsos
registro.
como
diseo
control
tienen
digitales
pulsos
circuito
puede
del
el
bits
paralelo
en
carga
de
Registro
Registro
tiempos
el
C de
reloj,
los
FUNDAMENTOS
Si
la
seal
cin
se
esta
entrada
Load
al
muestra
la
a
aparecen
circuito
funcione
el
circunstancia
positivo.
puertas
lgicas,
La
de
puertas
Reloj
entradas
flip-flops
Pero
reloj.
para
si
m
ul
t
neament
e
l egan
Por
tiempo.
de
reloj
al
mismo
del
registro
conseguir
de bajo
sin
consumo
En
la
cabo
mediante
C.
siste
en
bit
de
se
recarga
la
entrada
tiene
una
mina
el
un
El
registro
entrada
1 y
de
y el
2
valor
reloj
pulsos
se
que
flancos
y
Para
este
que
tanto
dispara
se
las
el
en
flanco
activados
son
entradas
co
positi
el
con
C del
diferentes
sin
clock
flanco
usando
registro
tiempo,
que
los
parte.
todos
de
deben
concepto
pulsos
disparan
operacin
se
control
un
los
flip-flops
el
retardos
Este
posible.
que
produce
se
que
los
propagacin
l ega
reloj
de
dice
todos
aconseja
se
otra
sea
sea!
asegurar
forma
rutinarios,
la
se
debemos
de
de
retardos
Si
gating.
de
sistema
Por
estado
de
la
valor
presente
la
controlarse
para
aplicable
es
ia
salida
diseos
en
de
dejar
Para
la
clula.
D.
tipo
EN
La
pulso
de
cada
sin
salida
de
la
de
tipos
la
reloj,
cuyo
y la
la
salida
flip-flops.
entrada
7-2(a)
puede
smbolo
se
a
no
necesario
es
Figura
entrada
selecciona
se
de
modificar
habilitacin,
con
0,
las
con
que
la
entre
realimentacin
otros
sobre
7-2(a),
Figura
=
como
l evada
carga
hacerlo
selecciona
Para
no
lgica
La
EN
seal
de
de
la
en
actual.
la
salida.
flip-flop
la
Con
cambio.
en
La
tipo
flip-flop
no
D.
control
lugar
en
mostrada
estado
su
el
flip-flops.
bit,
un
tipo
de
entrada
con
los
de
de
flip-flop
salida.
D,un
4 bits
clula
un
que
de
entrada
de
entradas
una
Q de
preservando
flip-flop,
tipo
actual
del
reloj
se
transicin
al
la
registro
las
puestgato ing,
pulso.
continuamente.
deja
la
se
Este
que
Load
deter
hacer
verse
la
como
muestra
la
en
flanco
eviia
el
espaol
para
de
flanco
hace
para
de
reloj
existe
un
trmino
en
denominar
esta
tcnica.
los
posibles
Load
es
el
bits
durante
fal os
de
funcionamiento
valor
de
pulsos
pulso
de
tradicionalmente,
preferible,
el
siguiente
transferencia
cuatro
la
entra
0,
los
que
si
La
los
y conectando
las cuatro
Vase
determina
intacta.
es
circuito.
T.: del No
del
simultneamente
Si
reloj.
reloj.
Load
registro
transferencia
colocado
del
subida
seal
del
de
skew
subida
de
informacin
dato
en
paralelo
en
1. el
es
La
mtodo
habilitacin
con
Cuando
siguiente
siguiente
el
en
registrar
del
positiva
dock
el
entradas
EN.
con
permanece
las entradas
flip-flops
cuatro
entrada
informacin
nueva
de
macin
colocando
Load,
carga,
registro
aplican
la
acepta
disea
transfiere
se
N.
flip-flops
pulsos
son
seleccionado,
sistema
produce
o
registro
las
puesto
se
de
das
de!
7-2{b).
Figura
al
el
un
de
igual
flip-flop
nuevo
los
1 constante.
un
1. Con
velocidad.
en
al
contenido
en
valor
que
fiable,
diseos
muestra
basa
siguiente
de
reloj
como
sobre
de
seal
instantes
puertas.
necesaria
de
Estos
por
del
sncrono
cercano
se
el
el
aparecen
su
0,
es
as
seal
flip-flops.
flip-flop
un
con
todo
puertas
clula
la
no
sistema
registro
condicin
entrada
alta
se
en
es
diferentes
por
tan
multiplexor
un
salida
la
Este
en
en
reloj
7-2{cJ.
Figura
entradas
de
que
en
flip-flops
del
flip-flops
un
reloj
de
camino
razn,
el
de
la
informa
nueva
g1.
los
pasar
skew
un
el
registros
esta
sobre
Load
C.
gatin
de
tener
seal
entradas
los
constante
los
pasar
dock
en
se
la
las
reloj
dispara
reemplazan
la
0.
todos
o
Load
de
ser
procede
si
deja
l ama
seal
es
Si
reloj.
en
pulsos
es
Load
que
le
se
tas
diferentes
de
tcnica
esta
la
debe
Clock
que
normal
insercin
el
skew
en
del
que
Load
cuando
normalmente
positivos
los
Load
ocurre
reloj,
entre
I y cuando
intervalo
situacin
del
vo
que
positivo
es
subida
de
flanco
correctamente.
durante
t,
de
Vase
sincroniza
se
flancos
efecto
El
un
Load
registro
el
hay
cambiar.
de
COMPUTADORAS
flanco
no
7-I(d).
cuando
Esta
del
aplicada
Figura
seguidos
transitan
DE
as
el
con
sin
en
Clock,
registro
constante
permanece
mo
LGICO
I,
es
transfiere
registro
DISEO
DEL
infor
sola
una
frente
del
DE
TRANSFERENCIAS
REGISTROS
295
REGISTROS
EN
(b)
(c)
7-2
FIGURA
de
Registro
7-2
Transferencia
Un
sistema
el
digital
Captulo
de
sino
imposible,
jerrquicamente
multiplexores.
dores,
mas
la
dulos:
determina
entre
una
que
activan
la
del
aspectos
definir
la
unidad
datos
diversas
de
estas
control
de
la
rula
especfica
de
control
pueden
de
de
de
control,
datos.
operaciones
tambin
el
que
interactuar
unidad
se
van
con
l evar
los
datos,
muestra,
de
status
bits
cabo.
Observe
partes
de
activar
la
seales
de
que
un
descri
que
de
sistema
la
seales
Para
de
de
general,
son
datos.
unidad
en
los
de
tipos
una
control
bits
usa
otras
digitales.
dos
en
de
control
de
subsiste
adecuada
recibe
cambio,
en
La
en
cons
se
decodifica
sistemas
de
divide
se
diversos
Los
secuencia
la
los
mdulos
contadores,
procesamiento
manda
control
muy
sistema
Los
seales
de
difcil,
dificultad,
esta
El
los
Las
control.
es
vencer
puertas.
medio
por
estados
el sistema
partimos
de
de procesado
La
7-3
Figura
para
unidad
formar
para
digitales,
de
operaciones
operaciones.
unidad
una
unidad
La
de
flip-flops
operaciones
la
datos.
estado
las
ruta
de
operaciones,
secuencia
la
las
de
ruta
de
ruta
tales
de
secuencia
que
secuencia
la
realiza
de
sistemas
de
y jerrquicos.
funcin.
alguna
como
registros,
funcionales
datos
de
especificarse
Para
estados.
modulares
aritmticos,
de
diseos
datos,
que
control
los
de
interconectados.
puertas
tablas
con
desarrolla
bloques
elementos
seales
con
de
una
control,
relacin
binarias
de
grande
nmero
esquemas
los cuales
de
partir
mayora
digital
gran
uno
buses,
comunican
se
En
sistema
usando
cada
flip-flops
pueden
con
secuenciales
circuitos
prohibitivo
disean
se
mdulos,
truyen
dalos
Especificar
digitales
sistemas
los
un
al
paralelo
en
carga
construido
secuencial
que
debido
subsistemas
circuito
un
aprendimos
estados.
tablas
ben
es
con
registros
de
En
bits
status
para
la
ruta
digital.
de
296
DISEO
DEL
FUNDAMENTOS
LGICO
DE
COMPUTADORAS
Entradas
control'
de
de
Seales
Unidad
control
de
control
de
Seales
status
Ruta
datos
de
Salida
como
la
y salidas
de
control.
Las
de
datos
lgica
memoria,
rutas
inicializacin.
de
de
los
considera
Se
l ama
los
registros
operaciones
de
registros
registros
Ejemplos
cuenta.
Se
en
los
sus
registros.
y al
unidad
control
de
entrada,
de
datos
datos
las
salida,
de
b
movimiento
Las
datos.
mediante
especifican
carga,
componentes
al
los
datos
son:
los
registros
sobre
entra
sobre
registros
en
son
realizado
se
de
realizadas
operaciones
de estas
operaciones
los registros
que
de transferencia
y
procesado
digital
sistema
un
la
mediante
mediante
digital.
de
2.
conjunto
operaciones
3.
el
Un
registro
cuenta,
de
control
operacio
componentes
tres
tiene
que
cero
sncronamente
en
Una
otro,
en
una
de
forma
determinada.
el
particular
de
El
resultado
las
control,
de
la
como
generar
las
generan
seales
de
como
futuras
utiliza
se
se
le
un
regis
un
vector
reemplazar
los
datos
transferido
ser
de
Una
registro.
un
sobre
de
an
regis
otro
presentados
de
secuencia
de
en
puede
microoperaciones
no
se
aqu,
basada
refiere
implica
no
en
tcnica
una
la
tanto
a
hablando,
control
microoperaciones
determinar
curso
exactamente
unidad
una
la
en
de
control:
de
partir
de
secuenciales
realizan
operacin
secuencia
tal
microoperaciones.
que
la
puede
funcionales
registros
de
paralelo
en
resultado
ms
seales
resultado
contenido
puede
bloques
o
una
siempre,
flip-flops
contenido
del
carga
microoperacin
el
Los
los
en
del
no
mente,
realizan
incremento
aunque
de la
microoperacin.
trmino
se
desarrolla,
proporciona
de
de
control
se
Opcional
El
almacenados
la
registros.
l aman
son:
registros
inalterados.
que
control
seales
que
les
registros
unidad
de
en
datos
son
cuencia
Vase
en
los
dejando
captulo
reloj.
el registro.
previos
datos
microoperaciones
dos
de
de
haba
que
La
ciclo
un
teriores
este
contenido
los
definicin,
uno
los
incre
que
puesto
ser
carga,
derecha
la
registro
un
puede
esta
le
se
como
a
es
que
segn
desplazamiento
contador
bit
hecho,
sobre
de
de
secuencial.
desarrollada
normalmente
durante
reloj.
circuito
Ejemplos
del
suma
microoperacin
tro.
seal
Un
registro
De
de
registro
derecha.
registros,
elementales
operaciones
un
la
un
es
los
en
sistema.
del
ms
ejemplo,
dato
un
de
almacenados
operaciones
una
Por
cualquier
en
elemental
operacin
microoperacin.
nomina
bits
l.
realizan
flip-flop
una
con
asociadas
puertas
de
Un
uno.
datos
de
secuencia
capacidad
y desplazamiento.
puede
desplazar
resta
los
sobre
la
supervisa
la
nmero
un
sistema,
realizan
se
que
registro
un
del
registros
que
suma,
menta
de
los
datos
de
ruta
siguientes:
1.
tro
en
almacenados
transferencia
bsicos
es
definen
y
sistema
un
datos
de
nes
se
desplazamiento
sicos
la
entre
entrada/salida,
de
almacenados
binarios
control
7-3
FIGURA
Interaccin
das
datos
Entradas
de datos
Salidas
de
de
se
ejecutada.
ser
ninguna
forma
las
que
l amada
sea
micro-
programacin.
Este
sencil o
nes
sobre
captulo
lenguaje
sus
los
presenta
de
contenidos.
registros,
transferencia
su
de
El
lenguaje
realizacin
registros
de
(RTL)
transferencia
la
transferencia
de
representar
para
de
registros
utiliza
registros
especificar
un
usando
las
conjunto
un
operacio
de
expre-
REGISTROS
siones
y sentencias
programacin.
complejo
como
detal ado
7-3
es
de
de
para
ciones
de
bits
I.
ptulo
7-4
ms
comn
en
(b)
de
ms
El
derecha
la
parte
(d)
de
de
Un
la
PC(
La
forma
mediante
el
cia
indica
de
bit
que
15:8)
para
de
forma
del
bit
los
de
la
de
programa
este
puede
representar
operador
PC.
al
R2
registro
tado
de
la
del
copia
del
la
el
destino.
es
transferencia:
de
Por
definicin,
slo
el
RI
R2.
en
del
al
registro
/?1
Numeracin
de
un
bits
(b)
de
16
bits
FIGURA
7-4
de
bloques
bits.
R2,
en
en
designar
para
8 hasta
de
de
byte
15.
menor
La
peso,
otro
hace
se
R2.
Dos
de
registros
de
la
no
cambia
2
un
de
S bits
PC(L)
partes
de
y
como
registro
un
registro
de
senten
transferencia
cambia.
de
15
la
palabras,
otras
fuente
individuales
Bits
(d)
Diagrama
izquierda
16
pane
como
registro
un
PC(H)
registro
la
secciones
byte)
En
registro
R2
(c)
los
la
destino.
registro
dos
de
es
15
en
la
en
de
al
R2.
registro
del
Registro
registro
low-order
dato
un
(a)
dentro,
registro
R\
contenido
el
contenido
El
el
Figu
sentencia
/?1
registro
Ca
forma
La
la
peso.
de
As
del
contenido
mayor
transferencia
(-).
contenido
de
dere
del
bloques.
ms
refirindose
PC(7:0),
byte
bits
para
1a
de
como
los
dividir
0 hasta
La
del
un
ms
los lit le-endi

byteasn*
identificar
en
ingls
byte)
(del
el
es
para
nombre
el
de
puede
de
puede
ilustra
se
bit
diagrama
valores
se
como
la
de
le
ingls
referencia
del
los
smbolo
escribirse
hacer
de
se
de
el
como
con
bits
de
secuencia
el
como
denomina
rectangular
bits.
el
con
(del
instruc
flip-flops
(normalmente
forma
como
16
la
son:
de
Los
pue
registro
registro
2.
forma
le
en
registro,
caso,
misma
se
los
para
significativo
significativa.
la
el
mediante
un
Address
le
se
y
a
contiene
que
l amar
nmero
individual,
slo
de
de
registro
ms
de
uno
representando
caja del
es
una
cada
formas
menos
izquierda,
registros
caja
la
es
smbolo
tambin
el
para
posicin
la
registro
figura.
En
el
colocacin
la
ms
(seguidas
direcciones
de
IR
de
el
forma
transferencia
la
digital
diseo
un
para
maysculas
un
registro
en
Program
R2
R2
indica
de
lenguajes
sistema
un
base
ejemplo,
registro
por
como
l ama
un
simblica
ia
iodo
como
letras
registro,
ingls
de
la
figura.
7,
del
InstructionRegister),
tpicamente, n
la posicin
le
contador
PC(L),
PC(H)
registros
normalmente,
(del
para
encima
(c).
de
Otras
con
de
Otra
parte
etiqueta
representar
(a)
parte
funcin
representaciones
figura.
la
bits
inverso,
de
la
pues
mediante
digital
l ama,
haca
orden
la
los
el
las
la
a
nombran
se
muestra
como
se
ordenacin
esta
ia
programa
por
sistema
un
se
incrementndose
sirve
los
en
297
REGISTROS
HDLs
pane
ingls
de
empezando
cha.
(del
contPCador
ingls
derecha)
AR
(del
registro
de
indican
que
memoria
una
como
el
los
en
concisamente
transferencia
registros
nmeros)
designar
n-1,
los
por
direccin
una
La
DE
usadas
especificar
especificacin
puede
de
veces
sentencias
las
TRANSFERENCIAS
sistema.
un
Designaremos
ra
parecen
procesador.
un
Operaciones
de
se
que
notacin
Esta
16
bits
resul
el
298
FUNDAMENTOS
sentencia
Una
de
ruta
que
cos
de
con
la
tiene
ste
que
la
transferencia
una
las
de
seales
ocurra
no
control.
Esto
de
realizar
para
cada
donde
Kj
es
funcin
cualquier
if-then
sin
de
seal
una
booleana
evala
se
que
(X2-X1))
control.
de
forma
Una
I.
especfi
simbolizada
if(Ky
unidad
la
por
queremos
condicional,
sentencia
una
como
registro
valores
unos
para
hecho.
De
concisa
ms
puede
Kt
escribir
de
ser
la
expre
es
R2*-
K{.
condicin
Esta
de
hardware
transferencia
entradas
del
registro
El
nmero.
Se
ne
supone
tambin
en
el
R2.
de
Vase
supone
una
ms
est
registro
incluido
se
que
variable
condicin
la
dispara
Kx
siguiente
la
por
el
aplicado
de
este
subida
En
paralela.
produce
Los
letras
usamos
que
registros
maysculas
en
notacin
la
/+
1 encuentra
este
caso,
se
transicin
con
la
de
reloj
Kx
a
1,
el
en
XI
de
regis
respuesta
transferencia
la
ins
el
en
de
del
positiva
supo
muestra
se
que
t.
Ky.
Se
transferencia
instante
cami
por
vuelve
Kx
ti
seal
registro.
como
en
sustituye
transferencia
de
el
el
en
se
Como
nica
sentencia
activa
de
letras
mediante
designan
se
se
transferencia
La
transferencia
una
no
reloj
usan
para
el
en
ins
n_
J
FIGURA
Transferencia
7-5
de
/I
R2
cuando
muestran
en
por
de
f+1
parte
dockI
R2
posiblemente
nombrar
se
aqu
ocurre
R\
registros
seguidas
de
maysculas,
parntesis
Los
y nmeros.
Load
Ctock
al
reloj.
pulso
una
la
activa
del
que
las
hay
que
n
se
que
que
instante
en
bits
de
bloques
conectadas
conocido,
es
sincronizadamente
ocurren
cuando
se
el
forma
como
nmero
de
en
forma
1, de
transferencias
las
registro
bsicos
7-1.
o
cargan
estn
entrada
flanco
reloj
de
XI
reloj
positivo
flanco
el
diagrama
regisRtro
de
t +
smbolos
Los
Tabla
el
mismo
con
del
positiva
en
Incluso
el
operacin
construccin
una
un
el
de
el
la
que
presupone
muestra
camino
del
el
con
pone
se
instante
no
reloj.
que
1.
Kt
todas
que
hasta
tante
el
reloj
el
del
ocurre
se
en
que
Se
transicin
la
R2
positivo
tro.
disparan
se
indicar
control
con
transicin
siguiente
entradas
de
seal
una
sincronizada
est
flip-flops
tiempos,
de
La
t.
y
flanco
los
tiene
Figura
para
anchura
la
Cuando
registros
7-5
del
salidas
utiliza
nse
R2.
R2
seal
que
letra
a
Las
R2.
de
requisito
el
1.
de
La
1 .a
La
XI
registro
la
que
diagrama
tante
las
R2.
de
transferencia
de
ese
del
si
transferencia
de
transferencia.
dicha
simboliza
puntos,
slo
hardware
notacin
en
realizar
para
la
dos
con
el
por
escrita
sentencia
describe
no
ejecuta
se
Cada
terminada
control,
transferencia
de
la
de
del
Normalmente,
sino
reloj,
circuito
el
que
entradas
las
hasta
paralela.
carga
de
pulso
generada
control
implica
fuente
una
1) then
registro
un
registro
definirse
puede
if-then.
expresin
del
salidas
las
capacidad
dada
de
transferencia
una
desde
disponible
esta
COMPUTADORAS
DE
especifica
que
datos
destino
LGICO
DISEO
DEL
un
regis-
TABLA
bsicos
Parntesis
un
Indica
parte
AR.
registro
Indica
Separa
Especifica
registro.
el
flecha
La
transferencia.
IR
mismo
Por
tiempo.
operacin
reloj
una
de
positivo
de
Nota
como
lenguajes.
VHDL
cambio
el
En
7-2
compara
de
los
de
direccin
la
del
porcin
una
datos
transferencias
ms
-/?2
que
de
al
ejecutan
se
dos
registros
posible
ms
los
detal e
el
proporciona
Captulo
en
Verilog
transferencia
de
notacin
de
diferentes
hay
las
letra
flip-flops
lat
con
indica
direccin
una
la
de
pala
tanto
cada
para
de
regis
captulo
correspondientes
este
en
y las
los
de
uno
transferencias
estudia
RTL
en
presentado,
aqu
de
se
descripciones
hechos
10,
registros
tema
con
estn
la
notaciones
este
hechos
La
operaciones
entre
Como
lenguajes.
memoria.
flanco
un
para
registros
registros
con
VHDL
lenguaje
particular,
simultneamente
si
corchetes
los
en
relacionar
K3:R2<-R\.
transferencia
una
la
a
R\
temporizacin
con
tres
ayudar
le
dos
es
de
con
Verilog.
tabla
esta
de
encerrado
con
similares
transferencia
M[AR]
<-
simblico
nombre
un
una
separar
de
para
Tabla
La
o
posteriores,
Tal
explica
se
similitudes
VHDL
idnticas
I.
usuarios
algunas
tres
contenido
problemas
juntamente
registro
Esto
para
tros
usan
y el
memoria
memoria.
la
Existen
que
se
el
=
por
corchetes
Los
de
el
en
dando
indica
para
DR
sentencia
cambia
que
registro
coma
la
dificultades
presenta
palabra
una
del
memoria
de
izquierda
la
direccin
R2.R2*-R\
1 R-
simultneas
una
A/?(L)
R2(7:0),
1 R i-R2
dato
del
bits
de
rango
R2(1).
registro
un
transferencias
apuntando
emplea
ejemplo
Se
de
transferencia
Flecha
especificando
para
DR.
Ejemplos
Indica
Coma
Corchetes
bra
R2,
299
nmeros)
(y
pero
ches.
REGISTROS
registros
de
Descripcin
Letras
ndica
transferencia
para
Smbolo
la
l)F.
7-1
Smbolos
tro.
TRANSFERENCIAS
REGISTROS
en
Verilog.
Microoperaciones
microoperacin
Una
o
de
memoria.
en
es
Las
bsica
operacin
una
ms
microoperaciones
datos
los
sobre
realizada
encontradas
almacenados
frecuentemente
registros
en
sistemas
en
digitales
son
tipos:
4
1.
2.
3.
4.
Microoperaciones
Microoperaciones
gistros.
Microoperaciones
gistros.
Microoperaciones
de
realizan
aritmticas,
lgicas,
de
desplazamiento,
datos
transfiere
transferencia,
realizan
de
aritmticas
operaciones
de
manipulacin
desplazan
binomio
en
los
los
datos
los
en
de
bits
de
los
registro
un
los
registros.
dalos
datos
otro.
de
los
re
de
los
re
300
FUNDAMENTOS
DEL
DISEO
LGICO
VHDL
DE
COMPUTADORAS
7-2
TABLA
Smbolos
RTL,
Verilog
Operacin
VHDL
RTL
combinacional
Asignacin
Transferencia
de
Suma
registro
Resta
Verilog
<
<
+
-
registros
de
transferencias
para
AND
and
&
Bitwise
or
Bitwise
XOR
xor
Bitwise
NOT
not
a
la
izquierda
la
derecha
registros
Concatenacin
TBitwise
Una
es
operacin
una
entre
dada
microoperacin
mento
es
puede
microoperaciones
microoperacin
destino.
Los
nueva
informacin.
bsico
de
digital
las
que
A(3:0)
I
A(3
sistemas
que
realizan
dos
vectores
ser
de
bit
ms
bit
de
bits
de
presentaron
datos
cuando
digitales,
operaciones
producir
especifica
re
una
necesitamos
paralelo.
el
nuevo
En
stas,
para
seccin,
descripciones
la
suma,
utilizan
se
las
uno
decir,
es
bsicas
esta
tipo
a
binomio,
en
operaciones
complicadas.
simblica
aritmticas
operaciones
definimos
del
bsicas
de
1 y la
la
mediante
especificamos
la
resta
un
al
registro
se
complementacin
la
que
en
recogen
En
suma.
complemento
RQ<-Rl
+R2
2
I
segn
R2
registro
realizar
Para
combinacional
componente
el
del
R0.
aritmticas
medante
como
incre
resta,
R2
contenido
el
que
R transfiere
se
registros
operaciones
restantes
Expresa
suma.
suma
tales
sentencia
La
complemento.
operacin
tres
Las
frecuentemente
nos.
de
Este
fuente
registro
un
cabo.
las
y
registro
del
dato
un
ms
R0+-RI
do
de
mueven
conjuntos
los
anteriores.
secciones
las
en
los
pueden
comple
lgica.
como
se
de
operacin
la
ejemplo,
Por
tipo.
un
aritmtica
notacin
l eva
A[3:0]
0)
downto
&
operaciones
de
los
definimos
decremento
mento.
aritmticas
seccin
esta
srl
microoperaciones.
Microoperaciones
En
sr
los
tipos
tres
secuencias
hardware
transferencia
cambia
no
En
conjunto
un
sil
tanto
de
otres
formar
para
si
microoperacin
una
Las
de
Desplazamiento
(lgico)
Desplazamiento
(lgico)
det
OR
N.
<
Bitwise
Vectores
(nonblocking)
(nonblocking)
Assign
(concurrente)
(concurrente)
la
sentencia
haga
la
Tabla
7-3.
de
lugar
la
se
esta
siguiente
utilizar
al
suma
conteni
hardwa
con
sumador
un
suma,
La
resta
el
expresin
se
operador
realiza
me
REGISTROS
TRANSFERENCIAS
301
REGISTROS
DE
7-3
TABLA
aritmticas
Microoperaciones
Designacin
Descripcin
simblica
K0-I
R2
R2
<-
O^Kl
*-1
R\*-Rl
Finalmente,
lente
Incrementa
Decrementa
el R2
La
el
incremento
de
5-4.
despus
de
nido
En
Vase
tal
el
las
En
Por
resultado
seales
/.
contra,
la
entrada
cualquier
to
5.
flanco
el
equiva
en
el
propagado
travs
de
bloques
los
S del
se
suman,
se
activa
de
la
subida
7-6
R2.
del
la
en
de
reloj
combinacional.
la
XK\
resta
XKt
=(X+
de
la
Figura
aplica
se
del
operacin
conte
de
0
es
del
la
sumador-restador
Esto
I.
se
las
I.
cuando
las
expresiones
de
Cuando
variable
de
simplificar
sus
por
entradas
se
pueda
recibe
5-8,
circuito.
Aplicando
=
de
al
contenido
valor
cuyo
en
de
salida
instante
suma
se
del
realizacin
la
o
R2
XK{resta
se
mismo
el
en
de
R2
mostrado
que
XK,
ilustr
flanco
simultneamente.
muestra
suma
La
si XK
reloj
Si
booleanas,
al
R2se resta
1,
de
se
La
solicitada.
operacin
el
circuito
contenido
operaciones
elige
S
como
se
que
con
el
resta.
1, y el
funciones
similar
bits,
sumador-restador
y cuando
el
todo
con
considerarse
destino
de
realizan
se
que
puede
registro
repre
incluidas
estn
R\
ambas
Figura
n
registros
asume
se
puede
se
no
como
contenido
son
de
la
de
multiplicacin
operaciones
que
suma
XK\
el
I y
ejecucin
de
de
de
control
de
com
con
+2+1
entonces
=
la
circuito
un
-/?!+
entonces
evita
La
dos
multiplicacin
transfiere
ms
de
operaciones
usando
ascendentc-descendente
combinacional
operacin
0,
es
sumador-restador
seleccin
entradas
2 de
obtenemos
con
cabo
puesto
la
se
una
condiciones
datos
de
1,
que
los
complemento
simbolizan
7-3.
circuito
han
se
activa
K\
diagrama
entradas
dos
las
el
de
Esta* s
un
con
control
Xes
condicin
Un
entrada
control
Si
anteriores.
el
l evan
Tabla
la
mediante
bsicas.
de
1.
0,
conseguimos
binario
aritmticas
realiza
caso,
variable
que
R2
contador
en
divisin
microoperaciones
se
todas
que
de
de
(resta)
descendente)
(cuenta
se
un
estn
no
microoperaciones
si
variable
tiempo,
R0
ascendente)
se
XKt:/?!<-
la
1)
R2se transfiere
Ral contenido
operaciones
XK\R\
La
R2
(cuenta
decremento
o
y la
de
microoperacin
Seccin
R1
2 de
divisin
smbolo
bsico
secuencias
de
Estas
la
el
conjunto
una
de
2 de
de
Sumando
sumador-restador,
un
mediante
sentar
en
complemento
de
transfiere
se
(complemento
R2
contenido
contenido
R2.
respectivamente.
uno,
especial,
en
paralelo.
multiplicacin
carga
I de
el
2 del
contenido
el
de
complemento
el
el
complemento
contenido
R2
de
contenido
el
R2.
menos
binacional
ms
microoperaciones
Las
uno
sumando
RI
R2
es
R2.
Complemento
donde
del
ms
Complemento
+
de
contenido
El
+
-
1.
=
La
0,
control
1
en
carga
a
K{.
las
X
pues
con
302
FUNDAMENTOS
DISEO
DEL
LGICO
FIGURA
7-6
de
Realizacin
variable
ta
As,
do
de
control
en
la
Basndonos
transfiere
flip-flop
flip-flop
Kt
podramos
V,
C,
al
cuando
desea,
Los
rios.
7-4.
Tabla
fuente,
smbolos
estos
un
viendo
I y
y
no
la
y la
donde
para
microoperacin
la
en
suma
resta
variable
de
Seccin
5-3,
ms
control
resulta
el
carga
Figura
las
sentencias
en
la
salida
del
significativo
7-6.
de
overflow
de
se
transferencia
de
se
sumador-restador
transferencias,
Estas
de
ocu
si
registros;
simultneas.
adicionales
transferencias
como
una
smbolo
cada
y R3
bit
las
Si
aparecen.
funcin
el
booleana
Por
v.
una
aparece
de control,
ejemplo
+
el
K2):
operacin
una
microoperacin
smbolo
en
tiene
dos
microoperacin,
una
significa
OR.
Para
trata
bsicas
el
I.
la
valores
smbolo
se
se
usa
Usando
OR.
suma,
significados,
significa
la microoperacin
registro
a
microoperacin
representada
puede
distinguir
una
la
en
del
nombre
El
bina
muestran
se
sobre
Es
registro.
un
como
suma.
OR
por
Si
el
se
usara
expresin
R\<-R2
OR
la
entre
en
los
lgicas
barra
complemento
designa
microoperacin
smbolo
la
en
el
que
distinguir
posible
Aunque
es
el
almacenados
y
una
por
mismo
lo
AND
OR.
cuatro
es
bits
separadamente
operaciones
representada
bits
los
la
K2es
Kly
especifica
de
NOT,
todos
registro
un
los
manipular
para
de
una
{ATj
entre
tiles
son
microoperacin
especiales,
microoperacin
el
R2
overflowdela
bit
de
acarreo
representado
cada
La
en
entre
operacin
muestra
han
se
indicarlas
smbolos
siempre
de
el
de
se
lgicas
aparece
el
la
sobre
consideran
complementa
designar
para
salida
mierooperaciones
lgicas
microoperaciones
operaciones
tas
la
como
Microoperaciones
Las
selecciona
discusin
al
transfiere
se
las
/?1.
en
rren
COMPUTADORAS
DE
variables
dos
entre
de
suma.
R5
en
La
R6
una
microoperacin
condicin
control.
de
OR
se
indica
El
con
el
REGISTROS
TABLA
TRANSFERENCIAS
DE
303
REGISTROS
7-4
lgicas
Microoperaciones
Designacin
simblica
Descripcin
RO^Rl
Bitwise
lgico
NOT
(complemento
Bitwise
lgico
AND
(pone
Bitwise
lgico
OR
Bitwise
lgico
XOR
RO-
rtl
R2
R()*-Rl
R2
R0*~Rl@R2
smbolo
con
con
ne
puestas
AND.
fuente.
Las
cada
ecuaciones
0.
variable
produce
mayor
se
puede
le
suele
de
minado
1. Considere
R2
X
o
grupo
el
es
yX
1 pero
de bits
bits Rl
de
enmascarami
de ento bits,
bits
que
para
X
la
de
byte
bits
OR
un
variable
la
I,
con
AND
ponerse
con
de
menor
un
registro
en
la
deja
pueden
peso
el
de
uno
ms
bits
se
realiza
variable
sin
a
ponerse
todo
de
un
una
los
se
hace
I01010II
Rl
(dato)
11111111
00000000
R2
(mscara)
1 i 111111
10101011
R\<-Rl
R2
registro.
operacin
De
cambiar.
1 si
esta
se
esta
una
peso.
el
cero
unos
byte
AND
operacin
operacin
se
el
en
dato
R2.
por
10101101
proporcionada
mscara
o
borra
menor
la
selectiva.
o
de
poner
As.
forma
enmascara
la
posible
es
el
en
unos
Rl,
inalterados.
peso
de
cuando
que,
si
Rl
ejemplo:
siguiente
Las
registro.
operacin
un
Rl
mayor
con
que
poner
registro
R2
puesto
sean
indican
de
byte
de
del
los
usa
se
el
en
contenido
cero
los
OR
binaria
bit
de
I
ceros
del
dejar
bits.
*-Ra
tiene
los
de
16
ejemplo:
siguiente
10101011
de
de
una
pueden
00000000
poner
un
R2(mscara)
el
de
los
usando
AND
operacin
registro
una
dados
11111111
l amar
booleanas
Considere
que.
bits
bits,
cmo
R2,
hace
se
00000000
AND
posicin
bits
ms
cuando
hace
se
de
grupo
muestran
registro.
un
uno
registros
registro
selectivamente
(dato)
bits
la
obligan
de
un
ejemplos
en
poner
X cuando
grupo
0.
almacenados
similar.
cero
cambiados
ser
de
grupo
dos
del
poner
1010101I
para
segn
La microoperacin
0 pero
o
con
operacin
peso
utilizar
bit
pueden
ser
para
bits,
obtie
se
un
a
colocacin
una
los
siguientes
bits
usando
10101101
de
/? I
variable
Un
16
registro.
usar
X-I
necesitan
de
fcil
bits
correspondiente
correspondientes
entradas
Los
puede
0 y
las
valores
16
de
lgicas,
par
de
obtiene
se
realizarse
pueden
registro
un
entradas
de
exclusiva
un
de
AND
los
de
un
AND
la
de
cambiar.
de
operando
Realizando
bit
se
OR
/?!.
AND
booleanas
la
NOT
La
aplican
se
bits)
lgicas
bit.
un
cambiar
registro,
operaciones
un
operacin
una
recibe
AND
un
sin
permanece
hace
El
una
cuales
pueden
en
por
bits)
(complementa
microoperacin
La
puertas
valor
nuevo
un
cada
bits)
1 los
microoperaciones
Las
uno
las
las
Rt.
OR
microoperacin
La
microoperacin
con
paralelo.
de
de
almacenados
una
puertas,
en
una
salidas
insertar
bits
de
Las
microoperaciones
microoperaciones
Las
o
NOT
puertas
R5
registros
conjunto
un
n
destino.
los
entre
mente
los
(pone
l)
ecuaciones
Las
OR
forma,
operacin
con
I.
un
deter
OR
la
con
304
FUNDAMENTOS
El
de
byte
R2.
de
unos
La
sin
El
el
con
de
byte
byte
Las
el
de
no
son
dos
registro
En
que
ms
es
TABLA
Ejemplos
Al
se
lgicas
y de
el
control.
bit
tanto
la
En
izquierda
de
bits
de
la
variable
del
registro
posicio
XOR
R2,
con
del
serie
El
una
el
bit
el
de
contenido
R2
a
de
El
bit
entrante
no
la
derecha
operaciones
en
de
registro
A2
desplazado
cambia
se
bit
un
la
el
el
izquierda,
desplazamiento
ejemplo:
puede
tomar
la
derecha
un
bit
realizar
bit
a
ms
la
del
el
a
la
conteni
izquierda
desplazamiento
la
derecha
derecha,
de
Fuente
A2
ai
decimos
definimos
al
valores,
depen-
diferentes
8 bits
Despus
Designacin
simblica
desti
microoperaciones
las
desplazamientos
Tipos
hacia
es
transferencia
para
Por
conte
desplaza
A2
de
de
desplazamiento
microoperacin
El
Un
registros
representar
de
contenido
usan
datos.
el
caracteres.
si
se
desplazamiento,
Para
izquierda.
de
desplazamiento
un
del
entrante.
contenido
de
Al
de
la
desplazamiento
cadenas
AO,
sr
desplazamiento
un
de
como
7-5
de
de
operacin
la
dichas
operacin
laterales
derecha
manipular
microoperacin
origen.
registro
una
una
de
como
realizar
movimientos
para
la
de
que
especifican
transferencia
En
entrante.
de
significativo,
para
usan
usamos
y la
usan
se
ms
diferente
7-5
microoperaciones
sr.
AO,
registro
si, respectivamente.
Al,
una
microoperacin
con
bits
A2
despus
microoperaciones
se
Tabla
A1
<-
complementa
desplazamiento
puede
desplazarse
mismo
que
la
desplazamiento
Las
Tambin
ms
inalterado.
hacia
serie.
pero
grupo
los
bits
complementar
Al
es
X
o
10101011
izquierda
significativo.
bit
bit
un
01010010
de
el
(mscara)
fuente
la
XOR
lgica
posible
es
de
complemento
R2
de
el
R2,
y
el
Ejemplos
Desplazamiento
Desplazamiento
operacin
la
uno
determinan
00000000
permanece
en
del
los
ejemplo:
AO
do
todos
con
hecho
complementar
para
0
i 1111111
peso
ser
de
(dato)
peso
puede
ha
se
que
Al
mayor
va
definidas
puesto
10I0I0
menor
aritmticas.
OR
lgica
10101101
de
datos
operacin
cambiar
operacin
la
siguiente
de
la
la
puedeûsarse
X I
resultado X
posiciones
Considere
menos
hacer
sin
como
Haciendo
de
bit
1 al
exclusiva)
1 da
determinadas
microoperaciones
del
registro
miento
el
todo
permanece
(OR
con
Microoperaciones
nido
COMPUTADORAS
booleanas
cambiar.
en
AL
DE
est
peso
ecuaciones
variable
una
permanece
Al
menor
XOR
Las
de
ceros.
registro.
nes
de
byte
con
de
peso
microoperacin
XOR
AI
LGICO
mayor
El
OR
lgica
un
DISEO
DEL
de
Destino
la
izquierda
Al
<-
si
A2
10011110
00111100
la
derecha
Al
sr
A2
11100101
01110010
desplazar:
Al
bit
REGISTROS
dicndo
del
entrante
7-6
de
tipo
0,
es
como
la
izquierda,
miento
la
derecha,
el
Captulo
de
los
bits
saliente
el
ms
de
los
cubre
la
ejecucin
resultados
principales.
hacer
operaciones
uaras
mentos
de
ma
pane
se
comparte
da
por
los
La
lgica
varios
usar
uno
para
los
flip-flops
que
ocasiones
en
del
Cuando
Kt
el
casos
esta
con
registro,
que
las
la
recibe
realiza
presenta
al
ms
tiplexor
dientemente
se
iguales
trol,
permanece
0,
K2
el
Ku
sin
for
est
l ama
la
lgica
comparti
en
secciones
lgica
valor
que
muestra
sin
alterar.
cambiar.
dise
puede
se
funcionales
combi
en
tcnica
usando
sencil a,
un
puede
sencil o.
registro
desplazar
de
dos
el
diagrama
diferentes
tiene
y contar.
la
es
(R0<-
de
control
igual
seal
sentencia RQ
La
if-then-else:
(Z0<-/f2)
si
/0
instan
distintos
en
forma
la
1) then
cuando
de
los
condicional
de
dos
entre
Para
K2.
selecciona
multiplexor
conectada
y 5
K
1.
condicional
el
puede
igual
es
En
1.
de
resto
los
dividida
ser
en
control.
dos
Kt:RQ*-R\,
I y
registros,
registros
debe
fuentes
comn
registro
un
basarse
los
en
de
desti
valores
de
las
K2.
y
se
de
en
que
transfiere
condiciones
de
Kt
sentencia
del
le
una
fuentes
if
registro
R2
hardware
I selecciona
para
ele
de
combinacional
contra,
que
condicional
Rl)else
siguientes
7-7(a)
la
operando
conjunto
descrita
microoperaciones
un
registro
de
datos
sentencia
registro
conexiones
control
Figura
un
un
lgica
se
destino
multiplexores
permanece
la RQ.seleccin
Adems,
En
la
Por
Captulos
bloques
usarn
se
disea
se
transfiere
del
de
de
tratamiento
como
de
en
registro.
lgica
los
Se
1) then
se
valor
las
mente,
mltiples
dicho
/fl
0,
especifica
variables
registro
estrecha
que
de
K{K2:
Esto
bit
desecha.
se
el
el
desplaza
desplaza
de
en
microoperaciones.
habilitacin.
sin
las
funcionales
Inicial
registro
siguiente
(X,
el
usando
no,
si
saliente
fuente
como
supone
caso,
realizar
bloques
la
contenido
partes
bit
slo
un
tan
del
este
para
en
un
que
registro
=
sr
de
difieren
que
servir
se
seleccionar
de
Considere
tiempo.
valor
una
el
relacin
dedicada
En
registros.
basadas
de
dos
microoperaciones,
lgica
ms
partir
if
El
las
la
destino.
tipo
permite
Transferencias
Hay
tambin
necesaria
puede
continuacin,
tes
para
para
operacin
operacin
destino.
multiplexores,
A
una
sobre
operaciones
puede
Debido
l amaremos
combinacional
con
ms
registro
registros
registros
precedentes,
ar
especialmente
nacin
El
registro
izquierda,
desplazamientos,
desplazamientos
que
Para
registro
una
binarias.
y
y la
por
7-5.
estos
de
un
de
almacenamiento
del
asumimos
Tabla
305
REGISTROS
salientes
en
seccin
la
la
En
tipos
DE
Aqu
de
ms
derecha.
otros
Microoperaciones
Esta
el
es
la
exploraremos
entrantes
desplazamiento.
ejemplos
los
en
bit
el
es
11.
de
muestra
se
miento
En
microoperacin
TRANSFERENCIAS
la
entrada
de
fuente.
de
1 y
R2
carga
Para
1,
X,
se
entrada
como
de
/f0.
circuito,
un
l,
/f0.
en
carga
de
LOAD,
un
/fl
pero
es
igual
se
carga
Si
tanto
la
como
a
0.
el
El
en
/f0.
como
funcin
contenido
4 bits,
de
registros
multiplexor.
con
usando
registros
de
transferencia
registros
Kj
de
bloques
mul
indepen
K2K2
de
son=
con
de
RQ
306
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
{a)
de
Diagrama
(b)
FIGURA
Figura
la
En
diagrama
xor.
de
buses
de
parte
sistema,
el
en
del
diagrama
un
una
biblioteca
en
diagrama
computadora
el
lgico
de
para
1 del
entradas
4.
Captulo
salidas
del
bloques
funcionales.
sntesis
lgica
Vase
en
el
conexionado
automatizada.
detal ado.
de
la
Con
el
motivo
los
diseos.
el
como
de
a
hecho,
la
que
conectadas.
estn
no
diagrama
7-7(b).
De
puesto
que,
l evar
para
de
registros
an
que
si
bloques
pero
de
un
diagrama
bloques,
de la Figura
lgico
detal ado
diagrama
lgico
detal ado
los
en
registros
detal ado
lgico
basados
y
dos
entre
diagrama
de
diagrama
omitiremos
mente
hay
dada
informacin
detal adas
muUipfejtores
funcionales,
bits.
de
el
muestra
se
smbolos
de
un
muestra
y
de
7-7(b)
usa
detal ada
Lgica
7-7
Uso
El
bloques
del
partir
tal
el
de
Sin
el
y
slo
reloj
las
7-7(a).
con
ahorrar
espacio,
embargo,
es
realizan
multiple
representa
se
la
conexione'
frecuente
obtener
posible
de
diagrama
lo
hardware.
un
tampoco
relacionar
importante
correspondiente
procedimiento
7-2,
El
Es
Figura
cabo
Figura
diagrama
los
bloque^
programas
REGISTROS
El
ejemplo
estas
salidas
ser
resulta
generalizacin
pueden
microoperaciones.
dedicada
lgica
dedicada
de lgica
esta
fuente
da.
Las
de
control
los
que
slo
ser
codificadas
de
una
de
n
AND-OR
seales
ma
de
la
puerta
que
Un
direcciones.
cadena
de
Todos
los
El
salida
al
del
registro
de
seales
ya
de
la
de
para
decodificador
aso
reali
Suponiendo
deben
seales
Son
dos
posibles
circuito
un
las
Alternativamente,
todo
cdigo
del
uso
variable
se
Load.
carga
eliminado).
el
comparti
microoperaciones
microoperacin,
estas
tiempo,
el multiplexor.
aplicarse
podran
control
son
sola
una
de
instante
evitando
de
las
una
para
seal
la
crear
de
codificadas,
seal
carga
lgica
bien
la
registros,
primeras
son,
ms
fuentes
como
seleccin
el
con
estar
registnros
una
los
cada
que
supone
realiza
de
ceros,
for
correctamente.
carga
desplazamiento
es
tienen
slo
de
la
entrada
ms
desplazamiento.
los
de
usa
lgica
de
derecha.
flip-flops,
como
ms
la
Figura
El
a
la
reloj
La
izquierda.
7-9(b)
comn
se
ofrece
todos
salida
los
SO,
un
smbolo
salida
La
se
La
flip-flops.
se
para
o
una
ftip-flop.
siguiente
desplazamiento.
7-9(a).
Figura
la
en
es
una
en
del
el
muestra
se
entrada
activa
que
en
consiste
desplazamiento
la
reloj
derecha.
su
flip-flop
En
registro
de
lateralmente
almacenados
de
conectada
comn
a
bits
sus
un
flip-flop
un
flip-flops
SI, al
la
desplazar
entrada
una
simple
es
salida
la
de
capaz
configuracin
con
ms
flip-flop
multiplexor
un
diagrama
las
tanto
y
De
microoperaciones.
destinan
Figura
fuentes
tenga
que
7-8,
cualquier
en
Las
genera
entrada
serie,
cdigos
flip-flops,
flip-flops
entrada
es
los
decir,
la
para
dada.
La
la
control
El
recurso
una
control
7-8.
correspondientes
forzar
de
que
realiza
se
ser
seales
seales
de
desplazamiento
registro
conecta
estas
podran
de
registro
ambas
las
multiplexor
combinacional
determinado
estructura
OR
de
Registros
todas
Figura
pueden
proporcionar
la
(es
control
registro.
un
Para
seales
para
modificaciones
2
de
la
lgica
microoperaciones
En
kfuentes
seleccionan
el
que
en
como
que
parte
que
OR
de
las
haciendo
307
REGISTROS
fuentes
para
combinacional
las
del
ltimas
involucrados.
OR
generalizada
multiplexores
los
en
como
operacin
recursos
operacin
una
casos
y las
control
de
la
los
incluye
se
o
a
za
En
seales
ciadas
tanto
ser
7-8
con
puede
generalizarse
o
lgica
registradas
mostrado
el diagrama
salidas
de un registro
precedente
fuentes
FIGURA
Seleccin
DE
TRANSFERENCIAS
toma
representar
de
la
308
FUNDAMENTOS
DISEO
DEL
LGICO
(a)
COMPUTADORAS
DE
lgico
Diagrama
SRG4
>
Cock
SO
SI
Smbolo
(b)
FIGURA
7-9
de
Registro
del
reloj,
De
flip-flops
mejor
de
paralelo
gistro
de
serie.
As,
zarse
Figura
miento
de
miento
puerta
OR,
segunda
informacin
las
salidas
otra
puerta
la
reloj,
las
entradas
carga
la carga.
para
tres
AND.
puertas
AND
habilita
7-6
transferencia
paralelo
de
La
la
solicita
no
se
se
especifica
AND
ninguna
operacin.
la
de
forma
habilitada
ambas
y
reloj
es
I,
del
repone
la
cambio
no
Cuando
face.
segunda
flip-flop
los
de
smbolo
permite
La
de
control,
de
tipo
adems,
se
D,
una
La
el
repone
y,
desplaza
desplaza
el
para
flip-flop
desplazamiento.
un
AND
registro
este
de
una
puerta
utili
puede
registro
un
operacin
tercera
re
va
viceversa.
de
compone
la
al
saliendo
paralelo
en
registro
accederse
puede
paralelo
desplazarse
de
de
del
en
carga
sale
que
salidas
contenido
da
mediante
registros:
Shift
operacin
y el
entradas
se
operar
Shift:
La
serie
registro
datos.
de
de
y carga
dato
un
dos
primera
entrada
desplazamientos,
capacidad
paralelo
puede
accesibles
del
entradas
las
la
lgico
etapa
todas
Si
en
Existen
de
aprendere
adelante
las
mediante
en
la
C.
aade
diagrama
Cada
Ms
deseable.
controlar
mediante
en
controlar
puede
reemplazando
Shift
positi
flancos
los
en
se
seal
la
PARALELO
se
entra
paralelo.
en
con
cargado
flip-flops
los
que
el
muestra
i fe),
desplace
desplazamiento
solucin
en
dato
de
el
serie,
Si
el
7-9,
pueden
de reloj
va
slo
que
una
CARGA
salidas
dato
se
es
flip-flops.
los
las
con
con
Tabla
no
se
entonces
cuando
En
de
de
7-10
7-
Figura
introducida
el
bits
la
registro
del
de
CON
la
convertir
la
la
bit
forma
Figura
la
desplazamiento
travs
desplazamiento,
un
registro
para
En
de
en
ren-
de
de
registro
registro
DESPLAZAMIENTO
accesibles,
en
el
al
que
de
el
mostrada
operaciones
Registro
son
En
debido
nuevo,
las
que
controlar
reloj.
lgica
la
usando
Load.
mos
necesario
es
deseados
vos
el
veces
de
desplazamiento
est
entradas
la
salida
el
contenido
puerta
correspondiente.
cada
del
AND
si
implcita
de
de
flip-flop
registro
de
cada
El
Load:
se
y la
etapa
siguiente
de
ninguna
Shift
control,
sl)
<-
y Load,
aplica
salida
no
est
condiciones
las
0,
son
y la
de
subida
D.
la
Cuando
transferencia
cada
Shift
se
la
etapa
flanco
Un
entrada
entrada
transfiere
se
de
puerta
tercera
entrada
propia
su
cambia.
habilitada
flanco
la
de
aplica
entrada
satis
est
positivo
es
a
de
0 y Load
la entrada
paralelo
al
REGISTROS
FIGURA
TABLA
des
de
pin
en
la
tabla.
dos
la
se
segunda
puerta
Cuando
liega
entrada
serie.
haca
Shift
i tan.
ia
flanco
un
Si
No
Carga
Desplaza
desplaza
de
I,
que
entrada
la
reloj,
flip-flop
debido
pgina
izquierda
la
un
a
7-10
Figura
est
cuarto
de
de
esta
datos
a
AND
Qy
de
de
el
en
sentido
etapa
por
contrario
fila
hace
de
el
flip-flop
Shift
de
dato
de
se
las
Shift
Qt,
transferencia
a
habilita
entrada
que
al
ia
circuito,
se
la
la
en
desplazamiento
Qn se transfiera
Q0,la salida
dibujado
cada
deshabilitada
indiferente
condicin
vuelta
de
paralela
puerta
Load
operacin
cmo
derecha.
la
cambia
primera
una
con
al
la
la
igual
marcamos
de
que
rotamos
es
Puesto
AND.
Vase
abajo.
registro
entrada
hbil
de
Operacin
SI,se transfiera
sucesivamente.
e!
des
paralelo
en
carga
registro
Carga
Cuando
con
del
otras
miento
/a
funcionamiento
Desplazamiento
las
309
REGISTROS
7-6
Tabla
registro.
DE
7-10
de
Registro
TRANSFERENCIAS
agujas
de
y
realiza
reloj,
la
la
as
310
FUNDAMENTOS
Los
les
cada
en
serie
de
paralelo
transmisor
va
salida
hace
receptor
Registro
de
de
circuito
dato
junto
cin
controlando
la
En
con
con
la
tabla
D.
Las
de
funcionamiento
lneas
de
una
controlan
de
la
registro
en
cada
desplazar
posible
etapa,
para
las
que.
las
de
Modo
7-7
modificar
el
desplazar
el
cuatro
puertas
entradas
funcionamiento
de
de
entradas
modo
la
de
de
registro
de
de
la
salida
valor
S|S(,
de
en
=
cada
transfiere
do
S}SU
terminal
Este
a
flip-flop
10,
la
se
de
marcado
primera
produce
nuevo
de
acuer
registros:
Q<-STQ
la
7-7
Figura
facilita
etapa
una
la
y el
operacin
de
En
no
desplazamiento
camino
hacia
desplazamiento
la
etapa
se
hacia
se
forma
reloj
de
arriba
de
abajo.
transfiere
sobre
entrada
La
entrada
etapa
una
el
estado.
la
la
des
transfiere
se
hasta
satis
camino
un
cambio
ocurre
un
transferencia
Esto
flanco
tiene
de
de
0.
siguiente
multiplexor
de
de
el
condiciones
entrada
flip-flop
operacin
contenido
arriba
la
cada
el
abajo
hacia
las
selecciona
entrada.
en
hacia
paralela
ninguna
se
con
camino
si
implcita
(X),
S|S0
su
propia
=
es
almacenado
el
flip-flop.
se
est
control
cada
curso
01,
1.
*-
Desplaza
Desplaza
Carga
cambia
de
aplica
4
que
cambia
No
no
se
multiplexor
Operaciones
del
registro
modo
selec
bidireccional
desplazamiento
tipo
y un
del
multiplexor
del
operacin
transferencia
siguiente
registro
el
del
control
Si
de
Q*-s\Q
operacin
sola
7-7
Tabla
face.
los
una
puede
que
Es
multiplexor
las
el
Tabla
5o
La
en
de
SrS0
TABLA
en
coger
desplazar
con
registro
un
flip-lop
un
por
vs0
datos
los
se
pueden
paralelo-serie
revelar
un
de
S0 seleccionan
seleccin
de
en
resultante
constituye
etapa
compuesta
una
est
S|
un
registro.
etapa
seleccin
en
serie,
desplazamiento
acepta
de
capaz
unUn
AND
circuito
etapa,
muestra
se
receptor
de
acumulado,
registro
puerta
el
cada
del
Cada
de
tipo
la
(a)
paralelo.
flip-flop
con
operacin
7-11
registro
El
bidireccional. registro
cuarta
una
de
el
bits
va
conversin
una
desplazamiento
Examinado
OR
puerta
han
se
Un
aadiendo
la
bit
hace
desplazamiento
ascendente.
en
transmisor
de
7-10
Figura
carga
2 entradas
Las
Figura
los
en
comn.
bit
serie-paralelo.
l ama
se
direccin
en
AND
de
registro
la
lnea
de
transmitir
para
informacin
la
paralelo
la
bidireccional
direcciones
ambas
Cuando
lneas
digita
cantidad
una
y transmitir
en
de
el
conversin
una
bits
largo
As,
desplazamiento
l ama
se
los
lo
lnea
sistemas
entre
transmitir
utilizar
caro
nica
una
carga
serie
desplazamiento.
registro.
del
ser
usar
interfaces
en
necesario
es
que
grande,
econmico
de
la
el
direccin
do
El
frecuentemente
suponga
es
datos
registro
un
distancia
los
instante.
en
datos
la
ms
COMPUTADORAS
usan
ejemplo,
ser
transmite
luego
al
Si
Puede
DE
se
Por
otros.
puntos.
paralelo.
LGICO
desplazamiento
de
unos
dos
entre
en
de
registros
lejanos
bit
DISEO
DEL
Si
D
de
serie
Qr
segunda
Cuan
en-
REGISTROS
Diagrama
(a)
lgico
de
tpico
FIGURA
serie
la
En
la
Figura
Figura
trada
para
registro
un
secuencia
sos
de
Si
el
le
smbolo
aaden
desea
se
tanto
una
del
registro
una
entrada
salida
tener
sobre
nmeros
otra
binarios
serie.
puede
rs)
las
entradas
La
secuencia
l ama
lnea
de
transfiere
se
entrada
paralelo.
desplazamiento
izquierda
para
desplazar
la
paralelo
se
en
carga
de
serie
Q3
Qi
etapa
se
usa
bidircccional
de
como
una
la
en
izquierda
dividir
de
fuente
algunos
l ama
distintos
estados,
de
Los
binario.
dos
en
En
para
flip-flops
contador.
Un
desde
binario
sncronos.
como
de
prescrita
segn
pueden
entrada
un
disparar
se
cambios
disparan
bits
est
asincronos
las
asincrono,
los
de
ser
o
En
no.
otras
se
de
los
natu
compuesto
1.
contadores
categoras:
contador
no
binario
contador
hasta
aplica
pul
se
pulsos
darse
de forma
fuente,
lugar
peridica
y pueden
de reloj
se
usan
aunque
suponemos
que
pulsos
la secuencia
natural
secuencia
de estados
puede
seguir
l
a
secuenci
a
Un
contador
de estados
definida.
que
sigue
le
contador
en
pueden
se
contadores
sirven
flip-flops
contadores,
contar
secuencia
una
se
otra
reloj.
se
contadores
Los
los
al
de
entrada,
desde
sustituir
flip-flops
de
pulsos
originarse
binarios
de
travs
pasa
discusin
counte
bras,
pueden
nmeros
los
que
se
(RS).
que
de
reloj
nuestra
ales
ral
muestra
lugar
la
cada
de
asincrono
una
de
dando
se
de
valor
StSQbinaria
paralelo
en
carga
derecha.
Contador
A
!{b)
el
informacin
la
11,
con
Adems,
etapa.
=
Vase
l(a).
derecha
la
bidircccional
desplazamiento
correspondiente,
7-1
7-1
serie
Q0
si
flip-flop
al
311
REGISTROS
etapa
una
ltima
la
en
Finalmente,
Q.
etapa
transfiere
entra
que
DE
7-11
de
Registro
trada
TRANSFERENCIAS
los
en
por
un
otros
pulso
ingls
(en
transiciones
de
En
flip-flops.
comn
las
de
reloj,
ripple
salidas
de
pala
otras
sino
por
312
FUNDAMENTOS
transiciones
C
de
suceden
que
los
todos
determina
siguientes
dos
LGICO
DISEO
DEL
salidas
reciben
flip-lops
del
partir
las
en
estado
DE
de
de
del
Aqu
flip-flops.
reloj
otros
pulso
un
presente
subsecciones.
COMPUTADORAS
contador.
En
Los
el
presentamos
y el
sncronos
simultneamente,
contadores
contador
las
sncrono,
contador
un
asincrono
cambio
estado
se
discuten
se
explica
se
entradas
de
las
en
funciona
su
miento.
En
la
flanco
de
complementada
tivo.
El
flip-flop
al
en
su
entrada
alto
la
seal
flanco
C
recibe
flip-flop
conecta
se
que
las
transicin
Esta
positivo.
maneja
entrada
cada
que
flanco
que
de
la
entradas
R.
forma
tal
complemente
del
siguiente
los
pulsos
complemente
positiva
entrada
a
pone
C.
cero
la
que
flip-flop
significa
reloj.
del
l egan
valor
bascula
de
los
El
cuando
la
cuando
ocurre
todos
de
salida
La
ms
su
El
aplicacin
estado.
su
que
bits.
de
asincrono
se
que
signiftcativo
anterior,
Reset.
hace
la
contador
un
conectados
menos
hace
un
flip-flop
de
conecta
se
bit
de
lgico
tipo
flip-flop
cada
positivo
recibe
del
en
flip-flop
el
diagrama
flip-flops
C de
contiene
complementada
entrada
cada
que
el
mediante
disparo
la
de
partir
positivo
el
presenta
se
construye
se
un
7-12
Figura
contador
I.
registros
la
salida
Un
nivel
se
asincrona
mente.
Para
cia
se
de
0.
que
se
Q0
complementa
para
0100.
los
mente
0011
de
bit
Q2.
bits
Q0
de
se
de
Qf)va
Cada
mayor
de
operar
la parte
de
vez
(Q())
complementando
1.
de
el
FIGURA
7-12
Contador
asincrono
Q,.
se
del
subida
bits
Cada
complementa
ejemplo,
pulso
examinar
el
de
pulso
que
Cada
reloj.
bascula
Q,
y
cuenta.
0 y
a 0
regresa
as
la
considere
de
secuen
en
contador
cada
vez
la
comienza
cuenta
15.
con
Por
de
La
cuenta
complementa
Reset
la
a
de
7-8.
de
asincrono.
flanco
vamos
Tabla
la
de
contador
con
se
cambia
Q2
del
complementa
asincrono
Despus
conteo.
que
peso
contador
un
izquierda
pulso
significativo
menos
0.
en
cada
con
El
cuenta.
va
de
dada
uno
en
la
repite
forma
ascendente
cuenta
incrementa
vez
la
comprender
Puesto
de
sucesiva
transicin
que
Q0
REGISTROS
TABLA
de
Secuencia
de
03
02
plementa
negativa
ta
de
0011
Cada
se
le
1
1
1
0
resultado.
0,
bascula
que
Q2
dispara
0.
0,y
de
(0
en
travs
cada
luego
lgica
aadida
Esto
que
el
todo
en
las
hasta
diseo
la
la
El
0I00
com
la
cuen
contador
va
de
(Q2
si
como
1).
la
seal
otra.
secuencia
dada
la
en
par
salida
la
conectando
generarse
Desafortunadamente,
la
del
entradas
la
aunque
circuitos
para
terminar
para
de
tipo
lugar
consecuencia
Como
circuito.
etapa
que
transicin
consigue
se
sucesin
sigue
particularmente
cumple
necesita
se
una
una
tiempo.
a
0.
produce
de
rpida
hardware.
dar
contador
del
de
no
siguiente.
sencil o
su
puede
que
una
de
finalmente
en
puede
del
C
es
se
salidas
las
tiempo
entrada
0)
descendente
descendente
cuenta
asincrono
fiable.
forma
esta
distinto
onda
una
cuenta
una
De
distinto
tiempo
formando
la
de
(Q,
puesto
instante
un
en
0000
realiza
uno
de
La
a 03,
positivas.
transiciones
cada
instante
contador
sncronos
0),
que
7-8.
flip-flop
no
bits
contador
Tabla
con
Q2no dispara
L
a
los
un
del
del
ventaja
responde
cambiando
Como
complementa.
de
slo
flip-flop
la
se
cambiando
02,
los
onda,
de
todo
en
diseo
se
de
dependientes
lgica
mismo.
bajo
el
favorece
y de
reali
retardos
de
proporciona
que
debido
Adems,
asincronos
contadores
esto,
circui
hay
uso
la
grandes
de
tienen
consumo
contadores
ventaja
una
7-11).
Problema
Contadores
tneamente
desde
sncronos
binarios
contadores
entradas
mentaciones
Los
1
0
asincronos,
funcionamiento
las
tos
(vase
de
el
izquierda
binarios
de
ralentizar
asincrono
pueden
de
cambia
cantidad
0.
02
contador
La
03
propagase
invertida
00
00
flip-flop
El
descendente
cuenta
0010
0.
de
y el
a 0100.
0011
Secuencia
ascendente
euenta
a
a
binario
contador
un
de
cuenta
de
313
REGISTROS
DE
7-8
Secuencia
pasa
TRANSFERENCIAS
sncronos,
C de
en
vez
contraste
en
todos
los
de
uno
flip-flops.
cada
vez.
como
el
forma,
esta
en
asincronos,
contadores
los
con
De
un
contador
reloj
dispara
asincrono.
el
tienen
a
los
todos
Un
contador
aplicado
reloj
flip-flops
simul
sncrono
que
314
DISEO
DEL
FUNDAMENTOS
LGICO
DE
COMPUTADORAS
Go
EN
Q.
D-i
C,
Qi
c2
Gj
IO
Diagrama
(b)
5-12
Figura
la
sumador
ms
tipo
D,
un
valor
colocar
de
la
de
en
segn
X
bits
construir
puede
se
muestra
se
5-12.
Figura
paralelo
en
la
sobre
salida
C4
salida
La
se
usa
incrementador
del
partir
la
en
La
7-l3(a).
Figura
antes
de
la
para
expandir
salida
de
simplificacin
el
del
contador
con
etapas.
Tenga
reloj
del
cuenta
en
esencial
con
el
flanco
aqu,
positivo
SERIE
dos
alternativas
CONTADORES
mostrar
de
na
las
2
con
de
diseo
un
que
digital
se
disparan
el
en
contador.
real,
contadores
para
Esto
l evar
flanco
anlogo
no
de
bajada.
de
subida
El
contador
sncrono
binarios.
la
es
generalmente
el
el
de
flanco
asincrono.
del
La
reloj.
contador
polaridad
sncrono
puede
se
negativo2.
Usaremos
diseo
el
con
contador
flanco
el
con
PARALELO
con
disparan
se
fue
como
2 entradas
de
etapas
T.:En del
flip-flops
flip-flops
de
AND
puertas
anteriores
N.
los
que
es
no
dispara
subida
sin
binario
de
flip-flop
un
aade
se
CO.
al incrementador
acarreo,
7-13
sncrono
incrementando
ascendentemente
cuenta
de
FIGURA
Contador
puertas
con
Smbolo
(c)
lgico
C,
se
informacin
a
encuentran
la
En
de
la
l evar
mezclados
de
la
cada
se
etapa
lgica
que
se
usa
disparen
del
cade
estado
de
l-
acarreo
con
de
para
una
del
partir
informacin
flip-flops
7-13
Figura
7-13(a>
Figura
el
flanco
de
REGISTROS
de
gico
sumador
un
serie
en
que
ookahead
pudiera
con
el
haber
lo
Tal
lgica
que
que
aparece
estado
del
AND
operar
mucho
Si
la
caja
azul
slo
la
con
simplificando
7-l3(b).
Esta
de
reduccin
Esta
serie.
puertas
del
es
del
el
que
retardo
permite
retardo
puertas
con
paralelo
lugar
en
sencil a
contador
un
en
AND
puerta
una
lugar
las
de
acarreo
reemplazar
puede
y dar
sugiere
carry
ingles
anticipado,
(en
con
puertas
serie
acarreo
sumador
lgica
tiene
que
con
anticipado
un
ventaja
La
dice
se
acarro
7-l3(a)
Figura
retardo
contador
de
es
serie
en
De
4 bits.
La
analoga
la
de
de
los
paso
cuatro
contadores
til
es
partes
del
bits
de
cual
anticipado,
conexin
la
construir
para
EN
de
contadores
acarreo
reemplazar
para
retardo
2
a
de
entrada
la
tiene
sumadores
lo
lgicas
del
uno
extenderse
puede
con
puertas
adicional
reduccin
idea
de
CO
contador
Este
La
otro.
con
adicionales
niveles
salida
serie-paralelo.
bits
uno
la
uniendo
juntos
empleando
nuevo,
introducir
bits
de
contador
un
conectados
de
de
lgica
sumador
315
REGISTROS
rpido.
resultado
segmentos
el
hay
el
Figura
paralelo.
en
tiene
extraer
(al
el
con
sumador
un
la
DE
usa
que
analoga
en
2 contadores
longitud.
quier
pueden
en
0000
que
ms
paralelo
en
al
conectamos
el
otro,
muestra
contador
lili
puertas
anlogo
puede
se
se
contador
La
serie.
contador
paralelo.l amado
en
Un
contador
un
adder).
serie.
acarreo
denomina
resultado
mente
con
le
se
TRANSFERENCIAS
se
serie
entre
grandes
contadores
rpidos.
la
En
7-l3(c)
Figura
smbolo
el
muestra
se
de
contador
un
de
bits
disparado
flanco
con
positivo.
Contador
estados
sus
contador
ascendente,
El
operaciones
excepto
contador
dor-decrementador
para
operaciones.
y 5
EN
cuenta,
con
habilitar
ambas
diante
Se
contar
La
contador
que
a
puertas
Tambin
do
del
es
similar.
0 y descen
de
entrada:
Q0
EN
del
lgico
incluye
paralelo
es
posible
aqu.
incrementador-decrementador
usar
se
debera
usando
en
dos
entrada
una
de
descendentemente,
EN
y
4
de
bits
0 para
habilitacin
se
las
cuenta
de
des
para
describir
puede
me
QaS)EN)
Q>
Qs@(2o
circuito
Se
es
5,
entre
DA0
Qi Qo
EN
con
seleccionar
para
mediante
modo
variable
como
Das
se
incrementa-
un
ascendente-descendente
modo
ascendente-descendente
ecuaciones
Da2
no
Tal
5-8
Figura
para
de
de
ascendente
tanto
Un
cuentas.
seleccin
de
DM=Qi((Q0S
diagrama
ascendente
tanto
contar
dos
ascendente-descendente.
la
contador
un
entrada
una
descendente.
cuenta
I para
El
del
Las
incrementador.
un
ascendentemente
Cuenta
D.
necesita
entrada
esta
1 para
siguientes
las
pueda
de
directamente
disear
contador.
un
Diseamos
ascendente
que
binario
sumador-restador
tipo
flip-flops
puede
se
de
partir
contador
el
lugar
repe
para
circuito
al
similar
5=1.
Alternativamente,
habilitacin
denomina
le
se
contador
un
1111
estado
es
de
en
construir
simplificando
y aadiendo
dentemente
dos
cual
descendente
decrementador
un
para
y al
binario
al
vuelta
descendente
sncrono
binario
0000
hasta
contador
un
usa
que
disear
puede
se
de
combinar
pueden
se
lili
desde
lgico
diagrama
descendentemente
como
inverso
orden
en
contador
Un
ASCENDENTE-DESCENDENTE
binario
por
pasa
tir la cuenta.
Q0
S +
Q2
obtener
puede
notar
lgica
cadenas
distintas
slo
S)
Qo
QrQs
EN)
S)
de
ecuaciones,
de
una
puertas
cadena
las
tal
la
para
acarreo
de
usa
<2.
fcilmente
las
que
distinta
de
acarreo.
Por
general,
aun
dan
escritas,
lugar
y descendente.
el
contra,
En
entrada,
de
estn
ascendente
cuenta
serie.
en
ecuaciones
como
extra
contador
el
coste
lgico
316
FUNDAMENTOS
CONTADOR
BINARIO
gitales
necesitan
nmero
inicial
mentador
usa
del
para
entrada,
las
de
en
las
valor
de
Count
carga
en
paralelo
referiremos
entradas
la
puesto
son
ellos
0.
se
una
tiles
en
el
para
cuando
con
FIGURA
7-14
Contador
binario
carga
carga
en
paralelo
entradas,
del
incremento.
parale
carga
se
Load
entradas.
las
entradas
operacin
del
positivo
1. independientemente
Los
En
se
como
incrementador
ambas
Count.
un
incre-
un
la
digitales.
de
con
Load
procesadores
bits
la
igual
es
con
operaciones
de
pulsos
flanco
cada
para
si Load
de
Si
controla
Count
AND
Load.
aplican
se
entrada
diseo
de
y deshabilitar
ENABLE
el
que
Count
expresin
OR
habilitar
di
transferir
para
mediante
realizar
puede
sistemas
los
en
paralelo
en
puertas
Vase
flip-flops
operacin
registros
como
usan
binaria
los
en
carga
hace
que
muy
la
cuenta
carga
se
Load.
la
nivel
una
funcin
incluso
siguiente
seal
la
cambian,
no
realizar
se
utilizados
contadores
ENABLEs
usando
mantiene
se
cambian
Esta
nENABLEs
deshabilitar
salidas
carga
salidas
de
contar.
n
usando
D.
o
0,
son
puesto
nos
Figura
de
Los
Los
capacidad
ENABLE,
7-14.
habilitar
entrada
las
la
COMPUTADORAS
paralelo
de
antes
habilitacin,
dato
Count.
en
la
contador
DE
carga
frecuencia
con
en
LGICO
con
al
con
muestra
lo
DISEO
DEL
siguientes
C.
Si
la
El
dato
contador,
del
reloj.
del
contadores
con
captulos
REGISTROS
TRANSFERENCIAS
CTR
Clock
317
REGISTROS
DE
>
Load
Colint
(0 lgico)
entrada
(sin
de
contador
El
la
Mientras
en
uno.
que
la
salida
y as,
de
de
AND
salidas
ciclo
D(3:0),
de
As
contador
Qy
7-15
AND
contador
un
de
cuenta
se
pero
lgico,
de
al
active,
se
se
de
contenido
el
con
sus
0000
un
carga
el
siguindole
1001,
conta
haciendo
I.
entrada
la
carga
forma
esta
hasta
0000
siempre.
sern
Qy
como
que
7-15.
Figura
activada
incrementa
reloj
Q0
hace
cuenta
no
del
tanto
condicin
Esta
est
sncrono
la
en
cuenta
subida
de
BCD
muestra
se
de
1001,
contador
un
como
entrada
flanco
cuenta
1.
en
externa,
y la
cada
circuito
convertir
puede
cero,
conectadas
el
Qi
Qi
BCD
la
el
estn
que
1001.
Qi
FIGURA
0,
igual
reloj,
d2
d3
sea
sea
se
alcancen
AND
Gt
Contador
salidas
sus
puerta
puerta
cuenta
un
des
0000,
como
BCD.
contadores
Otros
Un
contador
dor
sigue
cualquier
que
natural
demostrar
BCD
un
contador
de
un
para
el
ms,
una
de
la
su
propia
De
cuenta.
en
tabla
para
se
pueden
6 para
el
Y salida
es
1001
entradas
simplificar
salida
Y
a
anterior,
puede
sigue
sncronos.
un
1 si
que
contador
habilitar
la
actual
cuenta
de
la
BCD
tipo
flip-flops
Se
futuros.
es
obtener
contador
un
usamos
estado
puede
se
disear
actuales
el
BCD
posible
Suponiendo
estados
sus
igual
binara
contador
un
contadores:
contador
un
es
separado.
7-9
de
conta
un
cuenta
secuenciales
dos
de
Tambin
paralela.
diseo
circuitos
diseo
la
es
estados.
de
seccin
la
en
carga
de
diseo
secuencial-
N)
seguir
puede
el
caso,
el
arbitraria
por
la
las
Captulo
y puertas
en
la Tabla
Esta
de
cambia
ecuaciones
la
tabla.
forma,
esta
dcada
Las
la
en
cualquier
con
presentamos
salida
En
estados
mdulo
secuencia
La
arbitraria.
mostr
se
flip-flops
contador,
estados.
de
deseado
contador
como
presentaremos
binario
usando
directamente
secuencia
Como
contador
el
en
una
con
BCD
CONTADOR
(tambin
repetitiva
presentado
este
procedimiento,
conocido
de
secuencia
otra
nmero
cualquier
genere
que
N
por
secuencia
una
Para
partir
para
dividido
procedimiento
y
disear
puede
se
contador
Un
mente.
dos
la
siguiente
la
necesita
la
las
entradas
cuatro
de
Cuando
Dt
puerta
una
todas
con
Go
paralelo
en
carga
conectndole
carga)
salida
el
en
pus
con
comienza
dor
el
binario
contador
Go
CO
El
D0
1001,
incluye,
ade
indicando
el
dcada
cuando
siguiente
0000.
D
se
mediante
obtienen
Mapas
del
partir
de
estado
Kamaugh.
futuro
de
Los
estados
los
lista
valores
no
utilizados
fin
318
FUNDAMENTOS
LGICO
DISEO
DEL
DE
7-9
TABLA
Tabla
de
Estado
estados
y entradas
de
los
flip-flops
Estado
Q8
Qa
Qi
Qi
+1) Qn >4
A*
?4<'
contador
el
para
actual
BCD
Salida
futuro
d2=q2u+i)
Aê.t+D
0
0
0
i
los
minilerminos
comprendidos
ecuaciones
Las
simplificadas
A;
A=
fi*
Los
Af
cin
decimales
=
Contador
los
con
D2
hasta
los
Qx (Q
conectarse
en
de
cada
de
>,
realizarse
debe
las
para
reemplazando
Adems,
una
contadores
formar
para
hace
se
anterior.
BCD
derecha
cascada
cascada
Las
contador
lya
Qi
QiQ8
pueden
longitud.
del
condiciones
con
opera
ecuacin
una
XOR
puertas
cada
de
con
DH.
DE
SECUENCIA
secuencia
estados
1 cada
dos
estados,
011
los
flip-flop
cuentas.
tres
y
se
ya
111,
pueden
simplificadas
se
que
Bla y cuentaC
repiten
0 y
Suponga
arbitraria
seis
de
flip-flops
funciones
cualquier
procede
productos
usan
se
sncronos
de
y donde
<2i
AND
desde
una
BCD
contadores
nmeros
1111,
son
Qi
Qi QiQx
Ah
BCD
contador
0
1
I0I0
entre
del
indiferentes.
l
1
correspondientes
Las
COMPUTADORAS
As
que
la
que
no
estn
repiten,
como
binaria
00,
secuencia
incluidos
contador
cuenta.
miniterminos
Dc
BC
Las
contador
7-10.
el
binara
ecuaciones
son:
Da
es
un
Tabla
que
no
la
la
en
mientras
10,
en
disear
muestra
se
01,
del
usando
simplificar
deseamos
que
7 condiciones
que
la
En
secuencia,
flip-flop
alterna
natural
adems,
y,
las
de
de
tiene
entradas
indiferencia.
entre
hay
de
REGISTROS
TABLA
de
Estado
estados
de
entradas
0
0
DA
utilizados,
dibuja
el
muestra
se
el
circuito
determinar
diagrama
pulso
siguiente
el
del
lgico
diagrama
para
Este
7-16{b).
utilizar,
contando
seguir
lo
contador.
Puesto
efecto.
su
indica
que.
l evar
El
si
uno
Figura
sin
analizamos
estados
estos
C(t+1)
7-l6(a)
la
en
DCDB
1)
no
contador
futuro
o
1
el
para
=A(/+1)
se
flip-flops
Estado
Figura
los
actual
B
la
319
REGISTROS
7-10
Tabla
En
DE
TRANSFERENCIAS
de
diagrama
el
incluso
los
de
que
circuito
estados
obtenido
estados
va
vlidos
estados
dos
hay
a
de
alguno
y el
circuito
correctamente.
ABC
>C
>C
>C
T
CLock
Reset
(a)
FIGURA
Contador
7-7
Diseo
En
den
clulas
de
la
Seccin
expandir
5-1
fcilmente.
bsicas
discutimos
los
En
este
716
de
circuitos
captulo
arbitraria
cuenta
con
un
registro
iterativos
combinacionales
conectamos
tales
circuitos
modulares
flip-flops
que
para
se
pue
formar
320
secuenciales.
circuitos
flip-flop.
un
hace
que
de
clula
bsica
ciones
asociadas,
diendo
de
puede
tener
Si
solamente.
y
del
diseo
secuencial.
debe
,4
<-A
1.
Slo
2.
Si
es
utilizar
ble
lgica
este
variables
EXOR
de
ella.
bsica,
la
clula
de
sus
clula
una
pueden
se
bsica
entradas
combina-
cada
para
si
embargo,
los
seguir
bsica
Depen
bsica
Sin
crear.
microopera
copias
entradas
sus
clula
una
el
de
mtodos
caso.
registro
un
de
transferencias
registro:
de
De
seales
de
control
hace
se
el
que
y OR
de
conjunto
seales
la
para
cambiar.
las
cumpla
tipo
que
producto
condiciones
LOAD,
ocurra.
La
(Enala
es
suma
expresin
de
seal
una
1 y
habilitacin
con
carga,
son:
LOAD
para
EXOR
forma
de
las
son
Afi,
sin
permanece
es
control
son:
OR
A(tAND
1.
control.
de
correspondientes
EXOR
+
= =
esa
cada
en
igual
es
transferencia
la
que
aparecen
seal
que
a
la
hacen
que
ecuaciones
D1)(
registro
con
flip-flops
expresin
un
construido
trminos
AND
de
forma,
esta
correspondiente
las
clula
una
contenido
el
0,
y OR
de A
EXOR
AND,
paralelo
carga
Los
para
multiplexor
AND.
de
7-2.
el
control
iguales
Figura
en
clula,
disea
de
clula
ms
que
son
diseo
con
la
las
ecuacin
la
operaciones
de
OR
registro
LOAD
La
de
una
bsica
secuencial
bsicas
suponemos
de
productos.
lgica
ejemplo,
operacin
En
las
sencil a
de
recomienda
se
siguientes
cosa,
EXOR
AND.
todas
suma
una
de
de
de
se
con
y de
disear
actual
estado
clula
ejemplo
las
otra
el
las
entradas
circuito
su
bit.
y haciendo
de la
l ama
una
Load)
la
de
le
se
forma
Una
de
clulas
realizar
especifica
se
de
entradas,
siguiente
de
al
conectado
2 estados,
con
<-
dependa
secuencial
bsica
registro
combinacional
mdulo
un
registro
entrada
una
por
circuito
un
un
de
es
las
de
disear
flip-flop
Diseo
A*-A
A
el
la
un
realimenta
se
AND:
EXOR:
no
el
formada
bit.
un
clula
que
de
con
COMPUTADORAS
sea
flip-flop
slo
depende
En
registro
Si
futuro
DE
de
salida
Podemos
estado
7-1
una
del
flip-flop
OR:
clula
la
salida
conectarla
EJEMPLO
Un
Una
que
registro.
la
su
estado
LGICO
diseando
si
cional
la
DISEO
DEL
FUNDAMENTOS
parecida
bloques
(A,B,
OR
utilizada
y la
parte
el
registro
(A,
la
en
estn
habilitacin
habilitacin,
de
la
de
AB)
de
parte
seleccin
conectados
del
restante
de
producto
es
un
OR.
puerta
una
la
funcin
habilitada.
los
Usando
gating,
flip-flops
debe
se
tipo
disear
un
almacenar
para
multiplexor
D
La
ecuacin
da
se
solucin
Una
diseo
mostrar
para
la
parte
es
disear
utilizar
sin
la
tcnica
de
clock
clula:
LOAD
escondida
dentro
LOAD
A,
de
la
bsica
clula
de
registro
un
con
paralelo.
en
carga
en
cada
para
de
compleja
ms
circuito
secuenciales
lugar
en
los
directamente
de
ad
soluciones
flip-flops
tipo
basadas
hoc
en
mtodos
usando
flip-flops
con
de
carga
en
paralelo.
Podemos
AND.
formular
EXOR.
OR
tabla
una
como
de
entradas,
estados
codificada
como
se
con
muestra
en
variable
como
la
Tabla
de
7-11.
estado
y salida,
REGISTROS
TABLA
TRANSFERENCIAS
DE
321
REGISTROS
7-11
Tabla
estados
de
entradas
l ip-flops
de
contadores
para
Estado
actual
Estado
(AND
(OR
0)
0)
1),
la
I),
te
C2
C3
D,
OR
AND
OR
EXOR
AND
la
En
tida
sultados
=
Z>,
las
AND
C2 OR
EXOR
1),
si
Cj
usadas
directamente,
el
uso
del
(A^B,
0
1
,B.)
OR
y utilizando
B, +
AND
puede
EXOR
los
valores
A,
resulta
B,
compartida
ser
intermedias,
A,
simplifi
de
dependen
no
EXOR,Bt)
AND
y EXOR
variables
como
trminos
estos
para
1)(,
(A,
EXOR
lgica
C; y C3
,B,)
C2{AA
de
diseo
registro
por
el
siguien
aplicar
CyA,
la
del
bsica
clula
de
Antes
A.
podemos
C,A,B,
similar
simplificacin
una
resultados
estos
comparar
y de
registro
y
la
lgica
con
los
compartir
compar
obtenidos
lgica
los
re
C2(A,B,
D,
se
usan
LOAD
A,B()
el
directamente,
se
ms
proporcionan
las
resultarn
mtodo
C2
ecuaciones
estas
C,.
EXOR)
AND
Usando
ecuaciones
estas
bargo,
AND
operadores
expresin:
EXOR,
el
del
LOAD
1)
OR
-(B
0)
1)
sencil o:
D,FF
ma,
clulas
OR
LOAD
(OR
La
muestra
anterior,
y los
D,
siguiente
clulas.
se
mtodo
A(t
C|A,B,
7-17
Figura
del
C,
I),
todas
por
el mtodo
con
flip-flop
(A,B,
OR
registro.
del
(B
1)
operador
las
*(B
1HAND
EXOR
A(
0)
(AND
1)
entrada
la
(EXOR
ecuaciones:
de
C,
EXOR
OR
de
del
1)
(B
A,
AND.
+
una
clulas
conjunto
AND)
OR
las
todas
(OR
cada
la
consigue
se
trminos
Los
el
entre
para
-B,
relacin
asociados
1)
1)
=
ANDA,
(EXOR
ecuacin
algebraicas,
A(r
Debido
(B
0)
1)
la
caciones
(OR
1)
(B
Formulando
Dj=A(t
A(t
0)
(EXOR
(OR
futuro
sencil o
coste
a
mismas
no
una
del
ecuaciones
aumenta
simple
mtodo
que
necesariamente
es
en
el
algo
ms
minimizacin
de
herramienta
complejo.
mtodo
el
coste
alto.
en
del
De
hardware.
Sin
em
de
lugar
esta
ser
for
322
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
OR
EXOR
AND
C]C2C3
En
el
ejemplo
raciones
dados
cionales
el
lugar
la
a
la
ilustra
se
en
estructuras
de
necesarias.
clula
Las
siguiente
el
si
carga
l eva
se
conexiones
la
diseando
clula
una
de
mullifuncin.
EJEMPLO
Un
7-2
Diseo
debe
registro
realizar
SHL:
A*-A
las
siguientes
de
registro
un
transferencias
de
registros:
+B
especifica
se
1.
Slo
2.
Si
otra
una
SHL,
<-
ADD:
no
bsicas
clulas
A*-s\A
EXOR:
Si
de
de
EXOR
cosa,
las
suponemos
variables
y ADD
que:
de
son
control
iguales
EXOR
SHL.
0,
e!
contenido
ADD
de
es
permanece
igual
1,
sin
es
ser
clulas.
bsica
direc
alternati
crtico
pueden
de
cascada
muestra
paralelo.
La
operaciones
de
cabo
factor
un
se
en
laterales.
diseos,
ope
combina7-8
con
pero,
tales
diseos
Figura
flip-flops
diferentes
significativa
ejemplo
menos
la
las
aritmticas
los
En
registros
y demasiadas
En
medida.
lgica
Entre
adyacentes.
operaciones
combinar
es
y flip-flops.
usando
bsicas
registro
clulas
7-1
Ejemplo
el
en
desplazamientos,
seleccin
clulas
de
del
de
diseada
entre
los
estas
de
de
laterales
entrada
registro
multifunciones
exceso
un
bsica
medida
de
lgica
diseo
conexiones
las
controlando
diseo
clula
una
de
estn
registros
el
de!
laterales
diseo
con
hacer
evita
bsica
clula
conexiones
el
Capitulo
dar
hacer
es
hay
para
para
puede
la
laterales
mtodo
mtodo
definicin
de
no
general
sencil o
das
anterior,
de
conexiones
en
mtodo
tamente,
va
lgico
Un
comparaciones.
Este
7-17
Diagrama
requieren
que
un
FIGURA
cambiar.
defini
El
mtodo
un
registro
la
REGISTROS
Un
mtodo
y 2
LOAD
es
La
realizacin
de
control
sencil o
usar
la
es
de
registro
un
para
la
lgica
ejemplo,
Para
este
LOAD
SHL
+
Ci+1
Estas
ecuaciones
registro
si
C,
del
izquierda,
la
Puesto
Finalmente,
para
de
acarreo
un
operaciones,
seal
una
usar
redefinida
mos
C(
la
tabla
A</
El
trmino
si
de
estados
A,
ADD
A fi,
0 durante
la
el
,)
C)
las
vacante
ADD
B,)C,
laterales
la
Ya
paralelo
registro
existe
la
EXOR
para
la
En
nuestro
suma
se
de
las
es
debe
pero
ser
medida
formula
Ahora
D.
tres
izquierda
objetivo
diseo
tipo
Tabla
7-12:
(A,
ha
la
Nuestro
fi p-flop
un
en
Dos
lateral
clulas).
izquierda.
por
de
el
no
que
clulas.
entre
cadena
la
puesto
permitir
registros.
conexin
una
la
para
suma
de
C,.
del
la
para
necesitan
SHL
indiferente.
suponer
ADD
B)
(A,
C()
AB)
trmino
el
en
de
haciendo
0,
un
variable
como
de
uso
desplazamiento
con
puede
se
dejarse
conexiones
suma,
en
A,
EXOR,
mismas
y el
el
rellena
se
transferencia
de
de
carga
bsica
Para
del
clulas
las
son
especificarse
debe
C()
operaciones.
operacin
o puede
C es igual
las
significativas
de
tres
desplazamiento
clula
todas
que
menos
valor
l ammosla
con
( (A,
ms
significativa
y el
la
la
que
sentencia
la
izquierda
tanto
aparece
seleccin
seal
una
optimizadas.
ser
suponiendo
derecha
suponerse
y la
flip-flop
tiene
A,
pueden
operaciones,
la
las
suma
EXOR
+
expresin
transferencia.
una
son:
ADD
medida
de
una
en
ms
para
1);=SHL
SHL
el
esto,
minimizar
final
la
reemplaza
se
ambas
la
producto
D,
B)
clulas
ms
en
es
clula
(A,
las
involucrado
adicional
para
efectuar
para
tambin
D,
la
LOAD
Por
cada
C0 puede
Suponemos
anterior.
acarreo
hacia
decir,
cadena.
para
el bit
primer
objetivo
desplazamiento
Nuestro
que
la
que
est
suma.
suma
una
especificado
(es
la
ocurra
que
cada
donde
ecuaciones
diseo
un
significa
no
productos,
modificacin
sin
usarse
de
C0
de
hacen
que
mtodo
este
AB
determinarse
que
control
En
condiciones
las
cumpla
que
LOAD.
por
de
EXOR
A,, +
hacemos
suponemos
0.
registro
un
ADD
interior
debe
existe,
las
SHLA(!
que
Esto
idnticas.
son
EXOR
=
suma
para
pueden
ahora
clulas
las
una
de
323
REGISTROS
operacin.
(A,- B)C
Supongamos
que
1),.
seales
las
en
bsica
controlado
paralelo
todas
la
para
el resultado
clula
una
en
carga
de
lgica
D, consiste
suma
disear
con
DE
TRANSFERENCIAS
de
EXOR
operacin
en
como
las
EXOR.
funciones
el
trmino
para
la
ADD.
suma
De
en
hecho,
ADD
y para
7-12
TABLA
de
Tabla
Ejemplo
del
estados
las
entradas
de
flip-flop
los
el
para
diseo
la
de
clula
del
registro
7-2
Estado
actual
Entradas
A,
SHL
EXOR
ADD
0
futuro
Estado
0/0
0/1
1/0
1/1
0/0
0/1
0/X
1/X
SHL
0/0
0/1
EXOR
A,(f
1/0
1/1
1 i/salida
0 B
0/X
1/X
1/X
0/X
C/
ADD
0/0
1/0
1/0
0/1
1/0
0/1
0/1
1/1
B
C,
324
FUNDAMENTOS
EXOR
pueden
C,
los
todas
valores
de
operaciones
las
A(
SHL
expresiones
pueden
EXOR
compartidas
ser
Ei
D,
ADD
del
El
o
resultante
registro
registro
1.
Slo
2.
La
diseo
sin
del
existe
lgica
a
ha
ha
medida
registro
A.
As
(EXOR
ADD)
ADD,
Las
SHL
A,
la
en
lateral
compartido
muy
conexin
C,
es
esta
forma,
1,
combinar
podemos
((A,
independientes
son
que
ecuaciones
ADD
7*18.
Figura
notamos
ahorrado
el
EXOR
De
las
de
resultantes
B)
A,-,B,
C,
son:
E2
E2
conexin
una
se
significativa.
en
SHL
sencil o,
diseo
0 cuando
son
menos
ADD
aparece
EXOR
clulas.
EXOR
SHL
y
las
SHL
El
y ADD
la
para
clulas
las
ADD-A,
todas
por
excepto
todas
SHL
como
sigue:
EXOR
C(+Jl
cascada
como
SHL
COMPUTADORAS
DE
ecuacin
la
0 para
son
EXOR
la
de
C,
y
En
clulas
entrada
ADD
D
Las
idnticas.
ser
0 para
es
LGICO
DISEO
DEL
diferencias;
entre
clulas
para
lgica
presentes
no
A,B,)
resultado
de
lugar
este
en
eficientemente
B)
B)C C+i
{(A,
Comparando
dos
((A,
las
la
con
clula
bsica
dos.
de
operaciones
nivel
de
diseo
suma
de
bloques
EXOR.
con
optimizacin.
EXOR
=>
-5>
Lgica
i
FIGURA
7-18
Diagrama
lgico
de
la
clula
bsica
compartida
El
SHL
del
registro
ADD
diseada
en
el
Ejemplo
7-2
REGISTROS
7-8
Transferencia
Y
BUSES
EN
sistema
Un
l amado
de
seleccin.
nos
en
El
de
parte
un
man
un
carga.
de
bus.
Load,
bits
los
que
determinan
basado
de
el
Multiplexores
en
bus
un
las
registro
par
salidas
carga
un
de
multiplexor
de
destino
dedicados
registros
con
camino
comn,
(es
decir,
que
se
Bus
versus
multiplexores
el
dedicados
Un
solo
bus
for
las
para
contenido
Las
entradas
dato
del
Load
LQUL2
7-19
simple
bus).
con
cargan
bus
el
el
com
se
salida
de
determina
en
multi
Si
slo
un
seal
sencil o
un
lneas
con
un
de
propia
su
paralelo.
estas
Select,
control.
tiene
en
pue
multiplexores.
tres
carga
se
muestra
se
usando
cabo
sistema
(b)
FIGURA
desti
paralelo
en
Hay
registro
L0L1L2
ms
7-19(a)
Load
52
comparti
la lgica
uno
Figura
registros.
l evar
dicho
lneas
del
registros
y
en
de
con
Cada
puede
se
la
En
seleccin.
muestra
se
fuente
si
eficiente
maneja
que
sola
registros
tres
de
multiplexores
multiplexores
El
seal
su
7-19(b)
Figura
tres
registros.
aparecer
entre
I y
de
salidas
Select
50 SI
(a)
con
uno
la
En
a
fuente
de
conjunto
transferencias
1. cada
sistema
transferencias
mismo
buses
de
dichas
para
de
y los
fuentes.
multiplexores
mltiples
los
que
comunes
una
ms
transferencia.
una
transferencia
bloques
bit.
carga.
plexor
registro
realizar
para
de
usar
para
vimos
lneas
de
excesiva
ser
esquema
transferencia
de
camino
seleccionan
lgica
la
Un
un
de
conjunto
un
realizar
usa
datos
puede
dedicados.
que
transferir
para
crearse
interconexiones
de
multiplexores
por
de
deben
rutas
nmero
sistema
un
control
reloj
7-4
Seccin
diagrama
de
de
es
caracteriza
se
de
ciclos
la
de
bus
el
y
de
conjunto
seales
Las
En
buses
Un
lgica
registros
entre
Las
registros.
de
propio
datos
varios
basada
registros
muchos
cantidad
su
bus.
do
den
La
tiene
transferir
para
tiene
tpico
otro.
325
REGISTROS
MULTIPLEXORES
digital
registro
registro
un
cada
mltiples
de
DE
TRANSFERENCIAS
del
de
bus.
326
FUNDAMENTOS
En
7-13
Tabla
la
solo
un
bus.
La
R2
entrada
carga
siguiente
haciendo
flanco
tenido
A1
de
este
caso.
tros
R0
en
Z.2
slo
subida
y R2.
estn
ya
registro
la Figura
Vase
otro.
7-19(a).
son
imposibles
fuentes
cualquier
lugar
dedicados,
solo
bus
cias
que
As.
en
transferencia
de
con
realizar
transferencia
dedicados
multiplexores
de
la
carga
Select
es
igual
da
se
los
de
reloj,
ello,
la
reduccin
regis
Por
un
esto,
esta
dedicado
de
un
de
dedicados
diferen
con
multiplexores
hay
con
en
que
limitaciones
resultado
como
bus.
que
hardware
de
En
en
simultneas
mientras
los
realizarla
multiplexores
transferencias
con
01.
en
camino
el
con
del
cargue
slo
un
un
con
R0
en
cargue
se
de
seales
dems
imposible
es
en
ciclo
Por
posible.
es
ilustra
que
el bus
con
las
bus.
solo
un
en
tabla
y /?1,
ejecutar
solo
un
la
bus
un
puede
se
sistema
un
en
combinar
menos
bus
simultneas
fuentes
dos
al
/?0
1 y las
con
R2 la
selecciona
se
est
en
entre
10.
el
de
cambio
un
7-19(b)
/?0
puesto
contenido
realizadas
Figura
igual
en
de
selecciona
se
el
que
buses
tal
transferencia
/?1
requieren
se
que
dos
est
que
la
Select
registro
R2
segunda
fuente
es
de
Para
del
LO
carga
La
diseo
de
transferencia
necesita
a
de
LO1. haciendo
de
contenido
reloj.
registro
El
tercera
reloj,
transferencia
tes
de
seal
el
que
de
del
transferencias
es
La
R0
y
La
y R2.
de
ciclo
las
COMPUTADORAS
DE
transferencia
del
0,
ilustran
se
primera
multiplexor.
estn
LGICO
DISEO
DEL
las
en
un
transferen
simultneas.
Si
fuente,
que
entonces
podemos
hardware
de
AND
en
la
da
un
total
se
reducen
contra,
OR.
que
plexores
OR
puertas
/i
Por
multiplexor
un
sistemas
es
como
circuito
basados
el
de
de
TABLA
3n.
En
entrada
se
reduce
los
multi
la
mitad.
7-13
de
Ejemplo
la
en
transferencia
de
usando
registros
slo
un
Transferencia
de
R2
R0+-R\,
R\
<-
1 -R0
Carga
51
registro
R2
RQ<-R\,
bus
7-19(b)
Figura
Seleccin
R0-
de
puertas
puertas.
puertas
9n
AND
puertas
seleccin
de
de
total
el
que
2n
hay
un
datos
los
de
hardware
del
3n
del
suponemos
da
que
slo
registro
complejidad
7-19(a),
Figura
inversores),
conexiones
las
coste
la
slo
un
la
comparar
para
Primeramente,
necesita
multiplexor
el
As.
4-16.
los
contar
bus
solo
bus.
un
Figura
Tambin,
npuertas.
6n
la
involucran
que
7-19
Figura
en
de
(sin
el
7-19(b),
Figura
la
de
multiplexor
por
transferencias
necesitan
se
el
usar
frente
dedicado
diseo
solamente
suponemos
LI
SO
1
.1
Imposible
triestado
Bus
Un
bus
la
Seccin
ro
de
2-8.
buses?
juntas
para
crementando
La
formar
lgicas.
puertas
fan-in
de
una
Por
otra
es
lnea
parte,
el
retardo.
un
de
contra,
un
niveles
los
buffers
posibilidad
lugar
varios
bus,
tal
de
triestado
de
de
as
el
bus
se
de
OR,
proporcionan
ya
presentados
an
ms
pueden
da
fuentes
lugar
un
para
nivel
de
OR
puertas
ms
forma
nme
conectada'
con
introduciendo
una
el
ser
slo
forma
en
especial,
en
triestado
cantidad
puertas
reducir
multiplexores.
buffers
y
multiplexor,
mltiples
Por
la
en
de
salidas
bit
un
en
necesitndose
altos,
las
que
de
tiene
Esto
triestado
buffers
usar
three-state
ingls
(en
multiplexores.
qu
razn
triestado
buffers
con
lugar
Por
en
conexiones.
construir
con
construir
puede
se
lgica
til
de
cons*
in
REGISTROS
truir
buses
rpidos
embargo,
estado.
De
troducir
lneas
de
lmites
sombreada.
buffers
da
tambin
la
en
flecha
de
con
tercer
estado.
un
Figura
registro
tas
del
punta.
7-20(b)
que,
El
buses
los
su
facilidad
reduccin
hace
que
el
hay
seis
de
conexiones
tri-estado
bus
en
conexiones
los
de
una
entre
de
registros
datos
bit
por
dalos
la
mitad,
circuitos
El
lgicos,
lneas
con
Load
LO
Load
2
L2
L\
de
registros.
por
del
cada
de
uso
de
entrada-
Load
n
mv
LOAD
jEn
rl
En
RIV
Load
Eli
/?V
R2
En
-JEn
(a)
Registro
entrada-salida
y
su
con
lincas
de
(b)
Bus
(c)
multiplexor
Bus
registro
bidireccionales
bidireccionales
smbolo
FIGURA
Bus
7-20
triestado
estado
versus
bus
multiplcxado
triestado
con
usando
lneas
bit
de
L)
es
conjunto
Enablc
la
bus,
encapsulados.
diferentes
un
con
un
aparte
alternativa.
atractiva
y
es
contraste
por
los
salidas
7-20{a)
En
se
multiplexor
Figura
transferencia
de
dalos
los
mediante
reemplazaron
se
si
tiene
con
7-20(c).
Figura
de
bus
la
rea
estructura
registro
un
de
capacidad
su
tiene
eficaz
fsicamente
separados
de
nmero
del
de
la
en
usa
el
smbolo
El
con
representan
se
cru
del
salida;
esta
para
in
e
se
lmite
de
son
que
realizacin
conexiones
tres
lneas
bus
sacar
registro
un
el
smbolo
indica
dedicados
trminos
particularmente
es
estn
se
multiplexor
en
construccin,
bidireccionales
lneas
el
con
Esta
de
salida,
en
las
El
del
multiplexores
slo
tri-estado,
realizado
registros.
de
idnticas
son
bus
los
muestra
atraviesan
tercer
con
para
cuando
importante
que
entrada.
la
que
donde
ms
figura
salidas
comparacin.
su
para
la
sin
importante,
buses
en
interconexin
es
triangulo
muestran
bidireccional
los
en
bus.
7-20(c)
misma
bidireccionales
pequeo
un
Figura
7-19.
Figura
realizaciones
dos
la
de
ser
lneas
las
que
Adems,
entrada-salida
la
de
Vase
Vase
figura.
la
Ms
casos.
direcciones
entonces
pueden
respectivamente,
con
situacin
lneas
dos
La
las
para
tales
en
en
que
habilitados,
estn
las
usar
327
REGISTROS
DE
7-20<a).
Figura
como
iriestado
doble
tri-estado,
bus
para
la
en
entradas
las
deshabilitados,
una
ilustra
se
prefieren
viajar
pueden
usar
pueden
caracterstica,
Esta
lgico.
chips,
buffers
los
estn
La
los
tanto
Si
tri-estado
buses
circuito
un
se
seales
las
que
los
de
sirven
que
de
forma,
datos
los
zan
hecho
esta
frecuencia,
con
que,
el
es
TRANSFERENCIAS
Bus
tales
la
328
7-9
FUNDAMENTOS
DISEO
DEL
LGICO
Transferencia
serie
sistema
Un
digital
manipula
los
de
lelo.
todos
que
transferencia
La
la
dato
entrada
si
binaria,
entrada
serie,
registro
que
trol
transfiera
de
desplazamiento,
al
visa
Figura
Shift.
registro
durante
de
gresa
pulsos
lugar
de
los
y
la
se
un
reloj
los
etapas.
En
registro.
la
Los
vale
1.
T4.
de
transicin
Despus
del
cuando
no
el
Los
conecta
de
positiva
Shift
pulso,
flanco
pulsos
hay
la
reloj.
lgica
cuarto
cada
para
de
la
super
muestra
se
entrada
salida
re
pulsos
que
mediante
(b)
ser
con
los
lgica
Cada
no
de
re
los
positivo,
presentes
es
en
0.
ahora
Bes 0010.
sucede
cuatro
en
el
que
y la entrada
pasos,
contenido
SI
del
del
registro
registro
muestra
se
como
(a)
A
esta
Diagrama
de
del
0.
Entonces
la
en
antes
Tabla
desplazamiento
la
Con
7-14.
transferencia
el
primer
bloques
Shift
C
t2
r,
(b)
FIGURA
Transferencia
Cronograma
7-21
serie
r,
1011
es
Clock
Entrada
el
7-21
la
a
a
que,
inactivo
entrada
La
desplazamiento,
la Figura
su
del
pierde
se
La
Shift
aplicada
registros.
nuevo
serie
inicial
permite
que
el
informacin
salida
de
T2,
de
co
se
mientras
contenido
cuando
cuatro
que
pulsos:
ambos
nivel
el
forma
de
activada,
Vase
y
7-2,
otra
desplaza
se
registros
reloj.
lgica
de
registro
su
serie
Figura
tiene
pulsos
en
0.
la
reciba
El
desplazamiento
a
cuatro
deshabilitan.
son
de
mediante
Shift
tipo
de
para
registros
con
ceros
memoria.
veces
lgica
recibe
conectar
de
en
del
salida
su
y cuntas
habilitar
para
de cuatro
seal
de
otro
registro
desplazamiento
de
produce
desplazamiento
se
de
registro
la
del
el registro
podemos
mismo
registro.
travs
cundo
registro
desplazando
hace
se
serie
A.
al
afuera
salida
La
del
que
registro
otro
(a).
posible
registro
el
tercer
se
registros
entrada
Supongamos
registro
reloj,
produce
pulsos
estos
serie
habilitacin
la
de
Figura
entrada
en
un
fijo
con
vuelva
reloj
registro
nmero
encuentran
entradas
las
disearse
desplazamiento
pulsos
cuatro
da
de
un
dato
hacia
o
registro
7-21
mediante
cada
debe
un
La
determina
entrada
7-21.
de
informacin
controlan
se
transferencia
la
seal
la
pasar
la
En
la
desplazndolo
A,
registro
Shift
simultneamente.
es
el
que
transfieren
Tambin
B.
Shift.
usan
que
reloj
de
forma
extrae
se
B.
registro
registro
se
bit
transferencia
la
con
transfiere
sistema
bit
transfiere
se
contrasta
la
en
del
informacin
transferencia
registro
mantener
queremos
de
se
gistros
del
al
transfiere
se
de
muestra
se
serie
tiempo.
forma
la
cuando
informacin
La
informacin
de
como
serie
modo
en
del
bits
serie
desplazamiento,
necta
los
COMPUTADORAS
microoperaciones
de
Esta
otro.
DE
que
opera
instante
cada
en
registro
un
la
en
dice
se
bit
un
bits
de
r4
y el
serie
pulso
de
T,,
del
A
el
bit
REGISTROS
TABLA
7-14
Ejemplo
de
rizacin
Tempo
de
los
de
Despus
Despus
Despus
Despus
ms
la
de
posicin
paran.
contiene
7j
T2
TA
Los
Buno
entre
el
la
informacin
en
ms
mismo
l evan
entran
transferencia
1011.
ahora
que
del
Despus
valores
los
los
anteriores
de
izquierda
la
de
ms
idnticas
Shift
seal
eran
bit
cabo
restantes
A.
en
la
el
B,
ceros
cambia
1
0
bits
los
pulsos
tres
mientras
uno
de
izquierda
la
instante.
siguientes
la
contiene
bit
el
ul
desplaza
derecha.
paralelo,
sola
serie
entrada
desplazan
y
operaciones,
cuarto
desplazamien
desplazamientos
de A y el registro
se
desase
en
Para
serie.
para
Los
Tambin
ilustrar
dos
Cada
sumador
se
transferir
se
registro
proporcionan
flop de
OR
ambos
A.
operacin
serie,
sumador
serie
el
bits
los
se
tienen
registros
bit
del
de
otro
la
acaneo
permite
registro
y transfiere
bits
bit.
la
registro
la
vez
la
el
acarreo
bits
A,
su
serie
es
debe
las
entradas
el
reloj
derecha,
de salida
Seccin
tiempo
7-22.
bits.
bit
El
nuestro
flip-flop
hacia
salida
la
para
el
exterior.
segn
binario
nmero
de
de
elegido
ha
se
su
acarreo
de
suma
desplaza
se
nuevo
este
de
caso
un
El
de
salida
La
D.
de
registros
mediante
Figura
Julla l-adder),
en
un
como
sigue:
haber
sido
A
a
acarreo
la
recibir
vez,
suma
un
la
conte
su
suma.
acarreo
a
el
a
sumador
de
de
registro
puede,
durante
del
flip-flop
pareja
proporciona
l egue
que
a
el
suma
tercer
un
de
en
sendos
en
de
muestra
tipo
flip-flop
de
siguiente
par
en
registro,
el contenido
segn
el
menos
operar
present
almacenarse
instante
se
un
para
que
deben
diferente
en
transfiere
entrada
transfiere
se
operar
y el
suman
de
se
rpi
requieren
que
forma
ms
son
que
disear.
de
serie
modo
en
se
paralelo
el
hora
puesto
de
la
con
como
se
desplazando
va
sumar
de
de
serie
forma
de
la
mostraremos
la
paralelo
ventaja
en
tienen
pero
ingles
acarreo
como
lentas
espacio-tiempo
completo
entrada
La
de
pareja
resultado
el
nido
modo
completo
usa
sumador
del
ms
(del
FA,
realizar
son
binarios
nmeros
del
acarreo
y todos
transfiere
se
En
ejemplo.
este
los
serie,
modo
el
informacin
suelen
se
serie
comparamos
relacin
la
completo,
salida
el
probar
desplazamiento.
mador
En
reloj.
la
est
registro
del
de
despus
disponible
clara
estar
de
serie,
digitales
sistemas
operaciones
hardware.
dor
salida
sola
una
bits
los
ciclo
un
en
los
en
Las
5-2
de
debera
paralelo
y
todos
serie
operaciones
Las
serie
modo
simultneamente
en
das.
de
transferir
Suma
ta
se
diferencia
pueden
La
serie,
registro
modo
una
ceros.
La
el
supervisa
que
El
entrada
de
bits
lgica
la
ia
los
zando
to,
la
0 por
de
de
derecha
un
una
de
de
Registro
desplazamiento
de
inicial
329
REGISTROS
DE
serie
Registro
desplazamiento
pulsos
Valor
recibe
transferencia
una
TRANSFERENCIAS
la
Z.
entrada
al
flip-flop
al
bit
de
de
acarreo.
mantiene
0.
serie
La
completo.
Shift
seal
la
se
Cada
flip-flop.
5.
suma.
La
al
lgica
pulso
pone
de
ms
flip-flop
de
sumando,
de A y de
un
salidas
Las
sumador
Cuando
y
el
transfiere
registro
puesto
del
en
registros
ambos
el
control
del
salida
I.
reloj
la
del
la
desplaza
izquierda
desplaza-
flippuer
el
330
FUNDAMENTOS
LGICO
DISEO
DEL
COMPUTADORAS
DE
7-22
FIGURA
serie
Suma
miento
permite
(cuatro
en
acarreo
al
hasta
flip-flop
lgica
cabo
la
plazamos
Mientras
nmero
A
se
puede
lando
La
da
un
tantos
comparacin
ejemplo
serie
la
ms
sumador
tienen
(paralelamente),
la
derecha.
la
de
suma
dos,
tres
ms
de
registro
nmeros,
luego
regiBstro
un
segundo
0,
del
el
con
sumar
suma
cuyas
des
A,
contenido
modo
en
sumas
se
comple
el
La
forma
esta
transferir
B.
nuevo
contina
sumador
acarreo
con
podemos
puede
se
al
del
registros
un
proceso
De
Shift.
suma
los
en
suma
travs
se
nmero
tercer
la
Este
flip-flop
y el
hay
de
seal
previo
acarreo
posteriormente
By se va sumando,
nmero
segundo
El
un
serie
espacio-tiempo.
operandos,
registros
los
los
sumador
serie
n
de bsicas.
significativo,
de
los
son
Vase
pero
en
estado,
los
el
circuito
ambos,
circuito
descrito
sumador
serie
sumador
se
paralelo
la
conectan
serie
acumu
van
de
los
los
entonces
los
que
de
estados
clulas
aparecen
es
estados
combinacional
de
los
el
el
la
secuencia
(de
aparecen
forma
estados
tiempo
menos
los
como
un
sumadores
El
acarreo.
idnticos,
en
aparecen
en
circuito
flip-flop
desde
finales,
que
bsicas,
sumador
el
los
nos
completos,
un
un
constituyendo
entre
acarreos
5-2,
slo
Circuitos
cadena
Seccin
sumadores
necesita
incluye
suma.
en
la
en
tiene
pues
completar
se
secuencial
paralelo,
paralelo
secuencial
para
arrays
el
que
el
valores
mismos
en
que
de
reloj
paralelo,
los
sumador
mientras
de
Si
variables
como
El
un
sumador
sumador
el
con
es
ciclos
del
clulas
serie.
serie.
sumador
relacin
necesita
array
consideran
al
del
de
completos
sumadores
bit
transfiere
la
bits
como
A.
el
que
un
para
Excluyendo
completo.
circuito
que
vez
de
entrada
se
y el
A.
registro
nmero
su
realizar
bits
como
mientras
de
registro
el
reloj
nuevo
pone
registro
registros
los
primer
tiempo
repetir
el
en
el
Ba travs
mismo
al
bit.
en
una
bits
de
par
inicializar
nmero
primer
desplaza
en
al
de
bit
podemos
se
desplazan
desplazamientos
cada
suma,
transfiere
se
se
los
de
un
pulsos
tantos
pulso
registros
pasando
suma,
la
el
registros
cada
En
controla
que
y transfiriendo
Al principio
to
los
y ambos
la
que
l eva
l eguen
ejemplo).
que
nuestro
ejemplo
completos
significativo
de
en
serie).
se
del
salida
el
de
espacio
Pasando
REGISTROS
de
tiempo.
El
sumador
norando
el
rea
de
lento
de
es
pero
diseo
su
acarreo),
ms
rea
para
registros
7-3
EJEMPLO
cdigo
plazamiento.
El
tro
de
do
VHDL
en
D.
salida
una
izquierda
las
usar
flip-flops
de
impor
ms
coste.
se
bits
flip-flops
desplazamiento
bits
tres
de
ieee.std_logic_1164.al ;
entity
is
srg_4_r
(CLK,
port
Q
out
SI
srg_4_r
in
std_logic_vector
Std^logic)
out
SO
end
RESET#
Std_logC;
{3
0)
downto
behavioral
architecture
shift
signal
of
is
srg_4_r
stdlogicvector(3
0);
downto
begin
(RESET,
procesa
CLK)
begin
if
(RESET
*1')
shift
eloif
then
"0000";
<=
(CLK'event
(CLK
and
shift
shift(2
downto
0)
1
&
then
>
SI;
if;
end
end
procese;
shift;
<=
SO
<=
shift(3);
behavioral;
end
FIGURA
Descripcin
7-23
en
VHDL
del
comportamiento
de
un
registro
de
desplazamiento
la
izquierda
de
regis
pareci
de tipo
a
derecha
la
ieee;
library
use
des
puesto
asincrono
reset
con
los
shift,
los
El
a
algo
seal
la
internamente.
&
de
El
describe
que
representar
concatenacin
de
uso
registro
un
asincronamente.
cero
proceso
mediante
un
para
usan
el
ilustrar
para
comportamiento,
representan
puede
se
operador
desplazamiento
oportunidad
significa
sirven
registro
tiene
tanto*
se
no
los
el
aplicado
de
Registro
de
salidas
consigue
se
(ig
aunque
VHDL
en
de
del
flip-flops
4.
bits
nivel
por
y,
cuatro
tamao
serie,
contenido*
su
contenido
flip-flops
Los
de
modela,
el
pone
contiene
tipo
sobre
de
7-23
binario
contador
un
desplazamiento
reset
sumador
una
rea
espacioserie
sumador
VHDL
operaciones
Figura
entrada
desplazamiento
un
nip-flop
es
--
la
de
Una
std_logic_vector
que
de
Registro
El
diseador
ms
CONTADORES-
las
al
donde
el
que
al
registros
desplazamiento
de
registro
un
modelar
da
Esto
relativa
grande
rpido.
ms
veces
velocidad,
de
Y
de
ejemplo
es
ms
331
REGISTROS
consideracin
una
veces
pequeo.
en
HDL
DESPLAZAMIENTO
VHDL
es
pero
veces
en
en
DE
(rea)
espacio
DE
hacer
podemos
otra
en
flip-flop
Modelado
El
circuito
el
paralelo,
enfatizar
de
tante
realizar
ms
nveces
es
7-10
de
forma
una
TRANSFERENCIAS
bits
la
de
332
FUNDAMENTOS
shift
de
guiente
bit
EJEMPLO
El
flip-flops
flip-flops
mao
cuatro,
salidas
los
de
sin
nes
ta,
el
tipo
dos
encontramos
seal
salida
de
valor
cuenta
binario
representar
internamente.
no
de
la
bits
es
seal
so
de
el
como
algo
de
los
flip-flops
La
cuenta
parecido
tipo
El
a
el
para
el
una
usa
tipo
count
when-else
sentencia
cuando
en
reset
asincrono
igual
es
la
salida
la
de
ta
las
sumando
std^logic.vector,
ejecuta
que
salida
una
consigue
se
se
define
que
proceso
de
valor
es
que
Los
D.
tipo
y
std_logic_unsigned.al ,
el
tiene
std_logic_vector
puesto
bits.
contador
flip-flop
un
ascendente
operacin
de
contador
un
asincronamente.
cero
count,
una
Se
con
comportamiento,
a
Siguiendo
asigna
cuenta
de
seal
ieee,
co.
de
mximo
Contador
para
una
de
nivel
describe
la
usar
std.logic,
la
valor
el
asigna
que
a
el
si
El
derecha.
ia
una
desplazamiento
contador
que
suma
sentencias,
del
ms
del
librera
sentencias,
fin
de
el
alcanza
la
la
dos
bit
moviendo
shift
el
en
VHDL
en
proceso
mediante
usar
de
paquete
para
bits
describe,
deben
se
si
desplazamiento,
contenido
un
Como
un
signo
el
puede
se
no
count.
a
usar
de
salida
transfiere
se
valor
tiene
la
del
7-24
Figura
flip-flops
"0001",
necesita
izquierda
cantidad
el
define
representan
se
Esta
cargando
que
pone
tiene
tanto,
por
y,
cuatros
la
COMPUTADORAS
si*
de
reset
DE
desplazamiento
otra
la
de
de
entrada
la
Contador
VHDL
cdigo
el
ms
7-4
Una
1,
ejecuta
salida
desplazamiento
izquierda
la
que
del
contenido
bit
un
proceso
a
la
shift
de
entrada
la
contenido
LGICO
DISEO
DEL
puesta
q,
que
pone
operacio
0 y
otra
co
que
a
la
cuen
define
la
1 cuando
se
ieee;
library
ieee.std_logic_1164,al ;
ieee.std_logic_unsigned.al ;
use
use
entity
is
count_4_r
(CLK,
port
Q
EN
in
std_logic;
std_logic_vector
std_logic);
out
CO
end
RESET,
out
(3
0);
downto
count_4_r;
architecture
behavioral
eignal
count
of
is
count_4_r
std_logic_vector(3
0);
downto
begin
CLK)
(RESET,
process
begin
if
(RESET
(CLK'event
count
end
Q
CO
end
then
"0000";
<=
elsif
end
*1)
count
and
(CLK
count
<=
'1*)
and
(EN
*1'))
then
"0001";
if;
procesa;
count;
<=
'l1
<-
when
count
and
"1111"
EN
else
'l*
Qf;
behavioral;
FIGURA
Descripcin
7-24
en
VHDL
del
comportamiento
de
un
contador
binario
de
bits
con
resel
asincrono
REGISTROS
7-11
Modelado
HDL
en
DE
El
de
Verilog
Una
quierdas.
de
describe,
se
entrada
reset
desplazamiento
always
el
vector
consigue
se
tipo
si.
cargando
el
miento
hay
quierda
de
Esta
de
la
de
transfiere
el
bit
ms
[3:0]
moviendo
de
de
la
bits
de
contenido
asigna
que
la
entrada
un
bit
de
del
me
la
izquierda
despla
izquierda
el desplaza
de
la
realiza
que
proceso
el contenido
con
representan
se
Q y
de
del
Antes
continua
0.
derecha
el
derecha.
la
asignacin
desplazamiento
ms
bit
la
iz
SO.
RESET,
RESET,
tres
cuatro
registro
comienza
bits
asincrono
Reset
con
Q,SO);
SI,
SI;
Q;
SO;
[3:0]
reg
se
los
descripcin
flip-flops
El desplazamiento
iz
El
de
proceso
Los
D.
tipo
de
uso
desplazamiento
asincronamente.
cero
el
numerados
bits
sus
registro
que
de
concatenar
de
(CLK,
CLK,
output
output
flip-flop
desplazamiento
srg_4_r_v
input
de
forma
de
registro
un
del
de
con
en
salida
de
Registro
module
si
sentencia
una
e!
un
reg
cantidad
valor
Q
de
{ } para
aplicando
zamiento
al
de
Q,
contenido
el
ilustrar
para
desplazamiento
comportamiento,
de
pone
asemeja
se
nivel
flip-flops,
contiene
que
diante
de
sirven
contenido.
su
registro
un
para
binario
sobre
operaciones
Verilog
contador
un
las
Cdigo
7-25
Figura
desplazamiento
registros
7-5
EJEMPLO
la
de
registro
un
modelar
para
En
CONTADORES-VERILOG
ejemplo
registros
de
DESPLAZAMIENTO
333
REGISTROS
DE
TRANSFERENCIAS
Q;
assign
SO
Q[3];
always(posedge
begin
CLK
if
RESET)
posedge
or
(RESET)
Q
<=
4'bOOOO;
{Q[2:0J,
else
SI};
end
endmodule
7-25
FIGURA
Descripcin
EJEMPLO
El
4
Cdigo
contiene
tipo
Verilog
Una
Cdigo
Los
la
por
flip-flops
para
7-26
Figura
reset
y,
cuatro
Verilog
de
entrada
flip-flops
D.
de
registro
un
desplazamiento
la
de
izquierda
bits
asincrono
7-6
bits.
de
comportamiento
de
Verilog
reset
con
el
pone
la
tanto,
se
modela,
contenido
descripcin
representan
un
contador
nivel
de
del
registro
contiene
por
comportamiento,
un
la
seal
proceso
Q
se
que
de
contador
un
binario
El
asincronamente.
cero
tipo
reg
asemeja
de
tamao
de
contador
flip-flop
un
cuatro.
La
334
FUNDAMENTOS
DISEO
DEL
ascendente
cuenta
la
cuenta,
CO.
co
se
cin
pone
lgica
de
module
(CLK,
count_4_r_v
input
CLK,
RESET,
output
3:0]
output
CO;
[3:0]
reg
proceso
mxima
cuenta
en
igual
es
la
realiza
que
salida
la
define
que
del
fin
1.
Ntese
puesta
de
cero
cuenta
como
la
que
opera
operador
bits
del
Antes
Q.
continua
la
el
con
binario
Contador
alcanza
se
hace
se
(COMPUTADORAS
sumando
1 cuando
AND
DE
condicional
sentencia
una
consigue
se
hay
LCICO
asincrono
reset
con
RESET,
EN,
Q,
CO);
l'bl)
EN;
Q;
Q;
CO
assign
(count
4'bl l
==
alwaysS(posedge
CLK
EN
&&
posedge
or
0;
RESET)
begin
if
(RESET)
4bOOOO;
<=
if
else
(EN)
<=
4bOOOl;
end
endmodule
7-26
FIGURA
7-12
Resumen
Los
registros
son
un
El
datos
de
cargar
cia
de
La
transferencia
tal,
tanto
es
nivel
bit
hit
se
con
de
hardware
su
primitivas
peraciones
ms
Los
de
diseadas
paralelo
desplazamiento
to
lateral
en
serie.
como
tales
y
la
ms
para
unos
su
los
datos
y la
operaciones
correspondiente
lgica.
la
microoperaciones
registros.
en
derecha
procesado.
Entre
esto
combinadas
con
binaria.
palabra
los
ope
microo
las
registros
aplicaciones
es,
otra
mueven
digi
son
de
lgicas,
y XOR,
de
transferencia
como
selectivos
pueden
que
transferen
hardware
sistema
Las
nuevos
La
elementales
microoperaciones
OR
registros
concretos.
en
descritas
resta,
AND,
complementos
izquierda
reloj
lgica
los
con
cargan
los
son
de
almacenados
La
la
la
de
se
que
ciclos
con
detal ado
como
Los
interconectados,
flip-flops
flip-flops
complejos
especificar
nivel
de
de
relacionar
sobre
ejecutan
l
a
suma
incluyen
correspondiente.
puede
de
datos
la
mover
aportan
informacin
de
posibilidad
serie.
formato
se
vimiento
reloj.
puede
desplazamiento
para
la
con
a
asincrono
reset
con
binarias,
palabra
Las
microo
lateralmente
datos
una
sincronizadamcnte.
combinan
se
4 bits
de
conjunto
un
control
representar
se
desplazamiento
posiciones
registros
estn
que
de
de
mscara
una
de
binario
conjunto
un
de
ciclo
seal
lgicas
proporcionan
que
contador
un
es
se
que
aritmticas
realizan
cada
una
registros
bloques
de
flip-flops,
simple
ms
medio
un
elementales
peraciones
nes
bajo
de
raciones
Si
en
datos
registros
de
conjunto
registro
entradas
sus
nuevos
de
comportamiento
captulo
del
combinacional.
se
de
Verilog
Descripcin
As
usar
puede
una
datos,
cargar
si
mismo,
convertir
para
usarse
dimensin
nueva
lateralmente
tas
se
del
salidas
datos
tambin
pueden
en
en
formato
estructuras
usar
bit
registro
serie
hardware
cada
en
convertir
para
estn
de
transferencia
la
bit
instante
datos
accesibles,
a
formato
que
datos,
de
paralelo.
ejecutan
tiempo.
forma
en
un
ya
de
registro
Este
operacio
mo
REGISTROS
Los
contadores
una
reset
asincrono
sos
tan
de
usan
conseguir
para
ordenada
El
inicializacin
su
Versiones
ms
ms
Este
la
de
normalmente
ms
contadores
carga
valores,
tiene
no
entradas
y tienen
la
que
simplemente
datos
335
REGISTROS
de
simple
de
tipo
admiten
complejas
determinada
contador
cero.
DE
TRANSFERENCIAS
secuencia
una
binario.
en
para
reloj.
seales
de
pul
cuentan
lo
que
habili
contar.
para
Los
seleccionan
multiplexores
buses
Los
gistro.
la
se
cuenta
como
posibilidad
neas.
Adems
cias
bidireccionales
1.
Mano,
caminos
son
de
reducir
de
los
transferencias
para
hardware
de
los
reducen
el
de
cambio
multiplexores,
y
caminos
mltiples
entre
de
transferencia
registros
limitaciones
entran
que
en
en
caminos
comparten
que
tri-estado
buffers
nmero
de
transferencias
de
casos
re
simult
caminos
proporcionan
un
ofrecen
transferen
para
conexiones.
Referencias
2.
M.
J.
Wakerly,
Prentice
3.
M.:
IEEE
F.:
Hall.
2000.
Std
1076-1987).
Standard
of
Desi3rdgn,
Digital
Digital
Design:
VHDL
IEEE
ed.
Clif s,
Englewood
and
Principies
Practices,
York:
New
Institute
The
Prentice
3rd
ed.
of
Saddle
Upper
Std
Electrical
2002.
Hall,
(ANSI/IEEE
ReferencManual.
Language
NJ:
River.
NJ:
revisin
1076-1993;
Electronics
and
Engineers,
1994.
4.
Standard
IEEE
York:
New
The
Hardware
Verilog(TM)
of
Institute
Electrical
Description
and
Electronics
En-
1995.
gineers,
5.
the
Based
Language
Description
Std
1364-1995).
Language
(IEEE
THOMAS,
AND
E..
D.
Kluwer
Boston:
R.
P,
Moorby:
The
Hardware
Verilog
Description
ed.
4th
Language
1998.
Publishers,
Academic
Problemas
(
signo
disponible
El
7-1.
direccin
Mediante
de
1 (a).
Use
reloj
la
sobre
(b)
la
Haga
la
cuito
no
Load.
misma
los
operacin
registros
de
1 y
Demuestre
C
que
en
el
circuito
que
=
0,
el
valor
si
transferido
el
solucin
una
7-1
Problema
de
complemento
/j
1,
es
la
Figura
igual
R 1 y.
entonces
a
porqu.
flip-flop
adems,
el
valor
es
el
2 de
R2.
se
transferido
complemento
reloj
Load
genera
colo
el
que
dos
contienen
7-6
el
de
cir
nuevo
dispara
se
con
Clock?
de
I,
7-
Figura
inversor
el
quite
demostrar
que
subida
a
=
el
habilita
retardos.
y
para
la
entrada
como
AND
puerta
una
de
de
registro
sin
flip-flops
funcin
la
Clock
con
por
si
R2de
X,
I +
cuando
(c)
flanco
del
subida
puertas
7-1
Figura
/? I y
hay
que
que
el
con
de
usa
que
seleccin,
/?
aritmtica
a
flanco
Explique
lugar
en
entrada
transfiere
correctamente
correctamente.
bajada
que
la
si
de
la
demuestre
funciona
con
simulacin
funciona
de
Suponga
(a)
OR
seal
indica
(*)
computadora,
por
(c)
correctamente
flanco
se
de
puerta
Funcionar
Cuando
disparado
Asegrese
Load.
asterisco
7-1
Figura
flip-llop
un
Cambie
(a)
la
y el
avanzados
Internet:
manual
de
generar
cado
7-3.
de
simulacin
cin
ms
problemas
la
en
para
7-2,
) indica
circuito
Esta
nmeros
sin
y el
suma
produce
un
es
2 de
de
acarreo
flanco
signo.
la
ejecuta
sumador-restador
de
igual
de
subida
R2.
a
-
/?!.
salida
reloj.
pero
336
(b)
7-4.
cmo
Indique
pus
de
*Realice
el
Dado
Para
cambiar
Para
complementar
7-8.
(a)
7-9.
Un
un
flip-flops
en
cada
anil o
de
dor
asincrono
01010011.
7-11
Figura
las
la
que
posicin
de
los
los
forma
de
entradas
de
opere
de seleccin
que
de
modo
del
Operacin
Pone
Desplazamiento
Carga
paralelo
registro,
despus
valores
mi
de
cada
la
siguiente
7-5.
Tabla
un
(Suponga
obtenga
la
en
acuerdo
con
5,
SQ.
la
salida
registro
cambia
el
registro
de
el
como
inicial
hacia
la
abajo
datos
de
7-9,
Figura
con
serie
conec
1000,
la
indique
secuencia
de
cada
la
secuencia
estado
de
los
cuatro
desplazamiento.
10.0
estado
la
usa
estado
valor
estados
cuntos
serie
salida
inicial
hay
complementada
0000.
el
que
estado
el
en
de
la
indique
alcanza
registro
00.0
de
de
registro
un
estados
de
secuencia
de
el
nuevo
estados
Cuntos
de
los
de
cuenta
de
flip-flops
familia
contador
un
desplazamiento
hay
secuencia
la
en
de
despus
cada
0000.
estado
bit
de
del
disea
un
los
sncronos.
el
de
bits
las
al
a
se
al
complementan
bajo
consumo,
un
reloj,
contador
el
un
para
sncrono
de
de
las
cambios
completo
la
longitud.
circuito
prefie
se
en
valores
total
del
puertas
de
misma
nmero
asincronos
de
nmero
ciclo
al
proporcional
es
y salidas
los contadores
entradas
cuidadosamente
debidas
frente
potencia
de
consumo
todas
muy
Cuente
las
8 bits
01111111?
I de
contador
incluidas
de
0 y 0
de
asincrono
CMOS,
lgica
de
contador
un
siguiente
(b)
se
entradas,
qu
Johnson?
la
las
izquierda.
No
por
transiciones
frente
realizar
debe
se
centrales.
8 bits
11101111?
ren
bits
bits?
valores
Cuando
la
hasta
el
Para
de
operandos
operacin
pares?
el
Comenzando
alcanzar
la
estado
del
Cuntos
de
dos
los
serie.
Contador
7-11.
) des
acarreo
derecha).
Johnson
Partiendo
(a)
de
qu
la
dadas
es
desplazamiento
7-10.
XOR
5,
en
entrada
(b)
un
serie.
Contador
(a)
OR
posiciones
en
ms
de
anil o
en
de
como
detectar
para
10101010
8 bits
de
Partiendo
en
signo.
izquierda
bits
usando
entrada
la
bit
AND.
bits
la
los
registro
Comenzando
(b)
los
funcionamiento
contador
00001111
operando
desplazamiento
un
el
"Modifique
*Un
bits
los
de
tada
(bitwise)
desde
al
de
de
bit
todos
15
Para
tabla
16
cero
crooperacin
7-7.
del
sin
usar
de
van
"Partiendo
valor
nmeros
de
debe
poner
bits
(b)
(c)
bit
operando
se
(a)
7-6.
lgica
e!
usar
dos
de
resta
COMPUTADORAS
DE
11000011.
operando
puede
se
la
las
10011001
7-5.
LGICO
DISEO
DEL
FUNDAMENTOS
las
de
Basndose
salidas
un
>
conta
en
REGISTROS
7-12.
este
examen,
de
potencia.
explique
un
ponga
que
toda
nectan
en
7-13.
el
Dibuje
de
res
de
el
que
cuente
para
una
de
puerta
Su
se
las
por
que
co
seal
una
bits.
de
64
puertas
bits
usando
contado
bloques
paralelo
en
el
que
contador
este
de
tiempo
AND
bits.
los
entre
En
bloques.
CO
de
el
que
una
de
EN.
frecuencia
la
64
paralelo
conexiones
de
Suponga
contador
de
binario
OOOt
Usando
dos
0000
la
del
de
propagacin
de
tiempo
que
Verifique
las
set-up
serie-para
contador
flip-flop
igual
un
es
de
Tabla
tipo
al
el
es
de
retardo
9 hasta
9 cuando
los
de
diagrama
flip-flops
lgico
disear
un
de
de
0000
una
7-13
Figura
129
en
la
seal
Reptalo
AND.
puerta
lgicas,
puertas
decimal.
Aada
IN1T
sncrono
contador
entra
una
I.
es
contador
un
un
1010.
la
de
contador
un
hasta
entradas
la
en
desde
a
el
de
nmero
construya
de
cuenta
mostrado
tipo
entrada
Dibuje
7-9.
el
AND,
puerta
una
una
para
cuente
que
sncronamente
ecuaciones
la
en
del
inicialice
Minimice
binarios
binario
7-13
Figura
Reptalo
1110.
contador
contador
la
1010.
contadores
un
cificadas
de
hasta
de
cuenta
construya
7-16.
de
de
AND.
Uniendo
el
contador
depende
entre
bits?
que
puerta
al
niveles
relacin
64
doble
da
no
la
es
lelo
7-15.
de
paralelo
un
que
consumo
contadores
cuatro
encadenadas
puertas
de
contadores
los
337
trminos
en
cuatro
REGISTROS
bits?
16
sncrono
de
usando
de
de
superior
AND
puertas
contador
lgico
bits
DE
es
bits,
16
mximo
contador
un
bloques.
Cul
de
del
diagrama
estos
(b)
travs
TRANSFERENCIAS
asincrono
son
nmero
el
es
disear
desea
(a)
Cul
a
contador
serie-paralelo
empleada
lgica
propagar
Se
la
serie.
debe
se
7-14.
contador
Construya
el
qu
por
BCD
BCD
espe
entrada
con
de
habilitacin.
7-17.
*Use
0,
(a)
7-18.
flip-flops
7-20.
y puertas
0,
tipo
1,3,
Use
solamente
0.
I, 2, 4.
el
para
0,
(b)
flip-flops
Dibuje
SQ. El
1, 2
Utilice
naria:
7-19.
tipo
2, 4,
1, 2,
puertas
para
Muestre
la
con
secuencia:
siguiente
3, 4,
disear
contador
un
la
siguiente
repita
la
con
bi
secuencia
flip-flops
tipo
disear
para
contador
un
que
secuencia
binaria:
8.
diagrama
lgico
debe
registro
de
acuerdo
operar
el
diagrama
4 bits
de
registro
un
de
la
con
siguiente
del
No
Pone
el registro
Desplazamiento
Carga
paralelo
que
permite
de
tabla
hardware
entrada
con
Operacin
binario
6.
St
7-21.
contador
de
modo
de
seleccin
5,
registro
cambia
la
siguiente
hacia
de
abajo
datos
sentencia
de
transferencia
de
registros:
C3:
funcionamiento:
RR\
R2
*-
338
7-22.
DISEO
DEL
FUNDAMENTOS
Las
1
salidas
a
de
las
LGICO
los
registros
del
registro
las
variables
entradas
indican
segn
DE
COMPUTADORAS
R2y
registro
Rl.
Cada
de
control,
mediante
conectan
se
de
es
RO.
8 bits.
Las
de
multiplexor
un
transfR4.erencias
C0:
/?4
C,:
*4-
pedidas,
*-
Rl
variables
de
Adems,
no
el
do
de
de
lgico
dos
de
registros
lgico
grama
solo
un
para
variables
de
cualquier
Adems,
no
iguales
Se
que
que
del
de
partir
las
quiere
permita
se
control
se
instante
de
realiza
ninguna
quiere
OR
las
ser
a
0.
0.
hardware
las
seales
variables
de
de
carga
excluyen
tiempo)
dibuje
dia
un
sentencias:
siguientes
R2
R2
Transfiera
RI
inversores,
sncronamente
Complemente
C2 Rl
mientras
las
que
transferencia
R2
decir,
(es
mutuamente
slo
dos
otras
R2
si
todas
una
variable
restantes
las
puede
iguales
son
variables
de
ser
0.
control
son
0.
disear
bsica
clula
una
realizar
las
de
registro
un
funciones
siguientes
disear
realizar
permita
bsica
clula
una
las
de
5^
un
de
de
registro
registros:
8 bits.
A,
A
un
vB
registro
funciones
siguientes
formar
para
transferencia
de
C,:
Se
son
detal ado
que.
AND,
Cp:
7-25.
para
puede
iguales
iguales
son
control
lgico
registros.
estos
ejecutar
Pone
R2.-
7-24.
de
multiplexor
puertas
permita
que
R2- R2
C,:
en
entre
del
y R2.
/l
bits,
bit
CQ:R2*-0
seales
sencil a
variables
restantes
registros.
*Usando
Las
las
variable
una
tres
diagrama
bit
lgica
dos
otras
todas
un
solo
un
una
las
gobiernen
se
que
dibuje
transferencia
diagrama
control,
los
7-23.
la
permite
Dibuje
las
si
slo
decir,
(es
mutuamente
mientras
multiplexores,
R 2
transferencia
ninguna
registros
que
(b)
excluyen
tiempo)
se
de
realiza
se
Usando
(a)
control
instante
cualquier
en
C2:
R4
cy
I
formar
para
de
transferencia
un
de
de
registro
registros:
8 bits,
RO.
VS:
RO^/Ov
Rl
5,*S:
S,-S0:
la
Encuentre
flip-flop
son:
R4^R2
Las
tipo
mejor
P
usando
lgica
de
la
clula.
puertas
AND.
OR
Rl
e
inversores
para
las
entradas
de
REGISTROS
7-26.
Se
disear
quiere
clula
una
transferencias
de
TRANSFERENCIAS
bsica
de
registro
un
realizar
permita
que
339
REGISTROS
DE
siguientes
las
registros:
S,:
B
la
Comparta
7-27.
Se
disea
lgica
una
variables
de
realizar
para
control
los
entre
las
son
dos
registros
transferencias
dadas
7-2.
Problema
le
como
posible.
sea
Rl
R2.
entre
registros
registros
tres
entre
el
en
tanto
transferencias
Las
Las
siguientes:
tas
son
combinacional
lgica
CA:R\
<-
R2-RQ
Cc:
Empleando
registros
hardware,
tradas
el
de
bit,
un
para
Dibuje
diagrama
seleccin
de
f 0-/2
R\
dedicados,
multiplexores
que
permita
lgico
que
los
multiplexores.
CB:RO*-R
*-
el
dibuje
transferencias
estas
convierte
diagrama
registros.
de
las
variables
de
SELECT,
control
CB
de
LOAD,
seales
detal ado
lgico
carga.
del
Cc
en
en
los
para
registros.
7-28.
*Se
dan
dos
sentencias
de
transferencia
Cj:
/? 1
io
(de
registros
de
1 permanece
contrario.
sin
cambiar):
C]C2:
(a)
Usando
sumador
el
Repita
7-30.
7-31-
Dibuje
el
buffers
bits
con
carga
de
la
en
/?l
R]
paralelo,
5-5.
dibuje
el
como
el
un
de
lugar
de
bus
de
la
diagrama
basado
7-1,
Figura
lgico
que
ejecuta
Figura
5-5
ms
la
el
en
multiplexores
en
similar
al
apartado
de
(a).
di
de
en
la
7-7
Figura
pero
multiplexores.
de
transferencia
registros
se
disea
em
Ca:*0*-/?
Ch:3
Cf:
R\<-
R\,
K2-
Q:
(a)
Para
cada
(b)
Para
cada
registro
registro
destino,
fuente,
enumere
enumere
R2
R2
todos
todos
las
conexin
una
muestra
se
que
lugar
en
conjunto
de
obtenido
buses:
pleando
un
dedicados.
decodificador
siguiente
el
como
lo
con
multiplexores
circuito
un
un
bits
de
Comprelo
en
lgico
el
Incrementa
sumador
un
utilizando
otro
tri-cstado
Figura
necesarias.
7-27
tiene
R2
Suma
registros.
considere
diagrama
sistema
-/l
usando
(a)
registro
un
R2
/?!
el
como
apartado
Problema
de
usando
*Un
bits,
de
que
el
Repita
recta
de
transferencias
puertas
7-29.
de
estas
(b)
contador
un
RI +
los
los
RQ
R3,
R2R4.
registros
registros
fuentes.
destino.
340
Considerando
(c)
el
es
nmero
Las
de
conexiones
entre
siguientes
transferencias
del
bloques
usar
sistema
simultneamente
ocurrir
l ega
un
muestre
que
cul
el
conjunto
solo
bus
los
registros
realizar
para
le
registro
cada
debe
deben
se
que
que
de
transferencias
las
buses
Suponga
diagrama
un
COMPUTADORAS
DF
una
de
dadas?
Dibuje
cada
que
mnimo
ferencias
(d)
7-32.
LGICO
DISEO
DEL
FUNDAMENTOS
de
trans
entrada,
su
buses
las
ellos.
de
ejecutarse
deben
registro
en
mximo
un
de
ciclos
dos
de
reloj:
/?8-
/?0-/?l
R2
R[
R4<-R2
R\l<-Rl
R6*-R3
Cul
registro
(a)
el
es
tabiliza
(b)
Dibuje
Cul
junto
mnimo
puede
como
un
l egar
Suponga
necesarios?
buses
red
cualquier
y que
entrada
la
que
conectada
lgico
que
conecte
ciclos
de
registros
multiplexores
el
es
mnimo
transferencia
de
de
nmero
Suponga
slo
que
red
conectada
*E1
contenido
es
di
siguiente
la
que
de
R4
bits
*-R6
inicialmente.
secuencia
El
entrada
la
en
contenido
el
es
registro
un
que
cualquier
se
desplaza
la izquier
desplaza
bus.
un
0000
es
de
entrada
como
siguiente
Cul
primero.
la
contabiliza
se
la
con
entra
conectarse
registro
un
derecha
puede
registro
un
de
el
bus
un
con
R\
R8
R3
el
R5
veces
un
con
realizar
para
realizar
para
R1
R2
da
se
2 buses?
usando
registros
de
necesarios
reloj
RQi-R\
7-34.
de
registro
un
bus.
diagrama
un
de
bus
un
transferencias.
chas
7-33.
nmero
slo
del
registro
El
serie.
bit
ms
de
despus
registro
cada
miento?
El
7-35.
sumador
de
serie
binario
nmero
mente
0.
la
0111
7-22
Figura
y el registro
los
valores
Enumere
utiliza
registro
del
de
registros
contiene
bits.
El
flip-flop
0101.
El
y del
flip-flop
de
contiene
registro
de
el
est
acarreo
acarreo
inicial-
cada
para
cuatro
desplazamientos.
Todos
los
formato
ficheros
ASCII
los
para
simulacin
www.librosite.net/Mano.
log
con
7-36.
Es
de
si
dificultad,
*Escriba
ra
7-37.
simulacin
la
para
7-1
(a).
el
7-2.
se
los
en
disponer
de
un
de
ellos.
problemas
de
dispone
y simule
Problema
7-36
para
parte
comportamiento
su
descripcin
modelar
en
para
el
registro
modelos
Los
compilacin
de
herramientas
estas
de
Compile
la
del
VHDL
de
4 bits
de
se
pueden
simulacin.
de
su
con
en
Internet:
http:/
VHDL
de
registro
comprobar
disponibles
estn
siguientes
problemas
direccin
siguiente
los
en
edicin
y
necesario
descripcin
una
Repita
ra
no
referencia
hace
se
que
su
describir,
4 bits
Veri
pero
de
la
Figu
de
la
Figu
correccin.
carga
paralelo
REGISTROS
7-38.
Escriba
le
7-39.
un
7-41.
simule
"Escriba
gura
7-40.
descripcin
con
registro
su
descripcin
una
usando
Repita
Escriba
usando
descripcin
una
7-1
(a).
el
una
5-39
registros
para
simule
en
comprobar
bits
Dy
contador
de
Verilog
del
las
ecuaciones
su
correccin.
binario
ecuaciones
las
341
4 bits
de
booleanas
para
bits
contador
booleanas
del
Verilog
en
REGISTROS
de
de
la
la
lgica.
7-13
Figura
Compi
correccin.
su
registro
DE
TRANSFERENCIAS
comportamiento
su
descripcin
del
descripcin
de
tipo
comprobar
para
de
el
para
flip-flops
descripcin
Compile
Problema
VHDL
en
con
contador
comprobar
su
de
binario
de
de
la
de
lgica.
de
la
Fi
correccin.
paralelo
carga
4 bits
bits
la
Figura
de
la
Compile
7-2.
Figura
y simule
7-13
su
Secuenciamiento
el
En
Capitulo
y el diseo
En
este
datos
tros.
present
bles
programable
mas.
lo
Los
plicador.
El
El
de
asi
de
registros
unidad
una
En
usando
control
do,
vamos
vistos
se
control
HDLs.
la
les
tros.
procesador
para
el
6.
El
de
tcnicas
de
las
Puesto
partes
CPU
y secuenciacin
la
que
activacin
que
este
representacin
y
estas
diseo
se
mtodo
de
de
el
diseo
unidades
de
control
de
diseno
para
diseo
10.
los
ASM
mediante
representada
empleadas
simplifican
que
el
el
machine
circuitos
la
de
usando
se-
unidad
las
combinado
de
trans
l eva
se
cabo
de control
unidades
secuenciales
control
circuitos
multi
un
de
Usando
registros.
comportamiento
entre
captu
este
cablea
control
de
bsi
micropro-
brevemente.
muy
temas
mayora
la
material
mtodos
de
comportamiento
datos.
control
tcnicas
las
con
Capitulo
el
tocar
principales
1.
de
Entre
En
progra
State
estado
no
de
aigorthmic
de
representar
de
ruta
unidad
dos
ingls
diagramas
se
sistema
ejemplo
Captulo
el
en
regis
programa-
Un
ejecucin
como
comenzar
del
puede
se
en
control.
usando
controladas
una
comparamos
cableado
Como
Captulo
la
los
en
gramado
Los
cableado.
considerar
si
grandes,
cos
control
captulo,
este
representacin
ASM
en
de
(en
los
de
transferencias
las
de
de
tambin
que
la
para
programas.
ejecutar
de
estados
una
de
como
unidad
programados
programables
amigable
proporciona
que
de
control,
de
procesado
clasificar
mecanismo
un
no
de
ms
de
pueden
se
capaces
sistemas
sistemas
mquina
versin
una
es
son
ios
los
de
algoritmo
control,
en
programables
estudio
tiene
no
el
para
y transferencias
unidad
la
digitales
tipo
dei
datos
registros
en
sistemas
pero
en
cuenciales
ferencias
de
entradas
sistemas
centraremos
Los
de
ruta
usando
centraremos
nos
7.
de
concepto
datos
dependiendo
tiene
nos
el
de
rutas
captulo
programables
no
(ASM))
7 introducimos
de
Captulo
el
en
control
presenta
de
de
captulo
son
de
algoritmos
diseo
son
la computadora
del
y la FPU
de
en
este
los
algoritmos
de
bastante
genrica
procesador
las
operaciones
se
va
captulo
de
mquinas
mquinas
generales,
de
de
estados
van
presentada
aplicar
impacto
del
principios
importantes
de
usando
tener
contienen
estado,
transferencia
en
el
diseo
contro
de
de
regis
dicho
344
8-1
FUNDAMENTOS
La
DISEO
DEL
unidad
de
La
informacin
cin
de
unidad
las
Captulo
la
Generalmente,
mediante
trola
sistema,
del
registros
lita
cada
las
trolan
de
reloj,
control
un
registros
reloj
de
pulsos
de
control.
algunos
de
ellos
dato
nuevo
de
de
los
unidad
la
de
carga
seleccin
de
entradas
entradas
las
de
pulso
la
que
los
de
cubierto
buses,
por
lo
de
control
registros
el
de
contenido
de
de
los
habi
que
carga
binarias
lgica
general,
con
se
flip-flops
variables
la
generan,
sncrono
control
Las
los
se
digital
cambie
seal
registros.
multiplexores,
registros
los
de
carga
general,
en
tema
los
todos
que
una
dichos
en
la
en
trata,
se
sistema
a
evitar
l evan
datos
captulo.
aplican
Para
de
ruta
secuencia
transferencias,
sus
un
en
se
la
da
opera
buses.
la
digital
y
este
,en
Estas
de
sistema
un
de
ruta
una
registros.
multiplexores
determina
informa
en
en
de
registros
trata
se
todos
Los
de
de
los
control,
de
los
deshabilita
de
maestro.
incluyendo
en
diferenciadas,
bien
manipulan
tambin
control
diseo
El
temporizacin
reloj
un
de
datos
en
se
desplazamiento,
las
microoperaciones
activan
que
operaciones.
partes
unidad
7, y la
datos
transferencias
de
unidad
La
diversas
los
mediante
seales
clasificar
puede
se
registros
concretas.
dos
en
el
en
cabo
proporciona
tareas
realizan
se
que
dividindolo
digital
captulos,
sumadores-restador,
control
cabo
COMPUTADORAS
anteriores
en
l evadas
con
de
l evar
para
DE
procesador
un
vimos
realizan
se
La
en
Como
microoperaciones
ciones
control
almacenada
control.
usando
tos
LGICO
con
que
procesamiento
la
en
unidad
de
control.
La
unidad
el
unidad
controlador
a
determina
vez,
el
En
control
diseo
los
en
En
un
de
instrucciones.
necesario
de
un
dnde
se
la
l amado
registro
de
secuencia
necesita
el
la
programable,
interpretar
crooperaciones
PC
unidad
la
instruccin.
la
instruccin.
de
En
un
sistema
nes
de
la
memoria
PC
ni
ciones
registro
a ejecutar
tradas
los
ni
similar
en
bits
de
de
realizar
control
la
estado
mi
de
entradas
acta
que
como
y,
(del
que
informacin
permite
determinada
unidad
la
de
secuencia
de
la
ruta
de
En
de
datos.
cambio,
operaciones,
dichas
la
control
para
es
no
de
secuencia
as.
lgica
datos
de
ruta
la
As,
unidad
basndose
el
de
desarrollar
de
responsable
de
de
la
secuencia
la
operacin
determina
control
en
como
obtener
la
informacin
la
el
PC
sistema
un
lgica
para
de
mi
especi
instruccio
instrucciones.
estas
pro
datos,
de
caso
as
activacin
ejecucin
la
en
su
cambiar
para
de
ruta
control
de
significa
instruccin
la
de
parte
Como
Adems,
ser
instrucciones
direccin
counter).
estado
qu
a
va
almacenar
de
Esta
program
paralelo.
con
secuencia
ejecutada.
cuenta.
su
del
PC
un
ingls
cul
suelen
se
una
ser
secuen
una
ejecutar,
casos,
programables
va
en
va
algunos
en
y,
por
sistema
de
programables.
no
formada
el
unidades
de
sistemas
que
ejecutar
que
carga
contiene
sistema
de
Para
PC,
una
una
una
un
la
en
programable,
es
responsable
no
cual
de
microoperaciones
distintos
est
sistemas
memoria
lgica
una
en
los
programa,
posee
basndose
Ejecutar
necesarias
por
En
ROM.
de
de
operaciones,
la posibilidad
tener
RAM
direccin
contador
indica,
ejecutar.
memoria,
proporcionar
las
tipos
y para
de
resultados
va
dos
procesador
la operacin
la operacin
especifica
los
que
una
En
las
digital
de
al
entrada
la
de
instruccin
colocar
en
estado
activacin
distinguir
programables
sistemas
para
parte
instruccin
nombre
ficada
digitales;
Cada
usar*
sistema.
conjunto
circuito
El
la
para
podemos
sistema,
un
programable,
instrucciones
las
es
de
sistemas
sistema
operandos
la siguiente
pio
global
seales
de
de
estado.
prximo
su
microoperaciones,
del
determinado
un
condiciones
las
las
estado.
siguiente
su
activa
Usando
secuencia
seales
secuencial
determina
una
las
circuito
un
de
secuenciacin
la
para
gobiernan
antemano.
control
proporciona
su
cia
de
de
de
previsto
ya
la
estados
cuyos
actual
estado
seales
las
genera
que
secuencial
instante,
quier
crooperaciones
control,
control,
de
circuito
un
es
No
las
de
hay
opera
sus
en
SECUENCIAM1ENTO
Esle
plea
captulo
algoritmo
el
de
tcnicas
los
10
centra
se
de
de
tarea
tarea
diseo
la
de
ilustracin
su
unidad
programables
se
control,
de
tratan
se
em
adems
los
en
Captu
hardware
hardware
en
La
procesamiento.
algoritmos
se
puede
de
Tal
finito
nmero
conseguir
disear
para
de
la
ruta
especificar
puede
se
procedimientos
objetivos
de
datos
digital
el
es
Un
requeridos.
la
co
realizan
que
diseo
del
los
transferencia
de
tarea
y creativa
estimulante
l even
que
base
como
microoperaciones
unas
secueneiacin.
un
ms
pane
hardware
usar
mediante
de
consistente
de
miento
definir
puede
mecanismo
un
por
estados
de
se
controladas
algoritmo
cha
el
para
sistemas
Los
ASMs.
mquinas
procesamiento
registros
un
(ASM)
de
Para
programables.
no
12.
mo
sistemas
de
estados
de
diseo
para
de
Una
diseo
mquinas
especiales
Algoritmo
de
el
en
345
CONTROL
unidad
di
plantea
algoritmo
control
de
de
un
sistema.
forma
Una
decisin
recomendable
de
debe
ware
tener
de
estado
dos
es
El
blecer
Un
una
relacin
diagrama
temporal.
sino
adems
eventos,
acciones
y la
y
do
la
que
la
de
diagrama
caja
de
ASM
contiene
salida
condicional,
estado
la
8-1
de
dicha
el
la
de
El
8-1(b)
muestra
bre
simblico
1DLE
de
registro
R-
tro
en
en
cualquier
la
que
la
esta
en
la
la
respuesta
como
la
slo
no
de
estados
esta
secuencia
de
unidad
los
di
sin
procedimiento
proporciona,
entre
de
interpreta
se
control
reloj.
de
pulsos
es
I para
que
no
mltiples
control
de
caja
el
y
0
la
la
seal
cualquier
aparezca.
de
estado,
binario
salida
RUN.
salida
es
caja
de
aadi
la
simplifica
las
entre
del
estado
si
que
1 durante
estado
que
de
coloca
se
le
se
ha
de
asignado
es
caja
una
el
000,
tiempo
el
en
el
cuando
ocurra
la
que
coloca
de
estado.
re
en
aparezca
control
est
el
y
El
estado
la
en
control
es
puesta
el
estado
est
para
cualquier
en
la
de
el
regis
RUN
IDLE.
IDLE.
estado
caja
nom
transferen
0 del
el
de
superior
tiene
la
un
en
asignacin
izquierda
esquina
est
caja
ndica
registro
que
la
trans
est
la
en
mues
de
superior
de
se
control
indica
esquina
se
Dentro
de
transferencia
La
de
salida
la
en
asignado,
concreto
unidad
de
como
operacin
una
la
seal
una
estado,
contiene
cuando
activan
de
caja
una
rectngulo
que
activacin
ejemplo
reloj
escalar
ha
se
correspondencia
una
mediante
un
se
simblico
de
pulso
es
salida
cdigo
indica
se
estado
de
un
decisin
adicional
componente
establece
de
caja
conveniencia,
Por
8-1.
Esle
vectorial.
la
estado,
de
caja
Figura
ASM.
de
del
cdigo
caja.
cia
indica
decisin
nombre
binario
Figura
La
RUN
estados
la
ilustra
decisin
Implcitamente,
seal.
derecha
de
seales
estado.
caja
los
bsicos:
diagramas
La
(a).
registro
determinado
caja
de
y los
secuencia
la
en
Figura
ferencia
la
un
de
mquina
una
del
pasos
ASM
temporal
en
se
como
caminos
HDLs
Un
tanto,
de
mquinas
de
pero
los
diagrama
relacin
elementos
tres
la
de
en
un
Por
de
hard
hardware
algoritmo
convencional
flujo
de
ocurren
que
l amado
caminos
algoritmo
secuencial.
un
la
datos
hardware
los
y
un
para
desarrollo
el
cerca
flujo
digital.
describe
contra,
describe
de
de
convencional
flujo
procedimiento
de flujo
un
liguen
diagrama
un
de
diagrama
diagrama
para
circuito
un
Por
elemento,
cuarto
un
representacin
presentaciones
tra
Un
un
de
de
ruta
pasos
ASM
Diagrama
El
designar
asemeja
se
los
flujo.
que
usamos
algoritmos
para
ASM
forma.
ferente
definir
para
trmino
de
especiales
ello
Para
diagrama
especificar
diagrama
caractersticas
unas
(ASM)
otro
un
es
determinado.
algoritmo
de
de
algoritmo
un
de
estado
346
FUNDAMENTOS
DISEO
DEL
LGICO
DE
Entrada
Entrada
Entrada
Cdigo
Estado
binario
IDLE
000
/?<-0
Operacin
registro
de
COMPUTADORAS
salida
RUN
Salida
Salida
Caja
(a)
Salida
Salida
de
estado
(b)
Ejemplo
de
de
caja
estado
escalar
decisin
Entrada
Entrada
(Operacin
de
de
Caja
(c)
registro
salida
Salida
de
Caja
(d)
salida
condicional
FIGURA
8-1
Elementos
La
de
de
caja
entrada
dos
con
las
entradas.
Un
(1)
y el otro
El tercer
elemento,
ovalada
la
de
camino,
salida
condicional,
dentro
de
La
de
de
caja
de
decisin
en
ei
de
entrada
con
una
ms
decisin
activan
se
de
solamente
entrada
del
verdadera
es
de
salida
de
decisin.
la
condicin
de
estado
salidas
el
efecto
el
en
de
caja
una
la
caja
una
especificada
de
caja
registros
una
transferencias
de
de
procedente
Si
de
diferencian
la
condicional,
forma
La
ASM.
diagrama
redondeadas
esquinas
conducen
que
las
de
de
(0).
Las
caja
cajas
una
depende
que
exclusiva
es
8-l(d).
condicin
La
8-l(c).
Figura
forma
la
Tiene
enumeradas
condicional.
mostrada
forma
la
en
es
dependen
que
correspondiente
de
uno
describe
(e),
mximo
un
condicional
entrada
booleanas
8-1
Figura
tiene
hexagonal
La
elementos.
Figura
a
de
vectorial,
Su
expresiones
la etiqueta
coincide
de
salida
control.
la
control.
condicin
la
falsa
es
la
booleana
si
condicional
entrada
cajas
cumple,
se
de
caja
binario
de
travs
las
entrada
salida
el
en
en
toma
se
de
de
de
pasar
la
entradas
vector
camino
travs
entrada
una
expresin
una
existentes
condicin
en
de
muestra
se
como
entrada
dos
caja
muestra
se
El
la
la
caja
debe
estado,
de
si
los
ASM
diagrama
efecto
el
salida,
de
de
toma
estados.
de
caja
de
binaria
camino
se
describe
caminos
variable
una
es
escalar
decisin
rombo
un
de)
slo
de
caminos
>
vector
un
posibles
entradas.
las
de
caminos
de
vector
un
los
2"
de
1 variables
Si
existentes,
el
valor
del
vector
selecciona
se
un
para
binarias
dicho
camino.
Un
ra
8-2.
de
otra
bloque
representa
salida,
Cualquier
bloque.
Cualquier
estado.
transferir
estado
caja
ASM
bloque
el
salida
de
estado.
Un
decisiones
para
transferencia
ser
control
de
ejecutada
al
siguiente
la
de
caja
una
la
entre
El
dicho
del
en
conectadas
caja
ma
consiste
ASM
bloque
condicionales
que
se
de
cuando
estado,
estados
la
de
caja
ejemplo
de
de
salida
satisfacen
tas
condiciones
registro
como
la
para
un
se
evento
especifica
caminos
bloque
l evarse
del
las
Este
reloj.
en
las
decisiones
cabo
mismo
la
Figu
dicho
en
se
mis
la
en
a
salida
de
a
ASM,
bloque
satisfacen
de
entrada
muestra
se
pueden
se
que
de
ASM
que
decisin
de
cajas
los
y
un
y acciones
ocurra
las
todas
estado
activa
condiciones
en
dentro
evento
pertenecientes
de
reloj
al
SECUENCIAMIENTO
FIGURA
ASM.
AVAIL
es
valores
del
el
camino
de
dicho
de
la
es
0(1:0),
cajas
das
de
de
estados
nodos
8-2
una
rresponden
de
Moore
hay
una
diagrama
estados
de
decisin
son
diagrama.
La
dependencia
dependencias
hay cajas
la
las
entradas
de
no
las
salidas
condicionales
cajas
un
las
salidas
de
un
se
ASM
se
correspondera
corresponde
el
dependencia
tipo
lneas
de
las
cajas
con
ASM
es
una
el
Mealy,
de
estado
de
estados
diagrama
un
se
diagra
de
estados
De
Moore.
de
de
de
es
co
un
en
Mquina
dependencias
mquina
ASM
y
sali
condicional
los
una
conec
que
Las
estado
las
con
de
diagrama
secuencial.
salida
conectan
que
las
el
de
contorno
secuen
del
en
los
figura,
circuito
del
circuito
caja
una
condicionales),
con
entrada
el
en
nodo
un
para
de
lneas
entradas
en
de
las
en
de
salida
salidas
Las
la
En
etiquetan
pane
para
especificadas
estar
Moore.
estados
de
MUL3.
o
se
salida
la
IDLE
dependiendo
tipo
tipo
Mealy.
temporales
clarificar
Para
de
De
la
estado
0 y,
MUL2
equivalente
registros,
a
el
a
pone
ASM
valores
los
de
deberan
que
de
se
bloque
de
corresponden
las
Consideraciones
de
las
son
MULI,
es
transferencia
se
valores
ms
del
de
Esta
salida
de
estado
si
MULO,
real
una
mquina
es,
de
ser
caja
equivalentes
todas
(esto
caminos
Durante
reloj,
de
Cada
los
Si
estado
IDLE.
es
activo
forma
es
de
estados.
Mealy,
cinco
8-2
Figura
control.
una
con
la
flanco
siguiente
condicionales
caja
de
el
con
de
del
salida
de
los
ASM
cajas
de
bloque
el
unidad
los
tan
las
Si
del
entrada
Las
ma
estado
START
vector
de
estados.
de
El
Si
bloque.
diagrama
El
cia!
347
CONTROL
ASM
Bloque
bloque
Figura
las
8-2.
consideraciones
En
la
de
temporales
Figura
8-3
se
ilustra
fa
un
temporizacin
ASM,
el
usamos
de
los
eventos
ejemplo
del
relacionados
ASM
bloque
con
el
348
FUNDAMENTOS
LGICO
DISEO
DEL
Ciclo
de
DE
(COMPUTADORAS
Ciclo
de
reloj
reloj
Clock
Ciclo
de
reloj
START
Q^
Qo
IDLE
Estado
/V
AVAIL
0000
0034
FIGURA
8*3
Comportamiento
IDLE.
estado
Para
siendo
2,
START
es
se
evala
(?(1:0)
siguiente
estado
comienzo
de
de
la
caja
presencia
estado
del
de
cambios
ejemplo
de
binario
de
de
ciclo
al
en
aparece
con
salidas
las
la
concu
aparece
asincrona
cambian
transferencias
las
el
aparecen
no
registro
reloj,
concurrentemente
tanto
subida
de
START
AVAIL
que
1 aparece
porque
pero,
Con
flanco
valor
nuevo
del
as
es
el
el
En
0.
pone
ocurre
y el
0 puesto
ser
=
entradas
ilustrar
para
de
presentamos
ruta
bits
registro
de
reloj.
del
y dan
signo
resultado
como
El
ASM.
diagrama
de
propuesta
una
sin
dos
realizar
sumadores
su
sin
de
multiplicacin
y
puertas
el
AND.
signo.
forma
y,
de
uso
En
un
multiplicador
2n
de
entero
un
Seccin
la
contra,
5-5
sin
el
algoritmo
binaria,
multiplicacin
bits.
proponiendo
describimos
posteriormente,
diagrama
combinacional,
Por
la
para
control
de
mediante
binarios
nmeros
la
unidad
una
control
hardware
algoritmo
un
datos
de
registros
multiplica
para
varios
se
IDLE
en
permanece
sin
cambiar.
de
en
binario
este
cias
0*
1, la unidad
Basndonos
ASM
enteros
Multiplicador
sencil a
transferencia
flanco
diagramas
2 nmeros
una
Esto
las
siguiente
al
esperan
la
de
estado
cuando
MUL1
es
permanece
registro
valor,
pasa
AVAIL
salida
la
de
el
estado
AVAIL
MULL
valor
y al
multiplicador
un
multiplica
En
estado
estado
estados,
de
usa
el
que
resultado
pero
siguiente
al
de
este
nuevo
valor
Vase
IDLE
el
con
El
El
MULI.
estado
respuesta
en
MULL
3.
reloj
de
Ejemplos
Se
de
el
reloj,
registro
Para
START
flip-
usamos
ciclo
reloj,
de
entrada
1 y la
reloj,
de
01.
es
que
ser
pasa
ciclo
flanco
el
l ega
primer
slo
que
ciclo
del
del
contenido
el
resaltamos
eventos,
es
subida
de
ASM
diagrama
un
el
AVAIL
flanco
Adems,
encuentra
Durante
salida
el
cuando
se
rrentemente
los
1.
As*
I.
y la
l ega
en
de
subida.
de
IDLE
cuando
sigue
AVAIL
mente
estado
el
en
ASM,
bloque
flanco
temporal
temporizacin
esta
el
con
est
control
el
8-3
considerar
disparados
flops
MULI
se
elementos
hardware
sistema
El
ASM,
present
que
que
memoria,
se
que
describe
ilustra
se
hardware
algoritmo
un
de
transferen
sus
utilizaba
ahora,
es
AMIENTO
SECUENCI
circuito
un
combinacional
ilustra
el
grama
ASM.
ALGORITMO
se
DE
lizada
izquierda
2
plicar
multiplicacin,
significativo.
una
0,
lneas
el
se
copian
tener
Si
se
l eva
ligeros
Cada
costoso.
producto
desplazarse
izquierda,
copia
procedimiento
Primero,
producto
del
usar
un
de
moverla
lugar
cador
0,
es
sumador
bit
la
necesitar
se
bits.
multi
la
el
menos
continua
copiados
est
de
en
anterior
nmero
que
siendo
bit
que
de
pro
l e
puede
posicin
relativa
ms
importante,
La
suma
cada
nme
cual
es
menos
inmediatamente
quedar
al
preparado
para
del
copias
multiplicando
al producto
dejar
parcial
a la
el desplazamiento
izquierda
de
utilizar
un
sumador
de
lugar
con
las
mismas
n
posiciones,
siempre
si el bit correspondiente
al multipli
Esto
con
en
Tercero,
vez.
lo
las
desplazar
realizar
se
sume
que
sumarn
se
conveniente
es
nmeros,
registro
un
derecha.
la
digital
dos
estos
ceros,
digital,
hardware
sume
en
producto
al
realizar
a
del
circuito
un
almacenar
ceros
Para
nmeros
binarios
en
circuito
lugar
izquierda
sumar
a
a
por
respecto
nmeros
utilizar
o
en
misma
de
lugar
de
parcial
Adems,
un
no
la
en
multiplicar
se
multiplicando
8-4.
multiplicador
dos
multiplicando
Segundo,
producto
el
del
para
un
parcial
continuacin.
desplazar
multiplicando
multiplicando.
del
en
el
izquierda,
con
rea
Vamos
sumarlo
para
Los
multiplicando.
signo,
2.
>
utilizar
copia
se
que
se
se
en
este
la
copia
se
el
siendo
bits,
cambios.
Este
a
bits,
2n
se
vez
parcial.
hizo
se
de
multiplicador
correspondiente
de
multiplicar
bit
obtenido
simultneamente,
binarios
el
con
del
tenga
posicin
una
producto
cabo
unos
ros
desplazan
mximo
un
realizar
el
bits
la
se
dia
un
sin
del
ejemplo.
Figura
empezando
un
multiplicando
I, el
como
ceros
bits
binarios
utilizando
en
Aqu
formula
se
nmeros
muestra
se
los
es
alinearlos
para
que
como
multiplicador
tantos
se
Vase
gar
del
siguientes
cesado.
10011,
dos
349
desplazamiento.
sucesivos
desplazamientos
mejor
describe
sucesivamente
bit
Si
copiado,
mente
proceso
10111
binarios:
de
multiplicacin
CONTROL
registros
de
transferencia
mediante
se
de
registro
un
de
La
El
sumador
un
cabo
observaremos
es
estructura
l eva
se
suma.
nmeros
Si
cin.
usa
una
propone
papel,
en
slo
MULTIPLICACIN
LA
mano
la
las
que
algoritmo,
parcial
puesto
esto
que
altera
no
la
la
que
2n
valor
el
resultante,
parcial
cabo
el
una
suma
del
bit
se
azul
se
ma,
sin
de
se
indica
el
con
por
la
mayor
peso
del
Cada
vez
cada
de
desplazamiento
producto
de
multiplicacin
el
bit
que
multiplicando
aparicin
el
ejemplo
este
0.
es
realiza
embargo,
repite
es
multiplicador
acciones
bit
8-5
inicial
Figura
la
En
producto
de
seguida
slo
realiza
se
bit
del
un
acarreo
un
en
desplazamiento
desplazamiento
la
este
es
durante
de
una
derecha
10111
Multiplicando
19
10011
Multiplicador
l eva
10111
00000
00000
10111
FIGURA
Ejemplo
Producto
8-4
de
multiplicacin
mano
la
derecha.
Una
acarreo
informacin
vez
de
estas
acciones.
no
es
un
adicional
el
que
l eva
se
Cada
cinco
ejecutan
esta
Vase
es
derecha.
Este
sumas.
10111
la
se
caso,
las
23
110110101
multiplicador
a
parcial
437
estos
del
sigue
que
cambios.
con
un
multiplicador,
a
proceso
que
dos
En
proble
al
350
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
23
10111
Multiplicando
]9
OOU
Multiplicador
00000
Producto
10111
Suma
10111
Producto
010111
Producto
10111
Suma
lOOlOl
437
multiplicando
parcial
del
ques
a
de
sumar
parcial
despus
desplazar
parcial
despus
de
desplazar
parcial
despus
de
desplazar
Suma
110110101
Producto
parcial
despus
0110110101
Producto
despus
del
multiplicando
FIGURA
de
la Figura
desplazamiento
es
una
de
contador
el
5-5,
del
versin
ascendente,
de
lugar
registro
registro
de
Este
El
de
Para
el
contador
se
cada
es
final
La
L
est
unidad
Entonces
el
ya
C.
nmero
control
sistema
en
de
parcial
el
producto
el
desplazamiento.
registro
doble
parcial
el
inicial
desde
de
multiplicador
termina
se
suma
nuevo
almacenado
que
de
A.
La
del
alcanza
el
proceso.
la
seal
del
de
obtener
De
operacin
valor
0,
de
el
se
la
pro
cambia
G,
Collt
A
esta
el
Inicio,
la
utiliza
se
Cada
los
almace
0.
forma
salida
en
mul
de
decremento.
1 hasta
un
bit
flip-flop
desplazamiento
tienen
lugar,
despus
su
hasta
La
transfiere
y el
de
antes
P*
multiplicacin.
se
que
el
en
usamos
El
A.
descendentemente
Cuando
A
producto
se
forma
significativo
parcial
mas
durante
cero
justo
estado
un
en
que
de
se
cada
bit
Los
multiplicador
porque
del
sumar
para
valor
el
posible
el
P
en
Ciml.
parcial
vaca
pone
comprueba
cada
un
la
IN,
es
contador
almacenar
sucesivamente
I y cuenta
se
para
slo
permanece
comienza
producto
El
descendente
cuenta
producto
Q
7-11.
con
significativo
se
7-2*
Figura
Figura
entrada
la
y el
derecha
usa
sumador
para
registro
la
la
la
suma-desplazamiento
valor
valor
se
8-6.
menos
bits
operaciones
el
una
colocado
de
Tanto
El
sea
bit
sncronos
Figura
y examinar
a
de
ya
de
tiene
el
del
significativos
transfiere
suma,
parcial.
n operaciones,
desplazamiento
realizan
suma
binario
carga
de
de
de
un
han
del
el
blo
principio,
ampliado
multiplicador
en
paralelo
dos
registros
en
se
proceso
7-14.
Figura
de
uso
al
los
IN,
acepta
sumador
Inicialmente
producto
una
ducto
la
contar
P.
se
liberado
espacio
acarreo
El
del
de
diagrama
P,
Usaremos
al
entrada
multiplicador
desplazamiento
el
para
Q0.
en
la
por
doble
Este
x).
procedente
registro
Q.
cuenta
y
la
en
viene
en
reset
con
el
en
la
la
construye,
contador
se
que
el
muestra
se
el
similar
de
muestran
se
8*6
?, similares
paralelo
en
tambin
que
aparezca
desplaza.
se
derecha.
datos
desplazamiento
Q.
el
un
B,
paralelo.
flip-flop
es
de
igual
carga
carga
almacena
que
registro
segn
Q,
se
tiplicador
se
registro
el
en
ruta
multiplicando
El
carga
forma*
esta
temporalmente
excepto
l evar
para
en
carga
con
de
componentes
na
contador
desplazar
final
Figura
multiplicador
del
mayor
paralelo,
en
de
y antes
sumar
la
Todos,
bits
con
carga
con
datos
anteriores.
pequeo
registro
un
de
ruta
flog2/il
ms
desplazar*
hardware
multiplicacin
una
En
La
necesita
entero
de
es
overflow
un
desplazar
es
y antes
bit
de
antes
es
8-5
de
captulos
en
de
multiplicador
desplazamiento
ocurre
que
el
que
ya
MULTIPLICADOR
DEL
hit
de
10111
de
y
despus
Producto
binario.
nmero
el
001000101
vistos
el
es
que
Producto
multiplicador
bits:
(f.vl
despus
01000101
BLOQUES
componentes
sumar
desplazar
Producto
Ejemplo
con
de
ya
parcial
Producto
bit
de
multiplicando
el
el
que
despus
1000101
DE
ya
parcial
'Vase
DIAGRAMA
inicial
parcial
el
bits
suma
desplazan
ms
se
a
SECUENCIAM1ENTO
la
derecha.
se
de
El
desplaza
operacin
parcial,
esta
ducto
de
control
de
este
examina
la
unidad
de
la
Tambin
control
de
de
del
mente
la
por
producir
de
Si
Q0
se
En
Este
gistros
el
el
0,
es
el
estado
registro
es
de
datos
la
Q.
carga
diagrama
ponen
de
0,
de
esta
un
cero,
Las
no
IDLE
del
ambos
lista
0,
A(n
I)-
*-
srA,
Q(n
1)
4-
A(0),
sr>
no
se
al
estado
En
el
estado
el
contenido
transfiere
futuro
de
transferencias
simultneas:
C*~
1,
es
contenido
cinco
de
0,
cuando
1.
se
estado
del
derecha
Q{)
acarreo
el
casos
Si
Q.
explcita
sea
IDLE
valor
y el
operacio
est
y G
comienza
estado
el
de
siguiente
de
multiplicando
manipula
se
estado
con
carga
la
para
control
de
secuencia
el
mueve
se
la
seales
multiplicacin
La
En
desplazamiento
expresar
valor
la
el
transfiere
se
mediante
el
de
muestra
significativo
cambiar.
sin
en
y 0 si P es distinto
estado
del
(status)
registro
se
menos
suma
quedan
realiza
contador
y el
bit
esta
unidad
necesarias,
en
I,
la
que
externa.
estos
pro
de
basndose
Inicialmente,
estado.
del
derecha,
multiplicador
entradas
son
se
est
este
para
0
de
el
en
y Z
de control
Despus
adicional
la
sumar,
cero
ASM.
La
del
si
igual
8-7
Figura
diagrama
ASM,
puede
se
la
posicin
bit
el
bit
un
de
significativo
de Q.
menos
microoperaciones
las
activan
permanecer
y el resultado
A y el bit
se
Q{)
bit
a
una
es
entrada
un
valor
al
351
significativo
decide
I si
es
el
A,
menos
transferido
ha
control
nica
bit
desplazado
siempre
multiplicacin,
de
el
se
de
Mientras
se
significativo
descarta
han
que
en
y A
MULI
desplazamiento
Z,
diagrama
base
y
derecha,
se
En
y
el
C
de
Qi},
unidad
mediante
control.
Segn
en
al
suma
ruta
operacin
1.
Q,
La
multiplicador
de
decide
se
ta
ms
contiene
MULTIPLICADOR
registros
los
MULO,
MULO,
entrada
la
bit
CONTROL
binario
multiplicador
un
para
se
la
binario
unidad
y la
a
ninguna
cambia
terminado
DEL
multiplicador
registro
el
ha
Q,
seal
la
control
ASM
DIAGRAMA
al
de
continuacin.
se
bloques
desplaza
se
examina
si
unidad
nes
determinar
para
de
significativo
desplazamiento
bits
del
multiplicador
de
significativo
los
8-6
Diagrama
ms
menos
bit.
en
bit
de
bit
el
forma,
en
acarreo
al
FIGURA
a
es
MULI.
C,
y
de
Q>
re
352
LGICO
DISEO
DEL
FUNDAMENTOS
Para
la
simplificar
Esta
registros.
un
COMPUTADORAS
DE
FIGURA
8-7
Diagrama
ASM
de
representacin
definir
| para
operador
otros
registro
el
para
construido
compuesto
|,
operacin,
notacin
una
de
partir
concatenacin,
l ama
se
aadimos
operacin,
esta
binario
multiplicador
de
bit
registros
otros
usando
el
partes
de
ejemplo,
Por
C\\A\ Q
representa
al
significativo
desplazamiento
obtenido
registro
un
la
la
combinacin
Podemos
significativo.
menos
de
partir
usar
registro
este
registros
de
compuesto
para
{?,
desde
el
ms
el
representar
derecha
C||A| f-srC||A| <2

como
resultado
se
muestra
de
en
un
1a
desplazamiento
Figura
Recuerde
8-7.
a
la
derecha
que
toma
suponemos
el
el
que
valor
no
bit
ser
menos
que
se
significativo
especifique
del
otra
SECUENC1
as
cosa*
ASM,
ya
realice
se
El
que
se
que
usando
tambin
contador
MUL1
ma
de
la
sentencia
antes
de
flujo
estndar
sobre
sncrona
con
cin
de
cin
est
P,
En
donde
ducto.
Merece
los
por
contenido
haciendo
contiene
la
la
es
el
ASM
los
yt
pena
8-5,
Figura
lo
bits
considerando
la
el
resultado
de
indica
IDLE.
El
y
los
el
ejemplo
actualiza
En
el
n-simo
la
multiplicacin
final
est
en
el
que
0 y
el
bucle
de
datos
instante
de
ha
se
disponible
en
significativos
la multiplicacin
de
es
actualiza
que
ruta
la
esta
menos
la
entre
registros
de
producto
revisar
precede
la
que
de
permanece
nuevo.
Puesto
instante
status
Esto
para
relacin
estado
diagra
0* sigue
un
transferencia
sobre
el
en
entre
ASM.
primer
de
significativos
ahora
el
bit
es
estado
momento
un
En
ejecuta
Z
al
ms
que
que
diagrama
de
actualiza,
el
se
tanto,
por
el
en
decisin
se
que
comprueba
temporal
se
representa
que
estado,
vuelva
detenerse
MULI
cero
reloj,
por
sentencia
la
siguiente
cero,
MULO
P
que
5 de
el
del
pro
del
para
dia
flujo
ASM.
grama
El
de
tipo
0*
El
sumador
de
vectorial
en
similar
nos
la
en
la
de
datos
C,
hecho
slo
el
la
la
la
representa
condicional
0,
con
para
0.
la
la
transferencia
las
salida
cuatro
que
la
la
Z
el
del
una
hemos
Z||
Figura
igual
8-8<b),
que
combinaciones
MUL,
de
la
La
Hay
siguiente
suma
salida
de
cambio
de
re
eliminar
(el
el
en
cual
bucle
de
en
Z||?0.
de
desplazamiento
los
de
Z?,
Para
la
la
Qq
para
operandos
la
salida
combinacin
A
en
sali
combina
1* la
la
Z
muestra
se
posibles
combinacin
el
vector
IDLE,
es
combinar
para
el
combinaciones
entrada
derecha
Esto
el
estados
en
estado
la
la
derecha.
transferencia
concatenacin
basada
cuatro
de
muestra
se
que
la
permiten
desplazador
el
de
decisin
Para
la
combina
cambios
ha
se
sentido,
este
representar
de
reduccin
decisin
multiplicacin.
la
los
operandos
desplazada
Para
con
utilizado
Q0.
L el
a
es
suma
la
de
el
proceso
de
en
estos
sumador,
como
de
sentencia
bit
como
combinado
sumador
operacin
estado
derecha
es
es
una
Adems,
vectorial,
de
la
Figura
8-8.
escribir
del
indica
se
la
permitir
el
caja
desplazamiento
un
carga
combinacional
acarreo
deben
una
de
registro
desplaza
de
de
desplazamiento.
que
el
que
el
comenzar
usa
el
poner
almacena
de
en
carga
para
Q tambin
que
desplazador
necesario
de
siguiente
es
desplazada
Q(}
velocidad
en
que
es
la
habilitacin
un
antes
derecha
ASM
retardo
ms
no
la
con
diagrama
el
el
la
de
con
flip-flop
registro
multiplicador
figura,
microoperaciones
sncrono
reset
multiplicador
det
con
es
con
que
ASM
diagrama
fa)
registro
un
decisin
?0),
combinacin
suma
que
de
caja
Z,
del
centro
en
en
la
vector
Para
una
hilos)
pane
sumador
al
que
con
ilustrar
el
en
es
suma
incrementa
Para
cin
la
diseo
multiplicador
Suponiendo
multiplicacin
la
y
al
estado
un
del
combine
que
da.
en
del
combinacional
combina
reducir
flip-flop
Esto
y el
las
desplazamiento
un
El
El
multiplicando
En
de
necesita
0 sncronamente.
versin
otra
ASM.
diagrama
desplazador
5-13(c),
Figura
7-2.
ruta
gistros
est
un
Figura
permite
cargar
realizar
puede
registro
un
desplazamiento,
de
el
datos
es
Tambin
registro
un
sumador
puesto
muestra
su
por
de
al
la
en
el
8-8
es
de
ruta
registro
del
ser
para
multiplicacin.
La Figura
sustituido
necesita
paralelo
El
resultado
registro
en
carga
el
ia
para
ASM,
diagrama
guarda
que
del
el
en
paralelo
registro
seleccionado
registro
enumeradas
en
estados
es
la
cuando
el
no
de
de
reloj*
de
de
Z,
subida
determinar
contenido
su
el
flanco
para
actualiza
que
de
diagrama
permite
diferencia
en
asincronamente
flanco
el
en
operaciones
valor
decisin
La
registros
cabo
siguiente
siguiente
el
disponible
tiempo,
completado
A | 0,
l eva
El
importante
una
ASM.
de
estados.
MULL
estado
ilustra
diagrama
un
lista
353
CONTROL
obstante*
no
La
ambos
en
el
Esto
de
se
el
control
P,
estado,
otro
en
explcitamente,
representa
se
en
transferencia
P
compuesto
decrementa
y
comprueba,
se
seal
se
Esto
pone
de
decrementar
de
decisin
se
una
0.
pone
AMIENTO
caja
0,
Esto
de
se
salida
354
DISEO
DEL
FUNDAMENTOS
LGICO
Multiplicando
COMPUTADORAS
DE
IN
*-1
Contador
"i
riofc"i
|
de
Detector
cero
paralelo
~1T~Desplazador
Ll
Unidad
de control
Seales
Sumador
G(Go)
Registro
la derecha
Multiplicador
Registro
Registro
desplazamiento
de
control
de
Producto
OUT
(a)
FIGURA
8-8
8-4
Control
Al
cableado
la
disear
unidad
de
el
primero
deben
control
de
secuenciacin
y la
crooperaciones
labras,
alternativo
binario
Multiplicador
tiene
que
ver
con
la
la
considerarse
dos
unidad
control
parte
de
de
control
distintos:
aspectos
y
que
las
genera
el
control
de
En
microoperaciones.
las
seales
de
control,
las
pocas
mi
pa
y el
SHCUENCIAMIENTO
la
segundo
con
aspectos
dividiendo
control
trminos
en
seales
de
de
ruta
datos
datos
cacin
una
sitar
estar
enumeran
de
nes
operacin
la
la
que
misma
indican
se
que
estado
puesta
0 del
seal
de
control
sin
MULL
0
poner
para
booleana
IDLE
Initialize
el
es
estado
de
C,
TABLA
En
de
debe
activa
IDLE.
en
funcin
IDLE
estado
En
cmo
de
expresar
el
en
este
el
haga,
de
variables
G
debe
de
igual
es
ASM,
del
La
I, de
la
de
control
el
para
Nombre
las
seales
Expresiones
de
control
de
diagrama
bloques
Microoperaciones
A:
Registro
en
que
IDLE
Load
MULO*
Shift_dec
MULI
B<-N
Load_B
LOADB
C-0
Clear_C
Load
-0
C\\A\ Q*-srC\\A\ Q
B
C:
Flip-Flop
Q:
P:
de
Initialize
A
A*-A
Contador
puesta
binario
multiplicador
Mdulos
Registro
al
ÔU
Load
Q+-1N
C\\A
P
P^P-
*-
\Q
n
srC||A
*-
I
1
|Q
ShifLdec
IDLE
LOADQ
Initialize
Shift_dec
control
G
(?
cero
forma
del
Registro
como
represente
8-1
de
Seales
do
1DLE,
trata
se
misma
del
estado
que
seal
expresin
funcin
en
estado
usa
se
la
el
en
seal
una
estado.
a
la
el
en
cero
Initialize
est
es
tiempo
con
As,
nombre
haber
derecha*
de
pone
Initialize,
G
la
activarse
se
las
de
a
diagrama
nece
operacio
instante
control.
cuando
punto,
se
cuando
del
i
pone
se
no
microoperacio
pueden
seal
emplea
se
ubicacin
la
tres
tambin
de
la
extrae
se
Initialize
Como
lgico
Dependiendo
segn
activa,
se
G.
para
datos
control
posibles
hay
ellas
seales
sus
de
mismo
el
clasifi
microopera
desplazamiento
todas
Aunque
separar
columna,
ltima
la
y
en
P,
Initialize*
elegido
P.
carga,
dicha
de
de
extrae
ocurre
contador
del
carga
l amada
Initialize
estado.
se
la
suma
siempre
ruta
otras
se
para
de la
en
seales
registro
necesarias
activar
para
el
en
registros
Basndonos
aadir
de
las
pensando
los
la
seales
representa
examinar
que
las
el
las
control
de
seales
control
de
para
0,
registro
hemos
entrada
se
puesta
del
inicio,
a
producto
ClearjC,
8-1:
seal
aspectos
permita
ejemplo,
Por
dos
puesto
forma,
esta
que
cada
de
flip-flop
que
estado
el
Tabla
y cargar
la
de
variable
una
puesta
razonable
verstil
ASM.
embargo,
la
para
estado
la
de
se
De
estos
escogido
registros.
utilizar
puede
los
ellas
es
sistema
booleana
de
caso
un
diagrama
en
de
segn
este
hacer
el
en
Una
que
que
solamente
dos
estos
separaremos
define
ASM
Las
hemos
multiplicacin.
la
expresin
la
microoperaciones
Como
Es
registro,
solamente,
Finalmente,
nes.
donde
control.
de
para
ASM.
diagrama
8-1,
microoperaciones
seales
un
operacin
separadas
el
en
Tabla
la
en
las
las
ms
basan
se
clasificar
en
para
control
se
definen
se
ciones
de
partes;
Aqu
tabla
una
diagrama
separado
un
y
hemos
Aunque
lgica.
compartir
dos
en
entradas,
y
otro.
pueden
ambos
ruta
estados
estado
un
original
despus.
sucede
qu
determina
que
especificacin
de
de
Las
la
control
la
transiciones
diseo,
de
parte
355
CONTROL
MULI
el
356
FUNDAMENTOS
estado
MULI*
OR)
se
do
en
As,
definen
de
el
y
el
similar.
desde
multiplicador
del
resto
la
de
lgico
seales
internas
Las
ultimas
fuera
del
dos
IDLE
con
de
y el
control
del
Estas
resultado
se
seales
no
{operacin
Shift-Dec,
el multiplican
explcitamente
suma
Load
multiplicador*
y LoadjQ,
Loadji
seales*
sistema.
relativa
representando
para
el
de
las
cajas
que
afecta
no
que
condicionales
cargan
considerarn
se
afectan
al
de
salida
condicional,
al
mismo
estado*
Es
de
diagrama
decir*
la
los
dos
decir,
estado,
siguiente
de
caja
una
existentes
decisin
de
caja
esta
Una
vez
caja
de
afecta
no
la
en
la
entre
eliminado
han
concreto,
en
Vase
al
cajas
la
8-7,
Figura
ha
se
que
decisin*
han
de
caja
deci
la
caja
claramente
van
estado
eli
salidas
de
eliminado
?0,
siguiente
diagrama
se
que
las
dia
el
El
8-9.
Figura
se
condicional.
salida
caminos
la
dibujar
secuenciacin.
la
en
aparece
Tambin
condicionales.
volver
podemos
relativa
binario
salidas
a
microoperaciones*
informacin
la
multiplicador
slo
las
solamente
todas
J0*
COMFUTA!>0RAS
producto
informacin
modificado
sin
DE
diseo.
ASM
minado
el
dos
otras
forma
Eliminando
grama
ASM
hace
se
Las
MULI.
con
LGICO
DISEO
DEL
y,
por
de
la
tanto*
se
elimina.
partir
control
del
(es
control
siguiente
diagrama
la
representacin
tratar
ciacin
de
estado
el
de
el
la
y
estados
unidad
de
parte
los
estados
de
control*
tabla
salida
como
un
H-9
Diagrama
ASM
segn
de
circuito
transiciones
para
pane
de
secuenciacin
unidad
8*9
Debido
crear
una
de
del
control
multiplicador
el
corno
Figura
especificadas,
salidas
distintas*
estados
la
Ja
indica
tabla
se
puede
binario
la
relaciona
corresponde
exceptuando
pane
disear
en
ASM
con
que
relacin,
esta
para
se
de
divisin
modificado,
ASM
diagrama
La
las
son
de
diagrama
el
unidad
La
estado).
siguiente
control,
secuencial*
sin
Posteriormente*
FIGURA
estado,
secuencial
parte
del
seales
secuencial
y las
la
comportamiento
de
del
circuito
un
disear
podemos
el
siguiente
la
segn
de
ASM
diagrama
la
del
salida,
de
de
modificado*
represente
que
comportamiento
en
comportamiento
el
ASM
parte
podemos
de
secuen
mediante
SECUENCIAMIENTO
de
mtodos
chos
diseo
mente
tiene
una
diseo
de
unidades
cial.
lgico
difcil
es
casos,
de
mtodo
El
para
corresponde
se
secuencia
de
tro
entre
4.
Captulo
gran
los
de
de
estos
Sin
embargo,
mtodos
tpica
que
especficos
mtodos
clsicos
mtodos
de
mu
en
estados
de
nmero
usaremos
dos
el
para
de
diseo
usa
un
secuen
diseo.
registro
mximo
un
esencialmente,
Puede
salidas,
una
flip-flops
estados.
sus
2"
de
aadir
2n
los
de
uno
lgica
para
que
estados
regis
afectan
de
un
Un
que
control
de
salida
estados.
asociadas
el
registro
de
hasta
tener
puertas
con
seal
una
cada
para
juntos
necesario
ser
flip-flops
indica,
proporciona
puede
que
con
nombre
su
como
decodificador
un
Un
estado.
tiene
es,
transiciones
consecuencia,
variaciones
al
y decodificador.
estados
de
cada
Como
el
en
debido
continuacin
secuencia
de
control
con
decodificador
mtodo
357
CONTROL
y decodificador
registro
el
este
son
que
a
secuencia
de
secuencia
control,
ilustramos
de
control.
de
plante
se
como
cabo
unidad
Presentamos
Registro
secuencial,
l evar
las
de
seales
las
salida.
La
secuencial
parte
dos
entradas.
falta
dos
el
procedimiento
La
tabla
01
el
nar
de
salida
AjAq
Como
a
las
tiene
de
M0
un
es
igual
binario
cdigo
instante
1 mientras
estado
del
entradas
para
De
dado.
A/,
se
A/()
como
forma,
esta
el
que
actual,
estado
senci
se
determina
cuando
el
generar
con
salidas
IDLE,
MULO
denominan
la
son
variable
actual
estado
salidas
pueden
determi
para
control
actual
entradas
las
use
se
iguales
MULL
estados
para
del
multiplicador
el
actual
Entradas
W,
de
registro
Af,
0
0
1
decodificador
de
Salidas
la
del
IDLE
Afo
futuro
Estado
Z
y el
secuencia
unidad
decodificador
MULO
0
1
MUL1
es
de
decodificador
un
la
en
binarios
estados
de
no
las
de
resto
estados,
muestra
se
columnas
entrada
del
el
ejemplo
los
secuenciamiento
de
parte
tres
un
control
las
que
de
variable
una
tener
es
asignaremos
hacen
complejas.
de
unidad
Vase
que
la
El
en
slo
como
MUL1
siempre
la
estados
tres
8-2
de
Estado
MULO
(x)
estados.
IDLE
dependen
control
IDLE
salida
que
Tabla
Nombre
igual
es
salidas
TABLA
de
los
de
la
lneas,
Las
Mx
respectivamente.
salidas
especificar
nombre
flip-flops
Al
este
ms
de
como
MUL1,
estado.
que
dos
MULO
sin
00,
los
lneas.
Aunque
secuenciacin
de
parte
situaciones
en
tiene
y decodificador
secuencia
de
aplica
se
de
decodificador.
del
tambin
binario
multiplicador
registro
decodificador
salidas
la
un
con
un
el
para
ASM
cuatro
para
1DLE,
el
=
la
planteado
estados
siguiente
mediante
el
de
Llamaremos
y 10
entradas
tiene
tres
de
8-2.
00,
usan
ASM
diagrama
diagrama
registro
un
el
para
se
Tabla
realizar
flip-flops
solamente
l o,
de
Para
0.
2
358
FUNDAMENTOS
Como
de
ejemplo
se
ficador
disponibles
condiciones
las
obtener
para
los
de
simplificar
tabla
mos
informacin.
posibles
estados
futuro
el
deduce
de
estado
de
partir
A/0
presente
l si
MUL1
es
entrada
Ea
para
del
flip-flop
IDLEG
de
igual
la
los
flip-flops
cada
Kamaugh
inspeccin
la
para
de
tabla,
la
encontra
entrada
De
el
decodi
representa
de
de
y
re*
decodificador
que
simple
0,
de
mayora
Aqu,
del
Mapas
IDLE
es
es
igual
es
condiciones
estas
se
De
A/t).
misma
la
Vase
los
de
ficador
ecuaciones
estas
que
nombres
mente
ecuaciones
del
ecuaciones
de
El
los
con
se
usan
el
estado
el
para
y M{y y
las
salidas
A/,
Las
Un
flip-flop
Otro
flop
y el
est
resto
decisin
del
cuando
de
de
simplificacin
Esta
formado
encontrar
directa
estado
de
reducir
decodi
el
posible
es
los
utiliza
que
est
que
casos
de
y,
un
se
para
de
as
estn
escribiendo
costes
al
tas
las
de
conjunto
muestra
se
entradas
la
lgica
del
diseo
el
de
la
en
la
figura,
de
la
de
partir
aadir
que
la
lneas
como
puertas
conectando
binario
las
datos.
de
ruta
calcula
que
aadido
tenemos
multiplicador
control
lgica
a
han
se
2 bits
decodificador
determinan
se
seales
como
del
para
y Load
de
registro
un
por
salidas
Tres
entradas
las
Shifi_dec
disponibles
las
lineas.
como
ClearjC\
de
se
algunas
en
de
flip-flops
dicho
un
usar
flip-flop
un
slo
tiempo,
estado
de
cada
un
est
fi p-fiop
flip-flops
flipa
uno
secuencial
la
segn
otro
al
representa
Cada
estar
circuito
l el
flip-flop
estado.
por
los
de
uno
concreto
propaga
configuracin,
en
es
de
asignado
dicha
control
instante
nico
almacena
excepto
nmero
cada
flip-flop
Este
Para
control.
mximo
diseo
8-10.
Figura
Completamos
a
estado.
que,
el
la
en
como
control
estado
Cuando
0.
evidente
usa
es:
estado
un
nico
ese
Es
de
mismo
ese
en
tabla
variables
usando
herramienta
control,
embargo,
Load,
mtodo
a
de
ya
Sin
por
posible
asigna
se
aparece
decodificador
Shiftuiec
ClearjC
para
de la unidad
salidas
un
Imtialize,
salidas
etiquetadas.
lgicas
aplicar
control
generar
Initialize
salidas
A/,
puesto
algunos
flip-flops
redundancia
una
la
estado
de
En
los
eliminar
Podemos
flip-flop
control.
diagrama
flip-flops
8-1.
de
del
inspeccionar
variables
estados.
los
entradas
decodificador
para
futuro.
Tabla
los
de
lugar
en
de
las
de
de
las
para
estados.
entrada
MULO
directamente
nombre
smbolos
los
ms
la
forma,
-
extrado
del
lugar
en
proporciona
simples
que
ecuaciones
han
se
estados
MUL1
DM[
todo
entrada
4.
usar
del
salidas
salidas
seal
estado
actual
estado
el
su
que
las
salidas
por
futuro
por
la
tanto,
que:
DMq
de
del
flip-flops.
las
los
usar
obtener
condiciones
las
igual
es
lugar
podemos
los
sola
de
Captulo
convencional
para
las
una
en
las
usar
usar
proporcionan
ms,
Es
fi p-lops,
de
lugar
en
tabla
la
el
en
mtodo
de
hecho
tambin
salidas
los
de
En
podramos
circuito.
ejemplo,
estado
cuando
del
ecuaciones
Por
el
que
actual,
del
aplicacin
simplificadas
el
diseo.
el
en
Estas
esta
estados.
de
uso
Sin
consideracin
en
su
para
estado
del
las
tenemos
La
mayor.
ecuaciones
las
obtener
booleanas.
de
partir
presentado
y podramos,
embargo,
entradas,
de
funciones
mucho
es
para
si
simplificar
estn
como
estados
excesivo
trabajo
puede
un
las
disear
puede
se
secuenciales
estados
de
pequeo
de
secuencial
circuito
de
simplificar
para
nmero
circuito
el
nmero
un
COMPUTADORAS
DE
diseo
de
mtodo
Kamaugh
el
diseo
uno
el
tiene
de
anteriormente,
usando
Mapas
aplicaciones
quiere
LGICO
mencion
se
estados
Este
DISEO
DEL
de
lgica
actual
estado
slo
flip-flop.
tcnicas
de
posibles
deteccin
en
y
un
circuito
correccin
secuencial.
de
este
errores,
Por
ejemplo,
m
un
SECUENCIAMIENTO
359
CONTROL
Clock
circuito
necesita
uno
por
de
slo
cuatro
Z),
de
En
circuito
diagrama
la Figura
en
un
un
flip-flop
En
la
lneas
existentes,
salida
0;
1
un
0.
circuito
En
entradas.
-
1
de
la
el
diagrama
excitacin.
de
Si
estados.
da
se
lugar
aspecto
que
disear,
puede
emplean
se
siste
del
coste
este
en
lgica
Esto
flip-flops,
12
el
su
que
de
codifica
estado
necesita
ventajas
algunas
con
de
variables
circuito
incrementara
mtodo
ofrece
ni
flip-
ahorro
un
el
en
del
si
entrada
la
caja
l(b),
8-1
correspondiente
dependiendo
1, la
es
circuito
la
8-1
Figura
el
que
salida
La
flip-flop.
del
tal
de
de
la
estado
se
entrada
La
estado.
de
caja
ASM
diagrama
sustituye
un
a
en
muestra
se
como
de
componente
la caja
l(a),
nombre
del
seal
si
es
de
como
a
la
caminos
valor
la
seal
del
se
X.
de
salida
caja
de
la
de
estado
por
de
caja
correspon
se
vector
enva
la
la
lnea
la
0,
manda
seal
y X
el
1
manda
el
en
es
0,
travs
una
se
forma,
esta
sustituye
de
caja
X{)
es
De
l eva
se
de
un
se
las
la
lnea
de
si
a
la
2
dos
ejemplo,
l pasa
de
los
el
de
hay
de
lnea
caminos
del
ASM.
vectorial
entrada
X
l.
de
demultiplexor
por
decisin
decisin,
diagrama
del
la
seal
que
decisin
de
del
la
de
caja
conmutador
un
los
caja
la
lnea
entrada
acta
9,
la
reemplaza
se
la
de
de
valor
la
en
escalar
entrada
la
manda
se
est
que
decisin
de
a
demultiplexor
se
corresponden
que
la Figura
8-1
Uc),
seal
La
correspondiente
lneas,
dependiendo
0;
informacin,
un
ASM
facilidad
ms
con
flip-flop.
El
salida
la
sustitucin
mismo
el
con
reglas
diagrama
un
utilizan
se
de
de
en
transformar
para
Estas
secueneiacin
muestra
se
sustitucin
estado.
ta
etiquetado
con
seal
el
en
salida
simplicidad
de
especifica
Como
lgico.
tipo
Figura
La
la
por
ta
represente
regla
Cada
salida
salidas.
mtodo
reglas
flip-flop
un
slo
que
corresponde
la
con
con
8-9,
se
el
estados
las
muestra
se
ASM
de
estado
de
8-11
circuito
con
por
ASM
de
tablas
secuencial
un
es
el
diseo.
Figura
la
un
ventaja
diagrama
de
estado,
decodificador
un
mnimo
este
que
Pero
del
necesitan
flip-flop
parecer
flip-flops.
inspeccin
se
nmero
un
un
puede
Una
aparentes.
no
use
secuencia
de
registro
un
con
que
Con
vista
ms
por
esfuerzo
estados,
flip-flops*
utiliza
ser
no
12
multiplicador
un
para
primera
que
pueden
simplemente
tipo
flops
control
con
estado.
puesto
ma
lnea
Unidad
secuencia!
das,
2n
8-10
FIGURA
Xrt
de
salida
j.
se
9.
En
0,
el
de
demultiplexor
un
por
decisin
manda
la
ejemplo,
seal
enva
se
si
el
las
de
una
nico
la
I
360
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
Entrada
Entrada
Estado
Salida
(a)
Caja
estado
de
Entrada
Entrada
DEMUX
EN
Aq
D\
Salida]
(b)
Entrada
Entrada
Caja
de
Salida
escalar
decisin
Entrada
Entrada
T
Salida
Salida
(d)
Unin
Entrada
Entrada
B
Salida
<e)
FIGURA
Reglas
Caja
de
salida
condicional
para
la
unidad
de
Control
8-11
de
transformacin
control
con
un
flip-flop
por
estado
SECUENCIAMIENTO
del
circuito
est
demultiplcxor
to
correspondientes
de
clonadas
camino
de
unin
Con
reemplazarse
manejar
tabla
de
un
diagrama
de
salida
xin
control
de
ASM
etiqueta
se
salidas
las
salida
salida
9,
del
circui
lneas
ms
lnea
lnea
lneas
debe
El
direc-
correspon
al
correspondiente
correspondientes
el
tener
los
valor
cambios
de
variable
de
en
La
Por
0.
la
esto,
conexin
simplemente
salida,
saca
se
dicha
claridad,
al
segn
caja
circui
la
desde
transformacin
la
en
La
l(e).
conexin
control
de
cir
control
8-1
una
por
lnea
una
ASM
de
Figura
de
hora
del
original
la
puede
la
adecuado
lnea
una
de
sustituye
ASM
A
sitio
diagrama
de
la
salida.
al
el
se
Por
control
condicional
salida
de
por
basan
diagrama.
simple
diagrama
inspeccin,
del
lneas
se
caja
ASM
diagrama
la
con
las
conectar
la
sucedan
que
de
estado
por
del
mediante
el
caminos
cualquier
la
secuenciamiento
de
pane
Las
derivadada
en
hacer
de
salida.
ilustra
se
condicional
y
la
lnea
dos
en
en
aparecen
de
cual
un
ninguna
lnea
flip-flop
un
cuestin
es
Si
la
L
la
con
slo
de
de
la
los
pasa
el
en
circuito
debe
1.
un
se
travs
OR.
circuito
un
hay
valor
tiene
puerta
lgica
para
el
punto
el
en
entonces
transformaciones,
seales
Pero
to.
Si
lnea
unin
cualquier
en
unen.
el
ASM.
hace
entrada,
la
una
por
por
salidas,
las
o
la
cuatro
aadiendo
cuito
se
de
entrada
estas
l(d)
9,
el
es
direcciona
diagrama
se
de
dando
sustituye
se
8-1
y X
decisin
que
del
caminos
caminos
los
de
caja
la
conmutador
ASM
salida,
de
caminos
los
diagrama
de
uno
de
un
Figura
la
el
en
diente
entrada
como
a
unin
La
la
acta
361
CONTROL
cone
muestra
se
en
azul.
Ahora
tado
el
para
El
diagrama
que
diagrama
Primero
cada
de
cada
de
la
unin
desde
de
Figura
diagrama
forma,
aadir
puertas
el
tarea
mediante
realizar
una
en
en
los
lugar
la
entrada
el
estado
IDLE
un
que
Figura
el
diseo
es
el
slo
salida
la
la
lgica
I al
8-1
la
figura.
con
el
decisin
Terce
3
nmero
ASM
diagrama
el
aa
se
ASM
diagrama
Clear^C
lgica
adicional
est
ya
Initialize*
como
salidas
original
Initialtze
para
flip-flop
estados.
control
de
y Load
se
han
flip-flop
el
en
IDLE.
As
en
De
es
la
necesario
indicado
Esto
permite
entrada
con
con
de
CLEAR
estado
es
puede
se
CLEAR
asin
CLEAR
un
contendr
IDLE
un
entradas
colocar
puede
flip-flop
utilizar
por
Esto
dems.
IDLE
se
el
los
flip-flop
PRESET,
flip-flop
un
y 0
flip-flops
de
CLEAR
con
IDLE
disponemos
de
de
el
etiquetada
las
asincrono
entradas
resto
crculos
booleana
Para
de
PRESET
del
los
de
variable
8-12.
un
Si
en
figura.
2 de
en
Tabla
salida
la
de
en
poniendo
salida
la
funcin
la
Shift_dec\
la
la
etiquetados
Segundo,
tipo
la
El
correspondientes.
usar
conexiones
nmero
flechas
por
aadimos
salida
el
indica
se
componentes
podemos
de
la
con
Va
anterior.
diseo
1 de
nmero
con
crculos
como
vemos
en
dos
los
de
demultiplexor
un
por
los
tabla,
entrada
las
a
puerta
OR,
estados,
tener
otro
con
control,
la
flip-flops.
otros
de
es
por
secuenciamiento.
flip-flops
por
el
con
representadas
las
4
de
sustituye
indica
una
la
Todas
se
simplemente
nmero
inicializacin
asincronas
de
que
aadir
puede
lgicas.
ltima
bit
un
con
de
parte
mtodo
del
estados
crculos
los
la
de
de
cajas
tres
en
de
de
as
con
realizar
crono
salidas
las
las
se
entradas
Partiendo
se
crculos
por
conexiones
las
lgico,
misma
de
decisin
las
8-7.
control
de
son
que
8-12.
Figura
la
indica
se
reemplaza
manejar
Para
de
una
diseo
puesto
en
segn
salidas
las
La
cada
el
para
dados
muestra
como
de
usar
se
binaros
se
Finalmente,
la
los
Figura
cdigos
seleccin,
se
figura.
den
8-9
la
cajas
de
unidad
la
binario
estado,
las
entrada
ro,
la
ASM
del
de
una
como
el
Multiplicador
nombre
el
con
8-1
los
ignoran
resultante
lgico
reemplazamos
se
disear
para
binario.
multiplicador
EJEMPLO
se
transformaciones
estas
usaremos
inversor
un
asincrono
en
para
362
LGICO
DISEO
DEL
FUNDAMENTOS
DE
COMPUTADORAS
<D
IDLE
D
>
Shift_dec
los
inieializar
el
Una
el
puede
control
las
vez
diseo.
ejemplo,
tambin
otros
con
aplicar
transformacin
la
de
al
diseo.
pueden
debe
el
un
en
los
el
para
cuenta
flip-flops
binario
multiplicador
de
aparte
que,
realizar
para
inicializar
para
ASM
diagramas
desaconsejable.
diseo
nmero
bsico
de
pueden
combinar.
estado
tener
de
generalmente,
se
se
por
asincronas
entradas
completado
si hay
flip-flop
Se
circuito.
es,
ha
se
que
Por
un
con
del
secuenciales
resultantes
unos
de
uso
circuitos
otros
8-12
de
flip-flops
tres
el
circuito,
FIGURA
Unidad
de
uniones
combinar.
Otro
lgica
la
conectadas
Los
tipo
de
de
control,
mediante
demultiplexores
simplificacin
sera
deseable
lneas,
las
puestos
o
mapeo
retinar
OR
puertas
es
tecnolgico
cascada
se
SECUENCIAMIENTO
Representacin
HDL
363
CONTROL
multiplicador
del
VHDL
binario-
multiplicador
El
binario
de
cripcin
versin
de
Figura
8-6
estudiado
comportamiento
bits
del
y al
diagrama
y la
asignacin
Captulo
un
la
tres
6.
proceso
principal
que
describe
la
de
En
la
Figura
entidad
quitectura*
cuales
declara
se
la
el
tenga
salida
El
registro
registro
las
seales
ceso
next
final
seales
estas
datos
tiene
registros
cin.
no
carga
cador
del
necesario
es
en
mediante
internas
Q(0)
la
de
suma
entidad
suma
transferir
el
5 bits
paquete
acarreo
aadiendo
CA.
Una
cia
if*
ser
ca
el
una
variable,
las
state
siempre
asignan
se
y
a
primer
que
la
del
salidas
de
funcin
y el
reloj
que
el
incluyen
se
todas
incluyen
se
este
el
calcula
RESET
sensibilidad
parte,
describe
proceso
la
el
otra
definen
la
de
la
se
proceso
de
de
al
parece
estados
Puesto
que
las
todas
registros
primera
estos
La
reset.
las
en
y de
la Tabla
la
funcin
pro
condi
entradas.
las
la
multiplica
la
sentencia
ruta
con
se
de
controla
if
la
Sin
8-L
de
transferencias
antes
controla
if
Como
datos.
dadas
sentencia
segunda
los
control
de
explcitamente.
las
asignaciones*
en
siempre
de
ruta
funcin
en
seales
seal
una
funcin
la
la
de
la
del
carga
valor
de
la
de
escribir
suma
asigna
y b,
A
&
en
se
la
la
multipli
8-7
Figura
esfuerzo.
de
Antes
justo
uee
como
los
inmediatamente
C.
el
para
destino
y
est
de
para
la
la
suma
destino
no
disponible
se
las
y
8-L
seales
El
de
necesitamos
una
despus
permite
para
cabo
declaracin
variable
una
mode
l evar
realizamos
de
de
nada,
resultado
transferencia
registros
Tabla
antes
conseguirlo,
Para
asignando
g*
la
en
controlan
se
entrada
Adems,
concatenacin.
su
multiplicacin
control,
sentencia
una
aparece
la
en
de
la
en
del
estado
plantean
algo
requiere
izquierda
ser
involucrados
de
depende
se
mulo
podra
uso
ar
tambin
describe
aunque
la lista
Por
directamente
std.logic*
ieee.std_logic-unsigned.al .
de salida,
Cnut,
ceros
alternativa
pero
figura.
aparecen
de todas
tengan
que
estado
el
en
el
la
que.
En
las
transferencias
Estas
vectores
para
z
a
hacer
El
procesos.
segundo
cuenta
se
registro
case
y 2,
con
reloj.
cargarn
se
registros
de
sentencia
una
algunas
estn
conveniencia
registros
de
lugar
la
de
Q.
transferencias
Las
el
en
tres
El
describe
no
stos
que
multiplicando
el registro
Por
fuerza
los
de
estas
c*
que
en
estado.
8-14
datos
los
diagrama
comienzo
internas*
flip-flop
de
por
y el
Dese
destino
como
Como
CLK.
con
del
secuencia.
control
de
por
cambio,
este
circuito.
del
operacin
implcitamente
una
define
seales
Entre
y el
necesario*
8-1
Tabla
de
del
sustituido
a
Al
Las
asignacin
una
sentencias
ha
se
la
entidad
secuencia
Debido
la
continuacin.
Q
salida
de
datos.
la
por
de
multiplicador.
del
concatenadas
siguiente
Figura
cabo
B,
bloques
dos
detector
una
de
8-7.
estados.
a
hace
en
de
la
tambin
embargo*
trolan
de
l evar
para
proceso
lado
afectar
salidas
tres
es
8-8.
detector
las
de
contiene
de
de
formado
en
des
una
descripcin
diagrama
est
de
descripcin
Figura
la
los
salidas
reset
aparecen
al
la
declaran
y Q dentro
est
compuesto
Figura
no
del
proceso
ciones
la
pueden
que
con
A,
las
un
estados*
_stace
El
Este
descripcin
e incluye
de
ms
se
de
registros
ruta
Esto
usar
partir
funcin
la
registros
esto,
la
mediante
la
aparece
al
usados
de
se
continuacin
los
de
diseo
de
arquitectura
de
mult_OUT,
la
a
los
z.
estados
futuro
estado
la
Posterior
de
resto
de
de
0.
control,
multiplicador
para
permitir
circuito,
el
el
valor
del
en
para
seal
cdigo
proceso
el
define
tipos
registros*
los
de
entradas
las
etapa
8-14
VHDL
La
diagrama
de
en
next_state
del
la
la
representa
El
similares
que
corresponde
definen
generara
se
procesos
con
que
se
Figura
es
declaracin
una
8-7.
transferencia
se
8-9
VHDL
son
diferencia
la
Figuras
behavior_4.
Los
VHDL
representacin
ASM
la
arquitectura
procesos*
La
de
en
8-13
cdigo
Este
ASM
binary^multiplier
las
En
multiplicador.
modelar
puede
se
VHDL.
de
suma
de
de
la
5 bits,
senten
en
VHDL.
la
asignacin
Al
364
FUNDAMENTOS
binario
Multiplicador
--
vase
--
LGICO
DISEO
DEL
Figuras
library
con
8-6
8-7
DE
Descripcin
4:
del
COMPUTADORAS
VHDL
diagrama
de
bloques
ASM
ieee;
use
ieee,
uae
ieee.
std_logic_1164
std_logic_un3igned.
.al ;
all;
binarymultiplier
entity
is
(CLK,
port
RESET,
end
G,
in
MULT_IN:
MULT_0UT:
LOADB,
in
LQADQ:
std_logic_vector(3
std_logic_vector(7
out
std_logC;
0)
downto
0));
downto
binaryjnultiplier;
architecture
behavior_4
of
is
state_type
type
signal
signal
signal
signal
state,
binary
(IDLE,
nextstate
B,
Q:
P:
std_logic_vector(l
Z:
std_logic;
is
state_type;
std_logic_vector(3
A,
C,
multiplier
MULI);
MULO,
0);
downto
0)
downto
begin
Z
Pl
<=
P(0)
OR
MULTOUT
<=
register:
state
Q;
&
{CLK,
proceso
RESET)
begin
{RESET
if
then
'1')
state
IDLE;
<-
and
(CLK'event
elsif
state
CLK
'!*)
then
next_state;
<=
if;
end
end
process;
next_state_func:
(G,
process
state)
Z,
begin
is
state
case
when
IDLE
if
->
then
*1'
state
next
<=
MULO;
<=
IDLE;
else
nextstate
if;
end
when
MULO
next_state
when
MULI;
<=
MULI
if
*>
then
l'
next_state
IDLE;
<=
else
next
MULO;
state
if;
end
FIGURA
8-13
Descripcin
de
de
despus
concatenacin,
tante
como
de
bit
de
la
sentencia
hizo
se
vaior
1.
VHDL
if.
en
el
En
ejemplo
el
de
estado
del
binario
multiplicador
un
muli,
Captulo
el
desplazamiento
5.
se
deerementa
se
realiza
restando
la
usando
una
cons
SECUENCIAMIENTO
end
end
365
CONTROL
case;
procesa;
datapath_fune:
(CLK)
process
variable
downto
(4
std_logic_vector
CA:
0)
begin
if
(CLK'event
if
and
LGADB
CLK
*1
then
'1*
then
plf)
then
MULT_IN;
<=
if;
end
if
LQADQ
Q
MULTIN;
<=
end
if;
is
state
case
when
IDLE
if
>
then
'1'
<
<=
"0000";
<=
"ll";
end
01;
if;
when
MULO
if
=>
Q(0)
then
*1'
CA
('0*
:=
A)
&
(*0'
B);
else
CA
end
C
<=
CA4)
<=
CAO
downto
MUL1
0);
*>
<=
<=
<=
A(0)
<=
'0';
&
downto
AO
1);
Q(3
&
"01";
case;
process;
behavior_4;
end
FIGURA
8-14
VHDL
Descripcin
Esta
la
8-6
lgica,
descripcin
si
se
El
multiplicador
de
al
un
validarla
para
(continuacin)
binario
multiplicador
automticamente
sintetizar
generar
para
desea.
del
multiplicador
modelar
durante
ERILOG
cin
del
simular
puede
se
de
HDL
Representacin
BINARIO-V
1);
downto
if;
end
end
A;
when
end
fit
if;
comportamiento
multiplicador.
diagrama
estudiado
Este
ASM
puede
se
cdigo
de
En
Verilog.
en
la
en
Figura
Verilog
8-7,
cdigo
se
diagrama
est
de
etapa
y 8-16
al
representa
Este
la
8-15
Figuras
las
compuesto
diseo
como
describe
de
una
de
bloques
de
un
descrip
una
de
versin
mdulo
la
bits
8-6
Figura
l amado
366
FUNDAMENTOS
/
/
DISEO
DEL
Multiplicador
LGICO
binario
vase
Figuras
module
con
8-6
RESET,
[3:0]
4:
Descripcin
RESET,
Verilog
de
bloques
G#
LOADB,
LQADQ,
ASM
LOADB,
G,
LQADQ?
MULT_IN;
[7:0]
MULTOUT;
[1:0]
State,
IDLE
parameter
[3:0]
reg
COMPUTADORAS
MULTJ3UT);
CLK,
reg
DE
diagrama
(CLK,
MULT_IN,
output
del
8-7
binary_multiplier_v
input
input
A,
B,
P;
next_state,
2#bQ0,
MULO
2'b01,
MUL1
2'blO;
Q;
C?
reg
wire
Z;
-|
assign
assign
MULT_0UT
/ state
register
always
posedge
P;
{A,Q}j
CLK
posedge
or
RESET)
begin
if
(RESET
1)
==
state
IDLE;
<=s
else
state
nextstate;
<=
end
/ next
function
state
(G
always
begin
or
state)
or
(state)
case
IDLE:
if
(G
==
1)
next_state
<=
MULO;
next_state
<*
IDLE;
else
MULO:
next_state
MUL1;
<=
MUL1:
if
(Z
I)
next_state
<*
IDLE;
next_state
<=
MULO;
else
ondease
end
/ datapath
function
always(posedge
CLK)
FIGURA
8-15
Verilog
Descripcin
Los
La
procesos
diferencia
son
principal
similares
es
que
los
el
un
coniiene
descripcin
La
binary_multiplier,v.
de
que
proceso
dos
usaron
se
de
multiplicador
para
la
funcin
binario
sentencias
el
de
de
detector
salida
asignacin
secuencia
de
se
ha
sustituido
y tres
del
por
procesos.
Captulo
un
6,
proceso
SECUENCIAMIENTO
367
CONTROL
begin
if
LOADB
B
if
1)
MULT_IN
<
1)
(LOADQ
Q
MULT_IN;
<=
(state)
case
IDLE:
if
(G
1)
==
begin
C
<*=
<=
<
0;
4'b0000;
2'bl ;
end
MULO:
if
[0]
(Q
{C,
1)
A}
B;
MUL1:
begin
C
<
1*bO;
<=
{C.
<=
{A[01
<=
:1]
A[3
};
Q[3:l]
2'b01;
end
endcase
end
endmodule
FIGURA
8-16
Descripcin
describe
que
tacin
la
8-9
ra
flanco
de
veniencia
a
ser
seal
intermedia
siempre
reduccin.
La
combina
bits
dos
La
y q
salida
El
la
de
resto
de
la
estado
en
es
sentencia
del
0.
casi
diagrama
la
represen
la
de
Figu
de
los
este
juntos.
pueden
Se
la
caso,
Al
OR.
Se
de
asignacin
asigna
mult.out.
Esto
estar
aplicar
las
se
una
la
operador
aplicacin
la operacin
otros
operadores
un
de
la
fuerza
que
(|)
OR
como
(wire)
OR
operacin
precedida
un
la
por
operadores
registros
concatena
conveniencia
por
con
como
los
y Q,
con
por
hilo
un
B,
declarado
asignacin
operacin
de
salidas
hace
ha
seales
A.
actualizarn
se
se
usa
de
definen
las
registros
registros
hace
se
sentencia
Una
multiplicador
los
control,
Tambin
Esta
En
del
binarios.
el
todos
aplicacin
la
bits
multiplicador
registro
est
descripcin
e incluye
futuro
el
una
cambio,
y al
hacer
para
de
nica.
estado
el
los
este
8-1
entradas
continuacin
valor
es
todos
segunda
estructura
una
registro
de
resultante
salida
wire.
el
reduccin
las
next_state.
es
tipo
contenga
y
para
reloj,
destacar
individualmente.
lgica
suma
Tabla
cdigos
sus
next_state
de
de
que
lgica
reduccin.
incluyen
la
que
la
de
calcula
La
de
operador
registro
produce
operacin
la
subida.
la
salidas
estados
tres
state
especificaciones
excepcin
Debido
datos.
de
las
las
Segn
C,
{continuacin)
8-7.
definen
los
estn
de
ruta
descripcin
la
se
define
estas
la
Figura
descripcin
Entre
flip-flop
el
la
la
de
parmetro
registro.
el
ASM
diagrama
de
tipo
ms
binario
multiplicador
un
de
registros
corresponde
de
declaracin
de
de
se
al
que
comienzo
Al
transferencia
Verilog
en
de
Verilog
un
de
de
la
estados,
de
compuesta
reset
8-9.
Figura
stos
reloj.
un
Tenga
no
aparecen
en
tres
procesos.
El
segundo
cuenta
en
la
El
primer
que,
aunque
figura.
En
el
la
sentencia
la
reloj
al
describe
proceso
describe
proceso
funcin
el
de
que
RESET
control
se
de
368
FUNDAMENTOS
eventos
se
state.
Por
de
incluyen
todas
otra
COMPUTADORAS
DE
seales
proceso
afectar
pueden
que
se
al
parece
al
proceso
estado.
siguiente
calcula
que
el
Estas
estado
G.
son
futuro
del
zy
detector
secuencia.
El
ltimo
trol
no
las
de
gan
registro
Las
la
y
una
internas
Q [o)
sentacin
de
salida,
de
sentencia
ia
ColJP
do
con
como
se
valor
I,
suma
bits.
Esta
el
el
en
estado
si
5.
Captulo
simular
puede
se
la
permite
desplazamiento
el
muli,
del
multiplicador
de
suma
dos
l eva
en
para
de
obtener
de
el
resulta
concatenacin
automticamente
sintetizar
repre
acarreo
y dar
la
seales
La
de
2 bits
para
generar
constante
una
el
controlan
las
el
bits
ten
Q,
y
8-L
Tabla
usando
restando
la
cabo
g,
datos
en
se
entrada
operando
deerementa
se
validarla
para
8-7
de
se
la
Figura
la
los
estos
multiplicacin
la
en
registros
multiplicando
el registro
en
con
como
que
del
carga
de
Como
clk.
necesario
es
control,
concatenacin
la
usa
Verilog
C.
ejemplo
descripcin
MULO
del
de
tiene
con
la
en
datos
controlan
define
seales
estas
de
realizar
para
tambin
proceso
no
estado
plantean
se
estado
en
En
hizo
lgica,
el
en
cargarlo
depende
que
condiciones
embargo,
ruta
controla
carga
involucradas
del
transferencias
Estas
z.
la
multiplicacin,
if
directamente
case
Sin
se
la
las
este
8-1.
de
la
controla
registros
Como
entradas,
Tabla
sentencia
if
datos.
las
funcin
de
primera
de
transferencias
antes
sentencia
segunda
registros
La
la
la
que
las
todas
resel.
un
transferencia
mediante
la
de
ruta
en
Puesto
estos
la
estados
dadas
explcitamente.
asignaciones,
siempre
b
control
de
en
de
los
de
las
seal
una
funcin
funcin
en
seales
todas
cargarn
la
define
se
aparecen
destino
se
describe
proceso
operacin
implcitamente
de
desea.
se
Control
microprogramado
Un
control
rios
de
una
microinstruccin
de
mlcroinstmcciones
seo
del
la
microprogramado
control
el
por
direccin
se
de
un
de
control.
En
la
y
combinaciones
las
control
al
ria
iniciarse
se
Figura
usa
se
control
ejecuta
es
cin
puede
la
determinar
ser
la
de
uno
la
funcin
del
de
bits
direccin
status
de
de
La
de
las
la
siguiente
entradas
los
microprogramas
del
puede
Una
microinstruccin.
control.
ROM
de
las
se
la
en
este
caso,
ejemplo,
memo
Su
control
funciones
de
Esta
regis
iCDR,
del
en
curso
que
la
palabra
otro
sitio
de
la
especificar
direccin
se
de
microinstruc
algn
pueden
siguiente
Cuando
almacenados
address
ejecutar.
en
curso
como
escritura.
datos
de
La
de
por
l ama
control
localizada
en
externas
voltil,
ingls
microinstruccin
a
estar
Es
microprogramado.
la
contener
microinstruccin
RAM.
estn
de
registro
microinstruccin
o
de
una
control
un
(CAR,
control.
siguiente
secuencia
la
ms
El
unidad
la
de
todos
una
dalos
de
usarn
y se
determinada
de
pala
en
de
control
en
control
ruta
RAM
sea
de
control
puede
ROM
la
no
memoria
ROM,
de
di
el
colocacin
sucesivas
en
ya
general
de
la
en
direccin
siguiente
tanto,
almacenamiento
control,
de
opcional,
es
de
microinstruccin.
que
datos
la
ser
Por
de
de
ruta
una
tanto
puede
forma
de
en
palabra
cabo
la
lecturas
secuencia
durante
ajusta
variables
de
almacenar
l amaremos
es
la
register>.
se
direcciones
de
determinar
puede
memoria.
control
de
direccin
data
en
control
ma
la
la
las
contiene
Una
se
de
una
a
configuracin
la
de
de
sistema.
un
bina
control
involucra
valores
l evarn
unidad
la
RAM,
registro
valores
se
de
microprograma
operaciones
alguna
muestra
memoria
medante
tambin
de
los
valores
sus
memoria
microprogramacin
a
que
desde
una
se
El
especifica
Los
memoria
8-17
la
que
control.
sistema
La
Si
representan
accede
La
la
de
El
ROM.
se
almacenados
de
palabra
microoperaciones
ms
una
tiene
que
Cada
microprograma.
un
operaciones
microprograma
el
control
de
una
en
de
las
Un
permanentemente.
ingls
memoria.
que
magntico.
poniendo
r)
unidad
una
almacena
se
representaciones
de la lgica
especifican
resto
carga
disco
una
en
especifica
constituyen
estas
unidad
es
que
de
A
palabras
como
sistema
ROM
bras.
te
las
este
parte,
una
8-7
LGICO
DISEO
DEL
ejecuta
la
for
tambin
una
mi-
SECUENCIAMIENTO
de
Entradas
control
Salidas
Informacin
de )a
direccin
el
truccin
al
microinstruccin
de
activan
las
Al
moria
formas,
del
la
de
El
se
la
lee
para
ms
ciacin
de
bits
de
croinstrucciones
status.
permite
rpidamente.
las
de
datos
la
produce
reloj
los
instruccin.
siguiente
utiliza
se
leer
para
microinstrucciones
las
bits
siguiente
la
bits
contienen
la
especifican
que
la
de
secuencia
operacin
microinstruccin
van
al
sistema
simplificar
directamente
de
la
de
travs
la
que
mi
de
mayor
la
de
las
cuando
especial
salidas
reloj
CDR
la
ROM.
para
externa
una
decisiones
ROM
la
rula
de
CDR
funciona
la
tomaremos
como
infor
la
dependen
y
Su
datos.
procesar
tomar
caminos
los
complica
a
el
La
de
tanto,
por
sistema
un
direccin
siguiente
retardos
hacia
y,
en
omitiremos
de
la
los
siguen
las
introduccin,
breve
esta
control
del
calcula
reduce
de
inclusin
fuentes
direccin
una
se
que
de
secuenciador
posibles
Las
me
varias
de
del
tpicas
la
de
control.
CDR
frecuencia
denominar
suele
lectura
especificar
puede
control,
de
El
memoria
embargo,
en
unidad
memoria.
la
a
de
mientras
actual
operar
Sin
memoria
de
CAR,
del
le
se
funciones
y carga
la
CAR,
instrucciones
se
Las
CAR
del
uno
de
de
secuenciador.
direccin
el
con
secuencia
microinstruccin
del
en
una
combinacin
la
siguiente
entradas
microinstrucciones,
Para
de
modo,
en
la
microinstruccin
que
macin
las
empezar
la
siguiente
presencia
que
incremento
carga
combinacionales
microprogramado
pulso
este
determina
de
son:
contiene
CDR
ya
direccin
son:
inicial
ruta
control
de
De
direccin,
siguiente
de
dependiendo
microprograma
de
operacin
direccin
la
programa
La
control.
la
de
de
generador
de
ruta
ejecutar,
secuenciador
ins
control
de
direccin
siguiente
siguiente
ROM.
la
de
unidad
la
el
en
microoperaciones
croinstrucciones
la
CAR
ejecutar
Esta
datos
8*17
de
generador
transfiere
se
369
status
de
la
para
de datos
control
FIGURA
de
ruta
Seales
de
siguiente
Organizacin
croinstruccin,
Seales
de la
CONTROL
un
secuen-
de
los
las
mi
circuito
370
combinacional,
El
tiempo
como
seal
contenido,
valor
En
son
y
circuitos
almacena
dad
de
control.
de
control
ma
se
control
hace
de
de
el
diseo
control,
computadoras
principios
de
turas
de
estos
la
jerarqua
antiguas.
Estas
sistemas
reccin
y la
un
multiplicador
dos
mtodos
es
se
ha
Set
los
sigue
desarrollarse
de
las
arquitec
El
el
en
nivel
l evar
para
control
ms
alto
de
las
sentido
instruccio
Computer).
Control
extrado
de
ediciones
pasadas
Microprogramado,
la
en
di
siguiente
discutido
que
ilustrar
no
representar
para
aparte
Verilog
entre
programados
para
circuitos
del
interaccin
mtodo
describen
brevemente
el
Computer
Engineerirtg:
control
las
un
diseo
la
combinacin
y las
del
bsico
de
diagrama
ASM.
de
con
4.
Captulo
la
ruta
de
unidades
datos
Se
de
de
algoritmo
funciones
secueneiador
registro
de
datos
El
programados.
de
secuenciales:
de
rutas
especificar
formulacin
la
fas
de
mquinas
control.
Se
Se
han
ha
usado
propuesto
decodificador,
han
y el
con
M.
Mano,
Hall,
1988,
M<;
control.
Por
microprogramado.
Hardware
Destgt :
Englewood
Clif s,
un
y
mode
mostrado
Referencias
1,
de
cabo
El
rpidamente.
conjunto
con
tradicional,
microprogramado
suplemento.
la
medio
disear
estado,
por
en
nstruction
principios
perseguidos.
muy
de
no
Mano,
examinado
binario
VHDL
un
sistemas
un
para
flip-flop
en
entre
(ASM)
en
ha
se
diferencia
estados
control
12
Captulo
los
complejas
computadoras
de
arquitecturas
que
inferior
un
significati
utilizar
deben
nivel
de
utilizar
unidades
arquitecturas
requisitos
ms
son
captulo
captulo
este
el
en
Complex
instrucciones
de
situado
complejas,
las
http:/ www.librosite.net.
del
trol
trata
los
de
atractiva
disear
para
ha disminuido
Adems,
conseguir
microprogramado
control
de
ingls
ellas.
para
siste
herramientas
necesidad
para
instrucciones
de
dichas
obstante,
instrucciones
surgido
las
CPUs,
en
conjunto
un
para
el
etapas
disponible
datos
ha
software
aplicaciones
de
las
de
rutas
No
con
el
Internet;
Resumen
En
arquitecturas
se
sobre
de
de
complejas
sin
el
capacidad
gran
uni
necesidad
menos
HDLs
la
segn
la
de
de
unidades
embargo,
microprogramado
control
tienen
en
del
est
texto,
este
el
microprogramado
en
control
terminar
y RAM
los
control
realizar
incrementado
de
pulsos
de
estado
microprogramacin
ROM
Para
control
control
jerrquico,
ejecucin
la
para
informacin
Ms
general,
a
usar
es
microprogramacin
(CISC,
complejo
de
En
actuales.
deben
se
las
de
unidades
inversiones
grandes
Ea
Adems,
las
arquitecturas
la
nes
mo,
de
el
sencil as
los
diseo
dirigido
instrucciones
de
8-8
las
control.
ha
se
los
para
Sin
midirec
memoria
el
popular
programados.
hace
equivalente.
embargo,
las
actuales
acciones,
la
una
las
nueva
recibe
que
tanto
ejecuta
una
muy
no
especificaciones*
sus
de
programado.
Sin
como
reloj
proporciona
alternativa
tcnica
una
control
CAR
salida
emplear
transfiere
direccin
del
de
necesario
de
se
del
como
lneas
es
pulso
adems,
componente
de la siguiente
contenido
No
Cada
y,
nico
el
de
particularmente
vamente,
debido
decir
combinacional
lgica
facilitan
todo
generador
es
como
unidad
una
la
que
sntesis
El
concurrentes
disear
el
es
tas
en
permanece
entradas.
RAM,
una
usa
programados
as
complejo,
paralelas
hora
se
microinstruccin
correspondiente
las
en
microinstmccin
es
sistemas
para
ms
si
la
por
CAR
el
caso,
la
presente
sucede
microprogramado
tanto
lemas
est
informacin.
secuencias
este
y ta
ROM,
entradas
en
direccin
combinacionales,
El
la
la
especificadas
CAR,
COMPUTADORAS
como
como
eroopcraciones
reloj
de
DE
dineccionada
palabra
lectura/escritura
al
direcciones
la
el
de
cin
las
con
salida,
LGCO
DISEO
DEL
FUNDAMENTOS
NJ:
Prentice
Ulti
SECUENCIAMIENTO
2.
3.
Mano.
M.:
M.
IEEE
Standard
of
IEEE
Std
Digital
Design,
VHDL
Language
1076-1987).
Ed.
3rd
Manual.
of
2002.
Hall.
1076-1993:
Std
Elctrica!
and
371
CONTROL
Prentice
(ANSI/IEEE
Institute
The
NJ:
Clif s.
Englewood
Referent
York:
New
revisin
Engineers,
Electronics
1994.
4.
Smith,
D.
5.
IEEE
Standard
7.
New
1364-1995).
1996.
the
on
The
York:
Publications,
Doone
Based
Language
Std
AL:
Design.Madison.
Description
Hardware
of
Institute
Elctrica!
Descriptiva
Electronics
and
En-
1995.
PalnitkaR,
Verilog
S-:
Hall
Prentice
(A
Chip
(IEEE
Language
gineers.
6.
HDL
J.:
Thomas.
D.
Boston:
Kluwer
HDL:
Title),
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Guide
Digital
to
Svnthesis.
and
Design
SunSoft
Press
1996.
P.
and
Moorby:
R.
The
Hardware
Verilog
Publishers,
Academic
Description
4th
Language
ed.
1998.
Problemas
signo
disponible
El
8-1.
indica
(+)
*En
en
la
la
Figura
direccin
de
8-18
ASM
diagrama
vectorial
ms
problemas
Minimice
Las
*Calcule
entradas
la
(suponga
que
8-18
Diagrama
de
estados
para
STI
la
de
est
solucin
una
que
de
secuencial.
utilizando
complejidad
Xt
el
Problema
X2y
las
cajas
salidas
son
el
Dibuje
de
2,
decisin
Z.
8-1
8-9
Figura
circuito
un
siguiente
la
para
STI):
es
Z:
son
ASM
inicial
estado
Estado:
circuito
FIGURA
diagrama
el
indica
(*)
estados
su
del
entradas
del
respuesta
asterisco
de
diagrama
un
correspondiente.
y escalar.
el
http:7www.librosite.net/Mano.
muestra
se
8-2.
avanzados
Internet:
secuencia
de
372
8-3.
En
la
LGICO
DISEO
DEL
FUNDAMENTOS
8-19
Figura
secuencial
muestra
se
Encuentre
el
A B,Si
es
igual
siguiente
estado
en
el
estado
el
circuito
de
+Se
quiere
dora.
El
flancos
si
reloj,
realizar
circuito
a
como
externas
son:
de
se
un
decrementa
subida
la
no
el
tiene
uno,
de
de
contador
es
la
entrada
estados
circuito
el
para
el
estado
I.
el
estado
de
COLD.
descendente
sncronamente
estXado
es
0,
el
es
A.
La
la
es
siguienteB.
salida
reloj
valor
un
de
reloj.
Si
la
salida
diferente
de
tenido
valores
ha
igual
es
la
dife
el
en
seal
siguien
0.
de
circuito
un
entrada
durante
mucho,
estados,
el
en
entrada
estado
detecte
que
de
ASM
seales
la
dos
hay
Si
A.
es
siguiente
consecutivos
es
descripcin:
B.
circuito
un
subida
diagrama
HOT,
Si
consecutivos
salida
tres
el
8-3
estado
siguiente
en
siguiente
la
1, el
Fes
en
para
flancos
dos
es
est
ASM
diagrama
en
dos
ciclo
compone
contador
de
8-2
Problemas
entrada
el
el
los
para
correspondiente
la
0.
X
en
ASM
Si
entrada
salidas
estado
8-19
Diagrama
es
"Proponga
estn
ASM
el
FIGURA
B.
de
les
diagrama
I mientras
rentes
8-6.
en
entrada
estado
te
tabla
correspondiente.
8-5.
la
Halle
ASM.
diagrama
un
8-4.
COMPUTADORAS
DE
externas:
ciclo
un
DRAIN
de
tiene
una
FULL
La
tres
vez
con
START.
reloj
y TURN.
que
sncrono
cada
entradas
minuto
se
reloj
CK
excluyen
datos
(las
DEC
el
DEC
=
I,
cua
para
RESET,
si
lava
una
mutuamente),
de
ruta
de
y EMPTY
pero
control
se
LOAD.
se
las
El
puede
SECUENCIAMIENTO
cargar
da.
poner
ZERO.
vale
que
0.
vale
casos
Durante
y SPIN,
WASH:
lavadora
con
con
carga
de
valor
y TURN
completado
SPIN:
de
escurre
se
RINSE:
carga
contenido.
su
la
contador
descendente
con
DRAIN
luego,
contador
del
TURN
se
enjuague
se
vuelven
(a)
Halle
(b)
I y
SPIN.
el
valor
pasa
I.
8.
DEC
START
el
es
l enando
1,
contador
dura
descendente
es
se
de
lavado.
I. el
lavado
ciclo
ZERO
lavadora.
y TURN
1. DRAIN.
permanece
el
EMPTY
pasan
DEC
I y
TURN
y
el
DEC
ha
se
valor
hasta
que
enjuagado
pasan
el
0.
FULL
I.
LOAD,
1 y el
completado
ha
se
restante
agua
vuelven
empleando
y TURN
DEC
pasa
continuacin,
10.
Cuando
este
enjuagar.
para
con
Modifique
hace
que
START
Si
pone
Si
estado
la
lavadora.
suponiendo
incluyendo
se
pulsa,
STOP,
pulsa
circuito,
I.
al
de
(a)
parte
el
detuvo.
se
se
circuito
la
se
se
EMPTY
se
entonces
ponen
ZERO
Cuando
pasa
Cuando
enjuague.
del
agua
y TURN
contenido.
circuito
que
Cuando
0.
el
su
del
de
donde
punto
DRAIN
y el
ASM
salidas
las
el
de
diseo
PAUSE
das
carga
0
diagrama
el
STOP.
con
escurre
valer
el
en
los
de
resto
Si
FULL
que
el
Cuando
pasa
1, sacando
pasa
descendente
tante
sali
WASH,
IDLE.
es
1 hasta
minutos
la
agua
7. DEC
de
valor
pasa
fra
ZERO
ciclos:
cuatro
una
0.
valer
ZERO
carga
el
en
el
enjuaga
agua
y TURN
EMPTY
es
DEC
0.
SPIN:
el
agua
se
Cuando
pasan
vaca
COLD
lavadora
contenido.
se
con
Cuando
posteriormente.
l enando
slo
0.
sea
LOAD,
contenido.
su
a
1.
se
Tiene
CK.
arrancar
a
cuntos
lava
pasan
pasa
descendente
que
DEC
al
usando
indica
lavadora
DRAIN
luego.
contador
panel
la
l y
pasan
un
de
1 y permanece
continuacin,
reloj
contador
travs
circuito
del
pasa
caliente.
del
pasa
inicial
HOT
de
ciclo
contenido
373
continuacin:
estado
reloj.
agua
un
y TURN
el
de
el
circuito
detal an
que
ciclo
un
la
siempre
se
cualquier
en
y cuando
el
que
suponga
durante
su
funcionamiento,
su
RINSE
sncronamente
cero
CONTROL
pasa
I.
1 y el
DRAIN.
1 el
res
agua
DEC
IDLE.
dos
hay
que
lavadora
la
I.
el
PAUSE
ms.
detenga
se
reanuda
las
todas
pone
entradas
contador,
en
su
salidas
se
estado
del
y
to
y ponga
funcionamiento
ponen
circuito
0 excepto
vuelve
IDLE.
Proponga
guiente
un
diagrama
la
manera:
la
luz
amaril a
en
la
siguiente
as
ASM
seal
como
para
controlador
el
de
tiempos
los
cambios
de
Luz
controlada
es
de
la
entrada
rojo
semforo
un
al
verde.
T define
salidas
Las
tabla:
Salida
GN
Luz
Verde.
YN
Luz
Amaril a,
RN
Luz
Roja.
GE
Luz
YE
Luz
Verde.
Amaril a.
RE
Luz
Roja,
Semforo
Semforo
Semforo
Norte/Sur
Norte/Sur
Norte/Sur
Semforo
Este/Oeste
Semforo
Semforo
Este/Oeste
Este/Oeste
funciona
que
controlador.
a
las
seales
la
de
el
tiempo
se
si
de
definen
374
FUNDAMENTOS
Mientras
Con
y el
semforo
semforo
0*
la
I,
mente
LGICO
DISEO
DEL
la
luz
que
antes
rojo
pasa
Suponemos
que
la
verde.
ser
que
8-8.
Realice
el
diagrama
ASM
8-9,
el
diagrama
ASM
entrada
de
patrn
sncrono
es
el
cambia
que
el
0,
es
previa
color
contina.
mucha
otro.
verde,
estuvo
que
del
alternados
reloj
un
el
para
Cuando
semforo
cambios
con
roja
previamente
rojo.
en
permanece
luz
fue
que
rojo,
pasa
Este
controlador
rojo
en
la
semforo
el
para
amaril o
en
semforo
un
para
encendida
previamente
cuencia
Realice
encendida
esta
estuvo
el
COMPUTADORAS
est
estuvo
que
en
verde
amaril a
luz
DE
fre*
ms
7,
de
la
de
8-19
Figura
la
usando
8-19
Figura
flip-flop
un
mediante
un
Problema
8-6(a)
estado,
por
secuencia
de
registro
un
decodificador
8-10,
el
Realice
ASM
diagrama
deriva
se
que
del
usando
flip-flop
un
por
estado.
8-11,
8-12,
los
*Multiplique
tiplicador)
dos
Simule
manualmente
y
estado
control
8-13,
de
la
final
Considere
circuito
el
diagrama
multiplicando
(a)
En
De
cuntos
bits
cuntos
bits
el
*Disee
de
la
representacin
(a)
Transferir
de
Si
(b)
despus
el
nmero
dos
por
Si
el
el
resultado
(d)
Si
el
Modifique
(c)
8-17,
ra
usando
8-7
nmero
A/?
nmero
l evar
Algoritmo
las
de
el
resultado
Q*
el
con
sistema
des
digital
tiene
bits
el
signo
G
16
de
negativo,
multiplique
bits
16
disponible?
debe
cargar
el
contador
AR.
BR
operaciones,
el overflow:
A/?
BR
al
P
es
comienzo?
cero.
con
datos
suponiendo
que
se
ciclos
consecutivos
en
CR
de
utiliza
de
I.
es
positivo
de
resul
el
Suponga
8-6.
est
se
que
bits
ponga
Figura
la
en
y cundo
binario
comprueba
de
overflow
ms
no
en
bits.
16
registros
siguientes
2 e ignorando
se
puede
de
resultado
un
haber
8-6.
nmero
y distinto
al registro
es
cabo
de
con
seal
da
mostrado
son
resultado
cero,
del
a
1010
A,
de
multiplique
cero,
el
contenido
por
dos
de
BR
CR,
el
contenido
de
AR
y transfiera
CR.
AR
diseo
el
registro
bits
n
no
que
el
registro
en
de
qu
tres
es
AR
en
al
el
para
el
en
(mul
signo
registros
igual
en
el
que
Figura
que
con
transfiera
con
multiplicar
multiplicador
P,
realizar
la
de
la
expresar
nmeros
que
8-6
sin
los
de
Figura
Suponga
nmeros
del
contador
para
de
contenido
la
implica
complemento
dos
reloj
el
digital
IN,
binarios
nmeros
el
de
dos
combinacional
bits,
110101
/ nanosegundos.
de
puede
es
circuito
16
de
bloques
multiplicador
se
sistema
un
entrada
es
de
el
dos
8-9,
condicin
esta
de
el
Disee
operacin
multiplicador
que
(b)
(c)
Figura
reloj
que
del
la
multiplicacin
Demuestre
tado
en
de
que
bits.
la
necesita
que
8-6
ciclo
un
Compruebe
2n
8-16,
tiempo
Figura
sistema
hardware.
8-12,
Figura
la
el
(multiplicando)
100110
Enumere
Utilice
el
la
en
periodo
8-15,
de
Determine
signo
mtodo
(multiplicador).
control.
cableado
crito
8-14.
del
sin
multiplicar
de
proceso
1011
el
manual
el
(multiplicando)
C
mtodo
el
y el
binarios
nmeros
usando
la
Booth,
de
multiplicador
multiplicacin
que
ponga
el
la
de
emplea
un
CR.
registro
Figura
nmeros
sumador-restador.
8-6
y el
con
ASM
diagrama
signo
en
La
de
la
de
sumar
complemento
decisin
Figu
a
2
o
SECUENCAMIENTO
de
Q y
del
restar
tro
De
esta
tro
Q,
bit
previo
forma,
de
LSB
el
Dejar
Restar
el
Dejar
sistema
un
de
el
multiplicando
registro
el
sumador
to
que
control
0,
Escriba,
compile
gura
estado
8-19.
ASM
los
Use
ST3.
de
Realice
del
enteros
simulacin
valide
que
del
el
estado
como
su
diseo
si
el
en
circui
circui
Un
decrementa.
Disee
para
el
diagrama
el
estado
estado
como
diseo
si
lugar
cdigos
los
simule
diseo
Corrija
Fi
como
al
pasar
la
la
de
10
Fi
el
para
diagrama
Z
salida
como
necesario.
es
entradas
la
como
si
diseo
su
la
en
estado
el
tanto
Utili
ASM.
equivalentes
sean
usando
simular
y vuelva
ASM
ST2
que
incluya
que
la
diagrama
salida
diagrama
un
diseo
su
de
de
al
necesario.
haga
el
en
S2,
ASM
pasar
la
es
para
su
tanto
su
Un
PR.
diagrama
haga
que
simular
simulacin.
la
de
el
simulacin
la
Compile
completamente
resultados
como
estado.
digital
multiplicando
se
el
01
Verilog
y
el
mediante
registro
que
que
Verilog
incluya
SI
SO,
de
para
STL
usando
8-5
sistema
descendente.
contador
un
tanto
vuelva
el
en
simular
en
e
es
signo
el
el
Mantenga
VHDL
en
20.
parcial
parcial
cambiar
sin
4,
por
cambiar
estado.
incluya
entradas
simulacin
estado
caminos
nombres
regis
decisiones;
producto
producto
sin
binarios
despus
la
vuelva
el
parcial
sin
del
producto
por
descripcin
para
Problema
nombre
cero
en
Corrija
los
es
en
de
sus
del
estados
los
salida
00
todos
diseo
el
para
una
simulacin.
la
de
los
un
travs
resultados
simule
cdigos
conjunto
Use
y el
y AR
descripcin
Corrija
producto
AR
flip-flop
caminos
sus
simulacin.
la
AJ?
entradas
de
PR,
un
una
todos
de
de
BR
de
conjunto
un
travs
mtodo
simule
Use
resultados
ce
el
las
al
multiplicar
545
cundo
parcial
nmeros
dos
producto
multiplicando
multiplicando
el
para
registro
de
comprueba
compile
8-19.
el
contenido
Z,
mediante
Escriba,
veces;
en
el
suma
gura
ASM
Por
multiplicador
detecta
multiplique
ejemplo,
que
cuatro
BR,
to
el
digital
repetidas.
sumas
del
LSB
al
define
tabla
regis
derecha.
la
Accin
el
ma
8-21.
siguiente
Sumar
Disee
bit
al
La
mtodo
8-20.
0.
es
del
(LSB)
desplazado
previo
sea
almacenar
para
4-
que
375
significativo
menos
de
8-18.
8*19.
de
bit
antes
LSB
al
previo
previo
registro
flip-flop
un
bit
del
del
funcin
en
de
aadir
debe
inicial
hace
se
LSB
al
se
valor
El
LSB
nada
hacer
no
CONTROL
nece
es
sario.
8-22.
Realice
pile
periodo
el
y
su
real
para
simulaciones
8-23.
real
del
el
Realice
diseo
que
T y un
l even
para
un
reloj
lento.
mucho
l even
del
mucho
el
Ajuste
8-7
en
el
funcionar
lento.
reloj
el
lugar
en
de
periodo
del
diagrama
completos.
ciclos
dos
semforo
reloj,
si
del
diagrama
completos.
es
Com
ASM.
Use
necesario
para
un
evitar
tiempo.
Problema
haciendo
VHDL
usando
funcionar
haciendo
T y
diseo
su
8-7
Problema
diseo
que
simule
ciones
diseo
simule
Ajuste
tiempo.
el
periodo
Verilog
lugar
en
semforo
dos
de
reloj,
ciclos
si
es
necesario
ASM.
Compile
periodo
Use
para
un
evitar
simula
CAPTULO
9
Memorias
La
tura
memoria
sente
un
tipo
Programmable
ms
componente
porcentaje
gran
(RAM)
aleatorio
(ROM)
de
et
es
en
almacenan
componentes
almacenan
datos
permanentemente.
l amados
dispositivos
que
lgicos.
cuitos
en
Una
lgicos
utilizan
la
informacin
y est
de acceso
digital
computadora
una
digitales.
sistemas
temporalmente,
datos
Devices)
Logic
grande
los
de
Las
y las
memoria
programables
almacenada
memorias
memorias
ROM
slo
de
pertenece
para
lec
a
del
(PLDs,
pre
definir
un
ingls
cir
con
modelo
un
vindolas
como
comienza
modelos
seales.
tanto,
Usaremos,
por
de
las
memorias
interno
el funcionamiento
equivalentes
lgicos
RAM
las
estticas
de
los
memorias
estudian
circuitos
RAM
y dinmi
de
RAM
usadas
dinmicas
se
memorias
cas.
Tambin
los
distintos
estudian
pa
tipos
Finalmente
ra
el movimiento
de
velocidades
entre
la CPU
datos
a altas
y la memoria.
RAM
de un sistema.
memoria
construirla
diversos
de memoria
juntaremos
chips
para
En
extensamente
se
estos
de los
utilizaron
anteriores
conceptos
algunos
captulos
este
al principio
1. En
de
a la computadora
referentes
captulo,
Captulo
por
genrica
los
de las
usos
me
vez
a ser
vamos
ms
especificos
y sealaremos
primera
precisos
la cach
inter
con
ei procesador,
morias
asociados.
componentes
y sus
Empezando
de la CPU,
exter
la cach
memoria
RAM
Fuera
na
una
es,
bsicamente,
muy
rpida.
El
RAM
de
subsistema
una
na
tambin
memoria
es,
bsicamente,
rpida.
muy
un
entra
memori
a
.
En
de
de
la zona
como
su
nombre
es
memoria
RAM,
indica,
tipo
informacin
de
memoria
la
almacenar
encontramos
esencialmente
da/salida,
para
en
de
RAM
la cach
de
la tarjeta
de vdeo.
la pantal a
La memoria
en
aparece
imagen
los
a ste.
del
accesos
en
la tarjeta
del
acelerando
controladora
disco,
disco
Aparte
datos
RAM
almacenar
tiene
el subsistema
de memoria
para
papel
que
y pro
principal
en
de los
la mayora
sub
varias
encontramos
formas
memoria
de
aplicada
gramas.
sistemas
de
una
computadora
genrica.
Nuestro
entradas,
estudio
salidas
de
la
las
memorias
temporizacin
para
comprender
Se
integrados.
RAM
de
sus
378
9-1
LGICO
COMPUTADORAS
DE
Definiciones
los
En
sistemas
digitales,
Apae
binaria.
macin
cenar
memoria
se
namiento
mado
por
a
actan
la
forma
y de
Se
dos
(ROM,
del
ferir
la
La
memoria
da
en
slo
puede
de
memoria
tiempo
de
seado,
le
l ama
palabra
dentro
nmero,
ficada.
un
bits
el
nmero
grupo
de
de
lneas
las
de
Figura
9-1
se
cionan
la
informacin
sale
que
muchas
de
que
a
memoria.
disponibles.
da:
la
la
entrada
Las
de
entrada
de
lectura
escritura
ms
caracteres
la
en
memoria.
de
la
lectura.
lectura
informacin
de
Al
memoria
de
la
presenta
memoria
la
de
trans
memoria.
ROM,
tamao
in
nueva
proceso
de
lectura
de
memoria
slo
nueva
la
que
El
una
La
de
especifican
diagrama
de
almacenar
en
RAM
Las
dos
entradas
lneas
de
que
contiene
de
una
unidad
salidas
de
de
y las
binario
binario
se
la
de
palabra
una
y
se
fuera
codi
entorno
su
direccin
informacin.
de
propor
informacin
la
de
las
entre
desea
la
la
la
En
entrada
transferencia
de
de
como
y
de
seleccin
la
a
un
expresa
memoria
la
se
mueve
palabras
palabra
usan
dentro
transfiera
bits
de
escogida
de
de
representan
informacin
aportan
sentido
se
transfiera
que
lneas
la
dato
se
que
memoria
salida
magntico
el
grupo
bits
de
el
dalo
cada
computadora
dos
bytes
de
mismo
memoria
disco
otra
Las
lneas
de
este
ceros
lneas
datos,
la transferencia
especifican
un
entre
en
de
de
especifican
el
bits,
las
memoria.
una
direccin
dato
bits
comunicacin
memoria
que
el
mayora
nombre
cinta.
cualquier
de
16
La
la
en
unos
o
La
de
provoca
hace
de
grupo
el
dnde
entidad
una
es
un
de
aqu
de
grupos
palabra
control
de
en
adicio
el
con
de
disco
circuitos
con
produce
se
alfanumricos
bloques
la
de
el
memoria
unidad,
y de
la direccin
lugar
dependiendo
en
byte.
palabra
capacidad
junto
determinado,
como
tiempo
la
binario
localizada,
tal
almacenar.
entradas
un
est
Una
l ama
le
As,
(Write)
(Read)
una
bytes.
lneas
un
como
puede
que
control
almacenar
operacin
desde
fsica
en
se
cuatro
bytes
muestra
la
bits
bits.
mediante:
consigue
se
ocho
por
total
ocho
formada
est
l ama
la
de
memoria
almacenamiento
en
de
menos
word).
ingls
uno
mltiplo
son
que
32
le
dnde
o
almacena
memoria
de
se
la
de
mientras
localizacin
su
se
instruccin,
una
escritura
serie,
ms
de
la
coloca
se
computadora:
y
proceso
de
de
memoria
necesita
trmino
de
fuera
la
contra,
binaria
(del
inter-
memoria,
la
en
salida
de
una
almacenamiento
de
celdas
de
depende
que
informacin
posterior
tambin
bits.
informacin
cinta,
de
puesto
La
Por
unidad
una
de
independientemente
aleatorio.
se
devuelve
for
aleatorio
transferir
para
y salida
coloca
permite
RAM
Al
de
coleccin
una
acceso
acceso
en
y mil ones
se
esta
que
est
que
entrada
memory)
operaciones,
operaciones
realizar
almace
Para
de
de
partes
memoria
la
ambas
acceso
es
de
realizar
cientos
entre
necesarios
l ama
en
puede
3,
Captulo
nales
le
diversas
memoria
La
genrica,
salida.
posteriormente.
operacin
almacenada
RAM
las
para
procesada
procesada
alma
computadora
proporcionando
procesamiento,
entrada
de
informacin
random-access
uso
se
dispositivos
dispositivo
de
en
ingls
memory).
memoria
Memoria
Una
memoria
su
informacin
Los
La
la
binaria.
de
hardware
La
dispositivo
un
del
para
informacin
al
un
procesado.
su
read-only
la
variar
puede
de
tipos
ingls
disponible
de
(RAM,
en
el
en
manda
se
aleatorio
estar
que
formacin
usarse
all
utilizan
accesos
informacin
de
modernas,
de
informacin
memoria
infor
almacenar
electrnicos
explicacin
cantidades
la
de
capaces
circuitos
computadoras
diferente.
otra
La
puede
que
memoria,
las
combinacional.
o
memoria.
de
la
en
grandes
enva
lgica
y
memoria
misma
con
de
procesada,
registros
la
de
para
se
indic
se
celdas
de
contiene
memoria
una
partes
permanente
sea
mente
diferentes
en
usa
coleccin
una
es
celdas,
Como
estas
informacin.
temporal
informacin
memoria
una
de
la
y recuperar
la
9-2
DISEO
DEL
FUNDAMENTOS
memoria.
memoria,
lneas
k lneas
de
Read
Unidad
direccin
La
unidad
la
2* palabras
bits
address).
El
la
La
direccin
palabra
por
lneas
los
puede
prefijos
putadora
diante
230,
De
Considere,
moria
hasta
especifica
1023.
10
1111111111.
una
Una
palabra
se
en
se
bytes.
la
memoria
Las
memoria
210,
de
9-2
muestra
de
este
se
reconocen
tamao.
as
es
funciona
de
todos
01011100
0000000000
lonoioi
0000000001
1010(011
10001001
0000000010
00001101
01000110
1111111101
1021
10011101
00010101
Ull l lio
1022
00001101
00011110
1023
UOUllOOOlOOLOO
11111
lili
FIGURA
9-2
Contenido
de
una
memoria
de
1024
direccin
La
los
memoria
de
16
de
a
220
y G
de
16
bits
cada
la
de
las
tres
16
bits
me
des
decimal,
direccin
primera
binario
en
me
igual
es
bits
contiene
en
com
que
contenido
en
16
una
bytes)
(o
decir
direccin
su
con
Contenido
su
bits.
direccin
esta
1023
memoria
Decimal
Binario
palabras
igual
palabras
podemos
el posible
Cada
palabra
unidad.
Direcciones
de
es
porque
mediante
memoria
por
10
tiene
Esto
unos.
memoria
bytes,
dos
selecciona
se
la
escribe,
binario
en
10
igual
232.
La
lneas
aplicando
hace
loma
nmero
capacidad
palabras
con
es
constituyen
Figura
equivalente
ltima
K
una
bits
16
La
de
de
y 4
con
bytes.
y la
ceros
palabra
lee
dos
memoria
direccin
Una
con
210,
palabras
dividir
pueden
se
al
de
nmero
se
cada
trmino
(en
el
es
decodificador
Un
referirse
(giga).
221
k
memoria
la
especificada.
palabra
habitual
G
de
nme
A
concreta.
direccin
1, donde
dentro
direccin.
de
la
una
2048
ltimas
tres
lneas
Es
2I(\
2*
el
y por
palabra
l amada
0 hasta
seleccionar
(mega)
1024
albergar
puede
ejemplo,
1 K
que
primeras
que
de
64
por
Puesto
una.
desde
contiene
que
una
identificacin
palabra
tamaos.
(kilo),
forma,
esta
las
palabras
seleccionan
determinada
para
de
nmero
de
va
una
muchos
tener
el
datos
de
memoria
una
direccin
nmero
un
k bits
de
de
bloques
por
de
direcciones
necesarios
caminos
de
asigna
de
binario
en
los
y abre
le
de
rango
seleccin
9-1
Diagrama
lneas
Las
se
FIGURA
caracteriza
se
palabra.
memoria
direccin.
de
cada
en
de
palabra
ingls
memoria
de
bits
salida
datos
de
de
de
memoria
,/
ro
entrada
(lectura)
(escritura)'
Write
de
de
379
MEMORIAS
es
binario.
como
se
igual
Cuando
una
nica
380
FUNDAMENTOS
DEL
La
memoria
bra,
Si
palabra
tendra
de
palabra.
2* ^
cin
ciones
Las
de
dos
la
de
de
entrada,
la
direccin
total
de
las
en
direcciones
necesario
bits
y
de
una
palabras
y k
memoria
de
el
bits
bits
direcciones
pala
direcciones
depende
del
de
numero
determina
se
cada
en
las
en
del
independiente
palabra
es
16
las
en
es
16
incluir
necesarios
almacenadas
efectuar
una
escritura
es
mnimo
bits
mediante
nmero
en
la
de
de
lectura
la
memoria.
de
lectura
control,
los
deben
realizan
es
Una
al
una
transferencia
seal
de
circuitos
la
internos
de
escritura
de
la
la
son
interior
la
de
determina
(Read)
aleatoria
acceso
transferencia
una
Una
seal
de
de
bits
seria
bits
rela
de
direc
escritura
puede
una
seales
estas
nmero
en
10
10,
nmero
exterior
ai
almacenada
cin
el
tiene
K
ser
almacenado.
ser
para
64
COMPUTADORAS
relacin.
que
Una
{read).
dato
bits
lectura
operaciones
lectura
vo
es
la
figura
de
pueden
de
I>E
la
El
que
satisface
Operaciones
de
bits.
nmero
donde
/n,
que
10
palabras
El
16
memoria
una
total
mero
cada
1 K
de
tuvisemos
y cada
LGICO
DISEO
una
(Write)
de
operacin
memoria
escritura
memoria
{write)
de
copia
especifica
de
salida.
Aceptando
nue
palabra
una
la
realizar
permiten
un
opera
una
la
funcin
deseada.
Los
pasos
1.
Aplicar
Aplicar
2,
La
Activar
unidad
de
palabra
direccin
bits
la
entrada
de
datos
la
de
operacin
una
elegida
palabra
deben
se
que
de
pasos
las
almacenar
lneas
la
en
escritura
los
son
de
siguientes:
direccin.
memoria
las
lneas
los
almacenar
de
entrada
Aplicar
la
direccin
2.
Activar
La
entrada
tomar
lneas
de
de
bits
de
de
lneas
de
realizar
de
la
lectura
entrada
de
datos
de
lectura
ta
en
operacin
una
palabra
elegida
las
los
son
lneas
de
siguientes:
direccin.
(Reud)
la
datos.
las
direcciones.
para
binaria
de
salida
bits
lneas
seguir
los
de
(Write).
los
las
deben
se
que
memoria
escritura
lomar
en
Los
las
binaria
de
memoria
especificada
La
a
la
los
realizar
para
datos,
de
3-
se
que
palabra
El
ha
que
contenido
sido
de
la
seleccionada
la
por
direccin
seleccionada
palabra
y los
l evara
cambiar
se
no
con
su
lectura,
La
memoria
cionales.
escribir,
La
va,
ta
la
a
a
esta
Tabla
chips,
seal
chip
lectura
la
de
La
la
anteriormente.
mayora
de
el
que
de
En
tiene,
se
que
va
operacin
las
las
para
circuitos
chip
la
configuracin
esta
control
descrita
determina
adi
lgicos
de
selecciona
que
'Write)
resultan
que
circuitos
entradas
escritura,
Select)
[Chip
lectura/escritura
dos
diferente
(Read
memoria
chip
adelante
(en
contienen
y que
Read
los
la
tienen
seales
leer
reali
control
de
9-L
del
RAM
entrada
accede
mos
la
seleccin
forman
de
de
en
de
ms
(chips)
RAM
configuracin
una
para
seleccin
entrada
una
en
integrados
memoria
separadas
de
operaciones
muestran
chips
entradas
circuitos
con
de
y escritura
entrada
una
Las
los
lectura
dos
tener
menos,
zar.
se
de
construye
se
mente,
de
operaciones
lugar
al
RAM
Habitual
Write
tambin
Habilitacin
palabra
la
operacin
determina
proporciona
se
de
Select)
Chip
la
Memoria
la
se
que
a
una
iMemon'
usa
se
seal
para
quiere
realizar
que
Enable).
habilitar
uno
acceder.
Si
Mientras
accede
el
la
toda
de
memoria.
chips
Select
Chip
seal
la
varios
que
se
acti
Select
Chip
Llamare
TABLA
9-1
Entradas
de
control
de
Operacin
de
no
diante
que
la
en
que
necesita
l evar
De
desde
la
cabo
desde
datos.
transcurre
forma
se
que
memoria
para
de
detrs
una
control.
otra
operaciones
El tiempo
la aplicacin
el tiempo
similar,
la
pone
almacenar
palabra
seleccionada
de
hasta
una
palabra.
de tiempo.
direccin
la
del
hasta
de
ciclo
que
las
escrituras
La
CPU
la
el
informa
mxi
tiempo
internas
memoria
pueden
se
proporcionar
debe
la
memo
sincroni
se
sincronizan
sus
forma
internas,
propias
operaciones
que
Esto
de la memoria.
de lectura
significa
y escritura
operaciones
deben
estar
escritura
relacionados
de
de
de la memoria
acceso
del
ciclo
el tiempo
y el tiempo
de
de la CPU.
con
la CPU
con
numero
un
a un
fijo de ciclos
periodo
reloj
igual
un
de 50 MHz
una
de frecuencia,
funciona
CPU
con
como
ejemplo,
que
reloj
Supongamos,
i}
ahora
l
a
10
CPU
se
comu
un
de
de
20
t
i
e
ne
ns
ns
s).
(1
Supongamos
reloj
que
que
periodo
ci
c
l
o
de
escri
t
u
ra
de
75
de
65
nica
una
ns
con
acceso
memoria
con
un
un
de
y
tiempo
tiempo
un
val
o
r
ent
e
ro
de
es
memori
a
El nmero
necesarios
una
de ciclos
de reloj
mayor
para
peticin
ciclo
de escritura,
dividi
ms
del
del
o igual
de acceso
el valor
y del
tiempo
tiempo
que
grande
de
entre
20
ns
do
el periodo
es
del
del
Como
el periodo
y el tiempo
mayor
reloj
reloj.
por
al
ser
75
necesario
del
de acceso
ciclo
de escritura
es
menos,
ns,
emplear,
tiempo
y el tiempo
memoria.
de
cada
cuatro
a la
ciclo
peticin
reloj
para
una
La
muestra
en
CPU
se
funcio
del
la Figura
ciclo
de memoria
9-3,
para
temporizacin
de
de 75
ns
un
ciclo
de acceso
de escritura
nando
a 50
MHz
memoria
con
y un
tiempo
y una
con
un
de 20
4 pulsos
73 y 74
de la pane
ns.
El ciclo
de lectura
71,
73,
(a) muestra
periodo
de entrada
de escritura,
la direccin
la CPU
debe
En
una
y el dato
proporcionar
operacin
se
cambi
a
l
a
a
I
en
el flanco
habi
l
i
t
a
ci
n
de
memoria.
Se aplica
memori
a
la direccin
y
f
l
a
nco
de
subida
ms
se
El
es
el
en
necesari
o
subida
del
71.
t
a
rde,
dat
o
,
aplica
algo
pulso
que
ria
de
seales
zadas
el
con
control
de
reloj,
tal
las
con
el
es
operaciones
la
en
me
lectura
aparece
es
todas
completar
Las
de
escritura
memo
temporizan
se
operacin
una
como
la
embargo,
escritura
y
de
acceso
externo,
Sin
reloj.
lectura
de
dispositivo
un
de
seal
su
de
direccin
intervalos
en
seleccionada
palabra
la
mediante
con
sus
de
transcurre
de
controla
se
sincronizada
cambio,
En
memoria
la
onda
memoria
est
entradas
sus
que
de
salida
de
CPU
reloj.
en
mximo
tiempo
La
este
de
unidad
la
CPU*
cambios
cin
mo
de
ejemplo,
emplea
formas
las
la
Lee
Temporizacin
funcionamiento
Escriba
de
Ninguna
por
ria
memoria
R/W
CS
una
de
chip
un
Read/Write
select
Chip
El
381
MEMORIAS
que
73.
Las
indica
datos
valores
operacin
ria,
es
ser
que
de
con
el
valor
momentneamente
la
evitar
la
cambio
de
de
de
despus
deseada.
direccin
ser
sobrescritas
Las
de
los
datos,
de
que
De
las
lo
el
flanco
en
otras
seales
en
el
65
ns.
de
de
los
representan
el
bus
o
datos.
de
de
73
de
la
La
indica
memo
direcciones
palabras
ms
seal
la
y de
positivo
palabras
una
diferentes
direcciones
sombreadas
zonas
en
contrario,
con
las
de
ondas
buses.
estos
destruccin
forma
Read/Write
seal
ocurra
la
las
en
valor
de
Para
este
que
el
en
cambio
otra
con
una
cambio
escritura.
importante
direccionadas
cruzan
Un
especificar.
estables
estn
se
posible
un
sin
la
den
lneas
dos
ns.
pue
debe
382
FUI?AMENTOS
DISEO
DEL
LOGICO
-20
COMPUTADORAS
DE
ns-
Clck
DC
Direccin
Habilitacin
de memoria
Direccin
vlida
ReaiF
Write
Entrada
de datos
vlido
Dato
-75
-20
ns-
Ciclo
(a)
de
escritura
us-
CLock
Direccin
Direccin
vlida
Habilitacin
memoria
de
Read/
Write
Entrada
de datos
la
habilitacin
de
el
y
1 de
dato
nuevo
de
pulso
la
direccin
la
CPU.
I para
El
reloj,
y
de
ciclo
La
dentro
de
los
la
pulso
siguiente
seales
pone
la
de
65
la
ns
CPU
peticin
en
de
la
direccin,
operacin
palabra
partir
transfiere
71,
el
de
onda
datos
escritura
poco
en
otras
de
9-3(b)
tiene
una
la
habilitacin
se
todo
el
dato
que
memoria.
tambin
la
pone
uno
se
de
puede
esto
que
la
ns
de
el
en
siguiente
la
memoria
activa
se
internos
registros
la
flanco
direccin
de
subida
en
el
la
habilitacin
en
del
Despus
el
y las
CPU
la
1 y la
bus
seales
cuarto
puede
poner
pulso
T1.
que
seal
proporciona
Read/Write
de
71.
de
salida
La
la
subida
de
de
memoria
de
de
flanco
direc
cambie
Read/Write
sobra,
el
memoria
direccin
y
seal
memoria.
en
la
Finalmente,
la
para
la
cambiar
escritura.
de
memoria
de
direccin
sus
de
direccin
mediante
que
de
operacin
despus
palabras
de
cambia
lectura,
memoria
con
peticin
otra
de
terminado
seleccionada,
de
ciclo
la
un
ha
Figura
lectura
del
completar
hacer
para
la
de
9-3
los
de
lectura
seleccionar
dato
la
operacin
CPU
el
destruir
las
Ciclo
estables
permanecer
la
(b)
de
poder
para
evitar
para
coloca
Luego,
guiente
memoria
deben
ns-
FIGURA
Formas
cin
-65
control
datos,
memoria.
si
del
para
Caractersticas
de
memorias
Las
alimentada.
Las
dicen
ms
de
que
categora
mantienen
rias
ROM
datos
los
magnetizacin,
indic
se
moria
RAM
grada
RAM
adicional
seleccionar
la
de
lgica
de
chip
un
de
lugar
jerrquicamente
de
lgico
delo
con
latch
un
igual
0,
Para
RAM.
que
de
entradas
obtener
un
lectura
externa
son
Esto
la
orienta
memo
de
la
de
memoria
de
un
chip
de
como
celdas
RAM
de
almacena
de
escritura
decodificador
un
para
bsica
circuito
un
y conveniente
lgica
memoria
almacenamiento
de
clula
inte
y la
de
circuitos
lectura,
me
con
memoria
una
RAM
con
de
tpicamente
tiene
escritura
esttica
usada
electrnico
la
modelar
un
RAM.
latch
y B.
el
se
en
memoria
de
RAM
valor
salidas
la
celda
seal
tira
seleccin,
el
valor
de
de
celdas
bit
de
muestra
la
una
Select
Para
determi
usando
una
salidas
memoria
memoria
mo
modela
se
se
Select,
la
el
celda
Select,
0, ambas
igual
complemento.
su
un
Primero
usamos
almacenado
con
de
conjunto
una
de
Select
tiene
la
de
habilitan
se
Para
C.
y
un
construir
la
igual
latch
del
C
La
almacenamiento
con
Select
almacenado
interconectamos
para
habilitan
bit
RAM.
de
parte
explicacin.
y posteriormente
9-4
Figura
nuestra
para
solo
un
memoria
La
Para
Las
de
almacena
de
chip
retiene.
base
como
que
memoria
salidas
diagrama
y
array
circuitos
es
integrados
de
construye
se
posible
RAM
describir
del
las
a
chips
un
circuito
disea
se
RAM
se
valores
generar
los
de
RAM
embargo,
almacenado
igual
como
3-9,
interna
interna
escribir,
es
clula
una
de
Las
valor
voltil,
lgico.
para
los
de
memoria
memoria
celda
una
para
Select
una
Sin
de
chip
lgica
SR.
el
mediante
AND,
para
circuitos
un
la
presentamos
clula
de
modelo
un
Usaremos
va
lgico.
usando
se
memoria
una
circuito
un
chip
celda
de
estructura
El
leer
estructura
compuesta
asociada.
que
La
La
est
palabra
por
palabra
salida.
se
dinmicas,
Las
circuitos
por
la
combinaciones
memoria.
circuitera
una
compuestas
veremos
las
una
bits
estn
Primero
construir
de
binario
memorias
estudiaremos
para
palabras
miento
ta
lgica
usada
de
las
adicional.
luego
alimentacin
alimentacin.
Seccin
la
en
de
como
mediante
de
fuente
vio
se
ciclos
alimentacin.
la
representan
se
capacidad
unos
SRAM
anteriormente,
ms
como
no
desconectar
la
desconectar
voltiles,
no
integradas
Como
al
pierde
se
no
restablecer
alimentacin
de
memoria
de
cclica
gran
la
apaga
estticas
fuente
una
despus
magntico
soporte
en
que
memorias
tambin
son
Memorias
na
almacenados
refresco.
una
contrario,
el
informacin
su
de
se
integrados,
Por
usar
tanto
necesitan
y de
tienen
ser
hace
se
para
de
cuando
informacin
celdas
sus
que
almacenada.
magnticos,
discos
cin
un
puesto
informacin
la
mantener
la
deben
Esto
consumo
ciclo
un
circuitos
los
de
almacenada
carga
y rescribindolos
bajo
fciles
ms
necesitan
pierden
RAM
DRAM.
de
son
son
no
que
Las
esta
porque
de la
en
memorias
chips
La
condensa
condensadores
los
me
RAM)
Dynamic
Estos
n.
la
la
que
ingls
canal
que
leyendo
SRAM
y adems,
lo
por
memoria
la
de
los
de
memorias
cortos,
voltiles.
son
pertenecen
as
las
pero
y escritura
unidades
pocos
DRAM
memorias
de
MOS
Est
almacenan
condensadores.
en
tiempo,
Memorias
que
mientras
del
(DRAM,
elctricas
refresco
milisegundos,
el
cada
palabras
Las
el
con
Las
internos
correctamente
Dinmicas
cargas
transistores
utilizando
chip
descargarse
dinmicas.
latches
con
almacenada
mediante
mediante
las
perdida.
carga
almacenamiento
para
los
del
estticas
ser
formadas
estn
permanece
Memorias
binaria
dentro
todas
RAM)
Las
informacin
tiende
en
lectura
es
est
peridicamente
mente
de
informacin
fabrican
se
recargados
la
La
condensador
el
en
pueden
integrados
binaria.
la
dores
circuitos
Static
RAM
almacenan
memorias
ingls
del
informacin
moria
los
en
(SRAM,
ticas
las
383
MEMORIAS
puer
0
son
RAM
RAM
y
los
que
384
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
Sclect
FIGURA
9-4
Celda
contiene
la
RAM
La
La
azul.
Word
Si
Select.
B
puedan
cambiar
parten
pone
dems
se
I y si
escribe
Word
de
compartida
si
latch
SR
de
la
de
lectura
de
Es
alcance
no
la
RAM
conectada
seal
de
tira
particular,
lectura
la
las
es
l,
la
todas
La
seal
usando
la
es
se
el
lectura.
captura
se
el
para
que,
del
valor
la
Figura
el
en
tambin
capturado
Vase
lgica
bloquea
de
lgica
valor
RAM.
1 y
escribe.
SR
OR
independientemente
ocurre
para
latch
de
puertas
1, el
es
memoria
se
el
OR
puertas
1 y
1.
ser
Datajn
RAM
en
de
debe
Select
B
memoria
tambin
de
bit
un
la
dos
travs
Select
Bit
Word
almacenado
las
dos
sea
respectivamente,
la
las
escritura.
lnea
una
de
valor
pasa
la
operacin
variar.
sin
Si
de
en
con
Select
seleccionada.
slo
el
0,
es
me
palabra,
seales
Bit
de
estas
seal
la
de
resalta
se
permanece
controla
se
de
aplica
decir,
celdas
las
de
almacenado
de
en
la
latch
RAM
memoria
la
que
Si
Out
vez.
Select
Word
lectura.
Data
completando
cada
lectura
para
valor
1, el
0,
de
la
Si
lgica
lgica
celda
AND
lnea
la
en
aparece
de esta
pone
la
escritura.
es
palabra
slo
puertas
Select
Word
Pero
se
controla
la
las
mediante
0
se
memoria
la
de
RAM
clula
la
el
de
bil
un
seleccin
de
cualquiera
ser
complemento
su
celda
la
cargar
de
memoria
la
de
que
tira
una
palabras
de
conjunto
un
entrada
en
debe
Write
de
una
tambin
Select
Datajn,
de
latch
del
a
de
de
una
con
Para
Read
latch
es
As,
0.
son
lgica
celda
cada
valor
escritura.
de
almacenado,
el
cero
la
diagrama
contenido
el
entonces
bil
un
lgico
ahora
0 y el
son
1,
de
controla
se
es
entrada,
de
a
Solamente
las
valor
dato
o
uno
se
de
el
clula
S y R
0,
es
el
representa
que
la
Select
que
el
Entonces,
poner
latch
sta
Word
seales
de
latch
posicin
una
muestra
se
modelo
del
del
9-5
RAM'esttica
memoria
una
con
Figura
la
parte
carga
entrada
la
asociados
En
RAM
moria
Si
circuitos
los
iodos
memoria
de
diseo
de
seal
la
Read/Write.
El
utiliza
colocan
parte
la
En
RAM
das
en
con
la
chips.
que
y solo
descodificar
16
de
la
tiene
9-6
una
estructura
celdas,
un
cuatro
el
muestra
forma
formas
diversas
tiras
varias
de
Las
selec
bit
un
de
la
se
seales
otras
dependiendo
se
de
lnea
seleccin.
de
9-5(b)t
Cada
cuando
lneas
de
en
RAM.
que
correspondientes
conectar
interna
de
Como
hay
lgico
bits
16
en
de
un
direccin
direcciones
de!
chip.
est
RAM
la
de
Enahle,
Memory
dado,
los
bloques
para
Select,
las
de
16
de
se
utiliza
bits
de
una
palabra
un
la
de
16
a
la
por
seleccin
instante
a
Chip
nivel
compuesta
de
lneas
de
diagrama
y el
habilitacin
La
memoria,
smbolo
4 entradas
tienen
RAM.
los
de
da
se
que
memoria
de
chip
un
bit
un
las
pueden
se
Ambos
de
tienen
de
de
tira
conectan
se
se
memoria
16
la
RAM,
memoria
una
interna
de
smbolo
habilitacin
La
de
estructura
RAM.
Figura
x
bit
un
estructura
otra,
del
memoria
de
chip
de
all
ms
junto
baja
una
del
tira
la
extiende
se
la
la
representar
para
cin
de
de
smbolo
palabra
un
de
palabras
nivel
tira
de
un
bit
seleccin.
bit
memoria
almacena
corresponde
se
varios
por
de
RAM
memoria
de
de
de
un
formada
controlar,
que
decodificador
una
chip
del
RAM
memoria
de
chip
forma
a
16
que
lneas
una
para
FIGURA
9*5
Modelo
mite
do
la
la
que
ciones
Las
de
RAM
concreto,
estn
conectados
que
seales
de
Select
Chip
contienen
chip
de
el
los
valor
a
un
las
lee
se
de
anteriormente
de
chips
Chip
la
memoria
Select
lneas
se
pueden
comentadas
RAM.
de
salida,
obtener
debe
chip
ese
para
leer
el
Chip
de
un
una
ser
Select
decodificador.
salidas
triesta
Select.
Con
deben
chip
chips
0.
Estas
los
para
ser
las
salidas
de
memo
las
con
un
el
unirse
pueden
corresponden
palabra
I y
per
que
conectadas
se
Para
Chip
salidas
salidas
de
lneas
de
dichas
RAM.
las
Las
entradas
las
memoria
la
salida
una
triestado
buffer
un
entradas.
de
usando
de
ste
habilitacin
es
arbitrario
normal,
entrada
una
con
smbolo
nmero
un
RAM
memoria
Este
adecuadamente
mismas
nico
la
de
tringulo
un
es
salidas
cuando
de
bit
un
smbolo.
con
las
en
del
palabra
RAM.
tradas
ria
la
sacar
de
figura
del
controlan
se
tri-estado
tira
una
debajo
multiplexor
un
juntas
buffers
los
de
la
en
entrada
de
conectan
se
uso
para
de
y una
construccin
de
adicional
lgica
segunda
nica
La
normal
385
MEMORIAS
restantes,
combina
en
386
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
Data
Output
Memory
enable
Smbolo
(a)
(b)
FIGURA
Seleccin
de
puertas
AND
con
nmero
de
palabras
est
los
RAM
bloque
de
RAM
16
palabras
un
mtodo
de
I bit.
combinada
Dentro
de
de
9-6
memoria
de
Chip
Diagrama
en
una
circuitos
dos
estas
sean
de
chip
un
memoria
k entradas
nica
lira
de
lectura
de
bit
un
y
de
hacen
lo
que
cual
el
decodificador
puerta
si
se
todos
los
que
es
bits
los
indeseable.
tiempos
entradas
de
acceso
de
lectura
palabra
una
compartiendo
elctricas
y
si
Adems,
RAM
escritura
2a
necesita
de
posicin
celdas
caractersticas
Las
grande.
de
nmero
salidas
directo.
una
el
2*
y
diseo
de
correspondientes
RAM,
es
de
utiliza
memoria
una
tambin
y escritura
situaciones
largos,
por
grande,
es
RAM.
resultantes
de
la
memoria
el
El
de
total
nmero
de
celdas
empleando
un
dificadores
de
de
seleccin
do
de
fila
palabra
con
de
el
palabras,
su
aadido,
que
de
ria
reducirse
pueden
de
las
controla
lneas
de
S
bidimensional.
la
clula
una
Row
bit.
El
bits
de
9-7
chip
Decodificador
de
deco-
las
lneas
un
mto
es
fila).
de
de
palabras
interseccin
Select
las
la
de
no
Column
l amar
se
el
muestra
formado
esta
por
mtodo
de
tiras
cuatro
seleccin
de
combinada
bits
con
un
para
bits
cuatro
selecciona
salidas
del
Select
(se
cada
en
chip
una
de
y
filas
Sckcl
Chip
dos
tiene
la
en
Word
les
se
utilizar
controla
resultado
RAM
est
(seleccin
Select
tiras
bit.
que
Como
decodificadores
es
memoria
memoria
de
ms
de
de
chip
la
dos
decodificador
seleccin
seleccin
cambia
se
selecciona
el
de
de
columna
Un
nmero
y el
puerta
por
empleando
configuracin
k entradas.
de
uno
entradas
columna).
Figura
El
RAM.
de
nmero
combinada.Una posible
y la
nombre
palabra
estrictamente
la
bit
un
selecciona
decodificador
En
el
de
lugar
en
mtodo
de
seleccin
leccin
por
y el otro
matriz
una
palabra,
decodificador.
tira
seleccin
de
k2entradas
de
por
del
puertas
RAM
mtodo
seleccin
1 bit
de
memoria
387
MEMORIAS
FIGURA
9-7
Diagrama
de
una
memoria
RAM
de
16
1 utilizando
un
array
de
celdas
de
memoria
RAM
memo
tiene
un
388
total
de
tivos
del
de
celdas
16
de
de
bus
las
decodificador
de
de
bit)
un
del
el
Chip
ninguna
de
las
Cuando
Chip
los
1001,
array
la columna
en
la
mismo
memoria
palabras
los
9-7;
nicos
utiliza
lneas
de
dos
lneas
pares.
OR
La
forma
de
entrada.
Data
(01l2),
la
palabra
los
columna
o
bits
Podemos
de
nmero
nico
el
decodificador
un
solo
array
De
esta
y los
seis
512
ms,
aunque
se
que
memoria
se
conectadas
mejoran.
que
hacer
puede
la
hay
cada
32
64
las
los
15
800,
el
el
nmero
de
ocho
circuitos
circuito
de
la
de
dos
y 011
de
256
de
uno
las
puertas
Output
1.
direccin
ltimo
De
bil.
bit.
1,
la
forma,
esta
12),
contie
que
de
Con
El
los
por
y
Debido
los
los
al
tiempos
da
que
al
combina
combinada,
puertas
hay
diseo
el
en
con
el
combinados,
factor
un
mayor
escritura,
lectura
K,
conectan
seleccin
decodificadores
puertas
de
256
se
seleccin
de
nmero
dos
RAM
de
Sin
Haciendo
bits.
direccin
de
RAM
memoria
cuadrada
raz
salidas.
lneas.
de
originales.
lectura/escritura,
array.
un
columnas.
de
caso
memoria
la
colum
Las
de
una
bits
nueve
circuitos
tantos
veces
celdas
salida
El
total
un
32.768
64
En
las
cada
I del
(011
calculamos
y
6
de
0 y Data
de
la
de
(112)
bits
adyacentes.
bits
considerando
decodificador
de
Figura
tres
generar
Output
aplicacin
fila
memoria
primeros
entradas
uno
la
bit
un
la
mediante
la
para
simultneamente,
diferentes
Data
la
solo
bits
de
de
de
Select
Data
cambiar.
RAM
tener
dos
comparten
contiene
filas,
al
no
de
Chip
tiras
disponible
datos.
selecciona
respecto
decodificador
bit
de
sin
el
de
combinada
de
celdas
en
aparece
el
0),
la
en
leido
las
Al
al
presentado
entrada
salida.
OR
puerta
3.
palabra
los
reducindose
entre
necesitan
al
forma,
lectura
la
memoria
escribir
par
salida
la
entrada
de
con
una
de
memoria
Esta
entrada
cada
de
seleccin
la
la
pares
lneas
restantes
de
608,
es
parezca
slo
de
igual
lneas
sera
puertas
las
8.
tendra
9
decodificador
de
lumna
se
29,
decodificador
de
nmero
as
filas
de
por
celdas
de
ahorro
del
512
de
las
en
32
columnas
de
resultado
un
el
real.
puede
filas,
cada
ilustrar
01, seleccionan
tiras
2 (I02)
direccin,
la
de
las
de
o
los
van
de
se
respectivamente,
tamao
un
decodificador
da,
1,
bits
demostrar
esttica
estructura
de
leer
a
Input
correspondientes
lugar
1, compuesta
leer
est
que
la
de
de
del
operacin
valor
el
(21(l)
seleccionar
2 y colum
columna,
lgico
array
cambia
10
fila
la
por
una
lgica
y
conectadas
dando
dos
no
quiere
se
0 y Data
Input
filas
restante
van
bits
para
la
en
para
fila
permanecen
construir
decodificador
el
para
direcciones
de
columna
triestado.
de esta
escribir
bit
resto
las
y
Puesto
los
primeros
selecciona
columnas
ellos
columna.
seleccin
Finalmente,
los
buffers
de operar
de
de
El
de
las
en
al
de
de
Los
nen
dos
entradas
de
los
un
bits).
la
almacenados
Figura
decodificacin
La
memoria.
9-8
la
lnea
RAM.
direccin
la
para
Write
la
valores
sus
la
en
usa
fila
(Read
en
memoria
la
en
Select.
disponible
la
de
seleccionada
se
bit
el
la
el
Chip
escritura
de
operacin
Input.
Data
estn
seleccin
lneas
las
como
la
accede,
pasa
con
seal
la
con
deshabilitadas
y utilizar
nas
En
celdas
de
cambios
direcciones
habilita
se
Select.
selecciona
se
deeodifican
Durante
acuerdo
de
de
la
seleccionada
columna
dibuja
se
se
celda
estn
array
puerta
datos.
la
de
la
Output.
de
la
memoria.
la
en
de
que
seleccionada
vez
realizar
buffer
Data
entrada
transfiere
de
(ocho
el
datos.
0I2).
la
(tiras
Chip
no
ejemplo,
se
de
seleccionar
direcciones
memoria
la
Una
seleccionado
que
Como
de
El
bit
el
!),
(102
operacin
Ntese
de
se
das
el
la
lnea
Input,
celda
determina
3-22.
la
la
es
de
celda
La
array.
Por
al
van
columnas
entrada
array
memoria.
para
de
bits
dos
otros
la
de
cuatro
del
celda
deeodifican
se
Los
del
bit
las
la
con
una
direcciones
de
estn
cualquier
solo
direcciones
de
habilita
se
significa
ms
seleccionar
para
bus
de
decodificador
del
en
un
del
una
bits
filas
las
significativas
salidas
dos
Los
de
seleccionar
para
escritura
accede
se
memoria.
(I l0)
triestado.
salida
columnas
las
las
la
menos
columnas
dimensiones.
4 lneas
dos
de
lneas
las
evita
bits
la
dos
todas
0,
de
array
de
Esto
de
Write
la
decodificador
es
array,
Figura
El
primeros
Wriic
(Read
buffer
de
es
Select
01
Rcad
lneas
celdas.
celdas
1 del
na
Select
dos
de
array.
Cuando
array.
Las
un
en
decodificador
al
van
del
COMPUTADORAS
DE
RAM
memoria
direcciones
filas
cuatro
LGICO
DISEO
DEL
FUNDAMENTOS
la
de
circuitos
que
de
acceso
Ade
de
seleccin
co
lectura/escritura,
nmero
reducido
50.
de
del
chip
celdas
tambin
de
389
MEMORIAS
Decodificador
de
filas
Decodificador
2*4
Celda
RAM
Celda
RAM
RAM
RAM
Celda
Row
Celda
Celda
RAM
select
RAM
RAM
Celda
In
Inpui
RAM
15
de
Lgica
de
Lgica
lectura,
ctcriiwa
lectura1
entura
lecturi'eseniun
In
Data
Data
Out
Rcad;
Write
Celda
RAM
Lgica
Dala
Dm
Input
RAM
14
13
kctuiWncrtlura
Data
Celda
RAM
Celda
RAM
RAM
12
0-
JO
Celda
Data
RAM
Celda
Data
RAM
Celda
Lgica
RAM
Celda
Bu
Read.'
Sil
Select
Wrilc
Sclccl
Data
In
Out
de
Data
In
Rcad/
Wrile
Out
Data
Oul
Rcad'
Bit
Select
Bit
Select
Wrile
RcadAVnlc
Seleccin
de
columna
TT
Dtcudiftcadw
habilitacin
Data
2a
Habilitacin
lOutput
9-4
9-8
Diagrama
de
Array
circuitos
Los
el
de
nmero
la
incrementemos
nmero
de
cin
un
RAM,
la
Figura
de
nmero
la
la
Un
de
de
lneas
bit
el
el
nmero
y salida
de
la
RAM
de
el
de
longitud
de
datos
pero
RAM
vamos
bits
la
de
nmero
obliga
direccin
la
que
dobla
obliga
palabra
por
es
memoria
la
parmetros:
de
palabras
unidad
chip,
un
construir
para
la
Si
tamaos.
nmero
a
en
entrada
en
memoria
capacidad
la
array
de dos
un
aadido
incremento
de
SRAM
que
depende
incremento
Cada
direccin.
memoria.
en
memoria
Un
palabra.
celdas
diversos
en
integrados
memoria
mayor
es
de
array
de
longitud
direc
la
constante.
mostrar
memoria
un
disponibles
estn
de
capacidad
por
la
en
el
permanece
Para
utilizando
21
determinada
circuitos
de
bits
longitud
palabras
incrementemos
que
de
aplicacin
La
requerido.
y el
RAM
memoria
una
nmero
un
tamao
palabras
en
en
combinar
con
el
de
necesaria
necesario
de
integrados
integrados
memoria
RAM
memoria
una
circuitos
de
de
de
bloques
Select
Chip
FIGURA
1 a 2
Decodificador
con
Data
Kul
KpUlpUlOI
-s.V.
9-9.
de
array
usando
La
una
capacidad
circuitos
del
memoria
de
integrados
condensada
representacin
chip
es
de
sus
64
palabras
entradas
de
y salidas,
bits
cada
utilizar
segn
una.
El
un
chip
se
muestra
integrado
de
390
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTAIKIRAS
RAM
Entradas
de
datos
Direeciones
lugar
lneas
da
16
9-9
FIGURA
inclinada
La
entrada
CS
RfW
El
cionado.
alta
CS
0.
el
la
chip
ha
CS
las
I.
lneas
lneas
la
representadas
las
de
de
datos
las
salida
de
lneas
l evan
las
salidas
lneas
entra
selec
tri
de
estn
ocho
los
ha
y la
sido
chip
representar
para
cada
en
RAM
comportamiento
todas
de
cruzada
est
memoria
el
En
salida.
conjunto
lnea
cuando
escritura
la
para
cada
Cada
simple.
estndar
salida
de
de
y 8 lneas
la salida,
concreto
el
seleccionado
sido
entrada
de
smbolo
controla
RAM
la
nmero
lectura
el
64
lnea
chip
un
de
entrada
una
el
de
es
memoria
no
Cuando
impedancia.
salida
para
indica
a
la
la
como
que
operacin
de
bloques
la
para
selecciona
pequeo
entrada
CS
Cuando
Select)
RAM
8 lneas
nmero
un
especifica
tringulo
La
estado.
diagrama
{Chip
memoria
una
direcciones
de
con
(Read/Write)
de
direcciones,
las
para
el
en
lnea
una
de
lineas
lneas
mostrar
se
por
bus.
16
tanto,
usar
dalas
R/W
Smbolo
por
de
CS
rite
de
Salida
ADRS
Select
ReadAV
necesita,
DATA
Chip
64KX8
bits
salida.
en
estado
de
la
de
palabra
seleccionada.
Suponga
que
de
chips
memoria
binario
un
dos.
bit
bras
ms
para
gan
datos
la
los
todos
instante,
solamente
deshabilitados.
los
tos
La
de
bits
de
ciones.
se
aplican
seleccionan
direcciones
65
empieza
que
El
rango
535
de
entradas
chip
entonces
palabras
se
con
01
de
direcciones
de
seguido
de
bus
un
de
ceros
slo
l e
de
salida
cualquier
los
que
unos
de
datos
En
mientras
chip,
un
restantes
salidas
las
circuitos
como
los
16
cada
2
a
Cuando
de
los
cuatro
del
dentro
bits
restantes
chip
se
el
es
chip
de
enumera
Los
abier
chips.
Las
Las
el
decodificador
en
las
lneas
en
decimal
del
con
debajo
Si
de
resto
de
los
65
de
535.
Las
de
bus
su
bits
16
direccin
una
del
comunes
decodi
habilitado,
seleccionado.
sido
rango
memoria
del
cuan
est
El
ms
salidas
salidas
ha
el
bits
deshabilita
cuatro
chips
primero.
menos
dos
cuatro
se
0.
bits
16
Los
memoria
chip
de
bits.
4 lneas.
La
igual
es
18
cuatro
chips.
cuatro
segundo
del
para
los
palabra
una
los
de
seleccionado
seleccionan
de
de
cul
memoria
de
direcciones
seleccionado.
determinan
de
de
moble,
siendo
16
pala
chips
cuatro
tri-estado.
presentndose
decodificador
un
CS
est
el
un
por
aadir
de
lneas
formar
tendrn
direcciones
Memory*
17
00.
es
se
nmero
con
ocho
para
salidas
con
de
K^8
Las
seleccionado
bus
un
de
entradas
chip
256
conectar
posible
es
el
numero
seleccionado.
decodificador,
ningn
de
9-10.
seleccin
de
entradas
las
chip
impedancia,
necesita
las
las
del
alta
circuito
palabras
a
del
igual
son
siguientes
bits
l evan
y
direcciones
de
bits
estos
se
son
los
conectan
de
del
256
se
EN
entrada
estado
salida
slo
salidas
RAM
pueden
se
salida
palabras
palabras
de
multiplican
Figura
la
de
nmero
ms
el
direccin.
la
en
entrada
una
en
de
memoria
ficador
de
ocho
estarn
seales
decodificador
la
tri-estado
activar
se
tres
significativos
significativos
do
salidas
conexin
Las
otros
las
de
tipo
una
muestra
se
dobla
se
nmero
memoria
componer
memoria
dos
usando
direccin
el
el
de
chips
memoria
la
doblarn
para
construir
como
aade
se
la
en
incrementar
de
ms
palabras
que
memoria
Cuatro
bits
g,
Las
chips.
Este
estarn
bit
natural
de
direccin.
de
64
de
nmero
cada
por
chips
dos
posibilidad
de
comn.
de
la
aaden
se
RAM
memoria
dos
componer
cuatro
por
Considere
que
forma
la
formar,
ejemplo,
Por
el
Puesto
puede
se
que
de
factor
incrementar
queremos
RAM.
de
smbolo.
direc
18
391
MEMORIAS
Direcciones
Lneas
Lneas
17
Tambin
el
la
muestra
entrada
Las
salida
de
bits
dos
dos
por
palabra
se
los
chips.
de
describir
una
Ambos
en
608-262
256
143
SaJida
En
la
de
compuesta
cada
palabra.
K
64
memoria
de
reciben
los
16
La
memoria
datos
memoria
una
bits
de
de
t %
bits
contenga
que
16.
de
Figura
Las
9-11
se
lneas
16
direcciones
de
las
R/W.
memoria
que
RAM
formar
doble
formar
para
acaban
una
memoria
una
para
et
entre
CS
de
chips
con
chips
dividen
que
formar
para
bloques
pero
control
tcnicas
idnticos
nmero
de
palabras
se
de
dos
9-10
de
comunes
chips
FIGURA
Diagrama
combinar
de
interconexin
de
entradas
un
posible
es
nmero
mismo
Entrada
de datos
15*0
16
ser
de
mltiplo
gran
pueden
capacidad.
del
nmero
combinarse
para
de
bits
por
montar
un
palabra
de
array
tendr
compuesta
de
cada
chip.
392
FUNDAMENTOS
LGICO
DISEO
DEL
DE
lneas
16
COMPUTADORAS
datos
de
entrada
de
16
Direcciones
i*
64K
RAM
RAM
X
-X
DATA
4t
Select
Chip
ADRS
ReadAVriic
CS
VW
El
nmero
de
un
total
de
Se
necesita
chip.
segn
mente
encapsulado
la
para
cionan
se
chip,
En
Las
circuitos
Las
triestado
El
las
seales
integrados
memorias
incluyendo
la
bajo
moria
SRAM.
celdas
de
como
dinmicas
RAM
el
Sin
almacenamiento,
Como
temporal.
comportamiento
cia
lgica
en
requerida
de
para
la
diseo
realizar
el
almacenamiento
de
lgica
la operacin
del
sistema.
de
electrnicos
refresco
que
fun
que
ya
de
los
control
el
la
informacin
de
refresco
DRAM
en
de
celda
y el
impacto
una
alta
similar
es
fabricar
comparacin
con
memoria
de
RAM
esta
operacin
las
Adems,
principal
la
diferen
SRAM.
dinmica,
la
en
el
imitar
para
la
me
inherentemente
es
es
ca
la
para
desafiante.
peridicamente
necesidad
capaci
proporcionan
que
DRAM
ms
de
alta
de
utilizados
refrescarse
Esta
la
considerablemente
debe
examinando
del
decir
triestado,
memorias
con
memoria
almacenamiento
memoria
una
entrada
escritura
de
necesitan
la
es
esttico.
pines
la
quiere
buffers
debido
aspectos
informacin
de
para
operacin
con
aplicaciones
circuitos
electrnico
la
la
para
computadoras,
los
implica,
comportamiento
memoria
las
las
nmero
que
palabras
individual
chips
DRAM
muchos
debido
dinmico
diferencia
esta
raremos
el
memoria
de
consecuencia,
del
de
en
su
nombre
Select
el
bidireccionales,
y
de
los
comunes
construyen
bidireccionales
y Read/Write,
dominan
principal
Lgicamente,
embargo,
coste.
Chip
(DRAM)
memoria
reducir
Para
salidas
seales
de
capacidad
a
se
uso
la
veces
seleccionar
son
como
16
terminales
terminales
actan
64
dos
para
compuesta.
tienen
bidireccionales
2-8,
mediante
los
que
lneas
Seccin
la
memoria
integrados
dice
de
factor
extemo
datos
de
RAM
un
por
la
stos
lectura
entradas.
en
pacidad
miento
de
muchos
de
Circuitos
dad,
adicionales
se
memoria
una
decodificador
un
caso
de
bloques
incrementar
se
este
operacin
buffers
9-5
bits
explicaron
de
utilizar
los
como
9-11
Diagrama
palabras
del
datos.
de
salida
FIGURA
de
salida
de
ADRS
r/w
lneas
*8
DATA
CS
16
64K
el
funciona
Explo
lgica
Celda
DRAM
la
En
Figura
9-12(a)
C
densador
ciente
almacenada
Si
la
carga
0
un
forma
que
la
abierto,
almacenada.
del
condensador
un
carga
0 y
un
Para
en
depsito
de
que
El
que
Puesto
ahora
su
en
nivel
el
palabras,
depsito
nivel
de
la
en
celda
el
l eno,
nivel
el
se
como
lectura
de
I del
un
vaco,
y la
bomba
la
l ena
del
muestra
en
almacenamiento
la
muestra
lo
cual
es
1, que
depsito
la Figura
modelo
de
RAM
la
celda
dinmica,
analoga
Este
depsito.
(0
(g>
funcionamiento
de
la
9-l2(f)*
del
(e)
del
abre
al
<d)
hidrulica
excepcin
pequeo
(b)
memoria
en
repre
corresponde
se
se
9-12
de
la
con
Select
Celda
depsito
l eno,
DRAM
FIGURA
caso
un
el
se
bomba
(a)
Figu
un
como
intermedio,
fluye
en
9-12(e).
Figura
valor
ese
que
las
representando
pequeo,
pequeo
procedimiento
conocido
agua
est
un
por
En
Ntese
una
representa
se
rpidamente.
abre
en
un
condensador
caso
depsito
depsito
tipo de
almacenado
a
ligeramente,
otro
muestra
se
valor
un
la
el
lugar
analoga
una
del
cerrada.
se
mismo
el
grande
como
vlvula
como
est
agua
observa
se
La
dejando
grande,
depsito
en
l enando
vlvula
leer
el
1 y
celda.
la
utilizando
pequeo
est
fuera
escribir
Select
mis
la
est
dentro
utilizaremos
capacidad
depsito
vlvula
la
con
vlvula
la
depsito
queremos
el
Con
que
el
incrementando
lgi
hay
conmutador
a
permite
en
gran
el
vaciar
y
un
en
la
de
cierra
un
el
l eno.
una
analoga
representado
escribir
vaca
que
puede
I
que
otras
fluir
celda
depsito
tiene
l enar
est
un
se
puede
que
travs
puede
depsito
hay
de
el
sufi
un
conmutador,
un
Cuando
en
la
de
pequeo
un
lnea
La
escribir
Luego
bomba
Suponga
la.
va
fluye
Se
L
la
con
se
9-I2{d).
un
2.
carga
de carga
flujo
y escritura
con
carga,
representa
l eno,
se
est
agua
Este
lectura
de
bomba
una
pequeo
la
cerrado,
(B).
extema
transistor.
un
y 9-12(c)
depsito
Suponga
grande.
la Figura
lnea
la
operaciones
de
lugar
en
agua
0.
est
conmutador
de
las
el
un
travs
fija
permanece
el
parecida
Captulo
aproximadamente,
con
un
leda.
lugar
grande
9-12(b)
senta
cuando
ser
con
presentada
se
muy
el
en
en
Si
hay almacenado
considerar
puede
que
insuficiente,
forma
de
Consiste
elctrica.
carga
considerar
es
acta
transmisin
condensador
comprender
vlvula
mento
del
a
hidrulica
de
puerta
Pero
transistor
El
de
almacenar
para
puede
condensador
dinmica.
RAM
usa
se
el
en
lgico.
la
se
condensador,
almacenada
almacenado
ma
el
en
memoria
una
condensador
El
T.
de
celda
la
muestra
se
transistor
un
carga
co.
ras
393
MEMORIAS
la
celda
vlvu
grande,
incre
Corres-
394
FUNDAMENTOS
si el
pendientemente,
mento
el
en
0 del
un
la
En
nivel
intermedio
almacenamiento*
de
que
o
l ena
con
la
cabo
el
restablecimiento
la
bomba
En
las
con
Estos
caminos
estas
fugas,
De
mento.
se
que
si
pueda
de
su
que
el
podr
depsito
depsito
contenido
nivel
haya
en
una
cado
el
hasta
un
tal
el
que
mitad
al
vaca
se
de
flujo
punto
cargas.
posi
es
compensar
A
esto
se
refrescarse
debe
almacenado
lee,
se
que
incre
un
Para
grande.
peridicamente.
el
en
como
cuando
l enarse
valor
se
l evar
Para
visto
almacenamiento
de
su
Debido
ser
depsito
debe
1,
celda
Cada
punto
un
del
grande
grande
para
almacenamiento.
no
la
de
nivel
un
celda.
puede
menos
almacena
la
de
lectura
el
en
que
de
depsito
un
un
abierta.
ocasionalmente
est
decrcmento
pequeo,
del
fugas
desaguarse
grande
pequeo
un
depsito
refresco
l ama
del
observar
el
pequeas
hay
en
le
esto
en
depsito
deposito
vlvula
la
caminos
otros
ob
a
abierta.
el
de
travs
actuales
pequeo
nivel
hecho,
fugas,
estas
que
vlvula
observado,
permitir
almacenamiento
el
la
de
ha
se
de
1 observado,
travs
desagua
se
depsito
de
l ena
valor
almacenado
original
depsito
de
un
almacenado;
valor
el
del
ahora
para
valor
decre
lectura
independien
que,
externo
el
devolver
almacenado
almacenamiento
anlogos
son
un
depsito
del
restablecimiento
se
muestran
destruido
lectura
la
como
contiene
del
leve
un
observa
se
9-l2(g)
ha
decir,
cual
almacenamiento,
nivel
una
pequeo
un
el
habr
vaco,
el
de
lectura
(es
el
pequeo
de
9-12(0
en
valor
depsito
depsito
celdas
Figuras
depsito
permitir
cabo
de
el
9-12(g),
de
Para
y el
el
Figura
suficiente
dicho
bomba
las
operacin
l evar
Para
incremento
ble
la
restaurar
original).
la
en
cambio
inicialmente
est
de
descrita,
destructiva,
debemos
nivel
almacenamiento
de
lectura
COMPUTADORAS
DE
grande
provoca
1. As,
un
almacenado
lectura
futuro,
tes
de
no
un
l amaremos
el
depsito
depsito
inicial
valor
dei
servar
del
deposito
operacin
temente
LGICO
DISEO
DEL
no
an
observar
pueda
se
correctamente.
funcionamiento
El
Igual
lo
hicimos
que
muestra
se
del
buffer
triestado
de
Usando
de
al
la
lgico.
celda
de
celdas
memorias
celdas
Select
la
gran
de
memoria
tipo
9-12(a),
En
hacerlo
y
el
en
un
circuito
el
misma
la
son
la
usamos
salida.
su
mode
El
Select
es
DRAM
como
Figura
el
un
punto
formada
un
DRAM.
memoria
de
vista
del
por
de
proceso
mo
una
de
El
memoria
un
coste
SRAM,
9-5.
ms
transistores,
dando
memoria
bit
por
lo
de
cual
es
una
justifica
celda
la
Por
menor
DRAM
el
uso
de
punto
La
celda
el
tercio
es
memorias
La
de
compleji
una
tanto,
un
que
memoria
de
el
diferencias.
transistor.
un
DRAM.
dado,
tamao
bastantes
hay
la
de
aparte
desde
una
simi
es
que,
similares
bit,
por
modelo
Este
evidente
Es
son
de
modelo
el
9-13.
condensador
la
de
construir
Figura
Figura
coste
seis
la
la
RAM
un
por
chip
la
de
de
vamos
en
bit
tpicamente
en
DRAM,
DRAM
de
est
memoria
capacidad.
memoria
necesario
es
muestra
se
aproximadamente,
de
la
latch
puertas.
como
memoria
formada
bit
al
celda.
la
para
C
C
la
de
Esto
las
de
tiras
dos
SRAM,
por
salidas
celda
DRAM
una
separadas.
de
celda
control
de
DRAM
estn
desde
est
coste
la
de
embargo,
la
de
lgico
entrada
La
D.
hidrulica.
analoga
una
modelo
un
entrada
DRAM,
las
salida
mediante
explicado
DRAM
de
bit
la
memoria
de
memoria
un
empleamos
tipo
como
celda
las
celda,
memoria
de
modelar
lgico
superior,
en
del
la
memoria
veces
de
seal
Para
memoria
de
la
SRAM
tres
la
de
una
Sin
una
memoria
tercio
tira
de
estructura
vista
B.
lgico
de
bit
un
de
es
latch
un
es
ha
se
SRAM,
9-12(h)
de
modelo
el
tira
DRAM
memoria
conectar
bit
un
la
memoria
modelo
evitar
para
Tira
el
en
pero
delado
de
latch
original
seal
de
la
Figura
con
electrnico
dad
la
en
entrada
lar
con
de
nmero
del
nmero
menor
que
DRAM
un
en
Word
Select
9-13
FIGURA
Modelo
Queda
Puesto
DRAM,
gran
cada
capacidad
chip.
serie
en
dos
en
los
datos
direcciones
la
partes,
realidad
puede
se
necesita
hacer
de
escritura,
de
las
columnas
la
se
direcciones
la
que
seleccionada.
Para
almacena
tambin
en
se
almacenan
un
se
usan
la
DRAM.
cual
la
de
las
filas
direccin
la
que
de
lo
Las
direccin
de
mantener
registro,
columnas,
direcciones
registro.
las
memoria
una
DRAM
pines
direccin
la
la
de
las
de
seleccin
la
en
seal
en
va
aplican
se
de
muestra
de
direccin
de
que
La
necesita
memorias
memorias
para
realiza
que
las
se
eso,
DRAM
las
segn
un
20
supone
memoria
de
de
formar
para
y la segunda
las
filas,
de
en
Antes
direccionamiento
el
chips
de
antes
DRAM.
memoria
la
direccin,
direccin
tiempo
fila
los
las
pines,
la
puesto
un
lectura
lectura
de
DRAM
DRAM
de
de
memoria
una
manejar
para
bits
para
de
de
fsico
nmero
primera
se
la
para
de
ciclo
el
bit
un
memoria
de
ms
de
usada
tamao
20
reducir
Para
Esto
fila,
el
necesitan
columnas.
Las
reducir
lira
contenido
tpica
chips
muchos
queremos
la
del
estructura
que
de
refresco
el
la
DRAM,
el
discutir
por
desarrollar
lgico
Diagrama
(a)
mos
395
MEMORIAS
es
la
la
fila
de
saca
que
durante
9-14,
Figura
carga
para
el
396
LGICO
DISEO
DEL
FUNDAMENTOS
COMPUTADORAS
DE
In/
Data
Data
direcciones
los
chips
ingls
te)
(del
y OE
la Figura
En
1
se
aplica
0,
memoria
Esta
nas*
conjunto
datos.
lar
al
La
entrada
direccin
la
de
de
la
celdas
de
La
la
datos
la
de
la
RAS
fila
direccionada
se
de
La
Write
y Read
fila
seleccionada
direcciones
las
ha
es
1
se
de
las
las
columnas
de
ciclo
luego,
dato
Esta
direccin
la
de
celdas
de
el
la
seal
de
las
CAS
colum
un
nmero
valores
nuevos
las
celdas.
celdas
en
el
se
muestra
las
las
en
almacenado
bits
de
lneas
estos
de
simi
tiempo
de
l evar
bit
de
de
completado
ha
se
cambia
seleccionando
datos
los
lectura
direcciones
las
0.
de
lugar
aplican
el
en
de
en
y,
direcciones
RAS
conjunto
un
para
el
que
fila
que
intervalo
un
a
columnas,
escribiendo
escritura
Vase
una
columnas,
en
bajo*
escritu
de
la
de
de
resto
las
restaurado.
seales
temporizacin
de
1, el ciclo
escritos.
datos
y la seal
filas*
las
tamao
l evan
se
de
seleccionada
valer
se
datos
de
direcciones
columna
nuevos
0,
de
de
las
igual
aplica
de
=
bits
registro
de
RAM,
Los
de
el
en
operaciones
columna
la
nivel
las
selecciona
y
de
direcciones
Read/Write
columna.
pasan
columna
memoria
con
direcciones
de
filas
(Read.Wri
activas
direccin,
de
direccin
de
la
de
array
dato,
la
de
temporizacin
de
un
los
9-l5(b).
Figura
dificador
de
la
para
seales
R/W
control
de
seales
usa
seales
las
las
la
de
decodificador
almacenan
memoria
de
el
por
memoria
CAS
Cuando
del
columnas
diseo
registro
de
decodificador
al
aplica
el
en
aplican
se
este
de
registro
deestas
Adems
seales
entradas
las
direcciones
direccin
la
cargando
fila
la
de
las
tanto,
se
seleccionadas
celdas
0,
de
los
direccin
las
el
para
Strobe).
tienen
de
a
Strobe)
Adress
Adress
en
que
temporizacin
se
aplica
Il a
la
de
direccin
Vase
la
aparece
de
Mientras
de
cambia
ingls
refresco
de
lgica
su
Row
ingls
Column
tambin
Eruible).
decodificador
DRAM,
(del
DRAM
Output
la
al
(del
RAS
incluida
DRAM
memoria
una
es
CAS
memoria
de
cargando
de
filas
es
direccin
La
Hoques
las
9~I5(a)
lectura*
de
de
las
control,
de
columnas
de
de
ra
9*14
Diagrama
direcciones
de
registro
FIGURA
Out
Los
lneas
es
el
es
valores
y
selecciona
del
se
dato
detectan
los
similar,
como
mismo.
en
por
valores
Sin
las
embargo,
celdas
no
de
la
amplificadores
que
aplican
DRAM
memoria
El
sensores*
van
ser
la
en
se
enviados
deco
a
la
-20
ns
397
MEMORIAS
/""A
dock
LArv
Direccin
de la
fila
Direccin
la columna
de
A-
RAS
CAS
Output
Enable
Read/
Write
\
I
Entrada
vlido
Dato
datos
de
-75
Ciclo
(a)
-20
ns
/~ir\
DC
Direcciones
escritura
/-r\
Clock
ns-
de
/~~\
/~n~\
/~\
Direccin
Direccin
de la
columna
la
fila
RAS
CAS
Output
Enable
Read/
'
Write
Hi
Salida
de
-i
datos
-65
FIGURA
salida
de
se
Para
ra
9-14
El
contador
Ciclo
de
de
lectura
lectura
por
operaciones
OE.
la
Durante
de
y escritura
operacin
de
lectura,
en
el
DRAM
memoria
una
lodos
ios
de
valores
fila
la
restauran.
el
proporcionar
(rectngulos
de
las
para
habilitada
datos,
vdlido^f5 /Vggj.
Dato
9-15
Temporizacin
seleccionada
V_
ns
(b)
'
refresco
refresco
se
la
est
coloreados).
Hay
usa
para
adicional
lgica
un
proporcionar
de
contador
la
direccin
de
diagrama
refresco
y
de
la
fila
de
de
bloques
controlador
un
la
las
celdas
Figu
refresco.
de
de
la
me-
398
FUNDAMENTOS
DRAM
moria
cin
co
proporcionada
avanza
ciclo
de
ciclo
1, donde
refresco.
rrespondiente
RAS
de
un
refresco
co
9-6
En
las
DRAM
han
tipos
existir
el
doble
exte
contro
puntos
todos
tiene
4096
filas
60
ns
de
la
el
El
memoria
durante
enton
uno
DRAM
de
despus
4
refresco
tiempo
distribuido
bastante
del
saca
efec
pueden
se
la
es
se
ms
no
que
de
cantidad
0.25
Puesto
periodo
un
milisegundos
modo
en
de
de
DRAM.
refresco
64
realizan
La
refresco
ciclos
memoria
computadora
se
refresco
de
los
Durante
la
en
refrescos
de
total
16
dentro
l amndose
refrescar.
intervalo
tiempo
usan
un
de
rango
uniformemente,
para
tiempo
siguiente
la
externamente
necesita
una
0 y la
RAS
permanece
el
retrasa
se
el
los
ejemplo,
deja
before
se
CAS
controla
se
en
Por
proce
ciclo.
cada
lectura
que
DRAM
memoria
rfaga.
refresco
CAS
tipo
anterior
forma
de
cambiando
para
seal
la
refresco
del
cambio
Desafortunadamente,
tpicamente
espaciados
refresco.
rfaga
largo,
refres
de
modo
el
de
distribuido.
capacidad
libro,
En
sobre
tipos
en
Tabla
De
los
memoria
las
velocidad
9-2
correccin
de
memorias
DRAM
DRAM)
se
de
memoria
primeros
avanzadas.
memorias
para
DRAM
brevemente
dos
ms
memorias
sncronas,
memorias
de
los
RDRAM
(ECC)
errores
presentaran
evolucin
tipos
enumerados,
SDRAM
la
incre
han
se
lugar
algunos
memoria
memorias
de
DRAM
DRAM
dado
enumeran
se
de
tipos
memorias
ha
las
synchronous
rote
de
la
por
cdigos
de
velocidad
mayor
mercado
centraremos
dato
tres
el
en
nos
(double
de
descripcin.
breve
la
demanda
DRAM.
una
estos
de
escritura
La
reemplazados
presentacin
velocidad
considerar
es
de
la
memoria
del
del
DRAM
dcadas
una
web
pgina
bsicos.
operacin
ltimas
sido
ms
de
ni
es
chip
(ps),
memoria
de
64
intervalo
lectura
utilizado
tipos
junto
modo
en
significativamente.
varios
de
la
parar
dos
direccin
un
de
del
de
dato
de
de
de
refresco
la
oculto.
Alternativamente,
de
del
ms
de
co
l amado
direcciones
refresco
del
inicio
el
un
en
microsegundos
de
mentado
Al
64
ms
Tipos
realizarse
refresco
15,6
de
especificado,
refresco
nico
un
-
refresco
refresco
adicionales
del
normal,
significativo,
que
fila
distribuido.
de
de
cuenta
mximo
modo
realizar
operaciones
podra
en
Cada
pueden
tiempo
intervalo
escritura.
refresco
ms/4096
de
de
seguida
refresco
las
un
permanece
es
0 y
caso,
salida
la
de
lectura
refresh,
refresh
tenga
y CAS.
l amndose
un
el
siguiente
proceder
integrado
despus
escritura
refresco
este
efectuando
el
lectura
En
incrementa
se
una
de
ciclos
cabo
CAS.
que
hidden
refresco
en
otro,
tiene
tuar
el
refrescos
Los
(ms).
un
casos,
RAS
de
seal
cclicamente,
hidden
forma,
esta
por
de
tiempo
la
refresco,
activa
Durante
los
todos
circuito
un
el
lneas
debe
refres
alcanza
en
tipo
las
en
refrescar
cambia
l evar
Siguiendo
De
empleado
operacin
seales
y el
coloca
se
de
CAS
seal
pueden
cambiar
se
vlido.
En
efecta
se
cuando
a
pasa
direc
la
de
contador
contador,
del
memoria,
direccin
tpicamente
La
Se
de
RAS
refresh.
las
sin
refresh.
Hidden
do
refresh.
contador
del
seal
bits
la
columna
la
caso,
DRAM,
RAS.
RAS
seal
la
den
3.
RAS
seal
la
en
que
una
este
de
de
array
el refresco
necesita
que
El
DRAM.
DRAM.
before
0
la
de
En
0.
del
en
direccin
pone
memoria
de
chip
de
CAS
2.
estndar
memoria
nmero
el
filas
refresco
de
modos
la
de
chip
Segn
de
La
se
los
en
del
nmero
refresh.
del
lador
para
64
siguientes:
RAS
rior
de
formas
los
only
seal
la
ces
Las
son
1.
el
COMPUTADORAS
interior
refresco.
de
es
DE
fundamental
es
el
desde
cada
en
valor
Esto
refrescar.
ser
LGICO
DISEO
DF.L
en
DRAM
Rambus'
algunos
la
de
.
conceptos
Antes
9-2
TABLA
DRAM
de
Tipos
Descripcin
Abreviatura
Tipo
Fast
399
MEMORIAS
FPM
Page
DRAM
Toma
fila,
DRAM
Modc
la
todos
la
de
direccin
de
Extended
EDO
Data
DRAM
coincide
fila
el
los
datos
otras
SDRAM
Synchronous
con
los
puesto
por
el
la
porcin
los
que
la
que
sabe
poner
retardo
de
de
valores
CPU
realice
dato
el
que
la
que
la
CPU
la
entre
La
memoria
SDRAM
valor
la
usa
fila
la
de
divide
el
permitiendo
bancos,
memo
cuando
exactamente
conoce
del
distintos
en
asincronamente.
operar
interaccin
disponibles.
disponibilidad
estarn
memoria
de
lugar
en
estrecha
ms
ya
de
la
datos
a
si
mantiene
acceso
reloj
una
CPU
ventaja
DRAM
permitiendo
el
un
permite
y la
datos
los
una
disponible.
Funciona
ria
la
que
durante
todava
esperar
celdas
que
de
fila
Cam
volver
de
tener
leerse.
leer
pueden
se
necesidad
la
accede
direcciones
salida,
su
tareas
Esto
DRAM
tiempo
en
estar
las
con
Aumenta
DRAM
y sin
de
fila
lectura
se
para
columna
sin
la
la
con
la
la
direcciones
asociado
Output
de
cuando
que,
disponibles
estn
direccin
diferentes
la
de
valores
sus
biando
hecho
del
ventaja
acceso
so
lapado.
DDRSDRAM
Double
Data
Rate
Igual
que
datos
se
el
Synchronous
de
la
SDRAM
memoria
proporciona
excepto
tanto
el
en
la
que
de
flanco
salida
subida
de
los
como
en
bajada.
DRAM
Rambus'
RDRAM
Una
propietaria
tecnologa
velocidad
DRAM
de
proporciona
que
usando
acceso
una
bus
un
alta
muy
relativamente
es
trecho.
Se
ECC
Error-Correcting
bit
Primero,
entorno
interacta
con
ciones
caches
de
con
lecturas
pequea
de
el
la
procesador
DRAM
se
nivel
segundo
las
que
el
(L1
estructuras
14*
captulo
no
En
se
de
En
realizan
sistemas
los
basadas
la
directamente
La
por
la
un
de
la
su
lugar,
la
que
se
instruc
las
las
jerarqua,
son,
SRAM,
es
al
procesador
de
mayora
memorias
en
de
debido
el
memorias
clave
CPU,
bien
bajos
ms
en
cuestin
datos
velocidad,
alta
Estas
estudio,
nuestro
de
tipos
los
en
funcionan
de
niveles
dos
respectivamente).
y L2
de memoria
anteriores
bits.
jerrquica*
memoria
de
extraen
dos
DRAM
memoria
modernos
una
los
errores
de
errores
de
tipos
los
dentro
los
de
mayora
corregir
para
delectar
tres
la
DRAM
y
estos
trabajan*
que
DRAM
para
en
que
memoria
primer
ms
el
en
la
datos
detal e
indicar
de
hemos
particular
cin,
aplicar
puede
memorias
Code
en
compara
que
se
mayora
realizan
tratan
de
lecturas
las
400
iniciales
un
bloque
de
direcciones
una
lectura
de
lizar
En
lectura.
bytes,
Segn
este
rpido.
Segundo,
mental
dos
conceptos
SDRAM
columna,
16
una
es
que
similar
parecer
modo
de
MB,
el
array
la
memoria
memorias
es
la
Por
esto
ms
que
Este
la
implica
si
fila
memoria
DRAM
acceso.
funda
y cada
bits
los
todos
todos
que
deben
estos
de
principio
de
lectura
principio
esa
de
funcionamiento
del
depende
de
lectura
tiempo
un
DRAM,
rfaga
de
el
rea
l ama
efectiva
velocidad
sobre
ejemplo,
le
se
proporcionan
lectura.
efectan
se
caches.
A
DRAM
presentar'la
el
la
Figura
Adems
se
funcionamiento
este
puede
de
caso,
FIGURA
9-16
Diagrama
de
bloques
diagrama
las
salidas
9-14
con
hay
ciertas
le
ha
de
la
Con
accederse.
sncrona
(SDRAM).
del
ms
bus
de
un
memoria
las
en
SDRAM.
ya
direcciones.
SDRAM
de
728
de
bits
La
lgica
de
tiene
una
16
una
MB
es
casi
reloj
en
de
direcciones
que
Suponiendo
217
direccin
de
entradas
contador
un
complicada
134
contiene
de
registros
incorporado
del
memoria
la
que
me
diagrama
presencia
Puesto
la
de
del
las
de
la
de
diferencias.
circuito
un
algo
en
excepcin
de
SDRAM
de
bloques
difieren
la
memoria
la
de
memoria
mucho
es
cargar
ta memoria
el
tiene
sncrona,
externa
diferencia
reloj
aparece
entradas
de
datos.
del
se
que
de celdas
de
las
Internamente,
en
00000F.
usando
con
Las
operaciones.
apariencia
clave
la
lecturas
las
consecutivas,
de
9-16
Figura
DRAM
pero,
l eva
(SDRAM)
la
de
se
presentadas
lectura
una
puede
megabytes.
salidas
tipos
de
se
memoria
las
tiene
control
16
de
entradas
tres
sincronizadas
la
sincronizar
para
SDRAM
memorias
operacin
DRAM
En
de
cada
mente,
en
de
de
despus
convencional.
bloques
estos
en
transferencias
de
uso
moria
de
fila
sncrona
DRAM
las
de
una
importante
direcciones
las
funcionamiento
disponibles
Memoria
de
de
parmetro
tipos
tres
el
000000
de
lecturas
los
efectividad
bits
estn
el
las
en
fila
cuya
Las
caches.
estas
informacin
direcciones
las
de
lectura
de
la
los
de
la
estos
El
de
COMPUTADORAS
DE
instrucciones
las
bytes
16
involucrado
uno
datos
consecutivas
rfagas
depende
parmetro,
que
muy
de
los
l evan
que
LGICO
DISEO
DEL
FUNDAMENTOS
control
pue
de
palabra
memoria
cuadrada,
de
con
8 192
filas
byte,
el
decir,
hacen
el
es
falta
de
seguidas
se
emplean
almacenan
la
de
la
la
9.17
igual
4.
direccin
rada
de
de
ciclos
de
cin
las
columna
la
fila
tiene
capturada
est
segundo,
la
as
porque,
en
se
la
robe,
de
de
la
estn
identificacin
que
de
la
lectura
en
su
para
los
direccin
bytes
se
de
la
kXK
del
el
lectura
primer
positivo
flanco
CS
WE
RAS
CAS
DIRECCIONES
DATOS
FIGURA
9-17
Diagrama
de
tiempos
de
una
memoria
los
en
presentan
columna,
SDRAM
Despus
de
de
y la
dos
se
la
el
el
byEc
orden
direcciones.
de
necesita
longi
de
captu
sea
dos
direc
la
pone
direccin
de
El
byte
El
de
3 y 0.
inmediata-
la
ya
despus.
flancos
1, 2,
que
sido
siguientes
ciclos
siguientes
en
un
salida,
ha
fila
iniciada.
byte
la
re
habilitacin
la
reloj
se
y
de
los
con
ciclos
rfaga
de
de
filas
determi
una
rfaga,
una
fila
CAS),
las
en
aparecer
de la
entrada
la
que
internamente
de
ciclo
"*
la
lectura
de
CLK
de
algunos
a
es
diferente
algo
leen
por
24,
de
aplicada.
desde
tercer
2048,
igual
lectura
longitud
strobe,
la
de
empiezan
de
8 bits
es
es
la direccin
que
de la fila.
Durante
el
SDRAM
disponibles
observar
puede
hace
lectura
address
direcciones
memoria
ciclo
Durante
(column
registro
de
fila.
la
control
un
tiene
decir,
direcciones
columna
la direccin
que
la
las
se
la
de
de
RAS),
datos
dp
lgica
comience
lectura
hyte
y cuarto
9-17
Figura
si
ta
aparecen,
aplicacin
MB.
es
11
internamente
de
de
la
habilitacin
su
la
en
y que
leerse
para
tercer
En
address
el
en
disponible
que
lemporizacin
con
la
bytes
control
la
direccin
lugar
los
16
direccin
la
por
necesita
bytes
13
primero
temporizactn
operacin
una
de
8,
la
embargo,
reloj,
Como
por
ms
de
aplica
paso
direccin
filas.
que
memoria
una
la
con
las
para
dividido
384
Vase
especificada
nmero
de
16
realizar
Este
muestra
fila
de
El
(rmv
columnas
de
realiza
comienza
de
registro
reloj
el
en
Sin
ciclos
se
lectura
La
columnas.
la
se
reloj.
palabra
de
Figura
memoria
para
SDRAM
entrada/salida.
lectura
algunos
ciclo
cargando
En
tud
de
la
cada
de
de
columnas.
Antes
bytes
lgica
adicional
las
direcciones
es
trminos.
nuevos
de
las
la
de
2048
bits
direcciones
normal,
los
en
por
de
direcciones
continuacin,
cambiado
la
DRAM
las
13
dreccionar
para
bits
de
todos
fila,
uno
direccionables
bits
algunos
retardo
Tiene
columnas
11
la
en
columnas.
comelo
Como
loj.
de
nmero
nada
384
16
y
nmero
401
MEMORIAS
reloj.
Esto
es
402
CPU,
mente
la
cuenta
ascendente
las
DISEO
DEL
FUNDAMENTOS
los
LGICO
dos
ltimos
del
bits
mdulo
dando
columnas,
la
DE
COMPUTADORAS
Los
01,
son
de
longitud
direcciones
terminan
que
siguientes
rfaga
la
que
I
10,
01,
en
byles
y 00,
de
dependen
que
aparecen
el contador
realiza
de
la
direcciones
el
permaneciendo
de
bits
de
resto
fijos.
Es
interesante
moria
DRAM
lectura
de
la
de
de
velocidad
de
66*67
60
al
lmite
2048
4)
de
El
segundo
data
de
leen
cuatro
aplicar
pueden
ejemplo,
SDRAM
una
con
lmite
tasa
una
bytes
ha
de
la
del
del
de
cada
la
fila
realiza
la
del
banco
estn
la
mente
disponible
la
debido
mo,
esta
El
la
al
hecho
de
mxima
tasa
ltimo
tipo
integrados
de
que
nunca
en
los
de
la
la
byte
de
con
cuatro
reloj
un
9-17
Figura
pueden
se
transfe
reloj
de
chip
de
la
7.5
ns,
de
bytes.
s.
transferencia
de
tasa
puede
bytes
se
de
que
cada
por
tener
un
(32
bits).
Esto
proporciona
7.5
de
periodo
un
con
memoria
Con
ns.
ejemplos
los
son
el
RAM,
lmites
retardo
y l eva
dividiendo
rendimientos
memoria
la
lectura
dato
fila
la
de
ocurrir
de
tasas
transferencia
dato
que
fila
la
flujo
direccin
se
puede
debajo
don
de
reali
transfiriendo.
potencial-
estar
de
lmite.
al
cercanas
RAS
pulso
la
an
est
puede
ininterrumpido
secuencialmente
accedan
se
que
se
el
un
de
de
activa
completa,
permitiendo
se
bancos,
otros
columna
la
activa
tal
acceso
un
por
bancos
varios
en
Con
antelacin,
de
bastante
la
independientemente.
Si
superiores.
aplicacin
la
desde
datos
Sin
varias
filas
embar
del
mis
alcanza.
se
(RDRAM)
DRAM
RDRAM
MB
incrementar
bastante
unas
DRAM
memoria
266.24
la
reloj,
tener
datos
de
se
periodo
un
(don-
dato*s
sin
En
bajada.
de
Para
solo
un
GB/s
el
de
conseguir
puede
de
de
presentado
bytes
flancos
fRC.
entrada/salida
mientras
de
permite
es
cercano
SDRAM)
transferencia
de
flanco
lugar
de
columna
columna
inmediatamente
Esto
lectura,
para
con
bancos
RAMBUS*
Memoria
la
de
com
lectura
MB/s,
(DDR
datos
dos
ambos
significativo
parcialmente
disponibles
de
memoria.
go,
circuitos
lectura
de
de
133*07
una
tiempo
rfaga
la
ciclo
del
de
tasa
el
como
es
compensar
lectura
ms
uno
Cuando
de
byte
puede
se
uno
sobre
zar
primer
Esto
lmite.
necesita
tiempo
transferencia
dando
un
Finalmente,
el
de
SDRAM
la
bytes,
si
me
GB/s.
dato
de
MB/s,
Para
s.
se
proporcionar
dando
filas
diferentes
cuatro,
anteriormente
Usando
de
conseguida
usando
lectura
subida
2130
de
tasa
de
lmite
puede
1066
leer
lugar
doble
de
reloj.
de
para
de
el
ciclo
de
16,67
para
velocidad
La
ns.
y de
una
ns.
bsicas
dalo
/RC,
7*5
MB
n*s.
de
tasa
de
60
SDRAM,
SDRAM
dato
ns
decir,
88*89
lectura,
es
transferencia
ejemplo
un
del
transferencia
realizar
del
tener
una
de
tasa
de
transferencia
alcanzara
se
La
de
la
de
tcnicas
de
lugar
longitud
en
de
7.5
de
ciclo
otras
ocho
en
cambio
flanco
la
de
byte
supera
tiempo
dobla
Se
Por
por
mismo
transferencia
de
tasa
el
es
de
En
cada
reloj,
una
es
reloj.
tanto
el
de
SDRAM)
de
uno
en
dando
DRAM
usando
bytes
ns,
reloj
tasa
DDR
bytes,
ocho
de
memoria
de
memoria
Ea
/CLIC,
60
SDRAM
memoria
una
de
ciclo
reloj,
cada
un
de
bytes
del
de
velocidad
de
doble
periodo
reloj
fila
los
tiempo
de
es
una
ciclo
SDRAM,
el
rfaga
de
el
periodo
es
ciclos
15.390
por
de
la
la
de
tipo
rale
ciclo
7*5
byte
un
decrementar
se
de
el
y que
bsica
dando
ns,
SDRAM
ble
90
x
Si
lectura
que
8.0
s*
bytes
(2048
Memoria
rir
MB
de
los
prende
ns
necesitan
se
lectura
60
DRAM
9-17,
de
Suponiendo
de
es
memoria
una
velocidad
DRAM*
bsica
Figura
ciclo
la
comparar
bsica
memoria
una
se
que
se
han
diseado
va
presentar
para
es
ser
integrados
!a
RAMBUS
memoria
en
la
memoria
Los
DRAM.
de
un
sistema
403
de
y el
3 bits
MEMORIAS
que
bus
un
memoria
de
ruta
16
de
reloj,
presentadas
como
ferencias
de
el
bancos
bits
en
datos,
de
fila
la
direccin
del
el
de
GB/s.
tiempo
de
Para
acceso
transferencia
4/1.875
de
ns
la
columna
sistema
de
accede
cuatro
leer
todo
se
incrementa
bytes
de
2.133
GB/s.
el
2048/(990
de
paquetes
de
60
FIGURA
9-18
Diagrama
de
una
(2048
+
x
datos
de
10
tiempos
un
byte
fila
de
v)
2.069
de
las
parejas
una
RDRAM
de
de
bytes
misma
fila,
la
memoria
1.875/4
990
aproximndose
16
MB
partir
ns.
orden
2048
la
al
tiem
es
de
incremente
se
de
reloj
El
bytes
16
esta
sofisticado
7.5
de
ns
el
en
de
tasa
RDRAM
tc
de
temporizacin
parejas
reali
la
bytes
periodo
varios
de
del
la
para
de
una
1,875
utiliza
de
un
para
paridad
de
de
columnas
consecuencia
=
MB/s.
las
trans
bits
posibilidad
muestra
se
/PACk
de
memoria.
de
una
64)
la
consideramos
es
24
RDRAM
de
Como
paquete
un
paquete
contenido
en
9-18
Figura
RAMBUS,
de
solo
un
la
RDARM.
de
concepto
la
memoria
es
bits
el
proporcionar
seleccionar
En
memoria
incluye
emplean
grande
La
realizan
se
rutas
16
flancos
anteriormente
direcciones
direccionada
memoria
las
una
ambos
rutas
decir
es
de
para
filas,
para
usa
paquete.
una
transmisin
para
se
se
fila
la
lee
se
que
tres
de
una
RDRAM
de
columnas
las
en
las
reloj,
ruta
una
de
en
paquetes
circuitos
RDRAM
son:
transferencias
cada
ms
paquete
Los
el
de
tiempo
acceso
Si
MB/s.
en
lectura
de
los
anteriormente,
en
de
para
memoria
bus
direcciones
de
de
direcciones
la
transmitidos
bits
errores.
diferentes
de
paquete
El
mencion
se
activada
acceso
ciclo
1.067
de
de
As,
ns.
po del
266.67
de
de
electrnico
diseo
1.875
paquetes
La
y efecta
informacin
ciclos
por
datos.
las
para
cuatro
40
de
correccin
ser
un
filas,
las
como
deben
que
tpica
los
durante
bits
de
circuitos
del
bits
sncrono
es
los
componentes
5
SDRAM.
de
de
de
bus
paquetes
numero
concurrentes
de
El
DDR
en
para
habitual
fila
datos.
de
principales
ruta
una
memoria
El
de
accesos
nica
para
memoria,
de
los
interaccin
la
para
Los
filas,
direcciones
cdigos
zar
las
paquetes.
de
realizar
procesador.
de
transfiere
se
144
el
la
en
paquete
128
bits
18
paquetes
en
con
direcciones
las
para
basado
bus
usa
de
tasa
lmite
bytes.
lmite
ideal
el
de
de
404
FUNDAMENTOS
Arrays
9-7
de
Muchos
de
los
la
las
3.
l eva
4.
proporciona
reloj
est
de
de
lectura
micas
ciadas
se
pueden
memoria
junto
array
de
ms
de
memorias
de
El
materia
es
un
intervalos
por
direcciones
las
las
para
apropiados,
ejemplo,
(por
de
operaciones
indica
la
cundo
me
refresco).
circuito
secuencial
sincronizado
complejo
con
una
el
con
deteccin
tipos
de
las
para
necesidad
de
memorias
l evarlo
DRAM.
sncronas
de
DRAM,
debido
as
cabo
Los
que
me
conexin
memorias
tener
de
chip
un
memorias
de
dimensiones
para
la
aso
tiras
Las
dos
de
y cir
RAM
bit.
un
base
formado
lectura
celdas
facilitar
En
interfaces
emplean
correccin
y
o
de
corregir
memorias
que
en
Mano.
VHDL
basados
errores,
de
errores
edicin
la
las
de
la
las
celdas
la
para
adicional
de
nuevos
de
arrays
forman
reducida.
est
de
el
din
RAM
RAM
tri-estado
circuitcra
utilizar
memoria
salida,
estticas
ser
circuitos
lectura
lectu
operaciones
incluyendo
ms
tipos
usan
acce
recientes
reloj
un
cubre
los
este
Verilog
frecuentemente
datos
el
para
tipo
de
est
cdigos
disponible
Cdigos
en
almacenados
las
en
en
en
la
Ham
RAM,
memorias
disponible
direccin
un
como
con
memoria.
primera
cubre
de
buffers
adicional
DRAM
detectar
de
circuitos
los
de
Las
memoria
una
escritura,
formar
para
temporales,
pueden
escritura,
tira
consecuencia
desarrollado
la
de
una
lgica
Como
velocidad
de
slo
de
dato.
un
memorias
de
circuitos
escribir
circuito
memorias
parmetros
sus
Las
un
utilizan
debe
se
chips.
leer
con
combinar
memoria
(RAM)
para
pasos
escritura.
de
estos
han
direccin
como
salida
aleatorio
acceso
circuitos
lgicamente
se
pueden
de
para
que
filas
correcta
sistema
de
decodificadores,
de
accesos
intervalo
de
de
bit
alta
de
material
Internet:
su
ciclo
circuitos
se
usan
los
del
resto
Internamente,
RAM.
de
rpidos
se
temporizacin
en
al
ciertos
del
refresco,
de
los
las
de
direcciones
su
refresco
una
decodificadores
de
cdigos
Existe
voltiles.
arrays
de
de
net:
los
chips
control
ming,
no
un
Los
necesidad
sos
tiempo
modelar
con
realizadas
necesaria,
con
memorias
combinacin
de
utilizar
y el
La
RAM.
Estos
funciones
Las
di
requerimientos
requerimientos
funcionamiento.
su
tipos:
aplicamos
de cumplir
tipos
celdas
RAM
que,
moria
Los
dos
salida.
de
DRAM
han
de
de
para
de
acceso
cuitos
DRAM.
memorias
DRAM.
en
status
realizando
para
ambos
array
las
diversos
memorias
de
arrays
captulo
voltiles
y
un
existen
temporizacin
CAS
de
memoria
y escritura
de
tiempo
operaciones
CPU
son
En
hacer
para
refresco.
seales
la
la
9-4
memorias
direcciones
RAS
las
del
(ROM).
las
seales
ocupada
de
memorias
de
Seccin
embargo
de
arrays
la
las
cabo
Resumen
ra
de
las
controlador
la
memorias
siguientes:
escritura
exterior
los
proporcionando
lectura,
Sin
controlador
separacin
proporciona
moria
las
la
en
DRAM,
arrays
un
columnas,
de
por
de
utilizados
y direccionar
son
realiza
2.
de
mediante
controlador
1.
diseos
diseo
controlar
cabo
dicho
de
al
para
l evan
Las
COMPUTADORAS
DE
integrados
principios
aplican
se
ferentes
El
RAM
SRAM
se
LGICO
circuitos
DINMICAS
9-8
DISEO
DEL
la
direccin
de
Inter
MEMORIAS
405
Referencias
t.
Weste,
H.
N.
and
E.,
pective,2nd ed.
2.
Micron
3.
Micron
4.
Inc.
Addison-Wesley,
Micron
256
Rambus
Design:
Pers-
Systems
1993.
xl6
x8,
Mb:
Micron64 Mb:
Inc.
M.:
Sobelman.
VLSI
Principies
K.:
MA:
Reading,
Technology.
Technology.
Oclober
5.
Eshraghian,
DDR
2002.
www.micron.com.
www.micron.com.
Rambus
Basics,
Technology
SDRAM.
SDRAM.
2001.
Forum.
Developer
Rambus.
Inc.,
2001.
Rambus.
Inc.
mation.
Documento
Rambus
Direct
128/J44-Mbit
RDRAM
DL0059
Versin
Infor
Preliminar}'
1.11.
Problemas
mnL
El signo
disponible
9-1-
( + ) indica
tan
9-2,
9-3,
(a)
16
(b)
256
(c)
64
(d>
2 G
K
M
Un
se
Cuntas
lneas
de
nmero
bits
nmero
el
mediante
especifican
de
direccin
nmero
de
lneas
el
almacenados
(15
la
de
y el
datos
palabras
entrada
salida
de
de
decodificador
interno
el
que
y cuntas
Suponiendo
codificador
64
mostrada
la
direccin
celdas
de
array
16
utiliza
RAM
AND
puertas
se
de
nmero
necesi
se
contiene
Cul
la
para
dato
el
contenido
de
16
bits
divi
columna.
de
cuadrado
es
9-1.
Problema
coincidente
seleccin
necesitan
y el
descodificacin
una
fila
9-2
Figura
bits
10
el
en
la
en
de
de
seleccin
en
enumeradas
memorias
memoria
Indique
103),0.
RAM
las
en
de
(835)i0
a
memoria
de
diendo
solucin
una
8.
chip
(a)
memorias
equivalente
palabra.
la
hay
que
32
palabra
de
indica
(*)
16
el
*La
asterisco
Indique
el
Internet:
caso?
cada
en
binario
9-4,
de
siguientes
por
palabra
*Las
bits
avanzados
ms
problemas
direccin
la
en
el
es
de
tamao
descodificacin
de
cada
dedirec
una
cin?
Determine
(b)
la
9-5,
de
Suponga
m
tiene
construir
cluyen
seleccin
de
lneas
entrada
el
es
decodificador
el
que
i RAM
Para
las
que
direccin
arrays
ms
13
chips
mltiples
de
entradas
de
grande
memoria
RAM
de
celdas
estn
columna
de
puede
se
se
y que
que
RAM.
y de
equivalente
que
direccin
de
fila
binario
valor
cuando
un
memoria
de
chip
descodificacin
emplea
con
una
habilitadas
O0())lo.
en
usar
ms
contengan
cada
(32
de
decodificador
1 bit.
de
palabras
su
de
coincidente.
se
circuitos
in
de
lectura/escritura.
(al
Con
tan
(b)
la
restriccin
para
Muestre
arrays
los
dada
construir
decodificadores
decodificador
de
decodificador
qu
de
del
chip
un
memoria
necesario
es
RAM
de
de
las
cuntos
memoria
la
columnas.
memoria
RAM
emptear
y
sus
de
arrays
de
512
para
conexiones
celdas
RAM
se
necesi
|?
seleccionar
los
entre
a
los
bits
de
direcciones
diferentes
y
406
FUNDAMENTOS
9-6,
9-7,
DISEO
DEl
Una
memoria
DRAM
bit.
Cuntas
direcciones
Una
memoria
Una
de
9-9.
mero
mnimo
*(a)
Cuntos
Ib)
intervalo
de
Cuntas
lneas
9-10*
Usando
dificador.
9-11.
Explique
conseguir
9-12.
Explique
comparacin
el
bytes
tiene
igual
longitud
tiene
dicha
memoria?
y 4096
filas.
bits,
de
direccin
de
128
ms
distribuido?
refresco
de
de
un
de
Cul
Cul
la
es
el
es
DRAM?
128
necesitan
las
]6
necesitan
se
conseguir
para
direccional
para
de
entradas
para
memoria
la
l M
direccin
generar
de
SDRAM
doblar
memoria
64
capacidad
bloques
transferencia
consigue
una
de
de
diagrama
de
se
con
de
descodificar
RAM
utiliza
tasas
cmo
memoria
deben
el
altas
la
se
conectadas
memoria
construya
cmo
de
es
una
capacidad?
direccin
se
modo
RAM
de
refresco
el
columna
de
el
chip
8 de
la
bytes?
todos
los
select?
de
Cuntas
chips?
Especifique
el
decodificador.
de
chip
de
direccin
de
datos
en
de
DRAM?
pines
intervalo
direccin
su
memoria
utiliza
que
memoria
de
direccin
la
tiene
Cuntos
refresco
de
lneas
del
tamao
de
pines
Mb,
un
estn
Cuntas
256
entre
1 M
lneas
COMPUTADORAS
columnas.
de
chips
de
DE
total
tiene
pines
memoria
ests
(c)
de
y de
DRAM
del
14
en
filas
memoria
duracin
tiene
DRAM
direcciones
9-8.
LGICO
la
SDRAM.
la
de
datos.
tasa
de
una
memoria
ventaja
del
transferencia
9-9
Figura
RAM
de
array
de
de
una
dos
memoria
512
ms
deco
un
dimensiones
16.
para
DDRAM
en
CAPTULO
I Srflfli
Fundamentos
PROCESADORES
DE
el
realiza
cuencia
En
de
las
de
genrico
y sirve
El
so.
como
de
concepto
unidad
La ruta
sistema
de
cepto
ture,
ISA)
programable.
tambin
Se
consideran
CPU
dos
dos
tiene
todas
compleja
que
En
la
de
cias
tes,
trol
diseo
actan
cabo
ciones.
necesita
y las
aparecen
genrica
microoperaciones,
las
palabras
de
con
control
de
la
en
unidades
las
rutas
en
la CPU
grandes
rutas
sumas,
restas
solo
instrucciones
ciclos
mayora
de
de
y
como
datos,
reloj
para
al
los
se
usan
de
los
ampliamente.
bloques
que
tiene
su
circuito
la FPU
del
realizan
de datos
que
otras
operaciones
y las
ms
datos,
realizar
digitales
presentan
genrica
datos
es
para
sistema
un
arqui
una
programay datos.
programas
control
diferentes.
los
datos,
para
y otra
tiene
procesador
los
y
sus
del
las
con
-
realizar
de
principio
buses,
forma
el
presenta
El
de
segundo
para
presentada
procesamiento
en
El
reloj.
de
de
como
re
Set
de
ruta
una
se
y la
memoria
y la
Se
procesador.
instrucciones
las
para
ciclo
ruta
ia
Para
almacenamiento
unidades
dos
con
proce
de
de
datos
el
para
de
lgica
la
procesador.
un
ruta
transferencia
de
control
de
unidad
Adems,
procesadores
un
las
varios
para
computadora
registro,
genrico,
tienen
en
tanto
de
control
Central Unit),
una
una
entre
instrucciones
de
de
memorias
memorias,
operaciones
sus
memoria,
ca
las
de
tipos
ia
sencil o
con
que
la
datos
de
determina
que
de
nexo
datos,
de
ruta
una
detal ado
un
un
conjunto
Processing
diseo
el
proporciona
unidad
una
diseo
en
de
control,
definimos
capitulo
un
microoperaciones
para
especificacin
de
(
incluyen
se
primero
se
En
las
caso,
un
con
medio
combinan
como
este
en
arquitectura
una
ble,
genrica
datos
una
ISA
formar
asociada
de
un
tectura
palabra
control
de
una
realiza
que
de
trabajo
de control
a ella.
combinada
marco
de
unidad
este
divisin
la
7 se
present
microoperaciones,
las
microoperaciones.
Capitulo
procesador
un
gistros
diseo
del
operaciones.
Capitulo
de
datos
mismo,
las
de
un
procesador
repercusin
grande
procesador.
el procesamiento.
especificadas
las
1,
y
sus
Estos
por
el
transferen
componen
de
unidades
de control,
del
dentro
des
componentes
La
CPU
y la
unidades
ni
ms
una
arquitectura
una
rutas
As
y realiza
conjunto
con
El
genrico.
inter-
que
procesador
con
FPU
de
l evan
instruc
408
10-1
FUNDAMENTOS
COMPUTADORAS
DE
Introduccin
En
captulo
este
consiste
de
alto
nivel
para
un
La
sencil o,
datos
1.
un
las
conjunto
microoperaciones
3.
el
interfaz
de
control
de
de
Esta
secuencia
las
pasadas.
y varias
rutas
Para
nada
mas
del
una
unidad
datos
ingls
tros
fuentes
za
de
datos
tener
un
circuito
partir
de
los
registros
reloj.
algunas
de
Resaltar
la
organizacin
diseo
procesador
sencil o.
realizacin
La
tadora.
diversas
de
Junto
unidad
suceden.
microoperacin
unidades
de
control
Las
de
operaciones
tipo
este
combinacin
de
de
ruta
de
de
la
unidad
de
la
registros,
Esta
una
en
dos
lgica
concreta
de
control
dos
son
de
digital
destino
ALU
compartida
este
captulo
para
Tambin
mostrar
control
utilizadas
en
ALU.
y
sus
inter
referencia
un
en
desplazados
un
aadiremos
continuacin,
panes
contiene
datos
est
formada
del
la
por
o CPU
procesador
necesaria
lgica
digital
buses,
multiplexores,
de
la
realizar
involucrado
proceso
un
unidad
una
la
en
la
registro
para
disearemos
y,
reali
realiza
hace
el
regis
Como
en
cabo
una
control
ALU
se
de
unos
La
diferentes.
procesadores
ruta
y
de
de
de
l eva
se
resto
con
destino.
frecuentemente
realizan
unidades
complejos.
palabra
de
registros
registros
El
ALU
una
control
de
siste
ALU
transferencia
de
tambin
las
combinacionales
disear
se
los
compartida.
registro
un
los
instruccio
control.
contenido
el
operacin
hasta
ALU,
sistema.
un
datos
cabo
la
desplazamiento
de operaciones
conjunto
de
de
l evar
un
datos
rutas
seales
los
de
la
de
procesa
determi
abreviadamente
transfiere
se
totalidad
travs
de
operacin
de
del
datos
conjuntamente
tienen
que
de
microoperaciones,
sus
ALU
la
de
una
conjunto
de
aritmtico-lgica,
microoperacin,
una
de
esta
la
veces,
unidad
ideas
diseos
almacenamiento
de
las
ruta
cmo
de
directamente
entradas
los
muestran
unidades
registro
realizar
las
una
arquitecturas
realiza
de
Para
a
de
fuentes,
datos
microoperaciones.
que
actual
todos
en
diseos
diferentes
con
l amada
aplican
para
con
control.
la
eventos
consideramos
diferentes
que
resultado
Se
las
ruta
registros,
ampliaremos
procesadores,
futuros
datos
nmero
cierto
unit).
el
control
de
los
de
efectuadas
varias
encontrar
modificada,
Estos
de
ruta
concreto
circuitos
de
unidades
la
de
ejecucin
de
casos
realizar
para
compartida
la
combinaremos
de
Adems,
de
Concretamente
texto.
combinacional,
que
forman
conexiones
unidad
microoperaciones
memorias.
secuencia
pueden
diseo
datos.
algunos
este
usar
registro
empican
aunque
la
de
se
el
de
en
la
se
un
la
puede
concretos
ciclo
una
en
las
las
como
la
resultados
rutas
en
operacin
arithmetic-logic
es
aparte,
sistema,
complejos
para
las
usar,
de
ALU
solo
los
inicial
adelante
se
operacin
una
Esta
almacenados
datos
determinando
ms
combinando
procesador
(del
datos
controlan
que
del
de
de
en
de
lugar
seales
operacin,
pueda
se
simplemente
En
los
sobre
componentes
base
diseo
el
que
Rutas
procesador
de
una
datos.
una
de
ruta
componentes
las
proporciona
otros
en
propia
puede
depender
En
procesadores
considerados
nes,
formula
se
del
procesador
su
bajo,
arqui
descripcin
arquitectura,
un
ms
bsicos:
efectan
se
su
para
una
dores
ISA
ruta
una
en
nivel
control.
de
tres
programador
la
de
especificacin
registros
control
encontrar
Captulo
genrica,
tpicamente
que
datos
gobierna
divide
mediante
de
de
unidad
ruta
procesador,
al
de
partir
arquitectura
l amada
La
diseo.
su
frente
(ISA).
se
define
se
2.
La
de
del
procesador
procesadores
apariencia
su
instrucciones
hardware
de
la
de
de
conjunto
del
ruta
en
los
presentan
se
descripcin
una
en
tectura
10-2
LGICO
DISEO
DEL
una
que
descodifica-
compu
realiza
FUNDAMENTOS
dores
y dems
de registros,
mero
de
de
tipos
de
describir
formar
se
describirn
los
detal es
los
la
en
de
de
ruta
conectado
desde
del
de
de
salida
selecciona
entre
la
salida
salida
de
destino
las
de
ALU,
til
tener
est
que
la
salida
resultado
N,
signo,
resultado
status
una
es
el
el
de
informacin
las
entradas
la
bit
muestran
desea.
buses.
la
el
de
la
salida
la
unidad
de
control
de
conjunto
siguiente
1.
2.
*B
select,
select,
lect,
para
la
de
la
control
desplazador
realizar
la
cero.
es
el
la
para
bit
de
El
bit
de
de
1 si
signo
para
el
bits
de
el
tlujo
seales
mediante
registros
el
de
status
dirige
datos
Z,
cero,
bit
de
status
status
incorporar
de
ruta
los
de
la
tomar
para
bits
pueden
se
de
CPU
As,
de
para
microoperacin:
/?3
los
proporcionar
de
valores
seleccin
binarios
para
control:
colocar
el
contenido
de
R2
en
para
colocar
el
contenido
de
R3
sobre
poner
la
entrada
del
MUX
4.
MF
select,
para
colocar
la
salida
de
5.
MD
select,
para
colocar
la
salida
del
realizar
que
para
para
ALU,
tambin
el
3.
select,
de
/?2
distinto
utiliza
operaciones
la
contrario.
caso
en
es
El
Load
registros.
Los
5-9.
cada
en
carga.
se
las
ALU.
Figura
0
es
Adems,
ALU,
debe
de
la
activa
cuatros
de
la
en
de
dcscodifi-
estar
se
ser
para
entradas
AND,
control
status
de
de
In
de
de
resultados
resultado
signo.
para
datos
de
ruta
entradas
de
cero,
unidad
RI
el
0 si
La
ejemplo,
Por
los
seleccio
selecciona
Las
Load,
puerta
de los
La
F
Al
hasta
Data
D.
microo
desplazador.
desplazador
habilitacin
ninguno
buses
Las
registro.
Bus
de
los
MUX
entrada
est
otros
para
ALU.
el
bus
tambin
MUX
registro,
seal
datos
del
los
del
del
en
con
dato
unidad
juntamente
la
una
en
la
bits
bits
el
de
por
sus
nmero
los
utilizando
cuatro
y Z
se
Load,
contenido
basada
izquierda
si
carga
Un
D.
utilizada
cero,
la
de
el
todo
de
travs
carga.
explicaron
se
es
seleccin.
de
se
liene
representacin
desplazador
a
para
Bus
el
todos
de
por
el
constantes
de
cada
de
Bus
la
travs
en
de
con
El
rula
multiplexor
multiplexor
puesto
carga
de
seal
cambia
se
ser
V,
se
informacin
10-1
ms
registro
una
El
entradas
seleccin
valores
Bus
para
para
Para
por
a
Figu
aqu
usan
operandos
del
El
la
multiplexores
de
la
los
datos
exterior
las
desde
cierta
ALU
dato
a
de
no
operacin
de
para
seales
de
en
las
disponible
Figura
overflow,
la
y de
acarreo,
registros
el
slo
los
que
acceso
En
I si
las
en
decisiones.
es
0 todas
transferencias
Es
qu
seleccin,
datos
fuerza
las
se
dos
realizar
directamente
desplazamiento.
desplazador.
del
conecta
se
determinan
de
Enable,
MUX
bus
salida.
a
los
Bus
de
salida
entrada
sobre
sobre
cabo
del
la
de
de
cuatro
con
con
negro
In.
exterior
microoperacin
registros
ejecucin
datos
introducir
pueden
efectan
se
la
a
de
bloques
la
gran
correspondiente.
bus
Constant
al
un
Los
de
entradas
el
entrada
en
con
Las
datos
lgicas
l evan
Dicho
D.
entradas
transferencia
ALU
se
la
operando
microoperacin
multiplexor
del
Bus
la
que
manera
seleccionan
se
para
como
en
conecta
se
datos
buses.
relacionadas
nombre
con
registro
desplazador.
registro
mandar
para
memorias
el
pasa
una
el
en
cadas
de
de
B,
desplazamiento
na
la
seleccin
H
y al
utilizando
Out,
como
seleccin
su
puesto
seleccin
ALU
azul,
en
de
ms
ruta
una
nombre
seales
un
exterior
Data
sistema,
de
peraciones
entrada
la
aritmticas
entrada
Las
seleccionan
el
salida
Las
as
muestra
se
con
Cada
MUX
microoperaciones
Las
entre
select.
y B
seales
10-1.
Figura
entrada
datos
la
la
adicional,
componentes
B.
de
10-10
10-5.
Seccin
datos
409
ruta
o
uno
de
Figura
Las
la
en
select
la
desplazador.
un
multiplexor
un
En
la
en
mediante
transferencias
mediante
PROCESADORES
DE
incluyen
se
conectarlos
es
interactan
buses
A
multiplexor,
B hay
conveniente
microoperaciones.
ALU
10-10,
ra
Cuando
procesamiento.
ms
datos
una
registros,
de
lo
ruta
una
varios
circuitos
DISEO
DEL
la
en
el
la
el
A
F
en
del
Bus
A.
MUX
S.
B.
B.
la
el
aqu,
entrada
bus
ALU
MUX
,4,
la
aritmtica
operacin
dato
salida
el
del
Bus
D.
MUX
F.
MB
se
410
FUNDAMENTOS
LGICO
DISEO
DEL
COMPUTADORAS
DE
Direccin
Wrte
select
enabie
Load
select
Direccin
Dalo
T>
Load
Ri\
n'
Load
Load
MUX
MUX
Rl
r>
12
R\
u.
-O
0
Load
R3
Desiination
Datu
del
LX^ctHJificatJor
Direccin
Dato
banco
de
in
Constant
select
Cn
aritmtico-
Unidad
(ALU)
lgica
G
^^êtecUj^ltêroJSj
] fn
select-
MF
MUX
Unidad
Tundo
nal
MD
select
Bus
6.
Destination
7.
Load
El
conjunto
rrespondientes
te
se
select.
enable,
de
con
deben
propagar
valores
10-1
Diagrama
de
se
travs
de
registro,
los
multiplexores,
In
reloj.
genrica
destino
como
este
en
y debe
de
datos
de
ruta
una
RI
generar
ciclo
el
de
1
D
Data
bloques
un
debe
en
MUX
seleccionar
para
habilitar
para
antelacin
FIGURA
/i
del
Rl,
caso,
disponible
estar
Los
datos
la
en
el
para
su
carga.
las
en
binario
en
ALU,
dato
l egar
de
a
Bus
de
lneas
los
la
D.
dos
entrada
control
registros
del
co
fuen
registro
FUNDAMENTOS
lodo
destino,
flanco
de
conseguir
nal
10-3
durante
del
de
est
que
el
acarreo
con
siguiente
destino.
registro
con
lgica
anticipado.
en
construyen
se
sumador
un
como
el
cuando
Luego,
Bus
411
PROCESADORES
reloj.
el
en
desplazador
y el
niveles,
de
dato
DE
Para
combinacio
aritmtico-lgica
La
ALU
circuito
un
es
lgicas
bsicas.
realizar.
Las
de
entrada
S,
tradas
modo
de
S0
la
entradas
Las
mtica,
el
disearemos
luego
las
de
la
para
generar
ocho
k lneas
para
salidas
el
Las
dos
lgicas.
lgicas
las
en
S2
con
Primero
La
en
S2
con
1.
la
disearemos
ambas
combinaremos
dato
G.
aritmticas
operaciones
etapas.
tres
finalmente,
y,
operacin
que
entradas
aritmticas
las
en
Las
resultado
el
operaciones
ALU
lgica
parte
forma
de
ALU,
bits.
operaciones
cuatro
esta
de
tpica
especifican
Cin,
diseo
entre
acarreo,
especifican
Cin
ALU
de
S2 distingue
de
para
la
de
la
distintas.
una
datos
determinar
partes
arit
parte
cons
para
ALU.
la
truir
de
de
seleccin
y
cabo
smbolo
entradas
entrada
Si}
Llevaremos
el
las
con
2k operaciones
hasta
muestra
utilizadas
dentro
aritmticas
microoperaciones
de
conjunto
un
seleccin
de
descodificadas
son
especificar
10-2
realiza
que
lneas
unas
seleccin
de
pueden
combinan
tiene
ALU
lneas
Figura
La
se
combinacional
La
seleccin
0.
el
carga
la ALU
ciclo
mismo
del
restante
se
limitado
Unidad
reloj
nmero
un
tiempo
l ega,
rpida,
operacin
una
con
de
e!
subida
DISEO
DEL
Ao
Control
de
A\
A
datos
Oo
A-i
G,
Bu
B
Control
de datos
Salida
de datos
Unidad
aritmtico/lgica
de
bits
(ALU)
de
Acarreo
entrada
operacin
modo
S:
10-2
FIGURA
Smbolo
bsico
componente
cierto
nmero
de
Controlando
los
operaciones
aritmticas.
configuracin
en
las
para
una
ALU
de
bits
aritmtico
Circuito
El
salida
S,
de
Seleccin
de
Acarreo
So
Seleccin
de
Caui
c,
lneas
de
de
datos
seleccin
entrada
que
un
Sj
diagrama
conjunto
S0. Es
es
conectados
completos
de
El
la
aritmtico
circuito
un
sumadores
al
sumador
de
de
un
circuito
en
bloques
al
aritmtico
como
la
Figura
en
de
bits,
en
muestra
paralelo
con
una
se
dos
con
la
de
tipos
determinada
mediante
controlan
entradas
un
5-5.
Figura
diferentes
obtener
10-3
sumador
mostr
se
posible
es
construido
paralelo
en
cascada,
paralelo,
de
entradas
sumador
un
en
una
412
LGICO
DISEO
DEL
FUNDAMENTOS
COMPUTADORAS
DE
Sumador
paralelo
de
X+Y+Cm
bits
salida
Los
G.n
paralelo.
La
entrada
cin
menos
cin
ms
bits
de
de
FIGURA
10-3
Diagrama
de
Cin,
acarreo,
significativa.
significativa.
va
salida
La
del
sumador
donde
salida
de
smbolo
La
Tabla
de
de
10-1
Cjn
G.
A +
TABLA
el
necesario
es
En
de
Seleccin
las
funciones
aritmticas
primer
la
Si
0 +
del
S0
de
entrada
A
Ba
se
circuito
Todo
puede
I.
Cin,
la
las
entradas
es
decir.
transferencia
una
incrementa
se
1
0
(transferencia)
unos
la
posi
posi
de:
de
la
el
que
cuando
realizando
de
complemento
Cln
B+
I (decremento)
(transferencia)
(suma)
(incremento)
1
+
I (resta)
la
efectuar
va
pone
A
paralelo,
el
se
de
Para
sumador
del
el
controlando
directa
Cin
Todo
de
Vase
de
uno.
en
entrada
consigue
realizar
pueden
se
ceros
la
procedente
0
ser
aritmtico
cin
en
de
aritmtica
suma
binario
nmero
ignoran
se
tenemos
caso,
valor
substraccin
La
ia
como
que
que
S0.
el
el
es
acarreo,
Entrada
S,
el
sumador
calcula
se
completo
completo
sumador
del
sumador
aritmtica.
S|
caso,
del
Y del
entrada
Cin
e
de
suma
es
En
Y +
la
10-1
l'abla
0.
la
salida
segundo
aplicar
Cin
Bcuando
la
1.
entrada
entrada
seleccin
de
1 cuando
la
la
operaciones
entradas
A +
de
es
a
las
muestra
dos
Y,
aritmtica
G
denota
de
salida
Cin
ecuacin
las
con
entrada.
entradas
la
ia
binario
en
de
las
todas
G
nmero
lgica
la
+
lor
el
es
l egar
acaireo
Coul, procede
paralelo
en
aritmtico
hasta
de
entrada
acarreo,
circuito
un
lgica
una
la
de
salida
La
de
travs
pasan
de
bloque
entrada
una
suma
es
decir.
la
entra-
FUNDAMENTOS
da
Cn
aplicndolo
1,
decir
es
plemento
niendo
los
todo
datos
rrespondientes
puede
de
forma
de
equivalente
es
complemento
0
Cjn
2 de
realiza
se
la
substraccin
1.
l cuando
en
De
esta
forma,
de
decremento
operacin
la
413
PROCESADORES
obtener
para
que
con
de
lgica
de
lgico
la
de
etapa
/,
S,S0:
00,
bit)
otros
La
en
la
la
com
po
1,
co
forma,
esta
y la
0 cuando
la
mapa
puede
se
salida
Y.
es
S}SQ
las
de
una
de
de
Esto
Bh
cada
para
el
en
B.
entrada
Yt
B,
multiplexores
usar
de
S0
entradas
Bt,
de
lugar
simplifica
se
0,
son
De
hacemos
10-1,
restantes
salida
son
Tabla
1,
respectivamente.
lgica
entradas
valores
tres
seleccin.
si,
de
Las
IO-4(a).
11,
de
reducir
(un
en
10
I,
Las
multiplexores.
con
0,
multiplexores
puede
etapa
una
para
OL
se
Figura
especificados
los
asignado
variables
las
realizar
puede
se
completos
la
en
similar
de
10-3
una
para
seleccin
requerimientos
los
ciones
uno
sumadores
muestra
se
Siguiendo
y
B,
en
Figura
de
puertas
diseo
el
segn
la
valores
con
realiza
hacer
B de
los
construir
se
entrada
multiplexor
nmero
I,
la
entrada
cada
para
se
de
2 de
representacin
la
es
paralelo
en
complemento
unos
bits
de
lgica
El
el
sumador
DE
1.
La
de
Todos
Y del
entrada
ms
2.
la
DISEO
DEL
00,
combina
Figura
lMfb),
resultando:
Yt
donde
S,
y la
Bt
en
entradas
son
de
10-5
Figura
circuitos
para
entrada
la
La
la
es
etapa
lan
todas
la
Figura
las
ocho
tar
que
la
de
emplear
de
incremento
0,
(FA)
acarreo,
Cin*
siguiente.
los
Siempre
una
todas
las
Esta
lgica
S(>
Los
entradas
de
de
seleccin
I, A
sea
del
circuito
dos
veces
variables
en
variables
un
1 sumado.
funcin
de
tabla.
Esto
S0
es
cuando
la
En
S,,
o
0
L-o
Y,
00
0
1
1
|
1
1
0
0
0
1
1
1
1
1
(a)
Y,
Bt
s,[ l
(b)
Yt
Simplificarin;
BtS(j
-+
BtS
10-4
de
la
lgica
10
verdad
de
11
Yt
Tabla
01
Bt
FIGURA
Etapa
de
entrada
de
un
circuito
aritmtico
Tabla
primera
desde
cabo
S{)
contro
deriva
se
10-2
Es
Cjn.
a
Salidas
Bt
cuatro
la
que
se
de
enume
interesante
resal
inofensiva
consecuencia
una
l evan
se
Los
51
booleana
decremento.
Entradas
con
4.
internamente
Las
Bv
la
control
de
acarreo
conectado
funcin
segn
la
entrada
2
n
para
El
paralelo.
han
son
en
de
aritmtico
se
Y tiene
la
con
multiplexor
un
datos.
sumador
acarreos
asocia
se
con
circuito
un
el
restantes
etapa
corresponde
se
completos
Cin
cada
etapas:
lgico
constituyen
de
aparece
de las
las
en
sumadores
que
aritmticas
variables
Las
Y de
operaciones
operacin
Cm como
S,
diagrama
el
completos
entradas
seleccin
de
10-4(b).
la
ran
muestra
entrada
las
comunes
=
sumadores
etapa
una
S0
Y,
salida
BfS<>
las
instrucciones
414
FUNDAMENTOS
DISEO
DEL
LGICO
Circuito
microoperaciones
Las
variable
una
como
FIGURA
10-5
Diagrama
lgico
lgicas
manipulan
binaria,
dando
utilizadas,
comnmente
nes
de
circuito
un
de
lgico
hils
bits
los
lugar
AND,
OR.
XOR
etapa
de
los
de
de
NOT,
tratando
cada
bit
bitwise.
Hay
cuatro
operando
operaciones
tipo
cuales
las
de
partir
de
obtener
pueden
se
regis
un
operacio
funciones.
otras
La
Figura
10-6(a)
multiplexor
Cada
una
rida.
Las
de
las
5,
valor
a
n
bits,
aplican
operaciones
la
aunque
salida.
las
El
todas
obtenidas
puertas
se
las
aplican
de
una
repetirse
En
cada
la
combinacin
muestra
etapas.
para
genera
una
escogen
debe
diagrama
a
se
diagrama
circuito
un
simplificacin
operaciones
Estas
50,
una
una
cuatro
de
y
el
muestra
I,
salidas
seleccin
se
COMPUTADORAS
DE
lgico
tro
de
travs
de
de
tpica
etapa
para
de
0,
valores
lgica
el
subndice
1,n
Figura
de
y
i.
seleccin.
I,
Las
Para
de
direcciona
su
lgico
de
se
un
reque
variables
circuito
el
variables
!0-6(b)
lgica
dos
multiplexor
la
la
las
con
compleja.
menos
realiza
que
del
puertas
cuatro
en
una
puerta
datos
de
los
multiplexor
con
funciones
de
lugar
una
del
entradas
las
veces,
tabla
podra
entradas
las
Consiste
lgico.
dar
enumeran
seleccin
las
FUNDAMENTOS
DISEO
DEL
Salida
5]
50
*B
(a)
AND
fi
OR
XOR
NOT
de
Tabla
funciones
lgico
Diagrama
10-6
FIGURA
Etapa
del
circuito
el
circuito
lgico
lgico-aritmtica
Unidad
El
circuito
lgico
riables
de
conectan
salida
tra
slo
La
salida
y,
etapa
una
de
C,
acarreo
la
entrada
los
ALU.
Las
multiplexor
aritmtica
acarreo
y de la
de acarreo
ser
diferenciar
para
un
con
Sy S(l pueden
de
etapa
una
para
combinar
puede
se
seleccin
variable
tercera
la
Operacin
(b)
415
PROCESADORES
DE
2
cuando
S2
de
tpica
con
como
la
lgicos
S2 S2 0,
lgica.
aritmtica
debe
entrada
La
de
variable
como
que
de
cada
la
etapa
la
mues
de
la
bits.
de
entrada
primera
etapa
las
para
se
selecciona
de
seleccin
configuracin
ALU
conectarse
acarreo
la
diagrama
una
para
veces
va
una
usemos
se
el
Las
que
de
Vase
repetirse
de
muestra
Si
ALU.
una
tal
se
seleccin.
salida
debe
acta
10-7
Figura
de
secuencia.
tambin
generar
con
aritmticos
etapa
la
de
la
variable
determinada
pura
circuitos,
circuitos
circuito
el
una
que
los
selecciona
se
ALU;
etapa
Cin,
En
circuitos.
de
I,
una
y de
C,+,
siguiente
dos
salidas
-
ariimc'tico
ambos
en
comunes
es
operaciones
aritmticas.
La
lgicas.
ALU
especificada
operacin
Cada
en
se
la
10-7
Figura
selecciona
ocho
proporciona
travs
de
las
variables
operaciones
S2,
aritmticas
,
50
C.
y cuatro
En
la
c,
A
B,
Sq
Gt
FIGURA
Una
10-7
etapa
de
la
ALU
Tabla
10-2
416
FUNDAMENTOS
TABLA
funciones
Seleccin
de
Qn
Incrementa
Suma
G=A+B+1
B 1+
AND
OR
12
las
0.
indicando
el
asigna
0 para
valor
la
de
lgica
circuito.
y reducir
la ALU.
lgica
esta
de
etapa
del
sentado
la
Seccin
ocho
son
operaciones
de
0
las
no
Por
de
es
bits
de
aritmticas
S0
sea
de
lugar
lgicas,
en
lo
por
S2
con
posible,
S2 y V
como
que
Cjn
se
entrada
La
Posteriormente,
se
seleccionan
se
1)
operaciones
son
un
/j,
simple
contribuyen
como
se
marca
en
el
de
con
diseo,
de
fcil
medio
posterior
el
el
simplificacin
simplificar
reducir
de
sumador
retardo
podemos
simplifi
la
para
el
con
y tiene
de propa
hacer
podra
se
elevar
bastante
necesariamente
utilizar
es
que
software
ejemplo,
real
tan
es
lgicas
puertas
herramientas
valor
ALU
{complemento
indistintamente.
uno
lgicas,
retardo.
un
diseado
de
de
lgicas
lgicas
operaciones
las
i de
primeras
nmero
menor
operaciones
ser
de
uso
Para
la
Las
las
hemos
el
de
acarreo
en
el
Con
ALU.
operaciones
que
niveles
de
NOT
seleccin
puede
las
ALU
alto
bastante
del
valor
su
que
la
en
XOR
el
de
efecto
AB
cuatro
usando
seleccin
la
la
siguientes
seleccin
tiene
no
de
Las
de
controlar
St
operaciones
S2
cdigos
para
entrada
complemento
Transfiere
el
Decremento
de
acarreo
con
Resta
ms
gacin
lgica
retardo
de
una
propa
anticipado
acarreo
un
pre
5-2.
desplazador
El
desplazador
en
una
realiza
entrada
los
sobre
el
en
miento.
la
del
registro
registro
de
la
del
la
de
desplazamiento
en
un
derecha
destino
y
de
pulso
seleccionado.
un
Bus
izquierda
tercer
presente
realiza
bsico
obvia
datos
o
valor
desplazador
a
derecha,
Finalmente,
al
El
Los
paralelo.
a
F.
aparentemente
en
desplazarlo
desplazamiento
desplazamiento
eleccin,
carga
el
MUX
del
datos:
Una
con
miento
Suma
gacin
Bus
Transfiere
los
El
Funcin
nmero
10-4
Operacin
dan
sola
ALU
La
car
COMPUTADORAS
con
usan
DE
operacin
So
seleccin
se
la
La
S,
enumeran
una
de
Sz
seleccionan
Se
10-2
de
Tabla
se
LGICO
DISEO
DEL
se
y
de
no
en
reloj
desplazamiento
desplazador,
pueden
desplazarlo.
un
segundo
se
transfiere
el
en
Bus
Bm
podra
ser
al
transferir
registro
pulso
de
pulso
de
reloj
dato
en
reloj
se
del
carga
realiza
registro
resultado
transformacin
registro
un
Un
el
el
de
tipos
izquierda.
la
colocando
los
de
uno
bidireccional
paralelo
la
salida
el
desplaza
desplaza
de
luego
del
FUNDAMENTOS
B\
FIGURA
Alternativamente,
hizo
tres,
bsico
se
seleccionado.
Un
desplazador
de
desplazamiento
da
con
derecha
etapas
cificar
desplazar
mientos
el
la
en
5
S
desplazador.
operacin
izquierda.
la
de
serie
entrada
los
para
un
es
para
aplica
00
provoca
la
un
cuatro
que
la
derecha,
bit.
la
el
nico
del
Bus
y S
l ena
derecha
del
desplazador
produce
la
posicin
izquierda
en
estn
disponibles
izquierda,
respectivamente.
del
etapas
desplazador,
cuatro
aadir
Se
pueden
desplazamiento
el desplazador
ciclos
de reloj.
variables
de
realizar
debe
la
en
el
sin
cam
operacin
en
la izquier
posicin
una
la
serie
el
cual
serie
de
y la
tiene
espe
para
que
m
la
para
Ntese
una
de
muestra
salida
posicin.
se
necesa
registro
seleccin
de
sola
una
seales
lugar
seleccionar
l ena
la
las
el
se
10
la
en
en
para
=
reloj,
pulso
como
travs
pase
slo
n
los
derecha
la
muestra
de
Aqu,
multiplexores,
multiplexores
con
a
de
combinacional,
dato
se
como
pulso
un
reloj.
el
hacer
puede
se
combinacional.
con
es
cargar
construir
se
desplazamiento
El desplazamiento
1R. El desplazamiento
seria
/,. Las salidas
desplazamientos
10-8
diagrama
Figura
un
con
sistema
en
operandos
entra
lR e iL durante
que
por
>
l posiciones,
un
m
operando
de una
posicin,
requiriendo
L
datos
puede
seleccin
entrada
valor
de
ruta
rpida
desplazador
de
pulso
un
de
circuito
un
desplaza
Shifter
En
las
de
una
aplicaciones
posicin
desplaza
la
de
de
Barrel
utilizar
el
una
valor
serie
El
te
hace
con
salida
de
en
01
el
necesidad
se
variable
La
la
en
En
mtodo.
sin
destino
registro
un
a
con
ms
operacin
ltimo
puertas
fuente
realiza
se
la
que
este
las
de
operacin
bios.
4 bits
de
registro
un
desplazador
combinacional
10-8.
de
el
Debido
desplazamiento
un
de
si
utilizar
travs
transferencia
reloj
5.
Captulo
prefiere
propagan
rio
para
destino
Figura
tipo
de
pulso
el
en
de
la
nico
417
PROCESADORES
10-S
Desplazador
un
DE
Bi
en
DISEO
DEL
N.
del
una
T.:
traduccin
bits
El
del
barrel
trmino
de
este
dato
un
podra
reloj.
entrada
de
se
se
de
en
shifter
trmino.
datos
ciclo
solo
colocado
binario
valor
un
los
rota
un
de
rutas
con
en
deben
realizar
de
conjunto
traducir
cierto
un
por
frecuencia
con
shifter1
barrel
Un
es
lneas
desplazador
posiciones
de
nmero
de
de
seleccin.
tone]
El
pero,
de
desplazamientos
circuito
un
aparte
ms
combinacional
que
median
especificado
desplazamiento
de
no
decir
va-
que
mucho,
no
se
suele
418
FUNDAMENTOS
LGICO
DISEO
DEL
COMPUTADORAS
DE
Dx
D}
D2
SoS,3
10
S,
10
Sl}
5,
M
U
X
tl
Sfl
S,
U
X
U
X
U
X
FIGURA
10-9
re
Bar
mos
considerar
izquierda,
parte
la
Figura
mediante
tiene
rota
tres
Para
cada
T* y D,
la
binario
valor
ciendo
que
rotacin
la
para
posiciones
la
las
De
manera
D,
posiciones
S,S0
decir,
dato
el
00,
Si
S,S0
tres
de
de
yendo
parar
la
la
la
tabla
lo
mismo
de
la
rotar
a
generar
la
En
general,
que
una
dos
funcin
tabla
posiciones,
barrel
rotacin
shifter
la
derecha
funcin
Barrel
un
para
Seleccin
de
Shifter
Salidas
S(
S'0
y3
D,
D-,
d2
A
A
Yi
Yo
Operacin
i
A
d3
Do
No
D,
Rota
una
D-,
Rota
dos
D-,
Rota
tres
rotacin
hay
2"
de
bits
posicin
posiciones
posiciones
que
rotacin
una
que
de
bits,
2"
se
una
i.
rotacin
a
se
bits.
la
ha
11,
shifter
derecha
mismo
barrel
4
van
igual
se
este
la
D
11
que
deben
a
entra
de
entradas
usando
lo
yendo
S,S0
barrel
las
S,50
es
de
dato
y si
un
enumera
que.
rotacin
variables
desplazado
ser
posicin,
una
de
posiciones.
Y7. Vase
cualquier
izquierda
un
y el
rota
se
rota
tres
O,
dato
se
seleccin,
va
Las
S().
desplazamiento
el
01,
barrel
registro,
5,
entrada
de
dato
de
tipo
comn
10-3
Tabla
a
a
desplaza
se
registro
este
en
efecta
se
la
f,
bits.
el
da
puede
posiciones
se
que
entrada
para
a
seleccin
10.
de
que,
de
no
de
bits
cuatro
S|S0
ia
se
Y{i, D,
es
TABLA
binario
en
del
significativos
lneas
variables
shifter
izquierda
de
10-3
de
barrel
de
rotacin
un
Si
tambin
una
las
salidas.
Tabla
Kj,
izquierda,
ejemplo,
derecha
vaya
las
Y0.
En
bits
es
ms
de
con
Si
a
correspondiente.
salida
nmero
directo
Y2, Di
posiciones.
izquierda,
parte
versin
una
rotacin.
una
camino
un
Y, Dy
Por
el
la
de
registro.
multiplexores
determinan
izquierda
da
del
la
de
muestra
se
cuatro
seleccin
de
rotacin
una
procedentes
10-9
Contiene
ter.
es
bits
significativa
menos
En
aqu
los
con
Shifter
con
desee.
a
la
de
FUNDAMENTOS
Un
uno
rotar
barreI
shifter
entrada
de
especifica
1 posiciones.
shifters
se
2*
barrel
que
la Seccin
10-5
con
datos
lincas
y
el
por
ms
de
de
un
de
reducir
la
registro
(en
el
a
datos
ingls
donde
Una
de
ruta
File)
que
que
puede
lgica
procesadores
registros
peraciones
especial
tipo
de
tiene
tpica
32
tcnicas
requiere
de
trada
naturaleza
rpida
funcionan
banco
bus
azul,
la
accede
de
ble.
Cuando
ciclo
palabra
Tambin
donde
n,
la
la
que
seleccionan
unidad
de
dalos
y el
MUX
funcional
y
el
funcional
son
funcional
tambin
Bus
evita
y el
tiene
permite
atado
los
de
unidades
el
smbolo
F,
de
salida
la
la
la
unidad
de
C,
V%
status:
de
gris
en
la
va
Z.
registros
nmero
de
registros
salidas
10-1
una
dicha
uni
la
MUX
se
que
formar
entradas
al
bits
est
para
resalta
Las
parar
salidas
a
son
que
presente
de
el
MUX
Figura
10-10.
Figura
Ena-
el
con
y el
mismo
Load
banco
es
el
en
el
en
seal
cuatro
unidades
dos
en
dado
del
n
compartidas
proceso
las
leerse
direccin
la
durante
tamao
registros
lugar
2, dando
agrupar
sombreado
bloque
El
los
select,
lugar
cargados
misma
smbolo
el
en
la
sean
de
10-1,
B,
tienen
accesos
mos
la
para
bus
un
lgica,
la
palabra
el
es
simultnea
y Destination
azul
y
correspondiente
registros
registros.
los
de
carga
de direcciones
Figura
estos
Write,
tpico
registros
en
en
microo
tienen
select
una
leerse
Todos
que
10-1
nmero
gran
realizan
registros
palabras
ms
accede
para
se
de
select.
encontrar
un
equivalente
Figura
entrada
son
bits
de
estar
no
frecuente
de
o
el
la
en
que
la
la
Bus
cuatro
la
banco
jerarqua
con
banco
bancos
escrita.
bits
que
direccin
permite
con
el
en
muy
los
una
los
palabra
la
El
seleccin
la
ser
para
El
en
registros,
podramos
forma,
sistema
en
contiene
a
muestra
se
conveniente
es
una
esta
un
escribir
Debido
desplazador
F,
ilustra
de
es
de
banco.
un
registro
segunda
de
representa
se
solo
de
de
compartida.
funcional,
permite
un
una
0,
nmero
ALU
el
con
registros
conjunto
que
de
Write
el
ruta
de
10-10,
seal
es
Un
leer
proporciona
est
En
Puesto
la
I,
y cuando
reloj,
x
bus
se
de
hecho,
bus
entradas
uso
y,
De
del
en
Figura
accede
del
otra
reloj.
registro.
especificar.
por
sin
est
de
2m
la
otro
registros.
cuatro
Segn
en
direccin
ciclo
registros
el
por
los
jerrquica
se
como
construccin
10-1.
las
muestra
se
para
estructura
continuacin,
organizados
Figura
la
memoria,
direcciones.
tres
de
de
una
como
del
banco
un
que
de
La
estar
memoria
sombra
con
ms
diferentes.
pueden
comunes
forma
de
concreta.
registros.
ms
Funcionalmente,
mente.
una
entre
rango
como
seleccin
de
una
Adems,
datos.
reemplazado
ser
un
puede
alto,
multiplexores,
lgica
presenta
se
dato
transistor.
En
de
ruta
en
demasiado
es
cada
el
que
datos
registros,
esta
mdulo
datos
con
de
adicionales.
de
diseo
de
nivel
teniendo
multiplexores,
posiciones
variar
pueden
puertas
capas
por
incluye
Register
un
de
dad
las
diseadas
multiplexores
tres
de
que
de
formados
10-1
Figura
fan-in
rutas
complejidad
determinado
un
la
aparente
diseo
es
de
desplazador
el
2"
nmero
seleccin,
de
el
especiales
estructuras
de
ruta
ALU,
variables
estn
grandes
El
419
PROCESADORES
DE
necesita
salida
seleccin.
grande,
Representacin
La
entradas
de
nmero
Para
12*3,
de
entradas
DISEO
DEL
unidad
La
D.
unidad
adicionales
dicha
de
unidad.
En
select
la
das
como
dad
funcional
en
select.
FS
trminos
Los
cdigos
MF
es
10-1
Figura
y MF
de
para
FS
dan
los
dos
se
bits
hay
Para
Select).
todos
los
en
ms
cdigos
En
FS.
la
a
la
Tabla
columna
la
solo
un
izquierda
de
conjunto
especificar
de
se
izquierda.
definen
A
FS,
de
seleccin:
entradas
de
el
ambos
select
partir
de
iguales
la
10-4,
I.
de
deben
se
Si
es
select
la
uni
definir
cdigos.
de
Tabla
etiqueta
smbolo
select
y
transformaciones
estas
select,
seleccin
completamente
select,
MF
10-4
de
entradas
de
conjuntos
tres
10-10
Function
ingls
de la figura,
cdigos
para
1 para
la
(del
observar
pueden
Figura
se
En
evidente
=
que
0,
enton-
420
los
ces
select
FIGURA
10-10
Diagrama
de
I,
cional.
maciones
G\
los
que
la ALU
F|, G(j
Suponemos
cdigos
F0, H\
los
mtico.
Otras
de
formas
de
la
tabla.
F|
bit
datos
y
de
W0
realizar
de
la
la
cdigos
de
la
funcin
Tabla
F*F2,
la
de
la
G3
fun
unidad
fun
unidad
las
MF
Si
de
realizar
pueden
se
MF
salida
funcin
la
booleanas:
funcional.
unidad
de
10-4
funcional
unidad
una
determinan
que
la
de
registros
salida
determinan
partir
de
F3,
transfor
G2
F2,
F0.
status
tienen
no
bits
los
de
diseo
sentido
de
status
cuando
se
microoperacin
una
el
banco
un
funcin
ecuaciones
dependen
de
utiliza
que
select
especifique
status
COMPUTADORAS
los
complejo,
se
que
bits
de
utilizando
mis
siempre
realizar
DE
la
cdigos
dependencia,
en
los
que
sistema
un
determinan
azul
en
de
en
esta
mostrar
resaltan
se
los
ruta
una
select
entonces
Para
cional
de
bloques
de
cdigos
=
LGICO
DISEO
DEL
FUNDAMENTOS
la
forma
pueden
no
que
producir
el
designar
desplazador
del
especfica
pueden
selecciona
se
se
los
desplazados
reemplazar
para
Vase
ha
usado
mismos
para
resultados.
que
el
aun
a
la
circuito
de
los
de
forma
arit
FUNDAMENTOS
TABLA
10-4
Cdigos
de
cdigos
de
Select,
Select
MF
10-6
La
Las
cin
de
0010
XX
0011
0011
XX.
0100
0100
XX
0101
0101
XX
F=A+B+1
0110
0110
XX
0111
0111
XX
-A
1000
1X(X)
XX
1001
1X01
XX
1010
1X10
XX
1011
IXM
XX
proporciona
MUX
8
B
datos
1101
xxxx
01
sr
1110
xxxx
10
si
control
seleccin
de
la
de
pulso
de
rula
la
Vamos
la
lectura
datos
tpica
datos
Seccin
del
el
en
cmo
la
de
de
registros,
as
control
seleccionan
valores
de
variables
estas
la
eleccin
y tambin
se
mostrar
las
10-5*
banco
banco
de
de
los
de
variables
la
registros,
funcin
selec
la
como
las
mi
variables
las
de
simulacin
una
dentro
ejecutadas
microoperaciones
de
discutir
Se
microoperacin
de
de
carga
datos.
las
datos
de
ruta
demostrar
de
ruta
la
para
funcional,
controlan
datos
Para
reloj.
direcciones
las
la
A@B
F=B
unidad
00
10-11
de
la
MUX
16
control.
la
de
de
ruta
datos
tres
la
de
salida
de
la
de
de
RO
los
unidad
la
(acarreo),
los
datos
de
sus
El
de
de
funcional
los
generan
(signo)
Data
en
la
regis
multiplexor
registros
El
valores
jV
de
bloques
banco
B.
los
unidad
funcional
Rl.
Buses
in
de
dentro
(overflowK
de
diagrama
un
registros,
Constan!
entrada
cero
status:
la
mediante
de
deteccin
bits
de
funcional
unidad
constantes
de
especfica
banco
un
y
in
(cero),
entrada
como
registro.
entradas
En
partes
la
valores
entre
versin
una
Contiene
y la lgica
los
cuatro
para
de
Hay
ALU
muestra
10-10,
entradas
selecciona
banco
se
Figura
entre
La
Data.
binarios
(a)
las
selecciona
datos
tienen
i A
xxxx
Figura
tros
siete
F
=
una
la
de
de
XX
ilustrativo.
modo
ruta
del
1100
de
En
en
0010
externos.
para
(XX)
crooperaciones
control
XX
la
por
datos
Microoperacin
0001
controlan
realizar
Select(3:0)
Se)ect(3:0)
(XXX)
de
seleccin
trminos
en
cualquier
en
definidos
421
PROCESADORES
(XXX)
de
variables
ste
Select
Select
palabra
de
MF
DE
FS
de
FSim
DISEO
DEL
de
Figura
la
l amadas
bits.
Los
control
10-1
binarias.
l(b)
campos,
cada
campos
restantes
La
define
se
uno
combinacin
la
palabra
designado
tienen
de
un
bit
par
un
por
o
cuatro
especifica
valores
control
de
de
bits.
Tres
letras.
bits.
16
Los
tres
una
Est
campos
bits
palabra
formada
del
del
campo
por
registro
DA
422
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
(a)
15
13
14
12
11
DA
FIGURA
seleccionan
ALU.
MB
tante.
contiene
unidad
de
bits
Los
uno
de
A A
seleccionan
bils
tres
campo
uno
funcional
de
el
los
15
el
el
FS
cdigos
dato
de
en
Data
variables
para
ocho
un
l eva
bits
control
de
con
los
de
seleccionan
B
Bus
cuatro
10
FS
Palabra
datos
destino
registros
BA
de
de
uno
de
si
determina
El
los
10-11
Rula
tres
BA
(b)
Hoques
10
AA
de
Diagrama
tro)
con
almacenar
el
registros
fuentes
fuente
registro
del
contenido
la
controla
de
Tabla
10-4.
in
como
entrada
bit
al
la
Bus
la
entrada
microoperacin.
la
de
MD
unidad
del
ltimo
entre
campo,
valor
El
la
RW,
A
B.
un
control.
selecciona
El
MUX
o
de
Los
Bus
del
seleccionado
de
D*
de
la
entrada
fuente
registro
El
para
para
operacin
la
resultado
El
bit
cons
FS
campo
salida
de
determina
la
la
FUNDAMENTOS
si
escribe
se
trol
en
16
bits
especifica
En
la
Tabla
10-5
les
campos
los
campos
se
cdigo.
MB
la
las
las
tienen
la
control
un
registro.
para
una
de
control.
desplazador
R2
Especifica
la
de
operacin
funcional
la
para
especifica
codificacin
unidad
funcional
al
de
siete
enumerada
en
la
la
escritura
y /?3
para
A + #
Por
escribir
campos,
Tabla
en
los
con
de
palabra
valores
10-5.
La
palabra
ruta
de
datos
la
con
por
o
puede
por
la
externa
el
en
El
registros.
cualquier
El
final,
Escri
tura,
y
campo
Codificacin
de
AA.
Puncin
la
la
MB
BA
Cdigo
de
control
de
palabra
Puncin
RW,
valor
el
especificando
sentencia
entrada
1 y
la
La
de
ALU.
la
seleccin
la
Tambin
de
la
palabra
en
binaria
de
de
unidad
la
selecciona
control
co
se
obtenidos
campos
sus
R1
microinstruccin
esta
para
binarios
especifi
salida
microoperacin
esta
para
R0
000
Registro
Ri
001
Constante
MD
FS
Funcin
Cdigo
0
1
A+B
R2
010
R3
011
F=A+B+1
R4
100
R5
101
F=A+B+1
R6
lio
Rl
111
Cdigo
Puncin
0000
Funcin
0001
Dala
0010
0011
0100
0101
A
0110
0111
1000
1001
1010
ion
1100
1101
F=srf
F=
si
1110
la
FS.
campo
registro,
derivar
de
del
desplazador
del
todas
los
uno
binario
constante
una
de
uno
cada
nmero
al
operaciones
se
ltimo,
Rl.
cada
igual
de
control.
BA
campo
las
en
R3
registros.
l para
la
seleccionado
banco
dada
ALU
F
banco
RW
sus
la
control,
423
de
microopera-
10-5
TABLA
DA,
entrada
la
y pone
mediante
de
la
entrada
destino
registro
mo
para
el
dada
+-K2
R\
ca
en
resta
una
de
especifican
se
microoperacin
ejemplo,
Por
el
ALU,
la
cargarse
evitando
escribir,
en
de
de
del
PROCESADORES
de
cdigos
registro
equivalente
en
operaciones
ALU
No
escritura
campo
la
seleccionado
registro
Las
El
decimal
el
con
informacin
la
de
palabra
cada
el
de
salidas
para
sus
y
funcin.
cada
entradas
DE
particular.
funciones
nico
el
es
las
en
las
in.
funciones
indica
La
BA
tanto
controla
MD
campo
cdigo
y
aplica
se
microoperacin
binario
Constant
de
Cuando
no.
especifican
se
un
datos,
seleccin
de
da
una
AA
DA,
selecciona
de
ruta
que
registro
un
de
DtSEO
DEL
RW
In
Cdigo
Funcin
Cdigo
0
No
Write
escribir
0
1
la
424
de
cin
La
CK)!_01
substraccin,
los
separar
LGICO
DISEO
DEL
FUNDAMENTOS
campos)
MD
RW
Registro
Escribe
011
0101
Rl
Binario:
00
010
El
control
la
para
ejemplo
segundo
microoperacin
simblica,
notacin
de
aquellas
y
Tabla
en
la
es
una
10-6
Tabla
la
para
Funcin
R\
de
conveniencia
por
F=A+B+I
Simblico:
usando
signo
Rl
BA
10-6
el
(usamos
FS
AA
palabra
1,
MB
DA
Tabla
_0_
sigue:
como
Campo:
COMPUTADORAS
11 _0_0101
()_(>
obtiene
se
DE
microoperaciones
cdigos
desplazamiento
otras
10-7
usando
de
operacin
dan
se
la
en
binarios.
dada
la
por
sen
tencia
R4
especifica
desplazado
desplazador
sentencia
Esta
el
que
en
el
BA
campo
raciones
no
los
valores
de
la
utiliza
Tabla
10-6,
escribe
No
de
tante
valor
constante,
Para
de
datos
DA
campo
Es
y el Bus
actualiza
de
ruta
de
de
control
10-6
Ejemplo
de
Microoperacin
datos
estos
datos.
que
microoperaciones
DA
AA
+-R2-R1
R1
Rb
R4
todo
la
cdigo
ejemplos
Se pueden
produzca
del
para
la
realizar
el
XOR
especificada
destino
y RW
el
mismo
secuencias
datos
A+
s\B
Constante
Rl
R\
<-
RO
R1
R0
Rl
R4
R5
RO
R0
Registro
B+
dichas
pueden
microoperaciones
de
palabras
la
(I),
uti
control.
RW
Funcin
Escribe
Funcin
Escribe
Funcin
Escribe
Escribe
No
Funcin
in
0.
realizar
MD
Funcin
el
para
MD
simblica
Data
F
y
Escribe
se
Registro
valor
con
ope-
destino.
tanto
notacin
los
registro
est
utilizando
de
1010)
el
cons
seleccionar
para
el
con
una
registro
de
apropiada
registro,
uno
como
(FS
de
externo
colocar
hasta
microoperaciones
secuencia
de
Bus
usando
algunas
que,
ruta
Os
operacin
registro
la
ALU
Rl
pone
la
de
MB
Registro
Registro
Registro
R5<-
de
valor
poco
actualizando
in,
Rl
in
de
Constant
R6
Rl
Data
registros
destino
un
Para
escritos.
sean
del
especificar,
ejemplos
ltimos
para
banco
del
smbolo
el
sin
tres
la
campo,
microope
algunas
casos,
los
cada
estn
registros
<-
<
datos
R2
Rl
R4
los
de
FS
si
con
de
salida
En
estos
con
constante
travs
se
Continuando
de
una
X.
especifica
se
valores
MB
<-
out-
la
En
estos
que
del
debido
que.
de
10-7.
registros.
contenido
cuenta
en
smbolos
Tabla
la
BA
R4
Data
O
D
el
de
partir
contenidos
entrada
Bus
con
unidad
TABLA
Bus
el
los
banco
la
en
del
misma
una
R 1
constante
valor
son
utilizar
de
10-7
los
en
Puesto
en
que
muestra
banco
el
para
cuenta
El
desplazador.
Tenga
desplazamiento
R4.
fuente
en
guin.
registro
registro
registro,
la
lizando
se
evidente,
mediante
el
pasar
0 el
poner
Bus
El
la
del
el
la
B,
se
un
Tabla
la
evitar
un
bus
el
para
registro
Teniendo
disponibles
para
colocaremos
randos,
el
con
del
en
ni
tener
(0)
poco
dato
marca
de
para
contenidos
los
colocaremos
RW
el
se
izquierda
al
segn
extrae
se
ni
el
AA.
campo
binario
en
se
del
la
Rb
transfiere
se
mediante
maneja
se
lugar
correspondiente
correspondientes
campo
la
en
control
de
palabra
desplazamiento
izquierda,
un
Rb,
registro
si
Escribe
Escribe
Escribe
TABLA
10-7
Ejemplo
de
microoperaciones
Microoperacin
DA
<-
si
R1
*-
R1
Rl
<-/?0
R4
Dala
R4
GC
010
011
0101
110
1110
0001
0010
XXX
111
111
XXX
001
000
XXX
R3
XXX
100
completar
sin
signo,
les
con
cial
mente,
la
ser
por
varios
XXX
XXX
000
en
de
conveniente
las
El
simulacin.
{T
{T
{T~
DA
AA
BA
primer
datos,
0000
dibujado
JL
JE
el
la
simulacin,
la
la
el
es
de
La
con
Figura
todas
JHE
li
X
Constanljn
MB
cada
10-12
numerados
JE
JL
Data_in
MD
RW
r_
i
>
13
13
JE
-QE
Jl
XI
JJL
[18
XI
JE
6
Jl
status-fT
JE
reg
rc&7
JE
XI
reg4
reg
JL
rio
/reg2
rcg3
JE
lo
-CU
Data_oui
reg
JL
JE
Address_out
reg
JL
JE
JE
lo'
FIGURA
Simulacin
Jl
JE
10-12
de
una
secuencia
de
microoperaciones
de
la
Tabla
10-7
las
ejecutan
registro
ciclos
sus
Figura
la
decimal
se
inicial
reloj
de
datos
para
10-7,
Tabla
(5),0).
representacin
una
contenido
01012
de
ruta
utiliza
de
de
valor
FS
de
de
contiene
Se
resultado
microoperaciones
ruta
R5
el
de
8,
r_f
Clock
Bits
la
ejemplo
simulacin
a
0
1
1010
igual
es
leer
para
las
que
entradas
(por
h,
RW
XXX
una
registro,
Suponemos
decimal
dicha
realizaremos
cada
de
ms
bits.
dando
nmero
tado
011
seccin,
bits
XXX
000
esta
de
nmero
MD
XXX
El
FS
control
100
101
de
001
in
Para
palabras
MB
*5<-0
10-1
utilizando
10-6
Tabla
425
PROCESADORES
BA
Data
la
DE
AA
oul-
de
DISEO
DEL
FUNDAMENTOS
da
sea
secuen
su
es
el
resul
para
426
FUNDAMENTOS
facilitar
referencia.
su
mente
el
en
los
orden
campos
determina
la
las
las
entradas
Address
aplica
in
Constant
Z),
El
Constant
in
que
simulacin,
valor
18
valor
resultante,
media
altura
valor
valor
la
posicin
en
Resaltar
los
en
el
en
los
flip-flops
res
de
/fl
no
de
se
especifican
ejemplo,
respectivamente,
y 6,
bits
valores
de
status
unidad
de
reloj
no
la
7,
irrelevantes,
unidad
la
Presentamos
diseo
de
ma
programable,
Cada
truccin
En
es
procesador,
ingles
un
trmino
mite
contar.
en
de
Adems,
la
ta
out
i.
Por
se
otro
ciclo
ocurre
el
reloj
segn
flanco
de
Data
+-
microoperacin
siempre
in.
estos
R5
valores
de
resultado
sentido.
de
con
reloj
resultado
/f
V
de
del
status
que
tienen
ciclos
el
con
ios
forma
ejecuta
los
en
de
que
de
ltima
la
subida
vase
microoperaciones
la
valo
simulacin,
la
en
en
lado,
de
reloj
carga
los
terminar,
para
los
de
resultado
mismo
relacionados
el
ciclo
el
la
especifica
se
que
el
no
R4
estn
eso
Counter).
cambiar
del
al
ya
el
que
ciclo
RQ
en
la
unidad
son
un
entero
con
resultados
En
los
de
un
su
nombre
implica,
operaciones
el
en
en
y,
Para
qu
casos,
la
usando
operandos
qu
tiene
de
programa
una
lgica
decisiones
ins
almace
instrucciones
instruccin
contador
PC
siste
un
instruccio
se
las
ejecutar
de
el
sistema,
algunos
instrucciones
las
l amado
registro
de
realizar
ROM,
En
de
secuencia
una
en
memoria
comprensin
programables.
operacin
programables,
o
de
Como
secuencia
la
RAM
ser
direccin
procede
la
va
sistemas
puede
la
se
de
primera
una
sistemas
en
consiste
que
los
obtener
para
control
procesador
operacin
que
direccin
para
resultado
como
el
que
microoperaciones,
procesador
entrada
proporcionar
esta
El
lnea
una
procesador
diseos
colocar
memoria,
Program
Data
representan
la
el
posiciones.
registros,
Para
Finalmente,
sencil o
un
continuacin.
necesario
de
sencil o
ilustrar
especifica
mente
secuencia,
dnde
a
un
de
parte
operacin,
se
ejecuta
habitual
nan
arquitectura
procesadores
instruccin
la
resultan
por
En
18.
2.
una
que
las
utiliza*
se
de
2
en
y tiene
out
en
registros.
siete
operaciones.
de
de
del
nes.
estas
los
no
valor
valor
valor
el
por
en
combinacional
lgica
status
El
el
modo,
resto
vector
un
decimal.
representa
reloj
el
cundo
realizar
de
bits
no
Arquitectura
utiliza
en
valores
complemento
en
los
aritmtica
los
aunque
signo
R3
los
de
en
de
todas
en
en
ciclo
del
para
se
de
como
tiene
el
0,
debido
es
de
la
variables
Address
posterior
especificada
reloj
aparecen
valores
las
tres
desconocido.
cambios
dependen
in
en
es
sustraccin
final
usan
Data
es
Esto
out
otro
mediante
out
de
2.
registros
los
de
la
De
dan
en
1.
sali
estn
continuacin
A
se
nmero
a
especificar
los
de
de
aparecen
usa
valor
al
los
que
en
se
el
sin
que,
ciclo
no
se
valor
Address
Data
microoperaciones,
el
en
el
reloj
y
simulacin
los
funcional
la
la
Finalmente,
dinecciona
datos.
que
que
estn
Las
de
ruta
su
registro
Seguidamente
status,
es
se
reloj
que
retardos
tiempo
las
para
de
out
puesto
los
de
de
subida
mismo
reloj
los
Aunque
Por
10-7
controla,
observar
pueden
de
Address
los
al
ciclos
da.
flanco
status.
cambian
ocho
se
el
ciclo
el
en
igual
X.
La simulacin
en
es
una
que
aparecen
los
resultados
de
registro
valores
indicando
L
de
registro
de
la
son
continuacin
respectivamente.
bits
que
entradas
del
funcin.
B.
aproximada
cuatro
direcciones
la
Bus
dan
se
primeras
las
al
MB
direccin
Las
de
datos
de
ruta
ruta.
y B.
cada
donde
con
resto
la
el
Por
de
bits
microoperacin
Como
reloj.
valores
particular,
ejemplo,
en
los
el
con
memoria
cuando
en
microoperacin.
aparecen
Bus
y los
indica
se
entrada
al
entradas
de
una
la
ltimas
ciclo
la
la
que
especifican
la seleccin
contenido
de
de
de
registros
las
el
estado
travs
salidas
ochos
en
resultados
operacin
una
las
del
solo
l ega
excepto
el
entre
controlan
son
son
desconocido
es
que
los
inicial
in
este
principal,
registros,
RW,
de
el
y
a
de
que
COMPUTADORAS
salidas
MB.
DE
informacin
control
out,
contenido
el
banco
y Data
in,
MD
out
/V,
flujo
de
del
Data
se
eneradas,
palabra
salidas
aparece
(V,
Las
de
Constan!
siguientes:
stas
de
del
de
das
LGICO
DISEO
DEL
ser
en
ejecutada.
del
(PC,
que
basadas
le
per
en
la
informacin
de
de
caso
asociada,
as
Ejecutar
una
de
(y
datos
En
es
de
lo
de
en
unidad
entradas
sus
informacin
diferentes
propsito
tales
que
estudio
Un
CPU
El
usuario
una
alterar
instrucciones
mas
juntos
puede
lee
parecer
instruccin
una
microoperaciones.
importante
moria
es
distinta
anteriormente,
una
de
namiento.
los
Recursos
10-13.
los
recursos
de
del
la
ejecucin
del
de
control
y los
sistema.
instrucciones
para
consideran
se
control
dei
de
de
diseos
desarrollado
de
y
control
la
usando
ejecuta
de
de
multiplicador
control
de
secuencia
de
la
es
un
12,
Captulo
una
propiedad
de
programa
la
me
considerado
programable,
no
habi-
unidad
memoria
la
ejecucin
el
en
una
mis
las
almacenan
La
la
puede
se
se
discuten
memorias
programa
La
del
datos
se
que
diferentes.
un
fija.
al
instruye
que
instrucciones
de
a
a
su
Las
una
opera
de
conjunto
su
ins
arquitectura
arquitecturas
de
conjun
los
de
almace
con
recursos
un
instruccin.
la
de
especificaciones
realizar
para
principales:
componentes
las
procesador
procesador
Architecture).
Set
tres
un
instrucciones
de
conjunto
instruccin
los
que
en
procesador
especificando
un
por
tcnicas
las
la
instrucciones
programa,
secuencia
un
operandos
instrucciones
nstruction
ingls
almacenamiento
El
en
el
un
usuario
la
lenguaje
ve
que
disponible
sencil o
procesador
un
para
esboza
diagrama
programa
que
rendimiento
mediante
los
general.
tienen
la
de
de
almacenamiento
de
recursos
de
instrucciones
formatos
de
Figura
que
los
completa
del
y el
y
proce
movimiento
diseo
conjuntos
secuencia
su
diferentes
bits
de
descripcin
de
datos
operacin
coleccin
coleccin
(ISA,
sencil o
de
sola
una
una
de
propsito
unidad
Llamamos
instrucciones
conjunto
Los
es
especfica.
trucciones,
to
ejecuta
que
instruccin
operaciones,
ejecutar
para
de
la
el
captulo
descodifica
la
habilidad
de
al
cabo
Segn
proceden
memoria,
La
su
solo
estructuras
para
datos
los
siguiente
Las
memoria.
procesador
un
En
sencil o
un
ms
controlar
para
de
ruta
las
con
y datos
la
datos,
dos
diferentes
con
el
de
de
mostramos
la
en
diferentes.
datos
instrucciones
de
muy
especifican
procesado
programa
misma
de
ms
cin
la
que
ms
Una
nuevo
con
en
secuenciacin
basndose
instrucciones
ruta
necesarias
de
l evar
El
pero
tualmente
no
instrucciones
de
operaciones
un
control
sistemas.
secuencia,
su
de
la
ruta
12.
que
especificando
la
asociados
detal e
Captulo
procesamiento.
el
ocurre
que
las
las
en
mtodos
dos
conceptos
con
instrucciones
de
realizar
Tambin
diseo
el
en
los
conjunto
especifica
los
presenta
el
por
unidad
dichos
en
la
instruccin.
la
de
similar
por
operaciones
de
ilustrar
de
de
lista
es
en
Arquitectura
es
secuencias
se
ejecutarla.
para
responsable
es
registro
a
memoria.
la
tienen
digitales
complejos
ms
las
extensivo
ni
decisin
en
la
programable,
memoria,
PC
lgica
el
en
de
curso
microoperaciones
especificada
no
especificadas
microoperaciones
datos
aqu
mtodos
ms
procesadores
de
realizar
para
El
las
operaciones
ruta
la
hay
operaciones
manera,
de
operacin
sistema
un
de
mediante
la
entre
en
en
necesaria
Ea
instruccin
esta
su
status.
las
realizar
pueden
para
No
de
secuencia
De
PC
un
427
PROCESADORES
paralelo.
en
la
realizar
que,
DE
carga
contiene
interpretar
la
determina
bits
de
control
para
instrucciones
las
los
de
instrucciones.
cmo
se
programa.
efectos
ntese
control
Demostramos
sador
partes)
estas
de
capacidad
activar
anterior,
obtener
de
la
unidad
necesaria
necesarias
otras
responsable
la ejecucin
la
significa
instruccin
en
necesita
programable,
lgica
con
la
PC
la
como
contraste
lugar,
el
status,
sistema
un
DISEO
DEL
FUNDAMENTOS
de
estructura
especifica
para
un
directamente
el
almacenamiento
representan
se
procesador,
segn
la
instruccin
de
el
en
se
la
informacin.
de
diagrama
ve
por
ejecutar.
la
usuario,
un
Se
Vase
dan
que
428
FUNDAMENTOS
LGICO
DISEO
DEL
COMPUTADORAS
DE
de
Contador
programa
(PC)
Memoria
de
instrucciones
de programa
2li
16
de
Banco
registros
16
8x
Memoria
la
arquitectura
el
almacenamiento
misma
se
de
los
bits
de
especfico,
registros.
cdigo
bits
de
funcin
menos,
formado
aplica
una
tende.
El
operacin
por
se
de
el
programa
de
la
otra
la
de
bits.
en
un
la
en
CPU,
como
programador,
16
de
para
hacerse
puede
vista
de
para
de
3a
y
o
punto
diagrama
banco
un
cada
para
el
un
de
El
suma.
Cuando
de
a
cabo
una
usando
de
a
instruccin
los
se
la
ruta
almacenados
detecta
de
datos
realizar
para
la
operacin
en
esta
esta
de
la
que
los
acepte
propor
Con
distintas,
a
cdigo
este
que
al
com
especificada.
operacin
operaciones
asignado
operacin
es
asigna
actividades
la
128
despla
formado,
una
para
de
registros
va
del
las
entre
operacin
operacin,
suma
se
un
instruccin
una
diseador
secuencia
ejecutar
control
especifica
dalos
de
es
el
resta,
estar
disea
se
de
de
de
Debe
El
la
mximo
cdigo
control
banco
cuando
opeode,
la
suma,
opeode
procesador
para
un
el
para
instrucciones.
de
control
unidad
la
de
palabras
operacin
El
con
elemento
un
y,
como
la
distintas.
dentro
de
palabras
procesador
los
control,
un
de
instruccin
la
como
de
operacin.
adecuado
momento
operacin,
conjunto
operaciones
2m
hasta
direccin
una
frecuentemente
necesarios
bits
del
para
abreviado
de
registro
de
instruccin.
una
especifica
que
nmero
simboliza
asigna
se
campo
funciones
una
de
de
l evar
de
constante
diferentes
que
rectangular
memoria
Cada
campos,
valor
un
caja
una
palabras
l amadas
instruccin,
de
cdigo)
en
las
operaciones
0000010.
de
debe
el
mediante
describir
en
una
total
un
secuencia
cdigo
el
desde
en
instrucciones
de
memorias
diferentes
en
contador
un
sencil o
procesador
un
almacenamiento
visible
formato
de
ejemplo
operacin
bits,
de
diferentes
operaciones,
especifican
El
bits
la
bits
suele
el
secuencia
incluye
se
cdigo
de
para
como
para
hacerse
partes
instruccin
(un
adecuada
la
total
de
sideremos
que
la
bits
configuracin
ciona
en
bits
de
una
fuesen
aparecen
grupos
complemento.
por
binacin
constituyen
operacin
nmero
del
almacenamiento
es
16
campos
de
el
de
Tambin
se
diversos
juntos,
muestran
si
de
el
es
Los
16
puede
como
12.
en
como
grupo
zamiento
Esto
como
dividen
se
El
memorias,
instruccin
una
instruccin,
la
instruccin
la
de
Formatos
formato
dos
Captulo
8 registros
con
dalos
21*
recursos
datos.
vista
pero
el
en
registros
El
de
de
discute
bits
10-U
Diagrama
incluye
memoria
de
FIGURA
de
que
a
realizar.
procesador
est
se
se
pre
La
o
FUNDAMENTOS
memoria
la
en
cin
define
se
en
en
En
de
hasta
la
resultado
SA
Register),
(Source
mediante
el
cifica
Registro
nmero
cdigo
un
de
uso
los
registros.
tres
bits
en
SA
son
010,
los
tres
bits
de
DR
son
001,
de
de
almacenamiento
los
tres
bits
de
operando
memoria
se
la
en
especificado
el
resultado
y el
f 2,
dada
de
operacin
SB
SA
que
se
por
almacenamiento
operacin
ejemplo,
la
a
el
valor
Como
/?4.
que
15
El
DR
campo
se
escriba
(SB)
Operando
(SA)
(OP)
FIGURA
10-14
de
tres
instrucciones
2
Direccin
Registro
fuente
y bifurcacin
Salto
(AD)
(izquierda)
Formato
Registro
Direccin
fuente
(DR)
Opcode
(c)
que
Inmediato
(t>>
9
puesto
fuente
(SA)
(AD)
(derecha)
y que
registro
contiene
y SB
la posicin
efecto
(SA)
R4
el
Registro
A
de
destino
15
operacin
que
en
conteni
supone
Registro
Registro
Opcode
designan
operando
fuente
(DR)
al
una
ningn
registros.
que
R3
restar
se
almacena
se
B
se
espe
Registro
(a)
9
el
R5
de
de
destino
15
banco
se
tiene
no
el
en
Registro
Opcode
en
Fuente
designando
011,
particular
valor
Destinaran
tambin
supongamos
de SA
almacenado
ser
el
forma,
el
de
supongamos
son
bits
uso
usados
operacin
de
tres
en
debe
donde
esta
SB
ins
el
para
realmente
de
la
nombres
ingls
Registro
registros
adicional,
que
destino
los
para
Su
especifica
el
1.
de
como
(del
contenido
los
operacin
esta
registro
el
Luego,
ejemplo
ejem
sencil o.
formato
substraccin,
de
bits
tres
adems
Para
De
evita
los
Rl.
R L
direccin
almacenar
del
R2,
R5.
contiene
va
para
El
que
SB
de
operacin
una
Rl.
asigna
cdigo
El
implcitamente
procesador
Destino
y
y los
registros
los
especfico.
a
en
de
A)
Register
para
Suponga
memoria.
especifican
en
campos
de
especificando
especificando
guardar
(Source
misma,
Por
conveniencia,
Por
en
instruccin.
operacin
se
operandos.
Registro
el
para
A
de
Por
los
do
para
Fuente
los
de
los
DR,
como:
El
por
operacin
un
RO
de
un
que
instruc
registros
operando
es
para
registros,
cdigo
registros
pue
explci
la
los
dice
la
en
operandos
instruccin
un
Uno
estarlo
los
de
ocho
con
fuentes
abreviado
B),
banco
Se
la
de
que
se
especifican
que
resultado.
de
uno
de
compuesta
necesario.
sea
el
se
la
en
operandos
especifica
ejemplo,
Por
definicin
la
lugar
en
formatos
un
est
segn
registros
el
Register
determinan
tiene
los
parte
operacin
Registro,
tres
10-14(a)
para
de
Los
binarios
de
memoria
operando
un
debe
tanto,
por
de
palabras
resultado.
que
identificacin.
su
recibe
que
de
procesador
han
se
campos
incluye
ilustran
se
de
registro
el
dice
para
nmeros
tres
Incremento
10-14
dos
los
de
Se
como
cdigo
el
en
formas.
especiales
y el
se
colocar
instruccin,
las
429
PROCESADORES
Una
registros
debe
se
contener
operandos
Figura
registros,
tres
puede
si
el
que
de
dos
los
pongamos
truccin
bits
suma
los
y dnde
de dos
DE
almacenamiento).
tambin
sino
contiene
una
de
recursos
instruccin
una
realiza
los
en
operacin,
los
operandos
instruccin
la
implcitamente
representado
una
operacin
la Figura
estando
plo,
la
encontrar
que
contienen
que
slo
no
si
tamente
decir,
(es
especificar
se
pueden
den
especificar
DISEO
DEL
de
la
430
FUNDAMENTOS
El
formato
de
registros
para
est
que
suma
slo
de
es
hacer
relleno
contenido
tres
bits
con
El
del
de
de
la
programa
ma
biar
el
de
Estos
instrucciones
l amadas
El
AD,
la
Si
tienen
un
ocurTe
una
direcciones
el
dos,
16
bits
en
complemento
la
extensin
10
bits
miento.
Si
izquierda
realizar
el
bit
operacin
do
ms
la
R6
es
de
la
por
debajo
usando
tres
captulo.
generales.
formatos
de
En
el
especificacin
pueden
ejecutar
de
de
en
las
el
sistema.
Por
se
que
de
progra
de
cam
de
basan
el
en
las
de
uso
instruccin
PC.
El
salto
un
registro
direccin
de
signo
utilizados
35,
de
R6
de
es
en
bits.
de
Este
un
como
pequeo
amplio
de
procesador
se
y formatos
cero,
mto
ms
rango
direccin
de
el
ins
distinto
de
un
R6
Si
siguiente
la
dentro
bits
que
cdigo
direccin.
esta
sencil o
tipos
su
El
especificar
20
20)
dos.
siguiente
la
suponemos
El
cero.
es
bits
a
debera
proporciona
otros
10
55,
nmero
desplaza
de
igual
SA
16
un
de
del
direccin
bifurcacin
de
Pro
AD,
dos
restantes
igual
PC
de
este
por
la
de
complemento
contenido
de
y estudian
presentan
los
en
si el
la
del
0,
del
como
direcciones,
a
cero,
55
ser
parte,
una
de
es
dos
trata
complemento
desplazamienmto
un
campo
de
campo
Contador
se
complemento
valor
de
otra
formar
formar
condicin
al
de
del
en
positivo
el
direccin
especificado),
contenido
relativa,
es
bifurca
de
campo
relativo
del
para
salto
registro
representacin
el
de
acceder
10-14
se
l ama
direcciones
pasar
valor
sin
11
las
del
Figura
al
la
ejecucin
la
un
el
para
contenido
la
proporciona
Captulo
Especificacin
La
la
el
PC
se
le
bus
complemento
35.
56
con
si
del
por
el contenido
de
y
del
direccin
PC
ejemplo,
en
PC
hacer
del
sobre
encima
del
desplazamiento
35
direccin
slo
direcciones
Por
segn
capacidad
el
de
contenido
izquierda
para
de
campo
un
posicin
contenido
la
contenido
al
SA,
el
la
de
unos
del
acceder.
ascendentemente
contador
se
registros,
conservar
ms
dar
representacin
direccionamiento
de
bit
bifurcacin
el
largo
instrucciones
l ama
se
que
Para
con
suma
su
instrucciones
para
se
al
direccin
el
para
la
cero,
accedera
se
contar
Los
este
especificara
una
tener
intervalo
de
actual
la
izquierda
va
en
de
PC
se
que
bifurcacin
debera
truccin
el
la
Si
se
contenido
dos.
rellenan
ceros
resultante
una
y AD
contenido
la
para
en
bits,
suma.
con
desplazamiento
instruccin
signo
se
ms
rellenan
se
ocurre
la
campo
direccionamtento
6
a
izquierda
su
de
de
de
las
es
posiblemente
el
mtodo
signo
de
antes
1, los
Este
10-14(0
un
sumando
direcciones
ejecucin
de
lo
surgen
de
el
Normalmente,
procede
forma
Ea memoria
el
afecta
lugar,
su
instruccin
una
cero
dos
otros
En
de
que
Figura
(basada
de
aplica
se
bits.
la
operacin,
forma
PC.
procesador
un
resultados
de
posicin
programa,
consecutivas
operando
especifica
se
los
memoria,
valor
con
ISA.
esta
de
el
rellenar
con
la
el
01L
suma
bifurcacin.
en
bifurcacin
campo
con
de
cdigo
los
orden
de
La
de
En
ya
de
que
deben
comparacin
en
direcciones
Puesto
se
5.
contenido
de
bits
Captulo
memoria.
la
potencia
de
dado
se
de
grama
nmero
salto
formato
direccin
nueva
el
en
de
de
ejemplo
cin,
cambios
el
13
los
de
es
/2.
en
campos
inmediato
operacin
igual
una
para
OP
coloca
se
IG-I4(c).
el
contador
de
partir
como
resto
en
ni
en
la
y
suma
el
Figura
el
de
R2
la
indic
de
parte
ejecucin
instrucciones.
la
instrucciones
gran
bits,
banco
mediante
Pero
orden
de
instrucciones
las
se
se
ejemplo,
operando
dos
operacin,
operando
l ama
se
que
Por
indica
16
como
registro
tas
ejecuta.
se
de
del
determina
accede
uno
de
instruccin
de
se
DR
resultado
de
cdigo
un
constante
una
instruccin.
la
Rl,
signo,
operando.
ningn
acceso
acceder
es
y el
tiene
I0-I4(b)
Figura
en
/?7.
lugar
en
ceros
cambia
orden
de
COMPUTADORAS
operando
especifica
de
formato
no
va
SA
al
DE
la
disponible
extensin
una
tos,
de
El
operando.
donde
se
instruccin
inmediatamente
inmediata,
3
la
un
LGICO
DISEO
DEL
salto,
estudian
en
instrucciones
instrucciones
instrucciones
describe
Para
cada
instruccin
cada
de
una
se
da
el
las
cdigo
distintas
instrucciones
de
operacin
que
mediante
se
un
FUNDAMENTOS
nombre
abreviado,
de
cdigo
la
instruccin
de
todos
del
los
posteriormente
ensamblador.
texto
ciones
can
los
nes,
supongamos
de los
TABLA
una
los
status
memoria
con
vlidos
como
se
de
registro,
cada
para
la
en
la
en
Tabla
10-9.
distintos
ios
En
operacin
de
las
y se
instruccio
en
que
binario,
instrucciones
datos,
informacin
Esta
en
especifica
realizar,
ilustrar
de
estar
transferencia
y tos
formatos.
una
de
con
instrucciones
las
dan
se
fin
el
in
puede
operacin
palabra,
por
Las
especifica
que
Con
bits
10-14.
Figura
ilustran
16
l a
programa
instruccin,
la
notacin
con
se
descripcin
10-8
la
instruccin.
de
muestra
describir
especificacin
un
por
la
de
simblica
Tabla
la
adems,
para
memoria
una
instruccin.
usa,
la
en
mediante
Esta
En
Se
campos
representacin
operacin
del
adicionales
utilizar
instruccin
registros.
anteriores,
que
formato
dicha
la
los
realizada
la
procesador.
captulos
mostrados
de
de
de
el
tenemos
notacin
Esta
binaria
transferencia
son
que
la
representa
por
para
en
representacin
simblicamente.
involucrados
instrucciones
cuatro
instruccin,
simblica
representacin
de
431
PROCESADORES
DE
como
usarse
ta
con
representacin
una
descripcin
da
de
formatos
la
junto
la
instruccin
status
que
instruccin
en
instrucciones
de
en
las
la
notacin
como
bits
colocan
senta
de
introducida
registros,
uno
bits
las
de
de
Se
los
cluyendo
de
puede
que
mncmneo,
formato
campos
mado
mnemnico,
Este
operacin.
vierte
un
l amado
DISEO
DEL
indi
tienen
se
almacenada
direccin
la
25
R3
resta
que
repre
tenemos
R2
de
una
la
y carga
10-8
Especificacin
la
de
instrucciones
del
procesador
Bits
Instruccin
Opcode
Mueve
Mnemnico
0000000
MOVA
RD,
RA
Incrementa
0000001
INC
RD.
RA
Suma
0000010
ADD
RD,
Substraccin
0000101
SUB
RD,
Decremento
0000110
DEC
RD,
RA
AND
0001000
AND
RD.
RA.
RB
OR
0001001
OR
RD,
RA.
RB
0001010
XOR
RD.
RA.
RB
R[DR)R|DR|-R[SA]
RA.
RB
R[DR]
RA.
RB
R[DR|RJDR]
4-
0001011
NOT
RD.
RA
0001100
MOVB
RD.
RB
R[DR]
0001101
SHR
RD.
RB
R[DR|
Desplazamiento
la izquierda
inmediata
Carga
0001110
SHL
RD.
RB
1001100
LDI
RD.
OP
Suma
1000010
ADI
RD.
RA,
R[DR]R[DR]R[DR]
Carga
0010000
LD
RD.
RA
R[DR]
Almacena
0100000
ST
RA.
RB
M[SA]-
cero
1100000
BRZ
RA.
AD
if
(R[SA]
negativo
1100001
BRN
RA.
AD
if
(R[SA)
1110000
JMP
RA
Exclusiva
NOT
Mueve
R[SA]
<-
RfDR]R[DR]
RfDR]R[DR]
OR
de
Descripcin
Formato
R[SA1
R(SA]
R[SA]
R[SA]
*-R(SA]
R[SA]
R(SA]
R[SB]
R[SB]
R[SB]
la
derecha
inmediata
OP
*-
si
RfSB]
zf
OP
*-R[SA]
M[SA]
R]SB]
-
Salto
PC+-
<
R[SA]
Z
Z
R[SB]
R[SB{
R[SB]
N.
N,
N,
zf
OP
0)
PC
*-
PC
se
AD
0)
PC
PC
se
AD
Bifurcacin
sobre
N,
Bifurcacin
sobre
N,
N,
R|SB]
sr
N,
N,
N,
Desplazamiento
a
status
432
FUNDAMENTOS
diferencia
la
Tabla
5.
R\
El
En
la
En
de
est
En
tos,
20
TABLA
AD
que
en
R2
0000101T
001
A,
fuente
011
derecha
la
es
registros;
tres
registro
como
resta
en
especifica
especifica
/?3
45
la
dos.
operacin
datos
la
de
el
es
ms
La
80.
la
derecha
de
ejecucin
el
esta
valor
ori
registro
es
contiene
el
contenido
3 (011)
es
sumar
describi
se
fuente
registro
cero,
instruccin.
anteriormente.
especificado
20
se
jun
valor
el
representa
del
contenido
al
suma
R6.
dos
estos
que
valor
el
es
Colocando
100.
1111111111101100,
R6
3 al
suma
que
operando
como
y el
96,
(derecha)
y AD
obtenemos
signo
el
de
reemplazando
y el
bifurcacin,
de
es
101
Si
almacenar
operacin
para
columna
valor
66
es
bits
ltimos
tres
instruccin
de
a
registro
cdigo
inmediato
formato
con
de
cdigo
contiene
extensin
de
70
instruccin
una
esta
la
en
el
y R5
la memoria,
70
posicin
instruccin
los
aparece
valor
El
192.
El
son
para
la
de
R4.
por
simblicamente
el
caso
una
que
formato
con
especificada
operacin
en
R2.
en
55
la
contiene
80
aparece
OP,
da
R4
este
instruccin
una
memoria
10-9
Representacin
de
las
instrucciones
de
Direccin
en
especifican
a
hay
valor
resultado
operacin
(izquierda)
aplicando
complemento
se
en
campo
de
instruccin
de
que
el
posicin
la
cdigo
Vase
35
posicin
decimal,
en
el
y carga
el
en
la
la
para
los
ms
columna
la
en
bits
de
operacin
especifica
memoria
la
en
almacenado,
direccin
la
Rl
de
010
almacenar
ginalmente
cdigo
bits
Supongamos
instruccin
El
de
32
simblicamente
de
B.
R5
figura.
los
destino,
posicin
0100000,
la
de
COMPUTADORAS
DE
representa
se
el
que
fuente
de
operacin
resto
registro
contenido
LGICO
Vase
registro
como
como
de
Esta
10-9.
decimal,
Rl.
en
de
DISEO
DEL
memoria
la
Opcode
Contenido
decimal
de
la
memoria
decimal
en
Otros
Operacin
campos
25
000010!
001
010
OH
5 (resta)
DR:1.
SA:2,
35
0100000
000
100
101
32
(almacena)
SA:4.
SB:5
45
1000010
010
111
011
66
(suma
DR:2,
SA:7,
SB:3
-R2
R\
-/?3
M[R4]
OP:3
R5
<-
R2-
Rl
inmediata)
55
1100000
101
110
100
96
(bifurcacin
sobre
70
00000000011000000
Dato
AD:
PC
cero)
192.
35,
posicin
Dato
If
SA:6
44,
80.
Despus
de
la
ejecucin
de
la
R6
0.
<-
instruccin
PC
20
en
la
FUNDAMENTOS
dando
PC
resultado
como
tomar
que
PC
PC
efecta
se
adecuadamente
forma
que
largas
que
las
de
propuestas
instrucciones
pueden
de
nados
los
Llegados
procesador
que
est
dor
usa
registros
registros
este
y la
almacenada
instruccin
la
informacin
la
bra
de
instruccin
Por
ejecucin
microoperaciones,
de
programa
Control
la
En
10-15
Figura
cableada
le
l amaremos
de
almacenamiento,
La
ruta
datos
una
un
est
conectada
seal
de
de
es
de
ms
consecutivas.
el
Adems,
instruccin
de
la
de
por
control
desti
la
del
MW,
de
de
para
los
la
la
de
de
pala
una
la
ejecutar
para
necesitar
de
tipo
ejecucin
bits
procesador
suele
procesa
recuperar
y otro
mediante
del
procesador
un
secuencia
una
en
datos
especificaciones
con
buses
los
los
las
la
en
de
procesador
este
recursos
instrucciones.
3 y
Out,
Address
escribir
1 para
unidad
una
de
10-11,
Figura
pone
reloj.
presentado
han
se
mediante
se
de
anterior
y las
la
tiene
que
ciclo
solo
un
seccin
la
que
del
para
necesarias
un
instruccin
una
programa
de operacin
cdigo
especifica
en
aparece
de
ruta
unidad
de
operacin
la
entre
especificada
ciclo
instrucciones
que
10-9
bits,
formatos
algunos
campos
La
bits
bloques
En
las
control,
y 64
mucho
direcciones
diferencias
contador
solo
instruccin
misma
la
que
los
procesador
microoperacin.
nica
una
ciclo.
de
memoria
Tabla
32
16.
La
Data
memoria
out
en
contrario.
unidad
de
y salidas
no
teora,
combinacional
vamos
riormente,
el
la
en
PC
lugar
proporciona
memoria,
de
control,
instrucciones
va
relativa
El
bits
al
dos.
PC
bloque
la
de
de
entrada
hasta
de
de
Relleno
la
Extensin
constantes,
izquierda
de
del
AD,
de
Ceros
memoria
aade
con
la
ms
de
la
preservando
13
ceros
como
su
a
la
En
circuito
un
estudi
se
ante
hacen
que
instrucciones
de
in,
control.
de
unidad
va
la
lgica
salidas
de
la
Ceros,
la
que
de
proporcionan
datos
respecti
ruta
izquierda
representacin
izquierda
del
de
memoria
AD
campo
en
del
la
que
direccio
de
Como
Las
bit
habitual
es
entradas
instrucciones
las
de
y Relleno
Constanl
continuacin
sus
para
la
no
con
funcionar
instrucciones.
de
bloque
aade
relativa
El
el
Aunque
que
secuencial.
instrucciones
instrucciones
decodificador
un
parar
muestra
las
de
las
de
es
Extensin
bloque
direccin
de
salida
caso
tambin
direccin
vamente.
la
y
este
en
que
se
junto
junto
componente
un
como
direccin
la
10-15.
control,
la
instrucciones,
de
memoria
la
funcionar
de
Figura
de
de
unidad
la
conveniencia
por
en
izquierda
de
parte
sea
instrucciones,
a
escribir
la
aparece
instrucciones
nes
de
control
de
de
plemento
de
una
formatos
es
lugar
solo
AD
en
entre
procesador,
hardware
el
en
diagrama
un
de
el
el
por
de
ejecuta
de
mostrada
Tiene
in.
La
y que
trae
datos
de
memoria
de
muestra
los
de
y Data
el caso
el
se
si
la
apuntar
la
en
est
est
se
operacin
una
en
procesador
memoria
uso
de
procesa
para
almacenado
muestra
del
microoperaciones
decodifica
se
cableado
control
las
microoperacin
que
La
microoperacin.
por
los
realizar
una
palabra
las
descodifican
para
contrario,
hardware,
el
del
control
del
memoria
se
se
la
operacin
procesador.
proporcionadas
Luego
valor
inmediatos
reconocer
Una
la
en
direcciones
memoria.
en
instruccin.
importante
binario
en
el
del
sencil o
este
bits.
ms
muy
segn
de
forma
de
hardware.
de
la
es
en
valor
nuevo
contenido
del
correcta.
longitud
operandos
la arquitectura
palabras
ms
ser
ajustar
el
cero,
suma
incrementado
ha
se
memoria,
mayor,
microoperacin
direccin
la
dos
contener
punto,
la
de
ocupar
deben
bifurcacin
en
contener
frecuencia,
con
es,
de
PC
necesario
es
la
procesadores,
pueden
Dependiendo
aqu.
instrucciones
las
las
nmero
instrucciones
muchos
En
el
caso,
direccin
la
las
de
arbitraria.
bastante
la
obtener
para
debe
433
de
la
que
como
veces
tal
En
distinto
es
supuesto
incrementado,
obstante,
no
hemos
PROCESADORES
DE
R6
registro
que
haya
se
memoria.
la
ubicacin
La
PC
reales,
de
del
resaltar
el
que
sistemas
contenido
el
Debemos
de
instruccin
guiente
10-8
56.
antes
los
En
dor.
Si
35.
ser
DISEO
DEL
campo
com
del
434
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
RUTA
la
de
ruta
El
registro
en
el
diseo
el
del
de
la
A.
extensin
si
el
las
signo
13
9
bit
del
en
de
de
la
igual
es
pane
que
de
control
la
status
1,
son
apae
El
el
es
el
igual
a
bit
secuenciales
del
la
de
se
PC.
As,
Si
PC
13
es
condicin
se
selecciona
status
si
es
la
Vase
gris.
proporcionar
muestran
aparte
en
de
se
igual
0,
usan
PC
de
valor
en
com
1.
en
efecta
se
el
con
se
pasa
suma
incrementa
se
es
que
no
representada
estar
bit
la
es
+6.
PC,
V
y
del
PC
el
el
en
10
del
del
al
utilizarlo
para
ya que
contenido
nuevo
valor
1.
signo,
y Z,
que,
a
el
(XKXXXXKXHXXXM
contrario,
caso
afecta
sin
ser
comportamiento
nuevo
relativa
En
bits
salto,
direccin
que
selecciona
se
reloj.
operacin,
un
ciclo
16
pasa
el
negativo.
procesador
lugar
instruccin
de
de
de
bifurcacin,
de
la
bit
tiene
una
El
el
partes
toma
ciclo
cdigo
Si
se
positivo
bit
condicional.
Si
el
control.
Si
ser
cada
en
por
110
operando
DATOS
solo
un
de
operando
un
del
de
procesador
un
formar
actualiza
determina
de
Bus
de
bloques
para
valor
el
se
puede
instruccin.
secuencial
dt:
unidad
realiza
se
Todas
lgica
bifurcacin
la
PC
la
dos.
salto
una
del
del
PC
plemento
Un
ejemplo,
se
de
valor
KM5
Diagrama
instruccin
Por
complejo,
del
previo
la
datos.
contenido
un
ser
de
(OP)
operando
FIGURA
DE
selecciona
bit
el
hay
no
que
las
Z.
direc-
FUNDAMENTOS
memoria
ciones
41
hecho,
combinada
la
instrucciones
de
la
El
decodificador
de
de
control
nmero
de
los
campos
DA.
AA
el
Adems,
MD.
salto
o
=
RW
1.
si
son
iguales
control
y MW.
bifurcacin.
una
bifurcacin
lgica
de
JB
1 avisa
condicional.
para
su
realizacin.
de
en
solo
un
es
la
control
de
datos
un
solo
ciclo
en
es
el
uso
combinacional.
este
caso
de
memorias
obtener
ciclo
de
circuito
un
basadas
de
palabra
ejecutar
De
separadas
para
instruccin
una
reloj.
los
control
los
BC.
para
del
ltimo
los
incluyen
Adems,
1.
de
la
Algunos
En
orden
de
los
a
el
para
el
cargando
de
de
de
salto
un
esta
FIGURA
10-16
Diagrama
del
de
decodificador
palabra
lgica,
de
los
datos
0.
bifurcacin,
dividimos
instrucciones
la
PL
y JB.
el
PC
control
las
de
respectivamente.
Si
los
campos
de
va
si
JB
un
solo
datos,
suceder
incrementa.
de
diversas
bifur
de
de
memoria
se
control
de
resto
y
de
Un
condicin
El
pala
contenidos
campos
la
para
de
control
de
la
SB,
operaciones.
ruta
Instruccin
Palabra
status
PL
o
la
de
del
Para
de
campos
disear
la
control
PC.
SA
las
instruccin.
de
los
que
DR.
bit
cdigo
campos
vemos
instruccin
control
bits
ocurrencia
la
los
directamente
10-16.
del
del
de
dos
hay
PL
bits
obtener
de
campos
la seleccin
bit
de
todas
proporciona
que
contenido
puede
Figura
se
la
de
control
combinacional
el
en
Observando
directamente
palabra
MB.
instruccin.
de
ruta
procesador
datos,
de
ruta
la
campo
toma
se
la
de
lgica
la
435
PROCESADORES
DE
instrucciones
de
BA
al
lodo
instrucciones
de
campos
de
la
de
estructura
permite
de
bras
PL
la
y datos,
de programa,
memoria
Descodificador
cacin.
de la
instrucciones,
de
con
DISEO
DEL
un
Con
anuncia
bit
instrucciones
una
necesitan
436
de
posibles
los
segn
funcin
su
hardware
del
Memoria
de
MUX
y
el
usar
PC,
el
Por
Banco
de
escrituras
/?,
la
memoria
la
basan
el
D
datos,
la
del
PC
ia
de
segn
lugar
en
manipulacin
salida
la
constante
la
cambia
ALU,
instruccin
entrada
una
recursos
registros,
la
utilizar
para
de
tipos
de
uso
de
Banco
utilizan
MUX
Otros
los
de
concreto
uso
funciones
de
tipo
de
el
en
asignan
se
instrucciones
de
Estos
Funcional,
cambia
del
posteriormente,
tipos
y,
tipos.
Unidad
Registros.
de
funcin
diversos
primer
fuente,
combinaciones
diversas
como
el
Banco
el
en
los
se
MUX
ejemplo,
Registros
de
escribir
el
en
10-10
Tabla
la
como
de
tipos
operacin
en
procesador,
lecturas
registro,
muestran
COMPUTADORAS
diferentes
en
de
cdigo
tales
Datos
definen
se
del
se
para
Funcional
unidad
cin
bits
tres
DE
sencil o
procesador
un
primeros
LGICO
DISEO
DEL
FUNDAMENTOS
fun
su
de
un
saltos
para
bifurcaciones.
de
se
muestra
decodificador.
Tabla
tabla
para
Tabla
la
en
la
palabra
10-10.
Vase
del
no
utilizados
pos
de
solo
bit.
Un
cdigos
cuatro
biar
cdigos
10-16
Figura
asegurar
realizar
para
TABLA
no
13
14,
implica
la
y 9
se
si
que
diseo
para
estos
para
15,
Esto
desconocido.
ser
bits
los
de
conservador
ms
el
que
utilizados.
La
de
y PL
de
cdigos
los
su
cero
para
sin
optimizacin
muestra
se
solo
un
permanece
esta
la
una
todos
bit
en
programa,
todos
almacenamiento
de
disear
cuatro
para
un
solo
pala
segn
como
salidas
los
en
aparece
MW
10-10
las
para
un
presentados
Tabla
valores
tenan
RW,
resultante
cam
efecto
estos
cam
la
en
y JB.
PL
MW,
RW,
la
campos
la
la
para
de
funcin
de
asignaron
se
necesaria
los
lgica
optimizacin,
la
cdigos
recurso
lgica
lgica
valores
9
bit
Tratando
que
estos
del
la
tipos
En
10*16.
especifica
estado
MD,
MB,
de
uno
y el
de
resulta
lgicas,
Figura
supusieron
y los
funcin*
13
para
X.
indiferentes,
funciones
las
instrucciones
de
para
un
hay
tos
de
partir
entradas
al
todos
valores
los
a
su
15
minimizar
intenta
diseo,
su
varias
optimizando
segn
desde
bits
los
determinaron
se
decodificador
bit
instruccin
de
tipos
ejecucin,
asignacin
cabo
que
verdad
Esta
l evar
control
de
su
10-10,
Para
de
los
entre
necesarios
control
el
en
relacin
la
Viendo
bra
10-10
verdad
de
Tabla
para
la
lgica
de
Bits
Instruccin
segn
de
Operaciones
su
la
usando
funcional
Lectura
de
memoria
de
Operaciones
funcional
de
la
instrucciones
instruccin
Bits
MB
de
MD
la
de
palabra
RW
MW
control
15
14
13
PL
BC
JB
registros
memoria
de
Escritura
unidad
funcin
de
decodificador
usando
la
unidad
registro
y constante
condicional
Bifurcacin
condicional
en
(A/)
1
Bifurcacin
en
Salto
(Z)
cero
negativo
incondicional
FUNDAMENTOS
lgica
La
el
9 al
cin
a
12
se
la
FS
FS0
Sin
de
En
que
lica
mejor
nes,
las
para
Ahora
cada
supongamos
de instrucciones
moria
MB
den
MD
1,
bits
16
registro
el
Bus
zf
B.
el valor
que
el resultado
rellenado
Finalmente,
=
en
un
0,
el
Los
MW
solo
cada
tres
Estos
el
por
se
que
La
SA
se
que
ST,
escriba
banco
seleccionado
registro
seleccionado
ducirse
Como
almacenamiento
carga/almacenamiento.
este
SB,
a
ya
un
campo
De
ya
que
MB
0.
y
El
un
escribir
DR.
campo
ltimos
As
B.
presentando
el registro
completa
DR.
tiene
escribe
se
y*
PC
registro
la
en
la
Va
bifurcacin.
de
Los
control
valores
escritura
RW
bits
tres
los
de
total
especifi
memoria.
Con
en
la
est
memoria
incrementan.
de
registros.
escritura
aunque
de
ni
DR,
se
operacin
una
en
destino
salto
seales
RW
1,
de
el
0010000.
operacin
MD
de
de
banco
de
dato
en
los
destino
de
instruccin
una
direcciones
el
de
coloca
como
en
control
0,
siguientes
produce
se
del
proceden
SA,
=
Las
PL
de
las
MW
dato
ni
contenido
dan
extien
se
se
operacin
y el registro
la direccin
de
como
es
bits
valores
SA,
registro
de
SA
contenido
nuevo,
no
el
y
campo
fuente
el
DR.
me
transferencia
es
escribe
cdigo
e!
con
registro
los
registro
se
el
valores
los
dan
tendrn
la
instruccin.
memoria
la
cargan
registros.
que
la
en
se
evita
del
proceden
memoria
memoria
procede
presente,
no
se
no
cambian
registro
del
usa
al
no
pro
registro.
instrucciones
tiene
procesador
de
de
primeros
operacin
La
ciclo,
siguiente
siguiente
la
memoria.
la
10-16.
tres
y,
la
del
criticas
de
ceros
funcional
Bus
el
en
en
salida
con
FS,
campo
contenido
instruccio
OP2_q,
rellenado
unidad
la
al
valor
00L
del
el
de
suma
de
a
carga
Cuando
valor
este
la
de
sentencia
nom
simb
Figura
la
instruccin
la
de
Los
las
de
los
en
una
el
se
el
apuntar
el
salida
I,
escritura
010,
de
en
en
escritura
la
almacena
direccin
el
en
comienzo
operacin,
MW
la
Al
registro
ignoran
se
de
0
donde
memoria,
y BC
cdigo
RW
0,
el
en
instruccin,
tercera
efecta
instruccin,
esta
es
en
instrucciones
bits
tres
MB
cdigo,
el
fuer
seales
las
lgica
basndose
mediante
esto
especifican
=
se
este
ms
JB
del
MB
de
contra
forma
de
coloca
se
de
ltimos
Bus
se
LD,
en
Los
ciclo.
en
de
la
Luego,
solo
un
valores
(ADI),
RW
reloj,
valores,
0.
el
en
no
La
9 que
bit
10-16.
decodificacin
la
decodificador
del
selecciona
para
instruccin,
bits
valores
primeros
0,
condiciona
programas
utilizando
10-15.
Figura
Como
de
registro
los
D.
pasar
falta
hace
I.
al
Figura
los
Inmediata
0010,
incrementa
se
especificado
mente
ceros
ciclo
PC
0.
con
MW
segunda
primeros
La
operacin,
debe
se
sea
habilitacin
de
muestran
obtenidos,
salidas
se
de
Bus
como
lugar
PL
el
en
0,
cdigo
desde
bifurca
esto
FS
de
listar
para
de
tabla
la
Designaremos
Como
fil ),
zero
Para
bifurcaciones
procesador
un
tiles
importancia
la
valores
la
1 y MW
ingls
igual
MD
del
los
las
ceros.
(del
Con
bits
RW
aadiendo
con
cuatro
0,
se
bits
de
fuente
las
la
en
instruccio
operaciones
derecha
una
para
a
en
100,
la
las
los
evaluar.
de
ms
todas
registro
puedan
se
muestra
son
Suma
mostrada
del
aadiendo
segn
de
primera,
operacin,
derecha
en
la
que
de
cdigo
del
la
basndose
instruccin,
resuelve
se
Debido
ms
columnas
bit
instrucciones
binario,
cdigo
en
que
seis
el
Para
las
437
condicional,
valor
y Z
la seleccin
9 para
instrucciones
las
con
FS.
PROCESADORES
programa
seis
enumeran
se
campo
bifurcacin
Durante
status
bit
asociados
el
controla
que
9 y FS
PL
bit
DE
FS.
campo
cero,
de
del
uso
cuando
10-11
simblicos
del
y de
el
bits
bit,
dicho
instrucciones
Tabla
la
bres
los
el
con
sobre
el
embargo,
siempre
Ejemplo
para
formar
que
valores
los
cero
incondicional
bifurcacin
de
forma
veces
entre
za
de
XXX).
diccin
la
ALU
necesita
salto
directamente
ponen
reparte
se
de
como
de
que
les,
instrucciones
condicional,
travs
decodificador
del
restante
las
excepto
nes,
DISEO
DEL
operandos
El
con
uso
de
tal
de
otras
arquitectura
y almacenamiento,
se
dice
carga
operaciones,
simplifica
la
y
que
ejecucin
tiene
arquitectura
una
de
las
instrucciones.
la
carga
de
438
FUND
n
TABLA
Seis
de
DEL
10-11
instrucciones
para
Cdigo
operacin
1000010
Nombre
simblico
AD|
el
procesador
de
solo
un
Formato
Descripcin
Inmediato
Suma
1 (XXX)
0100000
LO
ST
Registro
Registro
Funcin
inmediata
de
(X)
DISEO
ciclo
K[DR|
|SA]
zf
RW
MD
/(2:0)
MW
PL
LGICO
BC
JB
operando
un
el
Carga
de
memoria
en
registro
DE
contenido
Almacena
el
contenido
de
registro
SL
Registro
Desplaza
izquierda
0001011
nqt
Registro
Complemcnt
register
1100000
BRz
Salto/bifurcacin
Si
*[SA]
|DR)
A/|tf|SA|j
M[|SA)]-
la
0,
|DR|-
si
/[DR|-
|SA|
Si
[SA)
AD
Si
K|SA|
|SB|
0,
PC
a
se
COM
un
bifurcacin
+
/?[SB|
memoria
en
0001110
PC
MB
se
0,
AD,
PC
1
FUNDAMENTOS
Las
el
haciendo
RfSA]
el
ser
de
poniendo
la
En
otro
campo
el
expresin
que
el
P3
registro
249
posicin
tiene
el
el
248,
83
valor
Carga
Rl3
Rl
Suma
7?l
Rl,
Rl
Incrementa
INC
R3,
R3
Incrementa
el
R2,
R3
Carga
R2.
INC
R3,
R3
ST
R3,
R2
Rl
R2
DR,
la
el
Suma
utiliza
y
la
0,
y
verifica
se
PC
ser
si
se
instruccin,
esta
PC
extensin
que
los
campos
y
0,
el
AD,
signo
de
Tiene
JB
regis
indica
DR
suma
se
SB.
de
En
este
simblicos
de
la
R3
contenido
la
memoria
en
la
posicin
(R3
de
programa,
clculo,
este
de
su
contiene
datos
250.
posicin
248
de
la
memoria
249
de
la
memoria
249)
la
posicin
de
contenido
de
contenido
de
contenido
(R3
R3
R2
la
en
R2
(R2
78)
250)
de
250
posicin
complemento
el
instruccin,
de
es
tipo
programa
los
nmeros
memoria
alguno,
los
de
4-
3) y sumndolo
el
campo
estn
campos
registro
simb
valores
el
orden
siguiente
en
el
orden
DR,
SA
convertir
binarios
cdigos
sus
83;
a
un
en
necesario
es
en
de
Los
colocan
se
programa
utilizados
decimales
(2
simblico.
valor
su
hay
que
inmediato,
memoria
la
en
SUB.
omite
se
si
registro,
2 de
substraccin,
de
operacin
una
tipo
al
/fl
de
tomando
la
instrucciones
las
guarda
sencil o
un
realiza
programa
248
de
se
en
usar
78)
hace
de
ejecucin
de
el
el
=
se
almacenar
Para
y OP.
nombres
los
pasa
de
-5)
==
contenido
el
tambin
instruccin
(/?!
/Jl
contenido
Almacena
substraccin
en
una
BC
valor
incrementarse,
/?1
con
Incrementa
utilizado
haber
para
SA
R[SB]
83)
(M[250]
se
NOT
estas
5)
(R2
R2.
siguiente
posicin
contenido
(/?l
INC
no
En
funcional.
el
pueden
se
resultado
el
Complementa
ADD
la
el
con
Rl,RI
licos
el
para
2)
NOT
caso,
regis
de
valor
operacin
de
utiliza
que
stas
El
3).
valor
Rl,
este
el
unidad
la
ser
En
AD,
como
(2
ADI
podra
bits
tales
(Rl
En
PC
incrementa.
se
de
83
guarda
R3
Rl,
se
PC
Al
salto.
un
contenido
el
direcciones
instrucciones
cmo
aritmtica
LD
de
cero,
banco
el
en
la
manipula
lugar
y
en
programa
lugar
caso,
de
la
LD
igual
es
operacin,
para
condicional
de
en
y escriben
de
439
destino.
registro
contador
e!
PROCESADORES
PC.
demostrar
Para
R[SA]
signo.
de
extensin
pasan
y SB
al contenido
2,
Si
cero.
DE
de
R[SA]
fuente,
un
cdigo
operacin
una
bifurcacin
una
cargue
condicional
bifurcacin
es
considere
se
que
una
una
es
del
bits
especifican
registro
nico
un
funcional
unidad
cuatro
izquierda,
instruccin
haciendo
la
ltimos
control,
a
desplazamiento
tro
de
involucra
ltima
La
PL
Los
palabra
instrucciones
para
un
la
de
la
utilizan
inmediatos.
operandos
FS
campo
dos
instrucciones
siguientes
dos
sin
tros
DISEO
DEL
todo
correspon
dientes.
del
Problemas
un
solo
ciones
ciclo
se
la
temporizacin
limitacin
desea
que
de
mediante
de
Una
estrategia
limitaciones.
algoritmo
realizar
ciclo
solo
un
supongamos
un
puede
que
ciertas
ejemplo,
usando
no
los
en
presenta
Por
binaria
operacin
casos
til,
es
complejas.
tiplicacin
esta
haber
puede
Aunque
de
procesador
suma
y
una
tener
desplazamiento.
microoperacin
una
del
y control
hora
a la
es
instruccin
Con
que
la
se
de
que
ejecute
ruta
de
pueda
de
procesador
realizar
ejecutar
la
datos
opera
mul
dada,
en
un
440
FUNDAMENTOS
de
reloj.
reloj
para
ciclo
solo
ciclos
de
Adems,
instrucciones
a
misma
la
en
procesador
y
memoria
otra
de
de
el
ai
ms
reloj
de
la
lenta
altas,
Si
estos.
El
lectura.
escribe
puede
ciclo
de
las
que
carga
bits,
una
dato
un
que
al
deben
se
fcilmente
dos
de
ciclos
control
el
memoria
aplicar
dos
con
datos
instruccin
la
menos
las
para
los
y
la
de
obtiene
Puesto
necesitan
lograr
16
instrucciones
acceso
dato.
se
se
de
con
primer
el
memorias,
Esto
de
reducir
el
nmero
de
la
incrementar
pipe
Une,
de
solo
un
ms
10-17.
MHz,
de
retardo
el
de
los
componentes
de
componentes
frecuencia
en
la
el
demostrndose
procesador
reloj
varios
de
de
los
ruta
ser
adecuada
el
12,
Captulo
combinacional
con
12
Captulo
que
se
el
retardo
ms
largo
en
un
procesador
de
un
solo
ciclo
la
CPU.
nme
alternativa
pipetining
largo,
de
ruta
de
el
nica
de
10-17
ms
la
de
Esto
aplicacio
camino
tcnica
obtener
puede
el
una
diagra
ns.
frecuencias
la
presenta
se
ciertas
conseguir
reducir,
pueden
el
17
de
de
periodo
en
es
forman
que
se
azul
para
Para
componentes
En
el
del
de
bajo
en
camino
largo
moderno.
no
ruta.
lo
ms
muestra
se
pueda
aunque
un
rendimiento
FIGURA
Retardo
En
reloj.
lmite
un
camino
total
componentes
la
de
grande.
que,
CPU
una
tiene
reloj
Este
retardo
El
58.8
retardos
los
nmero
en
las
de
retardo
para
reducir
debe
se
el
trol
Figura
reloj
de
reducir
do
lee
instruccin.
el
con
de
demasiado
es
una
de
necesario,
entradas
sencil o,
instruccin
procesador
accesos
memorias
dos
tiene
reloj
ejecutar
dos
procesador
camino
frecuencia
La
nes,
la
ejecutar
simplificado
limita
las
de
un
para
sea
que
ciclo
En
realizar
necesita
terminar,
debido
ma
bits,
varios
proporcione
que
reloj.
Para
reloj
16
control
instrucciones.
las
solo
un
datos.
del
organizacin
una
de
de
para
caso
necesita
se
los
de
se
obtener
ello
COMPUTADORAS
PE
ejecucin
diferentes
para
ciclos
LGICO
Pare
la
el
registro,
segundo,
un
y el
direcciones
ro
DISEO
DEL
datos
es
permite
permitien
y
su
con
FUNDAMENTOS
10-9
Control
cableado
Para
su
trar
el
control
uso
de
son
las
El
instrucciones
rios
ciclos
est
separada,
bloques
el
en
de
441
PROCESADORES
de
las
procesador
pero
modificaciones
y
varios
muestra
las
instrucciones*
para
utilizando
10-18
sencil o
un
de
objetivo
como
realizar
pueden
Figura
de
arquitectura
El
datos
para
la
la
usar
es
ver
para
ciclos
de
modificaciones
cuan
reloj
en
la
mos
com
instruc
por
de
ruta
datos*
control.
La
10-18.
modificados.
tanto
se
que
de
cambios
Los
10-15
vamos
y control
memoria*
sola
una
y el
ciclos
memoria
diagrama
memoria
varios
datos,
DE
multiciclo
en
de
ruta
plejas
cin,
la
el
ver
con
DISEO
DEL
por
nica
una
ciclo
posible
reemplazar
es
solo
un
modificacin,
primera
reloj
de
procesador
la
memoria.
FIGURA
10-18
Diagrama
de
memoria
A/,
bloques
como
de
un
prgrama
se
procesador
en
de
varios
con
datos
de
muestra
las
comparando
indispensable,
no
pero
de
observar
pueden
se
la
ciclos
de
10-18.
Figura
de
la
operaciones
Figura
reloj
Figuras
en
10-15,
Para
va
que
traer
las
442
FUNDAMENTOS
el
instrucciones*
Bus
el
MUX
la
el
En
la
ciclo
las
en
que
mente*
visibles
La
to),
segunda
do
el
los
recursos
de
nmero
durante
poral
complejo
Figura
este
cambio
ser
modificado.
El
PC
de
operacin
una
mediante
un
campo
la
anteriormente
do
el
que
gistro*
de
slo
no
instrucciones
empieza
leer
secuencial*
de
combinacional.
La
entradas
como
control
divide
se
toda
unidad
la
ciones
la
memoria,
que
la
absorbe
por
el
de
tiene
lgica
produce
de
control
dos
tiene
el
de
control
palabra
partes*
y otra
la
una
para
para
el
la
decodificador
control
datos
de
la
la
Memoria
IL,
que
de
control
operacin*
Conceptualmente*
datos*
A/*
la
de
lgica
de
uni
La
bits
las
control
de
status
palabra
de
estado
de
siguiente
microopera
muestra
se
control
microopera
controla
segn
se
de
palabra
la
el
de
las
y los
es
que
la
circuito
de
de
ruta
registro
instruccin
para
instrucciones.
estado
que
el
a
un
re
ms
en
aade
se
un
en
es
tener
control,
de
Debi
10-18.
una
de
salida.
secuencia
propsito
de
cdigo
como
control
de
ruta
al
de
el
estado,
Figura
guardada
probablemente
ser
preciso
es
completa
representada
la
de
como
controlarse
para
controla
se
cuando
palabras
en
as
condicional,
este
para
solamente
ciclos*
reemplazar
el registro
por
PC
necesitar
se
Enable*
de
el
necesita
carga
Load
varios
formada
la
se
secuencia
una
instrucciones
est
IR
modifica
salto
debe
mantenerse
capacidad*
se
Logico
valor
su
de
necesita
operacin
proporcionar
control*
mediante
ejecutadas
una
instruccin
utilizado
el
que
seal
ia
Control
registro
Ya
control
que
ya
El
10-18.
control
en
ejecucin*
de
de
bloque
multiciclo*
primero.
las
interpretar
para
secuencial
el
Figura
pueda
que
ciones*
la
de
Debido
control.
lgica
Como
la
de
tambin
debe
esta
PC
de
detal es
Los
aunque
PC
el
el
PS.
mantiene
se
proporcionar
carga*
2 bits.
de
la
su
en
de
IR
de
control
es
durante
Para
BX,
control.
el
que
multiciclo*
uno.
control,
se
control
operaciones
de
de
BC*
excepto
dos
modificado
utilizarse
ciclos
palabra
palabra
procesador
para
ciclo
un
dad
la
mediante
los
de
controlan
se
lgicas
AX
y pasa
controlar
deben
se
siguientes
definido
instruccin
una
bits
direcciones
DX,
de
recursos
registros
registro
haya
se
unidad
de
de
la
ejecucin
incremento
mediante
mente
de
todos
durante
palabra
cuando
los
necesita
de
de
parte
tem
de
pane
registros
control
de
duplican
forman
almacenamiento
registros
ocho
el
hasta
para
primeros
los
la
de
campos
componente
ocho
general
almacenamien
de
forman
16
momento
son.
temporal
slo
son
no
mediante
posteriormente
la
los
el
hasta
el
en
almacenarse
puedes
recursos
de
15
tanto*
control*
maneja
se
los
nico
actual
de
salidas
generados
almacenamiento
de
de
unidad
Esto
Durante
valor
su
el
es
la
8 hasta
datos
los
los
registros
direccionamiento
El
unidad
sus
temporal
de
de
por
direccionamiento
control.
y modificando
se
discutirn
10-18
registros
de
seal
ia
desde
ruta
el
es
una
que
y mantenerlos
parte
registros.
instrucciones,
multiplexor
necesita
datos
Estos
generan
almacenamiento
Los
de
datos
el
Puesto
reloj*
posterior.
se
registros
estos
M
una
de
ciclos
forman
no
de
banco
las
de
decir*
usuario.
el
que
ya
unidad
la
desde
al
instruccin
la
de
partir
el
de
visibles
ms
ser
en
y los
ejecucin
almacenamiento
utilizados
que
dicho
proporciona
registros
la
en
(es
almacenamiento
de
varios
momento
los
control.
de
ciclo
memoria*
control.
aadido
ha
se
la
MUX
de
palabra
M,
unidad
el
el
usuario
la
acceder
para
de
y,
El
de
en
registros
en
direcciones.
mediante
en
el
de
la
generalmente
para
modificacin
direcciones
memoria
la
de
instruccin
Los
memoria
de
formato
de
registro
la
entrada
para
la
al
IR*
una
un
utilizan.
no
fuentes
instrucciones
de
en
se
dos
aade
se
necesitan
se
temporalmente
instrucciones*
ejecucin
curso
en
fuente
fuente,
estas
que
de
registro
COMPUTADOKAS
DE
direccin
la
MM,
necesita
control
hasta
direccin
entre
adicional,
de
tiene
PC
tiene
que
selecciona
control
LGICO
DISEO
DEL
la
en
Figura
10-18.
La
los
la
uno
aquel
y
estos
dado
modificada
palabras
10-12,
de
control
de
palabra
campos
Tabla
los
campos
mediante
es
de
DX,
campos
0*
|j DR,
28
de
control
de
la
AX
| SA*
palabra
registro
y
se
de
controlan
BX
y
el
entonces
bits
SB
da
la
en
control
se
la
correspondiente
respectivamente.
Figura
dan
10-19
seleccin
de
los
10-12
registros.
Si
el
de
el
A A
DA,
MSB
10-13.
y
Si
direcciones
de
de
definiciones
las
Tablas
las
en
alguno
En
MSB
o
de
de
BA
es
estos
FUNDAMENTOS
27
24
23222120
NS
17
PS
FIGURA
1,
es
AX
DX,
direcciones,
el
para
M.
go
ria
tiene
discusin,
valor
de
de
control
bits
para
del
de
cualquier
determinado,
reloj
de
la
El
campo
el PC
/?[SA]
cin
de
El
diseo
en
los
de
la
Sin
diseo
sntesis
lgica
realizar
el
con
reloj.
para
Los
tabla
de
la
de
estados
memoria
de
una
(01),
control
la
durante
vez
ciclo
un
con
carga
el contenido
instruccin
nueva
(IL
las
nmero
de
realizacin
de
instrucciones
ASM
para
ciclos
el
ios
datos
ASM
la
y
tanto,
ejecu
1)
la
para
una
de
uso
el
instrucciones
instrucciones
realizar
pero
PLA
de
esto,
nos
detal ada.
lgica
pueden
se
que
desarro
pueden
mnimo
nmero
de
hacer,
una
de
diagrama
para
Las
mismas
el
hay
cua
variables
de
instrucciones
del
detal ada
las
difcil
28
consecuencia
extensiones
instrucciones.
este
para
que
entrada
que
las
que
presentadas
incluso
parte,
demasiado
disear
representa
tcnicas
Suponiendo
de
como
de
lugar
ms
requieren
informacin
de
tambin
que
Las
reloj.
que
conjunto
en
esta
haciendo
Por
estados
de
proporcionan
disear
para
de
es
no
viables.
ms
de
variables
complejo,
muy
diagrama
mnimo
15
condensada
es
tablas
el
tiene
las
usando
ejemplos
complicado.
bastante
es
estados
lgica
opciones
de
desarrollo
diagramas
a
slo
una
realizan
los
con
control
la
desarrollando
Empezamos
del
Para
PC.
incondicionalmente
carga
carga
puede
se
del
de
unas
el
en
se
secuen
estados
en
diseo.
el
circuito
0).
control
el
tabla
una
que
detal ado
sean
centraremos
instrucciones
o
comparado
embargo,
sencil o,
manual
(10),
su
cua
depen
en
de
programa,
estado
pala
asignado
y el
tabla
de
una
la
de
necesario,
sea
control
la
en
contador
NS
utilizada
el
como
realizar
campo
Hemos
asignacin
nivel
este
utilizar
puede
el
de
conjunto
un
necesita
estado.
para
incrementa
de
secuencia!
control
combinacional
lgica
indica
Esto
salida.
acceso
de
8.
relativamente
variables,
memo
funcio
secuencial
6 y
Captulo
el
cdi
la
En
se
segn
de
el
ciclo,
(IL
de
aparecer
AD
cualquier
cambiar
circuito
un
el
carga
en
sin
control
procesador
l arse
se
del
para
se
modificar
esencial
(00),
signo
registro
Tabla
sentencia
estado
su
de
mismas
tiene
diseo,
10-13,
control
de
aunque
controla
PS,
de
As,
permanece
del
control,
2 bits,
campos
por
secuencial.
que
de
la
como
contiene
ultimo,
instruccin.
Diseo
de
de
extensin
con
Por
(11).
una
instruccin
un
PC
la
registro
valores
las
estado
circuito
abstracto
puede
se
considerarse
podra
palabra
los
tienen
de
proceso
registro
necesarios
estados
caso.
el
de
tro
de
el
esto
los
direccin
como
otro
nombre
un
del
de
del
controlado
BA,
dan
MW,
lgica
y
se
control
Segn
aunque
AA
sirve
RW
de
En
estado
estado,
PC
contenido
reloj.
abstractos.
siguiente
parte
dicionalmente
estados
del
particular,
en
como
el
cdigo
nmero
campo
cial
en
el
la
tambin
cualquier
tiene
futuro.
DA,
de
de
estado
estado
cada
MD,
registro
flip-flops
cada
estos
indica
bra
tro
diendo
estados
out
ciclo
mediante
10-12
MB,
el
cabo
por
Tabla
el
es
Address
solo
un
de
que
del
la
10-12:
control,
conjunto
actual
estado
asignacin
Este
de
suponemos
del
si
de
un
multicicto
correspondiente
uno
Tabla
ia
secuencial
como
FS
procesador
un
l eva
se
En
de
de
registro
seleccin
determina
que
control
de
palabra
respectivamente.
procesadores
circuito
el
estados,
de
los
para
En
M
B
443
PROCESADORES
BX
multiplexores,
restantes
campos
AX
del
tres
y BX
MM,
campo
Los
que
nes
AX
DX,
la
de
proceso
contiene
que
de
MSB
Este
de
direccin
la
entonces
BX.
12
DE
10-19
Formato
campos
13
16
DX
DISEO
DEL
de
las
que
requieren
ciclos
de
de
entradas
necesitan
la
un
al
menos
444
TABLA
de
la
palabra
de
control
para
la
de
ruta
DX
AX
BX
Cdigo
MB
Cdigo
FS
/f|DR)
R[SA|
/?|SB|
OXXX
Registro
de
Escribe
PC
No
salida
escribe
DISEO
0010
LGICO
1010
Sin
usar
(XII1
DE
1011
Sin
usar
0100
F=A+B+1
R\0
RIO
RIO
Constante
RI2
R12
1100
R13
RI3
1101
R14
R14
RI4
1110
Sin
R\5
RI5
R15
lili
13
Direccin
escribe
Cdigo
1001
R9
R12
No
funcional
MVV
0001
R9
Unidad
MM
R9
Rl
(XXX)
RW
1000
MI)
R8
Rl
DEL
Cdigo
RX
datos
RX
R\
FUND
10-12
Informacin
0101
0110
0111
usar
1(XX)
1001
AB
1010
1011
1100
srfl
1101
si
Sin
usar
1110
lili
Data
In
Escribe
COM
FUNDAMENTOS
TABLA
10-13
Control
de
informacin
la
secuencia
la
para
NS
Da
estado
siguiente
el
registro
dos
ciclos
de
la
instruccin
traer
direccin
reloj
de
pulso
pase
caja
de
que
En
la
en
Si
se
es
EXL
que
cada
el
en
salida
la
vez,
escalares,
continuacin
de
fuente
trada
al
el
en
vlidos,
no
de
durante
hay
utilizan
se
vectorial
instruccin
ejecucin,
128
combinaciones
los
bits
de
ejecucin
cdigo
PC
una
la
en
que
EX0>
estado
siguiente
diferentes,
solo
uno
decisin
de
derecha
baja
parte
las
para
incrementa*
se
posibles
tpicamente
ms
cajas
status,
gran
una
estado
el
el
de
de
Adems*
el
instrucciones,
las
condicional
salto
INF.
el
estado
instruccin
la
en
es
alimenta
de
parte
Esta
en
nuevo
uso
de
completar
su
de
ejecucin
todo
M.
el
el
estado
IR
en
carga
que
el
instruccin
siguiente
PC
ejecucin
la
provoca
mediante
puede
se
se
reloj
descodifica
el
memoria
en
da
se
en
ocurre
memoria
pasos:
10-20
Figura
instruccin
la
dos
en
la
instruccin
la
la
instruccin
la
procedimiento
un
de
pulso
del
decisin
estado
el
de
El
tro
de
la
El
usan*
registro
registro
suma
cdigo
especificado
especificado
de
la
suma
a
DR.
la
derecha
este
la
por
SA
por
DR.
que
la
direccin
de
la
(AD1),
instruccin,
para
El
las
direcciones
que
el
el
al
valor
SA.
registro
suma
de
cdigo
almacena
del
las
duodcimo
contenido
valor
el
en
El
dcimo
rellenado
del
las
instrucciones
del
diagrama
ADD
de
SB
con
registro
la
ceros
SA
y coloca
la
de
al
instruccin
memoria
1001100,
OP,
resultado
se
del
valor
operacin,
campo
el
regis
memoria
la
para
posicin
de
del
las
no
aunque
el
utiliza
es
en
reloj
para
de
desde
dalos
son
de
flanco
vlidos*
que
cdigo
mos
transferencia
la
son
010000,
cuarto
excepto
(LD)*
de
operacin*
registro
regis
registro
estado
el
el
ASM.
con
carga
cargas
de
en
VM C> N y Z
status
instruccin
la
es
bits
incrementa
se
instruccin
de
bits
de
el
por
instruc
la
para
desde
transferencia
los
todas
para
condicionales
la
es
los
ca*so,
OO10000,
(ST),
por
inmediata
0000010
En
undcimo,
ocurre
que
la
PC
000000
es
Aunque
El
y saltos
operacin
mostrada.
almacenamiento
especificada
accin
una
incondicionales
especificada
transferencia
sencil a
mediante
instruccin*
esta
instruccin
una
operaciones
una
instruccin.
la
de
de
de
especifica
se
cdigo
ejecucin
EXO,
saltos
cdigo
tercer
para
la
en
usan
de
involucra
como
el
para
primer
El
instruccin
destino,
de
EXO
ejemplo
10-20.
Esta
registro
se
terminar
Figura
la
estado
instrucciones
tro
la
de
para
de
un
(MOVA).
A,
mover
tro
ms
la
en
describimos
ASM
diagrama
cin
es
ilustra
se
de
instruccin
en
ejecutando
lectura
de
en
lee
se
se
Cuando
caja
la
direccin
que
contenido
estados
reloj
carga
10-20.
Figura
de
de
segn
la
operacin.
de
cdigo
de
mismo
Si
el
los
lectura
instruccin
la
adicionales
de
divisin,
microoperaciones
preparar
cambian
uno
Segn
esta
La
El
condicional.
estados
En
basadas
al
en
no
necesitan
cada
salida
estado
instrucciones
las
de
palabra
INF.
EXO*
y
de
caja
estado
estado
vectorial
decisin
Carga
ciclos
ciclos.
la
la
el
el
dos
contiene
PC
memoria
termina
EXO.
ser
aparece
el siguiente
El
la
los
separar
instruccin*
de
diagrama.
No
01
11
la
Cdigo
Accin
00
Salto
instrucciones
aplica
se
PC
10
ejecutar
para
del
el
Bifurcacin
conveniente
arriba
INF*
PC
el
Incrementa
Es
reloj*
ASM
diagrama
IL
Cdigo
Mantiene
control
de
estado
de
control
de
Accin
estado
445
PROCESADORES
DE
PS
Siguiente
del
DISEO
DEL
los
tres
en
el
bits
regis
446
FUNDAMENTOS
LCICO
DISEO
DEL
El
La
do
por
SA
Los
valores
se
se
realiza
10-20
Diagrama
bsico
travs
o
de
de
vuelven
no
sumando
DE
COMPUTADORAS
ASM
la
unidad
a
es
instruccin
esta
funcional
entrar
la
en
direccin
la
lgica
extendida
icio
de
el
que
evaluar
de
tic
instruccin
hace
para
la
mu]
procesadores
para
1100001,
sexto,
decodificacin
pase
de
FIGURA
dcimo
operacin
(BRN),
Z
condicional
de
cdigo
negativo
el
control.
AD
salto
valor
valor
los
el
la
sobre
registro
de
Segn
desde
condicional
del
instruccin
bits
valor
especifica
de
status
de
M
al
el
valor
salto
del
FUNDAMENTOS
incrementa
PC
iV,
mostrada
el
partir
secuencia!,
la
de
este
los
de
bits
casil as
de
de
no
cada
de
una
la
contienen
utiliza
en
447
ta
caja
de
X,
de
decisin
para
Tabla
el
de
caso
de
los
bits
de
microoperacin
ejercicio
los
bits
de
las
en
varios
la
casos,
del
que
obtiene
se
10-13
10-12,
entrada
cdigo
cmo
Tablas
se
patro
muchas
que
concretos
determinar
abslo
status,
bits
estos
control
nombres
Vase
Para
conveniente
basndose
10-14,
con
status.
bits
de
dan
de
indiferente.
un
circuito
se
combinaciones
simbolizando
Es
la
En
funciones
determinada
una
del
estados
actuales
Usando
las
de
tabla
estados
entradas.
instruccin.
controlarla.
entradas
Los
de
especificar
10-14
para
las
10-14.
sirven
en
la
extraer
Tabla
status
posible
es
utilizan
se
de
utilizados
se
PROCESADORES
mediante
representa
se
puede
se
la
en
y bits
no
que
son
muestra
Tabla
la
recurso
ASM,
diagrama
status,
Esto
respectivamente.
DE
10-20.
se
opcodcs
aquellos
especifican
nes
PC,
Figura
segn
tractos
en
DISEO
DEL
la
Figura
10-20.
Es
interesante
de
de
solo
un
de
Debido
de
instruccin,
ruta
instrucciones,
los
de
travs
largo
tan
organizacin
periodos
de
sei-up
del
circuito*
ms
que
que
usa
reloj
de
el
en
datos
total
tiempo
que
de
de
bifurcacin,
solo
un
Las
ciclos
procesador
memoria
los
en
ejecutan
los
de
retardos
instruccin
una
cu!
la
es
ventaja
instrucciones
siguientes
el
por
debido
embargo,
para
Entonces
ins
de
terminado
desbalance
ciclo.
dos
la
Sin
necesita
se
el
hasta
PC
posible
en
dos
necesita
que
el
cortos.
un
memoria?
sola
una
ms
instrucciones
necesita
reloj
y control
IR
procesador
un
de
algo
del
las
instruccin
desde
ruta
son
flip-flops
los
la
de
ejecucin
Cada
ciclo
un
de
de
la
ciclo.
con
decodificador
tiempo
solo
un
comparado
largusimo
rutas
esta
procesador
retardo
de
de
temporizacin
de
al
de
se
del
ejecutarse,
ciclo.
trucciones,
registro
requisitos
algunas
podra
las
con
acceder
la
brevemente
comparar
organizacin
para
reloj
esta
la
tienen
respuesta.
La
En
bra,
se
conoce
carga
del
registro
direccin
una
el
en
es
contenido
como
carg
se
que
aadir
el
instruccin,
que
ria
instruccin
primera
esta
registro
El
ria
ASM
diagrama
de
acceso
DR.
obtener
para
estado
Esto
puede
coloca
en
/?[DR]
al
estado
INF
para
de
se
necesita
(excepto
de
el
Las
ultimas
(SRM)
dos
Estas
dos
cando
desplazar
el
resultado
la
en
instrucciones
se
que
derecha
utilizan.
ei
el
aadir
mltiple
microinstrucciones
que
de
registro
nmero
DR.
estado,
despus
en
PC
La
palabra
la
en
a
o
pala
memo
M,
el
tas
de
es
el
(SLM),
izquierda
pueden
compartir
SRM
que
especifica
de
dadas
posiciones
diagrama
ASM
reloj
la
por
para
opeono
de
R0
registros
La
instruccin
la
y 0001110,
secuencia
del
registro
SA
bits
de
ser
Rl
LRI
caso.
mltiple
de
parte
los
esta
0001101
opeode
mayor
contenido
el
el
despus
podra
procesador
un
los
fundamental.
desplazamiento
con
en
En
el
para
instrucciones
otras
en
de
ltimo
vuelve
instruccin
de
contenido
temporal
en
usan
esta
ciclos
dos
ASM
memo
obtenido
vectorial
se
memoria
la
sobrescribir
son
El
la
/?8,
temporal
operando
El
/?8,
decisin
de
Siguiendo
direcciona
registro
el
estados
utilizar
10-21.
Figura
/?[SA|
en
caja
mismos
estos
la
en
incrementa.
se
la
El
memoria.
como
direccin
la
con
registro
ejecucin
como
la
da
se
este
La
ciclo
tiempo
instrucciones
desplazamiento
pectivamente.
el
en
coloca
evitar
para
/?8
de
uso
mejora
una
se
accesos
solo
la
simblicamente
En
y el
que
dos
con
Adems,
fl[SA]),
para
proporciona
ya
un
para
instruccin.
estados,
de
EX0.
operacin
siguiente
palabra
0010001.
opeode
con
de
direccionar
instruccin
ser
ocurre
la
la
Claramente,
ciclos
memoria
los
procesador
reloj.
un
que
completar
todos
en
en
varios
acceso
para
acceder
ejecucin.
su
para
indirecta,
siguiente
se
ejecutada
direccin
usa
representar
esta
a
pasa
(LRI)t
una
M[A/[/?[SA]]
*-
de
estado
indirecta
se
se
ejecucin
el
la
el
EXL
la
para
instruccin,
la
registro
direcciona
indirecta,
/?[DR]
al
un
SA
tres
operacin
derecha
res
de
se
OR.
campo
(y
la
para
SLM)
fas
tiene
colo
se
448
TABLA
di*
estados
para
instrucciones
de
dos
ciclos
Entradas
Opcode
XXXXXX
INF
estado
VCNZ
xxxx
PS
IL
EXO
xxxx
0000
oxxx
OXXX
OXXX
OXXX
OXXX
OXXX
OXXX
OXXX
XXXX
OXXX
OXXX
xxxx
oxxx
oxxx
OXXX
OXXX
OXXX
OXXX
xxxx
0001
OXXX
0010
OXXX
xxxx
OXXX
OXXX
OXXX
xxxx
01
01
EXO
0000010
xxxx
INF
01
EXO
0000101
xxxx
INF
01
EXO
0000110
xxxx
INF
01
EXO
0001000
xxxx
INF
01
xxxx
xxxx
xxxx
INF
01
INF
01
oxxx
oxxx
oxxx
oxxx
INF
01
oxxx
0001011
EXO
000]100
xxxx
INF
01
oxxx
EXO
0010000
INF
01
oxxx
EXO
OIOOOOO
INF
01
EXO
1001100
INF
01
xxxx
oxxx
EXO
l000010
xxxx
xxxx
xxxx
xxxx
INF
01
oxxx
EXO
1KXXXX)
XXXI
INF
10
xxxx
xxxo
XXIX
XXOX
xxxx
INF
01
xxxx
INF
10
xxxx
INF
01
INF
11
xxxx
xxxx
EXO
1100000
EXO
110000]
EXO
1100001
EXO
I 10000
esta
combinacin
de
estado
y entrada,
tambin
oxxx
INF
INF
EXO
xxxx
RWMMMW
oxxx
oxxx
oxxx
oxxx
xxxx
xxxx
0001001
MI)
xxxx
(XXKXXX)
0001010
FS
xxxx
0000001
EXO
xxxx
MB
00
EXO
EXO
BX
AX
DX
EXO
Pira
DEL
Salidas
Siguiente
Estado
FUND
10-14
Tabla
ocurre
que
PC
*-
PC
MOVA
INC
ADD
0101
SUB
0110
DEC
1000
AND
lOOl
OR
10I0
ion
IlOO
X
X
X
X
X
oxxx
xxxx
oxxx
xxxx
xxxx
xxxx
xxxx
xxxx
*-M[PC\
XOR
NOT
K[DR|
/f|DR|
R|DR|-/?[SA]
R|DR|-/?[SA)
K|DR]-R|SA]
|DR|-R|SA1
K|DR|<-R|SA)
/|DR|*/lDRI*-
MOVB
/f[DR]-R[SB]*
LD
OOIO
ADI
|DR|-M|/?|SA]]*
A/[/f[SA)J/f|DR|/|DR|*-
0000
BRZ
PC*-PC+se
0
1
1
xxxx
I KM)
X
0
ST
LDI
0000
BRZ
PC*-PC
xxxx
(XXX)
BRN
PC*-
xxxx
xxxx
(XXX)
BRN
PC*-PC
(XXX)
JMP
DISEO
LGICO
Comentarios
PC*-
*-
R[SA]*
R[SA1
1*
[SB1*
(-!)*
[SB1*
v
fi[SB|*
f|SB|*
+
RISA]*
/?[SB|*
zfOP*
/?|SA]
AD
+
PC
R\SA]
+ se
AD
zf
DE
COM
/f[SA)
1*
/?[SB]+
OP*
FUNDAMENTOS
DISEO
DEL
DE
449
PROCESADORES
EX
muestra
la
en
10-22,
Figura
desplazamiento
el
Incialmente,
comprueba
para
la
cantidad
Si
INF,
cada
registro
/?8.
nmero
de
de
Si
de
2s
ciclos
de
el
6 ciclos.
La
mientos
de
En
tos
que
instruccin
el
usados
LR1
de
muestra
izquierda
se
la
izquierda
de
define
utilizada
lgica
las
instrucciones
las
en
de
en
estados
para
la
SRM
restantes
y el
desplazar,
contenido
dos
de
la
necesarios
para
un
de
los
estados
ha
A[DR]
del
el
repiten
desplazado
completando
sido
de
el
la
la
basado
de
se
puede
misma
desplaza
y
ahorra
2,
as
se
y nmero
de
memoria
de
desplaza
EX1)
(y
de
Como
pueden
compartir
se
la
3 instrucciones
4s
la
el
para
los
son
10-20
Figura
de
operacin
el opeode,
/8,
Si
ran
programa.
EXO
en
derecha
del
ASM
de
18.
de
de
menos
diagrama
3,v
operando
su
El
instruccin
falta
la
incluyendo
desplazadas.
de
es
INF
instrucciones
SRM,
cero,
va
con
el
la
estado
al
contenido
se
posiciones
posiciones
que,
a
dos
ya
hacer
Ea realizacin
estas
/8
la
podran
reloj
estados
en
desplazamiento
de
instruccin,
comparacin
la
entonces
utilizando
cinco
en
0,
de
nmero
a
ciclos
vuelve
del
distintas
son
los
ASM
si
INF.
de
10-22,
el
derecha
transfiere
se
el
ciclos
la
se
comprueba
desplazar.
necesario
es
/?8,
en
carga
se
no
y
R9
se
mismo,
que
Si
estado
es
Segn
As
programa
en
10*22,
y SLM.
instruccin,
multiciclo
Figura
secuenciacin
do
resultado
necesitan
Figura
realizan
/?8.
cero.
entonces
Adems,
que
es
acceso
un
10-21.
al
reemplaza
los
el
de
la
en
indicando
desplazar
s
SRM,
la
Figura
al
a
se
instrucciones
la
vuelve
procesador
instruccin
ASM
diagrama
y el
de
Adems,
una
coloca
0,
el
OP,
bifurcacin,
un
bits
desplazamiento
entonces
donde
reloj,
incluyendo
es
si
0,
nmero
en
cero.
de
la
que
reloj
operacin
comprueba
de
cantidad
la
el
en
de
almacenamiento
de
mejora
ejecucin
mediante
de
desplazado.
ser
/?9,
la
R9
cabo
incremento
6 y 30 ciclos
distintos
entre
de
l evada
ms
miento,
como
4 ciclos
indirectu
registro
nmero
se
necesita
registro
ASM
necesario,
reloj
fuese
operacin
el
desplazar
por
y el
la
operando
necesita
se
y
Si
instruccin,
la
el
tanto
lectura,
ca
decrementa
se
almacena
no
el
una
desplazamiento.
posiciones
especificadas
ejecucin
6s
completa
y el
crcmento
go
se
realiza
se
R9
cargada
Je
instruccin
RS.
tamo,
por
la
para
R9
J?[SA]
en
caso,
caso,
ASM
de
0 y,
es
desplazar,
otro
en
si
10-21
Diagrama
registro
registro
el
en
contenido
ver
satisface
se
El
realiza
se
FIGURA
el
la
para
desplazamiento
desplazamiento
a
a
consecuencia,
la
ir.
compan
entre
mismos
las
Adems,
realizaciones
lgi
la
450
LGICO
DISEO
DEL
FUNDAMENTOS
DE
COMPUTADORAS
EXO
La
cin
de
derecha
de!
la
10-22
Diagrama
ASM
de
especificacin
diagrama
ASM
transferencia
de
FIGURA
de
la
misma
para
la
tabla
de
la
registros
forma
de
que
estados
la
se
la
de
10-22
Figura
y
de
instruccin
una
las
desplazamiento
mltiple
Tabla
10-15
Tablas
10-12
accin
de
secuenciamiento
obtuvo
la
Tabla
10-15.
se
obtiene
y
descrita
10-13.
la
derecha
en
cdigos
los
informa
la
utilizando
Los
comentarios
se
extraen
de
la
TABLA
10-15
Tahla
de
estados
para
ilustrar
las
de
instrucciones
ciclos
tres
ms
Salidas
Entradas
Siguiente
Estado
r.Mauu
Opcode
VCNZ
estado
1L
PS
DX
AX
1000
OXXX
BX
MB
FS
MDRW
MMMW
xxxx
0000
LRI
R8A/|R|SA],
xxxx
0000
LRI
R[DR|
<-
RISA],
1
1
X
X
X
X
/?8-
EXO
0010001
xxxx
EXI
00
EX)
0010001
xxxx
INF
01
EXO
0001101
xxxo
EXI
00
1000
oxxx
xxxx
0000
EXO
0001101
XXXI
INF
01
1000
xxxx
0000
EX1
0001101
EX2
00
1001
oxxx
xxxx
xxxx
1100
EX1
0001101
INF
01
1001
xxxx
xxxx
1100
EX2
000)101
EX3
00
1000
xxxx
1101
oxxx
1000
Comentarios
SRM
SRM
R8-R[SA],
SRM
R9-
zf
SRM
R9-
zf
OP,
OP,
Z:
SRM
R8-
sr
R8.
-EX3
0001101
EX2
00
1001
1001
xxxx
0110
SRM
EX3
0001101
XXXI
EX4
00
1001
1001
xxxx
0110
SRM
R9*-R9
EX4
0001101
xxxx
INF
01
OXXX
1000
xxxx
0000
SRM
R|DR]
0001110
xxxo
EXI
00
1000
OXXX
xxxx
0000
SLM
R8
0001110
XXXI
INF
00
1000
xxxx
(XXX)
SLM
EXI
0001110
xxxo
EX2
01
1001
OXXX
xxxx
xxxx
1100
SLM
R9
xxxx
1100
SLM
R9
1110
SLM
R8-
xxxx
0110
SLM
R9-R9
1001
xxxx
0110
SLM
R9*~
1000
xxxx
0000
SLM
EX1
0001110
XXXI
INF
01
1001
xxxx
EX2
0001110
xxxx
EX3
00
1000
xxxx
EX3
0001110
xxxo
EX2
00
1001
1001
EX3
0001110
XXXI
EX4
00
1001
EX4
0001110
xxxx
INF
01
OXXX
ocurre
que
*Para
esta
combinacin
de
estado
y entrada,
tambin
PC*-
1000
PC
I.
R[DR)-
*-
EX
-*
OP,
zf
OP,
si R8,
-
R9
R8.
INF*
1, Z:
-*
EX2
-*
EX4
Z:
EX
Z:
-*
INF*
Z:
EX2
-*
INF*
Z:
EX3
1, Z:
-EX2
1, Z:
-*
IF*
EX4
FUND
DEL
-INF*
EX2
-*
1, Z:
R|SA|,
RISA],
zf
INF*
Z:
R8,
EXO
INF*
Z:^
R9*-R9-
EXO
Z:
EX3
1000
M[R8],
XXXO
XXXI
xxxx
xxxo
EXI
-*
DISEO
DE
PROC
452
FUNDAMENTOS
realizacin
La
de
multiciclo.
control
del
final
la
En
las
La
primera
las
buses,
Estos
los
arquitectura
sencil a.
los
mera
forma
de
reloj.
Aparte
de
est
compuesta
Entre
las
de
este
procesador
tener
explora
los
en
del
problemas
instruccin.
El
resolver
problema
Captulo
el
en
ciclo
solo
un
problemas
un
procesador
en
dos
que
12
resta
de
de
palabras
la
en
sirve
que
sistemas
como
programados,
procesador
un
conjunto
procesador
un
La
sencil o.
en
unidad
un
de
control
de
una
con
instrucciones
de
instruccin
la
solo
ciclo
este
procesa
pri
de
dos
primeras
y el
dalos
de
la
referente
limitaciones,
instruccin
y
ciclos
muchos
utilizar
control
relativa
examina
sola
una
usa
se
que
instruccio
las
y la
memoria,
sola
una
acceso
de
complejidad
la
con
el
en
distintas:
resolver,
la rutas
presentando
de
las
sencil o
fases
por
datos,
para
estn
solventar
Para
cabo
de
en
control
interfaz
la
con
obtenida.
de
l evan
se
Las
combinacional.
de
l,
reloj
multiciclo
versin
instrucciones
de
en
de
bancos
realizadas
ruta
control
del
de
arquitecturas
las
operaciones
cualquier
ejecutar
y su lgica,
decodificador
en
de
diseo
bsicas
programa
procesador
ejecutar
desplazadores.
microoperaciones
concepto
procesado
los
y los
de
capaz
circuito
de
de
unidades
el
para
estn
datos
texto.
el
concepto
de
el
de
ruta
dlas
del
es
la
datos
de
ruta
<ALUs)
control
resto
instrucciones
las
de
de
present
de
el
un
por
el
se
contador
un
frecuencia
una
mos
captulo,
diferentes
limitaciones
baja
mente
utilizando
conseguida
se
concepto
con
en
del
Presentamos
pueden
se
que
procesadores
formatos
el
present
combinaron
se
pane
formas
dos
definimos
medio
conceptos
explorar
segunda
la
examinando
nes
flexibilidad
la
ilustra
adicionales
componentes
principales
aritmtico-lgicas
el
de organizar
unidades
un
datos.
para
dor
y SRM
instrucciones
se
los
proporcionan
de
captulo
Entre
los
registros,
control
En
LRI
de
captulo
del
parte
digitales.
base
COMPUTADOKAS
instrucciones
realizacin
del
sistemas
ruta
DE
capitulo.
Resumen
10-10
LGICO
DISEO
DEL
memoria
ejecucin
de
de
reloj,
las
la
se
pipeline.
en
Referencias
Mano,
1.
2.
3,
Hall,
1988,
Mano,
Hall,
1993,
M.
M.:
M.
M.:
Patterson,
4,
Computer
nterface,
HENNESSY,
J.
ed.
and
A.,
re/Software
2nd
System
Computer
D.
J.
and
L.,
D.
3rd
CA:
PATTERSON:
A.
CA:
Ed.
Kaufmann,
NY:
Design:
The
Kaufmann,
Architecture:
Computer
Morgan
and
NJ:
Clif s,
Englewood
Organizaron
Morgan
Computer
Francisco,
San
ed.
Clif s,
Englewood
Design:
Architecture,
HENNESSY:
L,
2nd
Francisco.
San
Hardware
Engineering:
Prentice
Prentice
Hardwa-
1998.
Quantitative
Approach,
1996.
Problemas
El
signo
disponible
10-1.
indica
(+)
la
en
Una
seleccin
ruta
problemas
direccin
de
se
datos
necesitan
avanzados
ms
de
similar
para
el
asterisco
(*)
indica
128
registros.
que
hay
una
solucin
http:/ www.librosite.net/Mano,
Internet:
la
cada
de
la
grupo
10-1
Figura
de
multiplexores
tiene
para
Cuntas
el
decodificador?
lneas
de
FUNDAMENTOS
10-2.
*Dada
dibujo
flow)y
que
C
El
de
S,
So
que
est
es
10-6.
los
la
S y
OR
tros
(a)
Utilizando
(b)
diagrama
Repita
para
an
junto
(resta
(incremento)
(complemento
bits,
2)
circuito
lgico.
seleccin
cia
F
B(complemento)
B
de
del
variables
dos
con
A)
5,
S0,
ms.
apartado
cuatro
que
de
de
etapa
una
sumador
las
completo
de
funciones
booleanas
seleccin,
Cjn
B+
1 (incremento)
(negacin)
4-
(resta)
bit.
un
tiene
aritmtico
B,C,n
entrada
la
es
circuito
un
de
lgica
una
A
Ai
acarreo,
B,
las
son
entra
i.
de
un
realizada
aritmtica
00,
01,
bit
un
10
de
un
circuito
de
por
digital
OR
el
en
Mapa
utilizando
bits,
cada
sumadores
de
una
las
completos
combinacio
cuatro
11,
exclusiva,
resultado
de
circuito
registro
A.
disee
Kamaugh,
realiza
que
la
NAND
sobre
Utilice
dos
cuatro
los
operandos
variables
mnima
lgica
siguientes
las
una
los
(a)
operaciones
diferentes
probando
para
ver
si
la
asignaciones
lgica
de
de
las
etapas
los
se
regis*
seleccin.
de
de
opera*
de
etapa,
dibuje
lgico.
las
el
B)
significativos
operacin
el
OR
deje
(resta
A(transferencia)
etapa
de
menos
B(suma)
lgico
Cin:
un
el
de
con
A+
de
etapa
exclusiva,
una
bits
dos
por
la
para
de
ciones:
(cero),
datos
variable
una
Determine
Disee
V (
aritmticas
especificada
el diagrama
Dibuje
y multiplexores.
el
muestre
aritmticas:
Y,de cada
1)
de
lgico
(a)
nes
1 (decrcmento)
para
de
(b)
S0
cln
A(complemento
das
datos
5,
operaciones
'F
Cta
X,
seleccin
de
siguientes
(suma)
X|.
donde
C7,
y
Z
(signo),
operaciones
entradas
lneas
ocho
aritmtico
diagrama
el
lgico
digital
siguientes
Las
circuito
un
las
las
<^
diagrama
10-5.
C8
status
Cin:
Sq
*Disee
Dibuje
de
453
PROCESADORES
disponibles
acarreos
y
bits
cuatro
dos
con
efectuar
Si
efecte
F-,a F0
los
para
aritmtico
debe
entrada
el
Dibuje
salidas
con
seales
circuito
circuito
acarreo
8 bits
las
DE
(acarreo).
un
bits.
de
genera
*Disec
10-3.
10-4.
ALU
una
DISEO
DEL
cdigos
pueden
de
seleccin
simplificar
el
454
10-7.
LGICO
DISEO
DEL
FUNDAMENTOS
Disee
ALU
una
COMPUTADORAS
DE
efecte
que
las
siguientes
B+
operaciones:
si
Av
B +
D
resultado
el
de
debera
acceso
de
de
lgico
entre
acarreo
para
etapas
aplquelo
simplificacin,
diagrama
un
como
entrada
una
software
diseo
su
tener
A@B
diseo
al
tres
diseo
una
etapa
bits
de
de
obtener
para
la
Su
ALU.
seleccin.
tiene
Si
redu
lgica
una
cida.
10-8.
10-9.
10-10.
la
Êncuentre
tes
(a)
000101
(c)
101010
(a)
(c)
(e)
m+-R\
(g)
/fl
de
(b)
(d)
010011
ti
1100
control
de
16
bits
las
siguientes
realizar
para
las
la
el
Data
la
(a)
cada
para
de
palabras
microoperacin
palabra
siguientes
registros
antes
de
ejecucin
registro
in
R5
tiene
el
100
101
1000
<b)
(c)
110
010
100
0 0101
101
110
la
siguiente
10-11
secuencia
y
determinar
de
resultado
es
de
en
bits
siguien
datos
de
la
ambos
los
cambio
del
registros
son
el
de
datos
de
ruta
el
(b)
Suponga
valor
de
que
la
Figura
contenido
de
8 bits
su
nmero
de
y que.
(por
tiene
Constant
(d)
(e)
(f)
101
000
000
0000
100
100
000
1 1101
011
000
000
0 0000
de
control
de
ASCII
en
en
cifrada.
palabra
el
va
hexadecimal.
en
palabras
R4
R2*~
la
para
que
contienen
control,
hexadecimal).
alfanumricos
una
de
ruta
in
ejecuta
Suponga
iniciales
caracteres
16
se
control.
carcteres
los
los
El
1100
de
que
1B.
la
los
in
R54- Data
05
valor
de
uno
R4
sr
control
de
aplicar
Constant
palabra
una
101
000
de
contiene
(a)
Figura
Ri-
4-2/f3
determine
para
cuencia.
R7*-0
(d)
(0
<h)
debe
se
que
cada
para
microoperaciones:
R7 (b)
R6
R7 +
R14-
10-11,
Duda
S,.
ejemplo,
10-11.
R64- si
*Dadas
lor
aplicados
palabra
10-11
de Yla Figura
10-9
shifter
50, >,. D2, Dt y Dn:
barrel
del
bits
la
Especifique
Figura
los
salida
de
grupos
Cul
ocho
16
bits
1 I
la
para
de
ruta
simule
registros,
registros
los
1
I
despus
es?
011
011
001
0010
RQ
100
100
001
1001
R)
00100000
101
101
001
0
0
1010
R2
01000100
001
001
000
1011
R2>
01000111
001
001
000
0 0001
R4
01010100
110
110
001
00101
R5
01001100
111
111
001
0101
R6
01000001
001
111
000
0000
R1
01001001
00000000
la
de
de
datos
ruta
ejecutar
de
la
datos
la
se
FUNDAMENTOS
10-12*
Una
de
ruta
formando
Cul
(b)
La
ruta
se
deberan
la
es
de.
14
Cul
(b)
Cuntos
(c)
Cul
es
(d)
Cul
es
el
es
una
rango
de
el
rango
el bit
13
tiene
32
solo
la
para
instruccin
quedan
el
operando
nmero
el
del
el
El
Cul
puede
instrucciones
varan
bit
del
opeode
la
10-16
la
durante
instrucciones
banco
una
al
de
la
CT 3
ns:
de
datos?
ruta
registros.
cu
los
en
uno;
Cmo
frecuencia
la
es
siguientes
de
campos:
opeo-
inmediato
operando
un
la
campo
las
registros
de
del
para
parte
el
opeo-
di
para
inmediato.
operando
un
regis
memoria.
opeode?
inmediato
de
direccin
una
memoria
de
La
pequeo
instruccin?
memoria
sin
signo,
cul
direccionar?
pueden
se
que
y ms
grande
otra
de
operaciones
110
una
con
banco
un
por
supo
complemento
en
2 que
se
inmediato?
32
bits*
Cuntos
Si
el
10-15
la
las
ejecucin
primer
bit
diferentes
necesitan
que
bits
de
otros
Si
opeode.
opeode
es
el
para
cinco
y el
los
el
para
disponibles
las
ejecuta
siguiente
formatos
bits
cuatro
hay
opeodes
en
los
hay
6 bits*
varios
Hay
de
entonces
tiene
la
formado
operando
como
de
instrucciones
est
utilizar
pueden
se
que
32
la
del
parte
parte
utiliza
signo
utilizar?
pueden
se
que
instrucciones,
de
dependiendo
dando
especificar?
signo
sin
con
la
ms
0,
Figura
pueden
se
que
palabra
palabras
es
registros,
tabla
memoria
de
de
opeode
do
de
Complete
Figura
el
8 bits.
procesador
repartidos
para
algebraico
operando
tiene
0,
la
tres
etapas
con
de
el
se
opeodes
transferencias
(a)
I ns;
etapas.
cada
signo?
para
de
los
es
bits
bits
de
en
para
como
tiene
32
formato
necesarios
valor
utilizar
primer
opeode
opeode
de
inmediato
procesador
las
inmediatos
bit
unidad
mximo
el
es
de
similar
en
utilizando
pipeline
inmediatos
el
para
bits
el
en
operaciones
operandos
almacena
Cuntos
Si
otra
operandos
es
direccin
se
es
los
tipo
(b)
bits
conectados
E*
direccionar?
conjunto
El
un
de
pueden
una
registros.
son
Un
5,
ns;
utilizar
puede
se
de
registros,
de
bits
de
10-16.
el
que
que
pipeline
de
se
Cuntos
(di
A,
es:
entre
un
mximo
(a)
(c)
10-15*
nmero
registros
Hay
Cada
de
registros
bits.
procesador
de,
nombrados
de
455
conseguir?
para
de
reloj
componentes
instrucciones
de
(a)
ferentes.
PROCESADORES
banco
otro
componente
podra
(b)
campos
registro
con
cambiado
se
apaado
dos
de
*Un
cada
de
los
tiene
bits;
tros
ha
se
que
e!
procesador
registros
de
mxima
distribuir
Repita
de
mximo
datos
mxima
Un
banco
frecuencia
de
niendo
10-14*
retardo
principales,
componentes
el
DE
ns*
(a)
(c)
cinco
desde
El
E,
reloj
10-13.
tiene
bucle
10-17*
Figura
ns
datos
un
DISEO
DEL
instrucciones
1 y el
nmero
Si
campos.
el
bit
primer
segundo
es
I,
de
la
procesador?
mediante
descritas,
tabla:
salidas
del
de
decodificador
cada
una
de
de
las
instrucciones
instrucciones:
binario
456
LGICO
DISEO
DEL
FUNDAMENTOS
COMPUTADORAS
DE
Instruccin-transferencia
R[l\
R|1|-
A/[R[4]
R[2]-
R[5]
PL
JB
0)
PC
se
PC
PC-
un
solo
ciclo
za,
dle
el
instruccin
binario
en
de
transferencias
las
ejecuta
que
la
dando
tabla,
siguiente
la
Complete
<b)
MW
R[6]
PC--PC
else
RW
si
if(R[4]
MD
FS
MB
BA
AA
R[3]
R[0]-
R[3]-
DA
registros
de
para
registros
(si
algn
de
procesador
un
campo
no
se
utili
el
dise
0):
valor
Instruccin-transferencia
de
RIO]sr
DR
Opcode
registros
SA
SB
operando
R[7]
R(1]-
A]R[6]
R[2]
R[5]
R[3]-R(4]R[3]
R[4J10-17,
10-18.
la
Utilizando
de
R12]
informacin
salidas
las
de
dato
como
el
instrucciones,
decir.
(es
SUB
RO,
Rl.
R2
SUB
R3.
R4,
R5
SUB
R6,
R7.
R0
SUB
R0,
R0,
R0,
R3
R0.
R6
SUB
LD
A
ADI
R0
R7,
ST
R7.
DI
R0.
R3,
R6
R6.
R6,
R[ 1]
de
un
para
manualmente
Simule
secuencia
solo
tabla
la
bit
la
Rl
ciclo
solo
un
que
0.
de
decodificador
de
procesador
suponiendo
contiene
verdad
de
del
contiene
cada
Tabla
la
de
la
registro
1, R0etc.):
verifique
10-10.
de
que
Figura
10-16
es
Figura
10-15
para
contiene
inicialmente
correcto.
la
siguiente
su
ndice
FUNDAMENTOS
DISEO
DEL
457
PROCESADORES
DE
Indique:
El
(a)
binario
valor
de
la
junto
instruccin
resultados
con
los
haya
haya
sido
misma
la
en
lnea
de
la
instruccin,
El
(b>
contenido
de
valores
una
instruccin
y actualice
registro.
operacin
de
colocan
se
flanco
un
ya
ejecucin
la
subida
de
la
forma
esta
debido
memoria,
ocurrido
la
o
en
de
la
seal
Rl
RS-
sr
de
de
reloj
la
de
las
el
casos,
que
transfiera
se
la
ejecuta
los
EXI. suponga
0)
(PC N
then
-*
la
una
efecta
el
de
lgica
la
de
estado
actual
ponga
0
valor
el
cero
R4.
determine
ALU.
(Su
los
va
C.
control
lgica
siguientes
procesador
un
para
sentencias
transferencia
de
EXO
es
suponga
cdigo
el
de
SRM
la
de
Haga
de
parte
la
SB
I y
2.
1,
SA
en
el
para
ASM
diagrama
SB
6.
multiciclo
procesador
un
el
para
operando
6.
multiciclo
procesador
registro
/f|SB]
/?[DR]el
SA
DR
que
instruccin
OP
3,
5 y
INF)else
transferencia
la
DR
se,
instruccin
nueva
instruccin
INF,
0,
DR R2,
que
queRS.
suponga
PC
para
Encuentre
cuando
estados
que
todos
en
INF,
manualmente
0010001.
ciclo
solo
un
Examinado
10-15)
que.
-*
/?6,
define
de,
Z
status
tabla
la
Tabla
de
0010001.
es
Simule
Se
instruccin
registro
un
procesador
un
bits
exclusiva.)
de
la
0001001101111000
10-22.
instruccin,
la
Suponga
de
10-21.
la
por
resultados
haya
que
por
cambiado
status
entradas
(vase
(d)
en
despus
cambiado
sido
Los
curso.
aparecen
no
OR
de
bits
las
Indique
R6
en
para
una
los
multiciclo
if
instruccin
la
los
utilice
de
(c)
que
reloj.
R4
R3
que
memoria
hasta
Indique
(a)
(b)
la
nuevos
registro
gerencia:
lores
10-20.
de
instruccin,
una
de
10-19.
de
lnea
los
que
de
registro
cualquier
y contenido
posicin
siguiente
realice
tabla
de
las
instrucciones:
suponiendo
instruccin,
control
La
0010001.
A#[/f[SA|1
la
que
opcode
con
de
estados
l eva
que
opcode
el
que
cabo
es
instruc
esta
cin.
10-23.
el
Repita
10-22
Problema
descrita
(AOV),
para
la
mediante
RlDRi
y
bifurcacin
El
de
opcode
utiliza
operacin.
informacin
AOV
El
resto
completa
de
y,
status
de
status
de
la
anterior
la
check)
OV
se
operacin
transferencia
1000110.
el
Cy
1, V: R8
Vase
que
resultado
de
overflow
podran
almacenar
lgica
registros
de
es
almacena
que
and
comprueba
AD.
BRV,
para
de
valores
de
mediante overflow
se
1000101
es
V:
R8,
R[SB],
descrita
(BRV),
registro
como
registros
de
R[SA]
<-
sobre
R8
suma
transferencia
PC
el
en
aritmtica.
PC
registro
R8
de
la
R8 N,
dando
Z,
se
anterior
una
458
FUNDAMENTOS
DISEO
DEL
10-24.
-I-Se
ra
define
dos
una
nmeros
enteros
son
R|SB],
entonces
El
resto
de
bits
estados
nueva
instruccin
enteros
sin
iguales,
instruccin,
de
LGICO
bit
de
R[DRj
l eva
que
a
cabo
esta
instruccin.
R[DR]
a
pone
0.
valor
opeode
multiciclo.
procesador
es
se
1.
Encuentre
0010001.
En
el
La
registros
los
en
de
0
se
tienen
suponiendo
que
bit
R[DR)
el
un
para
almacenados
el
1 de
COMPUTADORAS
signo
entonces
el
DE
pone
resto
de
el
Haga
Si
1.
R[SA]
bits
ASM
pane
de
la
para
tabla
compa
Si
R[SB],
es
los
casos,
diagrama
la
instruccin
R[SA]
mayor
0 y 1
que
son
0.
la
ejecutar
de
los
control
CAPTULO
l l
Arquitectura
INTRUCCIONES
DE
este
Hasta
este
almacenan
se
instrucciones
las
datos
de
instrucciones
Para
aclarar
mos
las
del
neral
la unidad
y control
bsicas
como
para
controlar
de
puede
los
Aparte
de
componentes
a
reas
otras
CPUs
pequeas
pel que
juegan
el procesador
en
las
genrico.
Instruction
cada
de
Set
una
enfoque,
presentado
(CPU)
un
pequeo
funciones
direccionamiento
entrada/salida
los
matizado
comienzo
unidad
han
al
y la
de
conjunto
de
de
un
manipula
datos,
utilizado
Sin
procesador.
dispositivos
de
de
conjunto
E/S,
partes
Captulo
(E/S),
embargo,
dando
de
los
un
instrucciones
ge
incluye
que
Ade
(FPU).
propsito
matizado
acceder
estudiados
conceptos
aparecen
cambio
1,
flotante
de
para
propsito
de
las
hemos
monitor,
instruc
detal aremos
del
punto
ar
del
Clasificare
categoras
de
de
tipos
(RISC,
Computers),
microprocesador
del
del
arquitecturas
se
las
y dn
dos
transferencia
de
estas
categoras:
En
y las
teclado
un
ligeramente.
ponentes
de
genrico
procesamiento
estar
presente
de
central
ms.
procesadores Set
y los
Complex
pro
realizan
operandos
instrucciones
de
es
de
que
los
contrastaremos
reducido
conjunto
tres
operaciones
obtienen
se
al
proce
ms
claramente
instrucciones
ser
de
tpicas.
cambio
este
procesador
las
Computers)
del
ingls
en
bsicas
de programa.
conjunto
cmo
estudio
enfocado
de
componentes
pasa
de
nuestro
de
procesadores
(CISC,
complejo
ciones
estudiado
en
En
resultados.
los
ejemplos
como
particular
en
distintas:
ReducedInstruction
ingls
cin
general.
est
estudiado
hemos
que
utilizando
el material
la arquitectura
Examinaremos
con
enfocndonos
lo
de
parte
mayor
propsito
de
quitecturas
ria
digitales,
capitulo,
En
instrucciones,
despus
la
sistemas
relacionndose
pecializado,
de
punto,
de
diseo
sadores.
cesadores
conjunto
de
general
estos
com
la
a
se
con
ms
en
el
panorama
de
propsito
memo
aplican
frecuencia,
del
general
pa
en
460
11-1
FUNDAMENTOS
DISEO
DEL
Conceptos
Al
de
binario
lenguaje
cdigo
l ama
ciones
con
mador
se
diversos
son
los
el
arquitectura,
la
partes:
de
rutas
hace
referencia
diseo
del
del
el
punto
hardware.
en
el
nen
mos
de
un
la
arquitectura
conjunto
tan
fuertemente
conjunto
los
diferentes,
enfoque
un
el
siguiente,
en
la
necesario
la
arquitectu
instrucciones
usa
abarcar
para
organizacin
inteligente
diseo
En
En
con
el
son
tie
captulo,
este
arquitecturas
organizaciones
dos
realizacin
centrare
nos
veremos
de
el
y
que
consideraciones
Estas
procesadores,
instrucciones.
de
se
instrucciones,
en
fue
de
conjunto
interrelacionado.
de
que
arquitectura
de
y
la
integrado,
vista,
de
punto
consideraciones
diseos
circuito
del
dos
diferentes*
muy
Un
tiene
procesador
funcin
de
control
la
unidad
trucciones
tpicas
un
instruccin
los
tpicos
pos
1,
Un
2,
Un
3,
se
que
de
campo
de
cdigo
registro
de
campo
de
direcciones,
del
modo,
l amados
grupos
en
direccionamiento
los
operaciones,
de
formato
la
de
una
instruccin
en
los
comentan
cam
instrucciones:
la
operacin
de
direcciones
proporciona
Tam
general.
tpicamente
El
se
ins
las
encontrar
bits
continuacin
especifica
que
que
los
simbolizando
campos.
de las
formatos
los
de
ins
de
sencil os
propsito
pueden
operandos.
se
que
de
rectangular
caja
una
en
encuentran
campo
un
para
Un
dividen
se
el
en
como
de
La
stas.
seales
introduciendo
comerciales
instrucciones
de
ejemplos
presentacin
esa
de
las
proporcionar
presentaron
se
procesadores
formatos
nfasis
representa
bits
Los
binario.
10-7
Seccin
los
en
diversos
haciendo
se
la
formatos
instruccin
cada
Extenderemos
encuentran
se
que
averiguaremos
procesador,
En
instrucciones
de
descodificar
es
instrucciones.
de
variedad
gran
control
ejecutarlas.
para
formatos
bin
habitualmente
de
necesarias
trucciones
en
hacer
mejores
conjunto
de
instrucciones
de
arquitectura
permite
diseo
de
proceso
de generar
potencial
en
de
solo
de
trmino
el
fsicos
rendimiento,
ms
estrecha
tan
ser
nuevo
arquitectura
la
unificada
este
con
como
hardware
aspectos
un
en
separado
El
ms
su
en
estructuras
diversos
las
in
por
interconectan.
l eg
acuerdo
estrictamente
ms
que
las
pasado*
por
necesitaban
hardware
formada
de
esta
compuesto
estaba
diseo
esta
estuviese
el
estaba
empleada
procesadores
procesador
Architecture),
incluyendo
buses
los
cdigo
procesador
rea
binario
En
arquitectura.
De
l ama
Set
visin
Esta
del
organizacin
integrador.
Instruction
ingls
procesador,
de
diseo
del
Su
como
puede
que
instruccin.
organizacin
electrnica
parte
se
tal
memoria
tecnologa
el
ms
definida
evidentes
la
mayor
vista
de
anteriormente
todo
la
que
de
La
formato
Un
programador,
instrucciones
las
el
y
cada
de
precisa
procesador.
un
especfica
arquitectura,
entre
un
de
y el hardware.
de control,
lgica,
Segn
procesador.
relacin
(ISA
la
simblicos
definicin
arquitectura
todas
enumeran
describen
manuales
e!
para
direc
progra
describe
se
Tales
inters
de
son
al
procesadores
ensamblador.
lenguaje
que
nombres
una
unidades
datos,
de
manuales
los
organizacin
tendencia
Los
implementacin
una
procesador
las
tiles
los
de
le
se
binarios
caractersticas
otras
memoria
la
en
operacin
lgica
estructura
del
del
de
cdigos
proporciona
que
La
almacenan
se
los
referencia
de
internos
procesadores
definen
se
sustituye
aquello
y
ensamblador.
la
de
que
manuales
represent
COMPUTADORAS
instrucciones
las
procesador.
especifican
proporcionan
hardware,
formacin
ra
los
tener
lenguaje
del
instrucciones
las
que
El
lenguaje
registros
lizar
el
elementos
DE
arquitectura
simblicos
l ama
en
los
la
en
nombres
le
la
mquina.
normalmente
dos
LGICO
la
realizar.
memoria
direcciones
procesador.
que
especifica
la
forma
en
se
que
el
interpreta
de
campo
direc
ciones.
En
circunstancias,
ciertas
especifica
el
zamiento,
de
nmero
un
campo
de
se
emplean
posiciones
operando
de
para
veces
las
especiales,
campos
de
desplazamiento
instrucciones
de
ejemplo,
por
dato
un
operando
en
una
instruccin
inmediato.
un
campo
de
que
despla
ARQUITECTURA
Ciclo
Para
los
entender
secciones
necesitamos
procesador
siguiente
secuencia
1-
Traer
2,
Descodificar
3,
Localizar
4,
Traer
5*
Ejecutar
Almacenar
Regresar
menta
en
cada
de
miento
el
cena
el
de
Conjunto
El
de
conjunto
mador.
programacin
el
de
CPUs
tambin
cientes
al
pane
que
influencia
las
la
el
de
flops
Estos
que
bits
el
paso
En
el
al
asociados
ejecutar
la
segn
ejecuta
procesador
La
modo
de
direcciona-
e!
modo
de
dinecciona-
instruccin,
la
de
incre
memoria.
el
la
instruccin
siguiente
la
memo
se
y
en
ejecutar
El
continuacin
localizan
contador
la
en
almacenado
se
l ama
se
que
almacenado
programa
va
operacin
coger
registro
un
programa
instruccin,
del
ingls
cambiar
alma
secuencia.
ingls
el
flags).
captulo.
de
registro
Se
vern
puede
del
El
registro
por
los
del
la
ALU
procesador
bits
del
banco
de
instrucciones,
el
por
referencia
de
como
hemos
ya
de
progra
de
comentado,
y el
registros
PC.
registros
microprogramas,
programador
y,
de
registros
for
no
la
en
tiene
registros
de
tanto,
por
almacenada
Las
pertene
los
conjunto
l egar
conjunto
ingls
de
del
de
la
CPU
una
gran
cuando
les
C,
contenido
cubierto
an*
r)
registe
V
la
registros.
de
del
condicin
los
ALU,
flujo
el
los
el
flip-
y Z de
determinan
cdigos
hayan
la
con
contiene
/V,
de
denomina
se
utilizado
procesador
status
Para
complejo,
hemos
status
que
el
en
se
PSR
que
processor
del
decisiones
o
bastante
ser
status
valores
tomar
para
de
otros
al
registros
utilizan
status
manuales
informacin
el
(PSR,
resultados
accesibles
los
instrucciones.
real
pointer).
se
los
cuenta
al
la
forma,
individualmente
almacenados
los
procesador
stack
CPU
sencil as*
registro
dos
de
el
a
en
accesibles
de
CPU
una
de
accesible
estn
conjunto
status
CPUs
representan
De
esta
acceder.
para
aadiremos
las
accesibles
no
que
del
mencionan
como
son
registros
registros
registros
se
parte
registros,
slo
que
los
que
En
una
por
otros
registros
en
los
formado
tener
de
todos
por
ensamblador.
arquitectura
registros
este
captulo,
status
este
se
operandos
1 para
paso
estos
en
(en
la
3T los
la
hay
del
que
del
2 determina
tpicamente,
est
pueden
banderas
control.
procesador
palabra
una
formado
de
teniendo
programa,
bits
almacenados
de
instrucciones
instruccin
paso
lenguajes
(SP>
de
la
instruccin.
el
en
de
est
registro
pila
se
efectuando
procesador,
siguiente
las
la
lee
se
de
de
puntero
de
puedan
conjunto
terioridad:
pista
direcciones
instrucciones
presentacin
un
adecuado
la
sigue
embargo,
conjunto
en
El
el
de
son,
de
del
programa
de
necesario)
es
del
registros
lugar
traer
que
registros
pueden
Sin
man
un
siguientes
control
instruccin,
la
(si
10-7,
regresa
los
banco
pipeline.
de
registros
de
conjunto
los
direccin
registros
registros
Estos
de
registro
por
memoria
la
en
de
resultado
la
Seccin
vez
campo
de
en
instruccin.
La
unidad
dos
las
en
La
procesador.
instrucciones
las
un
la
en
hecha
mento
memoria
1 para
que
descodificacin
la
resultado
la
uno
de
en
paso
explic
(PC)
de
una
presentan
se
que
bsico
utilizados
operandos
la operacin
mantiene
dircccionamcnto
ciclo
cada
operandos
el
se
un
461
INSTRUCCIONES
instruccin.
la
al
de
DE
pasos:
instruccin
los
ejecutar
para
de
los
7*
de
el
CONJUNTO
procesador
un
conceptos
disea
la
programa
El PC
ria.
diversos
de
comprender
se
Como
de
bsico
operacin
de
DE
conceptos
los
o
462
11-2
FUNDAMENTOS
DISEO
DEL
LGICO
Direccionamiento
de
Consideremos
la
instruccin
residente
de
uno
2n
registros
del
procesador,
registro
cuatro
bits.
embargo,
operacin
algunos
con
Sin
cdigo
de
En
tal
diremos
caso,
entonces
do
el
que
de
de
datos,
ra
de
conjunto
dos
dos
sentan
de
instrucciones
la
definen
tiene
hasta
ciones
una
direccin
Para
ilustrar
la
mos
de
el
nmero
de
instrucciones
las
en
dos
por
Las
operaciones
designadas
cin,
de
LD
registro
un
dalos
registro
entre
a
la
memoria.
una
(A
instrucciones
las
Vase
de
direccio
operandos
explcitamente
las
de
que,
los
todos
los
instruc
operandos
tres
operandos
de
programas
repre
Adems,
etiquetaremos
de
los
que
direccionado
instruccin,
operanEstos
instrucciones.
de
operando
en
resultado
tie
no
que
evaluare
procesador,
los
y ST,
la
a
registros,
MUL,
durante
datos
memoria.
entre
Dependiendo
posiciones
letras
en
la
son
respectivamente.
la ejecucin
>,
mueve
de
de
las
memoria,
mover,
un
operando
no
la
la
multiplica
memoria
un
MOVE
a
se
que
designa
memoria
permitidas,
de
la
operaciones
tres
X.
direccin
con
y almacenar,
cargar
de
direcciones
cambia
ser
las
estn
operandos
deben
substraccin
Adems,
son
posicin
una
la
suma,
los
que
fl,
A,
memoria,
en
utilizar
LD
respectivamente.
Supondremos
las
por
pueden
se
D)
direcciones.
cero
almacena
se
que
SUB
B)(C
representadas
ADD,
transferir
para
ST
memorias
aritmticas
por
dos,
tres,
El
programa.
MOVE,
por
transferir
un
de
el
necesitan
das
de
direcciones
de
de
instruccin.
aritmtica:
usando
implcitas.
operando
nmero
el
una
conjunto
direcciones
las
operan
diremos
manipulacin
la arquitectu
definir
es
nmero
por
direcciones.
cero
estn
afecta
sentencia
siguiente
una
registro
el
para
de
de
hora
mediante
diferente
cada
que
de
la
adicional
de
es
instruccin,
la
el
por
operando.
implcita,
otros
explcita.
naturaleza
con
ADD,
instruccin
la
cmo
dos,
como
memoria
la
sencil os
Puesto
tres,
instruccin
factor
la
arquitecturas
procesador.
del
Un
definir
de
memoria
de
en
hora
diferentes
programas
instruccin.
por
una
en
instrucciones
direcciones
para
la
instrucciones
como
procesador.
un
las
las
de
tres
necesarios
nen
de
importante
incluida
los
operacin
una
a
de
direccin
de
registro
direccin
una
de
R5.
direccin
de
procesa
especifica
registros
que
16
est
la
operando,
del
bits
de
en
para
factor
un
es
Si
o
direccin
tiene
que
pues
memoria
explcitamente
explcitamente
ilustrando
Empezaremos
explcitamente
nados
operando
de
uno
implcita.
una
registro
registro
explcita
tiene
un
campos
el
Por
Un
con
ms
asignada
de
ADD,
importantes
distinguir
de
el
explcitamente
instruccin
tan
longitud
si
direccin
operacin
una
resultado.
produce
operando.
otro
procesador
indica
direccin
direcciones
de
parte,
direccionar
son
tiene
campo
el
binario
uno
0101
una
una
direccionados
la
medio
un
tienen
de
en
un
manera,
operandos
trata
instruccin
binario
por
se
operando
cdigo
un
esta
su
cdigo
no
un
otra
De
en
e!
operando
operandos
pueden
se
que
factores
el
de
en
como
R15.
es
que
tiene
direcciona
se
nmero
ejemplo,
operandos
instruccin
Por
operando
El
Por
que
instruccin.
la
de
RQ
necesidad
hay
no
de
de
la
de
registro,
registros.
Un
dos
de
suma
suma
sumandos
dos
direccin.
su
de
banco
l ammosles
los
por
la
la
de
operandos,
tres
direccin
una
especifica
que
resultado
el
caso,
especifica
se
por
los
tiene
memoria,
especifica
ADD,
este
en
ADD
la
en
se
que,
operandos
los
como
Suponga
tanto,
dor
instruccin
una
resultado.
un
COMPUTADORAS
DE
un
registro
registro
puede
o
de
lE
ARQUITECTURA
de
Instrucciones
A
continuacin
nes
de
un
direcciones
tres
INSTRUCCIONES
463
direcciones
tres
muestra
se
DE
CONJUNTO
(para
calcula
que
programa
cada
instruccin
(A
muestra
se
B)(C
utilizando
D)
sentencia
una
instruccio
transferencia
de
de
re
gistro):
smbolo
El
por
memoria.
El
El
El
mismo
smbolo
los
desventaja
es
direcciones,
que
lo
racin
MI72]
MUL
X,
T2
M[X]^M[Tl]
M\A\
M\B\
ADD
R2,
R2
<-
M|C]
M[D1
MUL
X,
RI,
R2
M\X]
el
tiempo
de
que
abrevia
binario
de
que
trucciones
este
programa
de
hay
tres
Instrucciones
Para
utiliza
direcciones
la
temporal:
5 y 9
entre
de
programas
necesita
ms
bits
para
Una
veces*
de
evaluacin
ventaja
Una
expresiones.
especificar
las
tres
memoria.
de
direcciones
cada
direcciones*
sirve
puede
direccin
del
implcita
M[Tl\<-M\Tl\
aparece
de la
en
ope
M\X\^M[C]
X,
M\X\
+-
M[X]
M\D]
MUL
X,
TI
M\X\
+-
M[X]
M\T\1
cinco
que
que
resultado
el
direc
una
M[B\
ADD
de
la
especificar
operando
M[T\ ^M[A]
X,
direccin
sigue:
como
TI,
primera
direccin
como
es
de
campo
La
memoria.
de
almacenamiento
RL
temporal*
instrucciones
en
lugar
de
las
tres
se
usadas
el
en
Vase
71.
reemplazar
puede
ins
con
programa
direcciones.
de
realizar
de
almacenamiento
requeridos
instruccin
La
representada
almacenamiento
<-lx2
accesos
los
direcciones
programa
tiene
los
de
de
posiciones
como
direccin
la
en
posiciones
R\
registro
un
las
son
MOVE
disponible
M[72]
A,
ADD
hay
Rl,
MOVETK
Si
M[D]
ADD
dos
El
registros
usar
tambin
transfiere.
72
M[B}
memoria
la
en
TI
puede
direccin
una
M[C]
almacenado
operando
multiplicacin.
dos
de
TI,
es
simblica
se
particular
registro
instruccin
Ct
si
instrucciones
de
T2,
cdigo
de
las
ADD
reduce
el
Instrucciones
En
M[Tl]<-M[A]
direcciones
tres
en
cin
el
registros
de
formato
A,
indica
programa
de
uso
del
TI,
indica
M\A]
A.
ADD
direccin
una
instrucciones
ADD*
como
implcitas,
como
un
un
registro
procesador
con
l amado
instrucciones
acumulador,
con
ACC,
una
para
sola
obtener
direccin
uno
de
464
FUNDAMENTOS
DISEO
DEL
operando
los
aritmtica
Todas
las
operando
accesos
memoria.
con
deben
es
un
cada
encima
como
la
de
se
debajo
(del
uno
entonces
de
ella
pila
LD
ACC-
M\C\
ADD
ACC-
ACC
MUL
ST
evala
que
la
sentencia
con
M\D]
ACCx
M\X]
ACC
*-
almacenado
operando
un
de
nmero
ACC
incrementado
ha
se
registro
el
en
instrucciones
un
7 y
los
siete.
la
es
Debido
Top
operandos
en
ser
la
la
instruccin
pila
de
la
la
debajo
estos
Cuando
TOS.
se
De
de
implcitas
manipulacin
superior
la
TOS
datos
la
fila
la
TOS
liaremos
La
pila.
palabra
resultado,
como
se
ubicadas
palabras
implcita
direccin
la
es
suma
de
de
la
palabra
algunas
de
colo
bandeja
la
que
de
ltimo
de
sta
al
entrar
en
funcionamiento
la
de
l a
elemento
en
pane
TOS
una
el
El
la
una
operandos
los
pita,
eliminan
se
genera
forma,
esta
especifica
que
de
palabra
palabra
el
out).
operaciones
la
operacin,
una
esta
platos
Las
pila.
TOS.
nueva
bandejas
coge.
se
de
instruccin
estructuras
ltimo
que
uufirst
last
la
utilizar
es
forma
naturaleza
ingls,
de
objetivo
de
(del
Stack),
nueva
direcciones
ejemplo,
una
que
sobre
of
la
ser
de
direcciones
tres
esle
la
UFO
primera
lograr
informacin
pila
al
las
de
almacenan
realizan
se
ms
direcciones,
cero
convencional
anlogo
es
las
ACC
<-
entre
el
M\B]
M[X\
caso,
recuperarse.
l ama
le
pasando
Por
*-ACC
ACC
realizado
que
ingls
o
son
resultado.
programa
direcciones
ADD
pasa
la
M[X]
este
en
pila
pila
usan
en
forma
se
la
TOS
debajo
ST
ingls),
instruccin
Cuando
del
salir,
con
l amaremos
por
coloca
primero
en
primero
procesador
ACC
ADD
en
el
el
tambin
Una
(stack
macenado
es
El
ADD
cero
implcitas.
pilas
madas
resultado.
ACC+-M\A]
instruccin
una
ser
el
elevan
se
realizar
guardar
LD
En
Instrucciones
Para
para
han
se
la
memoria
COMPUTADORAS
siguiente:
operaciones
de
DE
posicin
como
y
el
es
LGICO
simplemente
es
ADD
El
resultado
en
las
tros
de
efectuar
la
instrucciones
ni
de
direcciones
de
arquitecturas
dichas
transferencia
manipulacin
Sin
registros.
para
la
registros
de
de
datos
el
embargo,
transferencia
es
en
de
lugar
rior
de
la
una
pila.
transferencia
de
La
operacin
siguiente
una
palabra
de
POP
TOS
Por
pila
de
ejemplo,
TOS
+
con
direccionamiento
datos.
PUSH
da
TOS-
arquitectura
una
la
instruccin
la
memoria
la
As
{.
vemos
utilizan
no
memoria
que
ni
se
regis
utiliza
en
la
direccin
de
la
posicin
supe
DE
ARQUITECTURA
da
lugar
el
es
la
transferencia
El
programa
memoria.
de
de
palabra
posicin
superior
aritmtica
para
PUSH
TOS<-M\A
PUSH
TOS
la
la
Este
necesita
programa
utiliza
direcciones
POP
no
ciones
que
instruccin
programas
la
de
Estas
concretas*
la
arquitectura
cia
aritmtica
la
de
en
memoria.
la
direccin
de
cero
la
de
direcciones
TOS
M[D]
ADD
TOS
<-
TOS
MUL
TOS
der
de
que
la
el
instrucciones
instruc
las
en
memoria,
memoria,
periodo
realiza
que
forma
De
alto.
la
Por
la
seal
de
esto,
la
la
ms
de
dar
aunque
la
que*
Adems,
el
nmero
de
las
que
de
instrucciones
que
todas
memoria
de
memoria
la
bajo,
dando
tanto*
se
Si
memoria*
podra
el tiempo
puedan
operaciones
por
no
pasar
de
acce
resultado
como
la
frecuencia
de
generalmente,
usa,
traer
para
almacenamiento
a
control
se
instruccin
la
ejecucin
sea
las
bajando*
largo*
a
accesos
de
manipula
memoria
y el
21
una
man
se
anterior*
en
de
tiempo
estructuras
ms
ser
aparecer
memo
de
programa
resultados
ejemplo
operandos
el
el
lecturas
los
reloj*
posibilidad
de
tenga
de
ciclo
de
En
debe
acceso
memoria
contador
necesitar
podra
suma
tienen
los
y todos
de transferencia
cuatro
de
extraccin
un
complejidad
reloj
arquitectura
necesitan
se
la
el
palabra
nueva
una
aparece
como
senten
una
instrucciones
direcciones.
de
definen
evaluando
arquitectura
instrucciones
campos
direccionados,
l ama
memoria
la
las
de
tres
entonces
programa
control*
de
Incluyendo
incrementa
de
le
se
de
instrucciones
algunas
las
todas
direcciones
de
nmero
restringen
de
operandos
arquitecturas
tales
de
el
los
en
actuales*
Por
ras
PUSH
involucrados
datos
se
donde
formatos
si
necesitan
ser
funcionamiento*
diseos
para
embargo*
instrucciones
las
restringe
nmero
direcciones
uno
pero
reloj.
el
registros
Los
entre
memoria
puede
a
Sin
anterior.
programa
los
se
ilustrar
directamente
memoria*
de
el
ciclos
21
ejecucin
tiene
instrucciones.
las
de
accesos
el
solo
memoria
direccionamiento
proceden
la
de
tres
de
operandos
resultados*
los
TOS.
en
si
cambian
con
de
instrucciones*
de
una
de
Podemos
modelo
direccin
cada
TOS.
que
manipulacin
combinadas
contienen
tres
para
cada
registros
presentar
las direcciones
arquitectura
necesitan
si
dicho
datos
los
de
solamente
los
de
ms
memoria
de
TOS.
TOS
una
de
restricciones*
direccionamiento.
directamente
dan
cin
M[X]-
instrucciones*
acaban
se
arquitectura
Todos
direccionamiento
una
Esta
ria,
CPU.
*-M[C]
PUSH
instrucciones
de
memoria
de
MUL.
Arquitecturas
Los
TOS
TOS
posiciones
ejecutar
para
TOS-
ocho
de
ADD
los
pila
instrucciones
*-M[B)
PUSH
POP
de
la
de
465
siguiente:
ADD
INSTRUCCIONES
DE
sentencia
una
evala
que
CONJUNTO
el
las
contrario,
que
de
carga
de
arquitecturas
carga/almacenamiento,
y
almacenamiento,
slo
registro
permiten
son
registros
tpicas
de
en
el
diseo
direcciones
tres
con
direccin
una
memoria
de
los
restringe
procesadores
arquitectu
su
uso
moder
las
466
FUNDAMENTOS
Dicha
nos.
el
tectura,
el
de
la
caso
de
la
los
registros,
18.
las
Si
de
nmero
el
variantes
direcciones
del
longitud
de
las
do
una
de
las
instrucciones
LD
R2.
ADD
R3.
Rl.
LD
Rl.
LD
direccin
Rl
-M[C
R2.
R2
4-
ADD
Rl.
Rl,
R2
Rl
-Rl
MUL
Rl.
Rl.
R3
Rl
ST
X.
Un
es:
memoria
tipo
Este
arquitectura
de
gramas
amiguos
El
direccin
es
sentencia
aritmtica
de
aumento
tura
resulta
que
no
de
cepto
de
las
gran
memoria
almacenamiento
ya
utilizaron
como
parte
instrucciones
arquitectura
se
moria,
alio
de
ocultos
las
la
pila
para
han
en
cada
dado
Esto
programas
al
al
operaciones
carga
del
memoria,
operacin
lugar
con
a
importantes
de
de
uso
arqui
con
pro
accesos
aplicaciones
utilizan
progresos
la
de
que
evala
ser
necesario
una
arquitecturas
en
el
bajo
el
ADD,
Para
la
sola
transferencia
direccin
de
aritmtica,
uno
Al
ms
gran
me
estar
de
accesos
y
el
con
utili
no
registro-registro
rendimiento,
coste,
mantiene
se
como
sentencia
efectuar
arquitec
esta
y de
pila.
una
la
notable
un
memoria,
datos,
de
evaluar
para
pila,
una
de
nica
su
necesitar
sencil as
elementos
pila.
memoria
la
arqui
una
registros,
suele
se
almacenamiento
Las
tiene
de
la
manipulacin
ejemplo
puede
la
accesos
que
de
la
las
entre
compatibilidad
banco
complejos,
direcciones
cero
pocos
en
La
intermedio
permitien
anteriormente,
21
nmero
gran
restringe
programa
memoria.
punto
un
direcciones
dar
tiene
no
ms
utilizando
ubicada
la
en
instrucciones
predomina
por
arquitectura
requiere
realizan
el
21
M{A]
ilustrado
de
pila.
dos
memoria-registro
instrucciones
se
que
mostr
se
Las
de
de
uso
estudia
de
en
del
de
se
incluyen
estar
e!
reduce
direcciones
a
/?]
-*
que
como
dos
las
Con
se
el
en
mismas
registros.
memoria,
instruccin
direccin,
esta
se
con
de
direcciones,
datos
por
rendimiento.
tos
utilizaron
se
que
las
concreta.
Dehido
tanto,
la
principalmente
una
En
tres
son
tienden
una
de
memoria.
ejemplo.
y,
un
de
caso
la
memoria.
ineficiente
de
las
instrucciones
una
memoria
Rl
anteriores
con
R]
con
de
acceso
direccionamiento
ejemplo
Como
del
requieren
El
zan
para
de
direcciones
arquitectura
instrucciones
acceder
ms,
accesos
R3
de
lugar
habituales,
acumulador,
solo
un
Rl
las
en
arquitectura
una
+R2
para
an
dos
instrucciones
utilizan
que
con
programa
de
tectura
de
para
obtener
fl ,A
l ama
se
conjunto
de
direcciones
reducir
arquitectura
de
de
registros
puede
de
M\D\
de
lugar
operaciones
las
uso
memoria
de
arqui
siguiente:
Rl
en
Adems,
el
de
ocho
pasa
los
Rl
Af[X]
memoria.
se
dos
R2
Rl
el
es
las
R *-M[A\
accesos
todas
ya que
Con
esta
operandos.
ejemplo
de
R3
ADD
tecturas
registros
adecuado,
como
M[B\
excepto
tamao
un
R2
y el nmero
anteriores.
arquitecturas
sola
obtienen
programa
dos
Rl.
nmero
este
con
los
aritmtica
LD
pila,
se
registros
sentencia
de
direcciones
de
utilizan
instrucciones
numero
seccin,
Otras
la
memoria
con
COMPUTADORAS
datos
evala
arquitectura
arquitectura
siguiente
tres
de
que
DE
banco
un
manipulacin
programa
que
caso
necesita
de
Vase
LGICO
arquitectura
instrucciones
de
DISEO
DEL
nmero
carga/
de
DE
ARQUITECTURA
accesos
bargo,
han
que
nmero
la
memoria
memoria
la
para
tacin
de
de
intermedia
del
mtodo
un
de
lugar
expresin
La
de
eficiente
muy
notacin
la
los
operadores
la
con
de
expresar
pilas
alto
pila.
los
en
la
que
ia
represen
pilas
notacin
a
tiles
con
usan
infix)
ingls
em
importante
posiciones
un
estas
arquitecturas
que
Sin
particularmente
son
nivel,
Las
procesos
(en
infijo
tradicional
son
postfija
(en
estamos
que
acos
infijo
los
entre
B)
(A
con
entre
de
467
tecnolgicos
avances
almacenan
en
atractivas.
poco
los
transferencias
programacin
operaciones
hecho
de
basadas
arquitecturas
INSTRUCCIONES
arquitecturas
manejan
lenguajes
utiliza
cdigo
nuevas
procesador
Las
han
apropiarse
Estas
el
en
las
pilas
en
comenzado
arquitecturas*
pila
de
en
tumbrados.
han
transparente.
interpretacin
con
recientes
otras
de
forma
basadas
arquitecturas
pila
las
en
rpida
compatibles
ingls
postfur)
las
de
arquitecturas
surgido
de posiciones
DE
CONJUNTO
operandos
E)
escribir
puede
se
(D
expresin
una
como
postfijo
AB+CxDEx+
La
notacin
mtico
muestra
la
introduce
Es
la
usando
la
notacin
propuso
la
(D
el
camino
NP1
puede
se
atraviesa
que
contraria
(la
prefijo
E)
nombrada
(NPI),
inversa
polaca
notacin
el
as
conseguir
grfico
por
una
por
pasa
el
mate
la
postfijo).
grficamente,
segn
se
sta
variable,
NP1.
un
coloca
se
direccin
TOS.
l ama
Cuando
realizar
variable
la
nueva
B)
(A
11-1.
expresin
sencil o
una
en
Figura
en
muy
ejecuta
tado
de
en
encuentra
se
quien
conversin
La
se
tambin
postfijo
Lukasiewicz,
Jan
programa
Un
pila.
TOS,
implcita
ejemplo
evaluar
para
la
en
de
Siempre
o
se
que
direcciona
para
programa
expresin
una
PUSH
PUSH
se
encuentra
TOS
una
en
ADD
PUSH
MUL
PUSH
PUSH
MUL
ADD
FIGURA
Grfico
IM
de
ejemplo
de
conversin
de
infijo
NPI
Siempre
operacin,
colocndose
TOS_h
expresin
una
NPI.
en
NPI
es:
el
que
se
sta
se
resul
468
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
(A
(A
B)
La
del
ejecucin
Cuando
hacia
el
11-3
MODOS
El
de
campo
Cmo
para
interpretar
esa
regla
al
2.
posibilidad
trasiego
presencia
de
datos
de
se
distinto
con
variedad
namiento
en
En
la
modo
campo
utiliza
de
direccin
de
se
almacenado
TOS.
del
operacin
Esta
ejecutar.
las
en
programa
de
antes
generada
tcnicas
de
regla
una
real
haga
aplicacin
la
de
modo
la
del
se
que
mediante
de
palabras
depende
especifica
instruccin
utilizan
la
en
los
indexar
campos
de
requieran
datos
de
direccio
de
compiladores
puede,
ms
ejecucin
de
dar
utilizan
no
los
en
la
ejemplo,
lugar
cdigos
muchos
frecuencia,
la
Por
realidad,
en
Adems,
largo.
con
que,
embargo,
cuidadosamente.
complejos
ms
efecto
experimentado
Sin
sopesarse
el
memo
instruccin.
la
instrucciones.
pocas
la
programas.
programador
al
punteros
reubicar
direcciones
debe
ejecucin
tiempo
mediante
programacin
bucles,
proporciona
que
de
bajo
un
mquina
de
modos
direc-
efectiva.
forma
el
modo
Otros
direccionamiento
de
de
utilizan
procesadores
direccionamiento
de
la
procesadores
de
direceionamientos
binario.
de
11 -3
de
y,
veces,
instruccin
la
Las
instrucciones
combinan
se
se
especifica
comn
binario
cdigo
un
instruccin.
la
direccionamiento
El
en
de
cdigo
localizar
para
el
muestra
se
distinto.
se
la
la
de
se
varios
me
tanto
para
definir
pueden
modos
direccio
de
instruccin.
una
Figura
cionamiento
de
direccionamiento
de
operando
del
usuario
de
por
y modos
de modos
operaciones
operando
caractersticas:
bits
de
modo
de
Los
de
un
generan
complejos
procesadores,
cdigo
algunos
diante
la
direcciones
direccin
control
programas
y el tiempo
de direccionamiento
datos
de
al
el
nmero
modos
de
programas
cionamientos
operando
el
posicin
pila
una
saca
se
operacin
procesador
ejecucin
registros
El
efectiva.
siguientes
para
modos
escribir
movimiento
TOP
la
la
de
sucesivos
desplaza
se
del
durante
operandos
campo
A la
las
varios
de
de
estados
pila
sobre
la
los
instruccin.
flexibilidad
Proporcionar
contadores
ria,
el
Reducir
el
el
ajustarse
de
la
direccin
1,
Disponer
la
en
al
especifica
en
ios
operando.
l ama
para
En
seleccionan
modificar
namiento
operando
operacin
reemplaza
almacenado
de
le
resultado
los
de
la
realiza
instruccin
una
dato
direccionamiento
se
el
Se
programa
mediante
contenido
el
del
ejemplo
11-2,
Figura
pila,
operacin,
y el
del
ejecucin
la
la
en
una
de
el
se
referencia
mente
la
en
registro.
un
TOS,
operacin
ejecutarse
de
B)xC+DxE
DIRECCIONAMIENTO
sobre
memoria.
modo
la
pila
en
coloca
ejecuta
de
la
ilustra
se
en
DE
debe
11-2
de
se
se
temporalmente
operando
nuevo
FIGURA
programa
Cuando
abajo.
almacena
B)xC
Actividad
operando
un
{A
B)
pila.
(A
DXE
(A+B)x
la
los
instruccin.
formato
de
con
especifica
operacin
operandos
Si
instruccin
una
necesarios
existe
un
campo
la
para
de
un
operacin
la operacin.
direccin,
de
campo
a
de
El
Puede
puede
modo
realizar.
o
ser
para
no
direcde
campo
haber
una
un
diree-
DE
ARQUITECTURA
FIGURA
de
memoria
la
terior*
direccin
se
Modo
implcito
Aunque
la
instruccin,
modo,
el
asocia
en
el
queda
implcito
la
segundo
superior
Modo
es
de
modo
la
cdigo
con
dos
tal
seccin
la
en
caso,
cada
de
direcciones
ya
campo
el
modo
an
de
campo
datos
los
que
modo
la
implcito
pila
acumulador
del
operandos
el
utiliza
que
direccionamien
de
estn
se
comple
registro
instruccin
la
donde
es
instruccin
del
la
este
implcito*
resultado,
ms
en
de
En
implcito.
El
operaciones.
modo
con
de
manipulacin
implcito,
el
de
instruccin
una
estudi
operando
Por
ejemplo,
el operando
que
hecho*
cualquier
ya
De
instruccin.
operando
con
de
implcito
la
instrucciones
instrucciones
son
posicin
de
el
direcciones.
tres
modo
definicin
las
ejemplo,
ADD,
procesador,
implcitamente
como
la
en
pila.
inmediato
el
modo
el
inmediato,
modo
instruccin
de
ncs.
El
fica
en
de
campo
la instruccin.
inicializar
para
Modos
nes
especifica
operando
estn
selecciona
mediante
el
En
tiene
la
nado
contiene
modo
registro
direccin
de
al
almacenado
indirecto
de
disponible
en
una
direccin
de
campo
indirecto
direccin
propio
registro*
el registro
de
de
memoria.
palabras,
de
una
direceiose
que
utilizadas,
por
especi
ejemplo,
de
debe
usar
La
ventaja
dentro
almacenado
una
instruccin
de
del
la
que
registro
direccin
registro
indirecto
En
es
modo
este
en
la
los
particular
se
instruccin.
procesador
que
el
seleccio
registro
de
direccionamiento
de
memoria
que
tener
est
equivalente
es
con
de
lugar
en
modo
con
al
de
del
direccio
de
campo
de
palabras*
el operando
otras
referencia
modo
formato
registro
un
est
una
Un
registro.
registro
del
En
asegurarse
Hacer
procesador
e!
modo
especificar
puede
Cuando
procesador.
operando.
donde
Antes
instruccin
una
en
definen
el
memoria
est
registro
instrucciones
est
programador
del
de
direccin
las
operando.
el
otras
campo
operacin
muy
procesador.
que
del
dentro
estn
donde
memoria
dice
se
que
de
del
registro
un
procesador,
registros
el
la
con
son
direcciones
de
campo
como
del
un
junto
inmediato
modo
un
constante.
el
que
los
en
operando
de
lugar
en
utilizar
En
instruccin.
propia
indirecto
memoria
registros
un
valor
registro
coment
de
campo
con
un
la
en
de
operando
el
instrucciones
con
y
se
un
contiene
Las
posicin
una
especifica
se
tiene
operando
registro
tanto
operando
inmediato
registros
Anteriormente,
ficar
en
un
en
de
un
direcciones:
modifica
operaciones
menos
tiene
de
se
En
direccionamiento.
campo
las
direccionamiento
segn
direcciones.
direccionamiento
necesita
para
acumulador
sin
Por
ubicacin
de
modo
de
campo
implcitamente
instruccin
una
acumulador
to,
que
especifica
se
operando
Adems,
un
de
de
no
de
campo
procesador.
de
particular
modos
los
modo
la
mentar
En
de
un
del
modo
su
con
ms
tener
con
mayora
hay
operando
instruccin
una
registro
un
puede
proporciona
que
combinan
de
para
instruccin
469
INSTRUCCIONES
11-3
Formato
cin
DE
Direccin
Modo
Qpcode
CONJUNTO
el
campo
ya
especi
de
470
FUNDAMENTOS
direcciones
de
direccin
El
tro
despus
de
incremento
un
de
incorporan
tiene
la
para
acceder
de
al
modo
despus
instruccin,
elementos
de
el
un
La
al
prepararlo
de
En
el
la
direccin
de
transferencia
de
la
en
de
que
de
La
primera,
de
modo
la
especificar
para
del
de
de
de
la
en
el
direc
valor,
el
registro
hace
del
procesa
con
que
memoria.
valor
regis
diferente
algunos
registro
del
la
con
su
instruccin
contenido
3,
de
3
la
En
3
constante
el
-/?!
la
si
los
instruccin
los
ADD
elementos
instruccin
y el
la
de
array.
de
suma
incremento
elemento
se
del
muestra
RI
siguiente
la
todos
mediante
en
R\
Luego
array.
de
suma
acompaa
ADD
en
una
sumar
<-M\R\]
direccionada
ejecucin
contenido
almacenado
para
la
que
el
indirecto,
frecuente,
el
elemento
registros
que
de
R1
para
array.
directo
donde
de
La
el
En
el
direccin
una
de
campo
operando
instruccin
tiene
250,
especifica
que
contiene
datos.
direccin
datos.
de
direcciones
el
de
de
de
campo
almacenado
manipulacin
la
en
el
est
la
! 1*4
Figura
est
cdigo
directa.
se
operacin
La
segunda
proporciona
muestra
un
dos
por
para
ADRS,
250
PC
250
ADRS
251
252
instruccin
Siguiente
ACC
Opcodc:
Carga
Modo:
Direccin
ADRS:
500
Operacin:
ACC
Programa
ACC
directa
500
800
<800
Datos
11-4
FIGURA
Ejemplo
de
direccionamiento
directo
de
una
instruccin
de
transferencia
de
datos
de
ACC
el
Modo
Opcode
de
de
ejemplo
palabras
cargar
de
palabra
por
instruccin
una
compuesta
de
simbolizado
direcciones,
instruccin
la
ejecutar
para
Memoria
una
RI:
efectuado
memoria
de
mediante
usa
registro
primer
ha
registro
requisito
un
dato
M[Rl]
se
que
de
antes)
almacenada
incrementa
al
,3
direccin
es
se
el
(o
incrementar
que
accedido
por
modo
conseguir
puede
se
ha
al
conveniente
autoincremento
transferencia
25i,
posicin
necesarios
directo
datos
instruccin
sera
que
despus
que
se
direccin
memoria
de
campo
la
autoincremento
direccionamiento
de
transferencia
un
de
posicin
siguiente
la
de
similar
puesto
direccionamiento
modo
memoria.
embargo,
hasta
para
Modo
una
la
con
sentencia
es
es
Esto
array.
(ffl)
repetidamente
contenido
los
Cuando
memoria,
direccionado
array
nicializa
se
ejecuta
la
Sin
modo
ADD
R\
memoria,
de
acceso
un
guiente
que
decrementa
la
datos
registro.
direccin
autodecremento
incrementa
registro
array
cada
de
dores
bits
menos
el
que
utilce
se
referencia
COMPUTADORAS
DE
directamente.
autoincremento
de
utiliza
memoria
modo
excepcin
cin,
instruccin
la
de
LGICO
DISEO
DEL
la
instruccin,
que
es
igual
la
y
a
DE
ARQUITECTURA
471
INSTRUCCIONES
DE
CONJUNTO
Memoria
300
PC
300
Modo
Opeode
ADRS
301
instruccin
Siguiente
302
ACC
I
Programa
Direccin
ADRS:
500
Operacin:
PC500
si ACC
PC302
si ACC
FIGURA
El
accesos
de
la
memoria.
el
PC
de
La
primer
ADRS
de
ejecucin
instruccin
el
del
Si
contina
se
y el
PC,
302,
que
renciar
es
los
la
instruccin,
cuando
se
ejecuta
Modo
recibe
como
resultado
800.
nmero
el
252,
nmero
ste,
el
ADRS
PC
y,
de
de
ejecu
siguiente
Despus
direccin
la
es
que
siguiente
cargando
cabo
la
con
ha
valor
el
la
de
instruccin.
del
campo
campo
Recordemos
el
instruccin
cual
til
es
que
hemos
campo
direccin
de
la
desviacin
no
de
la
entre
l amado
instrucciones.
pero
dife
Para
de
parte
el
para
ltima
esta
la
tiene
operando,
utilizada
direccin
El
PC.
efecta
se
operando.
del
el
instruccin,
del
Fi
contrario,
en
la
direccin
distinguir
la
0,
secuencia
la
la
caso
0,
#
de
direccin
la
direcciones,
ACC
acceso
en
es
calcula
se
la
en
en
ADRS
Si
500.
durante
direcciones
de
ACC
direcciones
de
direccin
veces
siguiente
de
Si
muestra
se
que
ADRS;
secuencia.
la
direccionamiento
de
el
en
la
campo
de
la
bifurca
se
de
la
de
partir
modos
una
valor
dos
de
en
dada
el
la
como
control
el
instruccin
instruccin
dado
diversos
0,
incrementado
direccin
la
es
condicional,
salto
igual
es
direccionamiento
de
el
direc
control
direc
como
la
direccin
instruccin
en
la
de
leer
la
indirecto
direccionamiento
de
modo
ciona
para
obtener
efectiva.
cin
En
la
direccin
una
entre
de
ACC
se
que
de
de
a
el
veces,
veces
cin
l eva
entonces
Algunas
otras
con
500
contina
direccin
completado
para
da
acumulador
el
instruccin
una
contenido
el
bifurcacin,
de
acceso
dos
Af[ADRS]
almacenado
tiene
ahora
11-5.
gura
el programa
la direccin
la
PC
despus
segundo
operacin
la
-
el
800,
utilizando
memoria
la
programa.
Consideremos
control
A/[500]
instruccin,
la
tarse
500
el
condicional
de
l eva
acceso
efecta
se
salto
de
se
que
el
con
instruccin
una
en
ACC
Como
Programa
instruccin,
la
continuacin
incrementa.
se
Instruccin
500
directo
direccin
251.
nuevo,
direccionamiento
Siimilineamenie
incrementa
se
directa
11-5
guarda
PC
Bifurcacin
Modo:
Ejemplo
500.
ACC
si
Opeode:
direccin
la
memoria
est
que
y
efectiva.
indirecto,
el
guardada
la
utiliza
la
Considere
de
parte
la
direccin
instruccin
de
direcciones
efectiva.
para
acceder
carga
en
la
instruccin
unidad
La
de
el
acumulador
de
nuevo
propor
control
a
la
trae
memoria
la
dada
en
la
472
FUNDAMENTOS
11-4.
Figura
da
Si
el
M[ADRS].
en
significa
el
que
(no
memoria
Modo
Se
ra
es
te
instruccin
ro
250
de
de
campo
direccin
a
El
relativo
carse
con
el
que
CPU
la
se
encuentra
efectiva
est
almacena
efectiva
direccin
la
en
contenido
det
evaluar
para
En
el
modo
de
la
instruccin
instruccin
la
800.
es
Esto
800
direccin
de
campo
direccin
la
de
la
de
la
instruccin
se
efectiva.
El
la
direccionamiento,
la
nmero
un
contenido
es
relativa
el
contenido
el
nmero
del
regis
direccin
el
PC,
PC
signo
con
del
memoria
Contenido
es
al
suma
el
puede
que
resultado
ser
se
que
Ea direccin
de
gene
siguien
la
se
ciclo
el
de
la
indirecto
252
500
4-
posiciones
500
encuentra
252.
es
lee
unidad
incrementa
se
el
de
la
en
memoria
la
y el
PC
de
control
lee
e!
El
clculo
de
la
752.
El
all,
ms
nume
muestra
se
operacin,
palabra,
PC
contiene
Se
relativa.
segunda
y
se
est
serian
que
las
en
la
cercana
ms
los
que
frecuentemente
usa
instrucciones
bits
control*
instruccin
bifurcacin
genera
menos
del
PC
como
incre
se
resultado
relativo
es
instruccin.
relativo
de
lectura
una
direccionamiento
la
de
del
500*
direccin
una
tiene
de
siguiente
direccin
contiene
fase
de
modo
asociado
la
la
en
registro
un
que
instruccin
especificando
250
direccionamiento
miento
direccin
800,
que
supongamos
la
instruccin
Ea
para
de
la
PC,
en
modo
posicin
operando
cuando
el
se
ejemplo,
de
de
de
ubicacin
la
posicin
un
Como
direccin
el
que
la
con
la
efectiva
es
de
de
nmero
cuya
campo
251.
el
es
direccin
direccin
direccin
el
con
en
de
este
esto
de
parte
instruccin
menta
ACC
es
Pane
de
parte
efectiva
11-5*
programa.
clarificar
y la
utiliza
Cuando
del
Figura
la
la
direccin
Para
M[ADRS]
el
concreto
se
que
una
la
indirecta*
sigue:
como
negativo.
direccin
necesitan
efectiva
considera
una
en
registro
un
frecuentemente
calcula
Direccin
positivo
COMPUTADORAS
500
direccionamiento
de
se
DE
relativo
de
ms
que
cargado
la figura).
en
contenido
efectiva
ADRS
operando
modos
tro
especifica
direccionamiento
Algunos
al
modo
Como
mostrada
de
sume
LGICO
DISEO
DEL
instrucciones
palabra
compactas,
ya
necesarios
para
de
de
la
que
la
salto
condicional
instruccin.
El
direccin
relativa
designar
direcciona
especifi
puede
direccin
una
de
completa
memoria.
Modo
de
En
el
de
direcciones
modo
de
banco
instruccin
la
memoria
en
acceder
ce
contenga
a
Algunos
ndice.
CPU
valor
un
de
direccin
relativa
del
del
correcto
del
un
de
array
array
ndice.
comienzo
es
el
El
la
del
memoria.
Cada
operando
array.
La
se
tal
ser
el
de
direcciones
array
almacena
entre
la
direccin
de
que
incrementar
puede
puede
se
eE
en
con
ndice
registro
distancia
Ea parte
Ilustraremos
campo
del
suma
ndice
de
almacenado
instruccin
se
registro
registros.
de
El
ndice
misma
la
con
registro
del
ndice
El
banco
del
array.
valor
registro
un
efectiva.
en
del
al
de
direccin
datos
comienzo
operando
operando
la
simplemente
Ea direccin
contenido
obtener
para
la
direccin
cualquier
el
acceso
gistro
una
y la
comienzo
instruccin
considerando
define
el
indexado,
la
de
especial
registros
de
indexado
direccionamiento
de
registro
un
direccionamiento
de
Se
registro.
ef
la
en
puede
ndi
registro
facilitar
para
el
consecutivos.
operando
dedican
procesadores
Este
registro
se
un
direcciona
registro
de
implcitamente
la
CPU
con
cuando
la
funcin
se
exclusiva
utiliza
de
una
instruccin
ser
un
re
con
DE
ARQUITECTURA
direccionamiento
de
modo
puede
se
usar
en
carse
En
un
Una
variante
modo,
efectiva.
le
la
forma
de
nes
modo
base
en
usan
estos
registro
de
se
de
base
similar
lugar
de
La
diferencia
la
forma
en
registro
un
proporciona
especifi
al
contiene
campo
la
registro
est
en
se
de
direccio
la
direccin
direccin
una
base
relativo
desplazamiento
un
al
direccin:
la
calcula
se
base.
obtener
que
modos
dos
estos
que
relativo
es
registro
para
excepto
entre
que
base
de
direccin
de
pane
indexado,
en
ndice
que
instruccin
la
que
nmero
un
tambin
supone
suma
modo
el
es
la
ndice.
ms
contiene
que
stos
de
debe
usar
va
instruccin.
la
direccionamiento
registro
cualquiera
se
direccionamiento
se
al
registros
de
de
indexado
es
registro
formato
registros,
ndice
473
INSTRUCCIONES
varios
con
el
caso,
registro
ndice
instrucciones
tal
del
modo
del
Este
se
que
un
que
la instruccin;
campo
del
procesadores
En
dentro
contenido
el
registro
en
supone
registro
registro
especial
l ama
se
En
ndice.
de
campo
este
direccin
indexado.
como
DE
CONJUNTO
el
base.
Resumen
Para
que
ACC,
el
250
nmero
efectiva
inmediato,
el
el
operando
registro
ACC
ACC
instruccin.
El
de
el
En
se
300.
es
carga
el
En
carga
la
el
el
ACC
el
el
est
operando
efectiva
directo,
modo
de
la
efectiva
R1,
en
y
de
contenido
el
es
modo
el
se
la
Tabla
11 -1
siete
los
para
sentencia
LDA
de
direccionamiento
TABLA
se
modos
transferencia
de
namiento,
es
el
el
enumeran
de
direccionamiento.
de
registros
smbolo
de
valor
direccin
la
La
la
direccin
efectiva
252
el
el
En
ACC.
el
en
es
752,
operando
cargado
el
usamos
el
operando
la operacin
cargado
tambin
muestra
simblica
de
cdigo
efectiva
tabla
convencin
una
el
para
directo,
en
operacin
smbolo
ADRS
de
carga
la
para
parte
cada
para
al
la
de
modo
el
En
direccin
una
direccio
de
modo
acumulador.
de
en
con
instruc-
11-1
Convencin
simblica
de
modo
cada
para
direccionamiento
Referidos
Modo
400,
el
el
y el
es
direccionamiento
400
carga
R\
carga
tiene
PC
direccin
500
la
de
es
El
/?!
el
indirecto,
modo
500.
En
direccin
la
y 251
En
800.
es
En
ACC.
relativo,
modo
registro
modo
del
250
igual
procesador
de
instruccin.
la
efecto
direccin
NBR)
del
contenido
en
en
indexado,
direccin
modo
indirecto,
se
la
operando
un
ejecutarse
que
500
(o
de
700,
es
En
ADRS
operando
operando
600.
Figura
instruccin
La
el
investigaremos
modos,
11-6,
direcciones
despus
operando
es
modo
esta
y el
500.
es
800.
de
campo
leer
para
el resultado
recibe
ACC
la
en
diversos
los
entre
muestra
se
con
direccionamiento
de
diferencias
las
mostrar
instruccin
el
modos
de
de
direccionamiento
Convencin
Transferencia
simblica
de
Directo
LDA
ADRS
Inmediato
LDA
Indirecto
LDA
Relativo
Direccin
Figura
11-6
Contenidos
efectiva
registros
la
del
ACC
M[ADRS]
500
800
ACC
*-NBR
251
500
[ADRS]
ACC-
800
300
LDA
SADRS
ACC
752
600
Indexado
LDA
ADRS
Registro
Registro
LDA
Rl
ACCACC<-/fl
M[M[ADRS]]
M\ADRS
M[ADRS
LDA
(Rl)
ACC
Indirecto
ACC
NBR
(Rl)
+
+
PC]
Rl|
900
*-A/[RI]
400
200
400
700
474
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
Memoria
PC
250
250
Opeode
251
ADRS
252
Siguiente
Modo
NBR
500
instruccin
=4(10
R1
400
700
500
800
752
600
ACC
Opeode:
cin.
El
smbolo
en
corchetes
res
ensambladores
efectiva
lo
de
se
indica
dando
del
nombre
el
del
parntesis
registro
registro
300
900
200
el
en
una
instruccin
del
despus
procesador
que
de
direccionamiento
modo
El
inmediato.
la
cual
antes
smbolo
El
reconoce
800
modos
indirecta,
direccin
entre
nombre
el
NBR
operando
Se
los
para
smbolo
el
PC.
colocado
indirecto,
registro
numricos
al
con
al
registro
un
11-6
Ejemplos
una
relativa
sea
FIGURA
precede
simboliza
do
ACC
carga
de
la
smbolo
direccin
hace
de
la
la
direccin
mediante
direccin.
modo
LDA.
efectiva
registro
En
est
smbo
el
El
de
direccin
encerra
compilado
que
indexado
continuacin
contiene
ADRS
algunos
por
modo
con
del
smbolo
designada
es
el
de
modo
encerrado
entre
parntesis.
11-4
Arquitecturas
de
Los
procesadores
culo.
Los
de
unos
tienen
conjuntos
Por
otros.
grandemente
ferencia
embargo,
junto
re:
los
7),
en
de
procesadores
instrucciones
los
de
comparacin
instrucciones
de
estas
con
que
conjunto
las
instrucciones
diferencias
diferencian
de
permiten
l evar
al
Asimismo,
de
hay
menores,
la
los
entre
dos
(CISC,
un
diversos
de
el
entre
del
de
cdigo
tipos
relacin
labores
ingls
de
diversos
en
existe
aunque
varan
complejo
del
campo
cabo
difieren
procesadores
asignado
marcadamente
instrucciones
instrucciones
que
diferentes
binario
cdigo
procesadores.
diferentes
mnemnicos
instrucciones
de
el
ejemplo,
entre
de
conjunto
un
de
de
conjunto
aspectos
vara
operacin
estndar
Complex
Re
{vase
Sin
procesadores.
arquitecturas
hardware
cl
de
y
el
Instruction
softwa
con
Set
Computers)
nivel
y flexibles
de ejecucin.
Instruction
Estas
racterizan
dos
RISC
1.
Los
accesos
Los
Nmero
Los
formatos
4.
Las
instrucciones
de
ms
necesitan
Una
y
est
todas
de
tiempo
de
Debido
Adems,
explica
el
en
1.
Captulo
Los
velocidad
mayor
propiedades
ca
que
y las
registro.
longitud.
alto
un
los
evitan
se
elementales,
de
necesidad
la
es
tienen
de
y almacenamiento,
carga
a
la'misma
conseguir
son
objetivos
operaciones
unidad
registro
control
de
organizacin
las
modos
RISC
un
relativamente
de
forma
es,
de
acceso.
relativamente
gran
direccionamiento
de
es
tpicamente
que
instrucciones
registros
de
fija,
subyace
que
excepto
velocidad
alta
una
memoria,
banco
un
longitud
una
rendimiento
accesos
limitado
simple
general,
tpicamente,
y,
pipeline,
en
como
se
12,
CISC
arquitectura
Una
tienen
bsicas.
enfoque
la
de
operaciones
RICS
otras
ia
direccionamientos.
de
instrucciones
bsicas,
cableada.
alto
las
de
instrucciones
son
instrucciones
las
tales
este
las
que
operaciones
modos
que
consecuencia
de.
de
las
datos
de
arquitectura
conseguir
una
del
sencil as
propiedades:
restingen
se
manipulacin
realizan
Para
ms
considerando
distinguir
siguientes
las
de
limitado
2,
3-
objetivos
ejecucin.
de
tiene
memora
instrucciones
por
alto
(RISC,
instrucciones
tener
rendimiento
un
instrucciones
instrucciones.
de
arquitectura
Una
que
arquitecturas
conjuntos
sus
caracterizan
se
proporcionan
se
pueden
combinan,
se
de
de
lenguajes
de
reducido
475
INSTRUCCIONES
operaciones
para
conjunto
de
procesadores
Computers)
Set
cuando
que,
hardware
soporte
un
compactos;
programas
Reduced
ingls
proporcionan
que
DE
CONJUNTO
DE
ARQUITECTURA
accesos
memoria
siguientes
las
tiene
pura
ests
propiedades:
disponibles
directamente
todos
casi
en
los
de
tipo
instruc
ciones.
2,
Mayor
3,
Los
formatos
4.
Las
instrucciones
El
objetivo
das
en
de
los
controlando
el
como
La
que
de
incluyen
datos,
(2)
clasificar
instrucciones
de
sin
cambiar
que
aquellas
que
mayora
la
de
La
mayora
categoras
manipulacin
de
el
de
contenido
se
realiza,
se
convienen
probable
una
en
RISC,
tipo
de
las
en
y (3)
la
realizan
informacin
entre
hay
No
obstante,
las
instrucciones
incluyen
computadoras
(1)
de
instrucciones
las
binaria.
de
de
Las
instrucciones
ins
los
procesa
transferencia
del
control
transferencias
sus
elementales
de
instrucciones
aque
conjunto
un
entre
elementales
instrucciones
principales:
datos,
datos
de
las
comprendida
est
CISC.
principalmente
tres
transferencia
conse
para
pipeline
un
instrucciones
de
puramente
de
son
centraremos
nos
CISC
mediante
formatos
tos
bsqueda
esta
arquitec
una
de
la
actuales
instrucciones
procesan
conjunto
que
en
de
se
diseos
en
12.
de
captulo,
arquitecturas.
este
instrucciones
otra
tipo
Captulo
En
los
Las
pipeline.
en
que
diversidad
y la
operaciones
Debido
pequeos
microprogramado.
progra
de
instrucciones.
las
ms
instrucciones
las
emplea
realizar
ejecuciones
de
son
en
RISC,
arquitecturas
RISC
ambas
datos
elementales
pueden
se
Las
de
operaciones
En
el
en
puramente
son
que
dores
posicin
actual
gama
bsico
trucciones.
de
de
presenta
se
que
de
control
el
lugar
operaciones
faciliten
que
memoria
registros
de
microprogramado
ruta
operaciones
accesos
las
cercana
dar
pueden
complejidad
utilizar
control
una
de
la
suele
el
velocidad,
mente,
bancos
se
mayor
secuencia
los
los
ms
instrucciones
Adems,
de
complejas.
como
forma
de
ajustarse
proporcionar
memoria,
debido
Adems,
reduccin
la
instrucciones,
guir
l as
la
de
RICS.
las
es
memoria.
conservar
accesibilidad
tura
CISC
longitud.
elementales
operaciones
programacin
de
diferente
de
son
tanto
arquitectura
mediante
alta
de
la
direccionamientos.
de
instrucciones
realizan
lenguajes
eficientes
modos
las
de
compactos
mas
de
nmero
datos
de
programa.
desde
de
una
manipu-
476
FUNDAMENTOS
lacin
de
de
datos
control
nes
bsicas,
aplicaciones
Las
el
en
tener
de
instrucciones
de
el
cambiar
los
entre
ejecutan
puede
y de
de
capacidad
decisiones
procesador.
cambian
del
Aparte
instrucciones
otras
que
realizan
de
datos
instrucciones
Las
desplazamiento.
tomar
el
de
conjunto
operaciones
camino
instruccio
especiales
concretas.
Instrucciones
sin
lgicas
la
se
procesador
un
COMPUTADORAS
aritmticas,
cuando
programa
DE
operaciones
proporcionan
programa
el
por
en
LGICO
realizan
del
tomado
11-5
DISEO
DEL
transferencia
Las
dato.
de
datos
mueven
transferencias
tpicas
procesador
de
registros
transferencia
y los
de
registros
de
dato
un
E/S,
y los
los
entre
del
lugar
un
memoria
entre
son
procesador
registros
propios
otro
del
procesador,
de
registros
proce
sador.
La
Tabla
11-2
procesadores.
je ensamblador
bargo,
pueden
usa
registros
intercambio
de
pila
de
memoria.
Las
La
de
TABLA
Push
procesados
procesadores
debido
pal,
la
utiliza
pila
efectos
los
de
un
tpicas
de
memoria.
de
posicin
entre
realiza
memoria,
realizar
La
datos
Exchange
de
se
transferencia
transferencia
para
el
entre
operaciones
la
en
Mnemnico
Load
LD
Store
ST
Move
MOVE
Exchange
XCH
Push
PUSH
Pop
Input
Output
POP
IN
OUT
de
pila,
los
una
negativos
procesador
datos
de
transferencia
Nombre
en
de
se
son
de
em
instruccin
La
una
instruccin
una
Pop
Load
indicar
para
la
La
instruccin
procesador.
posicin
una
lengua
sin
11-2
manejo
basada
arquitectura
para
registro
un
instrucciones
Instrucciones
diversos
utiliza
memoria.
entre
del
un
de
procesadores,
La
instruccin.
registro
procesador
registros
se
de
Algunos
muchos
en
abreviatura
continuacin.
Instrucciones
varios
Tambin
posiciones
registros,
dos
entre
describen
se
dos
del
con
otro.
entre
y
datos
posiciones
procesadores
misma
a
registro
un
procesador
memoria
memoria
la
6).
la
utilizadas
tpicas
mnemnico,
(Referencia
para
la
desde
del
registro
un
smbolo
IEEE
desde
en
transferencias
ocho
su
mnemnicos
utiliza
se
las
estndar
transferencia
Mote
desde
dos
diferentes
de
acompaa
el
transferencia
una
instruccin
te
recomienda
una
indica
lista
una
instruccin
que
utilizar
indicar
para
Store
proporciona
cada
pila
y control
pila
el
utiliza
de
evaluar
para
en
se
anteriormente,
present
se
que
datos
rendimiento
tpicamente
posee
En
las
tareas.
las
expresiones
las
de
para
algunas
caractersticas
que
calculadoras
electrnicas
aritmticas.
pilas
almacenar
que
facilitan
y
Desafortunadamente,
residen
informacin
en
la
memoria
relacionada
princi
con
DE
ARQUITECTURA
la
l amada
procedimientos,
las
Secciones
Las
instrucciones
tro
de
sube.
procesador
la pila.
Sin
embargo,
bien,
la
de
alta
ceder
lo
en
de
puntero
La
de
pila:
de
ja
hacia
en
la
en
pila,
la
pila
el
que
estaba
en
esa
con
un
dato
nuevo
pila
nuevo
de
forma
en
realizan
la
pila
posicin
el
incremento
posicin
ms
de
contenido
la
pila
Ms
operaciones.
de
antes
memo
de
despus
l ama
se
regis
un
direcciones
de
la
pila
la
dos
estas
manejar
y pop
el
decrementa
apunta
la
en
que
espacio
para
de
objeto
realizar
del
siempre
se
la
datos
/?!
coloca
se
bajas.
puntero
TOS,
que
y decremento
es
que
crece
ha
borrado
pila
queda
puesto
o
en
101.
101
ac
de
pila
el
dato
de
la
de
cuando
de
ella.
la
pila
posicin
se
pila
con
que
memoria
de
SP-
SP
empu
B est
dato
un
ha
se
nuevo
el
datos
un
nuevo
en
la
cuanto
en
dato,
pila
se
la
de
sacado
importancia
con
carga
los
se
el
posteriormente
dato
tiene
no
pila
est
el
push,
comunican
X.
push
operacin
una
que
el
Esto
Suponemos
una
en
dato
introducir
Para
192.
escribiendo
SP
la
Ahora
SP.
del
almacenados
dato,
este
des
direccin
El
el
cuenta
fsicamente
Hay
respectivamente.
borrar
el
primero
que.
y
Para
datos
tres
direccin
la
Dese
pila.
pila.
101
la
contiene
incrementando
contiene
SP
sobrescrito.
con
102
pila
una
SP,
pila,
ia
de
direccin
la
de
puntero
103,
direccin
como
de
superior
la
superior
de
El
posicin
la
organizada
memoria
una
ya que
decrementando
abajo
posicin
de
registro
la
de
la
no
operar
de
contiene
dato
de
realidad,
de
Un
SP
posicin
la
en
en
pero,
la
valor
consecutivas,
tanto
alta
forma
su
ms
las
en
hacia
empuja
hacia
direcciones
por
ms
dato
nuevo
direccin
push
parte
una
leyendo
posicin
se
la
un
al
incrementa
se
operaciones
momento
en
arriba
dato
Las
altas
ese
y C
A.
arriba
porque
muestra
ms
est
que
la
siempre
pila
pila
porcin
una
contiene
pila.
11-7
direcciones
dato
explic
se
pila.
Figura
las
la
la
la
en
esencialmente,
Pointer)
de
segn
memoria
la
entre
coloca
de
realmente
es,
que
datos
objeto
un
que
registro
alto
ms
interrupciones,
push
operacin
mueve
pila
transfieren
borra
direccin
Stack
ingls
del
{SP,
se
la
una
por
El
La
pop
nada
de
ella.
principal
programa
y pop
memoria.
operacin
La
memoria
pila/sA
la
al
477
INSTRUCCIONES
11-9.
de
accedida
ria
vuelta
11-8
DE
CONJUNTO
segn
indica
se
continuacin:
M[SP]<-R\
El
Una
puntero
microoperacin
de
pila
decrementa
se
de
escritura
de
forma
apunta
que
introduce
la
palabra
procedente
la
direccin
de
de
/?l
Memoria
Direcciones
100
101
102
103
104
11-7
FIGURA
Memoria
de
la
pila
en
la
la
siguiente
posicin
palabra.
ms
alta
478
FUNDAMENTOS
de
la
Vase
pila.
designa
elimina
de
Se
DISEO
DEL
lee
dato
al
con
est
que
direccin
la
operacin
la
pila,
posicin
por
la
segn
pop
la
de
de
dato
la
de
especificada
una
encima
siguiente
COMPUTADORAS
DE
memoria
la
memoria
la
el
apuntar
de
palabra
contiene
SP
que
la
LGICO
R\
-MISP]
SP
<-
pila
que
se
l eva
se
la
pila
M{SP\
que
Un
SP.
en
dato
se
continuacin:
/?!.
El
de
puntero
convertido
ha
de
presente
indica
se
SP
alta
ms
direccin
la
en
pila
posicin
nueva
incrementa
se
para
ms
alta
la
de
pila.
Las
dos
mediante
actualiza
SP
puede
caso,
SP
pila
incrementa
se
En
este
El
de
la
en
pila
Las
segn
est
dos
ltimas
E/S
Las
instrucciones
Estas
versus
gistro
de
memoria.
entrada
instrucciones
el
diente,
el
de
y
bin
le
l ama
el
contrario,
se
Por
direccionar
los
y/o
salida
memoria
la
es
concreta,
pila
el
puntero
di
pila.
de
tipo
del
el
que
la
que
de
ya
dependen
E/S,
conteniendo
seleccionar
de
asignacin
configuracin
la
puertos
un
la
E/S,
forma
de
separada
E/S
ubicada
de
E/S.
En
este
direccin
el
rango
los
puertos.
los
sistemas
puertos
y salida
de
en
con
E/S
formato
su
se
que
Por
memoria
de
direcciones
razn,
esta
E/S indepen
independien
se
enu
segn
interpreta
por
de
E/S separa
este
se
no
mtodo
asigna
no
un
existen
subrango
direcciones
de
direcciones
separadas
de
para
memoria
manejar
el
la
ve
tam
E/S,
caso
la
de
son
diferentes,
separado
de
re
se
palabra
una
direccionamiento
El
concreto.
memoria,
en
entrada
de
que
de
los
un
concreto
datos.
En
de
puerto
direcciones
las
de
memoria
las
campo
un
de
formas.
dos
instrucciones
tiene
campo
de
puerto
direcciones
de
puertos
en
selecciona
se
Se
dedi
tpicamente,
es,
Un
que
un
transferencia
de
puerto
ms
uno
dispositivo.
la
incluyen
asignan
se
E/S,
excepto
memoria.
de
posiciones
con
Un
un
la
de
concreto.
similar
para
puertos
puertos
de
y almacenamiento,
carga
de
dispositivos
y los
procesador
lugar
en
E/S
y salida
entrada
de
de
de
forma
asignadas
para
los
en
la
de
y decrementa
en
registros
conectadas
de
procesador
memoria
la
por
la
memoria
externos
de
seleccionado
11-2,
utiliza
de
seleccin
afectado
El
Tabla
se
dispositivo
direcciones
otras.
la
en
control
de
rango
unas
mer
de
los
nmero
un
de
puerto
direcciones
Las
pila
salida,
instrucciones
registros
direccin,
una
especificar
para
una
incrementa
automticamente
en
entre
cierto
un
con
Las
se
de
inferior
se
direccin
una
entrada
las
con
tiene
mediante
selecciona
ubicada
datos
realizan
se
lneas
con
E/S
similares
son
procesador
transferencia,
transfieren
E/S
de
que
comunicaciones
puede
SP
de
ventaja
La
actualizar
se
tal
encima
por
direccin
la
ser
el
especificar
que
de
debe
que
funcionar,
pop.
tener
se
En
continuacin.
transferencias
a
inicial,
push
disponible
a
el
supone
cados
sin
instrucciones
instrucciones
las
que
ella
Fi
intercambiarse.
empiece
que
la
Tambin
pop.
vaca
se
pila
memoria.
operacin
posicin
SP
En
pila.
una
de
la
en
siguiente
la
deber
valor
un
de
independiente
E/S.
con
decrementa
se
la
la
si
contrario,
el
direcciones
las
de
apunte
operaciones
partir
operacin
referirse
describe
se
carga
A
SP
que
de
cada
con
puede
siempre
reccin
para
se
memoria.
automticamente
procesador
forma
secuencia
la
caso,
puntero
asignada
de
push
operacin
la
en
pila
una
incrementos
mediante
crezca
de
Por
acceso
primero
organizacin
la
memoria.
de
un
son:
y pop
realiza
se
de
depender
direccin
la
push
operaciones
Qu
operacin
SP.
decremento,
que
para
construir
puede
pila.
de
decrementndose
crece
las
para
actualizacin
una
incremento
mediante
la
11-7,
construir
gura
tes
necesarias
microoperaciones
memoria
DE
ARQUITECTURA
las
transferencias
de
memoria
en
memoria,
un
similar
manipular
carga
11-6
el
dalos
E/S*
mismo
la
cin
de
datos
Instrucciones
Instrucciones
lgicas
3.
Instrucciones
de
lista
la
de
las
trol.
de
Por
a
cenar
resultados
secuencia
el
contrario,
la
instruccin,
l evar
las
de
Sin
embargo,
una
el
por
instruccin
una
en
que
de
surge
como
la
E/S.
sobre
los
las
datos
proporcionan
manipula
instrucciones
de
bsicos;
bits
datos
se
ms
mucho
parece
instruccin
una
se
varias
involucrar
puede
desde
operandos
los
microope
medante
tpicamente
es
control
de
la
del
una
unidad
bsicas
operaciones
adecuados
registros
de
microoperacin
el
bajo
procesador
lista
la
procesa
Una
microoperaciones,
del
hardware
posiciones
instrucciones
La
ciones.
Sin
dichos
Estas
ope
de
con
como
el
son
y alma
procesador,
especificadas.
la
mtodos
11-3
suma
caracterstica
todos
sus
cenado
el
que
bits
en
nmero
da
al
valor
de
todos
del
tipos
durante
de
de
operacin.
de
la
las
de
todos
en
produce
Se
ejecucin
operacin
efectuar
la
estas
cuatro
de
opera
suma
resta;
mediante
cualquier
estas
aritmtica
bits
en
programas.
numrico
problema
una
un
y
de
dato
aritmticas
especificar
que
incluye
se
datos
al
enteros
alma
un
sus
bits
un
registro
I.
disponibles
estar
en
en
con
valor
decrementa
se
estar
proce-
nmero
uno
pueden
va
Una
del
todos
con
divisin
memoria.
un
Cuando
numero
de
instruccin
la
palabra
una
resta
memoria.
resultado
de
resultado
decremento
de
posicin
en
como
de
multiplicacin
el tipo
que
operaciones
puede
ejecuta
produce
La
tpicas.
palabra
una
se
instruccin
como
supone
de
deben
cuando
sus
sustraccin,
suma,
instrucciones
aritmticas
registro
un
incremento,
La
se
tienen
solucionar
instrucciones
en
incrementa.
datos.
Una
de
procesador
bits
sus
instrucciones
diferentes
lista
con
se
multiplicacin
realizar
numrico.
operacin
0 cuando
se
para
almacenado
binario
numero
divisin
suficientes
anlisis
una
la
registro
un
con
Las
se
uno
comn
sador,
de
ta
la
sustraccin,
para
slo
pequeos
son
la
suma,
instrucciones
poseen
y
bsicas
la
son
multiplicacin
la
Tabla
incremento
bsicas
procesadores
procesadores
algunos
utilizan
se
es
los
operaciones
cuando
En
aritmticas
de
mayora
embargo,
procesadores,
cuatro
procesador
cdigo
de
ejecutada
cuatro
para
memoria
puerto
un
simplicidad
aritmticas
divisin.
en
la
las
para
datos
tpico,
de
manipulacin
10,
Captulo
una
Instrucciones
Las
tres
manipulacin
y de
de
el
elemental
acceso
en
la
de
utilizan
asigne
se
es
a
operaciones
procesador
tipos
instrucciones
se
desplazamiento
instrucciones
en
ejecucin
racin
un
las
ejemplo,
tie
no
instruccin
misma
una
de
mtodo
este
usa
instruccin
tanto
acceso
una
tambin
la
como
adoptan
se
mtodo
este
realizan
En
ve
de
posiciones
posicin
como
aritmticas
dadas
raciones
datos
habitualmente
dan
se
memoria
asociada
de
tratan
se
que
Por
de
procesador
dividen
se
E/S
E/S.
manipulacin
de
del
de
de
ventaja
que
de
a
los
direccin
instrucciones
E/S
479
INSTRUCCIONES
que
debido
como
La
de
procesadores
transferencia
la
la
manipulacin
clculo
2,
Una
memoria
memoria.
de
de
de
recursos
Los
salida
en
de
instrucciones
los
de
puertos
puerto
Cada
memoria.
que
de
lo
que
entrada
haciendo
palabra
conjunto
Instrucciones
Las
de
utilizadas
una
ya
comn.
para
los
de
a
salida
de
palabra
una
tanto
no
tener
direcciones
almacenamiento
transferencias
y
de
especficas
para
E/S
rango
instrucciones
nen
entrada
DE
CONJUNTO
del
definicin
la
con
del
signo
sin
480
FUNDAMENTOS
DISEO
DEL
LGICO
TABLA
DE
COMPUTADORAS
11-3
Instrucciones
aritmticas
tpicas
Nombre
Mnemnico
Incremento
INC
Decremento
DEC
Suma
ADD
Resta
SUB
Multiplicacin
MUL
DIV
Divisin
Suma
con
acarreo
ADDC
Resta
con
acarreo
SUBB
Resta
inversa
SUBR
NEG
Negacin
signo,
nmeros
binario
se
clculos
El
decimales
tiene
ciales
informacin
de
dos
ms
el
valor
del
(borrow)
acarreo
instruccin
de
de
lugar
La
lgicas
instrucciones
Son
si
fuesen
cambiar
de
nuevo
En
hace
un
el
que
operando
bits
diente
sea
del
los
los
en
11-4
los
de
manipulacin
bits
booleanas.
seleccionado
para
realizar
unos.
instrucciones
poner
stas
bits.
a
se
tres
Hay
complementarlo.
operaciones.
un
con
La
nmero
en
signo,
con
de
grupo
o
XOR
la
las
en
palabras,
Las
tres
La
se
valor
para
todos
se
poner
opera
bit
un
poner
habi
emplean
un
los
correspon
realizan
como
bits:
el
que
de
considerar
manipular
lgicas
usa
Clear
provoca
lgica
lgicas
operacin
operaciones
AND
el
instrucciones
para
lgi
valor
un
instruccin
Ser
suelen
se
posibles
operaciones
en
separado
por
introducir
instruccin
realizan
representan
memoria.
invierte
Aunque
registros
que
instrucciones
o
tpicas.
La
ceros.
las
bits
la
en
bits
operando
de
Complemento
instruccin
resta
previa.
en
del
bit
lgicas
instruccin
La
operan-
operacin
operacin
un
la
dos
de
de
grupos
registros
por
efectan
la
2 de
adecuada
instrucciones
OR
espe
almacenar
instruccin
la
cada
cero
los
en
AND,
cuando
estas
La
operaciones
de
almacenadas
de
aplicacin
individualizadamente.
operando
ponerlo
bit,
algunas
sea
reemplazado
enumeran
de
0,
un
bits
tratan
almacenados
operandos
por
del
instrucciones
de
para
realizando
a
las
flip-flop
operacin
en
palabras
de
la
de
instrucciones
bits
las
en
Mediante
especificado
Las
operando.
Las
valores
se
operando
reemplazado
en
operaciones
tualmente
bit
Tabla
la
de
individual
binario.
en
operaciones
booleanas,
en
utiliza
se
tiene
la
gener
operando,
complemento
el
por
manipulacin
en
variables
posible
es
realiza
nmero
realizan
la
para
codificada
informacin
como
ciones
tiles
los
la
similar,
se
que
de
manipulacin
y de
lgicas
memoria.
cas
el
forma
acarreo
orden
negacin
multiplicar
Instrucciones
Las
el
instruccin
equivalente
es
que
B.
invierte
un
realiza
De
el
usa
acarreo
anterior.
operandos
inversa
resta
clculo
Se
con
resultado
procesadores
aritmtica.
suma
del
dos
enteros
con
flotante
punto
el
tanto,
por
los
de
mayora
precisin
instruccin
acarreo
sustrae
finito,
es
La
doble
con
La
acarreo.
registro
finita.
operaciones
en
seccin.
siguiente
la
en
Las
representacin
La
5.
flotante.
punto
en
1 y
cualquier
precisin
trabajar
una
facilitan
que
de
bits
datos
Captulos
presenta
se
y
de
aritmticas
los
en
nmero
binarios
presentaron
cientficos
bit
grupo
TABLA
11-4
Instrucciones
Mnemnico
Puesta
0 [Clear)
CLR
Puesta
1 (Sel)
SET
NOT
Complemento
AND
AND
0R
OR
OR
XOR
Exclusiva
Poner
0 el
acarreo
Poner
1 el
acarreo
(Set
Complemento
bits
de
variable
una
X-1
se
AND
con
para
palabra
una
resto
permanecen
tando
ceros,
enmascara
instruccin
La
instruccin
OR
variable
cualquier
lgica
suma
variable
(OR)
usar
cuando
menta
XOR
la
puesta
de
status
serie
una
Los
hizo
la
en
los
0 indica
la
similar,
Por
instruccin
la
tanto,
mediante
l ama
le
poner
mscara
porque,
le
tambin
AND
operacin
la
quieren
se
que
se
que
expresin
y el
0,
inser
denomina
la
operacin
instruccin
de
bits
de
bits
lgica
de
un
operando
los
bits
con
de
Por
la
tanto,
quieren
la
instruccin
la
operacin
poner
la
que
OR
se
OR
A
1.
la
aplica
indica
X,
Para
le
se
que
0
mediante
se
que
se
los
selectivamente
bit
del
0.
operando
un
a
expresin
con
1.
pero
le
l ama
no
bits
variable
Una
con
la
veces,
de
un
booleana
cuando
cambia
manipulacin
pueden
Se
acarreo.
X.
se
la
realiza
se
de
instruccin
de
instrucciones
otras
de
variable
Sel.
XOR
incluyen
la
complementar
I
XyX0
para
X
XOR
bits
de
una
que
bits,
realizar
puesta
mismas
estas
bit.
de
complemento
de
operando.
comple
operacin
0 (Clear),
operaciones
similar.
manera
desplazamiento
instrucciones
derecha.
desplazamientos
desplazamientos
El
hemos
bit
operaciones
en
entrante
en
aadido
si
otras
sr
lgicos,
del
contenido
el
desplazar
para
son
Aqu
especificar
utiliza
la
desplazamientos
quierda
desplazamiento.
!.
bits
grupo
un
suma
1 los
de
complemento
de
Existe
por
selectiva
se
similar,
posicin
la
booleana
se
Instrucciones
mas.
forma
instruccin
la
o
forma
aplicar
en
bit
la
a
se
11,4
de
bits
los
tambin
1 indica
de
I;
instruccin
realiza
(Se/)
al
l ama
veces,
Tabla
los
forma
de
un
un
cambiar
relacin
se
0.
con
En
la
unos
le
se
AND
poner
para
expresin
produce
XOR
debe
se
operacin
operando.
de
de
multiplicada
0
posiciones
en
0;
un
ser
las
selectivamente
instruccin
La
se
usa
contenga
OR
Esto
den
de
poner
que
instruccin
en
la
sin
para
palabra
una
se
X,
permanece
puede
del
parte
una
al
operando
un
la
produce
expresin
la
X,
Clear.
bits
de
por
0
A
booleana
cambia
de
contenga
que
cambiar.
sin
variable
no
bits
los
poner
COMC
(AND)
variable
una
que
usa
SETC
carry)
cualquier
Para
CLRC
carry)
acarreo
multiplicada
indica
AND
0.
binaria
del
operando
un
tpicas
bits
de
manipulacin
y de
lgicas
Nombre
de
481
INSTRUCCIONES
DE
CONJUNTO
DE
ARQUITECTURA
las
de
los
que
desplazamiento
posibilidades
10.
Captulo
bits
de
la
operando
palabra
aparte
instrucciones
de
utilizar
el
aritmticos
Las
u
operaciones
de
operando
un
del
determina
un
de
de
diversas
rotacin.
for
mueven
se
el
0
entrante,
desplazamiento
iz
la
de
tipo
segn
pue
482
FUNDAMENTOS
En
la
Tabla
plazamiento
desplazamientos
en
complemento
posicin
i 1-5
ms
la
la
trucciones
a
1 el
pueden
afecta
bit
del
valor
el
bit
introduce
de
status
TABLA
de
de
signo
en
sin
bit
como
se
desplaza
hacia
La
de
aritmtico
lgico
desplazarse
por
sino
de
acarreo
cdigo
cinco
ins
puede
se
la
es
dos
las
izquierda
no
nenime
aritmtico
Ea
la
izquierda
con
el
bit
no
Las
entrante.
del
registro
el
del
la
para
especfica
instruccin
de
tipo
el
Una
desplazar.
registro
la
bit
de
ms
izquierda.
desplazamiento.
de
la
bit
al
forma,
esta
izquierda
Algunos
una
ms
posicin
registro
del
al
tie
procesadores
Un
y el
al
lgico,
tratan
De
entrada
la
desplazamiento
desplazamiento
de
instruccin
bit
salen
que
acarreo
rotada.
al
e
con
siendo
acarreo
desde
valores
desplazamiento
rotacin
esta
de
saliente
bit
completo
resto
bit
el
el
en
de
palabra
cuya
los
como
instrucciones
transfiere
acarreo
circular:
desplazamiento
se
pierden,
un
palabra
La
ROLC
acarreo
producen
de
RORC
acarreo
con
campos
a
izquierda
izquierda
contenido
SHRA
SHLA
derecha
salida
el
derecha
contiene
campo
nmero
de
incluir
puede
los
el
posiciones
siguien
campos:
el
es
campo
del
que
de
especifica
direccin
cifica
uno
rreo),
da.
RL
los
es
COUNT
miento,
su
instruccin.
2k
direccin
de
la
de
de
nmero
RL
bits
que
dicho
de
si
indica
posiciones
indica
el
desplazamiento
un
TYPE
operando.
desplazamiento
que
COUNT
especificar
para
del
Con
posiciones.
y el
operacin
1 bit
de
campo
1
TYPE
localizacin
tipos
campo
un
REG
cdigo
cuatro
un
es
de
mximo
una
la
la
OP
OP
transfiere
va
derecha
SHL
izquierda
aritmtico
rotacin
varios
se
el
SHR
derecha
ROR
con
operacin
operando
la
ROL
extensin
con
la
la
de
el
derecha
de
registro,
formato
de
tes
Rotacin
desplaza
el
Rotacin
por
del
un
que
izquierda
derecha
acarreo
nen
Rotacin
una
la
la
la
como
rotacin
a
introducen
se
que
la
en
con
tpicas
desplazamiento
Lgico
lgico
Rotacin
bit
la
embargo,
la izquierda
desplazamiento
Desplazamiento
Desplazamiento
Desplazamiento
Desplazamiento
el
de
Sin
Nombre
instrucciones
signo
junto
desplazamien
11-5
Instrucciones
Las
de
derecha
ms
signo
con
bit
instruccin
posicin
izquierda.
la
ej
que
la
en
la
des
Los
nmeros
e!
conserva
cambiar.
entrante
mientras
V,
derecha
hacia
lgico
desplazamiento
el
en
que
overflow*
signo
de
desplazamiento
la
El
desplazamiento.
del
desplazamiento.
despus
el
para
a
bit
desplazamiento
distinguir
de
reglas
de
entrante
aritmtico
manteniendo
izquierda
instruccin
se
poner
las
instrucciones
bit
del
posicin
ajustan
de
tipos
cuatro
la
en
COMPUTADORAS
desplazamiento
El
pero
la
El
izquierda.
nmero
idntica
0
se
2.
DE
los
introduce
a
enumeran
aritmticos
aritmtico
to
se
lgico
del
resto
LGICO
DISEO
DEL
es
aritmtico,
(lgico,
desplazamiento
el
nmero
formato,
de
posible
es
que
se
ha
de
un
de
campo
rotacin
es
posiciones
especificar
desplazar
la
desplazar,
tipo
operando,
una
espe
que
con
e!
tiene
bits
rotacin
derecha
a
el
REG
dos
la
aca
izquier
hasta
de
un
desplaza
todo
ello
en
ARQUITECTURA
11-7
Clculos
En
en
muchos
clculos
procesador,
y
nmero
la
flotante
otra
el
de
dos
indica
parte
decimal
la
+6132.789
es
contiene
una
del
de
punto
del
base
Mantisa
flotante
punto
en
mantisa,
Por
exponente.
un
nmeros
Los
fraccin
una
l ama
se
En
grande.
muy
flotante.
nmero
notacin
en
es
punto
en
signo
la
utilizan
se
que
notacin
en
el
representa
se
nmeros
nmeros
partes:
posicin
los
de
rango
tales
expresar
tienen
483
INSTRUCCIONES
DE
CONJUNTO
flotante
cientficos,
forma
la
punto
en
punto
DE
el
ejemplo,
como:
Exponente
'
El
valor
la
derecha
del
del
notacin
cientfica
tan
representar
para
indica
exponente
punto
la
que
1.6132789
actual
la
en
10+4.
de
nmero
un
posicin
indicado
decimal
+
+04
.6132789
la
Los
del
Esta
nmeros
decimales
donde
en
registros
usa
la
8 bits
con
mantisa
tiene
mantisa
sigue
equivalente
binario
el
para
la mantisa
para
un
al
binario
bit
la
en
de
signo
Se
dice
El
000100
senta
normalmente
puede
2t=
flotante
con
mxima
bits
sus
dgito
tiene
el
ms
de
la
de
la
nmero
significativo
normalizada
los
de
tanto
cero,
nmeros
la
de
48
flo
punto
en
de
en
0.0035
pero
distintos
dgitos
a
binario
punto
exponente
est
precisin
tiene
no
que
se
a:
0.350
decimal
la
puesto
todos
excep
1001.11
El
+.
un
El
si el
normalizado
est
mues
2+4
mantisa
la
similar,
binario
es
+(0.1001110),
ejemplo,
proporcionan
indica
registro.
equivalente
flotante
se
como
que
el
en
punto
en
flotante
punto
en
izquierda
muestra
se
normalizado
ser
la
no
pumo
normalizados
no
cero
exponente
no
forma
nmero
repre
mantisa
de
el
01001110
ms
Por
cero.
interpre
se
fsicamente
la
representa
se
el
para
de
decimal
ejemplo,
Exponente
nmero
en
de
nmeros
Los
no.
tante.
nmero
un
que
distinto
es
bits
estn
exponente
punto
Mantisa
fx
mantisa
Por
pero
El
punto
en
y el
y el
flotante
10
base
exponente.
posicin
+4.
mantisa
la
La
nmero
base
equivalente
flotante
punto
la
10*
Slo
y E el exponente.
del
procesador.
Un
se
que
representa
La
mantisa
los
explcitamente.
tran
to
la
Fes
representacin
en
posiciones
cuatro
es
forma:
fx
sentado
est
decimal
punto
mantisa.
cero
se
mantisa
repre
el
en
como
exponente.
La
tar
tiene
representacin
un
determinado
que
reservar
registro.
tante,
bit
un
aproximadamente
positivos
+
con
un
flotante
punto
en
bit
negativos
de
1014.
signo,
mas
incrementa
Suponga
el
para
Los
signo,
48
35
grandes
bits
bits
el
rango
se
pueden
la
para
(l
de
rango
los
usar
mantisa
2"35)
enteros
2+
bits
2047
un
el
para
as
representar
son:
bits.
exponeme.
nmero
ajus
Puesto
(247
ser
representar
pueden
se
que
signo
con
para
y 12
nmeros
los
registros
con
de
pueden
se
que
el
procesador
un
en
Los
se
que
I),
es
que
punto
nmeros
no
484
FUNDAMENTOS
Este
y
DISEO
DEL
nmero
11
puede
deriva
se
El
unos.
de
as
mucho
solo
mayor,
misma
reduce
se
que
48
de
bits
Operaciones
aritmticas
Las
aritmticas
operaciones
enteros,
ros
la
deben
iguales
ser
nmeros
necesario
l eva
miento
la
mtodo
de
ms
sumar
dos
el
derecha
un
primer
la
Si
de
de
prdida
reduce
Cuando
vos,
se
pueden
dos
restan
se
Un
nmero
en
un
nmero
normalizado.
hasta
cin
ma
normalizada.
el
ejemplo
x
despus
una
En
de
cada
fracciones.
registros,
significativos.
ei primer
que
la
desplazar
es
la
diferencia
segundo
el desplaza
El segundo
ei
en
mientras
contener
vez
puede
tiene
un
normalizar
mtodo
pue
mantisa
el
con
los
entre
derecha
contener
de
dgito
un
la
exponen-
ceros
Un
overflow.
incrementando
los
en
el
significati
ms
dgitos
over-
exponente.
es
la
105
posicin
la
en
nmero
ms
necesario
es
el
desplazar
de
para
los
el
que
de
dos
todos
veces
mantisa
mantisa
cero
la
en
hacia
la
de
procedimiento
los
la
la
distinto
resultado
procesadores,
asegurar
de
significativa
desplazar
dgito
un
aparezca
que
necesario
mayora
operacin
105
JO5
el
hasta
exponente
anterior,
l\
las
sumar
ejemplo:
que
Para
.35000
produce
siguientes
los
102
puede
suma
suma
siguiente
flotante
decrementar
obtener
se
10:
I0:
resultado
el
el
en
punto
el
suma
exponentes
de
desplazar
menos
igual
.00350
En
los
que
suma
puedan
se
dgitos
.56780
la
alineamiento
1580
-.56430
quierda
posicin.
La
sumar:
.(XX)
la
la
nmeros,
muestra
se
fracciones,
desplazando
izquierda
posiciones
de
se
que
precisin,
de
nmero
fracciones
dos
suman
corregir
como
ya
nme
con
complejo.
base
almacenadas
los
la
habitual
un
de
la
estn
.5373980
puede
representar
nmeros,
los
que
ms
la
Considere
antes
.5372400
se
se
rango
102
10_1
fracciones
solamente
las
iguales
posiciones
la
provocar
derecha
esto,
las
procedimiento
la
.5372400
tres
derecha.
porque
El
menor
Cuando
de
complicadas
de
puntos
fracciones.
.1580000
sean
flow
un
pueden
precisin
hardware
un
los
las
restar
ms
son
requiere
alineen
se
nmero
puede
error.
Despus
flotante
tiempo
que
de
exponentes
preferible
es
causar
exponente
tes.
los
desplazar
posiciones
tres
mero
punto
se
la
segn
signo
que
flotante:
que
Podemos
se
de
grande
represente
se
consecuencia,
ajusta
rango
bit
un
ms
Aunque
Como
en
Es
con
decimal
aproximadamente.
el
nmero
necesitan
de
El
representacin.
ello,
exponente
y un
nmero
unos
2047.
Lo
bits.
con
antes
punto
en
35
nmeros
la
en
Por
ejecucin
su
y
dos
de
resta
bits
35
contiene
211
I06LS
es
nmeros.
COMPUTADORAS
que
grande
48
de
DE
equivalente
es
hay
cantidad
mantisa
una
ms
exponente
representar
la
LGICO
resultados
no
es
la
iz
primera
izquierda
normaliza
estn
de
for
ARQUITECTURA
La
multiplicacin
multiplicacin
La
divisin
La
y divisin
ejemplos
la
que
del
base
cdigo
procesadores
y la
del
signo
signo
ms
nentes
pasan
entidad
99.
en
exceso
99,
ser
positivos.
E
99
099
entre
198.
ms
pequeo.
excepto
mayora
todos
elimina
se
El
sesgo
expo
forma
no
los
los
exponent).
exponente
flotante.
Hay
precisin
Cuando
estn
simple
long).
utilizan
sufijo
F.
dos
formatos
simple,
disponibles
el sufijo
de
signo
mantisa,
la
entre
El
est
/,
izquierda
izquierda
los
mantisa.
formada
del
del
bit
a
L1
de
99
de
que
como
tienen
da
los
un
rango
un
Los
+99,
va
exponente
registro
un
el
tendremos
positivos
0
el
es
99
sesgo
+99,
en
entre
nmeros
exponentes
valores
negativos
cero
un
todos
con
el
en
los
exponente
ventaja
dgitos
sesgado,
que
resultan
que
el
relativa
magnitud
la
comparar
Otra
exponentes.
sus
flotante
punto
en
sencil o
sesgado
operaciones
ADDF
la
32
es
0.
La
expo
representa
el exponente
es
que
tipos
los
y
IEEE
Figura
23
bits.
el
cual,
la
componente
7)
Se
expande
de
considera
por
y utiliza
el
que
el
del
nmero
nmero
instrucciones
bits.
como
binario
24
binario
floating-point
en
punto
operando
signo
en
bil
de
el
sesgo
est
implcitamente
bits,
representando
en
s
indica
nmero
127,
inmediatamente
se
inserta
un
que
bit
de
nmero
un
flotante,
bits.
precisin
de
ingls
El
datos
64
en
simple
32
punto
/. Adems,
campo
flotante:
consistente
trmino
punto
en
punto
en
precisin
para
habi
nmeros
con
las
(del
FL
compuesto
tiene
8 bits
e,
del
significativo
mnemnico
usan
Est
sesgado,
exponente
el
Referencia
11 -8.
doble
en
precisin
{vase
la
datos,
doble
de
datos
suma
operandos
precisin,
de
utilizan
flotante
punto
en
de
representacin
bits,
de
datos
con
instruccin
una
es
para
dos
binario,
punto
L02
para
resta
ms
signos
realizan
por
ms
por
en
en
representa
La
los
tanto,
exponente
forma,
consistente
del
se
donde
E
sesgados
000.
que
es
los
estndar
muestra
se
entre
como
99,
positivos
y
utilizamos
0;
exponentes
valores
098
entre
que
estndar
formato
flotante
da
e
-
est
operandos
esta
FS,
Los
Es,
los
De
sesgado
198.
mantisa
aritmticas
el
Si
signo.
99
exponente
cuenta
la
de
-99
99,
en
el
igual
ser
decimales
exponentes
ms
sesgados
en
cero
instrucciones
punto
del
en
de
99.
conviene
estndar
tualmente
que
el
positivos.
tener
se
un
dgitos
rango
un
sin
es
dos
sesgo.
exponentes
cero
Formato
valores
con
habitualmentc
la
en
internamente,
que,
signo
los
de
rango
exponentes
negativo
de
El
forma
el
el
000
del
l y
los
nmeros
cin
de
resta
de
ms
la
los
En
binarios,
nmeros
empleada
biased
ingls
trmino
de
consecuencia,
forma,
tendrn
slo
dos
la
exponentes.
aritmticas
representan
se
exponentes
(del
exponente
sesgado
rango
La
ventaja
nente
al
que
esta
el
en
entre
La
fracciones.
exponentes.
operaciones
los
flotante
punto
en
sesgado
tendremos
De
negativos
contienen
La
aplica
las
los
10,
de
suma
exponente
198.
segados
comprendidos
el
las
mostrar
se
representacin
ejemplo,
-99,
positivo
nmero
en
restando
para
nmero
mediante
el
entonces
99
Las
un
Como
representa
se
Para
entre
de
se
que
por
Esto
fracciones
de
y sumando
los
separada.
actual.
e
lugar
de
exponente
como
Consideremos,
lor
en
alineamiento
un
485
INSTRUCCIONES
fracciones
dos
decimales
procedimiento
La
conoce
fijo
valor
mantisa
magnitud.
se
un
necesita
las
mismo
2
es
no
DE
sesgado
parte
una
El
exponente
Exponente
es
multiplicando
nmeros
flotante.
punto
en
CONJUNTO
las
dividiendo
cabo
utilizamos
mostrados,
nmeros
La
l evar
puede
se
flotante
punto
en
realizar
puede
se
DE
consiste
486
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
23
FIGURA
11*8
Formato
en
un
bil
primero
se
le
l ama
parte
la
del
izquierda
significativa.
correspondiente
su
IEEE
malizados
deben
mato
se
pero
utiliza
127
nentes
va
1010..
000..
1,000..
0*
debe
no
est
bit
sesgo
-126
mximo
condiciones
distinto
en
el
campo,
campo
00
bit
0.
..
el
durante
los
los
<11111111)
y
La
excepcionales.
El
del
(00000000)
mnimo
Tabla
I L6
los
muestra
vlido
nor
el
en
El
rango
+127
hasta
00000001)
nmeros
incluye
se
no
aritmticos.
clculos
normalizados.
nmeros
como
los
que
bit
este
cero,
normalizada
siempre
Puesto
significativo.
de
hardware
est
significativa
parte
ms
distinto
para
decimal
LOO*
de
significativo
(representado
valor
el
del
1.25
la
cero
por
de
es
normalizado,
ms
introducir
desde
exponente
de
el
valor
El
algunos
que
el
distinto
tener
como
11111110.
indicar
L1O0..
bit
valores
1,50
un
en
de
Equivalente
100..,
campo
mantisa
la
con
ejemplos
algunos
significativa
010..
tiene
no
junto
implcito,
tenemos
Parte
Suponiendo
el
Aunque
binario
punto
flotante
punto
en
significativa:
Campo/
porque
operandos
continuacin
parte
Jos
para
para
los
campo
de
expo
como)
(representado
valores
for
componente
se
reservan
sesgo
para
actuales
de
exponentes.
TABLA
11-6
Evaluacin
de
sesgados
exponentes
sesgado
Exponente
127
Exponente
decimal
en
-126
-126
127
00000001
-001
-001
127
126
01111110
000
127
127
01111111
001
127
128
10000000
000
+00]
Los
nmeros
flotante
extrae
de
los
126
126
127
253
I1UU01
127
127
127
254
11111110
normalizados
los
en
que
tres
Binario
Decimal
en
campos
nmeros
son
el
campo
del
formato
no
que
todos
estn
de
(-|)'2f-127
la
pueden
se
bits
los
11-8
Figura
x
(l
utilizando
operandos
como
expresar
ni
I ni
la
0.
El
frmula
valor
en
del
nmero
punto
se
El
nmero
ms
indicar
un
exponeme
El
nmero
normalizado
positivo
positivo,
signo
el
254
127
mximo
positivo
sesgado
127.
La
se
puede
que
parte
utilizar
El
normalizado
nmero
mantisa
una
va
igual
es
negativos
Como
255)
se
mina
2.
el
las
Not
3.
Cuando
4.
Cuando
le
se
que
da
y
los
representar
/
/
se
de
la
el
PC
una
control
cin
de
las
instrucciones.
proporciona
carse
hacia
furcacin,
bifurcaciones
realiza
instruccin
Las
instrucciones
de
instruccin
ninguna
condicin.
Cada
nmeros
Los
de
infinito.
signo
es
nega
decimal
1 {en
El
deter
lo
signo
una
el
instruccin
infinito.
cero.
normalizado.
est
Este
valor
el
que
el
es
mnimo
nombre
puede
se
que
PC,
ejecucin
dependiendo
de
instrucciones
significando
(del
salto
con
efectiva
Cuando
Como
al
PC
la
siguiente
posteriormente,
ya
bi
La
jump)
se
se
Estos
usan
instruccin
saltos
la
ejecutan,
contiene
PC
bifur
direccionamiento
se
el
de
veces,
relativo.
direccin.
una
tpicas.
ingles
usar
direccionamiento
ejecu
ejecu
digitales
posibilidad
previos.
aunque
puede
la
de
programa
trmino
cosa,
el
utiliza
bifurcacin
de
sallo
misma
ejemplo,
Por
direccin
el
y
la
los
control
la
de
de
procesadores
y la
clculos
programa
de
branch)
los
en
contra
valor
secuencia
la
en
el
el
resultado
como
memoria,
la
Por
cambiar
ruptura
una
del
secuencia.
la
puede
el
en
de
instruccin
de
ejecuta,
cambio
Cuan
consecutivas
posiciones
las
una
importante
de
ingles
ejecutar
de
direccin
provoca
programa,
la
leen
extrae
se
consecutivas.
memoria
de
se
siguiente
instrucciones
salto
(del
operacio
programa
que
El
flujo
la
que
la
NaN
indicar
para
por
menos
menor
cuando
algunas
enumeran
va
utiliza
cero
nmero
un
como
se
se
programa,
caracterstica
del
ramificacin
La
da
223*
significati
parte
bit
bits
menos
posiciones
vez
la
de
de
por
de
(XXMXXX)l
2~]26.
que
NaN
no
es
programa,
de control.
es
transferencia
especificada
en
una.
flujo
habitualmente,
se
ms
instrucciones
diferentes.
que
para
Esto
=
y la
el
sus
considera
nmero
almacenan
las
control
mientras
la
todos
de
magnitud
trmino
(del
indistintamente,
son,
signo
unos.
igual
es
excepto
signo.
ms
el
contiene
segmentos
indirecto,
de
23
2_Z3
126,
usar
con
se
de
por
direccionamiento
de
de
un
que
se
sobre
frecuencia,
con
puede
multiplicacin
es
control,
Esta
se
bit
control
control
ramificacin,
modos
posicin
dice
de
de
11-7
utilizan,
de
se
el
diferentes
Tabla
la
En
la
0,
que
alterar
un
I +
bit
con
sesgado
127
mismos,
no
la
ser
nmero
una
de
instruccin
igual
se
que
los
el
el
de
instruccin
una
cacin
representacin
programa
forma
de
representa
cuya
unidad
de
PC
normalizado.
ejecutan
se
cin
directo
la
0,
^
incrementa
del
que
un
la
por
y
se
con
0,
formato
de
procesan
memoria
rio,
direccin
nmero
de
instrucciones
Las
el
en
especiales:
el
nmeros
con
exponentes
0,
ignorando
puede
Instrucciones
do
como
$.
vlidas,
no
nes
campo
exponente
un
condiciones
Number),
un
un
es
pequeo
los
signo
255
de
ingls
exponente
es
son
siguientes
255
bit
Cuando
tiene
anteriormente,
para
Cuando
pequeo
anteriores
tiene
y
(222-23)
ms
los
reservan
El
positivo
mencion
se
0.
nmero
correspondientes
tivo.
1*
11-8
bits
sus
El
LO.
ms
positivo
todos
con
254
487
INSTRUCCIONES
es:
2"127
obtener
puede
igual
significativa
se
que
exponente
un
DE
CONJUNTO
DE
ARQUITECTURA
la
y
bifur
direccin
extraer
se
de
la
efectiva.
direccin
y ramificacin
incondicional
de
pueden
realiza
bifurcacin
ser
una
especifica
condicionales
bifurcacin
o
a
una
condicin
una
incondicionales.
Una
direccin
que
efectiva
se
debe
sin
cumplir
488
DEL
FUNDAMENTOS
DISEO
LGICO
TABLA
11-7
DE
de
Instrucciones
COMPUTADORAS
control
de
tpicas
programa
Mnemnico
Nombre
Bifurcacin
BR
Salto
JMP
Salto
implcito
de
Si
negativo.
truccin
cambia,
la
cumple
salto
fase
la
la
secuencia,
nal.
De
de
extraccin.
donde
el
forma,
esta
instrucciones,
Las
instrucciones
En
efecta
una
ficar
primer
nido
bits
de
dos
igual,
es
de
registro
status.
primeros
entonces
En
simular
ms
compleja,
Las
instrucciones
la
la
slo
vez
coloca
primer
presencia
discusin
de
de
de
la
tipo
de
ejemplo,
almace
el
instruccin
la
con
de
ejecuta
test
de
una
las
no
de
necesitan,
El
se
status.
bifurcacin
subseccin.
tipo
comparacin
de
Este
programa.
y
tercer
salto
y
se
tercer
test
utilizan
tipo
tambin
test
el
de
que
instruccin
utili
si
ejemplo,
segundo
comparacin
el
el
contenido
uso
se
caso,
ponen
para
de
de
comparacin
los
un
usa
test,
y
a
conte
el
Si
posteriormente
de
instruccin
evitan
en
iguales.
son
registro.
tercer
instrucciones
Estas
registro.
tercer
mismo
el
comparar
dicha
y de
el
en
puede
memoria,
el
clasi
pueden
se
condicionales.
se
comparacin
1
test
contenidos
sus
de
de
un
y de
decisiones
si
salto
direccin
una
coloco
se
el
Por
un
Considerando
registros.
bit
sin
pero
resultado
las
instruccin
operaciones
siguiente
que
bits
un
Su
cambia
similar,
comparacin
manejen
instruccin.
de
del
secuencia
registro
tales
caso,
tiene
de
en
forma
el
se
bifurcacin
igual,
un
resta
una
almacenar
de
la
en
sola
de
es
la
mente
centrar
el
segundo
ejecucin
subrutinas.
usar
condicional,
De
status.
sin
una
registros
se
status.
para
condicional
test
pero
los
estructura
de
El
esta
la
comparacin.
una
realiza
y
direcciones
de
forma
en
bifurcacin
de
memoria,
mediante
instrucciones
la
de
incondicio
para
bifurcacin
una
operando
las
instruccin
involucra
utilizan
se
comparacin
bits
de
se
direcciones.
tres
dos
decisin
dos
direcciones
tres
1 los
de
subrutina
e!
du
seccin.
esta
una
instruccin
la
de
la
se
incrementarla
instruccin
de
instrucciones
si
mediante
siguiente
salto
ins
secuencia
ramificacin
una
este
PC
Una
la
de
de
de
del
realiza
se
la
siguiente
secuencia.
de
con
Como
realiza
posibles,
involucradas
estar
necesita
no
dos
direcciones.
adems
seguida
ms
comparacin
0
entre
dependiendo
la
ejecuta
registros
tipos,
tipo
de
acciones
tres
tres
en
contenido
za
en
las
Segn
Al
pone
AND
enumeradas
acciones
El
de
instruccin
cumple.
retomo
en
campo
instruccin
prosigue
una
se
usa
realiza
la
control
el
posicin
Esto
sea
ins
contenido
la
ejecutar.
la
de
instruccin,
la
insertar
no
y de
tarde
l amada
de
concreto
el
cumple,
se
siguiente
sin
registro
un
efectiva
necesita
sta
implcito
condicin
lento
siguiente
la
de
no
no
salto
de
la
cambio,
registro
operacin
un
se
ms
presenta
de comparacin
instruccin
de
no
de
ms
de
resultado.
tenido
Si
si
se
el
fase
resulta
funcionamiento
La
la
instruccin
una
la
skip)
saltar
valor
direccin
la
condicin
de
quedndose
ejecucin
cumple,
puede
programador
ramificacin
una
provoca
de dos
nar
condicional
durante
la
toma
el
que
con
carga
ingls
(en
condicin,
PC
se
ser
Si
se
implcito
implcito
del
incremento
rante
salto
determinada
una
PC
direccin.
esta
instruccin
siguiente
de
de
truccin
el
de
puede
como
condicin,
la
instruccin
La
TEST
produzca,
toma
se
CMP
AND)
se
ejecutar
no
(mediante
cumple
se
substraccin)
(con
ramificacin
la
que
para
RET
subrutina
Comparacin
Test
CALL
subrutina
Retomo
SKP
(Skip)
Llamada
la
con
los
bits
cambiar
y
DE
ARQUITECTURA
Instrucciones
instruccin
Una
de
provocar
de
de
i 1-8
En
la
Tabla
los
bits
brartch)
de
una
da
se
PSR.
En
letra
que
si
el
lista
mayora
TABLA
si
de
status
dos
un
se
al
cuenta
acarreo
B.
de
Los
acarreo
procesadores
bit
de
status
el
ramifi
una
igual
es
0.
en
la
bit
instruccin
de
Ese
acarreo
la
es
utilizan
el
bit
se
no
ocurre
una
se
ms
signo
la
y
La
y Z.
de
>
la
resta
como
t,
ya
se
acarreo
dos
aun
sobre
que
que
hace
A
con
despus
tienen
debe
t
el
La
complemento
de
una
un
prestar
positivo.
es
en
produce
Se
resta.
una
la
mediante
procesadores
significativa
-
concretas
determinar
ms
la
pueden
se
signo.
sin
ope
registro,
condiciones
de
suma
una
posicin
A
se
de
resta
bifurcacin
mayora
si
con
informacin
signo
puede
ins
tanto
ningn
Las
con
la
transfiere
comparacin.
consideran
iz
la
Estas
aritmticas
operaciones
de
una
desplaza
ms
negativo.
izquierda,
la
es
de
signo
ALU
la
suma
bit
del
proporcionan
status
de
estado
realiza
instrucciones
si
instrucciones
el
con
no
de
operacin
las
comparacin
de
si
status
junto
operacin
contrara
de
y N
bit
del
usa
despus
porque
de
despus
refleja
positivo
sin
test
o
N
una
con
valor
status
acarreo
<
de
acarreo
N.
signo,
se
de
bits
PSR
de
resultado
junto
tienen
nmeros
el
el
bits
binarios
substraccin
que
la
del
de
los
los
resta.
V=
instruccin
una
si
cuando
la
BV
V,
Los
nmeros
como
BNN
el
de
de
de
comprobando
substraccin
signo
procesadores
dos
utiliza
comprobar
overflow,
afectados.
Algunos
ejecucin
dependen
BNC
de
indica
bit
resultado
El
se
El
la
B.
comprobar
para
para
resultan
completar
para
cin
de
la
ALU.
y B.
de la
bit
en
saliente.
El
entre
bit
no.
si
Tambin
anteriormente,
diferencia
La
bit
entre
operacin
efecta
acarreo
(de
bit
si
not)
BNZ
comprobar
para
utiliza
ALU.
utilizar
comprueban
se
letra
(de
status
BNV
usa
la
la
de
status
despus
aplicar
que
la
BC
BN
se
el
supongamos,
de
bits
se
acarreo
en
pueden
signo
signo.
explic
con
los
que
diferencia
Z,
de
salida
la
se
randos,
no
operandos
comprobar
Como
cero
acarreo
cero,
bit
El
de
es
si
cero.
bits
hay acarreo
negativo
si positivo
si hay
overflow
si no
hay
si
los
con
Bifurcacin
nmeros
relacionadas
hay
representa
la
directamente
letra
de
los
instruccin.
con
bit
el
de
transfiere
se
BC
el
si
no
en
siguiente
dependen
forma.
esta
ramificacin
una
BZ
no
trucciones
la
cero
si
para
de
quierda
es
si
Bifurcacin
miento
De
aade
Condicin
Bifurcacin
Bifurcacin
de
0.
construye
Mnemnico
Bifurcacin
Bifurcacin
igual
Se
condicin
control
la
se
diferente
que
mnemnico
involucrado.
hace
bits
el
con
condicionales
status
la
cierta,
es
puede
que
almacenados
combinacin
una
contina
el
bifurcacin
de
Bifurcacin
bit
de
para
BNC
programa
casos,
fifurcacin
de
Bifurcacin
resta
la
el
los
de
11-8
Condicin
bit
comprueba
igual
Instrucciones
El
al
nombra
es
los
de
valores
condicin
Si
instrucciones
las
de
los
de
falsa,
ramificacin
de
comprueba
condicin.
es
una
se
acarreo
dependiendo
la
la
instruccin
una
condicional
condicin
la
involucrado
status
cacin
control,
de
Si
es
bifurcacin
de
efectiva.
de
condicional
dependiendo
status
direccin
de
bifurcacin
instruccin
Cada
489
INSTRUCCIONES
condicional
transferencia
una
PSR.
bits
bifurcacin
de
DE
CONJUNTO
un
condi
a
resta
eomple-
2 de
490
FUNDAMENTOS
la
salida
de
borrow.
mcntan
bit
bit
unidad
de
La
Las
instrucciones
Se
la
complemento
las
todas
instruccin
2 del
instrucciones
resta.
ha
actualizad
sustraendo
ejemplo,
la
para
este
dentro
resta
aplica
se
l ama
y
la
usan
que
Por
de
y el B
que
condicin
inversa
bits
de
TABLA
La
relacin
de
status.
de
la
instruccin
de
igual
BL
igual
BLE
A^B
BE
BNE
A*t
si
es
menor
Bifurcacin
Bifurcacin
si
es
igual
si
no
es
instrucciones
operacin
cero.
1 s\ y N
A ms
que
Como
B,
que
es
(A
A detect>a
se
usan
=
menor
debemos
B).
<
la
complementando
de
la
es
I,
TABLA
hubo
grande
igual
que
haciendo
de
signo,
I.
Esto
pero
igual
cero
segn
es
igual
tiene
(A
signo
>
bits
B),
es
debe
debemos
positivo,
la Tabla
11-10.
y Z
se
over
Esto
haber
sido
cierta
si
OR
ser
para
positiva
ocurrido
ha
des
usan
es
5-4.
operacin
la
no
debi
resultado
1
Z
diferencia
que
Seccin
^
igual
resultado
status
la
la
en
de
el
status
en
indicando
de
de
signo
complemento
el
enumeran
estudi
se
el
y que
la condicin
Adems,
B.
no
0,
signo
de
que
a
B,
cambiVo
un
iguales
mayor
resultado
un
que
se
los
grande
0, el
de
<
menos
Si
signo
actualizado
grande,
signo.
con
cambio
un
son
sea
signifi
positivo,
y
de
de
si
Bifurcacin
si
Bifurcacin
si
si
bifurcacin
condicional
para
nmeros
y distinto
el bit
que
aseguramos
con
bifurcacin
Mnemnico
Condicin
es
BG
A>
BGE
A^B
BL
es
es
es
mayor
mayor
igual
menor
menor
igual
BLE
A^B
signo
Bits
de
status
(N V) +
(NV)
(NV)
V)
{N
=
<
son
exclusiva.
positivo
11-10
Bifurcacin
Bifurcacin
si
0.
Bits
signo
con
ha
ms
palabras
nmeros
igual
= =
ambos
Las
B.
nmeros
para
anterior
instruccin
dos
Instrucciones
Condicin
grande
produce
ms
overflow
condicional
una
entre
ser
Para
salto
que
A
diferencia
igual
de
supone
hace
iguales
despus
igual
iguales
=
sin
A^B
Bifurcacin
que
cual
se
nmeros
para
BHE
menor
se
condicional
A>
mayor
flow.
son
la
de
y Z
que
y
inversa
la
similar.
BH
es
Un
<
mayor
si
debe
y A
de
Tabla
la
en
C
e
igual
es
Bifurcacin
la
menor
Condicin
es
la
sea
enumeran
status
nmeros
1 ya
Mnemnico
si
de
forma
De
que
inversa
la
Bes
igual
es
que
Para
B.
mayor,
dos
Los
se
de
menor
bifurcacin
Bifurcacin
indicar
<
bifurcacin
de
si
pus
Z.
status
palabras
signo.
sin
signo
bits
B.
Bifurcacin
Las
de
sin
los
11-9
Condicin
nuevo
Las
nmeros
bit
1 cuando
Instrucciones
De
dos
del
1.
los
de
similar.
partir
I Co Z
tener
instruccin
nmeros
con
anterior
entre
a
acarreo
condicional
instruccin
diferencia
determina
se
la
que
Bu otra A
indicar
para
Esto
de
la
bifurcacin
de
considera
operacin
lo
el
sumar
aplica
se
para
COMPUTADORAS
comparacin.
11 -9.
ca
de
tcnica
slo
no
DE
despus
acarreo
funcional,
de
LGICO
DISEO
DEL
Z=0
0
1
Z=
es
excluir
para
la
que
ca
la
cin
operacin
si
de
no
signo
dadas
Instrucciones
subrutina
es
concreta.
diversos
de
la
madas
mos
cin
subrutinas,
l amada
de
Primero,
subrutina,
almacena
en
cin
subrutina
valor
en
tina,
se
carga
la
tiene
su
de
de
y
de
procede
sta
la
instruc
la
instruccin
instruccin,
la
Segundo,
primera
la
l amada
retomo,
subrutina.
instruc
operaciones.
de
de
la
referire
La
dos
instruccin
direccin
l ama
l amada
siguiente
la
la
l a
Nos
subrutina.
realiza
siguiente
la
la
eje
de
nombres:
link.
direcciones
en
bifurcacin
diversos
con
l amada
como
clculo
Despus
principal.
programa
conoce
subrutina,
direccin
accede
al
ramificacin
se
subrutina,
la
a
se
con
veces
una
instrucciones.
de
se
de
continuacin
se
(bifurca
varias
realiza
se
volver
subrutina
direccin
Esta
punto
l amada
tabla
de
tarea
una
subrutina
una
subrutina
conjunto
campo
direccin
la
es
que
signifi
la
y BNE
los
nmeros
igual)
es
de
realizan
a
la
subrutina
una
de
la
la
subrutina
direc
subru-
la
l amada
subrutina.
ltima
La
de
de
la
solo
un
PC
Cuando
PC.
l ama
temporal.
el
de
el
en
l amada
del
es
instruccin
cin
instruccin
coloca
retomo.
tro
del
no
es
no
se
de
la
programa
utiliza
el
en
la
Los
de
PC.
l amada
la
que,
coloca
cuando
pila
la
La
lo
pila.
La
la
de
instruccin
principal
programa
ltima
utilizar
de
de
l amada
al
siguiente
retomo
PC
donde
punto
se
para
la
pila
direccin
la
Transfiere
M{SP]
-
SP
en
direccin
de
la
retomo
un
de
hace
l amada
de
un
regis
de
retor
de
retor
alta
ms
posicin
se
al
siempre
subrutina
el
la
cabo
sacando
puntero
direccin
del
control
la
direccin
de
pila
de
retomo
a
en
la
subrutina
de
retomo
que
Incrementa
la
direccin
el
puntero
de
de
retomo
pila
a)
pila
la
de
PC:
PC
direccin
la
correspondiente
instruccin
Transferencia
l eva
almacenan
microoperaciones:
siguientes
efectiva
se
la
forma,
esta
Una
Almacena
retomo
almacenar
otros
direccin
sacan
De
Decrementa
Direccin
SP
instruccin
La
retomo.
para
una
la
subrutina.
la
memoria,
subrutinas,
de
al
vez
las
temporales
de
ventaja
de
transfieren
con
de
el
por
fija
sucesin
una
instruccin
en
posicin
PC
<-
una
posiciones
una
instrucciones
Las
realiza
A/[SP]PC
por
SP
una
en
pila.
se
SP
en
y otros
l aman
l am
pila
al
regreso
diferentes
almacenan
contenido
su
un
utilizan
en
una
lugar
instruccin
ser
subrutina.
la
se
que
da
debe
almacenada
fue
que
Esto
procesadores
Algunos
procesador,
subrutina
cada
direccin
la
toma
retomo
hizo
coloca
la
correspondiente
la
la
V)
tambin
que
para
a
si
l amar
puede
se
bifurcacin
subrutina,
posicin
una
control
(N
condiciones
otras
instrucciones
ramificacin
el
que
Las
subrutinas
se
ejecucin
condicin
0.
aplican
respectivamente.
se
l y Z-0,
vez
nueva
transfiere
el
la
491
INSTRUCCIONES
(bifurcacin
signo
programa,
la
contiene
que
sin
de
Cada
una
BE
de
un
empezar
realiza
salto
rutina
partir
de
de
que
iguales
ser
condiciones
nmeros
programa.
se
Vase
B.
autocontenida
para
que
la
un
instruccin
deben
y retorno
ejecucin
sta
subrutina
La
la
de
comienzo
cutar
la
puntos
al
secuencia
una
Durante
y Z
los
para
l amada
de
Una
Las
determinar
pueden
que
similar.
manera
igual)
es
se
exclusiva
OR
derivar
pueden
de
posibilidad
DE
CONJUNTO
DE
ARQUITECTURA
PC
la
pila
la
492
FUNDAMENTOS
Usando
pila
una
mediante
tener
que
LGICO
todas
de
gestin
las
de
memoria
la
en
la
COMPUTADORAS
DE
submtinas.
hardware,
consideracin
en
las
gestionar
para
mticamente,
11-9
DISEO
DEL
las
direcciones
de
De
pila.
direcciones
de
retomo
de
retomo
almacenan
se
el
forma,
esta
las
auto
programador
tiene
no
submtinas
l amadas.
Interrupciones
Una
interrupcin
de
de
secuencia
la
est
normal
ejecutando
cia
de
de
pus
del
otro
atencin
la
interrupciones
interrupcin
similares
son
consecuen
original
programa
Bsicamente,
ejecutado.
ha
vistas
subrutinas
las
interrupcin,
se
que
programa
como
al
salida
una
del
vuelve
control
se
a
la
El
control
el
atencin
de
internamente.
atencin
de
rutina
las
auxiliar,
necesitan
que
transfiere
rutina
extema
situaciones
diversas
manejar
interrupcin
para
Una
programa.
generada
la
que
usa
programa
peticin
una
se
programa
las
anteriormente,
des
de
rutinas
excepto
tres
en
aspectos:
1*
La
interrupcin
interna,
2.
na
3,
el
por
En
todos
tador
del
partir
bits
de
usuario
estado
est
En
servicio
la
dor
direccin
se
la
debe
a
el
cuando
no
cada
modo
l amada
para
subrutina.
temporalmente
instruccin
de
la
rutina
de
atencin
la
de
rutina
a
la
un
el
en
El
no
se
dado
el
del
tpicamente
se
la
la
escoge
al
registros.
es
muy
similar
de
la
los
memoria
interrupcin
se
el
hardware.
los
registros
de pila,
almacena
Algunos
isor,
superv
de
dar
importantes
registros
conjuntos
modo
contenido
para
una
sus
dos
tienen
de
datos
todos
de
conjunto
en
atencin
los
contenidos
usuario
modo
almacenar
contenido
interrupcin
ope
responden
procesado
contenido
conjunto
propio
interrupciones
memoria,
en
de
instante
de
procesadores
del
necesario
El
cuyo
un
cuando
los
el
Algunos
procesar
modo
en
caso
en
en
almacenar
para
su
usuario,
procesador
programa
el
almacenan
utiliza
modo
en
los
sistema
ejecutando
supervisor,
supervisor.
modo
en
de
del
est
un
est
ejecutar
realiza
conmuta
es
coloca
de
que
programa
interrupcin,
hardware
almacenan
una
programas
modo
contador
procesadores
interrupcin.
se
de
sistema
el
residente
ser
hubiese
determina
se
procesador
el
nada
informacin
contener
y si
Si
de
antes
si
PSR.
del
programa
instrucciones
que
tienen
pueden
se
El
el
incluir
Otros
que
almacenan
respuesta
una
de
primera
con
interrupcin
la
tena
instruccin
una
permitidas
procesador
slo
atencin
como
de
programas.
ejecutan
privilegios.
especiales
el
de
adems
procesadores
los
los
de
ejecutndose
estn
de
se
procesadores,
procedimiento
instruccin
bits
slo
que
puesto
El
de
forma
respuesta
procesador
bit
PSR.
el
cuando
con
un
en
de
una
de
dichos
automticamente
registros,
el
solamente
estado
mismo
seguir
ejecucin
la
El
de
resto
usuario
interrupcin
de
registros.
conjunto
contienen
que
almacenar
rutina
la
al
de
operativo,
privilegios
instrucciones
partir
procesadores
Algunos
interrupcin.
al
sistema
modo
las
a
mo
isa
tienen
en
ejecutar
determina
determi
se
informacin
de
lugar
podr
programa
final
registros.
interrupciones
mayora
La
instrucciones
procesador
pueden
del
pane
es
exactamente
de
qu
superv
del
interrumpido
al
procesador
conjunto
especificar
supervisor.
y
sido
el
esto,
del
que
debe
ocurre
del
modo
ciertas
que
si
controla
programa
instruccin.
una
la
en
interrupcin
de
de
almacenar
procesador,
volver
ha
procesador
procesador
puede
que
del
peticin
direccin
de
campo
necesario
es
el
que
Slo
en
un
la
procesa
que
de
externa
programa.
el
status,
rativo
de
contenido
del
por
seal
una
por
programa
instruccin.
una
atencin
de
lugar
interrupcin,
los
registros
una
algunos
de
El
ejecutarse
rutina
del
impredecible
punto
un
en
ha
sucedido.
la
hardware,
respuesta
Despus
ejecutado,
interrumpido.
se
de
en
la
de
lugar
direccin
La
inicia
se
en
del
registros
la
de
ejecucin
del
procesa
direccin
y la
en
de
co
el
procesadores
PC.
La
asignan
interrupcin:
la
derla.
de
posicin
una
Otros
rutina
fuentes
de
procesadores
interrupcin.
reccin
de
comienzo
algn
tipo
mayora
La
el
ta
de
atencin
PC,
cenado,
as
retomo
como
el
Las
interrupciones
circuito
que
time-
ocurrir
cuando
la
se
cuando
acceder.
para
hay
Las
rutinas
conectivas
al
alma
de
normal
un
es
de
lugar
interrupcin
en
con
de
un
punto
modo
l amada
modo
supervisor.
cero,
por
la
un
instruc
el
que
cir
por
de
cdigo
Esta
proteccin.
de
a
las
causadas
interrupciones
el
por
la
ope
ltima
curso
en
programa
internas
Esta
Ciertas
se
que
uso
del
de
ejecucin
utilizar
El
sistema.
hardware
l amada
puede
programa.
del
pocas,
disco
un
determinan
caso.
de
Se
del
concreto
las
dato.
violacin
mediante
subrutina.
como
interrupciones
memoria
iniciadas
son
especial
a
de
procesan
cada
inicia
instruccin
de
usuario
en
se
l amada
una
rea
un
que
tomar
internas
una
instruccin
una
atencin
software
interrupcin
de
interrupcin
interrupcin
instrucciones,
instruccin
divisin
una
Una
voltil,
no
estas
de
pila
finalizacin
no
La
tiempo.
algunas
una
de
de
transfe
una
la
alimentacin.
de
intento
situa
Las
solicitan
dalos,
cierto
memoria
la
temporizacin,
externa.
alimentacin.
la
una
caiga
un
acceso
deben
se
que
software
cambiar
de
extemas
una
en
de
intento
un
interrupciones
asocia
que
haba
ejecucin
que
de
atencin
de
Ejemplos
memoria
la
de
de
excede
errneo
aritmtico,
overflow
un
fal o
en
que
uso
traps.
overflow
son:
vlido,
interrupcin
terrupcin
una
transfiere
se
de
E/S
que
rutina
su
registros
de
del
surgen
l ama
les
se
de
los
antes
internas
tambin
medidas
Las
se
fuente
transferencia
fin
sin
en
todos
milisegundos
pocos
internas
contrario,
que
dispositivos
de
cualquier
dispositivos
una
amenaza
bucle
tener
de
de
acaban
una
un
puede
informacin
internas
produce
puede
hay
alimentacin
la
no
la
en
E/S,
de
peticiones
que
out)
dispositivos
alimentacin
son
externos
interrupciones
racin
de
interrupciones
puede
en
de
proceden
fuente
la
dispositivos
(en
ingls
cunstancias
ruptura
una
provocan
que
externas
provocan
magntico,
ciones
registro
retomo.
internas
datos,
de
Las
conjunto
rutina
la
de
retomo,
de
concre*
inicia
se
que
instruccin
una
de
algunos
correspondientes,
registros
monitorizan
evento
transfiera
direccin
del
el
de
interrupcin
la
es
siguiente
ocurrido,
ha
contenido
una
con
instruccin
la
siguientes:
software
fal o
la
pila
la
contenido
del
que
el
di
tener
atencin.
la
acceder
de
posibles
la
de
Si
ciclo,
rutina
la
las
deber
interrupcin.
comienzo
de
de
rutina
de
instruccin,
siguiente
de
extrae
interrupciones
de
tipos
las
Interrupciones
Interrupciones
out
la
de
una
la
aten
proporciona
la
antes
este
atencin
proceder
hasta
de
Durante
instruccin
ltima
se
los
en
seal
direccin
de
interrupcin
justo
Luego,
de
y
procesadores
direccin
una
alguna
La
pila.
informacin
3*
por
las
ejecuta,
de
habido
accede
La
extemas
un
la
control
Interrupciones
que
no
y el
se
ha
los
caso,
la
hardware.
en
1.
que
de
si
cualquier
rutina
cada
para
hardware
interrupcin
seleccionar
respondern
ejecutar.
de
la
interrupcin
de
aparte
de
En
interrupcin
2.
time-
se
PC,
repone
son
rencia
termine
se
fuente
memoria
de
fuente
para
no
colocan
resto
principales
ciones
de
atencin.
la
interrupciones
programa
de
de
interrupcin.
se
de
Los
rutina
de
se
esa
este
que
Tipos
la
procesadores
ciclo
al
Cuando
posicin
propia
comprueba
todos
transfiere
de
la
no
un
se
los
control
pasa
registros
una
veces,
hardware
ejecutando
instruccin,
control
asignan
A
de
de
determinar
493
INSTRUCCIONES
de
direccin
la
guardar
para
debe
procedimiento
est
se
que
de
memoria
atencin
de
DE
CONJUNTO
DE
ARQUITECTURA
por
tpico
instruccin
operaciones
el
de
instruccin.
comporta
dentro
La
como
programador
la interrupcin
proporciona
del
el
Por
procesador.
una
in
una
iniciar
para
software
un
procesador
medio
se
494
FUNDAMENTOS
DISEO
UEL
pueden
efectuar
mediante
brutna
compleja
de
escrito
E/S,
por
el
do
del
PSR
programa
(con
bit
de
modo
en
del
Otro
debe
el
del
interrupciones
de
Las
interrupciones
fuentes
nectadas
cualquier
en
el
curso
ha
se
En
la
(El)
de
del
(ENL
Cuando
Ei
cin
de
de
la
el
al
permiten
se
que
El
procesador
instruccin
presente
cin
las
son
se
*-
SP
4-
SP
AfSP]
PC
SP
A/[SP]
ejecucin
mientras
una
de
seal
completado.
de
una
el
programa
del
ingls
la
CPU
est
responde
flip-flop
interrupciones.
decir
interrupf).
al
final
la
salida
el
de
PSR
4-
se
IVAD
direccin
Deerementa
el
el
Pone
+-
4-
la
el
reconocimiento
la
la
fase
de
status
flip-flop
Transfiere
a
puntero
0 el
Habilita
Pasa
puntero
si
interrupcin
Ei
tpicas
pila
de
retomo
de
pila
procesador
de
direccin
de
de
del
acceso
vector
programa,
inserta
poner
el
en
pro
desea
no
7,
que
ndica
corriendo.
microinstrucciones
el
Almacena
4-
Decrcmenta
ejecu
recono
proporcionan
programador
para
la
de
por
Si
ENI
est
de
interrupcin
disable
controlado
que
instruccin
interrupciones
iNTACK
ni
una
habilita
El
de
en
externa.
de
habilitando
quiere
peticin
Las
i y
es
CPU.
uso
cero
Almacena
I
INTACK
PC
el
permite
a
la
se
formar
para
programa:
interrupcin
co
origi
pierde
interrupcin
OR
(DS1.
interrupcin
de
iVAD
no
que
la instruccin
habilitacin
del
la
Fuente
si
flip-flop
El
estn
puede
que
una
puerta
de
interrupcin
reconoce
interrupcin
de
una
instrucciones
Si
procesador
autoriza,
un
y deshabita
de
interrupcin.
poner
La
lo
el
en
fuentes
que
1 y la
la
en
la
pila
en
la
pila
la
interrupcin
de
interrupcin
de
ejecucin
realizan
siguientes:
SP
El
ha
hay
dos
con
La
para
interrumpido.
las
interrupciones
responde
sea
decidir
DSI
manejo
programador
esas
asegurar
de
despus
simplificada
CPU
procesador
programador
instruccin
programa
sea!
de
vector
de
otro
interrupcin
Para
slo
conectan
se
la
INTACK.
del
la
grama
el
interrupcin
permite
El
la
las
procesador
rutina
hay
de
de
programa.
interrupcin
procesador
del
Si
ms
seal
Una
configuracin
de
0
slo
del
por
el
que
aplicar
l ama
entrada.
dos
del
la
una
de
lneas
comn.
ejecucin
estado
interrupf)
ignora
se
direccin
el
ms
lnea
externas
instruccin,
una
cimiento
do
0,
es
si
Dentro
enable
ingls
la
interrupciones
poner
manejo
reconocer
muestra
se
de
interrupcin.
puede
se
que
slo
de
l amada
concreta
fabricante
programador
excepciones
interrupciones,
una
durante
11-9
fuentes
una
de
formar
suele
y
Figura
de
tener
entradas
para
procesador
terminado
cuatro
seal
pueden
momento
informacin,
rutina
del
un
que
tarea
puede
se
que
(con
La
externas
que
OR
lo
interrupciones
puerta
una
trminos,
la
conteni
PSR
supervisor
especificar
para
el
del
del
su-
programa
transferencia
almacena
contenido
programa
una
un
de
cual
nuevo
excepcin,
dependiendo
interrupciones,
dos
un
operativo
es
como
externas
narse
los
interrupcin
de
las
l amarse
puede
ms
ca
de
uso
Procesamiento
todas
sistema
interrupcin
para
o
de
ejemplo,
contrario,
peticin
una
la
el
carga
ejecucin
al
alternativo
ilustracin
Las
informacin
hay
software,
interrupcin
la
el
Por
Cuando
usuario),
en
Por
supervisor.
supervisor
usuario.
una
puesto
inicia
modo
en
modo
en
modo
provoca
modo
pasar
slo
hace
en
internas
interrupciones
de
de
COMPUTADORAS
se
correr
usuario
bit
DE
operativo
salida
supervisor),
trmino
Como
sistema
o
de
debe
programa
est
solicitando.
se
el
entrada
usuario
un
de
LGICO
al
PC
interrup
la
ARQUITECTURA
FIGURA
direccin
La
de
El
se
interrupcin
interrupciones.
a
puede
la
El
la
retomo
al
de
una
al
retomo
similar
es
que
Como
PC.
del
PSR
pila
siempre
escribir
un
programa
para
rutina
la
este
propsito
final
de
otras
respuesta
como
de
habilitar
VAD
un
atiende
que
desee
se
instruccin
primera
ta
contenido
programa
que
proporcionar
externa
el
El
interrupciones.
de
debe
la
en
instruccin
una
fuente
externas
introduce
se
direccin
se
se
carga
en
el
programa
interrupcin
valor
con
subrutina.
una
El
antiguo
original,
realiza
se
de
flip-flop
el
el
do
11-10
con
la
como
Obviamente,
PC
posteriores
El
que
toma
se
495
que
almacenarlo
atiende
memoria.
El
re
supone
/VAD
interrupcin.
en
para
CPU
el
en
interrupciones
de
configuracin
deshabilitar
poner
La
INTACK.
un
pone
la
disponible
retomo
INSTRUCCIONES
11-9
de
Ejemplo
tambin*
DE
CONJUNTO
HE
suele
se
de
el
valor
original
interrupciones
la interrupcin*
de
ocurrir
de
antes
direccin
la
el
PSR,
sistema
el
al
vaca,
se
en
As,
estuviese
segn
pila
incluir
PSR.
instruccin
una
La
la
rutina
de
retomo
de
El
transfie
se
se
cuan
repone
habilita
se
atencin,
de
deshabilita
Resumen
En
nes
de
to:
de
de
memoria,
Un
de
RISC
reducido
de
(CISC)
tiene
son
como
la
nico
de
informacin
Los
direccio
como
modos
instrucciones
unas
dos
objetivo
conjunto
categoras
alto
de
(RISC)
instrucciones
habituales
de
para
rendimiento
y de
de
arquitecturas
de
alta
velocidad
de
conjunto
conjunto
ejecucin.
los
mayor
direccionamien
de
arquitecturas
y pila.
el
con
programas
memoria
de
de
tipos
cuatro
acumulador
registro,
los
direcciones
tanto
de
instrucciones
de
conjunto
en
direcciona
determinar
la
operando.
un
procesadores
complejas
utilizando
interpreta
se
efectos
los
explorado
definicin
la
registro
cmo
efectiva
de
arquitectura
de
conceptos
hemos
instruccin,
conduce
especifican
Los
por
Esto
a
direccin
nes.
direcciones
memoria
los
instruccin
una
registro.
miento
nes
definido
hemos
captulo
este
componentes
nmero
de
instruccio
de
instruccio
Por
el
contra
496
FUNDAMENTOS
rio,
CISC
un
facilitar
intenta
de
memoria,
de
datos
las
tres
las
los
de
tipos
interrupciones
1.
Mano.
CPU
espacio
la
memoria.
programacin
de
rangos
de
E/S
de
datos
ubicada
E/S
El
amplios
el
manipulaciones
de
desplazamiento.
ms
da
aparece
mediante
direccionan
se
instrucciones
valores
de
manipulacin
separado,
Las
lgicas
aritmticas,
datos,
direcciones
de
espacio
con
manejan
control
de
de
formato
los
para
atenderlas
M.:
Computer
el
en
de
los
en
de
operandos
Tambin
de
excepcin
la
la
en
los
subru
realizar
para
se
programa
l ama
les
se
especiales
de
un
incon
control
l amadas
programas
de
ejecucin
procesamiento
retomo
del
Las
condicin.
de
software.
de
bsica
de
secuencia
normal
acciones
la
romper
internas
transferencia
cdigos
usar
secuencia
externas,
para
no
pueda
la
necesitan
que
atencin
puede
se
que
la
incluyen
programa
ltima
esta
permiten
La
interrupcin
interrupciones:
retornos
tiles.
de
transferencia
de
la
entre
de
clases:
tres
de
y condicional,
nas
del
operaciones
sus
instrucciones
tareas
de
de
lenguajes
aritmticas.
dicional
los
instrucciones
independiente,
parte
en
operaciones
tinas
en
transferencia
son
las
transferencias
Las
E/S
utiliza
que
Las
utilizadas
operaciones
elaborar
pila.
de
clasifican
flotante
punto
COMPUTADORAS
bsicas
Para
diferentes:
se
DE
instrucciones
programa.
memoria
mtodos
en
las
de
de
concepto
dos
acercarse
categoras
tres
control
compactos.
programas
Las
tos
LGICO
DISEO
DEL
basa
en
excepciones
ruti
de
inieialzacin
interrumpidos.
programas
Referencias
M.
2.
3.
GOODMAN,
Worth.
and
J
TX:
J.
Ed.
San
MlLLER:
NJ:
Clif s.
Englewood
Prentice
L..
and
CA:
M.:
Computer
Quatuitative
Patterson:
A.
1996.
Kaufmann,
Morgan
NJ:
Clif s.
Englewood
Ed.
3rd
Architecture,
System
Fort
1993.
Publishing.
D.
Architecture.
of
View
Programmers
College
Francisco.
M.
MANO.
K.
Saunders
HENNESSY.
2nd
4.
Hardware
Engineering:
1988.
Hall,
Prentice
Hall.
1993.
5.
D.
PATTERSON.
and
A.,
J.
re/Software
6.
HENNESSY:
Ed.
San
The
Institute
IEEE
Standard
York,
NY:
of
for
The
and
Electronics
of
Anthmetic.
Elctrica)
694-
New
1985.)
York,
Engineers.
Floating-Point
Binan'
institute
Std
(IEEE
Language.
Hardwa
The
1998.
Kaufmann.
Morgan
Assembly
Elctrica!
and
Organization
Computer
nterface,CA:
Mateo.
StandardforMicroprocessor
IEEE
NY:
7.
L.
2nd
and
Std
(ANS1/IEEE
Electronics
New
754-1985.)
Engineers.
Problemas
El
( + ) indica
signo
disponible
11-Ip
la
en
Basndose
en
evale
la
ms
problemas
direccin
de
las
avanzados
ilustradas
operaciones
efectivo
Haga
donde
el
sea
asterisco
indica
(*)
que
hay
una
solucin
Mano,
en
la
Seccin
escriba
11-1,
un
programa
que
aritmtica:
expresin
LD
el
http:/ wwwdibrosite.net.
Internet:
uso
posible.
de
los
registros
(A
B)
para
(A
minimizar
(B
el
nmero
D)
de
instrucciones
MOV
DE
AELQU1TECTURA
Suponga
Suponga
Suponga
a)
(b)
(c)
una
arquitectura
una
arquitectura
procesador
un
registro
registro
memoria
solo
un
INSTRUCCIONES
acumulador
direcciones,
tres
con
instrucciones
con
dos
con
instrucciones
con
497
instrucciones
con
memoria
con
DE
CONJUNTO
direcciones.
con
direc
una
cin.
11-2.
el
*Repita
Problema
11-1
para
y
Todos
11-3*
los
ha
*Se
estn
operando
escrito
un
(A
B)
incialmente
programa
la
en
(E
F))
y DIV
memoria
arquitectura
una
para
(D
pila
con
dividir.
representa
evaluar
para
la
arit
expresin
mtica
X
(a)
Encuentre
(b)
Escriba
la
(A
B)
{A
expresin
correspondiente
el
programa
utilizando
el
contenido
de
D)
NPL
en
las
(B
instrucciones
PUSH,
POP,
ADD,
SUB
MUL,
DIV.
Muestre
(c)
11-4.
el
Repita
Problema
11-3
la
la
para
Una
da
instruccin
se
designa
se
almacena
X.
de
la
instruccin
207
(decimal).
Designe
de
ndice
si
el
la
contiene
modo
I)
instruccin
el
de
valor
direcciona
el
modo
de
La
relativo
bifurcacin
de
direccin
en
decimal,
campo
(d)
de
dos
hace
se
de
la
en
Indexado.
palabras
almacena
se
direccin
una
instruccin
la
en
equivalente
(almacenado
po
195
la
en
direccin
X,
valor
de
de
debe
el
Problema
estar
de
hace
veces
dos
la
palabras
16
Por
1000.
unidad
con
de
(Vase
el
que
ramificacin
de
la
en
Todos
control
modo
bits,
nmero
negati
es
qu?)
de
equivalente
referencia
de
instruccin
una
para
bifurcacin
instruccin
usando
binario,
en
complemento
en
11-6
direccin
los
la
memoria
143
posicin
valores
estn
cuando
direccionamiento
accede
indirecto
144
decimal,
en
y
si
la
ejecu
instruc
es:
Un
clculo
resultado
(b)
bifurcacin
y 208
valor
cin
designa
en
ejecucin
registro
Relativo.
(c)
el
una
partir
Un
direcciones
otras
direccin
(almacenado
la
Z,
la
en
durante
mediante
de
memoria
instruccin
La
utilizado
F))
la
en
de
Indirecto.
el
Cuntas
{E
almacenada
instruccin.
cada
es:
Determine
Repita
(a)
instruccin
(D
-s-
operando
Z
Determne
vo
una
calcula
se
de
como
(a)
(b)
El
simbolizada
(b)
sicin
208)
Y.
direccin
Directo.
*Una
ta
la
direcciones
de
campo
smbolo
cmo
(decimal).
11-8.
el
El
de
ejecucin
la
aritmtica
B)
est
palabras
W.
en
Exponga
(a)
11-7,
dos
smbolo
con
miento
11-6.
de
el
por
de
expresin
+
(A
11-5,
despus
pila
Una
bifurcacin
que
la
requiere
misma
un
posicin,
operando
de
una
posicin
de
memoria
que
devuelve
el
498
FUNDAMENTOS
11-9.
Una
instruccin
est
301.
posicin
la
El
1. contiene
de
11-10.
Directo.
(b)
(c)
Relativo.
el
DE
COMPUTADORAS
almacenada
direcciones
189.
numero
300
posicin
la
en
de
campo
instruccin
(a)
tiene
Evale
el
con
su
valor
si el
efectiva
la direccin
(d)
Registro
Indexado
*Un
palabra
(a)
Para
con
Para
un
Un
procesador,
para
hacer
banco
campo
mximo
de
cdigos
formato
con
dos
100
de
una
de
memoria
con
un
pila.
El
indirecto
Registro
El
sin
mximo
de
palabra
una
longitud.
formato
un
ndice.
registro
como
tiene
de
y un
direcciones
direccionamiento
de
32
de
bits
de
de
de
direcciones
banco
Cul
operacin.
registros
de
sin
los
tiene
procesador
Muestre
cmo
estas
instrucciones
PUSH
POP
y usando
el
contenido
compleja,
Hay
registros
pila.
una
de
los
de
campo
nmero
mximo
PUSH
modos
es
bits
siguientes
POP,
11-13.
(b)
Describa
Un
procesador
posible
posible
una
una
con
de
utiliza
se
registros:
con
1]
/fl
-/fl
/fl
*-/fl
/fl
-/fl
R2
-A/[/f
]-
R2
RI
11
Jli-AI-l
R2
ocho
R6
push
registers
registros.
de la pila
utilizar
pueden
se
registro
(PSHR).
/f0
en
el
colocndolos
de
contenido
La
CPU.
la
las
instrucciones
pila.
pone
Rl.
efectuar
para
de
puntero
como
nuevo
de
todos
instruccin
en
sus
los
regis
POPR.
registros
saca
correspon
dientes.
Describa
el
memoria
de
indirectos
A[/fl]-
en
un
el
es
instrucciones
STR2RI
Cul
indirecto:
registro
instruccin
registro.
disponible?
LD
Una
registros.
incremento:
de
registros,
de
STR2R1
Decremento
16
posibles?
operacin
de
direcciones
tienen
instrucciones
sus
tiene
procesador
tres
con
campos
y tudas
longitud
del
registros
modo
de
cdigos
LDR2RI
(a)
la
procesador.
indirecto.
procesador
una
tros
modo
en
del
registro
es:
nmero
11-12.
direcciones
de
campo
Un
211.
Inmediato.
(e)
(b)
11-11.
LGICO
DISEO
DEL
sistema
transferencia
de
transferencia
de
registros
registros
de
independiente
IN
OUT
en
ADRS
la
para
E/S
tiene
ADRS
R[DR|
la
RISBJ
la
ejecucin
ejecucin
instruccin
de
PSHR.
de
de
POPR.
entrada
y salida
el
DE
ARQUITECTURA
donde
ADRS
equivalentes
11-14.
la
es
direccin
para
*Suponga
procesador
un
nmeros
de
de
32
con
sin
de
IFC6
Escriba
con
(b)
11-15*
un
programa
el
programa
hexadecimales,
las
instrucciones
memoria.
en
con
499
Seale
registro.
con
8 bits
INSTRUCCIONES
precisin
de
suma
mltiple
dos
de
signo,
-T
(a)
E/S
ubicada
E/S
palabras
con
bits
de
puerto
la
un
procesador
un
DE
CONJUNTO
7B
24
la
ejecute
que
57
00
ED
4B
utilizando
suma
instrucciones
de
suma
suma
acarreo.
Ejecute
2 dgitos
Realice
las
los
para
OR
AND,
lgicas
operaciones
Cada
dados.
operandos
byte
XOR
se
de
[os
nmeros
con
expresa
dos
de
0011010
bytes
10111001.
11-16.
Dado
el
valor
de
operandos
(al
poner
(b)
complementar
ms
(c)
11-17.
registro
operaciones
Tabla
11-18.
los
8 bits
los
de
las
*Un
los
nmero
contiene
signo
para
y ms
*Un
el
mediante
la
izquierda
de
igual
acarreo
instrucciones
sobre
qu
es
la
15
1.
Realice
la
enumeradas
la
en
registros,
estos
flotante
punto
en
bit
las
operaciones
de
nmeros
36
bits
exponenie.
sesgados
El
IEEE
estndar
signo
Infinito
y
se
(a)
Indique
(b)
(c)
Enumere
la
han
se
de
sumar
obtener
para
un
representa
los
que
calcule
si
se
tiene
Hay
bit
un
el
igualdad
pueden
para
11
bits
con
ms
signo
la
para
mantisa
distintas
positivas
exceso
I0V
se
valor
con
de
cero
y 8 bits
ms
binario,
cumple,
punto
del
punto
y
que
=
IEEE
ms
de
bits.
64
El
sesgado
exponente
binario
la
se
flotante
de
es
El
de
mantisa
la
mantisa.
igual
0,
normalizado.
nmero
un
pequeo
entonces
formato
flotante
como
y ms
el
los
Enumere
sesgo.
bits.
2047
de
decimal
en
en
el
para
punto
52
en
y la mantisa
la derecha
igual
grande
normalizados
operandos
sesgo
ms
representar
10l)
27.
el
encontrar
2T
bits
sesgado
positivos
nmeros
hasta
implcito
exponentes
la
26
en
18
exponente
para
nmeros
los
que
precisin
con
frmula
nmero
un
desde
exponeme
2.
algunos
Demuestre
decimal
es
,71234
normalizados?
utiliza
doble
el
cantidades
las
son
nmeros
binario
para
base
la
Calcule
lacin,
bits
tiene
Cules
en
bit,
un
ocupa
1023
flotante
punto
para
de
IO+3)
en
pequeas
exponentes
en
ms
(la
01101001
dadas
secuencia
el
exponente
es
11-22.
efectuar
debe
se
impares?
valor
el
siguientes
de
grandes
11-21.
operacin
normalizado:
ms
11-20.
Qu
impares
posiciones
(-,12345
11-19.
1100
0)?
desplazamiento
una
cmo
las
de
bits
como
Muestre
la
bits
de
resultado
do
es
cero
11-5
0111
significativos?
posiciones
menos
bits
derecha
1001
1010
para
uno
la
poner
*Un
bits
ios
las
16
necesitan
se
hizo
en
se
pueden
0,3x
grande
precisin
la
11-6.
Tabla
representar
Utilizando
esta
ms
simple.
pequeo
re
500
FUNDAMENTOS
11-23.
*Se
necesita
de
16
11-24.
bifurcar
bits
los
(b)
y (2)
Sume
el
Sea
Evale
Determine
(c)
Enumere
Un
substraccin
11011110
Evale
(b)
Determine
(c)
Enumere
en
un
contiene
en
la
(1)
que
suponiendo
suma
sin
son
signo
(signo)
(cero),
los
que
nmeros
son
2.
bifurcacin
de
condicional
de
(overflow)
bits
los
la
de
Tabla
i 1-8
tendr
que
nmeros
dos
sin
signo
realizando
Ay
la
res
status.
binario.
resultado
el
los
de
bits
de
(acarreo)
de
la
status
ramificacin
de
procesador
diferencia
y Z
11-9
Tabla
valores
instrucciones
(cero).
tendrn
que
condi
una
ms
direccin
(a)
Muestre
(b)
Suponiendo
la
de
ejecutar
de
volver
2, A y Z,
reali
status.
binario.
(cero)
de
la
(signo),
condicional
la
de
la
Tabla
{overflow).
11-10
que
tendrn
pila
realizar
las
diferencias
programa?
*Indique
cinco
ejemplos
internas.
Cul
es
de
diferencia
dos
con
el
alta
subrutina
l amada
El
est
ubicada
palabras
valor
de
0301
la
de
de
puntero
pila
la
en
posi
pila
memoria?
la
subrutina?
utiliza
lugar
su
direccin
de
antes
entre
una
interrupciones
entre
instruccin
de
link
la
bifurcacin,
interrupcin
la
en
suceda
una
como
un
de
registro
#7.
en
otro
que
externas
una
R1
registro
retomo
una
para
bifurcacin
software
el
de
registros
bsicas
la
ms
posicin
l amada
en
la
otra
el
de
pero
de
existen
direcciones
la
30000.
de
subrutina?
almacena
de
PC,
subrutina
de
campo
SP
valor
el
contiene
pila
l amada
instruccin
transferencia
debe
un
instruccin
de
que
son
del
la
decir
es
de
de
de
valor
tiene
no
(link),
memoria
seguida
el
es
acceder
procesador
la
instruccin
Una
Cul
Un
de
alta
2000,
2001.
despus
despus
de
status
bifurcacin
de
bits
resultado
de
complemento
en
true.
2000.
antes
el
bits
los
de
nmeros
los
interprete
los
dos
compara
B y actualizando
11010110.
B=
las
(c)
rutina?
suponiendo
la
Z
interprete
instrucciones
nmero
01101001.
01011100.
valores
las
la
accin
11-30,
posicin
SP
Cules
interrupcin
2.
interprete
complemento
compara
bits
los
condicin
enlace
11-29.
procesador
un
los
la
(a)
(a)
11-7)
true.
4b)
registro
un
(Tabla
(true).
diferencia
la
Sea
cin
verdad
programa
*La
en
TEST
suma.
de
de
y B
cada
(acarreo),
instrucciones
01011101
(a)
operando
un
instrucciones
00101101
en
la
y actualizando
(b)
las
con
para
signo
de
en
de
despus
8 bits
binarios
con
valores
las
hacer
en
(2)
programa
A
la
11-28.
nmeros
condicin
zando
11-27,
dos
signo
status
cin
11-26.
signo
Enumere
*Un
ta
de
significativo
menos
equivalente
complemento
con
los
una
de
decimal
los
sin
de
(d)
bit
puede
se
nmeros
valor
son
(1)
si el
cmo
dos
Determine
<c)
11-25.
Muestre
COMPUTADORAS
11-8).
Considere
(a)
DE
ADRS
1.
es
(Tabla
BNZ
LGICO
DISEO
DEL
cinco
hardware
bifurcacin
subrutina
link.
de
invocada
y el
bifurcacin
l amada
de
ejemplos
y
una
Qu
link?
subrutina
una
interrupciones
l amada
sub
DE
ARQUITECTURA
11-31.
Un
el
una
procesador
responde
contenido
del
posicin
reccin
de
de
(a)
Enumere
ib)
Enumere
PC
interrupcin.
la
de
una
PSR.
memoria
rutina
la
dada
de
atencin
secuencia
la
lista
de
El
secuencia
lee
el
mediante
la
de
peticin
procesador
a
de
de
seal
interrupcin
despus
de
vector
interrupcin
microoperaciones
se
que
de
DE
CONJUNTO
microoperaciones
introduciendo
el
direccin
loma
realiza
de
La
(fVAD).
de
la
la
que
posicin
interrupcin,
realiza
la
en
contenido
nuevo
501
INSTRUCCIONES
de
di
primera
IVAD
el
pila
PSR
retomo
1.
de
la
CAPTULO
1[2
Unidades
centrales
DE
PROCESAMIENTO
RISC
Unidad
La
Central
clave
de
recibidas
y de
ponente
trucciones
mticas,
lgicas
memoria
unidades
transferencia
la
nentes
los
En
la
en
pueden
ser
las
bajo
res
es
El
Se
pipeline).
al
Despus,
instrucciones
cesador
mejorar
lacionaremos
el
su
un
datos
del
unidad
reducido
uso
de
se
aumenta
la
complejo
(complex
Se
multiciclo.
rendimiento
ideas
discutidas
el
microconrealizar
el
Las
nmero
de
ta
teclado
las
CPUs
longitudes
de
registros
pe
de
relativamente
rendimiento,
el coste
al
paralelo
en
hablando,
microcontrolado
estos
solucin
su
set
visin
global
procesador
diseo
set
Computer,
los
el
de
sistemas
en
del
diseo
de
que
es
mtodos
algunos
digitales
de
es
que
que
surgen
de
RISC.
de
conjunto
similar
utilizados
Para
pipeline.
(en
segmentada
procesador
RISC)
problemas
procesador
CISC)
un
computen
de
un
contexto
tener
segmentado
el
crear
Comienza
10.
datos
para
presentan
en
para
Captulo
del
de
ruta
una
instruction
Se
ciclo.
instruction
para
captulo.
segmentada
control
de
que
y
10
solo
un
este
de
para
en
bits),
del
los
parte
atractivo.
sobre
(reduced
una
un
ocho
El
control
presenta
de
las
buses
aparte
microcontrolador
microcontroladores,
en
Captulo
segmentacin
unidad
de
es
muy
hace
de
de
procesador
la
uso
se
una
dichos
presentadas
importante
capitulo
de
ruta
de
ins
arit
compo
una
es
sitios,
l amados
digitales
un
En
limitado.
instrucciones
Lo ms
haciendo
este
hay
ejemplo,
(por
CPU
la
otros
sistemas
otros
en
ejemplo,
genrica.
las
de
cortas
instrucciones
la
de
aade
de
conjunto
com
internos,
ms
los
con
sencil os,
y relativamente
Por
diferentes
la
control
1,
en
aparecen
computadora
ser
de
de
Capitulo
del
pueden
computadoras
especializadas.
una
bajo,
CPU
informacin
comienzo
pequeos
adecuado.
pero
muy
estudio
convirtiendo
similar
debido
al
CPUs
las
en
pueden
el conjunto
palabras
queo
es
de
bastante
en
la
Externamente,
datos
Procesadores
usan
o
almacenados
datos
el
las
es
decodificar
de transferencia,
los
registros
tiene
uno
es
conectado.
embargo,
se
concretas
el monitor
reas
de
realizar
los
E/S.
con
genrica
Sin
troladores,
memoria
CPU)
Unit,
Processing
propsito
operaciones
Su
digital.
instrucciones,
computadora
procesador.
computadoras.
la
control
interfaz
est
que
(Central
computadora
de
de
CISC
Procesamiento
una
de
para
de
al
para
terminar,
en
pro
general.
re
504
12-1
FUNDAMENTOS
Ruta
La
Figura
solo
10-17
Figura
del
de
de
banco
Tambin
B.
nuevo
el
en
encontramos
microoperaciones
que
la frecuencia
control
para
ciclo,
tasa
la
de
Suponga
aplicacin
de
10-17,
retardo
limita
la
frecuencia
de
ejecucin
ejecucin
de
ahora
y que
no
la
de
reloj
ruta
de
para
realizar
igual
de
ejecucin
de
ms
componentes
tenemos
de
la
datos
de
rpidos
no
los
con
ns
ns
es
que
Reloj
ns
Convencional
(b)
FIGURA
Temporizacin
12-1
de
la
ruta
de
datos
la
en
de
y
solo
un
As,
instruccin.
la
reloj.
de
ruta
ms
reloj
ilustra
de
Segmentada
la
reducir
adecuada
una
para
los
12
ns
la
es
y de la unidad
la ruta
de datos
para
una
Esta
de
se
procesador
un
de
ejecucin
frecuencia
la
de
control
retardos,
MHz).
periodo
datos
Slo
pequeo.
de
el
de
resultado
mxima
tasa
Como
ruta
4 ns
funcional
Im/xp]
(a)
ms
la
constante
el
estos
decir,
es
operandos
escribir
83.3
certeza.
registros
[MUXB
Unidad
la
ns
ns
UL
Banco
de
constituye
a
(es
12
la
de
una
La
ns
dos
obtener
para
Sumando
D.
con
unidad
1a
que
travs
valor
un
y de
12
complete
pasan
a
ns)
de
cercano,
componentes
leer
microoperacin.
ya
los
para
MUX
de
inversa
se
que
es
tasa
la
funcionar
incluso
datos
sola
I ns)
ns
de
una
es
(1
ns
ms
de
registros
de
retardo
el
microoperacin
la
enfoque
uno
ns
banco
de
realizar
caminos
los
una
que
mximo
(3
ns
procesador
un
en
un
cada
para
del
presente
Con
retardos
de
reloj
puede
microoperacin
instrucciones
de
un
ns
el
que
cada
que
el
combinacin
la
la
permitir
que
operando
pueden
se
mxima
los
incluyendo
12
necesitan
se
un
registros,
de
banco
reloj
de
retardo
mayor
resultante.
mximo
un
leer
para
necesita
se
que
las
pequeo
Figura
de
mximos
necesita
Se
registros
de
MUX
los
de
camino
frecuencia
la
valores
tpica.
datos
el
ilustrar
para
de
lmite
ilustra
(a)
de
ruta
una
el
12-1
us
se
ciclo
COMPUTADORAS
DE
segmentada
datos
de
un
LGICO
DSEO
DEL
necesarios
ciea
CENTRALES
UNIDADES
completar
para
la
registros
de
registros.
junto
pueden
El
de
MUX
las
entradas
El
para
datos
cin
es
serie
de
En
puestos
1.
Lavado
Enjuague
3.
Secado
este
ejemplo,
cesado
de
sita
los
sola
una
de
ruta
de
de
ir
tanto,
embargo,
los
con
de
las
tasa
una
la
turas
etapa
la
en
rutas
de
datos
de
procesamiento
la
sincrona
con
El
acceso
del
travs
de
un
reloj
la
que
en
este
estacin
controla
la
frecuencia
la
estacin
latencia
el
tiempo
necesario
la
de
lavado
el
movimiento
de
lavados.
de
ruta
y sin
pipeline
(OF)
se
Estas
que
una
la
el
etapa
coche
otra.
ya
lavado
el
la
primera
de
la
analoga
tiene
ltima.
10,
Captulo
Esto
pipeline
tiene
La
ilus
se
(EX)
mueve
se
se
algunas
en
abrevia
sus
con
coche
factor
un
la
en
lado
el
que
en
sale
de
del
1, la ejecucin
al
ya
inversa
hay
la
el
etapa
dato
la
forma,
veces
Sin
salen
es
pipeline,
n
etiquetan
algo
rompe
lavados
ya
en
en
se
mientras
de
que
descrita
hace
etapas
se
sin
es
Por
coche.
un
Basndose
datos
instrucciones
misma.
la
lavar
esta
en
analogas,
mltiple
estacin
una
un
De
Como
las
comparar
lavado,
mismo
disponibles
frecuencia
esta
coches
una
analoga
los
que
latencia.
de
de
las
3.
la
sencil a,
tiempo
etapas
etapa
punto,
igual
al
lavado
pasos
para
coches
de
coche
el
que
de
tres
para
estacin
permanece
lavado
estacin
la
y sin
la
de
los
con
Ahora
necesario
tiempo
la
con
coche
pro
nece
paso
para
estacin
la
pasos
el
y cada
con
Este
mltiple
operando
la
una
tres
analoga,
2 pasos
de tiempo
podemos
Para
pipeline.
es
aproximadamente
salida
para
convencional
de
por
necesario
en
del
pipeline
de
throughput
datos
ruta
produc
travs
analoga
proceso.
serie.
del
n
lnea
esta
>
tiempo
pipeline
en
estacin
tasa
de
En
la
en
inversa
con
(WB)
correspondientes.
vemente
En
la
mejor
la
para
de
compuesto
Usando
la
coches
lavado
en
lavado.
del
tres
en
cuenta
pipeline
en
de
decrementa
frecuencia
escritura
la
almacena
pasan
est
cabo.
La
cantidad
sencil a,
no
veces
12-l(b).
2 y
salida
lavado:
por
cantidad
Usando
datos
un
datos
contrario,
el
cabo.
pasos
de
estacin
en
tres
ruta
Figura
que
la
la
una
coches
lavado
a
tenencia.
hay
realizan
de
ruta
de
Por
tres
ruta
se
tenemos
la
si
Sera
una
estaciones
deseada,
en
la
mltiple
tres
estructura
la
de
de
de
de
de
formado
a
de
los
coche
pasos
y para
latencia.
mejora
los
que
l evarse
realizan
mejor
los
que
del
est
es
pipeline?
modo
frecuencia
una
para
tra
sin
este
de
proporciona
analoga
habitual
l evarlos
para
tiempo
un
travs
latencia
hay
analoga
estacin
tipos
de
tiempo
si
datos
suponga
dos
registros
registros
registros
la
que
superficie
tiempo
un
pipeline
l ama
que
coches
una
ya
dos
jabn,
para
de
donde
de
lavado
Una
particular
en
vehculo
un
tiempo
tiempo
esta
estacin,
comparando
datos.
de
con
y,
la
de
de
puestos
Continuando
conjunto
el
en
funcin
tibia
mediante
de
una
de
cantidad
independientemente
tiempo.
sera
tercer
ejemplo
coches
caliente
agua
sobre
aire
se
tres
de
agua
de
el
Un
una
con
cierta
coches,
por
pase
con
instruccin
de
de
banco
no
de
ruta
una
produccin.
realiza
se
que
cantidad
una
procesar
lavado
los
desafortunadamente,
automtico
instruccin
una
del
partes.
primer
registros
selecciona
El
registros.
de
de
procesado
una
cierta
una
lavado
soplado
el
de
de
aclarado
requiere
una
Lavado
lnea
es
los
en
2.
dato
de
con
datos
tres
el
ns
de
en
contiene
banco
12
ruta
original
dalos
del
superior
l ama
le
se
registros
que
tubera),
espaol
correspondiente
(en
estacin
una
de
ruta
de
el
de
conjunto
estructura
pipeline
en
la
(b)
de
D.
pipeline
la
de
almacenan
que
segundo
MUX
termino
analoga
de
el
de
banco
combinacional
lgica
registros
dos
El
12-1
Figura
pipelirte.
mitad
la
cubre
la
como
Los
forman
slo
la
retardo
azul.
en
sombreado
considera
ledos.
ser
el
sombreados
en
reloj
del
perodo
retardo
con
505
y CISC
ei
camino
el
simplemente
dividen
registros
muestran
se
pipeline,
reducir
posible
ser
dividiendo
mostrada
resultante,
en
RISC
PROCESAMIENTO
puede
as,
hacer
puede
se
datos
datos
de
se
inferior
mitad
de
de
conjuntos
tres
Estos
Esto
ruta
ruta
Los
frecuencia.
su
registros.
segmentada
An
microoperacin.
una
incrementar
DE
sua
mueve
en
impli
506
FUNDAMENTOS
caciones
interesantes.
discretos
en
debe
etapas
gistros
dan
un
l ama
registros
del
B.
de
retardo
retardo
Este
tiempo
comparacin
ponde
del
registros
periodo
cualquier
En
12-2
los
que
Estos
pipeline,
re
les
se
datos
de
sin
dos
el
entre
retardo
mxima
de
200
Incluso
(1)
de
la
en
lugar
el
son,
reloj
de
hay
retardo
MHz,
reloj
cuando
en
se
corres
se
por
tres
asignada
el
etapas,
distribuido
los
con
cada
retardo
el
que
200
de
instrucciones
del
flip-flop
(asumiendo
ns
de
lgica
del
registro,
registros.
de
a
mil ones
pipeline.
largo,
banco
frecuencia
factores:
retardo
ms
de
del
ns
flip-flop
mnimo
Esta
de
es
dato
diferencias
el
sencil a.
que
debido
reloj
frecuencia
de
el
en
retardo
de
ns
3 tiene
retardos
los
de
de
tiene'1
nuevo
1 del
etapa
la seleccin
la
Cb),
seguida
etapa
de
todos
una
La
ns.
escribir
periodo
de
ruta
El
etapa.
medio
asignado
ducido
etapa
selecciona
rescribir
de
Antes
estacin
de
coches
tres
forma
Adems,
que
ha
demostrado
no
de
se
Puede
tres
una
de
ruta
ste
se
datos
debe
en
registro
de
en
de
banco
al
y la
lee,
se
otra
operando
tres
principalmente
partes.
en
registro.
De
uso
para
forma,
de
los
la
de
ruta
en
registros
una
datos
el
de
tres
veces
lo
largo
de
un
trminos
en
pipeline,
estimacin
pipeline.
ms
la
ejecucin
coste
de
se
una
lava
en
los
trminos
De
esta
sencil as
de
vista
coches
de
etapa,
D
etapas.
punto
pro
esta
lavado
las
realiza
MUX
estaciones
tres
tener
primera
del
operan-
se
En
termina
estacin
En
coste.
OF
etapa
resultado
el
con
WB
desde
obstante,
seleccin
etapa
WB.
in
la
con
de
la
u
El
Data
cuesta
coche
comparado
No
esta
examinaremos
sencil a,
el
En
etapa
aunque
trminos
esta
La
lavado,
de
la
operando
l amada
de
etapa.
mueve
contrario,
al
un
paralelo.
en
compensa
el
la
estacin
coste
EX.
valor
Primero,
que
en
de
estacin
la
hace
el
B,
de
en
reloj.
reescritura,
de
Bus
microoperaciones.
pipeline,
del
EX
para
continuacin
el
de
consiste
operando
el
almacenan
las
de
en
mecanismo
Por
final
l amada
etapa
etapas.
mucho
qu?
al
la
tres
lo
como
compensa
etapa
escribir
con
la
la
al
y,
ciclo
registro
la
es
analoga
un
etapas
por
En
segmentada.
entrada
donde
acceso
B.
pipeline
mayora
segundo
necesita
que
imaginar
datos
la
OF,
registro
MUX
siguiente
ejecucin,
de
la
pipeline
de
de
el
del
etapa
el
por
tiene
parece
ensambladas
cial,
simple
rpido
tan
veces
espacio.
etapa
El
banco
el
en
la
en
del
que
la
lavado
etapa
es
banco
abandonar
la
en
operando.
registros
almacenado
microoperacin
cada
al
utilizando
Los
captura
etapa
el
en
de
ruta
MUX
del
una
del
utilizar
funcional
se
la
de
salida
veces,
acceso
constante
una
unidad
y ltima
el resultado
tercera
vuelve
la
de
etapa
pipeline.
siguiente
pipeline
del
la
en
esta
en
La
del
etapa
la
dos
muestra
registro
o
en
segunda
operacin
la
es
del
utilizarlos
para
detal ado
desde
ruta
escribe.
registro
registro
la
se
se
valores
primer
el
registros
ms
diagrama
un
mostrar
OF,
del
valor
un
La
costes,
As,
de
ns.
ruta
es
segn
de
etapa,
de
lectura
est
den
de
12-1
Figura
registros
pipeline
2 del
lugar
pipelinet
la
Esto
las
lugar
donde
WB,
primera
entre
de
etapa
pipeline,
travs
pasos
mecanismo
un
del
la
de
banco
etapa
retardo
un
la
de
La
cero)
de
la
aparece
de
banco
etapa
La
de
tener
etapas
pasan
de
del
ns.
y el
de 5
del
y (2)
selecciona
en
el
la
se
es
tres.
es
se
Figura
la
registros,
una
que
ejemplo
lectura
tener
MHz
veces
no
diagrama,
dos
las
tiempo
en
cada
en
etapa.
este
en
2.4
pipeline
reloj
de
total
throughput
mejora
de
un
83.3
mximo
tomo
en
factor
la
los
con
gundo,
los
del
la
dando
MUX
permtiendo
flip-flops
ns,
de
el
Para
hace
se
de
etapas.
entre
datos
los
pipeline
funcional,
3,
1 +
setup
con
las
pipeline
cantidad
la
registros
unos
del
travs
todas
para
para
ms
unidad
de
I +
de
de
dato
Segundo,
para
en
de
es
la
seleccin
es
datos
necesario
retardo
mximo,
como
se
de
ruta
de
ns
la
del
continua.
temporal
retardo
Este
4
ms
registro
el
la
el
movimiento
pipeline,
tiene
COMPUTADORAS
y la misma
colocan
reloj
almacenamiento
Volviendo
DE
forma
pipeline,
deI
MUX
el
de
del
periodo
las
Primero,
del
separe
pipeline
LGICO
hacerlo
de
lugar
la
ser
de
DISEO
DEL
los
registros
de
incremento
comer
lavados
divi
de
UNIDADES
CENTRALES
RISC
PROCESAMIENTO
DE
507
CISC
Banco
de
1
OF
ul
Acceso
registros
A
Dato
AA
Dato
de
(el
el
de
Ejecucin
Hay
loga,
datos
hasta
debera
segmentada.
tres
FIGURA
12-2
Diagrama
de
microoperaciones
operaciones
haber
de
bloques
en
en
hasta
<OF)
opcrudor
ires
cualquier
microoperaciones
etapa
registros
mismo
de arriba)
ruta
una
que
de
segmentada
datos
Pipeline
lava
que
en
el
cualquier
coche
en
instante
un
dado.
momento
de
tiempo
en
Por
la
ana
ruta
de
508
FUNDAMENTOS
DISEO
DEL
Examinemos
ahora
del
pas
OF.
la
en
En
el
la
en
ciclo
de
dos
terceras
la
reloj,
cin
I.
El
12-3,
esto
posicin
del
diagrama
reloj,
siguientes
y el
cuando
(5
el
3)
en
el
de
se
todas
las
etapas
de
la
las
siete
las
est
del
En
de
los
datos
25
etapa
el
ciclo
puesto
las
etapa
En
los
ste
25
ciclos
En
ns.
2.4
R!
R2
R4
s] R6
R7R7
Rt<R0
Dala
R4
R3
-R3
out
-
Dala
OF
in
R5-Q
de
Si
al
ejecuciofn
WB
OF
EX
WB
OF
EX
WB
OF
EX
WB
OF
EX
WB
OF
EX
una
secuencia
de
microoperaciones
es
en
las
pipeline
dos
ejecuta
convencional
ejecuta,
dado,
EX
no
encontrar
reloj
En
reloj
segmentada
tiempo
un
OF
para
de
de
los
indica
se
datos
datos
WB
pipeline
ciclos
queremos
EX
del
para
com
de
l enando.
compararemos
7, el
de
ruta
de
12*3
de
ns
secuencia
segn
en
Patrn
est
ciclos
la
rula
FIGURA
45
primeros
ltimos
Microoperacin
dos
se
operaciones,
microopera
conjunto
de reloj
=
la
pipeline.
del
reloj,
tiempo,
ms
po
de
del
ciclos
vaciando.
la
Ciclo
1
convencional,
forma,
veces
la
forma,
ste
dos
est
mismo
esta
los
Figu
y cada
la etapa
ver
la
en
de
de
del
la
de
el
De
es,
realizar
(EX)
En
en
utilizare
muestra
Podemos
esta
En
ns.
microopera
superior
secuencia
nueve
que
se
sobre
cinco
15
rpidamente.
todas
que
la
han
se
que
representa
De
en
en
es
ejecucin
tercer
microoperaciones
se
necesita
convencional.
del
completado
decir,
la
que
microoperacin
del
diagrama
de ejecucin
de reloj
5.
de
ms
puesto
2.083
temporizacin
la
pipeline
de
estos
de
microopera
As
de
de
cuidadosamente.
microoperaciones.
casos
en
segmentada
en
2,083
secuencia
posicin
ha
es
la
2
final
pipeline
en
el
la
pane.
reloj,
ejecucin
datos
como
completamente.
datos
l eno,
Una
activadas
pipeline
de
la
la
la
veces
etapas
estn
de
ruta
pipeline,
ejecucin
utilizando
ruta
de
1.9
de
la
microoperaciones
necesario
tiempo
ruta
a
microoperaciones
12
mejor
lugar
de
reloj
est
tiene
patrn
todas
ciclos
mejora
pipeiine
25
ejecuta
ejecuta
pipeline
activas
mayor
RQ
tomo
en
el
cinco
trama,
Por
reloj.
ejemplo,
de
ns
la
representa
El
84
activadas
estn
ciclos
eta
en
microoperacin
se
tercera
una
tres
de
del
de
de
examinar
a
no
12
x
se
Vamos
ciclo
las
realiza
se
al
microoperacin
analizar
para
anlisis
y la
WB,
etapa
forma,
esta
solamente
de
ejecucin
diagrama
la
De
realizado
en
el
completamente.
7
los
con
ha
completado
del
secuencia
ejecucin
su
parado
microoperaciones
la
que
terminar
completado,
se
EX
en
OF.
etapa
la
rendimiento
de
constante
la
relacin
en
etapa
1 est
en
la
en
microoperacin
ha
se
microoperaciones
la microoperacin
1,
reloj
I est
utilizado
un
de
de
microoperacin.
la
secuencia
ciclo
la
terminar
representa
que
3,
hemos
patrones
la
el
el
vertical
suma
esta
En
microoperaciones
que
Para
de
4,
2.0
que
procesamiento
de
habramos
tedioso.
de
COMPUTADORAS
microoperacin
1/3
concluye
se
horizontal
cin
la
DE
microoperacin
reloj
microoperacin
la
convencional
Cada
sicin
la
2,
diagrama
un
12-2,
de
de
ejemplo.
procedimiento
mos
la
menos,
tn
EX
2/3
datos
De
cuando
ra
ciclo
panes
de
ejecucin
Figura
de reloj
el
microoperacin
I 4-
ruta
este
En
etapa
completado
una
la
ciclo
OF.
etapa
cin
la
de
pipeline
etapa
LGICO
WB
que
CENTRALES
UNIDADES
la
de
ruta
datos
convencional.
de
(throughput)
la
que
temas
de
la
En
de
ruta
velocidad
de
l enado
asociados
con
los
datos
segmentada
datos
segmentada
vaciado
2.4
es
del
comportamiento
decimos
la
veces
est
pipelirte
particular,
en
el
que
convencional.
la
de
del
debajo
por
proporcionar
una
conflictos
se
los
con
RISC
PROCESAMIENTO
ideal,
situacin
esta
pipelines
su
DE
movimiento
de
Dese
valor
unidad
de
Otros
2.4.
de
control
la
las
en
datos
cuenta
mximo
cubren
509
y CISC
dos
ruta
secciones
siguientes.
12-2
Control
de
En
seccin,
esta
datos
un
servidor,
La
hoja
de
La
rdenes,
12-4
solo
para
el
acceso
la
etapa
sera
de
banco
de
Estas
etapas
gistros
de
datos
adicionales
como
la
La
la
las
etapas,
y
y bifurcaciones
primera
la
de
utilizarlas
BA
y la
la
es
las
desplazamiento
esta
en
tambin
de
por
lavado.
de
segn
avanza
la
en
ms
salida
las
dato
la
la
informacin
la
re
de
Estos
regis
instrucciones,
de
el
restringe
siguiente
mane
aqu
se
la
en
el
seccin.
de
papel
si
est
que
memoria
supone
que
PC
juega
IF,
la
de
de
que
4.
etapa
aadido
las
extrae
adicional
proporciona
la
decodificada
l amada
pipeline
la
de
en
hemos
de
se
se
del
lectura
lavado.
actualizacin
que
est
procesado.
de
complejidad
pipeline,
de
la
instruccin
la
etapa,
registros
la figura
instrucciones,
las
de
siendo
estacin
la
y escritura
informacin
la
pipeline
de
complejo
registro
un
est
que
lectura
un
etapa
instrucciones.
y
la
en
una
de
memoria
En
pasar
para
Dada
del
banco
basado
tiene
control
instrucciones
y
adecuadas.
el
El
una
y
de
el
pipeline
en
funcional
acceso
PC.
hay
de
Entre
del
control
control
seales
la
Data
de
multiplexor
de
la
que
En
la
La
la
memoria
de
la
la
registrar
las
lectura
datos.
Todos
se
capturan
tercera
la
memoria
el
valor
resultados
los
en
el
tercer
del
la
seales
de
de
la
para
cuyos
etapa
de
las
As,
de
memoria,
de
operando.
pipeline
pipeline,
operacin
una
instrucciones.
de
etapa,
ejecuta
La
de
datos
pipe
de
ALU,
de
control
consi
se
de
palabra
generados
registro
de
banco
del
acceso
registro
registro
tarde.
ms
se
decodifica
del
el
para
siguiente
segundo
el
etapa,
de
de
al
pasan
est
de
parte
utilizan
la
lugar
direcciones
las
utilizarn
se
esta
lectura
ltima
tiene
operando,
se
DOF
mayora
una
al
decodificadas,
etapa
EX.
y MW.
Para
etapa.
control
del
control
para
FS
out
seales
se
de
memoria
de
las
decodificadas
l amada
son
y acceder
decodificar
para
seales
etapa
parte
la
de
ms
ejecucin,
o
utilizadas
unidad
largo
esta
diseo
Siguiendo
de
etapa
el
la
del
lo
etapa
del
control.
de
almacenan
registros
en
seal
seales
las
valor
DOF,
de
posteriormente.
lee
coche
12-2.
PC
un
decodificador
en
largo
En
etapa
etapa,
y
de
incluye
El
con
pasa
la
el
segunda
seales
en
AA
resto
dera
estacin
IR.
segunda
IR
lo
tratamiento
un
junto
control.
el
la
necesitan
se
pipeline
pasar
orden
actualiza
con
segn
es
denominado
line
operacio
producidas
la
de
al
anterior
las
rdenes,
de
etapas
procesador
Figura
un
de
3 y la escritura
abreviaturas
las
etapa
aadida
de
la
2,
etapa
con
en
incremento,
la
en
para
la
de
etapa
saltos
registros
El
hojas
ejecu
vista
instrucciones,
de
ruta
van
se
lavado
de
acompaa
es
que
la
en
del
sirven
informacin
se
En
etapa,
ahora
travs
datos
combinado.
etiquetado
a
instruccin,
se
estn
completamente
cin
segn
estacin
las
la
utilizando
memoria
de
en
bloques
de
de
ruta
instrucciones
pipeline
entre
primera
Entre
la
mediante
instruccin,
una
la
en
realizadas
diagrama
las
1 del
han
se
pipeline
instrucciones
un
memoria
especifican
se
La
estn
instrucciones
tros
el
ciclo.
a
registros
memoria
de
la
de
funciones
anloga
muestra
un
de
tuada
coches
leen
CPU
una
de
se
utilizada
la
realizar
para
instruccin
la
las
es
que
Figura
adicional
las
de
variar
control
lavado.
procesador
Esto
lavado
de
instrucciones
de
acceso
permite
que
de
lnea
jo
al
estacin
la
en
nes
de
las
anlogamente
etapa
una
Anlogamente
mente.
unidad
Como
segmentada
datos
de
una
anterior
seccin
aadimos
tando,
ruta
especifica
se
la
de
la
lectura
en
de
pipeline.
esta
510
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
l:3re~.)
1F
Direccin
Etapa
Memoria
de
programa
Instruccin
Banco
de
registros
Dato
AA'
Diro
BA
Relleno
de
ceros
MI
Dato
fa&B
Direccin
de
FS-
Direccin
Etapa
Me]
de
N
Z
de
Salida
RW
DAf
La
realizarse
puede
que
final
del
la
aqu
pipeline
de
registro
reescritura,
de
bloques
de
datos
memoria
escritura
una
de
compuesto
de
VW
datos
de
tm
se
mismo
el
que*
dt'
arriKi
pmemcxmpipeiine
considera
MD
de
parte
una
La
DA,
r^vtmv
de
{el
memoria.
por
datos
(e
datos
informacin
y
RW,
que
se
esta
usa
la
forma
al
mantiene
se
en
de
etapa,
control
de
de
final
etapa
WB.
ubicacin
La
que
de
escritura
de
parte
12-4
Diagrama
^t^Dx
it w^
datos
FIGURA
noria
latos
,X-r,:X^DaioI
DatoF
de
Salida
Entrada
cmrac>L'JWUXA
el
retardo
de
por
los
etapa
registros
no
del
es
mayor
ha
pipeline
que
ns.
balanceado
Esto
el
da
lugar
reparto
a
una
de
posible
los
retardos,
frecuencia
de
forma
de
reloj
de
200
MHz,
una
instruccin
un
procesador
una,
se
tomo
en
de
ejecutaran
hipottica
etapas
ciones
en
las
en
deremos
tiempo
clculo
El
nmero
Vamos
Figura
12-4.
gura
12-5.
reloj
2,
instruccin
en
la
etapa
1 est
instruccin
3,
reloj
instruccin
ciclo
el
la
la instruccin
3 est
en
la
etapa
2 est
en
la
etapa
forma,
IF.
De
cuatro
de
analoga,
procesador
ciclo
es
habr
mismo
un
que
a
reloj.
en
instruc
cuatro
de
Consi
tiempo.
RI
registros,
nmero
(el
operaciones
4
tener
instante
siete
los
en
sigue
como
l,
Rl,
R2.
LDI
R3,
LDI
R4,
LDI
R5,
LDI
R6,
LDI
R7,
de
la
en
la
etapa
En
el
ciclo
R7<
res
izquierda
es
un
instruccin
la
EX,
al final
de
3 est
2
DOF
de
la
reloj,
de
en
la
etapa
en
la
est
1 est
DOF,
del
EX
DOF
patrn
la
completado
10
WB
EX
IF
DOF
EX
IF
DOF
WB
EX
WB
DOF
EX
WB
IF
DOF
EX
en
pipeline
dei
programa
del
nmero
de
registros
el
etapa
WB
DOF
ciclo
instruccin
I ha
Instruccin
12-5
la
e!
En
de
ciclo
DOF,
etapa
en
instruccin
IF
Ejecucin
IF.
WB
IF
FIGURA
En
pipeline.
WB
la
Fi
la
de
pipeline
reloj
EX
IF
en
ciclo
cuarto
instruccin
la etapa
la
4,
reloj
del
2 est
de
pipeline
de)
etapas
del
IF
etapa
instruccin
la
EX,
de
la
en
las
ejecucin
instruccin
la
de
patrones
1 est
DOF
etapa
de
respecto
con
programa
diagrama
instruccin
la
IF.
LDI
LDI
este
la
en
Ciclo
para
una
de
hasta
posible
ser
en
de
esto
el
1
IF
que
instrucciones
las
solo
un
etapas,
debera
constantes
hacer
1 est
esta
de
511
embargo,
mientras
ns,
instruccin):
ejecucin
emplearemos
de reloj
la
por
nuestro
las
para
ello
Para
En
de
amplia
se
cargar
a
examinar
la
Entonces,
pipeline
20
ejecutan
se
procesador
un
sin
Ntese,
de
es
si
Slo
ns.
ciclo.
latencia
CISC
pipeline
un
lavado
de
programa
identifica
que
que
dado.
17
en
solo
un
Esta
de
es
de
sencil o;
pectivamente.
de
del
etapas
un
reloj
instrucciones
estacin
un
para
de
RISC
PROCESAMIENTO
de
procesador
ejecutarse.
del
ns
realizacin
nuestra
las
20
ciclo
solo
un
la
veces
menos
Rendimiento
Si
3.4
toma
DE
CENTRALES
UNIDADES
WB,
4
la
la
est
su
512
FUNDAMENTOS
la
ejecucin,
la
1/4
completa
solo
ciclo
la
de
119
En
los
indica
se
ltimos
ciclos
el
ciando
sobre
pipeline
4
20
ejecuta
solo
ciclo.
Vase
de
3.4
veces
El
estudio
control
de
los
estudiado
aqu
de
de
instrucciones,
reutilizan
de
la
datos
de
unidad
la
fondo
de
de
ciones
del
tan
son
bleada
no
microprogramada.
instrucciones
del
mejora
12-3
dos
que
jumo
con
unidad
datos
y las
hace
representan
utilizan
el
un
de
las
ciclo
solo
un
de
hemos
presentamos
del
la
utiliza
arquitecturas
las
de
primeras
sec
CPUs
que
se
de
control
de
ca
auxiliar
de
que
presen
control
distintas
comn
pipeline
Aun
unidad
unidad
una
ruta
informacin
la
en
dos
una
de
la
de
diagramas.
dan
Las
pero
influencia
10,
con
top-down,
arquitectura
la
tablas
se
y
de
que
son
con
en
ideal
controles
de
punteros,
dos
los
velocidad
organizaciones
los
Captulo
segmentada
ncleo
es
no
por
continuacin
control,
detal ada.
un
de
diseos
extensivo
que
un
ltimo
mxima
tres
influencia
del
RISC,
pipe
no
arquitecturales
Los
los
el
de
la
velocidad
de
la
uso
ejecuta
reloj,
aadidos
procesador
unidades
datos
el
la
de
en
este
bastante
caractersticas
informacin
en
retardos
como
componentes
de
los
control.
de
embargo,
ruta
por
examen
las
de
reduce
ilustrando
Sin
que
que
procesador
el procesador
en
pipeline
que
retardos
elementos.
de
ciclo
los
segmentadas
datos
solo
la
reloj.
nuestro
eliminado
un
el
que
de
pipeline
de
procesador
menor
ciclo
solo
de
basado
diseos
es
en
el
va
pipeline
en
ns,
tres
de
conjunto
contribuye
la
rendimiento.
Procesador
DE
una
pipeline
pipeline
y la
anteriores,
aqu.
encontrar
arquitecturas
con
diseo
utiliza
CISC
un
material
el
puede
que
y
Estos
El
repite
se
se
RISC
un
pipeline
en
control.
donde
libro,
para
de
ruta
modificamos
captulo
este
la
en
reutilizamos
datos
de
del
combinacin
componentes
instrucciones
en
la
ruta
vaciado
de
han
se
ilustran
un
rutas
ya
iguales
visto,
aqu
10, completa
las
simplificado
que
y
en
el
ciclo
segmentos
de
tiempo
que
20
casos,
los
est
se
situacin
est
activas,
En
procesador
la
dado,
etapas,
solo
un
los
que
totalidad.
su
en
o
de
un
cuatro
de
dos
un
se
estn
puesto
procesador
mejor
en
l enado
Tanto
han
diseos
de
conjunto
del
el
en
tiene
procesador
procesador
en
pipeline
Captulo
del
CPUs
los
que
del
procesadores.
diseos
junto
el
procesador
se
decir,
cuatro
en
multiciclo
procesador
dos
que
et
puesto
del
ciclos,
cuatro
instrucciones,
pipeline
procesador
el
los
10
de
En
pipeline
en
pipeline
posible
mejora
tiempo,
Es
aunque
velocidad
del
mismo
el
velocidad
la
el
del
necesitan
se
detenidamente.
del
utilizado
comparamos
estos
pipeline
pipeline
del
3/4
diagrama
procesador
rpido.
ms
veces
etapas
etapas
mayor
reloj,
Con
ms
veces
Tambin,
la
de
2.4
las
t -f
del
que
el
que
del
terminada,
ver
instrucciones
siendo
las
la
instrucciones.
pipeline.
que
todas
ciclo
exactamente
del
forma
solo
3,4
rpido
est
Podemos
ns.
etapas
todas
medio
completado
mientras
ns,
las
reloj,
pipeline
activas
En
todas
encontrar
un
que*
dividir
se
de
estn
utilizado.
18
ms
de
el
queremos
LI8
veces
pueden
registros
por
instrucciones.
17
el
reloj
no
4.0
line
cuatro
y,
de
de
ciclos
tanto,
completamente
ejecuta
azul,
Si
est
activas
20
programa
del
patrn
ejecucin
estn
cuatro
en
pipeline,
procesador
et
no
50
el
hemos
siete
las
tanto,
por
la
reloj
siguientes
de
3 est
decir,
reloj,
necesitan
se
examinamos
que
de
ciclos
tres
de
completo
decir
instruccin
Es
periodos
cuatro
programa
Es
la
cuartos*
enano.
un
ejecutndose,
ns,
ahora
l enando.
como
del
tres
en
en
en
ejecutarlo.
necesita
COMPUTADORAS
terminada
instrucciones
para
DE
completado
ejecucin
reloj
Supongamos
primeros
los
ha
se
2.5
2 est
4
que
celos
instruccin
instruccin
1/2
LGICO
DISEO
DEL
de
conjunto
vamos
reducido
INSTRUCCIONES
El
diseo
nes
con
quitectura
primero
que
de
ruta
una
de
conjunto
datos
segmentada
de
instrucciones
examinar
es
una
RISC,
de
procesador
un
unidad
de
que
se
control.
caracteriza
reducido
conjunto
por
instruccio
de
describiendo
Empezamos
los
accesos
la
a
la
memoria
ar
CENTILALES
UNIDADES
de
carga/almacenamiento,
ciones
parecidas
mediante
ISA
ti
basa
se
la
en
pipeline
en
los
efectos
el
de
varias
la
en
en
control
nes
de
bits
con
datos
en
el
el
diseo
12-6
Figura
los
Todos
un
utiliza
se
tos.
Adems,
ciclo
de
de
los
reloj
se
mediante
operandos
muchos
en
para
necesita
un
del
banco
de
basadas
operaciones
una
secuencia
de
el
los
tas
con
control
del
como
la
en
de
ruta
pipeline.
un
memoria
pila
instrucciones
utilizando
degradacin
de
registro
Rl
PC
Contador
Banco
de
FIGURA
12-6
Diagrama
del
de
programa
registros
conjunto
de
registros
de
la
CPU
de
un
RISC
status,
el
en
banco
salvar
tem
de
manipulacin
ms
de
rendimiento
PC.
programa,
de
utilizar
pueden
del
registros.
ios
programador
para
de
de
un
con
presentes
es
instrucciones
necesitan
contador
un
estar
el
RO
resultado
el
almacenamientos
y almacenamientos
factor
de
slo
operaciones
las
este
punteros
con
cargas
entre
cargas
prevenir
registros.
se
proporciona
necesitan
datos
/?31.
descarta
por
de
conjunto
de
activos
datos
estas
de
manipulacin
operandos
RO
RISC.
este
en
de
accesible
registros
de
de
de
fuente
como
arquitectura
muchas
RO
proceder
datos
control
programador
registros,
32
usa
se
la
el
por
tiene
banco
del
operaciones
de
una
en
accesible
cuando
debido
registros,
en
tanto
instruccio
para
para
de
unidad
la
en
soporte
utilizando
registros
de
tamao
Para
banco
gran
CPU
la
cero
reales,
pipelines
ejecucin.
su
harn
programa
conflictos
basa
se
el
los
conseguido
necesitaran
la
en
de
desplazamientos
control
incluyen
se
banco
de
se
de
de
respuesta
cambios
valor
las
forma,
otra
unidad
modi
representan
incluir
de
convir
se
y
hecho
han
modificaciones
deseo
contador
del
de
muchos
registro,
De
Adems
tan
los
et
arquitectura
I0-11
se
pueden
se
la
Figura
RISC,
Estas
ciclo,
realizar
para
la
en
instruc
elementales.
solo
un
arquitectura
rendimiento
RISC
Como
de
modificaciones
En
El
El
el
en
larga
las
para
operaciones
datos
funcional.
La
Las
formato
513
y CISC
instrucciones
bits.
el
slo
describi
la
unidad
ms
registros
32
aporta
destino.
grande
carga/almacenamiento.
operandos
de registros.
poralmente
RISC,
los
la
el
nico
de
ruta
se
que
realizar
de
los
un
son
procesador
un
La
extensa
en
de
como
relativamente
en
de
muestra
que
hora
pipeline.
ganancia
son
la
pipelines,
conjunto
registros
especial
registro
cuando
es
de
de
Arquitectura
ciclo
12-4,
del
la
solo
ms
entorno
en
pipeline.
elementales.
operaciones
Figura
la
realizan
del
longitud
estructura
una
mantener
para
de
de
bifurcaciones
registros
las
pipeline
un
instruccin
entre
32
de
Figura
de
una
en
asociados
datos
12-2.
banco
posiciones
de
paso
de
ruta
RISC
utiliza
que
se
que
travs
PROCESAMIENTO
direccionamiento,
de
instrucciones
las
y
las
solo
un
ficaciones
La
longitud
operaciones,
Las
hacer
modos
cuatro
misma
la
con
DE
stas
da
un
del
Si
se
se
necesi
realizan
514
FUNDAMENTOS
LGICO
DISEO
DEL
dos
Tipo
OPCODE
registros
Bifurcacin
OPCODE
FIGURA
12-7
Figura
La
nica
una
valores
de
los
da
palabra
ms
direccin
adicionales.
palabras
los
por
de
guardar
palabra
campo
Un
de
destino
registro
OPCODE
dos
bits,
uti
formatos
contener
para
RISC
los
7 bits
de
CPU
contienen
Los
necesaria
es
Los
registros.
SB
RISC.
larga
la
en
tres
SA
CPU
una
ms
acomodar
bits
RISC
CPU
para
de
difcil
de
la
instrucciones
es
de
resultado.
el
relativa
Direccin
de
especifica
fuentes
el
SA
longitud
que
formato
primer
por
para
Esta
ya
registros
DR
Inmediato
instrucciones
de
bits.
reales,
El
campos
diseccionado
registro,
registro
32
SA
las
formatos
tres
de
DR
12-7
de
Formatos
lizan
COMPUTADORAS
DE
instrucciones
con
direccionados
registros
operandos.
especifica
El
dos
DR,
proporciona
la
mximo
un
tercer
del
posicin
de
128
de
15
el
formato
opera
ciones.
dos
Los
formatos
formato
el
de
la
bifurcacin,
cacin.
As,
cacin
especifica
registro
fuente
la
en
complemento
de
mientos
mnico
das
las
rencia
el
12-1
contiene
(un
opeode)
nmero
de
Puesto
izquierda
de
ceros
El
bit
el
bit
se
para
ms
de
de
tambin
se
usan
al
del
signo,
se
ramificacin
La
utiliza
se
el
al
el
nmero
del
valor
La
instruccin
en
los
De
del
5 bits
utiliza
se
que
registro
bifur
PC,
actualizado
si
el
que
de
la
desplazamientos
como
bifur
de
el
realiza
se
nombre
de
contenido
el
En
de
otro
es
offset,
PC.
salto
el
Finalmente,
de
procedimiento.
el
PC,
suma
especificar
para
como
27
las
operaciones
elementales
nicas
Las
contenido
SH
del
almacena
se
derecha
la
de
desplaza
para
accesos
que
deben
el
las
operaciones
la
memoria
rellenar
para
del
formar
de
de
formar
lgicas,
operando
un
operando
la
se
instrucciones
y as
acelerar
utiliza
de
de
32
bits
en
Adems
mtodo
bit
14
complemento
de
de
To
Carga
emplean
17
instruccin,
ms
el
2,
este
toma
bit
se
la
relleno
de
se
el
cons
bits
utilizar
y
reducir
extensin
l amado
la
la
se
los
bits,
mne-
transfe
ayudan
cuando
bits.
un
de
son
que
15
solo
de
segundo
el
32
memoria
ejecucin
la
es
un
la
dan
operacin.
sencil a
sentencia
inmediatas
instruccin
inmediato,
Se
cada
para
una
acceder
de
operando
un
registros
con
pueden
que
datos
inmediato
campo
describir
pueden
se
instrucciones.
las
por
de
transferencia
la
operaciones
apreciable
nmero
un
realizar
de
descripcin
una
son
Para
actual
posicin
de
SA.
DR
significativo
signo.
la
al
en
bits.
instruccin
una
basado
relativo
extensin
campo
la l amada
Hay
tantes.
de
en
relativa
direccin
absoluta
utiliza
se
direccionamiento
con
inmediato,
direccin
La
(offset).
la
constante
una
bits.
de
Tabla
operaciones
de
registros.
con
operando
un
sumando
fuente
El
bits
Almacenamiento.
forma
registro
direccin
la
si
atrs
registro
cero.
mltiples
La
relativa
un
retomo
15
direccin
se
hacia
el
de
como
particularmente
bifurcarse
direccin
segundo
acta
utiliza
bifurcacin
es
constante
una
absoluta
la
para
nmero
un
es
direccin
forma,
PC,
registros,
efectiva,
La
esta
la
constante
direccin
la
para
al
constante
reemplazan
restantes
dos
signo,
como
copia
en
UNIDADES
TABLA
PROCESAMIENTO
DE
CENTRALES
RISC
y CISC
515
12-1
de
Instrucciones
RISC
operacin
Notacin
simblica
Opcode
NOP
0000000
Ninguna
MOVA
l000000
R[DR]
Suma
ADD
0000010
R\DR\
Resta
SUB
0000101
AND
AND
0001000
OR
OR
0001001
XOR
0001010
R|DR]
R[DR\
R[DR\
R\DR)
Operacin
No
operacin
Mover
OR
Exclusiva
Accin
0001011
R[DR]
ADI
0100010
R|DR]-R[SA]
Resta
inmediata
SBI
010010!
AND
inmediata
R[DR|
R|DR|
inmediata
OR
exclusiva
inmediata
ANI
0101000
ORI
0101001
XRI
0101010
R\DR]
R|)R]
1000010
R\DR]
R|Sf]
R|Sfl]
R\SB]
R|5B|
R[SB|
R[SA]
NOT
inmediata
OR
RISA]
R|SA]
R[SA]
R[SA]
+-
Suma
Complemento
R|5A]
RISA]
*-
R|SA]
RISA]
R[SA]
R[SA]
R[SA]
*-
se
(se
+ *-
<0
(0
(0
(0
(0
v *-
| IM)
|
| IM)
Suma
inmediata
sin
signo
AIU
Resta
inmediata
sin
signo
SIU
1000101
R[DR\
Mover
MOVB
0001100
R\DR]*-
LSR
0001101
R]DR]-
Isr
R[SA]
SH
bits
LSL
0001110
Isl
R[5A]
SH
bits
<-
R[SB]
Desplazamiento
derecha
SH
lgico
la
lgico
la
bits
Desplazamiento
izquierda
Carga
bits
RISA]
LD
0010000
Almacena
ST
0100000
R[DR]RIDR]-M|R[SA]]
M[*[SA]]
Salto
segn
JMR
1110000
PC-
Pone
SLT
1100101
If
RS4J
<
RJSB]
BZ
1100000
If
R[SA]
0,
then
BNZ
1010000
If
R{SA]
0,
then
JMP
1101000
PC*-
JML
0110000
SH
1 si
registro
es
menor
que
Bifurcacin
si
es
cero
Bifurcacin
si
no
es
cero
Salto
Salto
y enlaza
bits.
los
17
La
misma
del
signo
la
En
de
Salto
SLT
Si
Poner
determinan
que
almacena
R[SA]
es
(se
relativa
direccin
ausencia
La
BNZ)
2-11
IM
se
campo
instrucciones:
ples
Tabla
notacin,
uno
un
menor
las
versiones
si
es
cero
si
es
menor
un
valor
que
en
de
(BZ,
un
los
Less
if
un
un
1 +
se
IM
1+ +
se
IM.
i +
se
I +
se
PC IM PC*+
1
R[DR\
inmediato
campo
bits
de
denomina
le
se
IM.
extensin
la
representa
el
no
BZ
o
acta
que
en
si
SLT).
cero
es
status
Salto
Than,
registro
/?[DR]
coloca
R[DR]
PC<-
tambin
if Zero),
(Set
registro
se
del
then
de
anteriormente.
de
de
extensin),
estudio
Branch
que
PC
signo
sign
se
que
almacenadas
operando
/?[],
de
viene
| IM)
R[SB]
R[SA]
PC*-PC
extensin
la
no
maneja
cero
se
un
/?[>/?(;
el
con
(Branch
BNZ
como
registro
se
es
uso
instrucciones
son
bifurca
de
tres
if Nonzero,
sim
consecuentemente.
bit
de
si
negativo,
status
R\SA\
es
mayor
que
516
FUNDAMENTOS
igual
te
la
R[SB\m
que
dos
se
operando
un
Salto
coloca
se
de
segn
Registro
miento
dentro
sitar
el
las
direcciones
las
repone
de
Los
rados
de
variar.
la
al
DR
R\SA|
la
el
usar
Si
/?[/>/?]
la
la
instruccin
se
l ama
l ama
nece
software
pila
procedimiento
una
del
Salto
procedi
un
se
que
comienzo
al
de
a
utilizar
puede
memoria
J y
extensin
con
sucesivo
Se
retomo.
reali
para
registro
instruccin
l amada.
procedimiento
de
del
antes
utili
operandos
el
en
puede
se
cada
de
retomo
dos
mecanismo
un
de
de
valor
su
median*
forma,
esta
los
almacena
relativa
direccin
entonces
almacenar
De
de
se
procedimiento
procedimiento
del
examinado
ser
(1).
cero
proporciona
JML)
actualizarse
la
retomo.
direccionamiento
registro
de
que
direccin
de
modo
modo
de
bifurcacin
formato
el
registro
indirecto,
nica
instruccin
de
dos
El
direccionamiento
de
salto
sin
tienen
registros
slo
sepa
fijo
el
modo
la
de
de
inmediato
da
reem
que
la
las
memoria
exclusivamente
para
se
no
slo
aplica
se
aplica
se
direcciones
generar
es
campos
utiliza
valor
un
relativo
as
en
accede
que
inmediato
hacerlo
operacin
operandos
embargo,
tres
con
la
SB,
de
determinada
datos
indirecto,
registro
lugar
en
una
para
de
almacenamiento,
usan
operacin
manipulacin
El
registro.
carga
instrucciones
instrucciones
el
registro,
son
de
cdigo
consecuencia,
de
RISC
el
en
el
con
instrucciones
de
al
PC
no
relativos
valores
Link,
de
l amada
a
especifica
Como
Las
de
Las
la
de
se
modo.
instrucciones
los.
de
para
de
modo
direccionamiento
plaza
and
del
igual
en
modos
El
puede
suma
puede
direccionamiento
cuatro
relativo.
la
(0)
cero
f O),
despus
procedimiento,
otro
registro
Modos
SA
de
mueve
que
invocado
PC
igual
PC
es
los
(Jump
del
retomo
con
propio
su
el
en
Para
signo.
deiemiinar
R[DR]
registro
si
pueden
Enlaza
El
R[DR|,
en
comprobar
R[SB]
y
valor
El
procedimientos*
luego
cero
COMPUTADORAS
para
(dejando
instruccin
La
zar
DE
un
instrucciones,
de
signo
coloca
se
instruccin
consiguiente
zando
LGICO
DISEO
DEL
las
memoria
de
ins
trucciones.
Cuando
la
los
de
arquitectura
instrucciones
RISC.
transferencia
deseada
programadores
conjunto
utilizar
quieren
de
Por
ejemplo,
para
La
instruccin.
izquierda
temporalmente
la
que
/9,
en
miento
sin
el
suma
al
La
signo.
de
cuencia
ruta
las
modificaciones.
y lo
como
indexada
para
no
soportado
una
secuencia
utilizar
de
de
operacin
una
por
la
carga,
para
la
de
la
Estas
R9,
LD
R15,
de
12-2
Figura
modificaciones
Signo,
La
direccin
en
offset
los
el
R9
forma
la
direccin
utiliza
el
de
de
R9
de
/?5.
Como
memoria,
sin
ceros
direccin
como
el
por
signo
la
entonces
adecuado
es
inmediata
suma
una
17
almacena
se
contenido
destino
la
en
aadiendo
resultante
efectiva
registro
modos
instrucciones:
I
positivo
tener
para
ruta
sin
R5,
Carga
coloca
| /]
dos
AIU
instruccin
realizar
ejecutando
R5.
un
justificacin
operaciones
datos
la
toma
se
de
de
Luego,
primera
Organizacin
La
resultado
operando
/
indexado,
cabo
M\R5
<-
Inmediata
Suma
/ y
accede
se
l evar
puede
se
de
deben
es:
transferencia
primera
indexado,
direccin
una
direccionamiento
de
el
como
R\5
Esta
modo
un
instrucciones,
direcciona
la
usar
disponible
es
suma
la
se
direccionamiento.
datos
sirve
aqu
afectan
base
como
al
banco
la
para
de
ruta
registros,
de
datos,
la
unidad
slo
funcional
trataremos
las
UNIDADES
la
los
de
estructuras
de
ruta
nueva
El
buses.
MUX
I2-8
Figura
modificacin
cada
la
en
por
RISC
la
de
ruta
la
el
con
2-2
Figura
la
completamente
empezando
banco
de
siguiente
registros.
BS,
pS?
TU
BrARAA
11-
1
Direccin
Memoria
de programa
Gkj
Instruccin
IF
DOF
Unidad
IM-IRu*
SH
Decodificador
IR
de
Banco
32
R0
Dato
constante
-
CS
AA-
instrucciones
rr
l
MA-*
RW
DA.
32
0
A
con
Dato
BA
PC-.
BACS
MAMBAA
registros
de
x
MUX
MUX
*-
MB
MD
RW-*DA-*
Bando
32x32
con
12-8
FIGURA
CPU
RISC
en
pipeline
de
R0
registros
0
517
y CISC
de
datos
comprender
para
orden,
C
2
13
PROCESAMIENTO
remitirse
debera
tambin
mostrada
datos
Trataremos
discusin.
lector
DE
CENTRALES
WB
518
FUNDAMENTOS
la
En
dad.
En
bios
Figura
12-2
hay
nueva
ruta
de
la
valor
un
realizan
datos
0
de
lneas
las
Otra
(en
mite
desplazar
o
izquierda
de
resultado
el
entre
SH
IR(4:0)
entre
31.
proporcionar
a
ser
zamiento
la
la
Las
63
ciones.
El
SH
3.
Cada
la
datos
la
entrada
diferentes
muestra
0,
de
nmero
4:
pesos
dgito
de
=
controla
12
16,
para
dgitos
tres
41
en
=
de
1.
el
A,
base
4.
Los
valores
multiplexores
0,
desplaza
nivel
tercer
de
63,
Desde
los
de
se
FIGURA
Desplazador
12-9
combinacional
de
32
obte
Bits
realizar
a
el
dgito
multiplexores
o
en
en
de
32
16,
desplaza
puede
izquierda
dgitos
la
de
despla
un
desplazamiento
se
puede
posiciones
niveles
tres
nivel
el
esta
para
hace
0|5//.
utilizando
primer
posiciones
desplazar
nivel
un
El
de
bits
seis
los
Se
realiza
se
de
nmero
Para
desplaza
entrada
La
izquierda.
su
derecha;
El
obtener
12-9.
la
derecha.
de
pueden
posiciones
entero
un
valor
Figura
4.
la
se
la
en
valores
estos
derecha.
la
posiciones
2 al
realizaremos
concatenados
ceros
es
desplazar,
y toma
resultado.
el
en
la
selec
a
entrada
ceros
desplazador.
rotaciones
utilizando
32
con
posiciones
a
del
diseo
de
salida
la
bloques
OPCODE,
cantidad
de
dato
insercin
bits
32
del
campo
el
de
diagrama
de
El
derecha.
la
el
decodificada
per
que
lgico
desplazamiento
operando
en
combina
desplazador
aparece
desplazar
implica
el
el
righu
la
a
a
bits
/7
12-9
fijo
salidas.
combinacional
el
de
abiertos
sus
del
desplazador
realizar
es
left
izquierda
posiciones
simplificar
izquierda
la
datos
de
control,
de
de
complemento
desplaza
como
los
tienen
2 y
64-
nivel
segundo
|
rotando
rotaciones
se
como
entrada
circuitos
fueron
que
da
cam
y salidas
El valor
registros.
con
sustitucin
un
puede
Figura
la
En
lneas
la
es
por
Ri)
Estos
entradas
32
los
de
las
en
posicin
posiciones.
seal
seleccionar
datos
de
ruta
las
RQ
registro
dato.
el
Todas
funcionali
del
perder
se
memoria
de
ceros
sola
RQ
12-8.
para
desplazador
nmero
de
rotando
el
la
de
derecha
izquierda
haciendo
31
el
elementos
Este
entrada
direccin
Figura
la
lectura
la
Adems,
en
idntica
tienen
registros
bits.
escritura
de
los
los
32
una
de
una
todos
de
poniendo
en
bits
registros
Una
ceros
derecha
la
mientos
ner
registro
de
bits.
desplazamiento
especifica
Un
desplazamiento
estos
rotacin
la
de
La
32
de
ciona
intenta
combinacional.
desplazador
el
varias
16
se
entradas*
importante
s/tifter)
posiciones.
harrel
de
Si
banco
sus
COMPUTADORAS
32
cero.
nuevo
DE
registros
hay
Hay
reemplazando
fueron
la
5 entradas
realiza
se
ingls
derecha
bits.
que
modificacin
cional
del
32
/?0
en
el
en
de
son
16
datos
igual
constante
se
LGICO
DISEO
DEL
la
cada
ms
de
48
posiciones,
0,
I,
el
posi
representando
derecha,
posicin
significativo
los
dgitos
son
0,
con-
1,
CENTRALES
UNIDADES
trola
el
32
la
en
nivel
pueden
ms
y
La
se
etiquetan
cantidad
de
modificada
parte
superior
La
CS
de
que
0;
el
negativo
flanco
de
el
subida
del
de
utilizada
I2-8
gura
decodificador
en
se
el
El
para
saltos.
actualizado
cacin
BrA
y
de
resumen
se
salto.
en
selecciona
la
la
funcional
Comenzando
la
en
Unidad
una
Cons
extensin
PC
actualizado,
de
signo
PC
]t
0 y
(es
es
I (es
todos
el
que
al
al
lea
de
la
en
datos
el
reducir
el
de
ste
coste
del
est
modificada.
la
es
ms
el
con
En
(WB),
el
registro
flanco
escriba
se
denomina
le
se
es
resta
/?[AA]
l egue
que
en
de
banco
aadida
complejidad
la
de
reescritura
de
banco
resta
que
dispara
se
de
etapa
entrada
la
V.
antes
parte.
evitan
la
que
ltima
ambos
de
los
en
N
no
mucho
permiten
que
registro
resultado
casos
de
la
de
de
si el
los
31
resultado
el
si
en
bit
El
un
cargado
D.
decir,
de
final
escriben
se
para
MUX
exclusiva
banco
pipeline
y
se
OR
proporciona
ser
si
decir,
lgica
Esta
a
es
es
es
escritura,
el
de
RISC
en
la
lgica
En
la
registros.
banco
de
de
instrucciones.
de
partir
seleccin
de
Tabla
12-2.
Si
/?{AA]
con
BS,
un
campo
de
la
BS0
1.
entonces
Si
BS0
el
del
travs
un
de
bit
un
al
registro
nuevo
controla
El
BS1
valor
el
con
selecciona
se
el
=
I,
valor
siguiente
se
La
direccin
para
la
de
R[AA]
BS.
PC
actualizado
selecciona
del
PC
campo
control
bifurcaciones
realizar
programa.
de
lgica
nueva
para
del
relativa.
PC
actualizado
direccin
se
0,
la
manejar
para
valor
valores
=
CS
adems,
Hay,
el
en
diferentes
del
suma
puesto
bits,
dos
para
mente
estos
incluido
fuentes
la
signo
de
direcciones
las
secuencial
ha
se
de
Fi
MD,
para
han
se
tres
moverse
para
bits
cargar
entre
tambin
decodificador
El
conjunto
nuevo
ampliado
ha
se
control
permite
el
IR,
campo
dos
12-4
Figura
la
manejar
para
de
otro
de
extensin
La
latches
adicional
una
del
un
seales
forma
se
bifurcacin
gistro
SH
usa
despla
utilizan.
se
unidad
por
el
un
representan
datos
de
esencial
selecciona
se
0,
<
utilizando
y MD
lgica
MUX
no
la
los
los
para
en
desde
ruta
SLT.
R\BA\
resultados
reloj
instrucciones
las
sustituye
12-8,
CS
instruccin
entrada
es
registro
en
como
Esta
la
seales
control
aadido
de
desplazar
utiliza
cdigos
cdigos
Figura
reemplazado
cuando
ceros
una
I si
conflictos
ha
PC.
puede
control
para
resto
el
de
utiliza
de
es
pipeline
sali
sus
que
se
los
Cada
JML.
si
ruta
de
modificado
de
dos
la
en
ha
se
ceros
proporcionar
tambin
del
los
del
instrucciones
la
ciclo
del
organizacin
La
de
nivel.
modificaciones
y algunos
cinco
bits
de
muestran
se
realizar
realizar
registro
proporcionan
manejar
Organizacin
las
los
que
entrada
cada
combinacional
de
excepto
presencia
en
no
desplazador
lgicos,
una
Estos
despus
para
10,
nueva
/?[AA]
l
Es
parte
del
lectura
nivel
resultante
l enado
es
puede
Se
mitad
la primera
registro
derecha
ya
de
reloj.
ltimo
el
la
posiciones
de
nmero
El
bits,
de
aadiendo
en
banco
datos
para
la instruccin
si
hace
se
forma
no
de
el
R[DA]
Se
diferencia
lugar,
32
519
CISC
multiplexores
el
niveles.
l enado
ayuda
overflow).
overflow).
R\BA\
que
ltima
La
su
hay
hay
una
el
aade
se
figura
la
no
mayor
0.
ruta
dalos,
en
ms
positivo
en
para
la
bit
la
realizar
cargado
R[BA\
es
realiza
A
en
sea
R[AA]
de
MUX
cambio
ms
funcional
Debido
64
de
32
Captulo
desplazamientos
SH,
de
ruta
registros
Otro
es
el
como
Constante
en
nivel.
tercer
menos
sea
RISC
12-8.
Figura
la
unidad
que
cambios
de
La
desplazar,
la
Unidad
cuando
para
funcin
ahora
restantes
tante.
ALU
posicin.
bits
de
banco
la
una
cdigos
zamientos
Los
por
solamente
funcional,
de
se
de
necesita
tanto
de
mismos
bits,
nmero
el
significativo
usar
pueden
multiplexores
los
siguientes
32 multiplexores.
se
a
amplia
menos
64
desplazadas
ser
desplazador
La
el
que
por
unidad
el
de
entrada
necesita
das
al
nivel
primer
ceros
PROCESAMIENTO
DE
bifur
de
de
como
usa
efectos
con
BrA
PC
instruccin
se
Los
El
PC.
re
de
BSt
incondicional-
BS
=
se
0, y
520
FUNDAMENTOS
DISEO
DEL
TABLA
LGICO
DE
COMPUTADORAS
12-2
Definicin
de
Transferencia
los
de
de
campos
registros
control
BS
Cdigo
BS
PS
PS
Cdigo
Comentario
00
Incrementa
PC
01
Bifurcacin
si
cero
si
es
PC^RIAA]
10
Salto
PC*-BrA
Bifurcacin
PC*-PC
Z:
Z:
Z.
Si
se
el
la
la
el
de
ejecucin.
las
con
mas
El
ruta
que
datos
de
mnemnico.
De
solo
en
la
que
est
en
Este
el
mismo
Tabla
La
contrario
disear
para
todas
para
el
preferiblemente
Conflictos
nando
que
con
Seccin
y
12-1
vaciando
se
la
base
de
programa
control,
de
la
de
el
la
en
EX.
el
de
lgica
EX
etapa
la
Igualmente,
de
la
asegurar
lugar
tenga
para
la
esta
en
operacin
sumador
a
CPU
una
para
la
di
vienen
ignorar
temporizacin
procede
no
DA
mucho
pueden
se
est
salida
Dato
op
los
conduce
Esto
BA
parece
conecta
se
etapa
PC
est
en
control
y
entrada
al
la
carga
del
del
R[AA]
banco
muestra.
se
el
de
la
lgica
segn
para
seales
decodificador
un
se
que
lgica
desde
EX,
etapa
C
esta
controla
como
las
MUX
toda
de
la
CPU
de
cuenta
por
y el
de
decodificador
del
diseo
excepto
Seccin
computadora
del
las
10-8,
la
de
sntesis
de
de
registro
lgica
es
compleja
instrucciones.
direcciones
de
se
debe
lgica.
datos
de
la
forma,
IF,
servir
puede
valores
al
utilizan.
pipeline
registros
de
dese
menos
la
transferencia
conectado
de
registros
identifica
se
AA,
cuidadosamente
ejemplo,
esta
la
necesarias
registros
significativos
se
registros
de
circuito
un
control
de
cuando
de
es
instruccin
bits
cuatro
FS
banco
Los
de
Por
etapa
Bus
12-3
los
Contiene
del
cdigos
combinacional
bloque
y si
los
que
control
de
EX,
proble
posteriores.
de
seales
transferencia
de
BrA
etapa
secciones
Este
cada
12-3,
forma
la
provoca
en
las
cuando
y PCEl
que
instrucciones.
en
sentencia
forma
10-15,
IR
Tabla
la
una
del
sentencia
De
la
En
da
examinar
est
en
de
IR,
la
manejaremos
salto
en
relacionado
para
instruccio
PC_,
estn
reloj
de
control,
importante
de
dos
y
conectada
lgica
BrA
las
dedicado
sumador
ciclo
de
de
PC.
el
del
Figura
el
la
los
es
registros
que
direcciones
pipeline,
del
pipeline,
respectivamente,
la
sumador
comienza
registros
Al
del
+1
PC.
IR.
partes
EX.
etapa
incrementador
de
reloj
correcta
la
de
los
decodificador
campo
determinar
embargo,
diversas
etapa
DR,
para
de
sin
las
SB
bifurcacin
de
operacin
tal
del
de
en
control.
de
bits
instrucciones
para
un
se
Las
SA,
ciclo
decisin:
de
los
entradas
de
instruccin
decodificacin.
forma,
otra
unidad
seleccionan
se
de
rectamente
que
y la
cada
son
es
cdigo
el
aadido
cero
/?[A4)
bifurcacin
una
0.
de
incondicional
efecta
de
distinto
contenido
Esto
bifurcacin
de
control
convierte
han
MUX
que
diferencia
La
PC.
de
con
la
un
unidad
opeodes
simplificar
de
del
la
coinciden
bits
siete
constante
Obsrvese
Para
Los
code.
se
al
realiza
se
para
las
para
siguientes
de
ta
para
unidad
instrucciones
corazn
combinacional
actualizado
Bifurcacin
BrA
ejecucin
de
PS
para
bifurcacin
una
encima
muestra
entonces,
y BNZ,
del
PC
la
de
etapa
se
hace
etapa
va*or
0,
se
valor
alcanzado
BS,
y
1
BZ
tener
aunque
su
Para
PC-2
en
BS0
PS
ha
Z: 1
1, y para
de
bifurcacin
nes
En
PC*- BrA,
mente.
PC*-BrA,
examinamos
el
pipeline
un
se
reduca
de
diagrama
el
throughput
ejecucin
en
por
debajo
pipeline
y
de
nivel
encontramos
mximo
que
alcanzable.
l e
CENTRALES
UNIDADES
TABLA
12-3
Palabras
de
control
las
para
DE
PROCESAMIENTO
RISC
521
MA
CS
CISC
instrucciones
Valores
de
palabra
la
de
control
Notacin
simblica
Accin
NOP
None
MOVA
R[DR]R[DR]-
ADD
SUB
AND
OR
XOR
[SAI
R[SA]
R[DR]
R(DR1R[DR|
R|DR]
R[SA]
R[SA|
t-R[SA[
RfSA]
<-
AIU
R\DR]R|DR]R]DR]R(DR]
R[DR\
R[DR]
R]DR]-
SIU
R|DR]
NOT
ADI
SBI
ANI
ORI
XRI
LSL
R[Dfl|R\DR\R[DR|
LD
R\DR]-M[R[SA])
ST
M]R[5A]]
JMR
RC^-RtSA]
SLT
lf
MOVB
LSR
R[SB\
+-
R\SB]
R|SB|
v
R[SB]
R[SR]
RISA]
R[SA]
R[SA]
R|SA]
R[SA]
R[SA]
R[5A]
R[5A]
(zf
se
(se
a
-v
/Ai
1
Isl
If
R|SA]#0.
PC
JMP
JML
+1 +
PC
datos
bido
y el
control
que
la
de
despus
cin
intenta
est
disponible,
nejar
los
hardware.
XXX
0000
0000010
00
00
0010
0000101
00
00
0101
0001000
00
00
1000
0001001
00
00
1001
0001010
00
00
1010
0001011
00
00
1011
0100010
00
00
0010
0100101
00
00
0101
00
1001
- zf IM
0101010
00
00
1010
zf
1000010
00
00
0010
IM
IM)
1000101
00
00
0101
0001100
00
00
1100
S 0001101
00
00
1101
0001110
00
00
1110
0010000
01
00
xxxx
0100000
XX
00
xxxx
1110000
XX
10
xxxx
110010!
00
0101
1100000
XX
01
0000
1010000
XX
01
0000
1101000
XX
11
0110000
00
11
SH
then
1 +se
then
1 +
problemas
otros
en
subseccin
siguiente
de
ejecucin
se
accedi
usa
el
el
Los
la
resultado
valor
datos
operacin
dos
conflictos
operacin
una
a
la
examinaremos
conflictos.
de
PC+
antiguo,
presentamos
en
un
pipeline
que
la
operacin
dando
pipeline
de
estos
la
un
soluciones,
en
que
uno
antes
utiliza
software
conflictos
la
siguiente
de
que
errneo.
de
de
surgen
que
ciclos
ms
throughput.
el
los
resultado
un
una
reduce
Si
operacin.
operando
probablemente
0000
problemas:
temporizacin
retrasa
se
xxxx
que
de
contena
como
muy
dos
del
problemas
son
instruccin
de
10
1
0
se
IM
IM.R[DR\
utilizar
conflictos
00
de
que
00
00
se
la
en
00
00
00
hay
sta
XX
Desafortunadamente
En
1000000
1 + PC se A-
PC-
0000000
0101000
IM
MB
0101001
IM
BNZ
FS
IM
then
0.
MW
zf
R[SB1
<
PS
zf
R[SR|
4-
BS
1000
R[SA]
R]SA]
Isr
<-
MD
IM
RfSfl]
R[SA|
If R(SA]
BZ
RW
Code
Op
de
reloj
instruc
el
resultado
Para
otra
ma
que
usa
522
DEL
DISEO
LGICO
dos
conflictos
de
FUNDAMENTOS
ilustran
Se
El
diagrama
de
MOVA
coloca
se
muestra
el
ciclo
antiguo
de
WB
La
la
de
de
azul
cada
tiempo
uno
con
de
sin
durante
el
de
lugar
registros
en
la
lectura
la
dos
no
que
el
del
escritura
de
registro
registro.
este
MOVA
ADDR2.R1.R6
R1.R5
R5
R1R2-R1
..
Escribe
<
(a)
conflicto
de
ai
di
Lectura
Problema
DO
de
lectura
Rl
FIGURA
Ejemplo
en
programa
12-10
de
conflicto
Rl
'
Lectura
basada
Solucin
Escribe
lectura
Segunda
(b)
EX
datos
Primera
de
datos
de
Rl
de
R2
valor
el
es
lee
se
el
nuevo
indica
la
con
con
6
FR2
Escribe
WB
de
registros
un
R1
* fM
ij
de
se
de
R l
lectura
Segunda
eV
>r
de
lectura
Primera
como
ocurre
DC
R2
con
transferencia
EX
IF
R6
R3-RI
ADDR3.R1.R2
despus
de
segun
mitad
convenientemente
,v
T_r
DOF
IF
datos,
la
de
5,
actualizado
involucrado
ha
actualizado
en
programa
se
primera
4
ciclo
del
la
en
la
ciclo
valor
mitad
R2
en
en
el
primera
como
del
como
DOF
utiliza
la
en
escribi
mitad
Pero,
de
mitad
tfl
mitad
no
han
se
R2
instruccin
4.
ADD
en
se
ciclo
ltima
tanto
segunda
primera
R2
que
conflictos
la
La
10(a).
el
en
instruccin
leer
la
As
4,
en
la
en
en
ciclo
azul
valor
el
/?!
lee
ADD
RI,
valor
WB
coloca
se
instruccin
programa;
12-
de
la
forma,
esta
siguiente
Figura
lee
operacin
esta
da
casos,
respecto
De
embargo,
Esto
Los
en
mitad
ADD
del
sucede,
lee.
en
primera
instruccin
caso
la
aparece
la
en
lectura
Figura,
los
R2
programa
Rl
el
En
resaltan
se
nuevos
se
que
la
R6
RI,
segunda
la
que
R2
RI,
R3,
de
4.
As
de
momento
valores
En
ciclo
4.
R2,
ADD
escriba.
la
instruccin
grande
figura.
antes
ciclo
ADD
se
que
resultado
del
ejecucin
R5
MOV
en
la
R!,
primera
embargo,
el
en
reescritura
el
en
El
Rl.
Sin
DOF
siguiente
valor
de
examinando
R5
la
COMPUTADORAS
DE
datos
este
gris,
antes
5,
el
en
flecha
los
flecha
en
ciclo
de
nuevo.
por
la
hay
que
mitad
de
ciclo
un
el
en
da
de
contenido
con
3,
WB
ejecucin
el
ciclo
de
reloj
la
UNIDADES
Un
remedio
posible
mador
que
genere
registro
Para
conseguir
cmo
opera
neas
que
mera
el
reloj.
de
los
se
indica
de
el
escritura
una
programa
mtodo
Este
mente,
ciclos
dos
sita
el
que
inserta
se
ha
en
DOF
de
por
12-11
NOPs
automticamente.
la
est
reloj
de
que,
ciclo
de
registro
del
permite
y
lectura
una
suponemos
eje
se
que
que
estn
relacionadas
el
Adems,
instrucciones
0.5
evidente
es,
programa
no
desperdiciarlas.
alternativa
la
en
nece
programa
ciclo
por
ins
0.375
reanuda
se
a
programa,
instruccin,
que
el
el
resultado
que
fluye
En
del
flujo
pipeline
habitual.
es
de
travs
del
que
an
que
no
IF
en
cuando
instruccin
antes
el
es
DOF
de
lugar
hardware
etapa
la
como
escriba
se
la
en
terminando
flujo
el
nueva
una
permitir
retrasa
hardware.
el
operando
parando
un
se
aadir
por
el
en
encuentra
escritura
Luego
pasa
que
NOPs
se
accede
para
el
Primero,
de
introduzcan
a
se
coste?
instrucciones
throughput
solucin
reloj.
suficiente
escritura
que
mostrada
temporizacin
con
lugar
en
compilador
de
muestra
mismo
el
en
pri
lectu
ejecucin
una
la
entre
respectivas
sus
en
de
tres
NOP.
asociada
disponible
es
otro
Cuando
ciclo
un
programa
retrasar
de
registro.
de
(NOP)
diagrama
apropiadamente
un
detal ada
operacin
Debido
qu
pero
hacer
el
una
el
ejecucin
durante
de
problema
posible
muestra
la
registros,
y reduce
instrucciones
las
con
que
negra.
informacin
del
consisten
de
del
correctos.
NOP
ms
reloj
El
ledo
parejas
siguiente
para
valores
pendiente
lectura
una
no
tercera
reloj.
flecha
una
de
instrucciones
Figura
programador
escrito,
operando
ciclo
las
ciclo
trucciones
La
aunque
de
posiciones
las
el
es
modificacin
y ha
las
con
operandos
una
la
de
escrito
por
soluciona
largo,
mas
ciclo
un
ha
banco
tener
de
y
la
progra
los
tener
escritura
necesita
as
523
CISC
compilador
un
cualquier
que
anterior
segunda
tener
es
instrucciones
instrucciones
en
del
los
con
uno
muestra
la
diagrama
en
compilador
insertan
conectada
forma
RISC
datos
las
de
o
12-10(b)
Se
mtodo
el
en
lectura
despus
cute
reloj
o
escrituras,
este
casos,
consiguiente
su
de
y entre
las
con
peor
Esto
ciclo
instruccin
segunda
relacionadas
ras,
en
el
programador
La Figura
problema.
pipeline.
resuelve
la
para
el
esto,
el
programa
mismo
de
retrasar
escribe
se
el
en
ocurre
mquina
PROCESAMIENTO
DE
conflictos
los
de
cdigo
El
disponibles.
nuevos
solventar
para
el
CENTRALES
ES
retraso
se
lea
que
el
de
un
como
un
operando.
Cuando
que
guientes
primera
tas
sucedan
un
en
ciclos
asociadas
acciones
de
instruccin
determinado
reloj
punto,
y etapas
ADD
instruccin,
una
esa
para
evita
se
dice
se
detrs
el
que
pipeline
instruccin.
En
la
DOF,
de
etapa
contiene
la
los
Delectado
y
conflicto
R2
en
lan/a
se
escribe
y lee
EX
DOF
IF
R1*~R5
hurhuja
una
R1.R5
datos
parado
R1
MOVA
de
pipeline
(ADD
ADD
(ADD
R2.Rl.R6)
R2<R1
IF
R6
R2<R1
R2.R1.R6
R3
conflicto
Detectado
una
R1
de
datos
R2
EX
IF.
parado
burbuja
12-11
FIGURA
Ejemplo
pipeline
lanza
se
de
una
y lee
poi^
IF
R 2
R3-
R2
Escribe
IF
R1
ADDR3.R1.R2
en
R2
POFsj
R6
R3.R1.R2)
el
ciclos
siguientes
dos
parada
por
conflicto
de
datos
evitan
se
los
en
cuando
12-11,
Figura
en
pipeline,
burbuja
una
WB
si
de
flujo
de
reloj
la
524
FUNDAMENTOS
burbuja
una
pasa
pipeline
lugar
nen
desde
ses
cin
en
en
gris.
en
posicin
la
que
IF
En
los
estas
su
en
un
la
Figura
del
de
de
datos,
se
muestra
los
como
evaluando
figura
en
la
un
un
El
hardware
en
concreto
operandos.
de
este
retardo
realizacin
ciclo
de
dice
se
esta
parada
una
realizacin
de
registros
siguiente
hay
ciclo
registro
que
tal
datos
ejecucin
DOF
existe.
registro
da
ocurri
de
etapa
etapa
la
en
la
datos.
de
de
la
el
de
sombreadas
reas
conflicto
leer
si
determinar
gri
posi
conflictos
de
en
de
la
causa
de
con
un
la
conflicto
manejo
destino
ha
se
tie
retiene
se
y si
resalta
pipeline,
de
reloj
de
tenemos
que
del
un
del
que
a
Cuando
por
se
flujo
diagonales
parado
el
para
etapas
flechas
tarde.
est
aadido
del
microoperacin,
parada
las
si
dos
la
ms
hardware
modificado
retencin
microoperaciones
con
reloj
pipeline
el
que
le denomina
se
las
reloj
de
la
evitan
La
ciclo
representa
se
extra,
As
respectivamente.
WB,
se
que
reloj
el
Ecuaciones
las
EX
durante
la
de
en
dos
etapas
retrasa
banco
sobrescribir
que
COMPUTAMELAS
DE
microoperacin,
ciclo
segmentado.
disposicin
esta
lectura
hay
que
la
un
12-12
Para
una
En
realiza
se
RISC
las
inicial,
DOF
DOF
etapas.
conflicto
es
un
de
IF
etapas
en
en
flujo
parada
LGICO
travs
las
en
as
DISEO
DEL
en
curso
Esto
hace
se
Booleanas:
4
HA
A/Adof^/Mx
AApopL/?VVEX
i-o
(DAFX)f
MB^
iDA^
HB
BA^
RWî-0
y
DHS
Los
siguientes
HA
deben
eventos
HB
ocurrir
HA,
para
representa
que
conflicto
un
el
para
dato
A,
del
banco
igual
I:
1.
MA
2.
AA
la
en
DOF
etapa
debe
0,
ser
significando
el
que
operando
procede
de
registros.
la
en
registro
3.
RW
leer
la
en
DOF
etapa
a
4.
Si
La
R0
y,
el
valor
todas
(Z)
OR
tanto,
por
ciclo
As
de
datos
eventos
datos
para
DHS
que
hay
registro
el operando
mismo
para
el
dato
es
1, indicando
B.
DA
en
de
siendo
del
los
que
escribir
se
banco
de
HA
no
tiene
siempre
es
HB
parada
el
en
el
en
Bus
A.
la
representa
iguales
son
una
registro
un
registros.
HB
falta
hace
escribir
(RQ
para
y utilizado
ledo
trminos
que
se
que
lea.
se
pendiente
est
reloj.
EX
etapa
posible
un
de
l).
en
escritura
una
la
registro
el
antes
que
Si
siguiente
hay
que
ciclo
reloj.
que
escritura
cualquier
es
el
de
de
conflicto
un
cumplen
es
que
de
escribir
debe
se
que
registro
ciclo
lt indicando
es
el
en
el
siguiente
DA
de
conflicto
combinacin
existe
registro
un
se
reloj*
un
de
decir
queriendo
escribir
que
el
bits
EX,
etapa
va
se
significando
independientemente
de
existe
que
misma
es
la
en
que
durante
los
condiciones
estas
siguiente
todos
de
l,
es
WB
en
DA
DOF
etapa
EX
etapa
definitivamente
igual
es
la
en
es
que
conflicto
por
de
datos.
lgica
La
da
de
a
el
en
igualdad
la
00000
que
12-12.
Figura
su
ponen
conectados
ecuaciones
anteriores
las
la
salida
Los
I si
cinco
los
bits
si
slo
de
sombreada
muestra
se
marcados
bloques
DA
las
de
entradas
I
un
pone
en
5 bits
comparadores
iguales.
cuando
sombrea
zona
son
son
salida
su
la
en
Comp
como
DA
La
puerta
es
distinto
OR
de
{RO).
DHS
se
instruccin
burbuja,
de
estn
que
efecta
que
centro
invierte
que
la
evita
que
invertida
seal
est
actualmente
que
las
acciones
en
se
/ ?*
ocurran
as
usa
como
segn
iniciar
para
parar
La
burbuja
una
el
instruccin
PC
IR
en
para
pasa
el
pipeline
evitar
que
travs
de
las
la
para
cambien.
etapas
La
EX
Ml'X
PROCESAMIENTO
DE
CENTRALES
UNIDADES
RISC
RW
DA
MD
RW
-:
Banw
DA
Dato
t>
tic
FIGURA
RISC
y WB.
BS
gene
ia escritura
0 haciendo
registro
para
zan
duce
Estos
Cuando
pipeline
nti iMBjn
se
de
evitar
DA
de registros
el banco
el PC
se
incremente
que
con
una
de bifurcacin
instruccin
el dato
contine
y que
parar
0 de
forma
parece
que
que
parada.
registro
DHS
mantienen
parada
se
es
registros
sustituyen
por
0, solicitando
sus
contenidos
los
en
ha
se
de
]
a
cambiar
las
seales
seales
cambiar
en
dando
de
de
siguiente
la
ma
parada
control
carga
se
ciclo
de
EX
datos.
las
PC,
carga
ponen
de
reloj.
instruc
tambin
salto
para
AND
0 y los
fuer
no
que
PC_1,
manejados
Finalmente,
puertas
condicin
son
la
fberzan
la etapa
conflietode
de idqj,
ciclos
0n|an
AND
durante
un
SO,
en
Estoa
puertas
cargarse
en
el
0.
Las
siguientes
sin
datos
y AfW
por
escrito
con
de
memoria.
afectados
registros
una
parada,
sin
conflicto
RW
la
en
lugar
en
permanecen
que
por
forzar
para
en
Los
12-12
pipeline:
en
AND
puertas
registro
RO
cin
525
y CISC
PC-2eJR.
por
registros
pro
DHS.
del
526
FUNDAMENTOS
LGICO
DISEO
DEL
COMPUTADORAS
DE
Volviendo
0
forma
mismo
flanco
parada,
eventos
al
ciones
NOPs
penalizacin
el
pacin
datos
estar
en
el
en
de
MUX
en
Se
aade
el
leer
por
MUX
lgica
que
y HB
efecta
se
provoca
en
la
el
valor
se
correcto
de
vaya
ms
R\
ciclo
la
de
del
embargo,
retardo
un
el
para
entrada
utiliza
la
lugar
el
adicional
las
la
que
hace
en
sustituir
con
as
para
R\
entra
la
en
ejecucin
R2
en
de
de
del
trminos
combinacional,
el
registro
de
la
misma
seales
HA
sustitucin
se
reloj
de
provocando
etapa
4,
da
Esto
valor
el
el
valor
instruccin
ADD
conflicto,
en
ejecutar
reloj
para
de
que
ADD
ciclo
segunda
el
pri
DOF/
de
pipeline
ciclo.
ciclos
Esto
la
de
instruccin
el
datos
de
3,
ciclo
EX
primera
este
instruccio
tres
el
del
la
parada
nmero
la
en
que
necesarios
de
en
de
en
para
mtodo
ejemplo
detecta
detecta
se
instruccin
ciclos
el
se
anticiparlo
para
necesario
de
en
datos
para
segunda
con
deteccin
el
lo
12-13,
una
pro
que
durante
como
se
la
que
/?!
que
datos
EX
nmero
throughput
aade
la
DOF
pipeline
comparacin
el
al
de
de
datos
respectivamente,
datos
correcto
de
Figura
Esencialmente,
de
forma
pipeline
la
se
nece
justo
mediante
cabo
resultado
resultado
de
resul
datos.
siguiente
de
B,
de
conflicto
anticipacin
El
informacin
del
En
con
utilizar
casi.
El
la
valores,
D\
Bus
excepto
dato
ciclo,
valor
EX
el
un
puede
se
reloj.
el
antici
La
formar
tres
muestra.
de
de
misma
la
detecta
es
embargo,
registro
entre
l eva
anticipacin
el
Sin
del
en
datos,
y el
instruc
tiene
se
respuesta
de
ciclo
para
la
conflicto
reloj,
incrementa
afecta
conflicto
la
El
etapa
En
no
el
en
3.
de
registro
El
siguiente
reloj.
de
se
de
dato
La
necesita
resultado
segn
idn
es
la
datos
cundo
pipeline
del
entradas
las
se
se
conflicto
El
anticipa
no
D\
para
flanco
los
Bus
12-14.
el
utilizamos
sustitucin
tiene
datos?
de
en
que
el
Esta
el
normalmente.
datos
tanto,
y, por
Sin
rios.
el
de
hasta
que
seleccione
de
por
necesidad
penalizacin.
esta
sitio
otro
ciclo
lo
registros
el
desde
que
el
Todo
tiene
no
cuestiones:
conflicto
el
>,
datos,
siguientes
algn
en
generar
por
hay
no
ejecucin
evita
de
0,
secuencia
de
se
asocian
se
sustituido
aunque
conflictos
el
En
es
misma
han
de
ponen
NOPs.
de
disponible
aquel
disponible
)'.
parada
con
las
durante
de
Bus
ejecucin
Figura
normalmente.
proceda
pacin
para
para
siguiente
proceder
correcto
multiplexor
D'
detectar
en
el
en
de
operando
de
que
puede
programa
son
que
de
periodo
antici
la
el
necesa
reloj
sea
algo
largo*
Los
conflictos
accesos
de
lectura
puesto
el
un
banco
instruccin
EX
datos,
para
directamente
aparece
mera
de
antes
diagrama
El
es
valor
MUX
usan
MUX
MUX
ya
para
nes
curso
operando
operando
est
no
forma,
stas
DA^
que
La
se
datos
se
ADD.
en
puesto
NOP
de
y DA
instruccin
prosigue.
el diagrama
que
esta
programa
tiene
est
al
De
resultado
que
resultado
del
el
el
reloj
Ntese
BS
informacin
4,
instrucciones
de
la
as,
conflicto
la
para
parada
ADD.
las
RW,
EX
y
de
ciclo
el
ADD
respuestas
pero
destino
entradas
reloj
D,
de
el
las
ciclo
Bus
registro
formar
para
porcionan
de
el
En
el
MW*
detecta
se
reloj.
etapa
paran
anticipacin
las
disponible
operacin
la
en
escribe
hardware,
en
Est
inmediatamente
el
3,
de
la
se
solucin
como
basa
se
datos?
de
la
throughput
solucin
segunda
de
saria
una
software,
el
en
en
Una
tado
lanza
se
ciclo
ciclo
siguiente
burbuja
de
programar
flicto
reloj,
el
en
que,
del
IF y DOF
las etapas
reloj,
de
al 3.
4 en
al ciclo
de reloj
lugar
as
l
a
de
l
a
i
n
st
r
ucci
n
ejecucin
que
ocurre
la siguiente
instruccin
para
de
la Figura
12-I0(b),
excepto
que
de
mostradas
entre
parntesis.
parada,
ahora
tico
vemos
0 antes
pasa
de
flanco
12-12,
Figura
DHS
que
el
en
y,
la
de
RI,
la
de
dato
un
memoria
aqu.
debido
datos
No
registros.
despus
esta
un
pueden
probable
de
l evar
pueden
De
es
forma
retardo
una
ms
se
ms
puede
largo
ocurrir
tambin
que,
escritura
en
un
que
de
reloj,
la
que
ciclo
dato
LD,
reloj.
comparacin
del
est
como
se
pueda
con
lo
Adems,
de
en
reduccin
el
memoria,
ST
solo
un
ciclo
de
accesos
instrucciones
incrementar
antes
los
en
las
para
throughput
disponible.
con
realizar
lecturas
algunas
en
que
un
los
una
hemos
conflicto
su
de
CENTRA!
UNIDADES
RW
DA
ES
DE
PROCESAMIENTO
RISC
Dalo
de
Ttjst tfs
32
RO
con
FIGURA
RISC
de
El
control
siguiente
de
programa
527
\ID
Banco
Control
CISC:
32
-
12-13
anticipacin
pipetiric:
en
de
datos.
conflictos
conflictos
se
contiene
asocia
con
una
las
bifurcaciones
1
1
1
que
BZ
Rl.
MOVA
MOV
el
en
condicional
bifurcacin
18
R2.
R3
Rl.
R2
MOVA
R4.
R2
20
MOVA
R5.
Rf>
control
del
ilustra
el
flujo
control
del
de
programa.
conflictos;
El
528
DISEO
DEL
FUNDAMENTOS
LGICO
DE
COMPUTADORAS
Conflicto
y el
valor
R1
MOVARLR5
Rl<-R5
ADD
R2,
IF
R6
RL
R2
<-Rl
IF
R3<-RI
ADDR3.RUR2
Conflicto
y el valor
la
En
12-15(a)
Figura
bifurcacin
saltando
PC),
las
secuencia
de
EX
etapa
el
en
el
nes
2 y 3 estn
valor
toma
se
tencin
de
liz
en
las
el
en
las
dos
tan
la
correccin
ra
por
de
realiza
se
del
el
de
de
mente
si
se
bifurcacin,
En
Justamente
como
control
de
ser
throughput
conflicto
Una
el
en
conflictos.
de
de
segunda
predice
la
cabo
mismo
ciclos
solucin
hardware
bifurcaciones
no
la
de
utilizar
se
se
tomarn
se
puede
de
NOPs.
ciclos
de
salto.
En
nunca.
De
esta
forma,
su
reloj.
para
procesar
la bifurcacin
reorganizan
independiente
instruccin
la
de
reduccin
del
parada
denomina
ms
accedern
el
manejar
para
la
forma
se
mane
bifurca
de
veces
le
en
esta
l ama
ejecuta
se
inser
adversos
le
se
datos,
solucin
esta
dos
de
conflictos
12-
Figura
de
a
siguen
completamente.
una
parada
que
caso
de
maneja
instrucciones
recupera
utilizar
slo
independiente
se
se
compi
Se
efectos
evitarse
el
aqu.
prediccin
presentar
no
datos,
en
insercin
throughput
el
se
necesario
si
uti
que
introduz
condicin.
NOPs,
con
tiempo
por
no,
ejecutar
bifurcacin
in
se
el
La
3 sin
el
en
es
la
incrementa
de
se
solventa
de
la
forma
de
o
CPU
si
que,
como
o
esta
independientemente
pueden
desperdiciados
se
estas
ejecutan
que
en
las
dos
posiciones
como
con
bifurcacin
qu
perdida
la
de
se
12-15(b)
tambin,
que
conflictos
As
reloj.
bifurcacin.
ciclo
posicio
las
conflictos
pueden
el
en
la
hasta
actualiza
se
aunque
bifurcacin
la
la
la
en
conflictos.
de
satisface
se
BZ
PC
de
escribirse
de
que
detecta
programador
la
realiza
NOPs
de
ejecucin
reloj,
de
conflictos
de
caso
dos
EX
bifurcacin
Figura
la
ejecucin
ejecutan
toma
incluso
de
al
se
el
de
ejecutar,
el
por
lneas
de
bifurcacin
la
se
la
que
flanco
control
relativo
se
se
MOVA
debe
si
Estos
Suponga
Pero
el
control
el
no
produce
se
cero,
As
control
programa
tres
etapa
la
estos
que
situacin,
esta
el
la
ciclos
instrucciones.
l eva
la
de
dos
aprecie
las
en
retrasa
se
de
en
embargo,
orden
BZ.
conflicto
NOPs
con
de
programa
instruccin
CPU
esta
programa
Sin
no.
de
Cuando
el
En
sencil o
la
El
ocurra
bifurcacin
la
programa.
solucin
La
este
mtodo
del
igual
un
hace
se
mquina,
realmente
que
modificacin
retardada.
do
de
programacin,
cin
insercin
cdigo
independientemente
es
del
de
manejar
para
NOPs
de
que
de
forma
cero,
bifurcacin
instruccin
la
terminara
una
es
de
la
despus
se
utilizar
en
antes
Pero
es
es
distinto
12-15(a).
Figura
3*
instruccin
pueden
La
la
R1
direccionamiento
es
R1
que
respectivamente,
Esta
el
que
R\
Si
es
Si
programa.
Supongamos
ciclo
del
este
3.
hecho
de
final
saltarlas.
datos.
3.
instruccin
esta
se
programa
despus
si
cero.
al
WB
datos
(recuerde
2 y
2 y
El
y DOF,
correctora,
fuese
previstas,
NOPs
de
de
de
20
posicin
EX
NOP
una
las
primera
reloj
etapas
de
ilustra
mente
la
de
programador
el
de
EX
R2
detectado
ejecucin
posicin
posiciones
igual
es
flanco
accin
pipeline
el
en
15(b)
en
generando
operaciones
can
3 de
conflicto
el
/fl
que
instrucciones
Las
lador
una
la
la
de
ciclo
20
con
no
instrucciones
debido
de
de
anticipado
anticipacin
de
diagrama
el
instruccin
instrucciones
20
posicin
da
se
la
datos
WB
Escribe
12-14
FIGURA
Ejemplo
una
de
y lee
6
DflT
IF
detectado
escribe
4 A'
DOJ
R2
anticipado
R2
dalos
R2
|4
EX
DOF
R6
de
simple,
a
este
las
ins-
UNIDADES
CENTRALES
DE
1 BZRL18
IF
2 MOV
DOF
EX
IF
R5,
MOV
La
Cambiado
en
IF
instruccin
accede
de
MOV
direccin
la
de
Cambiado
EX
WB
DOF
EX
conflictos
la
en
Rl
PC
bifurcacin
IF
2NOP
EX
WB
DOF
EX
IF
3NOP
No
20
R5,
MOV
IF
R6
La
La direccin
de
Solucin
(b)
FIGURA
el
y decodificarnt
acciones
Estas
PC.
de
ciclo
se
pueden
ejecucin.
ejecutar
instrucciones
el
las
en
de
programa
control
se
conoce
no
de
los
programa
y reescritura
En
Rl
18
Rl,
R2
3 MOVA
Rl
20
MOVA
PC
cambiado
prediccin
No
EX
DOF
IF
cambia
No
La
lanzadas
MOV
insiruccin
accede
de
la
R5.
direccin
R6
absoluta
12-16
FIGURA
de
prediccin
de
bifurcaciin
cuando
sta
se
cambia
WB
detectada
se
Esto
de
20
efecta
el
que
pipeline
las
cancelacin
instrucciones.
estas
la
del
cancelarse
la
hace
se
valor
durante
en
de
han
IF
burbujas
Ejemplo
evaluado
DOF,
R6
Bifurcacin
=0
WB
EX
IF
R2
R5
DOF
IF
R3
U-
estn
ya
efecta,
1 al
tomar
se
que
de
base
1 BZ
instrucciones
se
de
suma
cuestin
Habitualmente
2 MOVA
la
en
bifurcacin
la
12-16.
base
en
bifurcacin
la
bifurcacin.
ejecucin
Figura
la
operandos
las
Si
de
de
de
WB
conflictos
si
prediccin.
etapas
en
efecta,
se
instruccin
lneas
que
la
la
de
ejecucin
a
siguen
burbujas
en
la
debido
que
insertando
tra
Si
basada
accedern
y se
hasta
ocurren
WB
EX
12-15
Ejemplo
trucciones
EX
DOF
cambia
No
Rfi
absoluta
R5,
MOV
instruccin
accede
se
cambia
WB
DOF
20
DOF
IF
18
WB
cambiado
Rl,
Rl
en
0 evaluado
1 BZ
K2
absoluta
Problema
(a)
529
CISC
R6
R5.
20
WB
DOF
R6
se
EX
3MOVRLR2
20
cambiado
WB
DOF
IF
K2.
PC
RISC
~0evaluado
Rl
PROCESAMIENTO
la
bifurcacin
se
ilus
530
no
realizar,
se
ca
condicin
forma,
instruccin
proceda
ciones
2 y
realiza
en
el
3.
Siguiendo
retardo
En
la
10,
Por
JML.
decir,
otra
tra
RW
escribir
campo
te
instruccin.
da
de
OR
todos
NOP.
bits
En
bifurcacin
que
embargo,
PC.
efecte
de
la
no,
coste-rendimiento
conflictos
al
Adems,
puede
de posiciones
lecturas
12-4
mismo
esta
la
instruccin
hacer
instrucciones
forma,
entradas
entradas,
la
a
OR
es
los
puedan
invertida
la
en
lugar
00
con
no
salida
siguien
salida
inverti
instruccin
una
la
instruccin
1 y el
normal
ejecucin
una
de
mues
AND,
correspondiente
a
Es
salto
bifurcacin,
la
valen
se
bifurcacin
de
se
dos
bifurcacin.
de
da
las
entradas
lgico,
Esto
Si
incondicional
La
la
si
C.
distintas
instruccin
dos
no
como
producto
invertida
de
que
la
IR
de
si
prediccin
tratado
CPU
controlar
bifurcacin
los
y
las
dos
conflictos,
otros
Sin
valor
actualizado
para
calcular
que
la
al
bifurcacin
el
para
funcin
de
manejo
de
combinadas.
estar
asociados
los
bifurcacin
una
necesitan
como
la
la
de
realizada.
hardware
soluciones
ruta
bifurcacin.
la
el
no
soluciones
estas
efecta
la
de
de
probable
proporcionar
puede
las
real,
direccin
adicional
ms
es
se
a
salvarse
hardware
un
de
hemos
una
debe
que
operandos
la
absoluta
posicin
lugar,
obstante,
de
los
calcular
realizada
la
tuviese
No
suposicin
ia
bajo
debe
se
bifurcacin
En
de
las
las
R.
que
determina
la
de
una
lugar
necesita
presentacin,
tiempo.
de
las
escrituras
memoria,
Procesadores
de
instrucciones
de
conjunto
complejo
Las
zando
emplea
de
arquitecturas
complejas
son,
que
procesador
un
con
frecuencia
de
conjunto
el
en
de
un
un
de
peor
solo
nmero
la
programa,
las
realizar
bifurcacin.
OPCODE
las
no
de
necesario
ser
ejecuta
sigue
salida
puede
a
final.
favorable
la
la
se
las
JMP
un
de
la
que
el
MUX
Si
el
toma
dando
solucin
prediccin
de
simplicidad
OR
hace
que
salidas
un
se
bifurcacin
ms
la
instruc
Se
de
va
se
de
las
efecto
la
De
bifurcacin.
lugar
no
la
bifurcacin
la
que
se
las
cambiar,
De
esta
direccin
que
Por
consecuencia,
la
macenar
de
definido
acceder
tratando.
para
Como
debe
acceder
caso
entradas
y el acceso
el hecho
en
en
3,
0.
bifurcacin.
se
est
ha
tambin
caso,
se
el
en
la
bifurcacin.
las
no
se
si
bifurcacin,
sin
luego
que
con
la
de
siguientes
junto
se
que
toma
se
bifurcacin
este
usarse
la
para
mismo
presentes
la
3,
condicional.
instruccin
segunda
el
estn
realiza
ciclo
/?1
pipeline
tienen
combinaciones
manera
ciclo
el
tiene
corresponde
y
el
en
que
memoria
de
permanecen
de
prediccin
la
en
AND
no
siguen
que
bifurcacin.
del
0,
control
instrucciones
absoluta
la
si
de
ni
puertas
las
se
entonces
instrucciones
AND,
puerta
significa
inviene
se
bifurcacin
00
se
las
la
11,
todas
OR
que
cancelar
embargo,
campos
La
registros
otras
sus
Sin
tres
de
la
prediccin
seleccin
hace
esto
de
de
valen
valen
no
de
se
En
el
que
20
decodifi-
se
En
3.
encuentra
cambia
se
PC.
no
primera
2 y
se
burbujas
burbujas
Si
para
forma
una
va
entradas
de
Para
la
con
van
las
salida
La
BS
valores
entonces
bifurcacin
y MW,
el banco
en
el
hardware
los
PC
del
nuevo
la
BZ,
ciclos
insertan
cuando
el
Lgicamente,
1).
un
figura.
la
en
si
una
menos
campos
01,
3, el
estas
rendimiento
en
ciclo
instrucciones
las
incondicional.
parte,
realiza
se
al
(hay
el
evaluada
se
los
en
sido
valor
pipeline,
muestra
valor
JMR
un
del
el
como
en
se
final
detectado
del
mirando
el
efecta
se
travs
lugar
ha
usando
ha
embargo,
bifurcacin
tienen
entradas
bifurcacin
de
despus
tienen
Al
se
12-17
Figura
una
la
bifurcacin
Sin
MOVA
acciones
ejecuta
se
COMPUTADORAS
instrucciones
bifurcacin.
penalizacin
efecta
basa
NOP.
hay
se
ciclo
la
instrucciones
que
DE
Estas
se
la
con
dos
operando.
la
se
las
sus
sobre
esta
se
accede
se
accede
se
LGICO
DISEO
DEL
FUNDAMENTOS
instrucciones
los
ciclo
CISC
determinado
travs
y
de
de
un
modos
mediante
caracterizan
se
imposibles,
casos,
en
el
de
pipeline
de
difciles
mejor,
direccionamiento.
un
solo
instrucciones
realizar
de
paso.
Una
Adems,
utili
ISA
CISC
la
ISA
RW
DA
PROCESAMIENTO
DE
CENTRALES
UNIDADES
RISC
531
CISC
MD
MUXD
f
RW-*DA
Bus
RO
con
WR
12-17
FIGURA
RISC
utiliza
habitualmente
instrucciones
bifurcacin
do
condicional
de
registros.
de
cero
En
un
esta
de
mas
es
registro
seccin,
y
se
Une:
pipe
en
poner
desarrolla
un
que
bit
de
una
El
variable.
longitud
sofisticado
el
registro
arquitectura
un
bifurcacin
de
prediccin
soporte
concepto
simple
a
biurcar
1 basndose
bsica
hacer
para
de
en
para
un
la
CISC*
el
conteni
de
comparacin
con
va
decisin
una
sobre
el
alto
rend
dos
532
DEL
DISEO
RISC
para
la
FUNDAMENTOS
de
miento
una
ISA
en
acercamos
un
CISC
como
Supongamos
instrucciones
segmentada
muestra
la
en
solo
en
operandos
accesos
de
microcdigo,
dificador
con
trucciones
de
la
completa
registros
dr,
frecuentemente,
registros
el
la
la
secuenciar
considerable
El
ruta
desarrollo
para
de datos
se
para
direccin
del
de
ejecucin
deco-
microins-
las
hasta
El
se
que
los
la
pasos
instrucciones
de
forma
las
soportar
los
de
en
de
la
ISA*
ya
la
modificaciones
modificaciones
la instruccin
al
acceso
Ejecuta
Recscribe
12-18
combinada
10,
Captulo
la
una
CPU
la
de
brevemente
CPU
CISC
las
ejecuta
RISC*
del
Para
secuencia!
control
de
CISC-RISC
de
continuacin,
Decodificador
FIGURA
arqui
una
es
menores
incluye
Organizacin
combi
de
ventajas
un
microprograma
y del
necesi*
no
segmentada
necesita
CISC.
Acceso
Contador
CISC
microprogramado.
ISA
Esto
que
datos
se
pasos,
control
algunas
con
programador.
del
introducidos
de
ruta
el
elige
deseables
cambios
la
varios
comienza
del
sentido,
los
CISC-R1SC
microprogramacin.
tiene
el
arquitectura
arquitectura
multiciclo
de
se
dicha
las
tome
La
procesador
en
que
CISC
un
por
ten*
entre
propiedades
ser
compatibles
de
frecuente
para
existente.
travs
para
las
tipo
este
cambiar
accesible
pueden
ISA
conceptos
de conceptos
a
organizacin
combina
ms
normalmente
de
necesario
mecanismo
uso
necesita
se
(registros)
del
las
arquitectura
capacidades
de
los
una
continua
Una
microprogramas
preserva
y de
varios
la
el
existente
combinacin
de
obtener
diseado
de
de
completa
genera
habituales
salidas
microinstmcciones
que
los
procedentes
ejecucin
complejidad,
se
etapa
microoperaciones
microprograma,
informacin.
excluyentes.
utilizando
las
de
como
accede
se
varias
La
del
arquitectura
una
seccin,
Captulo
instrucciones
almacenamiento
de
software
Esta
sustituye
microcdigo.
contador
con
pipelines
conceptos
10.
de
temporales
que
anterior
el
almacenar
que
mutuamente
de
decodificacin
del
ROM
secuencia
una
los
sopona
que
mientras
RISC
la
de
recursos
los
etapa
de
la
en
ejecuta
se
para
ruta
una
entra
que
necesita
RISC
un
usamos
decodifica
se
instruccin
la
IR
al
interesados
de
instruccin*
la
y los
el
si
por
en
que
permite
de
control
ejecutar
para
como
de
estamos
que
simple
pipeline,
en
microcdigo,
seleccionadas
de
muestra
combinacin
RISC
ROM,
caractersticas
las
pequeo
objetivo,
y microprogramado,
va
que
instruccin
una
Ia
el
con
de
es
lado,
otro
registros
vistos
ser
tectura
en
la
ROM
temporales
Se
RISC.
RISC
secuencialmente.
temporales
organizacin
anterior
nada
memoria
que
tener
tan
la
ejecucin
Recuerde
La
Por
pipeline
en
normal
RISC
un
este
instruccin
una
Si
operando.
habitual.
la
pero
reloj
de
cumplir
control
un
accede
de
CISC,
ciclo
por
Para
de
es
los
de
pane
mayor
arquitectura
una
instruccin
una
Se
del
para
valores
la
con
frecuentemente*
travs
paso
como
varios
de
acceso
mente
realizar
que
12-18.
Figura
decodificacin
simples,
y usadas
combinacin
una
COMPUTADORAS
DE
instrucciones
throughput
un
simples
datos
descrita*
tenemos
que
a
LGICO
operando
en
la
ISA
modifica
se
ia
Unidad
la
de
UNIDADES
Constantes,
aadir
que
la
soporta
temporales
restantes
de
los
recursos
de
almacenamiento
Para
sos.
diante
para
control
La
de
capacidad
de
relacin
entre
formato
con
Figura
el
la
de
las
instrucciones
direccin
particin
los
ignoraremos
ms
La
mados
la
derecha
16
flags)
la
32
16
los
registros
de
del
RISC
necesitan
los
para
varios
operacin
su
ISA
16
registros
control
que
pa
ilustra
se
me
CISC.
bits.
El
en
la
Figura
la
estudi
el
en
los
Captulo
25
24
11.
Los
20
19
slo
Tipo
de
dos
registros
OPCODE
DR
SA
OPCODE
DR
SA
OPCODE
DR
SA
de
10
para
direccio
un
de
rula
la
Con
datos.
de
lugar
modifi
simplemente
los
usarn
cuatro
las
instrucciones
(tambin
condicin
condicin
proporcionados
SB
Immediato
relativa
Direccin
Direccin
SB
corta
12-19
de
se
de
cdigos
14
15
SA
Formato
la
instrucciones,
las
cdigos
DR
FIGURA
longi
2, aadido
En
ejemplo,
los
aadir
es
OPCODE
la
bits
DR4.
RISC
registros
longitud
proporcionar
de
pasos
de
Por
campos.
tres
Bifurcacin
la
de
bifurcacin
almacenamiento.
formatos
los
en
de
la
para
varios
de
Tipo
Bifurcacin
registro
de
en
uso
recursos
estos
31
un
Refirindonos
relativa.
de
necesario
es
reduce
resultante
banco
el
registro
ISA
la
direccin
y
bifurcacin
la
indicando
comparacin,
dicha
la
tener
bifurcacin,
y de
de
deseable
es
12-19.
ignorar
Se
DR.
SB
formato
para
de
fuente
instrucciones
las
para
CISC,
el
en
realizar
y
del
en
formato
nuevo
proporcionadas
registros
de
10
temporales
registros
de
se
adaptar
los
los
instrucciones
la
hardware
de
con
el
y
un
SA
formato
de
campo
como
del
datos
con
Para
particin
direccin
modificacin
dos
al
significativo
del
tercera
muestra
registros
los
fuente,
15
es
ms
paso
las
aadir
registros.
dos
SB
de
de
de
ruta
es
caracterizan
es
de
registros
solamente
campos
el bit
la
eliminacin
direccionamiento
microprogramado
instrucciones
campo
se
16
RISC
ISA
los
de
el
lgica
de
la
y
de
comparacin
en
realizar
que
contenidos
modificacin
los
quedan
todos
las
de
CISC,
de
la
de
relativa
segunda
namiento
de
los
campos
aadir
la
533
CISC
ISA
la
comparar
el contenido
propio
es
siguiente
para
control
instrucciones
tres
trminos
dos
12-7.
tud
car
el
modificacin
En
La
disea
se
de
primera
El
RISC.
microprogramado
Modificaciones
bifurcacin.
Esto
del
CC,
pasos
almacenamiento.
RISC
Condiciones.
diversos
los
PROCESAMIENTO
modifica
se
de
uso
de
terminar,
realizacin
la
Adems,
el
DE
de
Cdigos
SLT.
recursos
el
con
de
instruccin
registros
trabajar
registro
un
CENTRALES
de
la
CPU
CISC
larga
relativa
l a
se
534
FUNDAMENTOS
disean
LGICO
DISEO
DEL
especficamente
de
cero
almacenadas
de
til
V\
elimina
condicin
Para
un
o
de
los
de
partir
cin
LSL.
cin
se
la
bit
sido
siones
de
nivel
Modificaciones
ISA
la
en
necesitan
hacer
Estos
ISA.
flexible
para
bit
el
de
es
til
muestra
controlar
1, el
valor
0,
es
cdigos
de
para
soportar
los
en
el
de
los
los
cdigos
OR
hay
tercero
instruc
la
bajo
cdigos
condi
de
condicin
de
condicin
de
la
en
han
se
examen
(el
cdigos
condicin
de
si
bit
ex
cdigos
El
que
si los
entonces
la
es
controlar
que
para
versiones
son
(L)
instruccin.
una
operaciones
es
los
bit
es
cero
no
de
deci
la
Figu
toma
microcdigo.
datos
la
en
cubrirn
se
las
de
de
nivel
cambios
varios
cambios
uso
de
12-1
Si
un
ruta
Tabla
es
Si
instruccin.
la
cdigos
que
del
condicin,
instrucciones
la
menor
concreta
de
de
como
de
cdigos
instruccin.
ejecucin
permite
bit
amplio
son
primeros
inclusin
SLT.
Los
cuatro
El
condicin
un
etc.
que,
Los
funcional.
instruccin
estas
proporcionarn
que
que).
microoperacin
en
la
(menor
la
sobre
bifurcacin
igual
La
operacin
utilizar
por
la
Esto
tanto
Se
cdigo
puede
por
afectados.
de
y
menor
decisiones.
estos
una
RISC
afectados
afectado
de
de
instrucciones
se
visto
han
la
tener
efectivo
del
la
algunas
de
ejecucin
las
izquierda)
Este
sido
han
de
cdigos
de
realizar
ms
la
en
que,
y L
unidad
(V)
status
necesidad
uso
no
que,
de
para
la
hacer
modificado
ha
salidas
las
de
menor
overflow
la
con
instrucciones
estas
mayor
(O,
acarreo
combinacin
en
realizar
para
como
(A/),
negativo
clusiva
cero
decisiones,
de
pectro
(Z),
de
COMPUTADORAS
utilizarlos
para
distinto
DE
de
ruta
comenzando
datos
ios
por
las
de
componentes
modificaciones
la
de
DOF
etapa
de
la
12-20.
ra
Primero,
la
IMS
tante,
hacen
modificaciones
direccin
relativa.
se
de
longitud
de
/ ?.*:().
palabra
de
32
bits.
dicin.
se
proporciona
Esta
campo
cin
de
control
constantes.
entre
Segundo,
lo
10
los
de
pane
cin
la
entradas
modificacin
la
tar
de
la
de
Un
la
como
de
de
direccin
/?[/)/?]
registros
adicional
modo
destino
para
dos
los
MIR.
del
palabra
de
de
Captu
modo
sopor
direc
como
necesario
es
de
son
que
Esto
del
bits.
selec
es
DX
de
registros.
clculos
del
registros
16
uso
control
la
cambio
con
32
realizar
este
una
de
multiciclo
soporta
en
obtener
cdigos
para
de
cons
una
para
los
bits
el
banco
del
utilizarlo
una
procesador
propsito
temporales
El
registros.
16
formar
a
del
direcciones
de
proporciona
que
almacenamiento.
contenido
el
de
banco
de
para
amplia
se
IMS
valores
la
en
obtiene
aplica
se
los
cero
Constantes
microinstrucciones,
de
bits
sus
registro
del
signo
con
Constantes
de
del
ISA
BX
con
para
capturar
para
direcciones
lodos
Unidad
la
lgica
de
recursos
fuente
de
CS
de
cambio
el
manejar
para
de
Unidad
comparaciones
del
registro
CA
tiene
Constantes
la
extensin
La
constante
constante
aade
se
las
M.
utilizar
para
de
aadida
lgica
constante
una
microprogramado.
El
la
Tambin,
Unidad
la
en
La
direccin
de
destino.
Tercero,
se
En
condicin.
a
los
CC,
rar
valores
y
de
control
ca
que
del
la
se
la
MUX
misma
varios
etapa
DOF
de
condicin
cambios
aade
el
LC
determina
una
A.
decisin
Como
la
de
registro
si
cdigos
de
operacin
SLT
la
que
ha
se
la
un
por
nueva
haca
se
de
condicin.
cargado
CC
unidad
funcional.
relleno
de
de
estructura
SLT
EX,
para
los
al
CC,
la
para
la
de
cdigos
ya
en
los
registros
cdigo
del
de
etapa
se
de
una
WB,
CC,
condicin
necesita
se
que
los
de
se
pasa
soporte
La
al
para
compa
(menor
seal
especfi
lgica
nuevo
SLT.
L
nueva
la
el
proporciona
el
acceso
condicin
pipeline.
microoperacin
reemplaza
de
cdigos
proporcionar
temporales
para
del
registro
valor
del
no
MUX
ejecucin
En
aadir
de
el
bit
el
implementa
ceros
ms,
en
almacenar
para
etapa
modificacin
la
adicional
puerto
un
almacenados,
En
instruccin
permitir
para
aade
se
constantes.
utiliza
soporta
hacen
cdigos
con
que)
la
soporte
que
puerto
para
UNIDADES
RWFDA
CENTKALES
DE
PROCESAMIENTO
RISC
535
CISC
MD
RW-*-
FDA
32
<32
R)
con
FIGURA
El
de
aadir
control
un
instrucciones
como
hardware
otras
de
Un
control.
vistazo
de
pectiva
se
indicar
que
esta
una
direccin
la
ROM
de
la
de
partir
se
actualiza
de
su
opeode.
de
comienzo
IR
instruccin
microcdigo.
la
es
Como
son
PC
se
realiza
La
instruccin
el
bits,
necesarios
por
separado.
control
SA,
la
la
como
El
identifica
varios
la
el
pasos
seal
del
de)
pers
memoria
de
flanco
instruccin
de
MI
decodificador
comienzo
travs
la
siguiente
una
cambia
microprogramado.
que
con
una
el
en
parte
una
interactua
de
identifica
opeode
de
del
proporciona
pasos
instruccin
IF,
etapa
se
realizacin
es
tambin
pero
varios
apunta
del
la
significativos
microprogramado
DOF
en
decodiftcacin
8
control
en
El
soportar
cambios
para
provoca
etapa
instruccin
una
PC.
usar
de
la
describirn
instruccin
el
El
de
control.
La
control
Une
pipe
i 2-20.
Figura
de
de
para
de
del
se
unidad
pipeine
unidad
instrucciones
ejecucin
la
acceso
la
la
conveniencia
de
en
carga
pasos
genera
en
de
cambios
El
reloj
varios
Por
rpido
los
instrucciones.
de
de
en
travs
en
decodificacin
del
partes
pasos
muestra
se
la
varios
control
microprogramado
existente,
del
CISC
de
unidad
utilizan
que
control
la
12-20
CPU
Modificaciones
pipeline
1 para
tambin
microprograma
para
real
i-
536
FUNDAMENTOS
la
zar
instruccin,
ne
el
hasta
que
bifurcacin
instruccin
misma
instruccin
control
bra
de
Se
modifica
ruta
de
para
realizar
las
de
MZ
CA
2b
8h
aadir
el
3.
ampliar
los
4.
aadir
MUX
5.
aadir
los
Las
definiciones
Ver
Siguiente
direccin
Tabla
12-3
constante
la
seal
de
parada
CS
campos
de
de
presentar,
formato
Z.
los
cambios
la
la
de
ruta
CA,
hechos
DX.
la
para
constante,
una
pala
BX
descrito
con
de
y MA
control
de
AX,
direcciones
cero
CS
SH,
interactuar
la
pala
datos
los
usa
unidad
la
de
al
instrucciones
MA
control
de
campos
los
PC,
PC,
dos
bits,
/ ?,
para
Campos
P
la
Palabra
de
registro
MI
generar
SA,
Tabla
Cdigo
Accin
:i>
PC
01
0||CC
10
Rji
IF
0X
Rlb
io
r3
IF
00
Dato
01
11
CISC
Accin
2b
00
CA
Cdigo
Accin
IM
zf
00
el
LC
IM
para
zf
R|6
R[DR|
R[SB]
R|DR]
12-4.
Tabla
la
se
10
Fuente
en
MA
JMS
y destino
Destino
dan
(Micromstruccin)
Control
se
DX
con
se
0X
R[SA|,R[SB]
LC,
CS
BX
AX,
y modificados
de
IT
Ver
DX
BX,
nuevos
Accin
SS
AX,
campos
control
BS
MS
de
/, y
aadidos
12-2
de
la
microinstmccio-
de
como
una
que
el
punto,
la
es
en
campos
El
campos
que
deteccin
acabamos
que
decodificador
de
2b
de
instruccin.
aplicacin
la
incluye
seal
la
operaciones
del
incluye
registro
hecho
este
serie
una
la
tiene
interaccin
utiliza
En
de
que
evita
/,
Los
LC.
de
campos
curso,
han
se
permane
accin
una
los
en
modificada.
campo
de
parada
MUX
por
pone
1 conti
siguientes:
los
camhiar
12-4
microprogramado
instruccin
proporciona
cambios
control
Esta
las
soportar
los
con
CC,
el
pipeline
ejecucin
mayora
cambios
datos
aadido
multiciclo
cuadre
la
que
de
realizada
la
cabo
procesador
decisiones.
1.
modificados
el
condicin,
2.
Campos
l evar
de
de
ruta
ha
el
ahora
que
Adems,
datos.
son
TABLA
Campos
para
la
de
se
la
posterior
se
haya
que
la
PC
Esta
hasta
Algunos
directa.
recursos
uno,
MI
campos
del
campo,
bits
accin
cada
para
el del
los
con
controlando
como
DX
Para
control
es
de
cdigos
los
control)
cuando
31
una
microprogramado,
permite
pero
bifurcacin.
ejecutado
haya
Adems,
cualquier
en
se
PC,
IR
en
control
el
utilizarlo
pasos
de
del
incremente
se
reemplazan
bits
est
de
genera
instrucciones
siguientes
lgica
la
para
PC.
las
de
que
sustitucin
dos
microprogramado
(palabras
el
provoque
controlar
para
carga
varios
sobre
se
ampliado
la
PC_2
con
salto
DE
que
COMPUTADORAS
evita
PC
Esta
nes
Esto
instruccin
control
de
han
MS,
IR.
decodificada
decodificada.
bra
seal
y el
hasta
de
NOP
se
PC
la
prevenir
La
pipeline
el
por
ce
PC.
del
1 y detiene
debe
se
actualizacin
LGICO
DISEO
DEL
Retiene
Carga
Cdigo
CC
CC
UNIDADES
Esto
que
12-21
Figura
la
En
El
8
bits
unidad
la
de
control,
RISC
el
excepto
control
537
CISC
microprogramado
seccin.
siguiente
almacena
de
microinstrucciones,
que
selecciona
cin,
CA,
la
direccin
de
del
nuevo
campo
lgica
la
control
de
una
NOP
12-5,
con
el
0,
variables.
bits
sus
la
(J del
0.
direccin
cambiar
MS,
l eva
del
contexto
mediante
0.
CA
provoca
que
3f
M
/
31
30
R
CA
25
29
2423
M
DX
22
BS
[>
21
20
19
16
FS
15
13
14
(b)
12-21
FIGURA
CPU
CISC
en
pipe
lint':
control
12
microprogramado
11
AX
BX
0.
el
que
la
0
posicin
=
u)
44)39
bits
instruccin
una
MZ
tiene
CA
la
en
contiene
es
trminos
en
cabo
estudio,
partir
los
define
parada,
microprogramado
microprograma
del
de
microinstruc-
comienzo
12.5
se
microinstruccin
Esta
bit
funcin
el
control
Tabla
la
de
de
La
registro
MLIX
el
proporciona
direccin
el
Esta
Para
IDLE
el
en
obtenida
la
y
SA.
control.
de
las
salto
de
microprograma,
de
almacenada
ROM
CA
que
ins
las
para
direcciones
tiene
contador
curso
en
MUX
otras
El
bits.
direccin
multiplexor
ms
estado
todos
con
MI
MZ
41
microprogramado
microcdigo,
memoria
salto.
unidad
microdirecciones.
las
ROM,
la
el
para
control
la
la
de
de
ME,
el
instruccin
de
direccin
instrucciones
de
la
incrementado
la
control
con
de
direcciones
MC
de
seleccin.
memoria
es
del
del
ROM
microinstrucciones
Las
anterior
de
entrada
bloques
memoria
correspondiente
partir
valor
de
de
256
MIR.
el
la
en
hasta
decodificador
del
centra
se
de
diagrama
un
aparece
control
almacena
MC.
que
Tabla
de
la
en
PROCESAMIENTO
DE
microprogramado
trucciones.
de
cambios
presenta
se
Control
de
los
completa
aadido
CENTRALES
C
s
De
control
la
538
FUNDAMENTOS
TABLA
LGICO
DISEO
DEL
12-5
Direcciones
de
control
entradas
salidas
Inputs
MZ
COMPUTADORAS
DE
Outputs
MZ
MI
PS
ME,
de
Transferencia
MS
ME0
11
01
PSZ:
MC-
11
01
PSZ:
MC- CA
01
PS
11
01
01
ox
xo
01
XX
00
XX
00
XX
10
XX
10
XX
11
aplica
acceder
para
de
control
de
partir
el
la
una
el
ciclo
en
el
PS:
control
del
MI
comienzo
MC
+1
la
direccin
1,
de
microdirecciones
SA
reloj
de
entra
MIR,
el
en
el
ahora
la
compleja
palabra
PC,
1,
parando
la
microinstruccin
pipeline
se
instruccin
una
es
que
valer
accede
se
I de
MUX
MIR.
a
pasa
flanco
instruccin
la
cambia
bits
31
de
SA,
comienzo,
de
de
1 tambin
porcin
siguiente
*-CA
microprograma
MI
la
de
el
Con
*-
MC
MC-
control,
a
CA
MC
del
de
unidad
dos
necesitan
almacenados
microbifurcacin
PC.
|
a
controla
se
con
el
en
condicional
de
ejecucin
MI,
PS
de
el
en
pipeline
MZ
.,
valor
la
para
de
de
ciclo
un
microproejecucin
control
fal a
hacen
del
microbifurcacin,
de
del
parte
como
CA
comprobacin
la
que
ya
instruccin
la
registros
pipeline,
durante
efecta
se
de
despus
reloj
entrar
MIR.
la
MZ_,,
furcacin
ejecucin
Z*
del
MZ_,
condicional
mediante
PS
y Z
a
siguiente
MZ_,
y
se
microdireccin
^11,
MS
se
siguiente
MZ,
con
el
con
microdireccin
ROM
01,
la
siguiente
microcdigo
microdireccin
y Z
de
SA
y
espera
y MS
es
el
0,
del
1, que
selecciona
los
valor
Para
control
la
dos
incrementado
primeros
11
contro
se
una
bifur
MZ
efecta
=
MZ
microdireccin
siguiente
ME
01,
MC.
microdirecciones.
la
se
MZ-,
para
microbi
la
de
opuestos,
contrario,
de
(IDLE)
detiene
que
lo
incrementado
las
y PS controlan
MI.
MI
Para
valores
tienen
sigue
que
valores
los
condiciones,
De
valor
el
ser
estado
es
del
PS
CA
de
MI
controlan
estas
MZ,
mediante
controla
se
microinstruccin
la
que
ya
Bajo
Cuando
1.
pasa
corresponden
memoria
=
MS
la
01
NOP,
una
=
microdireccin
Para
ME
con
MZ
11,
ser
microdireccin
la
microprograma,
debe
condicional
cacin
MZ
En
se
valores
Durante
que
la
de
12-21
Los
de
de
PS
MS
direccin
Figura
gramado.
la
microprograma.
En
lan
principal.
la
que
*-SA
decodificador
salida
control
del
IR
MC
la
del
la
Adems,
y el
En
procedente
NOP,
primera
IR.
en
+1
*-MC
MC
*-CA
MI
que
microinstruccin
I *-MC
MC
hasta
la
retenida
est
que
estado
este
en
permanezca
MC
_,
MC +
MC-MC
ME
_,
MC- C4
debido
PSZ:
registro
es
microprogramado.
siguiente
registros
de
A/C
valores
00,
los
CA
y MS
MI
Para
que
adelanta
de
microinstruccin
del
pipeline.
Para
la
ejecu-
0,
1,
la
UNIDADES
cin
de
dicional
el
en
MS
microinstruccin
siguiente
la
control
rada
y devolviendo
el
tampoco
es
MZ
MI
que
10,
control
PS
Para
CISC
los
dan
La
la
ndice.
En
el
acceder
la
direccin
para
cin
acceder
al
operando
el
MI
1 y
la
ante
de
indexada
Lili.
Esto
L1I0
no
est
la
aplica
la
direccin
En
la
las
cdigos
se
de
cias
del
la
de
reloj
se
que
accede
esto
en
el
PC.
programa
tener
posibilidades
las
la
que
12-6
Tabla
se
R\6
han
vuelve
instruccin
el
La
la
la
selecciona
estado
IDLE.
MC
para
NOP
de
memoria
La
direccin
direccin
el
obtener
el
de
instruccin
de
LII
memoria,
acceda
se
de
La
la
microinstruccin
en
LI12
ejecu
memoria
LI
14
al
en
el
desti
registro
de
de
la
debido
micronsEruccin
en
accede
microprogramado
la
direc
su
NOP
y colocar
operando
la
para
instruccin
#17.
pero
direccin
microinstruccin
instruccin
control
el
LII,
la
Ta~
direccin
siguiente
siguiente
una
a
la
forma
la
resultado
necesita
efectiva
para
y
la
LII
siguiente
se
realizacin
siguiente
la
en
microinstruccin
La
pone
en
aparece
como
bits.
15
instrucciones
datos
de
SA
acceder
la
relativa
que
instruc
y la
de
simblicamente
ruta
utiliza
se
01IOOOL
de
la
la
despus
efectiva
direccin
es
que
WB.
la
representa
en
control
continuacin
escribir
se
ejecutar
puesto
etapa
y una
decodificador
como
utiliza
se
direccin
es
el
NOP
insertado
la
describe
secuencia
esta
transferencia
las
la
de
que
que
hace
al
las
MC
instrucciones
control
la
el
control
del
y
memoria
ROM
pipeline.
los
regre
utilizando
microprograma
la
12-5
la
simblicos
para
El
Estos
realizar
14
al
de
resto
microinstruccin.
para
LI
regrese
Accin
columna
microcdigo.
de
instruccin
Ea
nombres
el
con
campos
12-3
12-2,
en
del
en
los
proporcionan
de
10-12,
ocurrencia
microinstrucciones
se
codificacin
Tablas
destacar
que
la
en
proporcionan
Hay
de
registro*
de
microinstrucciones
seleccionado
((X))
que
de
hasta
para
SA
IR,
en
forma
se
utiliza
se
que
instruccin
registro
de
registro
un
que
la
esta
(LII)
se
tabla
de
tanto,
de
de
microcdigo,
ha
se
de
registro.
IDLE
IDLE
debe
indexudo
indexada
aparece
direccin
termina
12-6,
la
direccin
memoria.
de
de
la
NOP
de
sentencias
columnas
pa
no
estado
el
En
Finalmente,
opeode
microinstruccin
efectiva
direcciones
campo
LII
una
la
en
Tabla
el
contenido
memoria.
El
por
la
Esta
ciclo
Ya
mediante
la
instruccin
en
anteriormente.
direccin
la
del
colocada
que
eliminando
queda
microprograma
indirecto
al
la
memoria.
primera
que
direccin
IDLE
incon
I hace
nueva
utilizando
complejas
complet
se
microinstruccin
incrementa
pipeline.
tfjDR],
sa
PS
0,
la
salto
un
(si
del
final
direccionamiento
de
dejando,
el
en
sea
se
instruccin
con
PS.
MS
microprogramado
relativa
direccin
MI
efectiva
direccin
con
ejecuta
de
e
el
CA
la
provoca
en
retardo
la
microoperacin
cin
L)
con
La
presencia
cin
que
instruccin
microinstruccin,
la
no
la
LIJO.
Esta
instrucciones
diseo
indireccinT
inmediato
a
como
IDLE.
de
el
efectiva
proporciona
12-6
bla
de
paso
de
formato
accede
se
control
la
direccin
la
suma
para
usa
realizacin
Instruccin
LII
Cuando
MI
que
realiza
resultantes.
instruccin
registro
0 fuerza
se
complejas
utilizando
12-1
EJEMPLO
el
0,
controla
se
PS
instrucciones
ilustran
proporciona
microprogmmas
MS
provoca
suceda,
esto
de
10.
539
y CISC
0.
para
ejemplos
el
valor
Esto
MZ
Para
microprograma.
pipeline.
CA
que
y CA
Microprograma
Tres
al
Si
el
del
ejecucin
compleja).
una
hasta
microcdigo
la
RISC
PROCESAMIENTO
secuencia.
la
de
del
1. continuando
DE
CENTRALES
de
estado
las
MC
IDLE
transferen
0,
PS
y el
control
540
TABLA
12-6
Ejemplo
de
LGICO
DISEO
DEL
FUNDAMENTOS
microprogramas
la
para
COMPUTADORAS
DE
CISC
arquitectura
Microinstruccones
MC
MI:
IDLE
MCÔO
MI:
SA,
+-
Arbitrario
(NOP)
RISA]
4-
MC
MC-
zf
IMl
(NOP)
Rl7^M[Rl6i
MC
A/C
CC+-L\\Z\mC\\V
-
/?3|
MC
4-
1 (NOP)
MC
MC
MC
MC-
1 (NOP)
OLE
{PC
4-
MC
_,)
4-
se
AX
BX
es
(X)
00
00
00
00
00
00
00
00
00
00
00
00
00
00
Indexada
Indirecta
LUI
0!
00
LII2
01
00
LII3
01
LII4
10
10
00
00
00
00
00
00
00
00
00
00
10
00
00
00
00
00
00
00
00
00
11
(X)
00
00
01
0
1
00
00
01
0
1
igual
menor
11
IDLE
<L1I)
I
(BLE)
que
BLE0
01
00
01
00
00
00
(X)
00
BLE!
01
00
00
00
00
00
00
00
BLE2
01
18
IF
00
10
00
00
11
BLE3
01
00
00
00
00
00
00
00
00
00
00
IF
00
00
00
00
00
00
00
00
00
00
00
(X)
(X)
10
n sb]
l6
^16
^16
fl 7
BLE4
11
BLE5
01
(NOP)
RIDR]
4-
^17
^19
^16
R2()
MC<^MC
|J
M[R
MC*~MC
MC
+
IDLE
(NOP)
R2
#0)
<Jfl6
4-
l (NOP)
BLE7
BLE6
00
IDLE
00
00
00
BLE7
10
IDLE
00
11
01
00
/Mt,
IDLE
MC<r-MC+
AfC
00
Mover
if
MA
MC^BLEl
AfC
else
PC
000
11
(Rm
MC
1 (NOP)
CC
4-
MC
MC
if
L
FS
XX
Comparacin
/?[SA]
01
LII0
(NOP)
R\DR\^M\Rnl
00
Carga
/?l6
compartidas
Microinstruccones
MC+-MC
DX
CA
MZ
BS
Direccin
Accin
MMBl
Bloque
Memoria
de
(MMBl
10
(X)
00
oo
00
00
00
00
00
00
00
00
10
00
00
00
00
11
00
00
00
00
00
11
00
MMB0
01
00
MMBl
01
00
MMB2
01
01
MMB3
01
MMB4
01
00
12
00
00
00
10
00
MMB5
01
00
13
00
00
11
10
00
MMB6
01
00
14
00
00
12
00
00
MMB7
01
00
00
00
(X)
00
00
00
MMB8
01
00
00
00
(X)
13
14
00
00
00
00
10
00
00
00
00
00
00
00
00
00
00
00
00
00
00
MMB9
11
MMB10
01
MMBl
10
MMB2
00
IDLE
CENTRALES
UNIDADES
EJEMPLO
La
Bifurcacin
12-2
instruccin
igual
BLE
sin
de
el
entonces
signo
En
(/Ms).
otro
menor
el
contenido
PC
se
compara
/?fSBL
que
sobre
caso
igual
de
PC
el
utiliza
/?[SA]
1 ms
PC
541
y CISC
RISC
(BLE)
que
registros
los
bifurca
se
PROCESAMIENTO
DE
Si
/f[SB].
direccin
la
R[SA]
relativa
incrementado.
El
es
corta
de
opeode
menor
exten
con
instruccin
la
es
1100I0L
transferencias
Las
12*6.
En
dicin
necesaria
si
(L
una
instruccin
=
CC
vos
de
El
resultado
para
esperar
Si
En
control
la
pipeline.
cipal,
aparecen
EJEMPLO
12-3
registro
la
memoria,
y el
destino.
de
bloque
En
la
se
escriba
registro
de
las
registro
el
cificado
en
a
suma
do
estas
R[SA]
bloque
la
en
est
estado
IDLE
realiza
la
BrA
0 y
el
reacti
acceder
para
en
se
bifurcacin,
a
bifurca
tal
que
sea
de
reactive
se
el
control
prin
microinstruccin
esta
el
las
BX,
registro
/?,7t
/?[SB|
para
las
palabras
en
/?l6,
disponible
As,
palabras
e!
00000,
En
sirvan
como
de
los
bloques
una
las
ndice
tf[DR|
R[DR|
punteros
de
transfieren
comienzo
de
la Tabla
de
del
su
se
copia
en
y al
MMB4
las
direcciones
y
los
de
primero
la
se
fuente
como
desde
valores,
fl|DR|
hacer
para
valor
12-6.
esperando
con
Como
Pero
que
de
microinstrucciones
de
NOP
palabras.
necesario
las
se
Accin
contiene
fuente.
El
fuente
bloque
direccin
columna
un
valor
trata
que
destino.
como
es
MMB3,
en
=
MMBI
como
destino,
del
de
contiguas
registros.
tres
bloque.
la
en
copia
que
de
DX
que
dan
R,6.
proporcionando
direccionamiento
posiciones
el
la
es
que
de
tipo
comienzo
de
en
se
R[SB]
carga
decrementa
fuente.
de
de
instruccin
la
direccin
B,
posiciones
de
del
formato
direccin
la
normalmente
de
campo
operaciones,
realiza,
el
campos
conjunto
un
el
la
es
que
n
de
se
de
utiliza
nmero
se
usarlo
no
que
se
(MMB)
informacin
de
especifica
el
MMB2
En
memoria
A,
registro
como
los
para
dos
no
se
Ntese
que
cone
las
Si
MS
que
instruccin
de
La
de
igual
en
de
#[SB],
que
BLES.
lugar
distinto
es
menor
en
EX.
esta
para
NOP
bifurcacin
PC
etapa
despus
cdigos
0100011
direccin
da
de
cdigo
el
valor
la
conflictos
Los
de
es
R[DR]
R[SB|
acte
que
utilizando
un
opeode
especifica
registro
0, para
destino,
direcciones
de
cin
bloque
MMB0
1 hasta
un
copia
/?,6.
el
CC.
con
Su
microinstruccin
en
PC
lugar
tener
de
NOP,
una
MC
alcanza
puede
la
instruccin.
el
en
control
un
seguir
transferencias
Las
colocando
es
en
Si
R3,
igual
NOP
principal.
permaneciendo
siguiente
la
si
microbifurcacin
la
control
AND
menor
no
cdigo
significati
instruccin
una
R[SA]
es
R[SB]
12-6.
otro.
/?[SA]
el
microinstruccin
solamente
Mover
en
de
despus
bits
con
CC
que
del
menos
operacin
es
que
instruccin
una
igual
cinco
bits
bifurcacin
tf[SA]
indicando
BLE6,
existe
MMB
memoria
la
PC
utilizar
una
necesaria
ejecutar
la
una
necesario
de
en
tres
Tabla
la
escritura
los
de
los
de
cdigos
menor
es
haciendo
que
cero,
la
en
forma,
produce
1 resultando
en
para
respecto,
instruccin
La
del
debe
que
la Tabla
en
son
BLE7,
valor
lo
por
es
se
los
BLE2,
i 1 000,
microinstruccin
cuando
este
NOP
microinstruccin
el
sobre
Accin
capturan
R[SA]
esta
BLE3,
en
condicional
instruccin
siguiente
cin
sola
pipeline
del
la
ejecuta
se
y,
es
una
siguiente
la
el
vando
como
bifurcacin
la
mscara
microbifurcacin,
esta
necesita
en
ejecuta
se
tanto
MUX
la
RM
De
columna
ciclo
un
instruccin
la
BLE4
cero,
de
OR).
una
en
REn
de
retardo
BLE!.
es
As,
registro
escriba
se
distinto
a
necesitaran
Z.
al
la
se
en
/?[SA]
microinstruccin
el
el
en
que
es
Debido
xin
la
utilizando
coloca
contrario,
caso
NOPen
dan
se
de
/?[SB|
Debido
CC.
instruccin
resta
se
registro
enmascaran
Rn
/?[SB].
interesan
se
la
para
expresin
esta
slo
se
cero.
el
en
1 (en
condicin,
de
registro
BLEO,
hasta
Z)
de
microinstruccin
la
que
desde
es
un
manipula
en
un
coloque
el registro
Rn
registro
espe
MMB5,
/fI6 se
Debi
bloques.
las
posiciones
542
FUNDAMENTOS
ms
altas.
En
memoria
MMB6
del
Si
no
transferencia
IDLE
Los
de
cdigos
de
capacidad
Ms
dos
realizar
diseos
del
do
control
En
RISC.
de
la
al
el
Rlf>
de
para
microdireccin
con
un
palabras
siguiente
la
microinstruccin
siguiente
de
la
Tabla
una
sola
los
conflictos
manejar
para
primera
las
comienza
que
va
realiza
se
transferido
microinstruccin
en
memoria
NOPs
la
la
MMB9
han
se
la
del
la
es
MMBII
MC
pone
pipeline.
aparecen
de
la
cero,
La
del
En
de
escritura
transfiere
se
memoria.
si
fuente
la
permite Rliy
en
a
bifurcacin.
control
MMB8.
determinar
igual
es
que
En
la
direccin
primera
NOP
valor.
destino
siguiente
Rih
Si
a
considerado
pipeline
seccin,
base,
la
por
la
alto,
CPU.
La
de
simplicidad
arquitectura
moderna
manejaremos
caractersticas
relacionaremos
las
Finalmente,
captulo
arquitectura
este
en
la
sopona
que
en
esta
sistemas
de
MM2.
han
se
que
rendimiento
un
R2ode
microtnstrucciones
diferentes
zacin
use
la
una
El
12-6.
est
cdigo
bifurcacin
para
de
datos
formado
proporcionar
la
control.
y de
diseo
organizaciones
tener
MMB8
la
y transferencia
un
bucle
sobre
Los
que
direccin
ejecucin
las
registro
solo
un
por
la
desde
aparece
debido
y devuelve
transfiere
se
MMB7
contenido
es
MMB10
en
COMPUTADORAS
En
entonces
palabras
colocada
en
el
as.
es
de
de
en
DE
palabra
primera
basado
cero
bloque.
NOP
la
sobre
primera
antes
desde
salto
temporal
con
palabra
12-5
la
registro
de
LGICO
MMB6,
al
lor
DISEO
DEL
RISC
las
diferentes
bien
instrucciones.
ISA
adicionales
acelerar
pura
organizaciones
con
la
diseo
un
la
el
organi
necesidad
sobre
construye
se
y dos
la
con
Debido
presentada
dos
dos
cuadra
representan
de
base
RISC
de
un
de
los
segmenta
ms
general
digitales.
Conceptos
CPU
de
Entre
los
diversos
mltiples
de
alto
mtodos
rendimiento
utilizados
organizadas
en
disear
para
CPUs
paralela
estructura
una
de
alia
pipeline,
en
velocidad
estn
superpipelines,
las
las
unidades
arquitecturas
superescalcs.
Considere
pero
ciclo
el
que
de
operaciones
reloj.
Entonces
la
completar
CPU
i 2-22
de
acceso
la
dad
E,
la
entonces
se
de
utiliza
Cuando
Suponga
unidad
de
sola
una
de
reloj,
unidad
respectivamente,
en
la
ejecutar
la
unidad
pueden
16
pipeline
que
y que
una
realiza
todas
la
la
que
multiplicacin
de
ha
un
El
unidad
I del
de
acceso
Si
unidades
la
de
la
sistemas.
la
en
la
En
operandos
completado
memoria.
las
se
en
una
man
la
uni
memoria,
operacin
ejecucin
es
un
reales
internos.
por
de
conflictos
estas
posible
y los
se
pipelines
sin
suma
tanto
de
Vase
un
es
decodificacin
necesario
es
instrucciones
tres
la
instruccin
Si
de
tipo
solo
en
no
paralelo.
en
hacer
puede
se
instruccin
tambin
de
bits
la
escritura
D.
tener
secuencia
una
de
registros.
de
pero
el rendimiento
este
Cuando
ejecutarse,
para
realizar
ejecucin
para
operando
la
reloj
situacin,
de
bloques
completado,
ejecucin
banco
para
desplazamiento
un
directamente
tenemos
que
la
el
en
dicha
bifurcaciones.
ha
se
de
del
acceso
ciclo
unidades
nivel
manejar
bifurcacin
reescrilura
la
alto
y
puede
En
ciclo.
varias
de
de
pueden
de reloj
se
cada
cada
en
ciclos
reescritura
la
instruccin
una
diagrama
microprogramadas
ser
cin,
la
teniendo
varios
instruccin
instruccin
adecuada,
la
va
pueden
la
decodificacn
almacenamiento,
iniciar
unidad
realiza
posible
un
la
unidad
se
una
instruccin,
distinta
dan
ciclos
de
acceso
sustancialmente
muestra
se
instruccin
hay
es
necesita
operacin
una
que
de
Adems,
pipeline.
el
en
ejecucin
mejorarse
puede
Figura
caso
las
ejemplo,
datos.
operaciones,
como
una
Suponga
que
el
desplazamiento
necesitan
multiplica
adems
que
17, 8 y 2
necesitan
CENTRALES
UNIDADES
FIGURA
varios
ciclos
de
que
de
mo
de
se
deben
resultante
de
la
todos
el
conflictos
to
de
da
es
la
CPU
queda
empiezan
velocidad
de
el
rendimiento
en
CPU
los
critica,
que
La
reai
mejora
puede
factor
el
dice
la
unidad
de
25/17
pico
tiempos
de
dos
lugar
menor
que
y*
de
cuando
mejorarse.
propagacin
definen
etapa
una
tienen
en
un
ingls
(en
frecuencia
pipeline
reloj
utiliza
se
de
cuenta
reloj
efectivo
manejo
degrada
al pipeline,
una
de
supersegmentoda
aaden
de
es
velocidad
consecuencia,
el
se
mxi
throughput
throughput
la
una
25
2 adicionales
El
el
en
esta
de
el
en
1 y el
lo
2
1.5*
como
se
2-
8 +
un
forma,
ejecutar
El
maximizar
CPU
permite
esta
seleccionada.
posible
etapas
setup
registros
17
con
pueden
reloj.
se
del
ms
es
de
generalmente,
organizacin,
dicha
slo
De
deseable
a
cuantas
es
en
ciclos
reinicializacin
los
entre
17
Si,
que
en
los
conseguida
empeorarse
reloj
un
situacin
unidad
stas
igual
de
tendr,
retardos
la
es
se
Adems,
los
543
y CISC
instrucciones.
tres
segmentada.
embargo,
parada
una
las
en
ahora,
etapa
pipeline,
supersegmentada
combinacional,
reloj.
la
Esta
pipeline.
en
limitacin,
el
Sin
puesto
lgica
en
de
GHz,
RISC
ejecucin
operacin,
que
ciclo
esta
de
de
es
hasta
reloj.
etapas
dominar
cada
reloj,
Con
significativamente.
la
para
mejorado
mximo
de
rango
de
por
ha
parejas
operaciones
considerados
de
de
E
de
se
Una
en
unidad
unidades
unidad
las
instruccin
una
retardo
superpipelined).
alta,
secuencia
la
entre
ciclos
mtodos
el
grande
la
una
2)
ciclo
por
minimizando
de
reloj
varias
en
panes
de
ejecucin
los
instruccin
nmero
con
2 +
8,
envo
de
las
ejecuta
Pero
1 +
al
de
ciclo
un
se
reloj,
(17*
En
travs
pasos
PROCESAMIENTO
12-22
Organizacin
solapamienlo
ms
rpido
DE
el
los
rendimien
ms
de
los
del
pipeline
los
muy
de
dividi
flip-flops
conflictos,
la
544
FUNDAMENTOS
DISEO
DEL
Para
ejecuciones
superescalar;
cin
de
de
ejecucin
ra
enviarlas
ble,
ces
envo
ocupadas
paralelo.
hay
enva
Si
una
instrucciones
superescalar
datos
para
conflicto
la
est
primera
de
800
MIPS.
y aquellas
nmero
Si
reloj.
el
Ntese
que
mximo
muy
en
de
la
presenta
el
que
estn
de
de
chequeo
la
de
es
de
etapa
instrucciones
posibilidad
cuidadosamente
reloj
la
ns,
CPU
pasa
enviar
el
intercambio
FIGURA
Organizacin
tanto
del
complejidad
de reloj,
ciclo
12-23
superescalar
en
Eert
punto
estos
Flotante
pa
est
disponi
enton
enviar
en
hasta
cuatro
instrucciones
la
de
tasa
las
se
del
de
forma
por
de
ejecucin
de ejecucin
etapas
como
diseos.
la
instrucciones
cuatro
en
en
informacin
Unidad
de
pico
La
tiempo
de
dos
de
compleja,
simultneamente.
instruccin,
las
instrucciones
muy
instrucciones
unidad
capacidad
un
los
en
unidades
segunda
es
tiene
tas
ser
la
ejecucin
para
incrementar
el
de
tasa
conflictos
envo
de
la
en
la
envan
se
tiene
superescalar
pico
E para
Figu
chequea
ejecucin
ambas
su
la
instruccio
correspondientes
y
contrario,
caso
las
conflictos
unidad
una
En
de
de
la
en
En
reloj.
unidades
retienen
se
tiene
velocidad
parejas
procesador
El
las
o
entonces
disponible
el
memoria.
conflictos
no
arquitectura
ciclo
la
de
hay
instruccin,
instruccin.
determinada
de
instruccin
de
organiza
una
de
disponibilidad
Si
pipeline.
ciclo
por
de
uso
pico
un
simultneamente
dobles
la
como
el
es
tener
es
instruccin
una
accede
palabras
primera
primera
no
que
del
la
exceda
as
la
supersegmentacin
organizacin
de
tipo
que
CPU
la
este
simultneamente,
ciclo
tante
para
Si
tarde.
un
se
de
instruccin
la
COMPUTADORAS
DE
alternativa
una
instrucciones,
de
ms
pero
slo
de
ruta
las
entre
etapa
examinar
una
una
conflictos
instrucciones
muestra
se
usando
nes
las
de
12-23
ra
rpidas,
objetivo
El
inicializacin
LGICO
incrementa
el
resul
hardware
que
hay
que
UNIDADES
Cerraremos
el
que
orden
Adems,
instrucciones
dor
y de
la
arquitectura
de
la
de
pleto,
como
hemos
de
y la
la
dad
I que
pul,
el
la
de
de
los
la
el
dor
identificar
este
mtodo,
al
pasa
nmero
de
esto,
para
ensambla
lenguaje
comportamiento,
organizacin
de
slo
no
al
hardware
el
diseo
subyace
que
de
de
tres
mos
En
instrucciones
paralelismo,
A
de
En
lugar
necesita,
el
seguridad
largos
tivamente
bifurcacin.
de
esperar
En
de
Cuando
se
partir
del
valor
predieho
de
datos
la
uni
through*
un
que
el
que
de
los
de
entonces
el
dato
dato
un
y
usar
para
evitar
los
datos.
que
Estudiare
Si
la
seguir
evitar
es
el
que
y el
disponible
memoria
de
clculos
predieho,
avanzando
que
en
especula
puede
el
dalas
los
se
con
relativamente
clculo
prose
dato.
utiliza
mtodos
valores.
estos
el
dato
conozca
accede
se
utilizando
entonces
el
conoce
qu
se
conseguir
para
especulacin
realizar
se
retardos
dato
de
especiales
conozca
de
pipelh
los
cuando
se
que
hay
no
de
usa
antes
es
forma,
esta
registros
se
posibili
dos
bifurcacin
rendimiento
utiliza
memoria
la
De
hasta
valor
clculo.
y
estar
de
resultado
tcnica
las
ejecuta
el
la
acceso
el
con
de
resultados
su
memoria.
disponible,
procede
est
bancos
procesador
valores
En
las
compilador.
y
compila
paralelo.
arquitec
Esto
descarga
de
registros
en
de
al
primera
al
permitan
hardware
procesador
memoria
esta
operando
esperar
puede
uso
generales
La
ejecutar
el
ejecucin
permiten
los
de
la
y coincide
se
dato
de
datos
real
el
la
del
tendencias
seccin.
y prosigue
significativamente
prediccin
qu
de
del
necesita,
tener
a
el
valor
unidades
mayor
MMU
de
parte
rendimiento.
el
los
Cuando
determinan
que
razn
a
se
que
valores
conoce
de
tipos
dos
pueden
hacia
que
esta
denomina
le
especulativa
La
esperar
los
correcto
cargar
carga
sin
lugar
predicen
resultado
se
acceder
dato
resultados.
prediccin,
necesario.
inmediatamente
guir
supe*
la
genrica.
alto
en
de
bifurcacin,
mejorando
para
para
el
com
FPU,
como
que
se
disponibles
en
ambos
mtodo
una
dato
es
La
mayor
hay
que
tcnicas
estn
una
bifurcacin,
de
la
necesarios
de
procesador
organizacin
computadora
de
unidades
de
uso
tendencia
genera
sencil o
este
realiza
se
que
el
la
el
realice
se
selecciona
registros
resultado
de
la
tpicamente
grado,
cierto
en
y que
esta
y
en
l amados
la
ver
hardware
hardware
es
soportan
esperar
espera
puede
bsqueda
arquitecturas
ms
bifurcaciones
a
se
largos.
I bit,
las
bifurcacin
de
(FPU).
anteriores,
hecha
ahora,
tendencia
segunda
disponibles,
retardo
en
flotante
recientes
ms
principalmente
usos,
que
la
trasladado
ha
otros
en
lugar
de
dades
del
cuatro
en
secciones
y de
las
de
como
las
compiladores
det
esperas
tcnicas
la
en
diseo
evidente
se
forma,
arquitecturas
identificacin
La
grandes.
hagan
las
explcitamente
para
es
punto
efectivamente,
son,
procesador,
en
de
una
desarrollo
se
hardware
Esto
de
frecuencia,
el
instrucciones
esla
mucha
con
realmente
ser
datos
las
del
presentados
superescalares,
turas
arquitecturales
en
la
los
De
CPU
conceptos
es
que
instrucciones.
evidentes
tendencia
que
ejecucin,
unidad
una
maneja
maneja
que
innovaciones
parecen
nes
de
del
la
genrica.
contiene
interna
las
dominio
Detrs
tn
de
pasa
computadora
que
interna
cach
accede
Recientes
do
cach
de
aqu,
la
para
12-23,
Figura
de
parte
unidades
considerando
mostr
la
parte
La
varias
estado
se
rescalar
se
conocimiento
sino
que
de
programador
puede
se
el
consecuencia
Como
el
mejor
un
hacen
throughput
reduciendo
bifurcaciones.
amplio
un
el
en
de
conflictos
los
rendimiento
hardware,
instrucciones,
involucradas
hay
que
ms
tener
de
el
bsqueda
complejo,
545
y CISC
CPU.
CPUs
el
las
la
como
ms
importante
en
del
capacidades
conjunto
RISC
vez
ms
mejoras
como
las
necesitar
compiladores
Cuando
que
conseguir
de
cada
papel
un
conflictos,
generan
PROCESAMIENTO
Primero,
diseo
un
juegue
pueden
se
que
rendimiento
el
explotar
con
instrucciones
DE
observaciones.
dos
con
organizaciones
provoca
de las
conseguir.
E.
seccin
esla
rendimiento
CENTRALES
resultado
clculos.
produci
Si
el
valor
546
y el valor
el valor
real
se
DISEO
DEL
FUNDAMENTOS
usa
valor
un
que
posicin
ma
predicho
difieren,
real
continuar
para
cargue
memoria
almacenamiento
el
Todas
dos
hacer
sos
Sistemas
que
ocurra
est
dato
del
la
predicho
En
este
de
forma
permitir
es
caso,
que
el
se
predice
el
valor
mis
la
en
almacenamiento,
el
datos
almacenamiento
un
memoria,
descarta
se
de
especulacin
pronto
ocurre
valor
el
que
cargado
valor
cargado
no
descarta.
se
forma,
esta
as
tiles,
de
recursos
l evar
es
se
cabo
resulta
los
que
clculo.
Para
poder
necesitan
ms
recur
beneficio
El
tcnicas.
estas
rendimiento
un
las
en
de
gasto
clculo,
un
gasto
para
estos
operaciones
hay
como
especializado
de
de
secuencias
De
coste
el
en
de
ejecutando.
en
tiempo
clculos
digital
registros
instrucciones,
pero
ruta
de
datos
de
control
unidad
incluir
ms
potencialmente
alto.
de
sistema
ms
hay
que
un
tener
que
de
datos
pipeline
transferen
parte,
puede
puede
alguna
que
tener
El
tiene
el
contenido
de
ten
no
de
forma
sistema
digitales
un
mostrado
puede
amplio
un
cmo
que
involucra
a
autores,
tanto
control
en
programable
si
la
paralelo
un
ejemplo
13-4),
pipeline
no,
control
el
sistema
un
tcnicas
son
diseo
de
utiliza
para
tiene
ruta
una
un
control
una
ms
es
una
como
sistema
un
un
conseguir
de
meta
microprogramacin
S
realizar
pueden
en
en
Seccin
pipeline.
utilizan
fcil
se
(vase
la
considere
instrucciones
forma,
esta
los
de
un
en
relativamente
USB
utilizar
cabo
con
es
trabajando
uno
puede
se
pipeline,
en
sea
ya
transmisor
De
sistema
captu
este
ilustracin,
velocidades
unidades
un
l evadas
aqu,
qu
paralelo.
ejemplo,
Por
de
un
de
mostrado
en
Como
diseo.
hacer
partir
ejecucin
o pipelining,
parte
control
una
complejas
complejas,
posibilidad
de
manejar
que
interacten.
que
sistemas
con
de
puede
Hemos
de
con
Hemos
funciones
otra
tendr
general
digital
se
instrucciones.
hacer
funciones
de
troles
los
de
tcnicas
control.
consideracin.
en
convencional.
total
son
de
segmentacin,
para
en
control
tenga
sistema
Probablemente
de
sistema
un
cmo
unidad
una
unidades
la
sistema
de
Por
pro
Antes
mediante
El
CPU.
una
datos.
espectro
conexin
detal e
en
y
sin
velocidad,
alta
el
de
la
que
datos
simple
pipelines
utilizando
de
unidades
forma,
esta
de
las
de
digitales?
no
estados.
de
mquinas
rutas
varias
se
CPUs
son
sistemas
otros
arquitectura
describir
pueda
esa
as,
de
varias
tenga
tener
expone
mostrado
ruta
una
muy
que
Aunque
de
captulo
este
en
el
con
an
que,
ms
diferentes
conexin
la
es
hemos
que
una
arquitectura.
probable
con
ser
examinado
diseo
su
arquitecturales.
Simplemente
mos
es
De
posibilidades
cul
Entonces
lo?
su
caso,
memorias.
no
de
rango
tiene
posiblemente,
pueden
puede
y podr
y,
hemos
que
relacionar
puede
ningn
en
de
digitales
se
sistema
instrucciones
cia
sistemas
Cmo
cada
nada,
12-6
mismo
ejemplo
se
operaciones
del
de
general
psito
es
al
hardware
como
cambio
diseos
dos
do
que
Un
digitales
Los
ga
de
frecuencia.
de
as
a
programa
valor
realizan
cantidades
obtiene
se
el
basado
resultado
antes
clculo
cierta
con
grandes
paralelo,
en
que
Si,
tcnicas
estas
descartan
se
el
del
el
clculos.
memoria
la
vlido.
resultado
COMPUTADORAS
I>E
los
cambiar
ser
entonces
en
no
vlido,
es
de
se
de
anteriormente
LGICO
realizar
microprogramado
con
considerar.
Resumen
Este
reducido
frecuencias
del
preludio
de
el
cubierto
datos
de
segmentada
reloj
diseo
(RISC)
instrucciones
de
Como
ruta
ha
captulo
diseo
de
o
con
un
y
estos
en
de
pipeline,
throughput
dos
procesadores
de
procesador
procesadores,
El
uno
el
de
concepto
que
conjunto
captulo
no
son
instrucciones
comenz
pipeline
alcanzables
posibilita
los
la
conjunto
(CISC).
complejo
con
con
de
procesador
un
para
de
ilustracin
de
realizar
operaciones
mismos
componentes
una
a
UNIDADES
en
de
ruta
una
ne
convencional.
visualizar
para
blema
de
el
la
unidad
de
de
pipeline
en
la
examinamos
ISA
la
trucciones
RISC
operaciones
de
mediante
slo
con
carga
que,
en
de
ejecucin
de
rendimiento.
pico
solo
un
RISC
un
de
la
con
solo
un
ciclo
del
pipeli
El
enfoc
se
La
arquitectura
convencional*
de
con
de
pro
aadiendo
una
unidad
de
de
con
10,
Captulo
nmero
se
limitado
ca
de
memoria
ins
restringidos
RISC
operaciones
ejecutar
pueden
la
del
un
accesos
las
se
datos
reloj
sencil a*
longitud
mayora
de
ruta
ciclo
direccionamiento
y almacenamiento.
una
de
su
547
y CISC
patrones
as
de
de
de
RISC
de
diagrama
y estimar
procesador
modos
PROCESAMIENTO
datos.
instrucciones
algunos
de
de
diseo
el
en
el
pipeline
procesador
un
rula
el
Basndonos
segmentada.
de
reloj
DE
present
del
frecuencia
baja
control
racteriz
sentido
Se
comportamiento
continuacin
trol
datos
CENTRALES
sencil as
son
utilizando
el
en
sola
una
mi
crooperacin.
La
ISA
RISC
segmentada
palabra
32
la
de
la
modar
la
unidad
los
cambios
de
Despus
problemas
de
soluciones
software
La
ISA
memoria
soportan
operandos
fueron
trol
ISA
la
en
necesarios
la
unidad
de
instrucciones
para
de
control
el
integrar
para
microprogramas
de
Despus
unidades
incluyendo
tcnicas
predictivas
las
se
en
varios
de
la
soportar
sin
embargo,
Los
cambios
complejas.
de
lacionado
fue*
control
terminar
el
de
diseo
tcnicas
de
cdigos
cdigos
sirve
trave's
datos
del
RISC
condicin.
de
cambios
la
el
control
a
en
de
ruta
memoria
de
condicin
datos.
unidad
el
control
de
del
de
la
para
RISC
del
Se
ejecucin
fueron
dieron
nece
ejemplos
CISC
para
de
y del
este
RISC,
CPUs
paralelo*
conceptos
CPLJs
supersegmentadas,
altos
conseguir
captulo
algunos
tocamos
rendimientos.
el
para
diseo
Para
de
sistemas
avanzados,
superescalares
hemos
terminar,
digitales
en
general,
Referencias
1*
2*
MANO,
Hall,
Patterson,
re/Software
M.
M.:
Computer
3rd
Architecture,
System
Ed.
Englewood
Clif s,
NY:
Prentice
Design:
The
Hardwa
1993.
D.
Interfacet
A,,
and
J.
2nd
L.
HENNESSY:
ed.
con
modificacin
principal
pipeline.
para
unidad
la
en
el
registro
un
control
con
reduciendo
microprogramado
la
arqui
RISC,
un
pipeline,
La
la
para
de
cambios
status).
caractersti
corazn
en
de
(bits
esta
throughput
El
caracterizan
se
accesos
operaciones
ejecucin.
su
proporcion
Los
en
la
como
el
RISC
del
para
mltiple,
con
ejecutar
con
tiene
reloj
longitud
de
aadidos
del
diseo
RISC
aadir
en
proceso
las
como
complejas.
especulativas
los
para
tambin
de
accesos
por
pasos
de
ruta
instrucciones
tres
entorno
as
distintas*
CISC
ciclos
realizar
microprograma
del
para
muchos
ejemplo.
arquitectura
pueden
la
y
los
aco
para
un
conflicto,
operaciones
El
instrucciones
sencil as
temporalmente
muchas
requieran
puedan
soportadas
de
modificacin
tipo
el
en
y
consideraciones
de
de
modifi
hicieron
se
dieron
se
longitud
versin
saltos
cada
realizar
permite
ejecutadas
La
diseo,
direccionamiento.
que
arquitectura
throughput,
instrucciones
del
la
control
datos
reemplazando
utiliza
bifurcaciones
de
ruta
la
una.
de
CISC
registros
el
en
las
la
en
se
Examinamos
de
de
de
cambios
manejar
bases
cada
complejas
complejas*
almacenar
control.
modos
altos
total.
y de
instrucciones
proporcionar
throughput
las
banco
shifter.
de
incremento
Asimismo,
Los
para
modificada
un
el
en
12-4,
potencial
sentido
una
Las
barrel
con
para
el
muchas
que
instrucciones
sarias
el
en
CISC.
de
datos
varios
general,
proporciona
Para
terminar
registros
un
datos
condicionales
se
tectura
de
tiene
en
no
de
versin
una
incluyen
de
Figura
la
hardware
que
Aunque,
ca
ruta
CISC
bifurcaciones
por
la
de
un
complejas
permite
son
que
CISC
de
conflictos
de
nmero
por
control
de
uso
modificaciones
funcional
de
pipeline.
con
el
unidad
el
Las
doblando
de
cada
mediante
12-2,
Figura
bits,
desplazador
realiza
se
de
San
and
Organizaran
Computer
Francisco,
CA:
Morgan
Kaufmann,
1998.
re
548
3.
4.
J.
Hennessy,
2nd
ed.
San
LGICO
DISEO
DEL
FUNDAMENTOS
L.*
D.
and
A.
L.:
D.
DE
COMPUTADORAS
Patterson:
CA:
Francisco*
DlETMEYER,
Morgan
Design
Logic
Architecture:
Computer
Digital
of
ApproacK
Quantative
1996.
Kaufmann,
ed.
3rd
Systems,
Allyn-Bacon*
MA:
Boston,
1988.
5.
Kane*
1992.
6.
Sharc
7*
And
G.*
J.
Heinrich:
International,
Clif s,
Weiss,
The
Inc.:
Prentice
NJ:
RISC
MIPS
J.
Manual:
Architecture
SPARC
NJ:
Clif s*
Englewood
Hall,
Prentice
Versin
8*
Englewood
1992.
Hall,
And
Architecture.
E*
Smith:
POWER
and
PowerPC*
San
Mateo,
CA:
Kaufmann*
Morgan
1994*
8*
9*
G*,
Wyant,
and
T*
Davis
Press*
1994.
HEURING,
River,
NJ:
and
V,*
Prcntice-Hall,1997.
HAMMERSTROM:
H>
How
JORDAN:
Work.
Microprocessors
Computer
Systems
avanzados
y el
and
Design
Zif -
CA:
Emeryvil c*
Architecture.
Saddle
Upper
Problemas
El
i
nible
12-1,
indica
f +)
la direccin
signo
en
Una
12-2,
de
de
ruta
desde
y 0.1
el
throughput
*Un
Internet:
datos
arriba
ns
ms
problemas
pipeline
abajo,
consistente
furcacin
ni
de
de
periodo
sallo
reloj
la
solucin
una
dispo-
en
12
con
el
(a)
el
(c)
el
fb)
los
con
pero
LO
ns,
retardos*
LO
ns,
de
tiempo
instrucciones
procesador
(b)
LO
reloj*
de
de
un
12-1
valores:
0.2
ns*
latencia
(c)
datos.
Determine
pipeline
hay
que
Figura
siguientes
secuencia
una
ns.
del
de
ruta
ejecuta
se
1.25
de
mximo
throughput
frecuencia
en
de
mxima
esta
para
ta
los
por
la
(a)
mximos
programa
similar
es
sustituidos
Determne
ns.
indica
'Mano.
en
hasta
asterisco
sin
de
pipeline
un
de
tiempo
seis
latencia
necesario
tiempo
instrucciones
de
etapas
con
del
un
el
(b)
pipelinet
ejecucin
la
para
bi
del
pro
grama.
12-3*
Se
accede
de
registro
Data
IR*
Data
A*
1
(todo
Para
cada
de
una
las
la
35
lneas*
la
la
Data
FData
de
del
lneas
CPU
instruccin
32
SH
Izquierda,
*En
de
por
instrucciones
del
/
reloj.
ciclo
LDI
dado
pipeline
cada
el
en
los
de
banco
de
programa
Figura
valores
en
registros*
el
iodo
que
el
en
la
en
reloj,
de
Suponga
RISC
operaciones
operacin
desplazamientos
12-6.
dando,
siete
banco
de
nmero
12-5*
Simule
ma
los
registros
PC,
teniendo
sus
registro
contiene
valores
I
de
la
12-1,
Tabla
el
enumere
modo
modos
de
utilizados*
Simule
(a)
ejecucin
s),
direccionamiento
12-5,
de
de
ciclo
B,
cada
para
secuencia
patrn
ejecucin
la
cambiados
12-4,
el
con
nualmente
la
ejecuta
se
harrel
lneas
de
AD1
salida
(b)
la
Figura
R1
R16
de
la
12-8
Figura
Enumere
de
=11
RISC
shifter
7E93C2AI16.
Derecha,
12-9,
2F01
de
simule
localizada
los
los
valores
S//
del
en
I0F*
siguientes
sobre
las
SH
Izquierda,
(c)
en
PC
los
47
desplazador
=13
manualmente,
de
uno
hexadecimal
en
niveles
tres
cada
para
el
hexadecimal*
Suponga
que
R16
proceso
contiene
30
el
000000IF.
valor
registros
12-7.
el
Repita
12-9.
Repita
el
+Utilice
un
de
*Para
diseo
contenidos
de
Rescriba
el
evitar
para
para
de
pipeline
reloj.
SLT
R31
RIO
R16
con
de
del
RIO
banco
de
conteniendo
el
de
R7,
R6
R8,
R8.
R6
AND
R8,
R8.
R7
RISC
ejecucin
de
RISC
programa
siguiente
la Rl resta),
RISC
programa
indique
cualquier
con
R6
SUB
R7.
R7.
BNZ
R7,
OOOF
AND
R8.
R7,
R6
OR
R5,
R8.
R5
Problema
del
siguiente
del
de
despus
cero
el
hacer
presente:
se
conflictos
los
MOVA
que
programa
del
SUB
de
deco
el
necesita
se
presente:
diagrama
disear
para
No
OPCODE.
distinto
lgica
21-3.
ejecucin
de
se
que
el
dibuje
control
de
Tabla
la
de
del
diagrama
datos
0O0F.
minimizacin
partir
R16
Rl
directamente
dibuje
de
todos
del
ciclo
LSL
RISC
cablear
de
o
instruccin
un
conflicto
datos
registro
549
y CISC
cada
instrucciones
computadora
puede
se
cada
cambie)
la
para
RISC,
el
las
RISC
PROCESAMIENTO
00001022.
RISC,
los
para
de
diseo
Para
cuando
de
cualquier
(con
slo
12-6
que
de
contenido
el
12-6
ya
el
flicto
12-12.
conteniendo
programa
instrucciones
FS
indique
12-11.
R16
Problema
dificador
campo
12-10.
ltimo
Problema
0000100F
12-8.
Muestre
este
(en
DE
CENTRALES
UNIDADES
de
Problema
y el
12-10
y de
datos
control
12-11
los
dibuje
NOPs
utilizando
de
diagramas
nuevos
ejecucin.
12-13.
12-14.
los
Dibuje
diagramas
(a)
la
CPU
RISC
con
(b)
la
CPU
RISC
con
Simule
con
tro
el
pipeline
del
cambio)
y
R8
00000020,5,
flicto
12-15.
12-16.
de
el
Dibuje
el
de
de
de
la
en
la
de
la
del
Problema
el
12-13.
PC
el
utilizando
la
CPU
RISC
contenido
de
cada
regis
ltimo
este
cuando
slo
contiene
Rb
que:
12-12.
12-H
(de
registros
suponiendo
12-10.
Figura
Figura
12-12.
Figura
Inicialmente.
reloj.
00000030,6
12-14
una
de
CPU
Unidad
la
la
Tabla
utilizando
ocurra
0000001016,
00000001
contiene
de
datos
Constantes
y
en
multiplexores
RISC
CPU
del
programa
de
prediccin
con
de
12-5
la
del
ejecucin
RISC
adelantamiento
con
en
banco
contiene
diagrama
de
Disee
dada
del
ciclo
Problema
12-13.
binacin
12-17.
programa
datos
dada
datos
Problema
Se
)6.
un
Rl
contiene
evita
el
con
datos?
Repita
Figura
RISC
del
cada
para
de
de
conflicto
por
del
programa
datos
de
parada
anticipacin
procesamiento
parada
del
ejecucin
de
de
la
la
CPU
de
la
datos
de
suponiendo
la
12-17
Figura
y la
12-13.
Figura
de
12-11.
Problema
bifurcacin
de
anticipacin
con
CISC
buses.
en
puertas
utilizando
pipeline
AND,
OR
la
e
inversores.
informacin
com
CPU
la
550
12-18.
*Disee
la
dada
OR
Disee
la
OR
12-20.
el
la
registro
registros
de
DE
COMPUTADORAS
de
direcciones
de
Tabla
la
de
Control
de
Lgica
de
Direcciones
la
parte
la
utilizando
CPU
CISC
ms
multiplexores
12-5
descrita
la
en
Tabla
informacin
la
de
12-4
buses.
puertas
utilizando
puertas
inversores.
Escriba
D
del
campos
inversores.
AND.
12-19.
lgica
los
en
AND.
LGICO
DISEO
DEL
FUNDAMENTOS
microcdigo
para
descripcin
de
hexadecimal
las
similar
la
ejecucin
registros
de
transferencias
de
mostrada
la
en
las
Tabla
12-6
instrucciones
siguientes
representaciones
el cdigo
las
de
con
CISC.
binario
en
binario
de
cada
ins
truccin.
12-21.
(a)
(b)
Comparacin
Bifurcacin
si
es
(c)
Bifurcacin
si
hay
el
Repita
Problema
mediante
12-22.
12-23.
12-24.
mayor
Push:
(bl
Pop:
problema
12-21
(ai
Suma
(b)
Resta
con
(al
Suma
con
(b)
Suma
el
*Repita
del
y coloca
Repita
el
adicin
memoria
12-20
12-20
su
elemento
elemento
instruccin
/?[SB]
al
vector
en
con
su
la
elemento
escalar
de
memoria.
longitud
significativo
del
vector.
Se
suman
de
ta
memoria
apuntada
de
CISC,
ia
suma
memoria
memoria
del
apuntado
apuntado
menos
Esta
los
ele
apuntada
vector.
de
memoria.
Se
suma
/|SA]
apuntado
Esta
el
al
El
/?[DR).
por
/?| DR|.
por
por
por
significativo
memoria
vectorial
suma
longitud
como
en
significativo
menos
sustituye
la
de
significativo
menos
como
posicin
Af[M|/?[Sfl] ]
R[SB]
CISC,
instruccin
la
para
contenido
+
+
menos
en
CISC.
*-
#{SB]
elemento
resultado
el
la
de
C
B
instrucciones
Af[/?[A41j
CISC.
siguientes
para
su
con
utiliza
/J[D/f]
contenido
especifican
se
que
R[5S)
fl[5A]
A/[/?[ZW?)J-
el
el
las
indirecta:
memoria:
Problema
instruccin
su
/?[54)
vector
/?|SA]
con
i?[SA]
utiliza
mentos
12-25.
/?[>/?]-
4-
*-
instrucciones
siguientes
/f|D/f]-
Problema
instruccin
por:
acarreo:
para
A/[/t[SA]]
R(SA]
por:
las
CISC
registro.
seguida
seguida
para
12-21
la
CO
CO
instrucciones
de
+
I del
1 del
siguientes
acarreo:
Problema
el
Repita
las
para
R[5A]
A/(AfIS/t]
con
(bit
transferencias
de
R[SA]R[DR]el
*Repita
overflow
(bit
cero
que
12-20
sentencia
(a)
que
menor
vector
vector
con
resultado
por
de
/?[DRJ.
la
CAPTULO
113
Entrada/salida
Y
este
En
de
positivos
E/S
es
una
de
estamos
E/S
serie
conectan
y el
dispositivos
transferencias
por
que
la
el
procesador,
mente
que
interrupcin,
tiene
dispositivos
la
una
cach
gran
y realizar
las
dispositivos
menos
que
necesitan
tres
de
estructura
UniBus,
versal
E/S.
USB)
de
una
Finalmente,
CPU
dispositivos
y los
Debido
a la amplia
de dis
gama
la
de
dat
o
s,
rpida
programas
y
conse
Como
de
procesadores.
algunas
dispositivos:
memoria
comienzo
un
E/S
de
bus
y las
alternativa
Luego
el
para
de
de
evidente
procesadores
1,
estn
es
extensiva
usan
computadora
PC,
que
E/S.
involucrados
muy
se
los
proble
transferencia
Captulo
la
las
bus
modos
cuatro
programa,
de
del
No
tambin
el
veremos
los
uso
disco
interfa
ejemplo
como
de la computadora.
stos
aunque
y la RAM,
de
transferencias
Incluso
E/S.
de
E/S
la mayora
de
que
de un
hardware
digital
importante
parte
teclado,
un
por
y el
ai
seleccionadas
partes
Consideraremos
un
teclado.
solucin
estudiaremos
controlada
a
procesado
los
la
el
E/S.
de
aspectos
presentaremos
genrica
externa
diseo
presentar
detal e
la
computadora
a
dirigir
del
de
transferencia
directo
acceso
de
la
para
datos:
de
trminos
involucra
E/S
de
E/S,
manipulacin
complejas
disposicin
Serial
los
de
la
en
uso
algunos
entre
procesadores
con
acceso
de
global
y comunicaciones
Posteriormente
los
dispositivos
serie
En
(E/S)
ilustraremos
grfica.
que
visin
una
en
Slo
tarjeta
una
realizar
iniciada
estos
esto,
puzzle.
comunicaciones
universal
ma
del
ca,
damos
entrada
y salida
interfaces
E/S
E/S,
l
a
E/S
de
demanda
y
de
las
reas
ms
capitulo
de
res
cuencia
este
de
duro
y
de
ces
COMUNICACIONES
genri
tiene
los
varios
realice.
de
552
13-1
Procesadores
El
entrada
de
la
entre
memoria
CPU
para
Entre
los
tadora
estn
teclados,
solo
mviles,
de
mas
interfaz
lugar
mucho
Adems,
ellos.
Puesto
si
las
el
en
los
de
en
paralelo,
Los
Estos
dispositivos
dispositivos
dentro
varias
y fuera
la
los
el
de
tcnicas
diferentes
trasporte,
como
serie,
en
Estos
los
representan
los
para
perifricos.
subsistemas
los
de
datos
de
lneas
de
la
en
aparecen
transferencias
travs
el
entre
que
en
las
para
podra
se
necesarias
necesaria
da
necesidades
diferente,
encontradas
comunes
tanto
comunicacin.
de
el
ilustrar
para
14
las
aplicaciones
de
los
los
de
potencial
seccin,
tres
el
Utilizaremos
el
base
una
disco
el
ver
para
memoria
una
y salida
entrada
estudiaremos
Presentaremos
en
binaria
de
grfica.
tarjeta
componente
altsimo
el
dispositivos
esta
posterior.
proporcionar
como
los
lnea.
en
informacin
la
En
una
seccin
memoria
Captulo
duro
una
en
directo
en
en
E/S
CPU.
la
conectados
estn
que
transfieren
perifricos.
disco
un
de
acceso
l ama
dice
se
CPU
la
de
les
se
teclado,
CPU
con
direccin
la
procesador
un
del
la
por
directamente
conceptos
datos
caractersticas
bajo
al
dispositivo
grfica
tarjeta
rencia
las
directamente
memoria
lnea
necesidad
juega
de
comunican
perifricos:
ilustrar
ver
la
de
dispositivos
de
de
y la tarjeta
de
datos
duro
forma
perifricos
grfica.
tres
las
en
interconexiones
slo
transferencia
tasa
rutas
las
Esto
aplicacin.
de
comporta
auto
siste
otros
perifricos
se
en
teclado,
determinada
una
sonido
en
diferencias
tanto,
por
las
de
se
disco
el
usados
digitales-analgicos
detal e
con
de
tarjetas
los
como
correspondientes
ver
como
controlados
conectados
funcin
compu
compactos
frecuente
procesadores,
dispositivo
la
de
as
de
para
el
procesadores,
Ejemplo
y
cada
paramos
algunas
usando
en
sus
Examinaremos,
rango
presentamos
E/S
nos
control.
est
que
perifrico.
computadoras:
cada
tpicos
puntos
gama
de
de
de
discos
encuentran
se
que
mos
ser
una
en
de
scanners
conversones
procesador
dispositivos
un
salida
comunicaciones,
importante
y componentes
de
tiempo
de
datos
E/S
con
procesador
mayora
la
analgico-digitales,
amplia
interactuar
para
consumir
conversores
de
una
para
nmero
entrada
las
guardarse
lectores
la
en
comnmente
encuentran
comunica
introducirse
deben
magnticos
de
interfaces
otras
Un
de
discos
de
deben
datos
clculos
los
se
que
impresoras,
dispositivos
Otros
adquisicin
La
y salida
los
y
de
eficiente
modo
un
programas
obtenidos
micrfonos.
y
tienen
proporciona
Los
entrada
monitores,
u
procesador
un
resultados
de
(CD-ROM).
altavoces
con
y los
mdems
los
son
de
exterior.
entorno
dispositivos
lectura
mente
COMPUTADORAS
DE
E/S
y salida
el
procesarse
trados.
de
de
subsistema
cin
13-2
LGICO
DISEO
DEL
FUNDAMENTOS
jerrquica.
requerimientos
teclado
duro
para
papel
que
Incluimos
de
alta
tasa
se
conectan
de
las
tasas
de
transfe
de
transfe
actuales.
Teclado
El
teclado
a
datos
cesario
detectar
que
trada
es
en
la
de
baja
tecla
se
ha
las
similar
de
16,
dando
que
tiene
una
tpica
perifricos.
Para
teclas,
hacerlo
como
teclas
de
conjunto
pulsado.
de
debajo
yace
conceptualmente
es
figura
un
por
sencil os
manualmente,
maneja
se
que
los
entre
compuesto
qu
matrix)
mensional
Puesto
ms
est
teclado
El
ms
electromecnicos
dispositivos
computadora.
una
de
rencia
sean
uno
es
mente
la
lugar
se
utilizada
a
128
intersecciones,
la
en
en
la
Esta
La
RAM.
de
forma
Es
(en
rastreo
13-1.
Figura
memoria
usuario.
el
por
de
matriz
una
muestra
se
matriz
presionan
se
que
utiliza
que
puede
ne
ingls
matriz
bidi-
matriz
mos
manejar
ENTRADA/SALIDA
FIGURA
13-1
Matriz
hasta
128
teclas.
de
lneas
El
matriz
se
las
hasta
del
xor
al
del
entrada
una
das
varias
teclas
identifica
el
libera,
el
lador
dos
cdigos
Ntese
que
hay
no
que
clado
de
para
qu
los
con
de
de
cdigos
tecla
la
interfaces
las
en
E/S,
de
de
antes
de
que
genera
forma
esta
se
microcontroun
cdi
se
crean
para
cuando
se
suelta.
un
segundo,
de
forma
tecla.
una
volveremos
visitar
traduzca
se
que
el
pulsa
se
el
se
otro
veces
liberacin
ninguna
scan-K
tecla,
De
de
centenares
tecla
por
ruptura.
multiple
en
microcontroador
una
una
de
presiona
pulsacin
Si
pulsa
se
las
tecleo
el
traduce
se
cdigo
el
realidad*
teclas*
de
una
entra
el
te
definitivamente
duro
El
disco
duro
intermedia
un
la
disco
computadora
Hay
una
estudio
pistas
concntricas,
distancia
del
que
el
es
en
nuestro
sectores
sucede
las
y al
en
en
pulsa
se
una
decodificador
en
refinamiento
percibe
un
ni
conceptos
percibe
decodificador
Cuando
ocurre
ninguna
varios
se
al
de
se
se
teclado
camino
aplicado
pulsar,
de
Si
del
la
de
ASCII*
Disco
cies.
perder
presentar
ver
caracteres
la
de
cuando
para
el
todo
RAM
intersecciones
multiplexor
salida
el
produce
se
se
memoria
las
una
este
evento
scan-K.
pulsar,
uno
de
peligro
Despus
tecla,
cada
muestreo
del
cdigo
de
deja
se
para
el
instante
l amaremos
que
de
tdejar
el
en
el
desde
7 bit*
permitir
dejen
pulsar)
se
matriz*
la
multiplexor
contiene
todas
y
de
Para
las
de
y el
que
seal
una
de
otras
que
liberacin
control
cuando
marca;
de
ia
existencia
control*
tecla.
la
antes
de
cdigo
cdigo
un
de
go
identifica
tiempo*
se
pulsan
pulsado
procesador
decodificador
de
La
decodificador
peridicamente
del
de
lneas
las
El
anlogas
son
que
E/S.
rastrear
camino
Y*
cdigo
El
matriz
multiplexor
un
pequeo
control
el
multiplexor
microcontroador.
mismo
de
cierra
se
la
de
RAM.
de
para
entradas
interseccin*
una
lneas
conecta
interfaces
programa
teclado
un
memoria
una
un
sencil as
manipulando
de
Se
de
bit
microcontroador,
un
microcontroador
tecla
de
de
rastreo
las
RAM.
lneas
temporizador
un
de
gobierna
memoria
una
las
mediante
ROM*
sobre
decodificador
de
palabra
anlogas
son
que
controlan
Un
553
COMUNICACIONES
de
mayora
fijo
genrica
o
ms
como
de
contienen
de
se
que
ilustra
disco
un
muchos
en
nmero
platos,
1, Cada
Captulo
cabezas
la
Figura
los
todos
fijo
sola
de
platos
bytes*
se
por
cabeza
cada
13-2*
Al
El
ve
la
la
en
les
nmero
l ama
bytes
pistas
plato
que
Cada
por
superfi
el
estn
a
se
vara
de
resto
divide
se
pista
sector
de
ambas
en
para
Cada
cilindro.
de
superior
una
serie
en
derecha
gravable;
de
conjunto
informacin
esquina
en
velocidad
de
voltil,
no
almacena
magnetizable
superficie
por
superficie.
es
se
escritura,
duro
como
plato
lectura/escritura
hay una
en
de
disco
El
computadoras*
o
del
supondremos
centro
las
algunos
con
almacenamiento
de
medio
principal
la
en
misma
divide
entre
en
256
554
FUNDAMENTOS
El
5 K.
byte
de
mero
el
ms
sectores
que
son
ms
sector
del
disco
del
Para
l ama
dibujado.
tiempo
actual
hasta
Al
de
la
sacar
cesario
radial
mente
tiempo
bsqueda
necesario
los
para
del
cia
el
en
bloques
de
disco,
requerida
el
dividido
la
por
sector,
una
tiempo
MB/s*
tiempo
es
El
0.15
ms
acceso
del
aproximadamente,
almacenar
al
disco
la
y
la
tasa
girar
el
cabezas
del
controlador
cabo
el
por
controlador
el
es
se
ha
de
sector
Por
disco*
del
ejemplo,
del
de
sector
disco
de
de
multiplicada
su
bytes
de
el
por
512
sector
Bytes
por
sectores,
512/0.15
este
ms
memoria*
La
por
en
cantidad
entre
de
en
transferen
transferencia
La
sectores,
transferencia
de
tasa
una
pero,
transferencia
nmero
separacin
como
una
ocupado
63
con
una
la
es
cuatros
de
de
disco.
cilindro
del
leda
transferencia
es
ne
que
estos
tasa
lasa
el
disco
sector
permitiendo
la
La
un
proporcin
tasa
es
del
leer
para
la
localizado,
sido
La
tiempo
time),
una
bloques.
en
acceder
Al
Para
se
posicin
(rotationat
para
giro.
transferir
pueden
ellas
giro
(access
de
(MB/s),
un
de
tiempo
acceso
deseado
su
time).
retador
y el
a
informacin
de
tiempo
el
desde
disco
de
servomo
gene-
hasta
(controller
bsqueda
acceden
rpm,
dando
cantidad
un
computadora
retardo
l ama
se
cierta
palabras
igual
5400
de
para
tomado
es
rotacin
de
necesario
bloque
megabytes/segundo
tiempo
sector
rotacin
de
el
sobre
la
en
cilindro
transferir
para
muestra
se
un
el
que
en
de
un
por
montan
se
desde
una
de
se
vez
cantidad
leer
para
velocidad
controlador
de
la
de
lugar
fsica
l eva
se
cabezas
las
disco
el
Las
CPU-memoria
bus
el
direccin
mandada
cabezas
como
del
tiempo
medios.
una
disco,
tiempo
tpicamente
velocidad
de
el
frecuencia
palabras,
por
necesario
tiempo
necesita
sobre
con
especificada
por
dividido
sector
disco
el
valores
14,
captulo
deseado
es
de
las
tiempo
bajo
tiempo
palabra
una
utilizan
se
ver
sector
controlador,
del
Al
del
Este
tiempo
parmetros
el
el
mover
time).
controlador
el
tienen
interiores,
tomarn
la
fsica
direccin
conjunto
sobre
para
(seek
tiene
que
localizar
para
del
suma
el
cabezas
las
direccin
la
la
las
que
diseo,
supone
capacidad
pistas
alta
en
sectores
el
cabeza,
de
de
de
de
direccionamiento
electrnico*
informacin,
de
con
nmero
El
sectores
elecciones
estas
direccin
esta
driver
otro
el
discos
menos
nmero
diferente
de
la
Adems,
la informacin.
delay)*
probablemente,
acceder
permitir
mueve
que
rica
disco
de
sector
los
cierto
un
consecuencia
es,
cilindro,
del
dentro
reservan
correspondencia
La
controlador
tor
que
se
del
nmero
palabra
Actualmente,
fijo.
son
ms
largas,
es
externas,
Como
uso
en
disco*
el
la
pista
por
Adems,
COMPUTADORAS
contiene
de
pistas
cortas.
defectuosos*
del
el
las
1)E
tpico
y el desplazamiento
de
sectores
en
sectores
LGICO
direccin
de
sector
nmero
que
se
DISEO
DEL
el
suma
nmero
3*4
del
de
ENTRADA/SALIDA
bytes
por
sector
bsqueda
de
da
sector
10
de
0.15
aislado
ms
de
16.15
La
grficos
de
de
mayora
de
ms,
90
aos
dispositivos
tecnologas,
de
tiempo
un
de
de
tiempo
un
en
eran
transferencia
de
un
informacin
la
los
tiempo
un
dando
hlue).
green
excita
se
utilizan
aqu
los
nado
pxel
acceso
para
de
un
sector
un
sector
cada
pxel.
Los
haces
de
barrido.
da
en
tener
(a
toda
Cada
definir
electrones
este
Los
caones
en
para
trminos
la
de
de
la
por
electrones
el
de
1280
1/60
en
pxel
se
el
color
de
segundo.
pxel.
1024
el
Como
el
de
por
grfico.
8 bits,
tiene
13-3
FIGURA
Monitor
CRT
golpean
Un
se
barren
en
la
el
por
se
un
de
de
lneas
SVGA)
pue
electrones
barren
utiliza
tpico
definir
derecha
mostra
nmero
de
arriba
inferior
la
array,
haces
lneas
esquina
de
de
azul,
determi
dentro
informacin
graphics
adaptador
pueden
color
desde
van
la
de
Los
trama.
ingls
l amadas
se
cuando
y
panta
fsforos
lneas
de
video
la
su
el
en
los
lneas
barrido
(super
lneas
adaptador
byte
que
que
cero
de
para
resulta
color
resolucin
La
lnea
por
resolucin
alta
lnea
mediante
un
pixels
de
por
controla
de
de
lnea.
de
otro
terminando
intensidad
con
barrido
monitores
pixels
izquierda
permanecen
verde
Las
que
elemen
del
luz
de
13-3.
simultneamente
conjunto
un
trama.
superior
siguiente
el
electrones
denomina
les
se
emite
fsforos
tres
El
figura.
la
(RGB,
fsforo
para
formando
pantal a
esquina
nmero
Los
unos
la
lneas
uno
de
haz
del
los
rojo,
en
intensidad
barren
conjunto
preparar
trama.
trama
la
el
para
con
Un
excitar
mostrados
RGB
empezando
izquierda
uno
por
de
A
barrido
electrones,
electrones
de
abajo,
se
de
coloreado.
azul
de
verde
rojo,
cada
seales
en
la
es
!a
Figura
analgicas
dibujos
de
pxel
en
trminos
en
asociados
puntos
Para
basan
interacti
uso
corriente
ilustra
se
se
el
para
ms
la
define
primarios
fsforo
un
electrones.
de
CRT
tres
salida
como
se
colores
hay
punto
tuhe),
monitor
tiene
color
los
haz
un
determina
se
derecha.
cada
con
caones
de
hasta
En
caones
tres
de
corresponden
El
grfica.
monitor
El
cathode-ray
los
displays
de
modernas
les
diversas
ingls
adaptadora
puntos
principales
utilizan
del
versiones
tarjeta
pixels,
estos
los
displays
(CRT.
las
l amados
cuando
para
de
despreciable,
son
Los
la
en
red,
den
controlador
displays
catdicos
rayos
generan
l a.
da
rotacin
transferir
para
mediados
ms.
computadora.
una
tales
la
tpicos
de
del
necesario
tiempo
valores
velocidad
una
tiempo
monitores
de
tubo
se
del
Los
duro.
grficos
Los
vo
disco
ms,
un
Monitores
estimacin
una
el
desde
555
COMUNICACIONES
256
colores
byte
un
en
un
556
determinado
instante.
los
256
as
do
que
de
dos
Tpicamente,
los
bytes
pixeis
por
256
los
De
esta
de
vdeo.
idea
un
teclado
los
leer
la
es
de
5I2B/25
bits
definiendo
ms,
el
lo
en
conteni
MB/s.
mximas
de
la
en
720.
RAM
Para
63
cantidad
la
con
de
disco
duro
diseos
de
el
buses
datos
se
el
para
disco
los
en
solventar
para
grfico
para
interfaces
los
entre
datos
de
transferencia
de
la
a
nece
tasas
esfuerzos
adaptador
rpidos
de
transferencia
rango.
Los
pantal a
transferencia
Las
tasa
transferen
la
MB
de
de
mxima
diseadores.
los
mxima
amplio
un
de
si
tasa
del
5400
de
tasa
1.25
La
tasa
de
la
colores,
mandar
tiempo.
la
que
dentro
de
ha
de
256
alma
ser
sectores
rotacin
de
pico
de
de
comparadas
monitor
se
concluir
el
forma,
esta
de
entre
velocidad
cap
datos
siguiente
el
necesitan
sector
de
est
que
separacin
una
disco
el
en
del
la
datos
transferencia
caso
buffer
y
un
la
dan
de
de
sector,
que
sectores
segundo,
vana
utilizar
el
transferencia
controlador
este
en
el
en
En
esa
del
seccin
esta
en
de
tasa
el
As,
desde
tiempo
desafo
estudiados
La
buffer
datos
el
controlador
transferencia
este
las
reducir
de
los
E/S
conectados
ellos
la
de
diferencias
=1310
memoria
de
memoria.
perifricos
caractersticas
CPU
un
de
entre
al
de
/60
altas
el
MB
1280
con
1024
1.25
cuando
De
podemos
en
Interfaces
interfaz
disco
MB/s,
concreto
bastante
tcnicas
y
75
proporcionar
para
utilizan
perifricos
la
perifrico
son
duro,
los
20
desde
en
to
resolucin
1280
menos
almacena
que
alta
de
es
datos.
imposible.
disco.
ms
anterior,
pxeles
al
vdeo
de
principales
aproximadamente.
ms
de
disco
es
cada
60
un
para
monitor
del
del
25
vdeo
MB
como
cabeza
de
de
1.25
el
la
nmero
un
todos
totalmente
Basndonos
Los
1 de
20
tiene
de
monitor
un
necesita
durante
principal
camhiar
necesaria
tasas
selecciona
se
que
colores
RAM
Para
de
En
inmediatamente,
es
es
memoria
de
RAM
desafo
no
registro
de
memoria
una
dispositivos
tres
bytes/s.
rpidamente
principal
memoria
tiempo
que
1 mil n
monitor.
transferencias
de
10
l egan
la
debajo
memoria
buses
si
Cada
E/S
tasas
que
a
va
este
duro
monitor
color.
entre
informacin
los
las
del
el
de
pantal a
de
menor
necesaria
saria
de
barrido,
de
que
pasa
tiene
de
anteriormente,
en
disco
sola
rango
buffer
cenados
lneas
transferencia
datos
se
el
tienen
grficos
pxels
los
1024
indic
turando
sector
al
definir
para
seleccionar
adaptadores
una
es
el
directamente
grfico
controlan
y
del
desde
COMPUTADORAS
l eva
se
pueden
se
que
lnea
se
una
no
DE
registros.
forma,
Como
byte
adaptador
colores
de
rpm,
cia
El
del
registros
los
Tasas
13-3
LGICO
DISEO
DEL
FUNDAMENTOS
la
un
CPU.
CPU
El
la
necesitan
procesador
propsito
memoria
de
las
estos
enlaces
especiales
enlaces
es
caractersticas
de
comunicacin
de
resolver
como
diferencias
las
en
perifrico.
cada
La
las
principales
son;
1.
2.
Los
perifricos
es
diferente
La
tasa
locidad
son
la
de
transferencia
del
reloj
frecuencia
con
de
la
CPU
de
la
CPU.
los
datos
de
electromecnicos
dispositivos
y la
datos
memoria,
de
Como
los
los
cuales
perifricos
es,
consecuencia,
puede
forma
cuya
dispositivos
son
diferente
normalmente,
ser
de
operar
electromecnicos.
necesario
un
de
la
mecanismo
ve
de
sincronizacin.
3.
Los
palabras
de
cdigos
de
la
CPU
y de
y
la
los
memoria.
formatos
de
los
perifricos
difieren
del
formato
de
las
ENTRADA/SALI!)A
4,
Los
modos
de
controlar
la
Para
resolver
especiales
de
entrada
de
dor
supervisar
el
para
controlador
CPU
el
tiempo
de
la
impresin
conectada
al
Cuando
deben
transferir
la
con
utiliza
buses
E/S.
mapped
Nos
debe
se
la
comunicarse
unidad
que
los
buses
hemos
referido
El
los
proporciona
al cdigo
travs
extemos
de
un
espacio
dalos,
direcciones
esta
configuracin
comn
de
Dispositivo
de
de
dispositivo
las
tiempo
y
de
que
par
direc
lneas
bus
del
responden
la
funcin
CPU
interfaz
lneas
no
que
de
la
en
las
entre
est
las
en
procede
como
con
el
de
datos.
la
direccin
dispositivo
de
CPU
de
lneas
de
Si
ejecutarlo.
bus
de
procesador
y
de
control
tanto
E/S
se
las
entre
comparte
FIGURA
13-4
Conexin
de
de
los
dispositivos
Dispositivo
salida
de
entrada
E/S
la
CPU
y
memoria
memoria
en
Dispositivo
salida
la
para
ubicada
otro
memoria
la
debe
procesador
un
direcciones
comunican
direcciones
de
la
E/S,
bus
un
como
Dispositivo
entrada
un
la
en
de
Cada
camino
funcin
el
con
comn
direcciones.
cdigo
un
bus
monitoriza
el
mismo
de
ejemplo,
papel,
muestra
se
El
direcciones
Al
tanto
dispositivos
a
de
por
comunica
memoria
de
interfaz,
del
se
datos
transferencia.
con
de
perifricos
CPU
l.
de
que
con
su
Por
movimiento
con
bus
activa
se
controla
propio
dispositivos
a
el
direcciones
direccin
responde
la
diversos
en
conectan
que
imprimir
comunicarse
dispositivo
los
el
asociada
Para
propia
se
y ios
interfaz
de
su
interfaz
CPU
de
un
Todos
sincronizar
la
la
ya
su
perifrico.
cada
controla
a
perifricos.
de
direcciones,
la
comunes
i/O).
los
dispositivo
transferen
las
interfaz
tiene
de
hard
componentes
todas
de
concreto
caracteres
unidad
deshabilitados
de
los
entre
seleccionado
para
de
en
uno
conectados
incluyen
computadora
una
de
una
controla.
estn
datos,
CPU
formas
lo
interfaz
Adems
carse
cada
perifricos
unidades
cada
en
decodificador
un
detecta
bus
E/S
l ama
Adems,
a
de
interfaz
el
de
les
mecanismo
direccin
contiene
en
seleccin
interfaces
una
bus
la
tiene
la
que
disponible
El
oros
otros
y sincronizar
supervisar
para
conectada
bus
del
control.
los
procesador
en
se
comunicacin
coloca
dispositivo
y
direccin
de
las
CPU
perifricos
del
perifrico
todas
la
el
de
unos
de
operacin
basados
perifrico.
bus
de
tpica
Cada
conecta
cin,
la
componentes
estructura
13-4.
estos
dispositivo
operaciones
impresora
una
interfaz
ticular,
difieren
perifricos
sistemas
y los
y el
las
de
Figura
CPU
y salida.
la
Unidad
los
la
entre
bus
Una
los
perturbe
no
que
diferencias,
estas
el
se
forma
557
CPU,
ware
cias
de
operacin
de
COMUNICACIONES
Ea
Un
como
ingls
de
de
y salida
Hay
E/S.
(en
unidades
comuni
interfaz
tres
mtodo
la
para
memoryy
las
558
FUNDAMENTOS
de
palabras
la
de
hubiesen
segunda
utilizar
diferentes
la
CPU
de
da
de
un
bus
de
de
lneas
travs
Ejemplo
ladar
el
datos
Los
interfaz
dispositivo
dalos
ambas
en
de
El
lneas
cuados
Por
operacin.
del
cinta
registro
ocurrir
ha
que
nal.
El
de
chip
un
decodificador
ocurrido
habilita
circuito
la
direccin
del
a
las
una
de
lneas
E/S
de
los
E/S
es
dispositivos
de
datos.
las
dos
menos
datos
las
condiciones
Por
ejemplo,
dos
definir
seleccin
entradas
significativas
se
ai
puerto
de
entrada
tras
es
proporcionar
La
B.
o
o
disco
un
con
impresora,
duro
interfaz
la
una
Un
que
status,
interfaz
y
conecta
entrada*
manera
desde
que
un
transfiere
necesita
slo
un
la
direccin
del
chip
solo
empiece
adelantar
de
status
CPU
interfaz
travs
de
bus
de
cuando
se
de
del
registro
registro,
de
un
de
que
de
direcciones.
bus
de
la
entrada
Un
registro.
asignada
seleccin
indicar
del
travs
seleccin
(CS)
cinta.
la
unidad
una
Los
bits
pueden
que
el puerto
puede
status
transferencia.
la
la
errores
puede
bit
de
modos
entrada*
recoger
para
otro
que
de
de
puerto
de
diferentes
en
ade
bits
los
Cargando
colocar
status
bit
CPU.
la
pueden
de
unidad
de
dispositivo
interfaz
de
uno.
transferir
la
como
cinta
con
entradas
cada
13-5*
Figura
registro
la
y salida
un
control
durante
la
de
con
de
mientras
paridad
funcin
de
de
se
la
detecta
de
tendr
un
entrada
tiempo
pueden
la
de
bloques
control,
E/S.
dispositivo
puede
comunican
se
Si
tiempo,
dispositivo,
error
puerta)
Las
bus*
dos
datos.
del
de
salida.
de
se
de
de
La
se
informacin
para
entrada
travs
de
entre
canal
sistema,
E/S
dispositivos
procesador
l amar
diagrama
registro
salida,
de
rebobine
utilizan
CS)
dispositivos
mismo
selecciona
select,
(chip
los
informacin
temporizacin.
dispositivos
de
que
direcciones
los
el
el
un
de
restricciones
datos
interfaz
la
puertos,
y de
y los
las
al
no
puerto
un
de
de
del
suele
el
en
procesador
propsito
le
se
E/S
de
con
El
E/S
en
scanner
un
la
de
ha
de
mandar
dato
nuevo
comunica
se
direcciones
datos,
para
y el
de
muestra
como
interfaz
la
transferencia
un
E/S
de
CPU
de
el
CPU
la
transferencia
dispositivo
recibe
se
registros
bus
la
entrada
sirve
control
status
la
en
Los
malmente
de
recibido
indicar
una
le
se
de
pero
registro,
ejemplo,
puede
este
en
control
bidireccionales
de
registro
de
un
tanto
si
la
se
de
con
salida,
direcciones
con
separadas,
E/S.
independientes
un
procesador
y datos.
l amados
procedentes
necesita
de
conjunto
de
E/S
que
datos
tpica
satisfacer
funcionar
incluyen
tanto
procesador
datos
para
de
puede
tendr
E/S
y circuitos
los
buses
necesario
que
lneas
entrada
de
control
de
E/S
de
registros
las
sali
una
instrucciones
interfaz
la
la
usando
E/S
pero
lneas
memoria,
entrada
una
de
de
buses
datos
la
en
realizar
memoria
la
de
tienen
escribir
lectura
mediante
direcciones
Al
de
entre
hardware
leen
que
procesadores
Para
a
de
para
de
interfaz
seales
las
si
como
bus
un
leer
aislada
procesador
control,
interna.
bidireccional
bus
un
mismas
Para
y
de
comunica
independiente
interfaz
de
configuracin
conjuntos
El
de
ruta
dos
en
dos
se
comn.
memoria
unidad
se
procesadores
en
separadas
de
Consiste
interfaz
instrucciones
Dichos
E/S*
escritura
asignadas
distinguen
otras
como
tener
memoria
memoria
la
Una
La
una
externos
de
posible
CPU*
proporcionar
adoptan
que
de
direcciones
E/S.
y la
memoria.
la
de
direcciones
denomina
es
memoria
control
la
de
el
las
es
Esto
la
las
de
bus
memoria
escritura
activa
unas
le
la
CPU
forma,
se
de
procesadores
unidades
las
usando
mismo
la
para
lectura
alternativa
control*
Los
desde
y
memoria
un
para
de
esta
mtodo
y de
adems
direcciones.
escriben
de
compartir
escritura
la
tercera
diferentes
leen
control
independientes
son
La
direcciones
es
control
interfaz,
De
especiales.
este
las
de
lectura
el
una
salida
memoria
memoria.
lneas
activa
COMPUTADORAS
teniendo
en
alternativa
de
separadas
asignadas
en
DE
una
ubicacin
sido
y escriben
La
cada
memoria,
sistema
este
LGICO
DISEO
DEL
los
de
la
la
interfaz*
se
dos
Este
mediante
interfaz
RSO,
Las
seleccin
(normalmente
registros
y
bidireccio
de
circuito
selecciona
RS1
datos
conectan
entradas
nor
selec-
ENTRADA/SALIDA
Al
CPU
la
es
RS
RSl
X
cionan
de
uno
vs
bus
del
la
de
datos
en
el
escritura
sincronizados
de
respecto
el
las
dicho
que
las
da.
Las
dato
status
de
interfaz
de
la
tabla
se
transfiere
La
CPU
E/S
especifica
se
seleccionado
de
travs
E/S
del
consideraremos
mente
aadiremos
E/S
se
habilita.
se
datos
de
bus
CPU
la
tra
informa
habilita
se
al
acompaa
que
transfiere
cuando
control
mtodos
la
indicar
fuente
unidades
de
caso
el
la
son
dos
seal
de
que
hay
de
comunicacin,
el
momento
la
CPU
direccin
que
la
handshaking,
direcciones
el
vli
es
Inicial-
involucradas,
para
con
independien
indicar
de
el
en
no
que
unas
comunicacin
momento
no
relojes
asincronas
unidades
para
strobing
unidades
las
entre
las
sincronizacin:
los
en
el
tambin
esta
generales
datos
entre
En
realizar
para
de
diferentes
unidades
estas
que
control
transmitir.
deben
direccionamiento.
unidad
como
probablemente
tienen,
dice
asincronas
de
seales
casos
denominarn
de
esto
transferencias
empieza
se
de
dos
Veremos
Por
otros.
transmitan
se
seales
mente
les
de
lectura
a
dispositivo
con
otras.
que
interfaz,
y el
unos
necesitan
en
de
seleccionado
interfaz
la
CPU,
La
en
impedancia
E/S.
de
estn
control
segn
registro
del
seal
la
alta
en
de
unidad
interfaz,
del
cuando
registro
E/S
puerto
una
contenido
El
13-5.
de
LV5
FIGURA
registros
cuatro
Figura
de
binaria
cin
tes
los
de
datos
de
puerto
Registro
Registro
Registro
Ejemplo
diagrama
bus
Ninguno:
Registro
dispositivo
559
seleccionado
Registro
COMUNICACIONES
seguida
caso
genrico,
destino.
y unidad
Strobing
la
En
13-6
Figura
el
que
triestado.
supone
buffers
1
jV.
de!
T.:
bus
Strobing
la
muestra
se
de
datos
podra
entre
traducirle
transferencia
de
dos
las
aqu
unidades
como
habilitacin
utilizando
dalos
se
ha
hecho
peticin.
el
bidireccional
mtodo
de
mediante
strobing1.
Se
el
uso
560
LGICO
DISEO
DEL
FUNDAMENTOS
DE
COMPUTADORAS
Transferencia
( a)
iniciada
de
Bus
Unidad
fuente
destino
en
datos
destino
Unidad
Strobe
Strobe
iniciada
Transferencia
(b)
FIGURA
13-6
Transferencia
transferencia
La
la
da
de
de
cada
do
En
mente,
el
dato
en
1, la
unidad
Aunque
cuando
la
capturado
realiza
no
haya
el
en
del
lugar
De
Si
esta
forma,
lenta
con
la
el
la
que
de
destino
de
destino.
el
cambio
no
se
le
tiempo
una
dispara
que
determinada
se
transferencia,
Es
posible
usa
en
unidad
el
dato
la
unidad
as
unidad
la
inicia
las
transferencias.
la
determinado
la
fue
no
unidad
la
de
destino
del
bus
unidad
realmente
arbitrarios
un
en
responden
debe
cambiar
Prime
dato
el
colocado
unidades
transferencia
viene
transferencia
ha
diferentes
de
que
hardware,
el
valores
leer
antes
Final
efectua
ha
se
desventajas.
sta
en
fuente
las
que
inicia
que
comunicacin
cada
la
fuente
destino.
de
cuando
Segundo,
podra
respuesta
La
registro
varias
a
fal o
un
unidad
la
unidad
transferencia.
indica
En
necesario
En
I.
registro
tiene
le
se
Strobe.
velocidad
la
0.
la
caso,
registros.
sus
al
datos
debido
que
destino
el
pasa
1
tiempo
de
de
transferencia
haya
de
este
de
espacio
en
la
En
uno
la
dato
datos.
Strobe
seal
de
el
que
Strobe
fuente.
corto
un
transferir
seal
sta
del
cola
fuente,
unidad
espera
Strobe
que
y cambia
bus
de
la
(en
unidad
La
flecha).
desde
fija
registro
que
que,
de
la
en
destino
tiempo
no
la
a
unidad
unidad
sombrea
zona
Strobe
la
La
completando
la
la
lema
transferencia
para
en
unidades,
ms
datos,
la
la
la
alcanza
la
transferencia
de
punta
la
seal
Strobe
de
la
la
1 de
un
por
asegurar
indica
terminar,
de
cambia
strobing
la
forma,
en
Despus
para
inicia
dato
fuente
de
de
datos.
inicia
se
que
bus
de
retira
actualiza
lo
mtodo
varias
unidad
el
datos.
periodo,
Para
hay
de
unidad
del
esta
real.
valor
la
recibido
cantidad
13-6(b)
0,
valor
En
destino.
en
la
(en
el
fuente
bus,
a
una
captura
de
datos
de
cambio
un
de
bus
unidad
bus
fuente
unidad
bus.
variar.
tiempo
dato
transferencia,
la
dato
el
unidad
por
destino
corto
el
la
el
de
quita
sencil o,
Figura
bus
del
dato
unidad
la
por
Cuando
casos,
la
la
un
de
sobre
el
Strobe
fuente
la
dato
de
los
unidad
Strobe,
de
de
igual
luego
despus
ro,
la
0
el
colocar
cambia
el
valor
coloca
para
Strobe
de
peor
transferencia
La
de
Strobing
Adems,
el
en
el
instante,
al
fuente
do,
el
en
ese
respuesta
Strobe
inicia
se
vlido.
es
cambio
un
provoca
seal
no
reemplazando
responde
disponible,
est
den
la
dato
utilizando
asincrona
!3-6(a)
Figura
el
datos,
cambia
unidad
de
de
flecha)
destino
la
de
seal
fuente
en
al
esperar,
seal
Strobe
por
pue
la
menos,
a
unidad
0.
De
ms
ENTRADA/SALIDA
561
COMUNICACIONES
Handshaking
handshaking2
mtodo
El
ferencia.
seal
control
de
El
para
la
principio
datos
de
hacer
efectundose.
una
correcta
La
En
colo
Una
l aman
Reply
estn
de
unidad
el
deshabilitados
inicia
destino
Repty
en
de
la
por
de
datos
de
(respuesta).
el
estado
Los
00.
habilitando
estado
N.
del
T.:
Handshaking
podra
traducirse
asincrona
aqu
como
Las
de
respuesta
resultado
el
es
estados
La
son
unidad
fuente
datos
de
Unidad
til
protocolo
/.ando
Handshaking
de
dos
handshaking.
dos
seales.
fuente
del
lneas
cuando
es
siguientes
15-7
Transferencia
2
la
utilizando
datos
inicial
Request.
FIGURA
usa
control
de
que
status
su
destino.
Request
destino
se
lnea
segunda
de
Reply
Base
comunicacin
comunicacin
otra
de
unidad
El
Base
Unidad
la
transferencia
de
inicia
transferencia
la
la
trans
segunda
transferencia
la
para
la
La
inici
que
seales
la
una
bus.
se
unidad.
otra
hay
inicia
que
informa
procedimiento
(peticin)
dos
unidad
la
unidad
unidad
del
transferencia
la
la
en
la
de
temporizacin
transferencia,
la transferencia.
con
de
de
cada
travs
muestra
involucrada
respuesta
la
la
handshaking
control
a
forma,
esta
a
13*7(a)t
Request
de
responder
para
De
unidad
dirigir
para
inicia
unidad
de
de
control
una
que
otra
lnea
(request)
utiliza
13-7
la
de
de
seales
la
procedimiento
transferencia
se
como
del
se
Figura
Figura
la
procede
peticin
unidad
est
que
sigue.
una
dos
desde
seal
bsico
como
es
otra
utiliza
la
de
Aparte
proto
Request
tanto
10,
responde
La
OL
colo-
562
FUNDAMENTOS
DEL
el
cando
la
bus,
dato
unidad
la
otro
dato
dato
se
transferencia
El
la
que
indicar
el
deshabilitando
Reply.
la
por
unidad
estado
En
este
l.y
entre
seal
l3-7(b)
caso,
la
Request
La
unidad
su
disponibilidad
controla
cambia
La
unidad
de
destino
el
por
la
Repl\
fuente
puede
pro
para
representa
fuente
datos
respuesta
Request.
inicial.
que
los
Como
mostrado
haya
Figura
La
fuente.
cambia
Request
pone
dato.
la
al
va
fuente
unidad
mandar
para
del
y deshabilita
sistema
la
que
tiempo
la
registro
un
de
periodo
presencia
corto
un
en
Reply
nuevo
mtodo
de
exitosa
terminacin
dades,
Si
una
errores
se
pueden
un
determinado,
de
la
para
interrumpir
para
dad
solucionar
de
una
seal
el
protocolo
el
intervalo
para
entre
0 y cuando
control
de
el
dato
de
embargo,
podra
CPU
desea
de
el
cambio
ca.
Si
necesario
las
viola
se
cando
direccin
de
de
alguna
transferencia
de
de
mediante
les.
La
das
audio
Esto
de
en
un
cambio
tiempo
uni
la
en
as,
aun
y,
Para
de
de
activar
puede
entre
ltimo
que
de
antes
la
con
la
CPU
seales
estable
0
un
errneamente
de
hasta
la
en
la
que
direcciona
las
que
permanecer
sin
caso,
interfaz
asegurar
establecido
haya
el
la
debe
En
direcciones
direccin
la
transferencias
interfaz.
seleccionar
interfaz.
bus
Adems,
en
en
paralelo
en
(del
ingls
que
se
solo
que
interfaz
otra
interfaz,
en
paralelo,
mensaje
lgi
provo
de
y los
por
ms
es
completo
paralelo
mensaje
del
lneas
hilos.
las
en
bit
dos
En
transmite
cada
una
serie
terminales
las
que
Los
que
telefnicas
lneas
computadoras
conversin.
las
se
muchos
transmisin
el
y
bits
serie,
necesita
lneas
dispositivos
telefnicas
estn
las
para
Se
usa
lenta
que
y
tambin
alejados
se
sea
distancias
en
cara
menos
pero
en
realizan
se
digitales,
seales
en
de
audio
es
l aman
se
digitales
tonos
co
disea
conversin
seales
convierten
otros
originalmente
base
esta
convierte
de
unos
fueron
comunican
se
mdemtlaiors).Un
moduiator-demodi
transmiten
conductor.
Ya
y las
voz
de
utilizar
pero
La
importante.
un
propio
necesita
rpida
telefnicas.
de
forma
ms
es
camino
transmisin
una
mtodo
computadora
lneas
comunicacin
Este
en
su
mensaje
un
que
En
serie
realizarse
tiene
mensaje
decir
uno.
es
las
que
puede
separados.
uno
velocidad
mediante
unidades
del
quiere
necesita
alguna
mdems
slo
a
representan
una
para
la
se
bit
conductores
la
forma
es
necesaria
oportunas
no
unidad
arbitraria
13-7
CPU
al
Request
dos
entre
de
solamente
que
para
acciones
y
tiempo
utilizar
puede
incorrecta,
cada
vez.
caminos
cuando
Una
nectan
una
transmisin
y
puesto
datos
secuencia,
en
cortas
L
o
datos
paralelo,
en
transmite
enva
direccin
condiciones,
de
habilita
de
se
las
cada
unidad
serie
transferencias
se
una
enviar
Strohe
Comunicacin
La
estas
transferencia
una
una
de
debe
se
13-6
Figura
entre
dentro
de
seales
de
uso
registro
un
camben
Request
en
las
E/S
el
y
la
correcta,
Strohe
de
de
comunicarse
interfaz
puede
la
la
time-out
periodo
unidades
de
si
El
time-out
de
tipo
alarma
una
un
realice
que
respuesta
cantidad
una
de
uni
xito.
con
transferencias
ser
la
l evar
de
ambas
en
time-out,
unidad
otra
dispositivo
un
la
del
servicio
de
cuando
dentro
seal
La
controla
se
tiempo
ambas
Este
completar.
producen
predeterminado.
tiempo
de
debido
de
se
que
seales
error.
rutina
tiempo
lmites
realizar
ejemplos
interfaz
los
de
se
Los
Adems,
de
un
y fiabilidad
activa
no
cuenta
las
ocurrido
una
el
datos
de
la
responde
ha
flexibilidad
participacin
time-out,
intervalo
un
comienza
se
ejecutar
de
de
de
no
que
CPU
Dentro
transferencia
una
la
error.
transferencia
que
Si
supone
inicio.
interno
con
mecanismo
dentro
control.
unidad
el
la
un
de
la
grado
cuenta
fal o,
un
completado
reloj
alto
un
transferencia
mediante
ha
se
seales
sus
la
tiene
mediante
de
una
proporciona
de
detectar
no
realiza
se
handshaking
unidad
transferencia
de
de
COMPUTADORAS
quita.
se
13-4
DE
para
hasta
iniciada
el
dato
seal
peticin
otra
cuando
la
el
captura
entonces
realizar
porcionar
la
Despus
Repiy
activa
destino
deshabilita
la
bus.
fuente
de
no
LGICO
el
en
unidad
DISEO
tonos
de
la
ENTRADA/SALIDA
telefnica
lnea
dos
Los
semi-duplex
utiliza
se
el
para
ciones
pero
Cuando
permitir
semi-duplex
Esto
solapadas
La
se
puede
mente
crear
dos
unidades
esa
frecuencia.
gobernados
seales
unas
fase
de
una
est
disponible
de
Transmisin
de
fas
le
l ama
ambas
transmisin
dos
las
de
si
bits
los
ambas
otro
los
direc
modo.
Una
receptor.
como
mdems
cambian
se
conmutar
para
ambas
de
tierra,
una
direcciones
hilo
el
En
puede
las
distancia,
mantener
para
informacin
hilos.
sncro
continua
transmiten
transmisor
el
receptor
peridicamente
sus
frecuencias
binaria
slo
reloj
de
manda
se
continuamente
en
cuan
Esto
contrasta
para
mantener
transmitir.
no
de
par
transmiten
informacin
transmitir
co
transmisiones
se
el
Se
dedicado
soportar
frecuencias
de
mismo
bits
hilo
un
bandas
los
simult
con
solo
en
deben
para
el
en
y recibir
asincrona.
hay
no
se
este
dos
frecuencia.
la
inactivas
que
unidades
en
un
en
larga
unidades
transmitir
respuesta.
de
comn
reloj
misma
la
de
circuito
de
serie
estn
de
reloj
con
de
hilos
necesario
subdivide
asincronas,
la
puede
ejemplo
conexin
una
sncrona
de
entre
en
mo
comunicar
de
de
datos
transmitir
ser
distintos
lneas
Este
de
papeles
tiempo
tiempo
ms
seal
par
enviar
se
transmisiones
al
sincronizadas.
transmisor
se
El
receptor
se
enva
de
del
cdigo.
de
arranque,
la lnea
muestra
carcter
I cuando
se
usa
Figura
un
lnea
la
Bit
de
que
carcter
el
red
se
le
bit
de
bits
El
del
comienzo
est
formado
convenio
carcter
Bits
FIGURA
estado
Formato
el
en
permanece
las
aplicando
transmitido
I.
de
reglas
bit
de
ejemplo
dato
en
parada
transmisin
Cuando
de
Bit
caracteres
una
transmisin.
la
13-8
del
de
inicializacin
La
see
asincrona
de
el
que
l amado
bit,
Un
co
por
es
primer
carcter.
compu
al
est
El
parada.
una
carcter
adicionales
carcter
caracteres.
el
de
Cada
aaden
cada
transmiten
se
comunicacin
telefnica.
la
asincronas,
indicar
para
la
es
de
al
bits
ocho
del
arrarui
uU
arranque1
travs
no
_J
serie
transmisin
transmisiones
bits
la
13-8,
detectar
puede
un
los
la
en
las
En
siempre
es
formato
alfanumrico
cdigo
mantiene
arranque
conectados
final
bit
de
comunes
mdems
un
el
partes:
ms
mediante
otro
por
mienzo
no
Al
para
puede
capaz
transmisor
contraria.
un
transmisiones
las
se
Un
un
los
frecuencia
una
relojes
aplicaciones
con
formado
de
datos
no
simplex,
direccin*
asincrona
tadora
tres
es
como
hilos
diferentes
sncrona,
frecuencias
Una
espectro
las
transmisin
la
con
que
tres
sola
una
receptor
necesitan
recibir
dos
de
canales
de
En
transmisin.
Alternativamente,
el
En
otra.
con
la
direccin,
se
puede
con
comparten
por
sincronizacin
otra
dplex
serie
dos
a
direccin
conseguir
si
una
direccin
la
que
en
acta
que
en
transmisin.
transmisin
las
estn
las
transmisin
Se
mdem
un
ya
el
aquel
es
vez.
transmisin
una
dplex
para
de
en
de
y velocidades
modos:
y televisin.
radio
en
de
errores
cada
transmisin
de
municaciones
do
la
direccin
nasf
la
de
sistema
ocurrido
semi-duplex
es
la
neamente.
han
direccin
una
completa
se
cada
si
datos
de
puntos
informacin
transporta
de
de
en
frecuente
Un
comunicacin
transmisin
slo
situacin
para
lnea
en
dos
entre
mto
varios
comunicacin
de
medios
transmitir
pueden
simplex
lnea
transmisiones
de
sistema
grados
Existen
computadora.
una
por
los
en
se
Una
indicar
las
son
serie
en
raramente
simplex
datos
usadas
ser
para
diferentes
como
dplex*
transmisor
Un
digitales
as
transmisin.
do
seales
en
modulacin,
de
563
COMUNICACIONES
transmisin
este
564
FUNDAMENTOS
se
detecta
bit
de
cuando
la
el
Mediante
dos
caracteres
de
parada
bits
de
tiempo
los
los
pero
carcter.
El
correspondiente
por
segundo*
por
dad
carcter
mitir
11
2 bits
bits
10
de
mximo
segundo
por
de
cambios
un
formato
con
Transmisin
La
transmisin
Los
sncrona
mdems
Sin
debe
la
lnea
bit.
un
la
lnea
de
tiempo
transferencia
de
pasa
adecua
de
transmisor
y al
bits
los
tasa
de
estado
de
el
parada.
de
resicro-
para
bits
carcter
de
parada
el
tiempo
transmite
se
que
espe
cantidad
La
dos
1 hasta
permanece
nuevo
bits
el
necesario
utilizan
un
dos
receptor
tiempo
de
con
una
otro
durante
de
0.1
segundo
9.09
de
un
bits
se
de
bit
10
transferirse,
se
como
van
el
como
Diez
de
trans
define
se
transmitida.
siendo
8 bits
veloci
una
baudios
de
caracteres
arranque,
transmite
transferencia
de
tasa
por
tasa
esta
que
una
los
para
La
ms.
seal
la
tienen
Si
bits.
11
de
transferencia
formado
est
es
en
bits
11
uno
sealizar
para
transmitir
se
total
necesita
de bit
tiempo
segundo
frecuencia
la
manteniendo
nuamente
De
reloj.
de
del
reloj
Para
receptor
transporta
caracteres
baudios.
110
dato
que
transmisor
misma
la
del
los
caracte
que
se
cambian
se
necesita
todo
de
dato,
proporciona
Cualquier
recibe*
se
y el
frecuencia
tanto
la
cadena
el
transmisor
en
tiempo.
al
mdem
se
desplazamiento
se
ajusta
receptor
de
que
el
informacin
cuya
se
transferencia
de
tasa
internos
adecuadamente,
bits
sincronizacin
del
delimitar
para
sincronizados
de
relojes
a
parada
relojes
operar
permanezcan
los
del
los
receptor
misma
la
bits.
seal
la
de
tienen
frecuencia
entre
mantiene
se
La
ocurrir
el
forma
esta
y del
solo
transiciones
bits
asincrona
los
comunicacin
pueda
que
ni
arranque
transmitir
de
las
de
partir
de
de
bit
transmisin
transmisor
del
lnea
ni
la
van
se
que
frecuencia
la
receptor
ga.
mandan
instantes
antiguos
serie
un
bit
en
mdem
del
extraer
en
la
relojes
embargo,
los
se
cantidad
transmitido
decir,
utiliza
no
empleados
frecuencia
la
por
de
transmitir
de
sncrona
res,
el
de
bit
un
bits.
dos
es
que
tasa
carcter
la
La
no
carcter
cada
deduce
se
de
transmisin
parada,
del
al
uno.
cada
segundo,
por
bits,
numero
de
los
en
electromecnicos
que
una
que
lnea
detecta
para
cuando
arranque
la
final
depende
asegura
uno
Suponga
utilizan
considere
la
resincronizarse
a
transmitir
ejemplo,
de
transmitido,
al
siguen
siempre
se
necesario
transmitido,
el
terminales
parada
bit
conoce
han
se
permiten
slo
de
tiempo
receptor
indican
permanece
modernos
equipos
tiempo
carcter
del
acepta.
1
Algunos
el
el
examina
El
bits
ha
se
menos
receptor
carcter
bits
lnea
detectar
bit.
del
bits
Estos
la
puede
que
siempre
equipos.
Como
del
bit
carcter
del
al
el
reloj,
valor
son
ltimo
1 durante
receptor
un
los
que
que
nizar
el
a
bit
Los
0.
siempre
es
que
que
por
inactividad*
de
ra
de
uso
de
Despus
Los
el
COMPUTADORAS
DE
arranque,
de
el
de
vuelve
determinar
para
nmero
de
lnea
reglas,
estas
0*
bit
Despus
arranque.
Mediante
a
el
mediante
parada
LGICO
DISEO
DEL
de
conti
bits
l e
que
como
el
en
receptor*
Contrariamente
enviado
ser
lo
sucede
que
separadamente
mandar
debe
un
por
bits
con
bits
de
bits
propios
sus
asincrona,
transmisin
la
en
continuo
especiales
control
de
con
mensaje
conjunto
un
formado
te
el
con
forman
que
al comienzo
de
objeto
un
arranque
de
mantener
bloque
de
final
para
y al
la
en
y de
la
parada,
carcter
El
sncrona
El
el
mensaje
completo
bloque
delimitar
puede
transmisin
sincronismo.
el
datos.
cada
que
bloque
est
transmi
se
en
una
unidad
de
informacin.
De
Hasta
Con
teclado
vuelta
al
dos
y
su
cubierto
hemos
punto
este
estos
teclado
interfaz,
la
vistos,
conceptos
como
se
bsica
naturaleza
estamos
muestra
en
preparados
la Figura
de
interfaz
la
ahora
13-9.
El
E/S
de
para
cdigo
y la
continuar
de
con
scan-K,
serie.
transmisin
el
producido
del
ejemplo
por
el
ENTRADA/SALIDA
FIGURA
139
Controlador
microcontrolador
del
del
controlador
un
formato
como
caso,
tambin
este
transmisin
utilizan
se
transmitir
para
posteriormente
cin
especial
de
Bsico
de
cdigo
de
El
de
El
de
utiliza
se
para
informacin
da
los
comandos
las
interrup
rea
un
Sistema
el
en
de
rutina
l eva
el
traducir
aplicaciones.
datos
Los
del
se
que
puede
que
cuando
pueden
tecla
una
del
status
teclado
al
pasarse
mantiene
se
teclado.
del
controlador
el
teclado,
La
lo
la
mismas
de
disponible.
CPU,
sobre
estndar,
seal
almacenado
en
en
forma,
de
una
entrada
repeticin
especfica
embargo,
esta
Estas
ms
BIOS)
la
Sin
De
controlador
el
software
de
de
asincrona.
cdigo
de
usar
tasa
de
manda
System,
para
datos
los
la
cambiando
los
ms
aspectos
de
BIOS
la
(es
la
E/S
decir,
teclado
del
diferentes
ejecutan
que
software
el
de
interesantes
microcontroladores
ejecuta
que
Final
controla
y del
hay
procesadores
tres
complejidad.
procesador
prin
ejecutan
que
alta
su
es
ms
programas,
el
diferentes
programas).
bus
E/S
E/S
de
serie,
externas
que
la caja
especficos
Por
el
serie
como
basado
la
entre
de
para
una
la
contrario,
utilcen
una
El
abierta
sea
E/S
E/S
estructura
teclado,
el
para
computadora
dedicadas.
tpicamente
la computadora
paquetes
en
describi
se
comunicacin
E/S
diferentes
Status
recibe
interfaz
la
Control
de
dos
diferentes
res
ejemplo,
de
uno
Involucra
la
de
por
ASCII
carcter
cable.
rastreo
se
un
el
mediante
del
utiliza
teclado
13-8.
En
de
de
al
cable,
su
serie
teclado.
del
cipal
Salida
Registro
Registro
de
cdigo
un
teclado,
Quizs
La
en
Figura
lugar
hay
registro
Input/Output
Basic
la
travs
que
del
rastreo
manipula
se
ingls
(en
de
teclado.
vez
tecla
una
de
la
pulsado
cdigo
rea
Esta
Salida
rastreo
el
mente,
Un
memoria.
ha
el
lee
lnea
cdigo
un
Entrada,
de
se
que
Entrada
cdigo
al
control
de
scan-K
Registro
interrupcin
la
de
pulsada.
dor
indicando
la
Registro
control
el
en
CPU
la
atencin
el
la
en
mediante
teclado,
en
transmitida,
reloj
comandos
convierte
teclado
del
reloj
de
el
asincrona
de
seal
la
desde
serie
transferencia
transferencia
la
interfaz
su
va
La
seal
una
con
microcontrolador
coloca
sncrona
transferir
de
para
manda
teclado
de
computadora.
mostrado
se
ha
se
la
de
el
es
seales
el
teclado,
teclado
565
COMUNICACIONES
estndar
teclado.
uso
de
e
usada
basada
serie
de
estas
paquetes
tarjetas
dispositivo
permite
compartida
dedicadas
con
dedicado
especficamente
paralelo
sea
rutas
un
serie
cable
un
Ya
insertar
para
en
comunicacin
utiliza
y el
serie,
necesitan
circuitos
frecuencia
con
electrnicos
de
de
conexiones
hay
conecto-
E/S.
que
muchos
que
se
de
dispositivos
conecta
la
computadora
E/S
a
566
FUI)AMENTOS
travs
de
uno
nes,
joysticks,
que
viniendo
describiremos
La
los
de
los
para
del
pueden
vo
como
el
los
dispositivos
control
se
el
utilizadas
la
la
Figura
teclados,
serie
basada
en
paquetes
Bus;
USB),
que
para
dispositivos
ratoconcreta
est
se
con
de
E/S
de
El
teclado
es
micrfono
computadora,
de
un
altavoces,
discuti
se
dispositi
dispositivo
slo
contiene
un
habi
USB
dispositivo
impresora
y
la
en
necesitar
pueden
altavoces
los
segn
scanner
computa
tarjetas
Con
anteriormente.
el
adiciona
un
como
conectadas
directamente
co
para
hubs
con
USB
dispositivo
ejemplo
micrfono,
Otros
denomina
le
de
hub,
del
combina
se
se
un
E/S
de
hub).
(root
hub
un
travs
de
(bocas
punto
USB
interfaz
a
raz
Si
un
escner
diferentes
la
al
joystick.
mouse,
escner,
en
huh
el
una
13-10.
Figura
hubs
proporciona
informacin
y e!
USB.
la
en
como
contiene
huh
componentes,
funcin.
conexiones
insertar
E/S
entonces
dispositivos
su
impresora,
de
13-10,
la
Un
transferir
para
USB
de
hub
Un
hubs.
otros
para
muestra
se
clasificar
pueden
se
dispositivos.
controlador
teclado,
tener
han
USB
ste
estructura
tales
slo
monitor,
espe
slo
USB
conexiones.
dos
cables
de
de
sacar
monitor,
necesitan
Los
los
Serial
conexin
de
mediante
E/S
repetidor
un
de
deberan
que
forma
de
un
contiene
USB,
El
entrada
(Universal
de
componentes
y
parte
para
mostrados
ciales
como
USB
Aparte
dora,
popular
La
conectados
status,
teclado
USB
Sin
tual.
altavoces.
dispositivos
formar
componente.
puerto
incluye
soportados
dispositivos
Universal
dispositivos
computadora
La
les
de
Serie
Bus
muy
dispositivos
nexin
tipo
scanners
el
COMPUTADORAS
DE
velocidad.
conexin),
D-)
El
es
interconexin
manejo
conectores.
eleccin
una
computadora
La
LGICO
impresoras*
aqu
media
dos
en
baja
se
DISEO
DEL
USB
contienen
para
sealizacin
El
diferencial.
FIGURA
13*10
Conexin
de
dispositivos
de
alimentacin
tierra,
hilos:
cuatro
E/S
utilizando
hilo
alimentacin
de
el
Bus
lneas
dos
se
Serie
Universal
utiliza
(USB)
de
datos
para
(D+
proporcio-
ENTRADA/SAUDA
la
de
Los
valores
se
transmiten.
que
invertida
D-
lgicos
La
relacin
de
el
entre
Como
13-11.
Si
tiempo
el
en
cada
posicin
de
las
los
Salida
seguido
de
controlador
La
USB.
la
Luego
detal aremos
muestra
un
sincronizacin
SYNC,
NRZI
en
cin
se
de
son
que
tipo.
complemento.
detectarn
El
vara
CRC.
el
En
el
complemento
tipo
va
seguido
del
tipo
de
el
los
paquetes
primeros
tipos
opcionalmente
paquete.
Opcional
5
de
bits,
denominados
paquete
mediante
4
un
la
informacin
puede
patrn
un
NRZI
1
FIGURA
Representacin
1311
de
datos
NRZI
recep
seal
identi-
de
luego
Chequeo
de
4 bits
con
de
error
tipo
del
1_
una
corres
bits,
repeticin
especfica
1_
n_r
de
de
del
00110001101110
Dato
patrn
reloj
chequeo
aparecer
de
de
patrn
paquete.
8 bits
mente
es
el
especifico
nuevo
un
el
el
que
13-12(a)
paquetes
los
con
contiene
mediante
errores
por
16
estado
de
un
dispositi
packet).
Figura
ceros,
para
proporcionar
para
de
por
patrn
de
tipo
La
de
comienzo
el
uno
del
recibir
para
cada
comienza
un
procede
error,
paquetes.
para
paquete
un
Handshake
secuencia
un
especfi
usan
por
sin
recibe
para
la
el
de
formado
no
extra
se
Salida
paquete
mediante
especfica
los
estos
cada
recibe
se
se
de
proporcionan
seala
de
Debido
formatos
variedad
antes
que
ceros
preparado
se
formatos
los
que
tambin
PID
paquete
uno
Ntese
que
de
gran
CRC,
patrn
los
una
dependiendo
El
de
el
algn
conjunto
paquete
est
(Acknowledge
cada
USB
patrn
patrn
(PID).
paquete
adicionales
el
uno
el
reconocimiento
(XXXXXX)L
este
El
dispositivo
en
flancos
Como
cada
paquete
es
siete
IDLE,
SYNC,
Se
patrn
contiene
l amada
tensin
ficadores
Este
la
cero
estos
paquetes
formada
est
que
Si
de
salida
Protocolo.
Dato.
paquetes
salida.
de
sincronizar.
pueda
Siguiendo
para
Figu
en
forma
de
un
lgicas
de
de
al
de
los
0,
mantener
un
NRZI
contiene
paquete
cadenas
operacin
notifica
Protocolo
transaccin
una
el
la
durante
eliminar
de
muestrear
coloca
se
a
me*
de
para
debe
se
cero
computadora
transiciones
capaz
Cada
Las
contenida
general
en
pondiente
de
paquete
la informacin
un
formato
involucrados
luego
ser
la
usar
bit
en
para
pueden
codificar
de
representa
ilustra
comn
habr
no
se
fijos
se
sincronizacin,
antes
paquete
un
dato,
debe
una
computadora
manda
con
ejemplo,
Dato
paquete
un
cada
retomo
normales.
de
Por
Is
paquetes.
paquete.
en
tipo
se
que
de
receptor
datos
en
transmite
el
en
prdida
de
El
que
el
en
serie
en
cadena
NRZI
se
la
serie.
del
computadora
responde
la
en
una
en
datos
de
USB
dato,
vo
ls
dependiendo
operaciones
formar
que
de
seis
de
USB
campo
prevenir
bit
de
convierta
co
de
Para
un
flancos
tiempo
NRZI
reloj
hay
no
valores
mediante
voltajes
informacin
de
transmitido
dato
exce
de
de
su
los
D+
en
lgicos
en
no
proporciona
grande
seal.
representacin
E/S,
y el
Otras
la
representa
se
la
de
l egan
que
NRZI.
informacin
La
dispositivos
datos
nmero
uno
un
NRZI
los
hay un
cdigo
sptima
ms
aparecen
cuando
los
en
L y
transmite
se
codificacin
La
de
que
tpico
entre
receptor
dato
es
y el dispositivo.
sincronizacin
0*
valores
del
cero
tensin
sealizacin
de
Un
NRZI).
la
tener
ruido,
y al
relaciones
es
son
no
convencin
Si
de
lgico
seal
la
y D-,
necesitan
no
que
de
especiales
una
nverted,
transicin
una
valor
sealizacin
la
para
utiliza
se
(Non-Retum-to-Zero
diante
de
lugar,
su
el
forma
D+
entre
estados
como
utilizados
En
voltios
ms,
de
variaciones
las
en
tambin
utilizan
se
teclados,
inmunidad
milivoltios
200
en
en
D+
los
como
diferencia
la
utilizando
tensin
entre
ra
Para
transmiten
se
dispositivos
proporcionar
alimentacin.
propia
y
potencias
pequeas
nar
567
COMUNICACIONES
con
paquete,
un
Redundancia
campo
su
568
LGICO
DSEO
DEL
FUNDAMENTOS
SYNC
COMPUTADORAS
DE
PID
de
especfico
Paquete
de
(a ) Formato
datos
CRC
EOP
CRC
EOP
4 bits
8 bits
EOP
general
paquete
Tipo
SYNC
CRC
1001
Direccin
Chequeo
4 bits
(b)
punto
|
*
7 bits
0110
de
Direccin
dispositivo
del
de
Paquete
final
4 bits
salida
Tipo
SYNC
Chequeo
4 bits
8 bits
1100
4 bits
0011
de
Paquete
(c)
Este
patrn
calcula
se
mismo
El
paquete.
el
patrn
clculo
el
ignorar
(End
es
paquete
of Pocket,
Como
dos
tiempos
de
bit.
del
paquete
en
curso.
su
Se
USB
paquetes
del
paquete
cuando
recibe
el
se
ha
se
que
el
notar
en
que
el
error.
esta
lodos
los
D+
patrn
Como
respuesta
de
Fin
de
durante
bajo
identifica
fin
el
bit
el
primero
presenta
se
campos
se
error,
un
estado
de
con
al
aparece
nivel
seales
coincide
no
paquete
ambos
D-.
del
especficos
datos
CRC
del
campo
por
secuencia
indica,
nombre
ltimo
formado
est
Si
un
los
de
partir
dato.
delectado
En
Este
debe
los
de
retransmitirlo.
EOP),
reconocimiento)
(Tipo
13-12
transmisin
realiza
se
calculado
nuevamente
puede
Paquete
la
en
1011
protocolo
FIGURA
Formatos
Cclica.
EOP
0100
de
Paquete
DataO)
J Chequeo4 bits
4 bits
8 bits
bytes)
(Tipo
datos
Tipo
SYNC
(d)
Data
1024
(Upto
menos
significativo.
En
y
referencia
Chequeo
final
punto
de
paquete
el
de
bytes
eso
por
CRC.
direccin
datos.
del
direccin
puede
haber
de
puerto
un
de
datos
campos
direccin
est
formada
final
punto
formada
siguiente
control
el
para
de
por
el
en
otro
Tipo
est
informacin
la
recibe
se
los
una
dispositivo
de
La
dispositivo
puerto
Pocket),
Address),
(Device
La
de
entrada
de
qu
ejemplo,
Por
se
el
de
paquete
la
de
paquete
respuesta
la
cia
de
El
PID
de
para
aceptar
el
destino
no
para
que
cuando
devolver
de
la
para
condicin
el
bits
16
paquete
l eva
paquete
debera
se
de
un
terminar
la
de
parada.
transferencia
destino
es
una
y que
no
est
est
vaco.
necesita
ausen
de
disponible
error.
tempo
indicando
la
La
es
La
error.
(STALL),
parada
se
deteccin.
indicacin
una
1024
por
de
01001011
PID
ningn
es
el
datos
para
El
detectar
normalmente
que
capacidad
PID.
entre
compuestos,
errores
la
el
sin
recibi
01111000
PID
formados
los
probables
y mejorar
especfico
mediante
aparecer
indicando
El
datos.
disponible
se
Reconocimiento,
No
un
CRC
datos
el
ms
son
Pocket),
de
paquete
que
recuperarlo
paquete
del
estn
especficos
datos
sus
patrn
indica
Protocolo
est
longitud
del
(Handshake
del
es
Pocket),
longitud
recepcin
paquetes
01011010
{Doto
del
Protocolo
(ACK)
ralmente
la
incrementa
a
datos
Debido
datos.
reconocimiento
software
dispositivo
(Output
salida
dispositivo
dispositivo.
Para
que
el
de
paquete
de
patrn
un
define
datos.
determinado
En
el
en
direccin
una
Address)
define
bits
cuatro
por
de
(Endpoint
bits
siete
13-12(b),
Figura
la
seguidos
van
intervencin
un
ENTRADA/SALIDA
Los
anteriores
basado
y transacciones
sitivos
serie
considerable
Serie
Bus
La
informacin
para
sitivo
un
recibida
posterior
de
procesado.
externo
tiene
aceptar
datos
ferencia
de
modos,
perifricos
se
dispositivo
La
informacin
origen
temporalmente,
el
entre
de
algunos
los
un
datos
de
Transferencia
de
datos
bajo
de
datos
iniciada
3.
Transferencia
con
4.
Transferencia
mediante
operaciones
el
cin
del
La
transferencia
interfaz
se
ejecutan
de
la
En
CPU
la
en
de
interfaz
la
transferencia
proceso
puede
active
una
Esto
permite
que
la
de
de
la
seal
realizando,
bifurca
se
regresa
la
de
tipo
al
que
de datos
transferencia
la
entre
CPU
la
DMA),
access,
los
buses
de
cin
de
comienzo
la
unidad
de
La
el
nmero
entre
datos
>
va
otros
que
desde
instrucciones
los
mediante
la
de
montorizar
la
datos,
CPU
CPU
la
memoria.
el
peri
monitonzar
necesita
instrucciones
lo
todo
con
escri
instruc
una
constantemente
Las
cercana
E/S
de
inicia
registro
un
transferencia.
una
que
est
la
preparada
procesador
el
y
otros
programada*
ocurriendo
est
que
ta
en
La
la
de
para
Esta
interrumpi.
el
controlador
el
control
interfaz
del
transfiere
CPU
inicia
de
programa
En el
perifrica.
interfaz
palabras
datos
los
la
procesar
transferencia
transferencia
que
mostrado
realiza
se
directo
acceso
la
dentro
quieren
transferir
tarea
datos
del
memoria
fuera
luego
lueg;
la
e>
bus
memoria
la
a
de
(direct
de
e>u
que
13-9.
Figura
travs
proporcionando
se
la
de
para
detec
la
interrupcin
por
en
monito-
preparado
transferencia
que
tanto
procesador.
un
bucle
dispositivo.
Sobre
iniciada
teclado
del
mientras
est
momentneamente
la
e*
interfaz
el
en
dispositivo
interrupcin
la
disponible
al
del
espera
Esto
El
mantiene
se
el
detiene
CPU
servicio
para
que
de
peticin
una
de
datos.
informar
est
dato
interfaz
determina
de
ocupado
el
bucle
un
innecesariamente.
especiales
programas.
en
permanece
la transferencia
para
est
cuando
interfaz
se
CPU
comandos
interrupcin
bajo
memoria.
las
se
de
relacin
interrupcin,
de
de
datos
necesita
programa
la transferencia
programa,
genera
unidad
una
resultado
el
de
nuevo
que
la
que
utiliza
de
manejar
mientras
de
E/S
es
por
programa
original
tarea
transferencia
La
de
ya
de
externa
trans
interrupcin
son
inicia
indica
sta
datos,
La
externo.
Cuando
dispositivo.
puede
memoria.
de
memoria
transferencia
una
interrupciones
de
peticin
ejecutar
CPU
se
transferencia
La
de
de
dispositivo
E/S
la
intermedio,
camino
memoria.
transferencia
hace
tiempo
de
transferencia
cin
la
utilizando
el
programa
Cada
controlada
seal
rizando
por
mantener
el
en
consume
que
evitar
procesador
se
se
para
y
hasta
programa
un
que
cundo
ver
E/S
de
es
dispo
un
instrucciones
ltimo
dispositivos
memoria
posibles:
la
vez
las
ejecuta
destino
como
mediante
control
bajo
Una
y los
CPU
modos
procesador.
datos
CPU.
para
unidad
un
del
la
en
central
procesador
el
slo
CPU
y el
la
directo
Normalmente,
programa.
con
la
dispo
hay
control.
acceso
controladas
del
programa
la
desde
cuatro
Transferencia
Las
fuente
central
a
manejar
la
habitualmente
desde
La
utiliza
cuales
directamente
puede
memoria.
procesador
los
1.
frico
paquetes
los
general,
y operacin
control
de
de
En
del
detal es
almacena
se
transferida
pero
2.
en
soporta
externo
la
en
su
datos
transfieren
tas
los
tipo
software.
tipo
bus
de
desconexin
de
acciones
que
soporta
conexin
el
en
otro
transferencia
de
rios
USB
la
diversas
subyacen
que
USB.
Universal.
Modos
puede
la
en
del
Adems,
disparar
computadora
pueden
generales
principios
especficos
diferentes.
tipos
se
los
son
y que
muchos
detectan
software
13-5
va
de
se
ilustran
conceptos
paquetes
en
569
COMUNICACIONES
memon
medanle
interfaz
la
seguir
realizando
direc
>
570
Cuando
tareas.
otras
de
ses
la
tos
datos
perifricos
E/S de
memoria
la
Muchos
presentan
la
en
En
la
Figura
vo
de
E/S
de
13-13
habilita
transferir
de
control
registro
CPU
interfaz
la
interfaz
memoria
haya
debe
que
hasta
hasta
de
transferencias
DMA
la
me
los
de
la
en
memoria.
divide
Los
unidad
una
perifricos
procesador
muchos
se
IOP.
al
me
en
E/S
de
procesadores
de
de
se
de
el
de
todos
se
los
FIGURA
Transferencia
pone
1,
datos
han
dispositivo
byte
cambia
el
un
datos,
lo
coloca
de
de
ahora
pero
el
acuerdo
bus
el
datos
de
con
en
uno
en
registro
registro
CPU
que
El
la
interfaz
vez
dispositivo
de
flujo
el dispositivo
byte
sido
transferidos.
se
contenido
flag.
Si
status,
se
no
procedi
que
de
un
dispositivo
flag
flag
flag
ha
se
el
para
en
CPU
E/S
la
CPU
puesto
de
siguiente
la
se
introduce
0,
la
dato.
secuencia
el
I la
una
mandando
la
nuevo
un
registro
es
igual
0, dependien
realizar
continuamente
introduce
de
el
transferir
programa
est
hay
del
el
el
puede
un
si
el
ponen
examina
programa
Cada
del
Una
determinar
para
valor
el
circuito.
y el
de
dalos
su
del
dispositi
un
de
Ready
13-13
de
en
bit
de
flag
leyendo
hace
se
la
del
memoria.
el
acepta
chequear
Luego,
interfaz
la
en
flag
CPU,
desde
bytes
el
chequear
Esto
Acknowledge
el diagrama
flujo
supone
muestra
se
la
datos
13-3.
debe
interfaz.
datos.
la
seal
deshabilite
CPU
la
de
transfiere
deshabilitar
puede
Acknowledge,
Seccin
la
transferencia
interfaz
dispositivo
interfaz
la
almacenarse
que
con
programa
interfaz
La
en
de
diagrama
que
byte
El
la
que
establecido
datos
la
El
interfaz
de
el
manejar
dispositivo
disponible,
est
La
flag.
registro
registro
13-14
Figura
velocidad
procesador
para
el
la
bu
la
13-7.
sistemas
CPU
de
El
(preparado).
diseado
deshabita
transferencia.
bytes
un
del
se
operaciones
requisitos
puede
dichos
ejemplo
un
programa,
de
dato
cmo
operaciones
los
usando
memoria,
Como
Seccin
por
(reconocimiento).
del
a
el
lee
de
Ready
hasta
l evndolo
status,
En
seal
byte
el
los
la
CPU.
la
en
Cuando
handshaking
el
memoria,
las
del
la
IOP
El
la
retrasa
accesos
en
En
sencil o
un
interfaz
bandera
en
detal e
controlada
Acknowledge
Bajo
byte
los
con
memoria
de
memoria.
las
con
interfaz
de
slo
la
procesador,
interrupcin.
unidad
una
la
otro
miento
del
IOP).
c
disponibles.
l amaremos
que
CPU
de
ms
la
muestra
se
de
y habilita
la seal
E/S
la
con
transferencia
estn
La
de
controlador
13-8
una
travs
segn
uno,
la
Seccin
de
Ejemplo
directa
ciclos
pide
al
comparadas
discute
DMA
diferente:
E/S
(I/Oprocessor^
de
mdulos
tres
E/S
combinacin
peticin
que
combinan
de
procesador
la
lenta
se
procesadores
diante
do
DMA
ton
l amada
de
infrecuentes
son
transferencia
La
transferencia
ms
interfaz
la
memoria,
la
la
hace,
se
directamente
la
COMPUTADORAS
DE
concede
se
normalmente
es
transferencia
Cuando
permitir
para
LGICO
la
memoria.
transfiere
moria
al
DISEO
DEL
FUNDAMENTOS
status
anterior
de
de
la
en
la
ENTRADA/SALIDA
transferencia
La
de
monitorizar
el
macin
de
Para
la
ver
leer
para
cada
transferencia.
hacer
cada
10
De
las
estaba
la
procesador
interrupciones.
ejecutando
haciendo
el
se
para
100
media
de
CPU
chequear
por
el
el
conjunto
tiempo
en
instrucciones
de
dispositivo
el
Esto
segundo.
cada
flag
ineficiente.
sea
que
infor
de
de
Suponga
bytes
dedican
se
que
transferencia
transferencia
un
ns.
100
gastando
esta
de
sistemas
de
tasa
100
000
el
chequear
equiva
es
entre
veces
flag
lugar
en
interrupcin
por
monitorizacin
haya
la
flag
se
le
informa
ocuparse
del
constante
Cuando
y
CPU
que
cada
flag
la
que
la
forma,
esta
cuando
cuando
decir,
es
tipo
ejecuta
este
en
la
til.
tarea
al
embargo,
est
000
slo
usa
571
COMUNICACIONES
CPU.
una
entre
que
frecuencia
una
con
se
tpico
el
chequear
iniciada
alternativa
Una
datos
sus
alguna
status
hace
E/S
procesador
un
de
programa
programa
diferencia
La
de
el
para
por
dispositivo
de
Transferencia
me
el
registro
byte
un
flujo
continuamente.
consideremos
transfiere
lente
13-14
de
controlada
datos
dispositivo
CPU
causa,
el
entrada
de
la
FIGURA
Diagrama
dato
un
CPU
est
ei
activa,
del
de
listo
la
transferencia
de
la
por
transferir.
para
ejecutando
procesador
hecho
flag
de
ste
dejar
de
no
la
que
transferencia
flag
entrada
ha
sido
o
de
salida.
La
Despus
infor
utiliza
flag-
Sin
lo
deja
completar
que
el
el
activado.
interfaz
chequea
momentneamente
interrumpe
el
es
modo
programa,
un
que
CPU
Este
programa
CPU
de
que
572
FUNDAMENTOS
la
el
transferencia,
haciendo
antes
direccin
de
salta
la
el
de
de
la
direccin
de
est
la
el
vector
de
direccin
es
una
vectorizada
se
sistema
ellas
para
ms
l egan
interrumpir
altos
de
ms
El
la
salto
de
sondeo.
la
la
forma,
esta
grama
ridad
ms
software
tes
se
to
atencin.
alta
es
puede
puede
del
si
que
exceder
usar
sistema.
de
una
primera
todos
los
hay
muchas
del
tiempo
unidad
de
de
ms
salta
rutina
pueden
interrupciones,
disponible
interrupcin
al
las
en
para
con
discos
reciben
el
tiempo,
de
se
van
est
los
hardware
salta
para
para
el
su
seal
de
fuente.
otra
un
pro
De
de
de
una
las
sondear
E/S,
En
el
posibles
de
dispositivo
desventaja
acelerar
De
sucesivamente.
a
de
dispositivos
si
priori
decir,
al
La
procesador.
La
es
compuesta
pertenece
necesario
as
co
direc
la
en
dicha
para
direccin
una
interrupcin.
interrogar,
primero,
y
software
por
(polling),
atiende
realiza
se
hacer
sondeo
hay
comprueba
que
tiempo
prioridad
podran
interrupciones
las
comprueba,
interrupciones
al
atender
niveles
los
mismo
puede
se
que
el
permiso
teclados,
al
mtodo,
fuentes
que
se
interrumpir
que
los
ms
Lo
como
secuencialmentc
servicio
fuentes
dos
interrumpen,
procesador
subrutina
todas
varias
tienen
o
qu
cuando
como
este
las
baja
de
decidir
transferencia,
se
atiende
alta
interrupcin
de
atendida.
interrogacin
En
ms
fuentes
debe
siendo
lentos,
interrupcin
son
que
primero.
orden
la
para
de
ms
E/S
de
varias
que
retrasan
se
de
programa
de sondeo
prioridad
servicio
si
prioridad.
mayor
prioridad
fuentes
La
otros
memoria
de
sistema
sobre
simultneas
el
control
de
las
de
prioridad
primero
interrupciones
est
de
determina
la
siguiente
inicial
comprueba
que
de
rutinas
rutina
algunos
en
procedimiento
sistema
el
qu
dispositivos
interrumpen
prioridad
los
secuencia
con
el
la
con
En
1 1-9.
de
una
que,
velocidad
alta
con
El
una
activada,
fuente
posi
una
servicio;
dispositivo
caso,
interrupcin
peticiones
interrupciones.
fuente
La
est
interrupcin
manera,
de
interrupcin
de
posicin
del
atiende
interrupciones
procedimiento
un
interrupcin
haciendo
fuente
cada
del
orden
prioridad
las
bifurcacin
de
la
todas
para
las
este
determinar
otra
mayor
de
utiliza
de
a
vec
proporciona
Figura
posibilidad
interrupcin
puede
que
con
software
fuente
sistema
a
dispositivo
de
hardware.
de
dad
Cuando
al
de
dispositivos
prioridad,
y
dos
dispositivos
alta
baja.
que
no
El
de
establece
interrupciones
asignan
Los
atiende
identificar
cin
mientras
procesador
establecimiento
El
por
mn
al
dada
la
en
unidades
asigna
de
una
la
con
tarea
la
En
peticin
simultneamente.
tienen
magnticos,
la prioridad
procesador
las
El
se
unas
direccin.
servicio.
de
primera
tambin
simultneamente.
qu
consecuencias.
numero
La
Hay
para
prioridad
serias
tener
determinado
interrupcin.
atendidas
determinar
para
de
rutina
la
apunta
junto
de
interrumpe
vector
de
11-9
Seccin
un
de
peticin
interrupcin,
primero.
prioridad
de
interrupcin
de
de
ser
atiende
Un
de
fuente
soliciten
interrupcin
dispositivo
conectados
una
la
la
forma
se
que
l ama
que
rutina
la
La
control
interrupciones
tiene
originar
identificar
es
las
tpico
direccin
de
en
le
se
la
el
vectorizadas
fuente
direccin
direccin
primera
present
la
primera
vara
ramificacin
de
direccin
esta
es
procesador
capaces
direccin
registro,
E/S,
servicio
estaba
que
almacenando
interrupciones
direccin
vectorizada,
interrupcin
una
procesador.
en
de
la
de
Prioridad
Un
para
de
de
lo
con
interrupcin
pila
de
rutina
esto:
vectorizada,
de
transferencia
la
acometer
vector
la
de
de
seal
memoria
una
peticin
el
almacenada
interrupcin
la
bifurcacin
no
al
en
continuar
para
la
programa
mtodos
En
salto
procesadores,
procesadores,
donde
de
dos
responde
procesa
direccin
anterior
programa
CPU
de
que
memoria.
COMPUTADORAS
al
contador
hay
DE
La
interrupcin
una
de
fija
la
la
principio,
En
regresa
servicio
elige
torizadas.
cin
del
rutina
En
LGICO
procesador
interrupcin.
la
retomo
procesado
otras.
13-6
DISEO
DEL
del
todas
esta
funcionamien
prio
mtodo
las
situacin
fuen
ENTRADA/SALIDA
Una
unidad
de
entorno
rias
un
fuentes,
de
peticin
al
fuente
tiene
de
no
interrupcin
serie
conocida
conexin
cin
cin,
va
que
interrupcin
interrupciones
interrupcin.
miento
pendientes,
La
de
siguiente
de
vector
CPU
lo
Un
dispositi
use
dispositivo
dispositivo
siguiente
dispositivo
de
out)
que
ciclo
de
tiene
un
prioridad
con
que
est
solicitando
reconocimiento
Chain,
funcin
las
su
deci
de
de
paralelas
peticin
se
seal
solo
si
priori
lneas
entrada
de
de
el
al
siguiente
ingls
interrupcin.
0
en
su
ms
0
salida
PI
entrada
Base
en
de
PO
que
y tiene
salida
su
dalos
de
PO.
Si
La CPU
13-15
Daisy
Chain
de
prioridad
de
en
bus
salida
su
mtemipcitwies
en
el
dispositivo
entrada
Si
lnea
hay
no
ninguna
reconoce
seal
de
en
reconoci
entrada
su
de
la
P!
salida
PO
Si
interrupcin.
reconocimiento
que
direccin
su
de
datos
PO,
de
que
para
que
sido
ha
su
interrup
1, la
CPU.
introducir
el
reconocimiento
un
la
de
interrup
travs
de
de
una
en
un
lnea
seal
procede
de
una
la
solicitando
address)
genera
seal
la
de
no
la
lneas
dispositivo
est
no
bloquea
vector
baja
interrupcin
un
FIGURA
la
CPU
dispositivo
ste
interrupt
el
en
modo
Las
de
0 y la
habilitando
prioridad,
Este
interrupcin
interrupcin
recibe
dispositivo
en
de
interrupcin
se
pasa
formar
todos
coloca
se
de
cadena.
13-15.
para
de
la
de
alta
descendente
de
peticin
permanece
produce
orden
Figura
su
serie
ms
prioridad
ltimo
OR
tiene
pendiente,
un
la
conexin
una
la
en
puerta
de
en
con
en
una
lnea
una
una
MUxto
el
dispositivo
que
La
colocando
coloca
se
interrupcin
colocando
del
consiste
muestra
se
un
interrupcin
vo
el
CPU
de
in),
(VAD*
durante
la
prioridad
El dispositivo
dispositivos
que
la
seal
una
interrupcin
dems
baja,
conectan
lnea
priority
priority
tiene
La
los
ms
Si
responde
prioridad,
prioridad,
dispositivo
al
CPU
de
habilita
la
interrupcin.
de
(entrada
(salida
I y
de
interrupcin.
CPU.
la
cambia
de
Daisy
las
Chain
conectada
de
como
Ea
acceder
todas
porque
La
va
y pasa
funciona
el
para
sondeo
series
alta
ms
hardware.
prioridad
de
acelerar
interrupcin
un
conexiones
para
tambin
es
de
el
para
interrupcin
prioridad
Para
hacer
con
tanto
de
la
vector
necesita
se
general
gestor
un
informacin.
esa
pmpio
su
forma,
unidad
Chain
de establecimiento
Daisy
solicitan
una
dispositivos
que
la primera
posicin,
seguido
el dispositivo
con
prioridad
entre
tres
dispositivos
de todos
los
se
dispositivos
hasta
seal
en
573
peticiones
tienen
entrantes
basndose
esta
como
las
acepta
peticiones
COMUNICACIONES
funciona
unidad
mtodo
en
Un
las
establecer
conexin
Daisy
los
va
la
en
La
Prioridad
el
de
De
puede
se
interrupcin.
El
de
hecho
La
procesador
interrupcin
directamente.
hardware
hardware
prioridad
con
interrupciones.
cual
han
se
dad
de
determina
rutina
siones
interrupcin
sistema
interrupcin
cada
miento,
propia
de
informa
la
a!
bloqueada.
P1
interceptar
no
tiene
la
ninguna
574
FUNDAMENTOS
interrupcin
dad
en
La
La
salida
del
PO
como
la
lnea
1 y
RF
Si
muestra
El
dispositivo
P1
reconocimiento
y
que
de
vector
de
mtodo
un
ms
puede
de
El
suficientemente
grande
el
bus
de
de
otros,
unos
para
asegurar
que
tanto
valor
la
si
datos.
Se
El
RF.
PI
de
supone
RF
latch
CPU
de
seal
activo
la
la
CPU,
0,
est
en
diferente
direccin,
PI
del
dispositivo
la
Si
deshabilitado
direccin
de
conectado
interrupcin.
est
PO,
de
vector
de
utiliza
los
bits
en
de
el
se
que
ms
lgica
de
13-17.
La
un
baja
prioridad
lgica
dispositivo
de
siendo
esta
puede
de
est
del
registra
el
alta
un
dispositivo
prioridad
de
status
bits
prioridad
de interrupcin,
ha
recibido
de
acuerdo
de
se
el
las
de
interrupciones
CPU
puede
interrupcin.
alta.
Esto
cuando
un
prio
tambin
dispositivo
atendido.
un
sistema
con
formada
por
un
fuentes
cuatro
de
registro
de
interrupcin
interrupcin
FIGURA
Eapa
13-16
de
una
cadena
de
prioridad
Daisy
se
con
VAD
circuito
de
ms
la
separa
establece
peticin
prioridad
interrumpa
cambian
que
se
cada
deshabilitar
para
programar
atiende
se
que
La
controlar
de
conjunto
un
dispositivo.
Aparte
para
enmascaramiento
con
cada
registro.
enmascaramiento
mientras
registro
un
de
de
permitir
La
Figura
de
baja
prioridad
travs
dispositivo
dispositivo
independientemente
direccin
bus
paralela
paralela
interrupcin
seal
registro
de
registro
ridad
de
la
posicin
la
incluir
el
vector
lo
prioridad
segn
con
retardo
un
0.
al
el
el
en
dispositivo
interrupcin
cada
una
de
priori
mayor
VAD
prioridad
de
lnea
de
su
est
lejos
solicita
la
el
es
coloca
mayor
dentro
de
vector
pone
propio
su
prioridad
de
damente
El
de
PO
en
incluir
maneja
iguales
son
la
ms
1 cuando
que
el
Cuanto
debe
RF
dispositivo
tiene
se
0,
siguiente
un
que
latch
CPU.
da
direccin.
Hardware
El
al
la
VAD
PO
entonces
coloca
dispositivo
despus
cada
que
pone
el
1,
de
Chain*
Daisy
de
OR
puerta
habilitacin
pasa
RF
su
pone
la
en
0,
la
es
colocando
dispositivo
l y PO
el que
dispositivo
este
siguiente
al
PI
con
prioridad.
lgica
su
reconocimiento
dispositivo
cadena,
la
entra
de
de
el
esta
es
13-16
latch
seal
reconocimiento
menor
cadena.
esta
en
de
de
COMPUTADORAS
DE
interrupcin,
una
seal
posicin,
Figura
La
la
forma,
esta
disposicin
la
primera
De
solicitando
recibe
que
PO.
est
que
datos.
de
salida
su
transmite
pendiente,
un
LGICO
DISEO
DEL
Chain
un
conjunto
muestra
la
en
bits
que
ENTRADA/SALIIM
Prioridad
ms
Reconocimiento
de interrupcin
de
Registro
interrupcin
de
la
Codificador
de prioridad
Prioridad
baja
Ao
Ai
4-12
Figura
de
Registro
enmascaramiento
VAD
Interrupcin
la
ponen
instrucciones
det
ms
la
interrupciones.
registro
se
aplica
de
a
forma,
esta
a
1 mediante
que
se
el
peticin
la
codificador
de
entrada
tiene
que
La
entrada
tiene
de
D3
las
dos
dos
de
prioridad.
La
las
La
de
la
salida
fuente
del
de
bit
de
un
bits
el
del
de
vector
codificador
se
bit
De
ha
puesto
direcciones
I si
pone
la
proporciona
Esto
enmascarada.
de
registro
cualquier
correspondiente
de prioridad.
se
del
entrada
mscara
las
y la
correspondiente
dos
salida
La
codificador
mscara
de
que
I
poner
de
alta
bits
de
su
genera
est
si
ms
V
0,
es
y las
0,
direccin
no
codificador
con
interrupcin.
Los
es
bits
01
y as
la
se
utiliza
del
vector
verdad
ha
seal
de
0.
cuando
CPU
4-4
11.
D:
independientemente
D
o
ms
direccin
la
I,
siempre
bajando
entradas
son
se
las
de
prioridad
los
de
=
4-5.
Tabla
valores
siguiente
la
no
los
la
encontrar
en
tiene
codificador
formar
puede
se
muestra
se
sucesivamente
cuando
para
de
Seccin
del
lgica
tiempo,
mismo
al
de
una
del
salidas
a
prioridad
otros
0,
I cuando
transfiere
se
es
a
dos
otras
D3
que
salida
iguales
igual
sean
de
es
de
La
baja.
alta
interrupcin
de
tal
con
la
independientemente
A, A0
que.
salida
la
1,
D2=
as
activadas
En
La
prioridad,
de
estn
tabla
su
alta,
funcin
entradas
preferencia.
entradas,
es
la
realiza
que
ms
tiene
ms
ms
de
alta
entrada
10
dos
cuatro
prioridad
son
vector
de
prioridad
salida
entradas
el
porque
que.
prioridad
es
de
si
ms
esta
entradas
entradas
todas
la
salida
La
bit
su
datos.
no
circuito
un
es
tal
es
cuando
entradas,
baja.
prioridad
prioridad
prioridad
de
de
que
la
codificador
ms
prioridad
interrupcin
prioridad
un
entradas
de
bus
ms
prioridad
posible
es
cuatro
codificador
el
numero
mediante
ponen
CPU.
de
codificador
las
interrupcin
por
mismo
interrupcin
de
si
CPU
de
para
El
la
el
se
y
la
programa
bit
slo
El
programa.
un
producir
para
una
transfieren
l egado
interrupcin
otras
AND
externas
3 tiene
interrupcin
de
CPU
paralela
tiene
Cada
reconoce
una
de
instrucciones
puerta
se
prioridad
condiciones
ciertas
enmascaramiento.
una
para
enmascaramiento
de
registro
Mediante
det
13-17
Hardware
entrada
La
programa.
El
baja.
FIGURA
segn
1 individualmente
se
CPU
r~
alta
ms
575
COMUNICACIONES
valores
y cuando
niveles
los
iguales
utilizan.
las
de
1.
Esto
0.
parte
pueden
del
vector
tener
de
asignado
Si
as
es
direccin
cual-
576
FUNDAMENTOS
valor.
quier
salidas
ejemplo,
Acceso
La
transferencia
disco
la
prosiga
memoria
(direa
la
gestionar
buses
El
la
DMA
el
ciones,
de
el
dos
al
En
del
datos
la
CPU
el
Eempo
que
el
por
el
control
la
lnea
sistema
comunicarse
para
memoria
entero
hacer
ciclo
de
el
controlador
que
de
CPU
de
de
la
de
perifrico
l amada
E/S
la
buses
la
memoria
directo
los
con
de
bu-
E/S
acceso
hace
se
acceso
los
de
operaciones
dispositivo
del
puede
acaso,
gestione
muchas
DMA
e!
CPU
el
como
si
poco*
transferencia,
entre
que
necesiten
la
de
para
memoria.
y del
memoria
se
control
de
los
estado
especiales*
transferencia
de
en
La
de
(bus
pedir
el
bus
CPU
de
direc
Despus
BG)
granied*
El
la
impedancia.
alta
Figu
DMA.
infor
para
buses.
activada,
CPU
la
Cuando
la
tiene
no
entrada
permiso
de
efec
para
de
peticin
la
deshabilita
normal,
operacin
su
comnmente
control
la
concedido
bus
buses.
a
de
(bus
BR)
requesu
para
la CPU
coloca
activa,
en
de
los
vuelve
bus
seal
est
de
salida
los
buses
buses.
el
controlador
se
que
palabra
robo
de
permitir
la
DMA
denomina
ciclo*
transferencia
de
transferencia.
slo
retrasa
directa
la
CPU
O
la
de
tan
de
transferencia
una
de
instrucciones
de
CPU
La
control
hacer
puede
operacin
rfaga
el
toma
Se
la
ejecuciones
entre
ciclo
memoria,
suspendiendo
enteros,
proceso
de
externo
la
con
bloques
para
de
mantiene
se
directamente
BR
control
a
habilita,
por
bus
usado
mtodo
facilita
que
entrada
salida
el
BG
CPU
y escritura
de
CPU
los
se
solo
un
la
acceder
Un
seales
de
lectura
seal
lnea
la
peticin
tomar
la
BG
de
de
formas*
mediante
de
Cuando
la
puede
diferentes
buses
control
lneas
que
palabra
de
de
seal
buses.
transfiere,
se
transferencia
tcnica
los
la
DMA,
y toma
Cuando
de
dejando
la
y
a
informacin
buses
de
y las
activa
extemo
todo
palabras
bloque
se
puede
un
de
esto,
deshabilitada
BG
los
los
de
operaciones
tuar
las
almacenamiento*
hacer
permitirle
ruta
esta
DMA),
deshabilitar
utiliza
control
DMA
En
de
seales
DMA
bus
hacer
mar
ceros
dispositivos
cuatro
de
rpido
CPU
relevar
temporalmente
capturar
muestra
ceda
la
de
tareas.
access,
es
de
que
CPU
dispositivo
un
la
podemos
priva
seis
los
1, 2 y 3.
0*
de
memoria.
puede
controlador
equivalentes
entre
la
otras
aadiendo
completar
interrupcin
de
vectores
ocupar
directa
se
de
13-18
ra
puede
memory
microprocesadores
los
informacin
transferencia
consecuencia,
los
de
con
puede
se
los
CPU
directamente,
que
direccin
memoria
Eliminando
tarea*
memoria
permitirle
una
COMPUTADORAS
8 bits
de
bloques
y
otra
de
Como
de
de
completar
nmeros
magntico*
DE
forma*
esta
directo
un
ses
los
vector
De
asignan
se
el
codificador
del
E/S
13-7
Por
LGICO
DISEO
DEL
CPU,
de
hasta
la
transferencia
l amado
proceso
de
operaciones
sus
robar
memoria-E/S
un
el
que
bus
de
ciclo
me
moria.
E!
controlador
El
controlador
dispositivo
de
de
de
DMA
necesita
Adems
E/S,
Bus
DMA
pedido
el
habitual
necesita
un
circuito
registro
de
interfaz
un
AB
Bus
de
direcciones
DB
Bus
de
dalos
cedido
de
registro
BR
Alta
CPU
Bus
la
comunicar
para
direcciones,
de
BG
RD
Lectura
WR
FIGURA
Seales
{deshahilitada}
si BG
Escritura
13-1*
de
control
del
bus
de
la
CPU,
impedancia
=
cuenta
CPU
de
y
direc-
el
ENTIBADA/SALIDA
dones
ca
un
usan
para
el
de
nmero
tamente
dad
13-19
Figura
que
selecciona
nales.
Cuando
DMA
ha
los
de
bus
el
(bus
datos
leer
de
DMA
(DMA
las
acknowledge),
de
la
de
lnea
RD
peticin
describi
se
como
\VR.
El
DMA
(DMA
se
request)
de
procedimiento
el
en
CPU
la
especificando
DMA
de
del
registros
BG
memoria
control
DS
bidireccio-
los
con
uni
CPU
entradas
son
Cuando
con
de
las
comunicar
registros.
La
La
control.
(escritura)
\VR
puede
lneas
direc
tpico.
DMA
lneas
habilitando
estos
la
de
travs
de
tas
directamente
activando
extemo
especifi
DMA.
(lectura)
en
se
hacer
puede
se
controlador
se
direccin
de
direcciones
datos
direcciones,
CPU
la
comunicar
direcciones
de
0,
escribir
puede
se
un
datos
RD
es
para
DMA
perifrico
reconocimiento
cedido)
de
de
lneas
de
cuenta
de
del
de
bus
entradas
Las
registro
bus
las
y
de
control
el
el
direccin
transferencia
bloques
mediante
select).
BG
y el
bus
el
en
con
bajo
mediante
CPU
DMA
de
buses
direccin
una
comunica
del
el
de
diagrama
la
con
del
travs
cedido
el
y RS
(Register
la entrada
select)
(DMA
El
La
memoria
la
de
registro
memoria.
transferir.
deben
se
muestra
registros
los
El
la
con
que
comunica
se
direccin.
comunicacin
palabras
dispositivo
el
entre
La
la
de
lneas
de
conjunto
dirigir
577
COMUNICACIONES
handshaking.
El
de
controlador
palabras
ficar
la
cada
de
palabra
una
fica
bajo
del
ei
de
el
bus
de
de
ha
se
Este
De
programa
la inicializacin
y
es,
la
registro
si
los
va
unidad
el
de
datos.
por
la
CPU,
hasta
perifrica
esencialmente,
un
en
puede
el
15-19
Diagrama
de
bloques
el
DMA
leer
de
el
que
un
incrementa
de
palabras
vez
la
escribir
en
se
instrucciones
de
DMA
de
despus
control
CPU
el
transfiere
se
que
los
especi
travs
contiene
de
registro
para
entero
por
controlador
se
especi
registros
como
del
registros
DMA
transfiriendo
y contina
bloque
formado
de
son
van
cada
El
cero.
comienza
DMA
programa
FIGURA
es
cuenta
uno
en
contenido
su
CPU
bus
de
cuenta
para
direcciones
direccin
decreinenta
registros
la
forma,
esta
de
registro
El
se
de
de
registro
un
direccin
una
bits
registro
memoria.
direccin,
contiene
Los
El
internamente
Todos
direccin
memoria.
la
direcciones.
la
de
registro
un
de
de
a
transferir.
E/S.
memoria
El
transferido
transferencia.
de
de
la
palabra
comprueba
control
inicializacin
una
se
Despus
entre
de
palabras
interfaz
de
registro
sobre
registros:
registro
tres
deseada
tiene
control.
que
modo
una
DMA
de
bus
palabra
numero
de
posicin
buffers
los
de
de
un
ha
datos
transferido.
de
El
E/S
que
proceso
incluyen
578
FUNDAMENTOS
la
direccin
te
informacin
de
La
La
registro
el
lectura)
La
cuenta
Un
bit
de
control
4.
Un
bit
de
control
de
cuenta
de
direccin
de
DMA
de
la
Transferencia
En
de
la
Figura
13-20
sistema
con
y de datos
las lneas
recibe
co
la
activa
lnea
DS
el
bit
RS,
de
lnea
informando
que
especifica
para
comenzar
se
almacena
inicializa
el
el
en
DMA
mandando
la
siguien*
el
modo
la
transferencia
palabras
en
el
los
datos
estn
disponibles
control
escritura
palabras
de
a
palabras
control.
menos
la
que
el
en
Una
vez
que
CPU
reciba
transferido.
han
se
de
cuenta
registro
DMA
e!
con
cuntas
la
el
en
comunicacin
memoria-
lectura
DMA
direccin,
de
de
de
bloque
como
de
registro
chequear
que
transferencia,
de
el
el
escritura).
de
numero
la
necesite
memoria
(con
informacin
detiene
la
procesador.
cualquier
La
CPU
inicializa
de
inicio,
de
interfaz.
el
DMA
puede
el
DMA
de
El
FIGURA
Transferencia
CPU
que
est
los
buses
DMA
DMA
tiene
del
su
bus
datos
de
los
otros
del
bus
Entonces
13-20
de
DMA
en
un
sistema
el
La
deshabilitados.
estn
Una
con
procesador
direcciones
activa
que
vez
el
que
de
controlador
CPU
DMA
perifri
dispositivo
el
entre
buses.
componentes
de
direccin
propia
DMA,
los
cediendo
entre
travs
datos.
de
transferir
peticin
una
que
DMA
travs
manda
la
de
el
con
comenzar
perifrico
informando
controlador
comunica
se
unidad
CPU
al
del
posicin
La
Cuando
BR
de
en
la
ilustra
control
memoriala
flC,
con
CPU
DMA
se
como
La
bloque
es
que
de
un
del
CPU
interrupcin
DMA.
almacenados
ser
palabras
inicializa,
se
seal
una
comienzo
palabras,
de
COMPUTADORAS
datos:
van
comienzo
DE
del
de
2.
concreto
bus
de
3.
registro
el
un
por
direccin
(para
LGICO
DISEO
DEL
responde
el
DMA
DMA
con
su
pone
el
IDA
ENTRADA/SAL
valor
actual
de
el
(para
cin
de
ces
comunicarse
de
recibe
recibe
lectura
escritura
la
las
entre
dos
Para
cada
palabra
palabra
bus
y aporta
la
direccin
memoria
su
DMA
la
dad,
Si
ms
tarde.
puede
continuar
solicita
Si
del
este
su
de
el
acceso
la
cuenta
La
datos
el
en
DMA
hacer
bus
datos
de
la
opera
puede
enton
transferencia
una
al
RD
bus
controla
perifrica
unidad
para
CPU
la
de
el
As,
seales
las
palabra
una
pone
memoria.
bus
de
directa
datos
moment
est
de
palabras
peticin
de
bus.
La
CPU
bar
el
Si
puede
nmero
Un
el
de
pareja
cos.
Cada
bras
los
canal
tambin
canales
rpidas
discos
los
sor)
de
comunica
cada
de
los
le
ta
con
Un
derivado
la
E/S.
Al
til
contrario
algo
la
CPU
transferencia,
el
una
y eli
posterior
mediante
del
una
de
registro
transferido
han
se
cuenta
xito.
con
as
momento,
En
que
compro
como
aplicaciones,
las
entre
tarjetas
de
cuenta
la
pala
prioridad.
menor
transferencias
las
incluyendo
grficas
su
perifri
de
de
canales
tiene
canal
diferentes
registro
su
los
que
cada
caso,
conectan
antes
muchas
en
este
se
direcciones
la
luego
de
memoria,
Con
memoria
de
encarga
involucrados
de
excepto
que
el
que
controlador
de
de
medios
de
ingls
Dala
E/S
CPU
de
la
es
ciertas
un
proce
va
comunicacin
Communication
mejora
tareas
en
el
rendi
relacionadas
adecuados.
E/S
se
la
E/S.
de
una
por
relevando
salida,
disea
de
manejar
para
DMA,
que
debe
los
configurarse
detal es
se
que
procesador
en
compuestos
del
procesadores
relevo
basado
entrada
otros
(DCP,
memoria
transferencias
u
datos
los
de
el
procesadores
las
Proces-
Input-Output
sistema
de
uno
todos
con
directo
procesadores
tareas
telfono
por
de
uso
de
las
en
remota
ingls
acceso
un
nmero
un
del
de
incorporar
directamente
comunicarse
(IOP,
esta
puede
procesador
un
de
capacidad
configuracin,
con
se
CPU,
tarea
entrada/salida
mediante
CPU,
la
con
del
los
a
que
una
contenido
el
canal.
un
de
comunicacin
proporcionado
similar
es
de
memoria
unidad
su
asignndoles
IOP
activar
forma
transferencia
la
palabras
cualquier
en
atienden
se
la
IOP
de
beneficio
sistema,
E/S
de
con
las
palabras
ms
domsticos
procesador
El
del
de
Cada
quehaceres
l ama
Processor).
miento
lOPs.
comunica
se
que
se
haya
de
transferencia
de
lee
registro
muy
unidad
una
ms
de
sador
en
uno
CPU
serie
dispositivos
dividir
puede
se
transfe
puede
solicita
fin
del
y reconocimiento,
asignarles
procesador
un
procesador
de
E/S,
Un
CPU
todas
comunicndose
como
los
bus
Luego
se
transferido.
ha
E/S.
del
veloci
alta
se
DMA
el
cero,
E/S
interfaz
clasificar
del
cualquier
para
la
interrupcin,
de
tener
externos
con
se
magnticos
tener
procesadores
dispositivos
se
puede
CPU
ya
de
lugar
ms
cuenta
es
Procesadodes
En
que
peticin
perifrico
de
el
que
su
mayor
DMA
de
entre
de
peticin
propio
prioridad
tiene
transferencia
La
de
la
indica
puede
DMA
con
todo
peticin
lnea
DMA
a
esto
que
control
de
el
ceno,
responde
registro
de
seales
informa
cero,
palabras
controlador
de
de
Cuando
l ega
es
leer
lnea
la
programa.
CPU
valor
la
baja,
se
hasta
de
dispositivo
terminado.
haya
el bloque
un
decre-
el
alcanzado
nuevo.
Adems
la
el
proceso
En
transferencia
contina
deshabilita
DMA
de
contador
interrupcin.
palabras.
el
palabras
direcciones
ha
no
perifrico.
anterior
de
registro
su
de
del
su
es
su
buses
incrementa
procedente
como
y
el
DMA
Si
palabras.
perifrico
caso,
Cuando
el
pronto
ejecutando
de
miento
inicializando
leer).
(para
de
que
peticin
tan
velocidad
los
el
mina
de
segunda
En
DMA
lnea
transferencia
la
de
activar
se
una
rido.
la
direcciones,
DMA
dalos
del
transfiere,
se
cuenta
la
lnea
inicia
se
perifrico.
de
travs
mientras
que
de
registro
comprueba
menta
bus
del
del
unidades,
de
el
al
579
COMUNICACIONES
deshabilitado.
neamente
13-8
DMA
reconocimiento
el
una
con
datos
en
de
perifrico
escribir)
direcciones
reconocimiento
un
Cuando
de
registro
su
y manda
WR
del
enteramente
procesa
580
el
CPU,
la
por
IOP
realizar
puede
duccin
otras
cdigo.
Figura
de
la
En
memoria
La
La
El
la
puesta
de
La
memoria.
datos
los
entre
transferirlos
cantidad
determinada
los
da
IOP
al
controlado
DMA.
La
en
tiene
por
en
cutan
decisiones
a
cando
una
por
dnde
A
la
CPU.
instrucciones
las
de
las
actividades
instrucciones
E/S
de
lee
que
IOP
el
lee
FIGURA
13-21
Diagrama
de
realizar
la
la
bloques
memoria
Una
CPU.
de
los
deja
luego
de
un
sistema
se
suelen
comando
un
de
E/S
CPU
eje
se
una
empezar
to
para
la
de
ser
soli
la
CPU
CPU
colo
examinada
al
IOP.
distin
para
tienen
al
informa
transferencia
comandos,
l amar
procesadores
la
E/S
realiza
para
de
res
La
para
necesarias
I/O,
de
detal es
instruccin
con
memoria,
operacin
una
del
basados
de
E/S
tpicamente
peticiones
las
de
sofis
de
esclavo.
de
cambio,
la
nivel
sistemas
los
operaciones
en
transfe
mtodo
independiente
de
una
memoria
de
instrucciones
status
la
al
procesador
de
de
concreta
desea
se
programa
que
posicin
Cuando
IOP,
y cantidad.
mtodo
antes
en
transferi
del
es
las
responde
Tambin
una
en
el
es
las
La
E/S.
de
al
depende
otros
pero
condiciones
las
comprobar
status
el
encontrar
CPU
la
de
IOP
el
operaciones
proporcionan
las
memoria
bits
y
ensamblar
de
la
las
necesario
32
de
similar
es
procesador
la mayora
En
maestro
interrupciones.
de
palabra
posteriormente
IOP
mediante
CPU
la
operacin.
todas
instrucciones
y tambin
las diversas
E/S
en
citudes
procesador
cada
escala,
alta
una
los
con
ser
similar
memoria
la
puede
velocidad
de
su
dispositivos
estructurar
velocidad
es
con
los
de
directamente
cierta
una
conectados
comunican
se
muy
inicializar
de
Las
IOP.
el
es
IOP
iniciar
puede
tarea
de
mar
sistemas
CPU
la
la
transferencia
guirlos
En
salida
de
dispositivos
y los
La
comunicacin
Desde
transferencia
Despus
palabra
una
E/S.
debe
cierta
com-
perifri
la
palabra
una
una
tareas
varios
de
IOP
programa.
el IOP
desde
mediante
con
ejemplo,
en
similar,
forma
procesadores.
entre
El
propio
su
datos
CPU.
IOP
el
transfieren
se
De
la
Por
en
ejecuta
dispositivo
y el
de
formato
y
recogen
CPU
datos
El
empaquetarlos
se
CPU
fuentes.
entrada
CPU.
la
IOP
el
procesador
el
en
la
programa.
la CPU
que
sistema.
del
cualquier
procesador,
asignada
que
los
al
IOP
entre
datos
del
forma
ticacin
Los
la
y tra
las
el programa
y continua
de los
datos
iniciar
de
dos
del
IOP
el
procesador
solucionar
para
de
memoria
la
diferentes
las
datos
de
tarea
E/S.
Adems,
bifurcacin
con
cada
transferencia
memoria.
de
de
memoria
manda
se
rencia
to,
de
comunicacin
La
y la
los
de
memoria,
de
ciclo
un
la
la
de
mientras
palabra
una
en
robando
de
para
instrucciones
de
sistema
un
con
necesario
normalmente
internos
de
comunicarse
puede
Las
lgicas,
bloques
independientemente
opera
memoria.
la
de
de
aritmticas,
son
diagrama
y
transferencias
las
como
procedentes
un
dispositivo
de
bytes
cuatro
coger
datos
para
instrucciones.
propias
sus
facilitar
camino
frecuentemente
los
ejecutar
COMPUTADORAS
procesado
tiene
IOP
un
dispositivos
difiere
de
del
CPU
el
marcha,
en
perifricos
palabras
de
IOP
DE
central
posicin
responsable
proporciona
es
el
muestra
se
la
CPU
putacionales.
y
13-21
ocupa
DMA.
cos
acceder
puede
especficamente
de procesamiento
tareas
IOP
diseado
han
se
LGICO
DISEO
DEL
FUNDAMENTOS
funciones
ENTRAD
similares.
donde
de
programa
de
centro
nican
uno
visin
Figura
insertando
los
IOP
un
el
Este
de
13-22.
La
una
el
diferentes
los
casos*
el
mediante
mtodo
omite
simplificado
ejemplo
de
informacin
deja
procesador
de
mayora
la
el
La
de
los
la
detal es
al
ejecutar
el
acta
como
la
apreciar
Para
otros.
CPU
informa
dependiendo
formas*
memoria
la
para
cual
algunos
CPU
momento
y el
IOP
se
comu
proporcionar
para
una
bsicos.
conceptos
secuencia
realizarse
puede
En
ilustraremos
tpico,
otro.
se
IOP
IOP.
del
es
581
COMUNICACIONES
programa
cuando
memoria
la
en
y el
utilice.
CPU
que
cada
donde
mensajes*
con
de
La
concreto
en
de
operacin
la
entre
procesador
del
la
encontrar
comunicacin
La
de
puede
E/S.
comandos
los
el
constituyen
comandos
los
de
palabras
Las
IOP
A/SALIDA
operaciones
CPU
manda
palabra
de
instruccin
una
status
en
de
Operaciones
realizar
puede
se
segn
de
memoria
Contina
CPU
Operaciones
CPU
la
la
FIGURA
Comunicacin
15*22
CPU-lOP
en
la
comprobar
para
la
muestra
se
para
ruta
su
dcMQF
el
diagrama
del
IOP.
chequeo.
IOP
Los
de
flujo
de
El
respon
bits
de
la
582
de
palabra
de
indican
status
sobrecarga
Si
IOP
del
lodo
est
en
de
memoria
y del
dispositivo
ocupado
CPU
La
direccin
La
estado
COMPUTADORAS
DE
dispositivo
E/S.
de
siguiente.
E/S,
de
el
IOP,
del
transferencia
lo
LGICO
DISEO
DEL
FUNDAMENTOS
la
consulta
la
orden,
palabra
CPU
de
como
instruccin
le
estado
listo
dispositivo
memoria
la
ejemplo
por
o
instruccin
esta
con
E/S,
de
status
la
manda
recibida
de
transferencia
otra
con
para
comenzar
dice
al
qu
es
transferencia
la
IOP
para
decidir
para
donde
encontrar
ocupado
con
su
programa.
de
grama
Cuando
E/S.
IOP
termina
CPU
La
ria.
La
de
palabra
operacin
El
E/S
cuida
IOP
memoria,
de
forma
el
de
acceso
de
tivos
cho
E/S
la
que
proceda
estructuras
dor
de
tar
varios
de
E/S
ms
de
un
manejar
puede
interrupciones
terminar,
de
la
E/S.
si
de
esperar
E/S
el
por
est
limitado
que
los
por
Los
magnticos
En
caso,
la
el
este
frecuencia
de
transferir
para
iniciadas
relevar
una
que
problemas
proporcionan
memoria,
una
hacer
lgica
de
de
de
de
se
de
de
de
la
Software
Interface.
A.,
and
San
J.
L.
Francisco,
HENNESSY:
CA:
Computer
Morgan
and
Organizaran
Kaufmann,
1998.
Design:
E/S
prioridad
prioridad
transferencia
participacin
pequea
independencia
mayor
La
la
mo
manejo
interfaces
varias
interrupcin.
logran
una
con
los
extensas,
serie
chain
con
conec
funcionan
cmo
con
de
memoria
grfica.
controla
el
para
sistemas
entre
transferencias
fuentes
daisy
una
en
paralela.
interrupcin
las
entre
tiempo
y vimos
de
CPU
la
mediante
la
interfaces
tarjeta
una
alternativa
de
perifricos,
E/S,
y
interfaz
la
solucin
informacin
directos
E/S
procesadores
como
serie
de
duro
disco
un
y examinado
va
a
tpicamente
buses
E/S
los
informacin
accesos
interfaz
la
USB
el
prioridades
lgica
software,
entre
D.
mu
es
del
CPU
la
The
da
CPU.
manejo
E/S,
PATTERSON,
la
disposi
Referencias
1.
la
y
de
uso
discos
con
l amados
E/S,
teclado,
de
considerado
modos
establecer
paralelo.
los
determina
memoria.
incluyendo
un
genrica
de
los
mediante
directamente
error
dispositivos
como
de
debe
los
de
rpidos,
soporte,
de
presentado
transferencias
de
en
IOP
memo
algn
CPU
unidades
pane
ciclos
CPU
de
dan
les
estructura
principalmente
medio
dispositivos
Hemos
transmisin
visto
Las
Para
la
complejos,
ejecucin-robo.
los
interfaz
una
Hemos
teclado.
y
memoria.
que
la
de
hemos
Tambin
tos
asociadas
ejemplo
un
que
de
no
mayor
de
la
ocurrido
compiten
operando
es
posible
estar
dispositivos
puesto
estudiado
dispositivos
relojes
diferentes
l evan
deteriorarse
sistemas,
apreciable
nmero
un
presentado
Hemos
un
embargo,
la
captulo
hemos
visto
Hemos
varios
de
la
diversas
CPU
la
pueden
la
de
velocidad
la
pues
Sin
las
entre
que
de los
Entonces,
ha
la
el
errores.
IOP
El
dispositivos
la mayora
En
utilizar
digitales
controladores.
dos
CPU.
del
captulo
este
las
memoria
la
datos
programa.
de
transferencias
las
con
Resumen
En
la
de
otro
si
status,
pro
DMA.
interrupcin
concreta
de
palabra
satisfactoriamente,
memoria.
la
pueden
puede
CPU
la
de
IOP
de
grficas,
tarjetas
velocidad
13-9
saturen
menor
que
de
la
de
sin
transferencias
procesa
nmero
el
terminado
ha
se
bits
los
posicin
una
en
de
IOP.
del
status
el
por
peticin
una
status
transferencia
est
transferencias
el
leer
para
de
de
las
CPU
la
mientras
la
inspeccin
todas
que
manda
programa,
informe
su
terminado
ha
se
de
memoria
tiempo
si
Por
de
su
IOP
el
mediante
memoria
instruccin
de
indica
status
transferencia.
la
durante
de
una
contenido
el
mientras
programa
la
consultan
enviando
responde
otro
con
programas
la ejecucin
colocando
responde
continuar
puede
Ambos
el
CPU.
la
CPU
la
Ahora
Hardware
ENTRADA/SALIDA
2,
Van
3,
Messmer,
Gil uwe*
F.:
H.
P.:
PC.
Indispensable
The
MA:
Reading*
Hardware
PC
1994.
Addison-Wesley*
Book.
2nd
ed.
MA:
Reading*
Addison-
1995.
Wesley*
4,
Undocumented
The
583
COMUNICACIONES
MindShare,
Inc.
(Don
Addison-Wesley
Serial
Universal
Anderson):
Developers
Architecture.
System
Bus
MA:
Reading*
1997.
Press,
Problemas
El
nible
13-1.
signo
indica
(+)
la
en
ms
problemas
direccin
de
Êncuentre
formateada
Disco
13-2*
Estime
el
13-3*
direcciones
son
iguales
externo
das
13-4*
13-5*
512
16
63
512
que
rente?
cada
(b)
que
tradas
los
debe
(CS)
0
la
las
entrada
CS
entradas
direcciones
*Un
tipo
sexta
RSO
de
diferente
el
25%
de
los
del
de
8 bits
de
de
E/S
243.
disco
de
100
MB/s.
la
Figura
de
la
CPU
gi
13-5
circuito
el
Muestre
E/S
la
retardo
transferencia*
242
la
13.5
Figura
conecta
y las
entra
direecio-
pueden
se
lnea
una
direccin
de
dife
formar
para
registro
tiene
las
entradas
registros
50%
de
son
cada
RS
los
E/S
registros
slo
de
de
las
Se
la
en
total
el
restante
la
direc
conecta
conectan
se
Determine
24
direcciones).
hasta
cada
para
con
25%
de
se
direccionar
y escritura
que
de
5
imerfa2.
de
pueden
interfaz
lnea
7 y
de
CPU
seleccin
lnea
direccin
(un
1 y RSO.
lectura
para
de
la
escritura
la
y
unidades
interfaz
de
concreto*
la
entradas
interfaz
lneas
todas
en
de
En
de
13-5*
Figura
seis
las
unidad
Las
la
en
de
direccin.
primera
de
separadas
el
una
interfaz.
de
cada
no
mostrado
de
la
respectivamente*
de
que
ms;
decodificados
Cada
diferente
de
CS
seales
Suponga
se
tipo
bits.
lnea
E/S
de
utilizando
interfaz
completamente
del
unidad
bits
la
241,
en
(CS)
chip
ocho
entrada
la
RSt
registros
disponible.
lectura*
de
B)
8.5
suponiendo
interfaz,
de
una
(220
bsqueda*
de
de
mostrado
tipo
bits
estn
E/S
la
tabla:
chip?
de
conecta
se
240*
direccin
de
del
unidades
conecta
se
las
del
16
direcciones
de
de
una
seleccin
seleccin
direcciones
siguiente
interfaz.
interfaz
de
de
binario
MB
tasa
de
registros
cuatro
entre
la
de
lnea
bits
los
conectar
de
de
despreciable;
en
de
RS\
de
tiempo
parmetros:
a
de
bloque
un
controlador*
asignadas
equivalentes
seis
cin
siguiente
del
383
transferir
para
los
direcciones
conectan
chip
16
necesario
unidades
utiliza
13-6.
63
la)
Se
8191
los
dispo
Bytes/Scctor
se
utilizando
Sectores/Pista
Cilindros
la
en
Cuntas
descritos
512
tiempo
nar
duros
63
con
solucin
una
1023
que
RSO
CS*
discos
hay
que
ms;
Las
los
indica
dada
4. i 7
ro*
asterisco
de
Cabezas
tiempo
memoria
y el
http:/www.librosiie.net/Mano.
capacidad
la
avanzados
Internet:
CPU
son
de
dos
direccin
los
slo
registros
de
584
FUNDAMENTOS
direccin
13-7,
unidad
texto
para
de
de
positivo
etiqueta
carga
seal
IBP
dato
(b)
de
la
CPU
la
izquierda
CPU
la
y
cada
para
interfaz
una
de
seal
Una
el
dato.
1BF
lee
la
alto
interfaz
la
de
despus
de
el
en
en
datos.
de
dispositivo
unidades.
tres
transferencia.
mostradas
la
en
E/S
de
13-6
Figura
Hay
derecha.
la
transferencias,
las
del
la
CPU,
las
entre
nivel
bajo
registro
nivel
se
etiqueta
bajo
nivel
Un
pasa
contenido
interfaz
se
activa
dis
el
la
interfaz
interfaz.
la
el
desde
a
la
este
en
aparecen
datos
handshake
de
de
dicha
que
de
de
datos
strobing
con
handshake
muestre
para
una
de
sta
que
tiempos
entrada
l eno).
pertinentes
de
de
de
cuando
bloques
transferencias
las
de
CPU
cedente
de
la
entrada
registro
aceptado
ha
de
diagrama
que
la
de
al
interfaz
E/S
salida
de
interconexiones
un
^Suponga
entre
E/S
diagrama
las
con
Dibuje
buffer
de
la
de
un
E/S
lnea
ful /,
lnea
La
los
transferencia
la
con
interfaz.
la
bus
que
lectura
de
asociadas
de
del
indica
Dibuje
(a)
unidad
buffer
el
si
direccionar
pueden
se
diferentes
nombres
utiliza
handshake
(strobe)
(input
seal
una
la
STB
1BF
STB
comercial
de
como
como
13-8*
interfaz
lneas
E/S
registros
Cuntos
bits?
cuatro
las
COMPUTADORAS
(bidireecionales)
contiene
Una
DE
y escritura
lectura
de
son
LGICO
DISEO
DEL
ambas
pro
iniciado
han
se
realizan
se
direccin
una
la
por
CPU.
Dibuje
(a)
de
un
diagrama
los
diagramas
aplicar
bloques
las
muestre
que
interconexiones
realizar
para
las
transferencias.
(b)
Dibuje
cin
debe
se
tiempo
13-9*
Suponga
entre
la
que
CPU
dente
de
la
las
transferencias
de
la
CPU
Dibuje
(a)
de
despus
tiempos
tiempo
de
un
strobe
el
que
izquierda
cada
diagramas
los
diagramas
ames
de
la
interfaz
de
las
una
de
los
que
mostradas
de
E/S
13-7
Figura
derecha.
Hay
ambas
iniciadas
las
muestren
que
la
que
1 y
ponga
la
en
la
transferencias,
bloques
se
direc
se
quita
se
efectan
un
0.
ponga
suponga
strobe
el
handshaking
con
para
de
se
transferencias,
dos
las
para
antes
direccin
una
interconexiones
proce
CPU.
la
por
realizar
para
las
transferencias.
(b)
13*10*
Dibuje
tiempo
peticin
*Cunlos
los
asincrona
serie
con
dos
Transmisin
asincrona
serie
con
un
Esboce
el
por
letra
pezando
del
Cul
de
por
el
la
diferencia
bit
bits
11
par.
Suponga
significativo,
tiempo
aplicar
un
de
despus
serie
el
con
de
115.200
a
cuando
el
la
de
13-8)
Figura
transmite
57.600
paridad
que
el
del
ASCII
bit
de
baudios
8 bits).
carcter
a
ASCII
cdigo
se
continuacin
transmite
se
entre
la
transferencia
de
informacin
serie
sncrona
de
transmite
em
del
carcter,
es
la
que
baudios.
se
cdigo
lnea
una
de
parada.
parada.
(similar
bits
que
en
de
de
lnea
asincrona
menos
debe
se
un
caracteres
bit
una
para
de
tiempos
comunicacin
paridad
con
de
diagrama
lnea
una
apartados
direccin
quite
transmitir
pueden
(Suponga
se
modos?
siguientes
Transmisin
los
1 y
ponga
(b)
(c)
Repita
la
que
se
0.
segundo
por
de
uno
se
(a)
la
13-12.
ponga
suponiendo
tiempos
peticin
la
que
caracteres
cada
en
13-11.
se
de
y asincrona?
cdigo
13-13,
*Esboce
diente
eleccin
13-14,
forma
de
forma
de
de
SYNC
de
patrn
Explique
utilizado
el
qu
por
USB
en
la
seleccionado
patrn
585
correspon
buena
una
es
sincronizacin.
la
cadena
siguiente
el
para
NRZE.
conseguir
para
La
ondas
onda
COMUNICACIONES
ENTRADA/SALIDA
datos
transmite
se
USB:
mediante
01UU11001000001II1110111111101
(b)
Suponiendo
Modifique
(c)
Esboce
la
*La
palabra
Bye,
(device
(al
13-15,
que
dispositivo
los
Enumere
da
13-16,
Repita
Acknowtedge.
13-17,
Cul
13-19*
sucede
miento
de
de
13-2
13-22,
el
la
CPU
onda
NRZI.
b.
apaado
transmite
se
final
punto
de
paquete
del
direccin
una
2.
address)
(endpoint
Handshake
una
para
para
de
de
antes
de
de
interrupcin
peticin
cualquier
y
retomo
la
en
interrupcin
el
que
la
establecer
(VAD)
iguales
valores
VAD
con
prioridad
con
rutina
los
binarios
224*
225,
su
reconoci
un
de
prioridad
el
mandado
fuente
Cualquier
lugar
tener
para
a
2 ha
da
una
una
cuando
13-15
Figura
prioridad.
interrupcin
con
de
13-17
No
tipo
interrup
por
dispositivo
responda
CPU
bifurcacin
Figura
iniciada
la
en
que
puede
se
hacer
la
cmo
de
de
interrupcin?
mostrada
prioridad
despus
pero
datos
de
sin
programa
Handshake
de
paquete
un
de
hardware
necesitan
vector
el
13-20
hardware
de
Una
bits,
transferencia
una
procesador
Problema
Disee
fuentes
13-23.
de
al
alma
servicio
programa
de
valores
cuatro
!a
el
en
de
equivalentes
di
024,
y 027?
Repita
*
del
0 y el
control
con
sin
se
de
utilizar
Explique
interrupciones.
cambios
de
Hlo
interrupcin
direccin
las
resultado
de
Dato
palabra
chain
daisy
a
la
026
la
bajo
una
comn.
servicio
reccin
de
al
interrupcin
025,
bsica
procesador
de
*Qu
para
interrupcin
interrupcin?
cenamiento
13-20.
13-15
Ea
interrumpir
puede
el
direccin
y de
forma
la
relleno.
NRZL
solicita
un
esboce
relleno,
de
ASCII
una
salida
de
en
Considere
de
address)
de
bit
para
en
39
transferencia
una
*Qu
dispositivo
peticin
NRZI
codificada
ventaja
la
sobre
bit
el
onda
de
codificacin
la
el
aplicando
forma
problema
es
cin
13-18.
el
cadena
paquetes
de
antes
utiliza
se
no
la
los
para
de
interrupcin
de
paralelo
en
226
para
227*
y
un
sistema
seis
con
interrupcin.
estructura
prioridad
con
disea
se
de
forma
direcciones
proporcione
que
de
vec
tores.
(a)
Obtenga
(b)
Las
Ea tabla
cionar
*Por
nes
verdad
x*
w,
direccin
una
direcciones,
13-24,
de
salidas
cuatro
y,
de
las
para
qu
lneas
propsito
de
del
por
la
controlador
se
de
de
mayor
de
usan
como
DMA
salidas?
codificador
un
codificador
vector
empezando
qu
de
condensada
z
con
bits
de
la
prioridad
forma
de
prioridad
con
se
utilizan
para
Enumere
EOwxyzL
16
propor
las
prioridad.
son
bidireccionales?
Bajo
qu
condicio
4.
16
586
FUNDAMENTOS
13-25,
DEL
Es
que
se
(a)
(b)
PfSEO
necesario
LGICO
transferir
comienza
muestra
en
cin
1024
en
la
la
Figura
los
Indique
Indique
las
dos
COMPUTADORAS
DE
de
palabras
direccin
2048.
disco
un
magntico
transferencia
La
parte
una
efecta
se
mediante
de
la
memoria
DMA,
segn
13-20,
valores
paso
de
iniciales
paso
primeras
la
que
cantidad
palabras.
debe
de
transferir
acciones
la
que
CPU
se
al
realizan
controlador
durante
de
la
DMA.
introduc
CAPTULO
1[4
Sistemas
el
En
implementacin
ms
en
lo
rpida
grande
memoria,
cuencia,
sos
tual.
Esta
memoria
de control
Una
hardware
de los
un
de
especiales
de
periodo
y software,
DRAM)
mente
accesos.
la
memoria
en
el
de
tiempos
sistema
dice
que
En
del
desarrollar
conectada
para
externa
de
N.
virtual,
sistema
memoria
del
parte
man
deIT.:
genrica
estrechamente
E!
termino
ingls
cach
no
suele
ser
al
la
mayora
del
mediante
medio
orden
hard
(usual
mayor,
pero
de
mayora
cdigo
de
principal
traducido
dei
la
principio
con
de
manejo
de
interna.
la funcin
plenamente
Por
al bus
de la CPU.
el interfaz
el disco
duro,
de
memoria.
su
vir
los
y datos
en
componentes
creciente,
y disco
pero
duro),
se
memoria.
relacionados
la unidad
dedicado
cach
propia
de
dispone
procesador
pequea
acce
y memoria
mecanismos
de
capacidad
de
memoria
los
acceso
progresin
una
(cach,
computadora
est
parte
mayor
componentes
estos
menores
una
hardware
para
existe
que
de
es
la
tamao
tamao
la gran
del
de
intermedia
jerarqua
procesador
de
principal
para
de
impiementada
intermedia
esa
aparenta
cach1
cargo
de
Co
conse
memoria
dotada
tiempo
un
virtual,
memoria
Dado
duro.
vez
con
memoria
real
siendo
cada
de
que
la
de
hacerse
pueda
principal
una
de
acceso
componentes
Unit),
La
mayora
la
memoria
CPU,
Como
y rpida,
que
la
por
memoria
una
lenta.
y
la
que
lento)
ser
pequea
permiten
de
directa
costosa
la
real.
memoria
de
computadora
disponer
implementacin
en
para
profundizaremos
una
es
pueda
conceptos:
dos
como
memoria,
una
de
en
memoria
almacenamiento
un
disco
es
diagrama
gement
ch
cia
de
acceso
existe
el
cantidad
Dentro
de
de
de
basa
una
comporta
se
los tiempos
El medio
virtual
conserva
de
reloj
emplea
se
es
de
DRAM,
captulo
este
memoria
deseable
cmo
la
demasiado
elegante
alguno
que
ordenados
la CPU.
una
memoria
memoria
ms
(aunque
solucin
cach
accesos
ware
tpica,
En
lo
que
es
solucin
rpidos
son
grande.
ser
computadora
una
memoria
de
de
demostraremos
despus
sistema
premisa
SRAM
incluyendo
memoria.
de
el
la
de
una
para
estudiaremos
sistemas
constituye
que
RAM,
tecnologa
la
de
partiendo
menzaremos
9 discutimos
Capitulo
la
memoria
de
la
soportar
Puesto
de
memoria
memoria
la
supuesto,
del
al
bus
espaol.
que
cach
la
Captulo
jerarqua
1 existe
(MMU,
Tambin
cach
existe
RAM
y el
controlador
el
en
demasiado
es
una
y.
Mana
Memory
virtual.
esta
una
memoria.
de
memoria
debido
de
ca
la presen
disco
for
588
14-1
DISEO
DEL
FUNDAMENTOS
Jerarqua
En
de
la
la
14*1
Figura
nivel
el
cach.
el
memoria
ta
la
en
En
los
l eva
En
principal.
consume
al
mente
mayor
Manteniendo
la
si
el
el
ta
no
el
una
si
los
datos
sobre
CPU
el
en
Para
una
en
de
manejo
forma
de
los
palabras
de
de
un
byte
colacin
este
ltimo
leer
de
y
direccin
De
todos
tiempo.
buscada
caso
la
de
instruccio
bsqueda
el
disco
duro,
mediante
CPU,
de
una
desde
el
disco
si
promedio
acceso
memoria
de
encuen
Ocasional
de
en
palabras
tiempo
un
direcciones
se
las
operacin
ser
bloque
un
el
del
considerable
de
lo
como
es
son
habitual,
as
que
forma
14-1
de
de
que
Aun
Esta
FIGURA
Jerarqua
y detal es
complicaran
prctica
bytes.
suponiendo
palabras.
de
cdigo
el
ahora
hasta
memoria
escritura
y
los
de
as
direcciones
en
este
para
datos
proceder
operacin
del
hardware
Hosas
mueven
oculta
El
importantes,
captulo
evitar
es
especifi
(opcode)\
de
se
suele
innecesaria.
forma
un
dreccionar
se
de
ejem
un
primero
puede
se
que
lectura
considerar
clarificar
menor
aspectos
texto
vamos
debemos
objeto
mediante
palabra
algunos
una
memoria
modos
operacin
seguiremos
grupos
de
jerarqua
instrucciones
punto
tal
la
considerado
una
bytes,
debe
arrojando
determinada
trae
contra,
de
jerarqua.
esta
hemos
almacenados
la
principal,
este
de
del
la
nica
que
no
parte
parte
CPU,
duro,
la
por
de
principal.
juegos
en
mayor
la
buscado
mayor
La
satisfechos
pasan
disco
el
la
la
espacio
un
cuales
por
principal.
no
instruccin
palabra
En
memoria
CPU
encuentra
se
dato
memoria
satisfactoria,
nocin
los
es
la
largo.
ve
los
encuentra
capaz
CPU
de
rpida
alguna
ser
de
bytes
expusiesen
simplicidad,
Por
palabra.
una
programa
CPU
de
muy
memoria
se
y por
cenan
un
esta
acceder
de
que
la
de
mayora
palabra.
dato
raramente
la
potencial
direccionamiento
modo,
de
leda
ser
suele
mente
en
la
una
que
atendidos
sean
la
de
cach.
CPU
encuentra
accesos
el
que
memoria
una
Muy
tiempo
Adems
la
que
los
algunos
jerarqua
de
dado
situacin
que
en
control
cach.
ilustra
asunto:
car
la
media
de
que
byte,
el
pase
En
un
un
datos,
de
ve
debe
mayor
sus
frecuente
cach
palabra
parte
la
El
Para
necesario
es
por
se
de
una
superior
poco
memoria,
la
algo
interrupcin,
duro.
nivel
realizados
memoria.
denominada
adecuado
sea
jerarqua
esta
de
jerarqua
una
rpida,
pero
y datos
todos
caso
de
una
que
milar
el
en
tiempo
un
el
memoria
bsqueda
pero
busca
en
cuando
mente,
plo
cach
pequea,
completa
instrucciones
de
de
genrico
memoria
superior
directamente
bloques
memoria
de
sirve
jerarqua
operandos
esta
accesos
accedido
es
COMPUTADORAS
de
una
jerarqua
nivel
principal.
mente
la
siguiente
Adems
nes
jerarqua
los
principal
cach.
tre
de
DE
diagrama
es
de
En
memoria
el
muestra
la
funcionamiento
grande
memoria
se
de
bajo
ms
que
fraccin
LGICO
De
memoria
este
alma
supondremos
explicaciones
que
alrededor
algunos
de
detal es
la
SISTEMAS
del
hardware
caso
deben
si
existen
bits
los
ejemplos
en
capaz,
duracin
en
morias
distintas.
12-3
reloj.
moria
bits
de
objetivo
Es
memoria
esta
memoria
rias
El
de
tendran
GB
cara
trabaja
se
un
resultado
comparables
almacenamiento
en
las
bsquedas
de
la
CPU
accesos
para
realicen
se
10
de
la
una
instruccin
que
estas
ns
CPU.
As*
cach
y almacenamientos
l evarse
de
a
cabo.
empleando
esos
el
Entonces
0.95
N.
del
7.:
Se
ha
empleado
el
trmino
segmentado
y que
2 +
lo
cachs
estas
es
que
5 %
de
acceso
x
de
medio
10
2.4
accesos
es:
ns
14-2
de
para
de
jerarqua
designar
la
memoria
expresin
inglesa
instruccin
a
*pipelincd*.
ge
velocidades
bsqueda
la
la
necesitarn
los
para
sufi
computadora
y
con
otra
son
una
la
modo
suficiente
restante
trabajar
este
objetivo
cachs
o
de
es
memoria.
de
instrucciones
De
memoria
de
ledos*
memo
nuestro
estas
podrn
ns.
La
instrucciones
ser
el
ns.
16
dos
tipo
si
I
entre
ello
trminos
de
2
de
computadoras?
jerarqua
para
que
cach
en
el
0.05
FIGURA
Ejemplo
reloj.
la
Este
la
En
todos
nuestras
Por
permitir,
puedan
por
sobre
tiempo
x
de
de
me
Cada
As
comprendido
ns.
una
que
acceso
modo,
10
cachs*
cachs
adems
ns
este
explorar
operando
en
Supongamos
De
me
la
empleamos
de
deseada.
realizarse
realizan
tamao
dos
informacin.
de
de
ns
datos.
para
es
y
1
en
de
si
tiempo
tecnologa
de
que
internas,
bsqueda
pueden
la
datos
ns.
ciclo
son
se
efectuarse.
para
cachs
10
dos
un
nico
un
de
dos
de
uso
en
DRA;
l evar
con
El
de
mayor
nos
que
un
con
velocidad
la
Adems*
(4 GB)
ns.
(2003)
algo
de
jerarqua
que
almacenado
la
acceso
parte
Figura
la
de
lo
14-2.
supondremos
de
una
la
en
rpidas*
nrica*
tan
ve
presente
alrededor
es
camino,
otro
la
una
mdulos
de
dcima
suponiendo
como
cientemente
leda
la
por
Comenzaremos
datos,
tpico
tiempo
cada
bytes
contener
2 GB,
de
partir
un
alcanzado
ser
trminos
de
buscaban
mitad
otra
bits
de
partiremos
y la
32
ciclos
se
que
Para
cero.
ceros.
de
sendos
en
captulo
este
acceso
debe
de
en
acceso
de
dos
memoria
datos
instrucciones
para
memoria
dato
y los
en
tiempo
memorias
construye
se
tiempo
de
demasiado
debe
dos
siempre
de
un
Dado
a
aparacern
direcciones
instrucciones
las
mitad
un
siempre
que
con
suposiciones
una
la
realista
habitual
MB.
partes,
lo
con
direccin.
la
valor
su
simplificacin,
esta
de
pero
cualquier
en
que
cabo
menor
instruccin
una
estas
presentar
de
2*
que
a
direcciones*
las
soporte
debe
disponer
es
acceder
dos
en
mitades
estas
32
los
dar
ser
de
pero
l evar
mostraremos
trabaja
supusimos
Para
dividida
est
de
de
Adems
direccin
segmentada2
CPU
necesario*
caso
del
una
la
la
siempre
aparecern
b bits
los
acceder
Para
hardware.
ignoraremos
para
Seccin
del
discurso*
del
principal
objetivo
diseador
palabra
una
que
la
el
por
necesitan
se
no
En
64
conocidos
bytes
estos
del
distraemos
pueden
que
ser
589
MEMORIA
DE
que
a
memoria
de
parte
mayor
2 ciclos
el
de
95
el
reloj
de
necesi
los
590
FUNDAMENTOS
Esto
significa
la
que
ria.
Esta
CPU
el
tenemos
Supngase
cipal
ahora
de
cuente
la
cach
que
estimar
demos
el
4.999995%
el
tiempo
modo
este
un
accesos
objetivo
ns
de
el
para
el
mediante
ximado
hecho
han
algunas
cach
memoria
y
estando
principal,
estudiaremos
qu
la
En
de
ocuparemos
localidad
instrucciones
relativas
nes
para
en
que
las
los
en
fundamentos
leer
de
bucles.
sin
que
que
trucciones
de
quedas
ms,
que
instruccin
ble
que
las
direcciones
residen
bucles.
En
sea
de
los
3.05
po
ns
de
ns
CPU,
la
2n
de
es
de
19
nuevo,
tiempo
de
acceso
bytes,
me
del
lejos
no
de
decenas
es
este
pero
de
y,
un
rpida
menor
veces
la
las
palabras
disco
duro.
la
de
grande
y
durante
Pero
casos
el
estn
est
de
el
exploraremos
jerarqua
de
lo
en
queda
que
apro
desarrollo
cach
la
en
lo
En
ha
se
este
buscada
palabra
que
la
en
captulo
hardware
memoria.
muchas
100
instrucciones
el
en
en
un
sucesivas
futuro
tiempo
sentido
de
prximo.
estn
que
800
en
las
instantes
los
las
posicio
que
De
orden
el
en
si
una
igual
secuencial.
ejecutada
cdigo
jerarqua
en
tenemos
que
direccin
As
bucle
As
que
las
cada
si
una
direccin
bs
de
una
Este
es
razonable
ins
de
accedida
tambin
lnea
existen
ejecutado.
es
es
es
la
todas
ejecuciones
el
muchas
lnea
bucle
un
memoria.
forma,
frecuente
programa
de
direcciones
el
durante
veces
nos
acceder
a
es
una
en
durante
ocho
Un
bucle
otro
anidados
Entonces
veces.
suposi
denomina
se
temporal)
programa.
instrucciones
de
Supongamos
solamente
temporal,
veces
sucesivamente.
100
un
mueva
veces
Ahora
refiere
se
(localidad
secuencia
se
rpida.
espacial).
de
tpica
bucle
estn
datos
en
para
localidad
los
basaba
y que
memoria
la
trmino
suposiciones
esas
(localidad
una
se
grande
referencia
o
bucle
memoria
una
realizar
El
memoria
de
jerarqua
de
memoria
salga
as
la
naturaleza
un
en
visitada
ms
accedida
apariencia
permiten
significa
en
ejecutado
localidad
xito
del
ocurrirn
de
informacin
esta
principal
vlidas
de
el
instrucciones
la
ser
es
ejemplo
un
stos
bucles
debe
memoria
objetivos
operandos.
las
programa
los
bucles
contienen
8 direcciones
estas
es
el
que
An
bucles
escribir
consideraremos
antes
de
memoria
usualmente
la
nos
que
referencia
accede
muchos
contiene
veces
se
Primeramente
mente
|07
razonable.
tiempo
son
capacidad
una
de
los
que
Aqu
sobre
rpida.
en
alcanzar
alcanzar
para
referencia.
de
relativos
los
que
hacen
se
accesos
alcanzado
precio
restantes
sta
indicamos
crticas
eran
que
los
fre
adems
referencia
anterior
seccin
prin
poco
Con
reloj
una
y
de
un
del
casos
para
Pero
ns.
memoria
la
de
Supongamos
ns.
memoria
de
95%
el
en
como
de
ciones
los
necesarios
Localidad
que
en
dato
de
1.3
hemos
con
memoria
99.999995%
As
ns.
jerarqua
grande
disponer
de
el
del
la
esta
memoria
original
que
de
de
|07
95%
de
memoria
coste
una
presunciones
asociado
software
en
objetivo
jerarqua
suposiciones,
una
denominamos
14-2
basado
que
el
extremadamente
principal.
JO8
acceso
en
de
ms,
Aun
parece
tiempo
estructura
hemos
necesiten
caso
del
3 ciclos
de
realizan
se
promedio
en
del
1.3
memoria
la
10
requiere
tercio
memo
forma
esta
como:
0.04999995
una
partida.
enfoque
del
As
se
2 +
memoria
3.05
de
que
de
ms
alrededor
sobre
medio
velocidad,
accesos
De
un
para
el
aceptar
que
realizan
acceso
20
memoria
espera
13
indica
mxima
su
cada
CPU.
la
accesos
debemos
que
de
uno
grande.
necesite
nos
trabaja
en
de
frecuente
tambin
duro
reloj
los
memoria
poco
CPU
segmentacin
de
una
la
ns,
se
un
20
dio
disco
acceso
aproximadamente
cada
10
de
mayora
de
adems
de
ciclos
la
de
que
0.95
De
que
la
memoria,
10
la
coste
informacin
de
disponemos
accesos
deteniendo
del
al
acceso
COMPUTADORAS
DE
durante
de
mas
un
20
cada
esperar
que,
necesitar
que
realizarse
objetivo
problema
nuestro
an
de
debe
puede
espera
satisfecho
19
en
que,
mientras
LGICO
DISEO
DEL
proba
que
es
SISTEMAS
accedida
del
el
Para
Por
ejemplo
nes
de
de
en
los
lugar
de
una
de
rarqua
dentro
principal.
Inicialmente
moria
principal
bucle,
la
de
denominada
lo
localidad
presente
en
la
la
la
implica
prximas
espacial.
ejecucin
estn
En
disponibles
ejemplo,
ejecuciones
nuestro
vez
para
As,
en
las
100
ejemplo
este
cach,
de
medida
menor
por
muchos
ran
ms
principal
duro
disco
los
Idealmente,
principal,
memoria
almacenar
los
del
programa,
Sino,
disco
durante
principal.
el
no
existe
vez
es
necesario
que
del
incluyendo
los
ser
entonces
la
ejecucin
el
del
traer
programa.
el
los
disco
Pero
esto
intermedios,
cdigo
Las
que
de
datos
vuelva
desde
palabras
existe
los
accedido
solo
ser
la
pueden
de
ser
el
disco
escritas
hasta
leer
residen
todo
en
y ledas
el
k-palabras
en
necesario
sea
que
si
cierto
duro
en
programa
un
temporal*
buscados
son
completamente
son
memoria
entre
como
datos
de
partida
ser
residen
ocurri
temporal
espacial
bloques
en
mucha
en
ex
sistema.
programas
duro
localidad
localidad
la
tanto
Los
CPU,
la
principal
memoria
en
casi
gobernada
de
principal.
buscadas
son
est
Sin
una
cache.
la
sobre
lugar
velocidad
la
por
cach
el
programa.
datos
necesario
instrucciones
exactamente
ejecutar
ralentizando
cdigo
principal
tienen
instrucciones
estas
memoria
inters
el
memoria
bsquedas
mayor.
disco
que
finales
resultados
la
de
son
en
las
que
instrucciones
las
cach
entre
mucho
una
de
principa!,
escritos
la
explotar
instruccin
primera
la
haciendo
la
en
dems
de
la
de
nuevo
son
99%
ejecucin
acceso
que
pr
instruccio
las
ahora
puede
ejecucin
cach
la
instrucciones
todas
de
prximas
las
de
escala
una
datos
el
memoria
la
De
a
menos
acceso
de
a
caso
Todas
de
la
duro.
este
M-palabras.
datos
de
el
tiempo
tiempo
similar
y
en
aunque
disco
que
velocidad
que
buscada
es
bucle.
al
pero
acceso.
instruccin
del
accesos
relacin
Una
para
cada
la
el
por
rpido
su
la
nuevo,
principal,
cach
la
la
direcciones
de
concreto,
modo
clusivamente
aprovecha
instrucciones
de
de
hecho
de
estas
que
Entonces
ejemplo.
este
instrucciones
de
el
en
trabajando
est
memoria
supongamos
de
bloque
la
de
Ahora
8 instrucciones
siguientes
buscada
rpido.
instruccin
una
SRAM.
su
este
cach
ms
las
usada
ser
un
direccin*
su
ser
Aqu
a
me
de
para
rpidos.
tender
vez
una
ser
busca
de
Trayendo
La
buscada
fue
ms
la
en
puede
una
memoria
la
de
ocurre
je
de
instruccin
instruccin
cada
que
mucho
acceso
acceso
en
entero
cach.
respuesta
es
porcin
Qu
cach.
cach
primera
una
la
en
de
su
y
CPU
prximas
la
en
almacenadas
que
cach
instruccin
la
bsqueda
nicamente
la
busca
dise
referencia
de
la
el
en
la
nuevo
presentes
CPU
la
importante
entre
estn
Pero
tiempos
unos
instruccin
bucle
el
estn
localidad
en
relacin
la
en
presencia
la
localidad
de
instrucciones
Cuando
La
cuando
incluyen
nes
la
son
instrucciones
ximas
la
principal*
direccin,
instruccin?
papel
entre
necesario
es
demostrado
han
consideraremos
las
que
vaca.
est
de
La
Adicionalmente,
almacena
lo
existe
definitivamente
un
relacin
la
es
centraremos
memoria
lugar
temporal*
est
ahora
que
computadora
de
programas
juegan
cuestin
nos
la
esta
da
que
desa
se
segn
probable
del
arreglo,
es
nmeros
estudios
Estos
cul
es:
esta
cach
la
que
de
de
cach,
virtual*
bucle
un
etiqueta
ejecuciones
99
Adems,
temporal.
posicio
y
las
accedida
otros
esto
significativa
memoria
examinar
los
en
verificar
reales.
muy
supondremos
y
accesos
sea
para
que
Para
programas
responder
Para
obtiene
accedidas
conjeturar
temporal
de
y sistemas
cuestin
instruccin
nmero
tambin
referencias.
de
y
memoria?
de
localidad
determinado
un
sean
las
ejecucin
de
siguiente
La
de
espacial
caches
ella
podemos
localidad
patrones
localidad
lugar
de
mltiples
temporal*
espacial.
anterior
significativa
estudiar
da
que
existirn
duran
espacial
localidad
la
sentido
tienen
nmeros
de
direccin
a
discusin
la
De
una
lo
operandos,
localidad
tambin
arreglo
un
una
localidad
de
direccionadas
posiblemente
espacial*
sern
prximas
ejemplo
un
operandos
secuenciales
da
que
es
sobre
cuando
direcciones
las
acceso
de
calcul,
el
Este
clculo
un
direcciones
las
bucle*
caso
muchos
rrolle
la
instruccin,
una
por
ejecucin
la
te
591
MEMORIA
DE
el
cdigo
la
memoria
escribir
en
el
y
datos
disco
duro
592
FUNDAMENTOS
disco
grande
mente
como
cionamiento
la
memoria
la
En
presente
En
la
este
la
referencias
la
mayora
y el
sonido
problema
constante
un
de
las
de
el
fun
este
un
programa,
desva
se
programa
la
y el
suficiente
ello
de
para
instruccin
operacin
esta
xito
programas,
puede
la
sin
Por
ejecucin
del
flujo
puede
el
los
hardware
datos
no
que
del
parte
mayor
un
programa
puede
tiempo
ser
denominado
duro
est
que.
ejem
por
almacenada
en
clculo.
Un
producido
me
informacin
ningn
disco
memoria
referencias
las
moviendo
realizar
del
de
conceptos
de
encontrar
prcticamente
proveniente
cabezas,
de
localidad
la
de
duro,
la
Entonces
para
cantidad
continuo,
pistas
entre
clave
uno
disco
principal
es
14-4.
ocasionalmente
computadora
el
detal es
los
consume
principal
datos.
sus
instruccin.
Seccin
es
una
memoria
memoria
y todos
Durante
la
Los
la
de
es
Memoria
snto
e
por
mo
ihrashing
cach
Para
ilustrar
palabras
tra
en
el
de
de
concepto
32
bits
las
de
memoria
pueden
almacenarse
necesario
que
memoria
la
en
claro
ciones
puedan
bucle.
Las
seable
la
cach
como
se
principal
debe
direccin
de
el
ve
la
direccin
de
la
T.:
la
El
trmino
CPU
podr
la
011
por
ingls
00000.
byte
busca
la
la
rhrashing
de
la
CPU
de
01
en
cach
cach
se
traduce*
de
de
la
algo
la
etiqueta
etiqueta.
informalmente*
bits
(o
direccin
la
memoria
ms
Si
la
de
por
rascado.
de
el
la
ndice
de
la
la
cach
la
(n
memoria
de
la
junto
princi
memoria
la
en
de
es
principal.
en
cach)
el
00
principal.
de
la
memoria
La
y
con
etiqueta
ello
significativos
principal
la etiqueta
almacenada
del
pasadas
como
000001100
memoria
parece
instruc
pala
direcciones
almacenan
la direccin
busca
la
compara
las
memoria
las
bits
estos
se
ndice
direccin
la
4 de
es
la
anterior,
000GI100
Los
(/#),
la
direccin
L
para
internamente
01L
cach,
de
Por
de
bits
tiempo
la
todas
que
diversas
las
etiqueta
y e!
direccin
una
la
la
cach
instruccin
cach
vetes
dato
de
consecutivas.
palabra
ios
que
correspondiente
referiremos
la
etiqueta
de
la
Nos
la
La
identifican
en
que
encontramos
provenir
direccin
posicin
generada
del
campo
de
ejemplo,
es
de
el
que
direccin
hacer
mismo
seccin
sus
de
son
direccin
forma
consecutivas
denominados
el
etiqueta
direcciones
cach.
Note
la
principal
instruccin
en
14-3.
la
en
de
ejecuta
de
es
la
en
en
que
0000
cenada
direccin
con
al
de
objetivo
bucle
al
mues
pero
cach
palabra
la
cach,
programa
direcciones
una
del
el
solo
identificar
la
se
real
la
en
direccionar
permita
en
como
situacin
una
de
pequea
muy
palabras),
principal
ejemplo
mientras
ocupan
cach
una
direcciones
memoria
completo
cach
de
(256
ilustrar
pueda
el
bucle
este
Figura
memoria
pal 0000001100
correspondiente
Supongamos
cipal
etiqueta
la
la
CPU
caso
! KB
Las
que
palabras
la
en
la
que
bucle
alcanzar
Continuando
dato.
Esta
el
almacenarse
la
la
en
sean
de
considaremos
almacene
de
para
fcilmente.
informacin
el
en
principal
dex),
Si
buscadas
ser
sencil a
memoria
Para
mantener
es
pequeas
palabras
alguna
instrucciones
forma
cach.
principal
deseable
que
Una
la
almacene
de
ms
conceptos
las
256
el
supondremos
pequea
demasiado
son
De
en
lo
que
cach
principal
los
10.
sta
memoria
memoria
Ambas
ilustrar
permitirn
bits,
una
14-3.
Figura
la
tamaos
las
En
principal
este
vimiento
de
que
principal
ejecutada.
la
entre
virtual.
contiene
en
pginas
parecer
completo
memoria
que
y
Pero
caso
memoria
de
ma
pgina
frecuentemente
acceder
moria.
entre
medida.
gran
debe
plo.
la
descritos
localidad
de
programa
memoria
en
la
virtual
en
movimiento
entonces
principal
memoria
COMPUTADORAS
el
el
sern
Ea
suma,
DE
Si
encuentra
se
memoria
involucrados
denominado
principal
moverse
cach
almacenar
no
software
con
para
es
instruccin
una
bra
pginas.
programador,
automtico
traer
14-3
al
transparente
es
si
LGICO
denominados
bloques
en
DISEO
DEL
encontrada
cach
la
la
prin
la
separa
alma
palabra
porcin
de
es
00000
la
SISTEMAS
Dato
Direccin
9876543210
593
MEMORIA
I>E
OXJOOOOX)
Etiqueta
Direccin
(a)
ndice
Byte
0000000UX)
memoria
de
0000001000
0000001100
Indice
000001004
000
001
0000010100
V*
010
Ol
MI
0000011600
Al
OXXMJ
000001
l fXI
too
101
110
111
111110004X1
Cach
111110014X)
1111OICKK)
Ot
11111
1(M)
111l110000
l ltUOIOO
111111104X1
1111111100
principal
Memoria
acierto
un
ocurre
deseada.
de
operacin
cach
se
te
debe
aportar
miss4.
y la
cin
la
palabra
de
que
miss
futuros
escribirn
El
En
escrituras
las
bsqueda,
cach
tambin
ejemplo,
la
de
no
mximo
lee
lentos,
accesos,
leda
de
la
palabra
esta
y
la
accesos
tratado
denomina
miss.
(XXXX)
etiqueta
ser
principal
los
palabra
futuros
00000,
se
cache
que
la
de
memoria
en
al
es
exis
memoria
la
la
encuentra
en
situacin
Esta
hits
La
previsin
en
cache.
evitar
nuestro
011,
posicin
de
manejo
CPU.
cach
a
la
completando
CPU,
se
indica
instruccin
la
es
memoria
la
memoria
cache
ms
operacin
accesos.
la
en
necesario
es
la
la
en
la
de
cach
alojada
muchos
de
la
memoria
est
no
una
bus
bus
Cach
cache,
en
en
la
de
haya
en
el
el
buscada
palabra
efectiva
sea
modo
memoria
en
almacenada
control
que
en
la
que
de
palabra
esta
etiqueta
cach
cache
para
memoria.
de
la
y el
coloca
se
almacena
se
Si
buscada,
una
un
slo
el
en
etiqueta
que
ocurre
memoria
la
la
principal,
no
queta
de
Para
Cuando
principal
hit.
cache
memoria
la
denomina
leda
coloca
caso
la
de
directo
mapeado
almacenada,
cach
Este
bsqueda.
desacuerdo
un
que
cache
control
el
As.
Mapeado
14-3
FIGURA
Cach
palabra
y la
de la
{match)
(b)
eti
su
de
palabra
la
direc
misma
adelante
ms
memoria
en
este
captulo.
expresiones
N.
del
71;
acierto
Las
de
cach*
-cache
inglesas
expresiones
y
fal o
de
y cache
hit*
cach*
para
designarlas.
miss*
no
suelen
traducirse
al
espaol,
aunque
veces
se
empican
las
594
El
descrito
recin
ejemplo
memoria
principal
palabra
posicin
en
comn.
de
la
cach
Este
de
da
ma
el
y que
plazada
dato
la
instruccin.
narn
y el
el
del
gris
tiempo*
reccin
00!
de
quier
posicin
cach.
Esto
ria
ya
sucesin
ndice,
Supngase
Puesto
CPU*
00000100
la
cada
para
etiquetas
cach
cache
hit.
la
operacin
hay
palabra
un
de
de
bsqueda.
En
esto
instruccin
al
desde
de
la
cach
la
la
hasta
16
menos
el
cach
ns*
memoria
que
se
produzca
la
la
peor
hasta
que
aproximadamente
principal.
un
el
De
acierto
este
no
mapea
evita
se
la
instruccin
con
0000010000
la
por
de
la
la
palabra
palabras
comparacin
la
la
parece
un
cach
busca
de
modo*
14-4,
el
en
cach
etiquetas
hit.
del
las
de
y
Figura
cache
la
princi
una
etiquetas
alguna
la
de
memoria
cada
mitad
la
la
de
con
ahora
acuerdo
un
produzca
ahora
etiquetas
cach
la
la
de
14-4
en
de
control
casos,
se
memo
almacenada
el
los
de
que
la
Si
0(X)
entonces
de
con
posicin
etiqueta
etiquetas
memo
las
colocar
cach
Si
tas
de
en
la
00000100*
con
la
posicin
sucesivamente
en
palabra
Figura
en
cach.
00000100
comparar
leer
dada
control
almacenada.
es
por
etiquetas
direccin
desacuerdo
bsquedas
requiere
esto
las
comparar
la
requiere
palabras
y
para
El
debe
hacer
la
cach
la
posiciones
y de
dato
cual
las
la
de
Entonces
forma,
la
de
posiciones
una
di
la
en
las
entre
esta
en
instruccin
entregada
sta
de
100,
del
estn
determinado
un
2 direcciones
De
almacenados
una
ser
cach
forma
ocurrir
un
la
obtener
la
en
la
de
alternativa
estar
buscar
puede
estar
memoria
bsqueda
debe
instruccin
Una
produce
completando
111*
CPU
posiciones
las
la
en
100.
cach
bsqueda
pueden
de
de
direc
nica
una
en
que
la cach.
de
hay
procesado.
almacenada
posible
iguales
por
ocasio
de
ve,
simultneamente
de
la
ocupada
instruccin
palabra
ahora
necesite
se
que
de
reem
cach.
se
cach
dato
es
ahora
Estas
la
busca
el
11111
mapean
como
esta
que
2
bits
los
se
mis
la
se
contenga
vez
la
bsque
en
cuando
est
cualquiera
completa
presentes
por
2
los
la
que
mapear
direccin
Note
direccin
la
ahora
puede
etiqueta
pueden
ocuparan
producida
que
entonces
guientes
posicin
ns
las
como
se
se
de
ejemplo
almacenan
y de la
la velocidad
arbitrarias
de
estar
dato
es
que
la
con
del
tener
posiciones
ahora
i 1000,
la
Tal
puede
funcionamiento
el
1111
no
Esta
la
principal
etiqueta
cach
de
de
001.
asociativo.
misses
satisfactoria,
una
bits
memoria
prxima
principal
significativos*
menos
puede
ser
la
fuertemente
supngase
se
la
alternativos
ndice
en
completamente
almacena.
que
de
hay
determinada
Entonces*
cach
la
Pero
memoria
el
contrario*
ahora
que
que
asociadas
tonces
la
que
principal.
pal
etiquetas
el
de
posicin
bsquedas
bits
para
direcciones
25
las
mapeadas
principal
etiqueta
memoria
puesto
ahora
memoria
es
la
cache
de
igual
de
2 direcciones
directo*
do
slo
posicin
el
se
entonces
la
la
de
los
En
011
y
instruccin*
la
disminuir
ser
00000i0000
Estas
cach.
Figura
Por
mapeado
principal
la
y datos
frecuentemente.
mapeados
14-3
Examinaremos
presenta
de
de
3 ltimos
sus
una
resultados.
miss
que
direcciones
una
cach*
significa
un
direccin
Adems
slo
que
la
de
la
de
tienen
particular
posicin
que
las
comparten
puedan
principal
el
mejores
bucle
lo
misses*
que
la
slo
de
cache
dado
del
25
en
la
la
un
exploraremos
la
principal
memoria
que
en
usa
que
por
ejecucin
directo
con
instante
es
miss*
cache
de
cach
en
cach.
principal
instrucciones
que
Ocurre
cache
un
problema
mapeado
la
memoria
direccin
los
reemplazado
la
este
destacadas
ria
dato
ocurrir
cantidad
de
una
se
normal
lo
11111.
Durante
En
de
14-3
1111101100
posicin
etiqueta
a
gran
resolver
cin
la
00000
por
volver
Figura
produce
supngase
bucle
un
0000001100
con
el
siempre
no
de
dato
1111101100,
Para
directo
de
instruccin
la
palabra
la
bits
directo.
instruccin
una
en
direcciones
las
entre
ltimos
los
que
la
memoria
de
en
la
contener
direccin
la
posiciones
mostrado
mapeado,
determinada
asociacin
concretamente
son
25
las
para
puede
mapeado
mapeado
denomina
COMPUTADORAS
una
cach*
principal
cach
Este
la
de
memoria
la
en
DE
emplea
las
la
en
cach
ia
de
Mapeado
LGICO
DISEO
DEL
FUNDAMENTOS
tiempo
lectura
enfoque
en
de
bus
no
es
las
si
la
en
razn
de
necesario
sucesiva
demasiado
de
SISTEMAS
11E
Dato
Direccin
9876543210
Direccin
{a)
de
00000100
001
ofioooi
0000000100
memoria
000000104)0
0000001100
Dato
Etiqueta
(XX>
00000(MXXX>
Byte
Etiqueta
595
MEMORIA
0000010000
oooonioio
0000011000
010
000001t100
11111100
011
100
00000010
101
110
11111000
111
MllIOOMHt
Cach
1111100100
uinoioo
1111101100
I 11110000
minoioo
111U11Q0
mimioo
principal
Memoria
(b)
interesante.
En
la
La
lugar
comparacin
su
de
parte
14-5
Figura
mecanismo
pueden
ria
asociativa
de
conexin
las
de
comparacin
comparacin
etiquetas
clulas
igualdad
de
todas
salidas
de
las
existe
alguna
menos
una
Puesto
diferencia
XOR
todas
asociativa:
las
dems
ne
las
etiquetas
las
o
existe
todas
de
la
cach
Los
la
de
salida
entregar
etiquetas
hay
comparacin
salidas
de
lgica
este
Se
aade
de
de
direccin
etiqueta
y
dos
salida
de
una
comparacin
la
la
La
que
direccin,
una
las
todas
las
Si
posibles
las
de
lgica
combina
al
desacuerdo.
una
asociativa
atacan
su
entonces
el
comparacin
de
coincidencia.
una
de
memoria
fila
iguales,
situaciones
memo
lgica
esta
CPU,
indicando
0,
un
En
hay
de
la
realiza
son
que
etique
cada
OR
puerta
La
existen
0.
modo
El
bits.
las
comparacin
por
indicando
la
la
de
una
y de
son
la
bit
en
De
9.
de
forma,
de
lgica
aplicada
entregar
1
misma
implementacin
La
etiqueta
bits
la
Captulo
figura.
slo
un
el
cada
OR
la
de
las
los
en
direccin
OR
imple-
que
etiquetas
con
De
convencional.
por
distintas
son
acierto
salidas
1 y
la
la
la
de
un
la
y
de
bits
cualquiera
un
las
puerta
XOR
todos
0
en
las
que
en
Si
valen
habitual.
La
en
etiqueta
una
por
XOR.
XOR
de
la
el
lectura
presentado
comparacin.
muestra
se
entre
las
de
lgica
RAM
formada
est
salidas
la
de
RAM
una
de
es
asociativa
cach
una
para
memoria
operacin
slice
memoria
cache".
memoria
asociativa
una
el
usar
la
de
la
en
mediante
puede
almacenamiento
moria
etiquetas
ledas
ser
denominada
estructura
etiquetas
memoria
una
asociativo
completamente
una
de
muestra
escribir
para
tas
emplea
se
cach
FIGURA
Cach
menta
de
Mapeado
en
almace
de
me
y 0
etiqueta
que
lneas
la
palabra
596
FUNDAMENTOS
LGICO
DISEO
DEL
DE
COMPUTADORAS
A3
Ao
Ao
Seleccin
de
palabra
0
Seleccin
de
palabra
I
Seleccin
de palabra
2*-I
de
memoria
la
Si
miss.
OR
la
las
de
el
en
de
de
asociativa
Una
el
de
emplear
posibilidad
la
en
e
tipo
determinar
elegir
de
la
la
debe
que
la
mapeado
y su etiqueta
qu posicin
mapeado
posicin
direccin
de
forma
si
indicar
y 0 para
un
de
caso
de
etiquetas
para
ha
ocurrido
hit
cache
de
caso
puede
I
un
cache
un
miss
cache
en
bit
cache
un
en
Hit/miss
miss
una
la
Hit/
en
cache
un
como
coloca
un
hit
generada
ser
palabra
miss
indica
direccionada.
palabra
discutido
directo
con
palabra
problema:
es
hit
entregar
cach
la
seleccionar
para
seal
mientras
CPU*
debe
capturar
nuevo
un
Una
cache
En
la
que
de
caso
debe
de
principal
en
un
comparacin.
memoria
memoria
Como
gia
de
14-5
asociativa
leer
1 para
vale
salidas
bus
surge
Adems
palabras
seal
esta
FIGURA
Memoria
y almacenarlas
la cach
de
el
diseador
en
la
se
la
de
que
aleatoria.
se
para
almacenan
futuros
cach
debe
almacenarn
La
la
antes,
cach
completamente
la
etiqueta
seleccionar
nuevas
direccin
de
3 bits
ahora
Pero
accesos.
el
ta
etiquetas
puede
dato?
estrate
y datos.
leda
ser
SISTEMAS
de
hardware
estructura
una
los
salir
(First
la
sera
la
es
l eve
que
Used,
usarse
es
arroja
mejores
grande,
la
que
entre
y elimina
la direccin
es
ocurre
cach
la
conjunto
directo
entonces
palabra
con
pal.
Dado
existen
mapeado
conjuntos
mapping).
set-associative
en
la
un
ndice
14-6
Figura
cach
de
principal.
calizarse
en
la
fila
figura
las
direcciones
14-4.
Note
que
que
CXXXX)I(KXXX)
los
de
tiene
impacto
la
La
la
direccin
en
3.
Esle
conjuntos,
del
prestaciones
El
de
el
correspondiente
una
seccin
ndice
se
es
14-6*
ledas
la
Para
menos
la
cach
circuito.
el
la
direccin
la
direccin
ilustra
el
la
con
de
columnas.
dos
asociativa
caso
el
en
HXXXX)
la
que
las
el
tamao
di
flexibi
asociativa,
segn
menor
por
menor
completamente
es
Fi
principal
ocupadas
lili
la
de
memoria
estn
la
lo
debe
las
de
cach
impacto
mediante
direccin
principal
de
00
conjunto
albergar
Este
memoria
vas
posiciones
8
la
de
cualquiera
completamente
para
Este
de
Existen
en
cach
en
poder
ejemplo
comparada
estos
direccionan
se
6 bits
la
etiquetas
princi
conjuntos,
conjuntos
2 vas*
restantes
entonces
las
mapping).
filas
Las
estar
en
sobre
se
circuitos
memoria
la
por
de
etiquetas
de
de
del
tamao
dos
ninguna
CPU
aplica
de
el
direccin
(sebassociative
los
Como
memoria
la
si
la
asociativo
una.
mapeado
de
la
de
bits
estos
el
aumenta
se
conjuntos.
14-7
Figura
Figura
puede
que
i (XXX).
por
las
pero
de
slo
Si
compro
posiciones.
Estas
se
direccin
una
de
est
prestaciones
bits
bajos
de
mediante
un
los
conjunto
posiciones
Por
ejemplo,
CPU
miss
por
para
ningn
clulas
al
ser
sobre
los
etiquetas
datos
11111
asociativa
cach
de
tamao
dos
y
debiera
conjuntos
lidad
las
slo
no
es
mapeado
memoria.
cada
posiciones
mismas
muestra
de
es
completa
combinacin
con
de
cach
que
simultneamente.
la
conjuntos
por
cach,
las
son
se
direccin.
conjuntos
mapeado
por
cach
la
no
menudo
la
mejores
las
asociatividad
la
formadas
la
en
la
cache
denomina
dos
leen
bus
de
asociativa
de
de
no
seal
etiquetas
concreta
dado
HXXXX),
filas
y contienen
entrada
La
una
recciones
en
2 bits
cach
una
distribuidas
memoria
gura
lili
muestra
LRU
enfoque
es
presenta
un
de
se
por
satisfactoriamente
del
travs
y
se
si
tiempo
prestaciones,
este
para
palabras
entregada
una
LRU
cada
existe
de
asociativo
de
tamao
Rems
usarse
ms
alternativo,
que
En
pero
compara
posiciones
de
conjuntos
denomina
se
este
enfoques
mejores
mapeado
cach
y dos
enva
se
sin
el
en
comparacin.
palabras
l eve
considerar
un
la
en
se
que
enfoque
flexibilidad
peso
CPU
el
ello
que
otros
antigua
(Least
Aunque
este
prestaciones
directo:
direccin
la
Por
de
menor
etiquetas
entonces
que
mapeado
las
futuro.
asociativo,
etiquetas
la
el
para
l eve
cach
entre
mayor
existe
hecho,
de
dos
entrega
direccin
con
bits
leen
de
una
se
tcnica
La
los
con
Si
la
(s-way
las
se
asociada
casa
nica
simultneamente
comparan
de comparacin.
la
en
diferencia
la
completamente
la lgica
el mapeado
posicin
etiquetas
mayora
por
2,
es
coste
la
en
ms
caso.
y el
de
una
mapeado
de
De
como
existir
algn
presenta
directo
direccionadas
esta
aspectos
sta
en
de
usada
costosa.
es
usarse
entrada
ser
la
caches,
justificado.
de
de
el
en
El
est
coste
vez
algunos
Aunque
funcionan
en
las
la
que
de
tiene
implementacin
l ega
que
que
es
la
es
en
resolver
recientemente
menos
de
propiedades
primero
ser
reemplazada
entrada
enfoque
reemplaza
se
la
que
Otro
usado
entrada
enfoque
este
para
mapeado
el
bajos,
enfoque
su
coste
al
la
de
usada.
entrar,
en
para
nocin
ser
denominado
el
probabilidades
menos
pero
su
dejado
es
la
en
de
algunas
seleccionada
posicin
basndonos
directa
de
la
satisfaga
primero
que
sera:
elaborada
caso
haya
este
ser
ms
este
tiempo,
ms
de
adems
miso
de
LRU).
En
asociativo.
claro
de
aun
si
mente
ms
prestaciones
aproximado,
de
forma
que
En
FIFO).
nmero
un
genere
algo
probabilidad,
razn
La
Existen
Out,
mayor
de
que
estrategia
ocupada
con
que,
masiado
Una
First
Iru
problema
cently
tiempo.
la
sencil a
aleatorios.
nmeros
597
MEMORIA
DE
bus
la
memoria
de
del
usa
de
la
CPU.
se
direccionar
ocurre
colocando
un
fila
de
comparadas
son
acierto
los
buffer
en
asociativa
cach
la
memoria
la
con
el
datos
la
de
bloques
cada
etiquetas
Si
activa,
de
diagrama
para
de
el
bus
parte
estados
tres
de
la
CPU.
de
la
de
la
por
conjuntos
cach.
Las
de
Adems,
la
dos
de
etiqueta
memoria
la
seal
la
598
FUNDAMENTOS
DISEO
DEL
LGICO
DE
COMPUTADORAS
Dato
Direccin
9
de
Direccin
(a)
[ndice
Etiqueta
ndice
000000M00
Byte
0000000100
memoria
0000001000
Etiqueta
000110
Etiqueta
0000010000
0000010100
0000011000
0000011100
LUI
100000
1111)00100
I11111000
1111101100
1111110000
1111110100
1111111000
111H11100
Memoria
(h
C
FIGURA
de
acierto
Si
no
entregar
origina
la
14-7
Diagrama
de
la
que
el
ocurre
FIGURA
palabra
acierto
bloques
salida
la
CPU
asociativa
parcial
de
la
Hit
entonces
e
informando
principal
de
Mapcadu
cach
14-6
Cach
Bus
de
del
hardware
de
una
Hitfmiss
0,
es
a
2 vas
direccin
OR
puerta
i miss
de
conjuntos
por
la
se
informando
CPU
asociativa
cach
de
que
ponga
la
la
palabra
conjuntos
por
1, indicando
memoria
un
principal
se
retrasar.
cache
que
hit.
debe
SISTEMAS
Tamao
hemos
ahora
En
palabra.
la
de
de
2 y
ciones
en
3,
el
se
el
emplean
conjunto.
tes
de
3.
La
de
palabra,
dos
bits,
La
10
lnea
palabras
modo
palabra
hay
que
el
son
por
4
la
para
8 entradas,
dos
de
palabras
cach
cada
en
la
palabra
lnea.
El
datos.
muestra
se
de
uno
Para
la
que
la
cach
lneas
de
la
siguiente
etiquetas
campo,
de
que
contiene
los
estn
slo
difieren
divide
las
14-8(a).
Figura
En
este
caso
identifica
ndice,
y lneas.
en
direc
bits
Los
lnea.
un
potencia
una
las
linca
que
trae
se
es
si
una
dentro
bits
Los
restantes
restan
bits
Direccin
(a)
Etiqueta
Dato
funcionamiento
de
entrada
de
el
rpido
de
la
ndice
se
memoria
000000
0000
000000
0100
000000
1000
0000001100
00
01
000001
0800
000001
0100
000001
1000
000001
1100
10
tt
1111100000
-to
1111100100
111110
11
1100
01
111111
0000
10
lilil
0100
11
lilil
1000
lilil
1100
Cach
Memoria
(b)
FIGURA
Cach
Mapeado
de
cach
14-8
asociativa
1000
111110
por
conjuntos
con
lneas
de
palabras
existe
etiqueta
eti
de
ByT
ndiccîUt>n|
Eliqucta
cada
Para
memoria
La
14-8(b>.
Figura
conjuntos.
un
la
en
los
asegurar
9
ndice
en
en
conjuntos
etiqueta,
de
campo
forma
muestra
se
campos
direccionar
para
palabras
la
lnea
ejemplo,
de
vez
palabra
una
en
Por
las
de
nica
una
entrada
cada
Entonces,
principal
palabras
de
cambia
de
hay
que
de
resultante
de
nmero
palabras
emplean
2 bits,
la
El
que
nica
una
cada
en
bits.
estructura
tiene
quetas
hay
la
lo
con
alineadas.
estructura
se
de
de
bloques
puesto
direccin
direccin
de
nueva
memoria
de
direcciones
las
entonces
de
uso
espacial,
etiqueta
una
en
direccionada,
la
convenientemente
estn
palabras
El
Aqu
la
traerse
consiste
cach
localidad
cercanas
lnea.
palabras
campos.
campo
de
vez
denominado
las
por
bits
los
palabras
formadas
en
la
en
la
explotarse
palabras
adems
miss,
entrada
cada
que
debe
reales
incluyen
cache
de
bloque
caches
se
un
entera
supuesto
las
cach
ocurre
una
lnea
de
Hasta
599
MEMORIA
HE
principal
aplica
la
600
FUNDAMENTOS
memoria
das.
la
cach
de
etiquetas
vez,
el
de
pal
la
CPU*
La
la
un
lnea
conteniendo
Idealmente*
memoria
completa
Si
principal.
lecturas
de
Otra
cho
la
memoria
afectar
la
pero
localidad
tados.
fcil
Las
rpidas
seguidas
por
las
del
bus
colocada
en
ms
estrecho
entonces
anchura
de
cach
la
la
entre
una
en
mayor
32
4*
necesitara
se
palabra*
bits.
Esto
de
per
lectura
de
de
secuencia
una
Para
memoria
una
que
ciclo
En
cach.
y la
128
la
CPU.
princi
la
cach
nico
un
la
en
cada
para
acierto
memoria
cargada
anchura
una
la
entra
memoria
un
de
por
tambin
la
ocurre
memoria
de
memoria
tiene
cach,
Si
entregada
es
es
de
tendra
La
lneas
contrario*
sin
lectura
DRAM
los
los
bien
casan
puede
la
varias
memoria
la
con
basados
coste
prestaciones
de
an
pequeo,
DRAM
en
comen
consecutivas
palabras
necesidad
bus
lnea
de
actuales*
de
Un
transferencia
la
tamao
un
problemas
lnea.
la
ralentizar
sistemas
en
de
tamao
emplear
y escritura
sncrona
el
es
estrecho
En
grandes
de
operaciones
tomar
uno
aconsejan
lo
escribir
memoria
debe
prestaciones
aconseja
o
cach
circunstancias
Estas
leer
la
la
etiqueta
ser
de
diseador
espacial
es
es
coste
cach.
la
sncrona,
el
que
al
lnea
una
de
su
bus
de
principal
decisin
puede
de
camino
camino
pueda
el
buscada
anchura
datos
el
en
palabra
palabra
el
ejemplo,
lnea
una
que
y la
la
de
colocada
es
CPU.
ia
de
conjunto
palabras
comparacin
de
lgica
por
cada
para
dos
leer
Una
aportada
leda,
la
una
para
etiquetas.
direccin
ya
miss
etiquetas,
aplican
se
las
con
camino
nuestro
palabra
la
con
completas
el
para
dos
de
cache
lneas
tambin
mite
seala
de
carga
principal,
simultneamente
corresponden
etiquetas
correspondiente*
datos
COMPUTADORAS
DE
direccin
las
se
facilitar
la
se
que
contrario
caso
leer
para
compara
de
LGICO
ndice
datos
conjunto
palabra
de
con
transferir
lneas
largas
cach*
de
la
cach
que
informacin
cualquier
de
Carga
de
Antes
contienen
buscada
y enviada
lneas
buscando
cach
das
vlida
produce
invlida
cache
un
forma
de
Hasta
ahora
tados,
este
una
Es
ledo
memoria
ser
se
mecanismo
problema
este
El
bit
junto
la
ledo
la
con
desde
se
cach
el
todas
hit
bit
cada
entrada
asociada
la
de
de
validez
0*
la
entra
la
de
es
direccin
van
se
entradas
que
lnea
de
con
Segn
las
determinar
permita
la
posiciones
la palabra
sus
entonces
invlida.
y ser
la cach
que
coincida
la
cache
que
aade
Si
etiqueta.
etiqueta
la
un
en
indica
validez
de
en
principal
cargadas
siendo
van
ningn
cuando
centrado
copias
conseguir
(0)*
en
escritura?
una
simplemente
para
lizar
hemos
nos
ocurre
validez.
dato
la
de
cargada
produce
cach,
la
cach
entonces
se
entregada
la
por
principal.
memoria
escritura
de
cuando
de
incluso
el
que
Mtodos
bit
miss*
sido
solventar
Para
no.
haya
tiempo
y
existe
no
pero
un
este
en
provendr
principal
no
vlidas*
etiqueta,
(l)
Si
memoria
y cuales
la
con
CPU,
la
palabra
invlida.
CPU
la
vlidas
son
etiqueta
en
siendo
van
junto
es
DISEO
DEL
de
vista
de
punto
escritura
las
de
lectura
debe
instrucciones
hasta
que*
de
palabras
rpidos.
ms
acce*sos
la
Recordemos
la
memoria
Pero
cambiar.
principal
ahora,
Las
que
posibles
1,
Escribir
el
resultado
en
memoria
Escribir
el
resultado
en
la
cach
3,
Escribir
el
resultado
en
la
cach
acciones
principal
y
en
la
memoria
palabras
que
considerando
estamos
son:
2,
de
y datos
las
ahora,
principal
se
leen
la
cach*
la
cach
de
la
memoria
la
realizar
cuando
sucede
Qu
en
han
escritura
de
se
sido
cach
desea
resul
rea
SISTEMAS
Los
dos
mtodos
En
de
tiempo
puede
el
dato
buffers
cin
de
escribir
y
escritura*
de
tambin
escribe
se
el
cuando
memoria
se
principal.
Uno
consiste
cach,
la
con
e!
mismo
do
se
de
la
de
memoria
un
misma
memoria
La
implementacin
de
ta
cach
contiene
escrita
en
necesita
produzca
de
escrita
en
slo
principal
back
entonces
deber
efecta
la
operacin
cuando
puede
Integracin
Ahora
de
N.
del
T.:
Las
A/,
del
T.:
la
Si
cache
un
miss
van
que
nueva
lectura.
cach
de
escritura.
hora
la
los
elegir
la
CPU
nuevo
de
la
cach
bit
que
el
diagrama
kB.
Las
la
sido
memoria
write-
tambin
diseo
de
que
sirve
la
ha
la
cach
una
cada
cach
en
se
que
principal
los
ser
escritura
evitar
parmetros
en
debe
Esta
un
la
en
cach
Para
memoria
sistemas
en
la
lnea
nueva
posicin
la
en
la
pospuesta
lnea.
de
lnea
en
de
trabajar
la
una
de
aade
se
1 si
puede
accediendo
principal*
write-allocate
la
distintos
dispositivos
por
la
escritura
lnea
en
la
emplea
de
de
Si
una
de
se
lnea
considerar
caches
los
inglesas
emplea
en
examinados
conceptos
de
conjuntos,
por
se
1,
de
produzca
escrita
todos
expresiones
veces
vale
estn
lectura.
para
lectura
escritura
sistema*
correspon
que
memoria
almacenar
miss
est
que
del
esto
para
la
ha
principal,
de
memoria
la
prin
cach.
conceptos
asociativa
bit
aspectos
o
integraremos
cach
escritura
para
leda
ser
dirty1
se
muchos
especialmente
cach,
el
de
miss
de
operacin
de
cache
hit6,
dirty
en
toda
posicin
cache
cada
en
servir
miss
entonces
un
Ea
en
cuan
lenta,
principal
CPUs
cache
esa
cach
velocidad*
CPU
otra
operacin
vaya
un
la
la
memoria
memoria
otras
una
que
produce
denominado
La
si
(stale)
liberar
se
escritura
contrario.
se
as
cuando
bit*
caducados
escrita,
sido
haya
para
sobre
Desgraciadamente
u
produce
se
la
de
de
la
o
entrada/salida
cach
se
memoria
la
en
invlidas.
son
requiere
memoria
que
de
caso
otros
la
cuando
Este
efectuarse
Existen
cipal
de
la
en
Esto
escrituras
velocidad
accesos
entradas
write-back
concepto
adicional
cach*
datos
la
miss,
principal
principal*
realicen
se
entrada/salida
de
de
debido
principal
palabra
principal
tiempo
operacin
la
procesadores
posicin
memoria
esta
entrada
la
una
un
los
del
memoria
la
que
sido
han
ca
en
cache
un
nuevas
la
escrituras
de
las
que
escritas
es
cach
con
de
de
la
escritura
write-allocate.
numero
procesador
un
write-back
principal
(write-back)
lnea
memoria
hit*
la
en
escrituras
escribir
las
el
la
ulteriores
de
capaz
que
memoria
realicen
se
que
emplea
todas
reducir
se
mtodo
palabras
problema
evitar
de
se
ser
produzca
la
opera
cache
un
la
en
que
que
resultado
escritura
realiza
se
en
evitando
hits*
que
DMA,
del
causar
Esto
como
esperanza
cache
es
Adems
accesible
desventaja
dientes
hit.
principal*
ms
Una
cache
un
la
en
a
CPU
escribir
cach
la
de
la
el
produce
la
la
en
durante
se
el
denomina
caches
realiza
la
caso
palabra
en
write-back
cach
una
hace
se
el
si
decir*
miss,
necesita
ralentizacin
especiales*
de
CPU
mto
tcnica
una
diseos
la
para
la
tanto
lugar
supondremos
que
sigue
hay
contiene
dar
los
es
cache
un
diseos
escrita
all
Esto
Esta
buffering,
registros
el procesado
en
copy-back,
S
hit.
que
CPU
de
estaba
ya
l amado
Estos
procesamiento.
continuar
pueda
mayora
la
palabra
posibles
lnea
Esto
que
la
cache
palabra
lo
objetivo
produce
cindola
una
dos
la
bloque,
El
una
Existen
to
En
principal.
la
produce
nueva
CPU
En
tambin
write-allocate.
denomina
si
cach
un
leer
en
la
write-back5*
principal.
de
por
principal*
la
el
La
estas
601
MEMORIA
acciones.
de
memoria
la
en
mecanismo
el
que
varias
ralentizar
almacenados
forma
memoria
en
mediante
son
write-back*
mtodo
slo
principal
medida
de
siempre
puede
escribe
se
direccin
en
una
write-through
principales:
categoras
cierta
su
realizan
prctica
resultado
memoria
en
escritura
En
la
paliada
a
dos
el
a
la
en
en
acceso
ser
ch
empleados
dividir
pueden
write-through
se
DE
wriie-thraugh
espaol
2 vas,
write-through
y Hrie-back
la
expresin
-bit
obtener
para
no
sucio*.
de
suelen
ser
traducidas
256
al
espaol
de
direcciones
de
bloques
de
me-
602
mostradas
mona
do
la
direccionar
la
direccin.
bit
de
213
emplean
entrada
La
8192
palabras
cache
la
Cada
de
de
hit,
palabra
multiplexor
en
base
Estos
bits
son
junto
principal
con
los
datos
quetas
memoria
en
la
ce
de
2 bits
del
de
la
CPU
es
10)00000000l0:
0F3F4024lft.
1402lA
de
3 estados
la
la
Para
da
estos
casos
00001111001111)2
la
31
16
17
ndice
Etiqueta
Direccin
Bus
de
de
de
leda
ser
qu
conjunto
supondremos
079F,6t
por
ser
que
ndi
memoria
direcciones
Memoria
_
principal
32
Hil/miss"
Read
Write-
[,15
ôntiuljbdof
de
Bus
de
dalos
128
la cach
de
Hit/miss
Memoria
Etiqueta
cach
13/
Memoria
Indice
Bil
val
Bii
valid
id
de
-A
etiqueta*
Memoria
_3_
lfI
| Match
LgicaUc
coninuuiidn
! Matcchh
(V
Read-
de
d;
ios
lor
4-to-l
MUX
'32
da tos
Palabra
TJkTde
de
di
tyqn
tora
L128
L'omparocioc
Bus
etiquetas
Mer
de
B
lv
dalos
W
1
la CPU
zLwn,cYRc
I
32
(b)
FIGURA
14*9
Diagrama
de
bloques
de
Diagrama
detal ado
cach
de
una
cach
de
256
Read
mi;ss
cierta
estudia
Byte
Palabra
cach
memoria
la
cach.
la
acceso
en
eti
de
de
cach
tiene
no
de
selecciona
podr
entera
trabajan
uno
=
la
de
un
memorias
cada
lnea
bus
produce
entrada
entre
que
etiqueta
cada
modo,
como
se
dos
durante
y cmo
cada
ndice
se
que
este
012.
CPU-
Las
de
es
memorias
las
una
cach
Puesto
De
cuando
de
suposicin
una
bytes.
cach.
el
direccin.
que
de
(a)
un
contienen
la
con
2 y ledos
de datos
camino
lectura,
palabra
de
bits
cach
16
memorias
asociado
8192
el
y escritura.
Esto
lectura
15
memorias
de
paralelo
validez
de
datos
estas
de
presumir
elementos
para
restantes
la
que
estas
contiene
de
en
palabra
bit
que
los
bits
de
Puesto
de
una
datos
de
de
de
15
bits
etiqueta
una
cach.
la
entrada
salidas
de
ciclo
comprender
casos
las
permite
nico
un
palabra
emplea
un
los
sien
bytes,
emplean
se
que
datos,
Cada
memorias
Note
nos
de
de
nica
hay
etiquetas.
Esto
bytes
de
cada
en
memoria
una
etiqueta
memoria
campo
adems
las
bits.
posibles
direccin
I que
de
Dado
contiene
la
bloques
etiquetas.
8192-32
una
en
Para
los
remos
los
en
prctica.
leer
principal
la
de
la
bits*
aleatoria.
2 de
palabras
en
128
de
es
fin
a
8192-15,
almacenados
de
hay
12
16
de
en
direccionamiento
emplean
ndice,
es
otras
entrada
bits
el
contiene
consiste
el
un
son
32
datos
Con
direcciones.
datos
bits
contiene
reemplazo
diagrama
el
de
32
para
cach
de
de
ndice
bits
la
presenta
entradas.
memoria
cada
de
COMPUTADORAS
son
13
memorias
DE
El
bytes.
estrategia
14-9{b)
14-9(a)
16
bytes
Cada
Figura
/
y
existen
vas
Figura
lnea
palabras
validez.
La
la
en
de
longitud
LGICO
DISEO
DEL
FUNDAMENTOS
on
la
DE
SISTEMAS
Primero
est
supondremos
en
dos
leer
para
posicin
operacin
es
la
I.
es
posicin
8
estas
el
de
el
segundo
de
cach.
Como
efectan
direecionada
palabra
pleando
En
CPU
el
el
campo
buffer
tercer
simplemente
de
caso
ello,
de
la
Figura
es
copiada
el
bit
Match
0.
CPU
las
Ea
en
leer
de
control
0
el
para
de
palabras
2 de
las
de
3 estados
colocada
es
la
la
Valid
bit
ocho
buffer
de
la
palabra
memoria
principal
posiciones
K:
opcraeioi es
palabra
y
Para
que
la
cach.
la
A
la
en
de
de
multiplexor
el
bus
del
ser
leda
de
cach
escritura
un
de
de
datos
bus
datos
de
1 selecciona
la
La
de
la
ser
que
al
escritura.
bus
se
ocurre
de
memoria
lectura
validez,
entradas
la
la
en
de
debe
de
el
14-10
256
palabra
operacin
una
bits
un
encuentra
simultneamente
vez,
coloca
ios
entrada
aplican
se
se
estas
la
selecciona
no
produce
se
que
etiquetas
validez.
significa
Esto
suponemos
4
suponemos
la
que
las
principal
de
14-10
14-10,
Figura
cach
memoria
de
de
el
direecionada
palabra
la
los
Valid
bit
selecciona
hity
cuando
con
leer
palabra
l eva
el
slo
etiqueta
con
CPU
de
cache
un
0
la
ndice
lgica
la
haya
para
de
La
que
la seal
caso
que
0. la
un
para
bits
dos
entrada
FIGURA
Cach
sirve
la
en
de
campo
estados
la
de
de
campo
3.
bus
ndice
datos
enva
el
este
campo
de
lectura
Hit/miss
el
En
El
seal
controlador
por
3 estados
con
el
bus
en
chequean
Ea
Read
0.
tres
de
se
en
de
en
palabra
de
campo
I y 0.
que
Match
de
la
que
el
hit.
ndice
ledas
el
la
de
por
el
y escritas
3 estados
de
operacin
palabras
de
mostrado
sealizado
AND
buffer
cache
un
tambin
el
Ea cach
la
Adems
una
Por
y
de
CPU,
la
AND
ia
colocado
ser
en
el
hace
se
empleado
las
etiquetas.
lean
colocarlas
caso,
es
han
se
que
habido
lectura
principal.
datos
la
ha
que
reemplazada
la
de
datos
para
activado
comparaciones
miss
memoria
estar
antes,
dos
vez
012
buffer
de
caso
la
en
necesariamente
implica
puede
hace
lectura
emplea
etiquetas
supondremos
de
este
en
no
cach
La
memorias
entradas
dato
se
de
las
Entonces
el
ello
14-10.
Figura
Esto
de
operacin
una
de
invlida.
control
la
que
miss
valga
memorias
dalos
cache
cache
de
al
notificar
En
Por
1406i6
palabra
con
bus
para
lectura.
lectura,
la
las
L
ser
1402lfl,
Las
de
de
en
1402,*
posicin
etiquetas
Adems
seal
Finalmente,
y 0.
en
la
la
como
puede
una
obtener
para
buffer
de
Match
que
entrada
la
que
la
cach,
las
compara
haciendo
puesto
la
etiquetas
comparacin
casaT
0 de
de
hit
cache
un
entrada
una
603
MEMORIA
CPU
em
de
palabra
de
128
bits
604
FUNDAMENTOS
memoria
la
de
principal.
direcciones
de
Si
da.
la
En
la
de
la
de
mayora
necesitamos
esto
reloj.
Para
para
instrucciones
un
Los
parmetros
de
esta
y otra
varias
diseo
acceso
de
La
unificada
cada
unificada
cach
datos.
para
ciones
un
Cachs
la
LI
cach
de
circuito
entradas
el
uso
ciclo
de
el
simul
de
datos.
los
ejemplo,
de
una
cach
que
nica
cach
cach
puede
de
instruccio
necesitar
puede
datos
caracte
Puesto
nica
una
una
que
diseo.
las
de
de
cach
una
acceso
adapten
se
que
y escritura
hacer
slo
parmetros
que
de
instrucciones
para
de
usadas
sean
estruc
una
ocupadas
un
cache
cada
en
hits
uno
que
puede
reloj,
de
ciclo
siempre
instrucciones
sea
instruc
por
el que
ocupadas
posibilita
flexibilidad
Esta
de
acceso
entradas
engaoso,
ser
mientras
haya
puesto
las
que
instrucciones
para
datos.
para
ms
de
tamao
instrucciones
de
indistintamente
datos.
por
nmero
mayor
cachs
El
datos.
las
habr
tiempo
del
circuito
rea
disponible
pequea
nivel.
satisfacer
Para
diseo
de
Deben
especificarse
externos
cachs
y
el
otro
el
ms
instrucciones.
Por
forma
sistema.
la
que
Por
ello
la
con
cach
LI
es
en
un
Pero
el
usualmente
cach
una
salir
al
CPU,
genrico.
aade
se
necesita
se
produce
se
que
junto
procesador
el
en
de
el
juegos
la
de
Ll
puede
otro
lado,
ser
la
CPU,
Adems,
para
lo
ancho,
L2
ocupa
Ll
cach
L2
mayor
el
lugar
de
una
cuanto
pi
camino
simultnea
extema.
ca
a
el
rpidas
bsqueda
cach
unos
dos
haya
en
slo
un
para
que
ms
la
permitir
de
disear
de
lecturas
permitir
cach
una
puede
limitaciones
las
eliminan
que
de
se
posibilidad
la
incluyendo
se
el
que
La
Adems
muy
cach
complicado
parmetros.
la
LL
cach
ms
es
de
y datos.
CPU
cach
niveles
acceso
instrucciones
la
la
dos
dos
para
como
limitada,
en
integra,
se
dalos
retardo
LI
con
procesador.
de
de
cach
LI
interna,
es
el
de
adicionales
L2,
instrucciones
de
CPU
cach
el
niveles
LI
como
requerida
cach
nica
del
concretos
entre
CPU
la
es
cach
una
denomina
la
velocidad
ello,
integrado
integrado
de
la
aadiendo
referidos
cach,
demandas
Por
circuito
si
de
las
memoria
de
jerarqua
alcanzar
se
la
niveles
intolerable.
es
un
circuito
requerimientos
chs
separadas
la
Para
inadecuada
dos
rpido.
en
del
El
CPU.
muy
de
profundidad
emplean
se
integrado
integrado,
nico
fuera
la
menudo
un
varias
un
Para
niveles
extender
posible
prximo
entre
cach
cach
simultneos,
mltiples
de
cach.
nes
mientras
combinado
tamao
manejar
accesos
Por
vas,
nica
una
Este
puede
dos
simples.
un
en
sencil a
estrictos
ms
reloj.
datos.
para
Es
slo
permiten
separadas
forma
de
lectura
cuatro
directo
forma
distintos
buscar
posible
de
vas.
instante
hits.
de
cach,
era
que
ciclo
anterior
de
menos
de
ms
cache
la
en
bus
direcciona-
palabra
distintas
tener
para
usualmente
diseos
supuesto
slo
un
subseccin
permitir
puedan
elegir
son
sus
un
habr
de
mayor
la cach
ahora
que
instante
otro
en
y
numero
en
pueden
se
el
que
modo,
este
de
cachs
instrucciones
mente
permite
De
al
aplica
se
la
copiado
direcciones
una
adems
cach
de
usual
es
de
en
dos
las
estas
cachs
requerimientos
para
es
ser
posible
que
puedan
empleados
selectivo
por
requerir
mapeado
conjuntos
nes
necesitar
un
puede
simple
mapeado
tura
asociativa
de dos
por
conjuntos
En
otros
casos
podr
emplearse
cach
palabra
hemos
en
Esto,
que
los
esta
esta
posicin
tambin
es
resultado
discutimos
bsqueda
para
dato
un
acceder
pueda
permite
de
del
escribir
datos.
para
direcciones
la
en
anteriores
captulos
o
que
necesidad
el
entonces
los
operando
cach
una
responder
tneo
rsticas
diseos
leer
escribirse
escrita
sea
datos
los
debe
que
que
hit
instrucciones
instruccin
la
para
cache
un
COMPUTADORAS
en
principal
causa
DE
direccin
La
memoria
direccin
Cachs
una
LGICO
DISEO
DEL
de
Sin
embar-
DE
SISTEMAS
difiere
go,
a
la
de
cach
cache
la
14-4
de
miss
Ll
Memoria
En
apariencia
de
disco
duro.
de
datos
su
velocidad.
Con
parezca
que
ver
este
al
espacio
no
y las
tienen
dar
para
necesidad
disco
la
datos
de
los
dos
reales
virtual
denominados
de
hace
un
por
son
una
pgina
mismo
fsicas
lo
virtuales
fsica.
porcin
desplazamiento
La
el
es
entre
las
con
respecto
en
binario,
las
32
La
de
de
las
en
direcciones
00.
De
de
la
byte,
misma
de
de
14-11
modo
que
nta-
principal
virtua
Esto
permite
com
cuanto
en
fsicas
mximo
Note
modo
de
el
16
para
la
es
que
se
que
la
est
pgina
los
pginas
desplazamiento
de
de
32
bits).
Adems
pginas
bytes,
campos
direcciones
de
nica
parte
el
supone
las
que
de
pgina
(page
frames)
espacio
el
una
espa
virtual
o
la
en
alineadas
termi
siempre
primer
una
una
compartida
estn
alineadas
del
bytes
direccin
palabras
palabra
estn
pgina
de
marcos
de
que
las
que
direccio
de
direccin
de
de
El
supondremos
espacio
212
existen
que
bloques,
ellas.
supondremos
en
una
direc
Estos
en
palabras
supone
direccin
se
pgina
ejemplo
modo
2:o
presente
de
anlogos
pero
de
espacio
fijo.
tamao
facilitar
y para
el
duro,
marcos
de
muestra
las
forma,
es
direcciones
requerimientos
disco
cach,
una
pgina.
empleada
offset),
fsicas.
y las
de byte,
de
virtuales
a
el
en
memoria
fsica.
de
una
principal
(page
palabras
un
virtual
el
denominados
Existe
Figura
pgina
de
Cuando
memoria
direccin
la
lneas
marco
(I
la
que
normalmente
bloques
bytes
bits.
una
direcciones
direcciones
de
de
programador
virtual
dos
slo
no
principal
direcciones
en
principal
las
un
virtuales
pginas.
las
direccio
virtual
memoria
en
los
memoria
de
al
memoria
la
forma
esta
la
en
espacio
libera
la
programa
Igualmente
memoria
adems
en
cada
real
nico
la
vir
queremos
disco.
memoria
en
ocupando
suponiendo
principal
memoria
la
divide
que
son
y,
que
por
de
direcciones,
bloques
mayores
direcciones
programa,
direccin
misma
la
direcciones
de
se
est
virtuales
apunten
la
de
fsicas
cada
para
del
virtual
implementan
que
direcciones
en
virtual
tamao
As
un
en
direcciones
direcciones
que
datos
los
hardware
programa,
entre
formada
de
es
nos
tambin
casos
ejecutando.
por
sino
las
de
espacio
los
disposicin
esta
su
crticas
de
reemplazados
Con
uso.
medios
Posteriormente
el
est
dos
operaciones
de
se
la
discutiremos
algunas
que
una
conseguir
principal
estos
necesarios.
espacio
espacio
el
reduciendo
y
tamao
est
direcciones
entre
mayora
de
memoria
Inicialmente
que
de
que
la
de
apariencia
fin
el
entre
software
queremos
la
en
Con
relacin
efectuar
grande,
del
mapear
son
programas.
reales
programas,
en
son
su
distintos
fsicas
del
que
direcciones
disco
ubicaciones
informacin
direcciones
de
cada
para
direcciones
de
pginas,
hecho
memoria
una
software
divide
se
programa
totalidad
en
de
software
de
la
el
en
restriccin
programas
varios
al
transferencia
ciones
el
principal
permitir
Para
igual
las
memoria
cada
las
que
la
conseguido
transferencias
de
slo
no
programador
del
entre
de
tamao
lo
produce
generados
cuando
cach.
una
la
para
sino
a
de
uso
hardware
memoria,
accesible
memoria
espacio
de
la
principal,
virtual
un
distintas
partir
to
CPU
se
son.
hemos
rpida,
datos
y el
necesario
memoria
trabajo
con
na,
accedida
es
la
distintos
ahora
de
de
tamao
la
direccin
Adems,
gina
slo
lo
el
manejo
especfico
considerar
El
cada
pear
en
estructuras
ninguna
apariencia
de
duro.
nes
grande
del
involucradas
el
para
direcciones
es
que
de
parezca
de
tamao
un
cio
tambin
exploraremos
complejidad
uso
es
que
importante
principal
la
diseo
mediante
grande
hardware
respecto
tual
medio
bsicas
del
a
memoria
una
la
el
ocuparemos
les
L2
instrucciones
considerablemente
son
de
tamao
Dada
requerir
la
acceso
datos
proveer
cach
la
que
de
memoria
tructuras
cuanto
de
una
control
sirve
de
bsqueda
rpida
nuestra
nes
de
vez
virtual
memoria
el
Dado
parmetros
sus
que
en
que
Ll.
patrones
sus
lo
con
en
nivel
primer
en
CPU,
tpica
cach
una
605
MEMORIA
con
byte
respec
de
una
606
DISEO
DEL
FUNDAMENTOS
LGICO
COMPUTADORAS
DE
11
12
31
Nmero
de
Desplazamiento
virtual
pgina
de
12
23
11
Desplazamiento
de
Nmero
de
fsico
marco
Direccin
FIGURA
14-11
Campos
pgina
de
tuales
se
es
00016
la
direccin
nes
tual
muestra
fsicas.
puede
Estas
mapeadas
es
pgina.
constituyen
de pgina
de
pginas
los
bits
de
marcos
la
pgina
espacio
un
el
en
direccin
marco
virtuales
dan
se
Se
FFC
el
en
muestran
un
direcciones
de
empleados
pgina,
total
de
ni
FFE.
es
almacenado
Una
de
mapeados
K
24
As,
para
la
figu
direccio
vir
pgina
pginas
Note
bytes.
cualquier
20
vir
de
espacio
hexadecimal.
en
Los
FFF,6.
es
de
fsica
de
nmero
direcciones
y fsicas
marco
fsica.
12
denominan
de
de
byte
pginas
Los
se
mapeado
ltimo
seleccionar
virtuales
pginas
cualquier
memoria
pginas
estas
de
no
que
dato
pre
invlido.
pginas
de
general
mapeada
de
virtuales
pginas
en
Tablas
En
principal
del
espacio
hipottico
mapeada
ser
pgina
memoria
nmeros
virtual
existen
ser
Los
de
la
para
virtual
fsicas
del
pgina
de
empleados
nmero
de
virtuales
direcciones
de
desplazamiento
virtual
pginas
un
mapeado
memoria
sente
el
denominan
seleccionar
ra
virtual
Pgina
principal
bits
pgina
fsica
Memoria
pgina
virtual
Direccin
existirn
a
un
memoria
nmero
principal
de
elevado
muy
al
disco
duro.
pginas
Este
cada
virtuales,
mapeado
una
de
debe
cuales
las
en
una
estructura
SISTEMAS
de
dalos
denominada
2I(),
cenar
cada
para
blas
la
Doce
bits
se
Si
Valid
Used.
Dirty
14-12
nar
disco
el
en
pgina
sin
hacerse
pueden
flags
accedida
en
El
puntero
en
memoria
nmero
de
da
su
por
zamiento
la
pgina
miento
de
tabla
de
buscada
ser
de
requiere
pgina
pginas
por
el
las
Los
software
se
retardos,
el
en
ta
hace
que
Estas
de
seleccionada
est
del
LSBs
la
disco
se
puesto
la
sistema
de
marco
la
que
Esto
pgina
puede
de
disco
aproxi
una
entrada
la
de
tabla
Por
ejemplo,
cuando
pgina
ver
el
en
operativo.
la
copiada
el
implementar
de
tablas
de
sta
es
fsica
en
de
la
en
retardos
vez
importantes.
14-12
de
las
entradas
en
la
tabla
palabra
con
yuxtaposicin,
de
pginas
la
10
MSBs
del
offset).
Su
despla
la
de
el
desplaza
buscado.
byte
de
o
sumas.
ser
pueda
que
con
la
Si
debe
antes
mediante
de
entrada
entonces
registros
memo
accedi
ser
l amaremos
principal,
principal
principal
memoria
pgina
en
puede
que
acceder
memoria
desplazamientos
originara
suma
{directory
para
de
los
sta
memoria
en
de
virtual,
en
direccin
obtiene
directorio
emplearse
tablas
estar
principal,
pgina
directorio
pgina
I K
pueden
se
encuentra
de
pgina
de
de
hasta
de
memoria
en
la
14-13.
Figura
la
en
de
posicin
acceder
muestra
se
posicin
y colocada
duro
FIGURA
Formato
elimi
ser
correcta.
para
la
la
encuentran
se
combinacin
la
necesario
ocupar
la
en
Valid
bits
debe
de
describir
pueden
la
no
mediante
que
colocada
los
que
siendo
de
apunta
nmero
offset)
pgina
localizar
simplemente
mientras
por
escritura
fue
pgina
y
Si
contrario.
es
pginas.
pgina
Dirty
la
Valid,
hacerse
bits
el
contienen
table
la
que
sirve
de
denominan
10
para
buscada
Used
pginas
desplazamiento
Si
emplea
pgina
lectura
registro
tabla
(page
Compruebe
tablas
se
alcanzarse.
la
las
de
caso
que
va
puede
sigue
otros
acabamos
que
un
La
pginas
bit
labia
Note
que
localizacin
usados
ejecutando.
duro.
pgina.
pgina
de
se
accedida.
est
que
de
pro
supervisor.
directorio
se
vinual,
tabla
desea
que
ubicar
uno.
desde
la
la
Algunos
de
es
disco
el
tabla
para
en
Cuando
Esto
El
flags
pginas
pgina
la
de
de
de
que
la
tabla
la
cada
pgina
pgina
de
LRU.
modo
directorio
programa
que
nmero
alma
un
ubicada
contrario,
nueva
sitio
algn
principal.
de
bit
sobrescribirse
va
reemplazo
en
tabla
pgina
principal,
pgina
almacenar
la
pgina
poniendo
pgi
especial
Una
encuentra
1 entonces
es
existente.
protecciones
usuario
en
de
de
KB.
write-back.
Dirty
en
memoria
para
la
KB
direcciones
invlido
caso
cach
la
que
nota
indicar
de
principal
pgina
de
pueden
al
ria
la
reservarse
asociadas
la
toma
en
la
que
nico
se
la
en
la
entonces
entrada
siendo
en
bit
su
es
un
escritura
de
sobre
de
de
escrituras
homnimos
el
vlido,
es
una
menos
Dirty
mecanismo
estructura
mapeado
una
para
pgina
pgina
principal
bit
disco
modo
el
en
campos
existido
los
software
del
pginas
algunos
La
el
pgina
la
carga
burda
macin
Si
el
tres
al
copiada
porque
cuando
memoria
sencil o
de
habiendo
la
el
en
de
contiene
de
marco
marco
ocurrido
simplemente
existente
de
espacio
607
Suponiendo
puede
pginas.
de
pgina
pgina
una
directorio,
existen
con
duro.
es
el
el
no
de
el
tabla
la
en
una
para
en
construir
de
almacena
se
pgina,
una
concreto
formato
un
Adems
ha
pgina
una
de
pgina
designar
corresponden
se
formas
tabla
almacenado
ser
muestra
I entonces
principal,
Dirty
el
que
mapeado
mapeado
la
se
l entonces
es
As
puede
para
es
muchas
esta
MEMORIA
KB.
emplean
principal.
memoria
la
el
denominada
pginas
Figura
Existen
pginas.
asumiremos
MB)
de
memoria
en
(4
bytes
programa,
de
En
222
de
grama
de
nosotros
puede
representar
mapeados.
1 K.
labia
ella;
palabra
una
que
la
acceder
y de
nas
DE
entradas
Esto
no
608
FUNDAMENTOS
DISEO
DEL
LGICO
COMPUTADORAS
DE
31
22
de
Nmero
21
la/amiento
directorio
Desp
de
12
11
virtual
pgina
de
Desplazamiento
Desplazamiento
de
labia
de
pgina
pgina
Pginas
Puntero
de
pgina
directorio
Nmero
J pgide na
14-13
FIGURA
de
estructura
qua
la
Ejemplo
Transtation
De
las
discusin
precedente
del
prestaciones
pgina
acceder
la
entrada
en
el
directorio
la
entrada
de
la
labia
3,
Acceder
al
instruccin
estos
las
Aun
as
mos
una
se
Figura
14-14
Esta
translation
para
las
puesto
no
as
suele
un
necesario
que
traducirse
ai
espaol.
merma
tabla
supuesto
en
pginas
de
ia
necesitan
se
tres
instruccin:
Para
tiempo
el
virtuales
las
acceso
que
comparar
la
es
el
numero
fsicas.
la
completamente
de pgina
memoria
cach
reducira.
empleare
accesos
de
es
una
se
direcciones
posiciones
cach
normalmente
acceso
de
numero
en
Contiene
de
cada
las
Esta
ca
pginas
principal,
ac
la
asociativo
virtual
la
factible
sea
dispusisemos
de
de
parte
es
que
virtual
memoria
Si
reducir
direcciones
el
TLB,
el
entonces
hardware
el
la
principal.
(TLB).
acelerar
de
enfoque
operando
que
memoria
cache.
buffer
ejemplo
en
conjuntos,
CKprcsin
traducir
el
por
cach
esta
lookaside
recientemente
por
T.:
accesos
dedicada
muestra
asociativo
Jet
ms
la
la
directorio,
slo
aun
conseguir
para
a
en
que
Para
importante
una
supone
el
pginas
accesos
estuviesen
necesarios
denomina
ms
genrica.
entradas
cach
pginas
de
automticamente
As,
los
de
acceder
de
realizan
se
drsticamente
seran
cedidas
accesos
computadora
reducir
todas
operando
ideal
caso
para
que
la
tabla
virtual
principal.
principal
de
la
memoria
memoria
en
meoria
Acceder
si
jV
la
Acceder
necesario
encuentren
se
el
en
f.
Vase
ch
incluso
2.
MMU
y
notamos
sistema,
sucesivos
accesos
de
Buffer'
Lookaside
la
mareo
de
la
CPU
DE
SISTEMAS
Direccin
Nmero
de
Entrada
zZ
virtual
de
nmero
valid
Bit
CPU
la
virtual
pgina
Bit
de
Desplazamiento
de
de
pgina
Cach
pgina
asociativa
completamente
asociativa
consumos
por
dirty
Dato
Etiqueta
de
Numero
virtual
pgina
de
Nmero
Salida
de
fsico
marco
de
nmero
de
Nmero
morco
Desplazamiento
marco
de
varias
etiquetas
incluye
el
cipal
bit
este
de
pgina
do
un
nmero
de
virtuales.
y el
Si
la
introduce
memoria
principal
de
la
realizar
la
pgina
Considerando
virtual,
la
vemos
que
de
jerarqua
la
efectividad
cach
la
memoria
prin
incluye
se
el
discutido
la
Figura
que
rpidamente
otro
leer
la
alguna
ai
acceso
fal o
un
desde
el
CPU
la
puede
memoria
la
en
de
previa
de
la
las
Si
operando.
pgina
la
la
memoria
un
salida
de
un
previa
en
depende
etiquetas
de
fsica
tabla
este
Durante
diferente,
el
caso
el
de
localidad
necesa
pginas.
pginas
se
encuentra
se
la
necesitan
se
en
software
tiempo
mejor
presentacin
la
de
de
total
no
En
en
ser
tabla
la
En
de
necesaria
entonces
en
ocurri
pgina
fsica
la
la
nmeros
ha
de
en
El
de
entonces
nmero
miss,
entrada
la
Dentro
direccin
TLB
14-14.
cache.
I,
la
programa
basada
virtual
est
pgina
fault).
principal.
(page
ejecutar
principal.
Valid
la
existentes.
entradas
acciones,
memoria
las
directorio
la
entonces
todas
un
el
en
de
duro
disco
hay
entrada
de
pgina
genera
si
lado,
principal
el
la
en
aparece
muy
Por
para
memoria
bit
y el
de
de
con
pgina
cach.
la
ocurre
almacenada
sea
de
la
tambin
TLB
el
de
nmeros
positiva
es
marco
la
en
pgina
operacin
esta
entrada
en
principal
principal
simultneamente
realizarse
entonces
traer
memoria
cada
esto,
encuentran
empleando
de
compara
reemplazando
incluyendo
memoria,
de
se
que
memoria
en
memoria
comparacin
principal
TLB
pgina
entrada
la
se
esta
en
una
aplica
de
memoria
el
en
a
que
la
encuentra
acceso
un
memoria
Adems
pginas
cache.
nmero
fsica
pgina
encarga
rio
para
la
puede
la
a
a
accesos
de
virtuales.
aquellas
se
para
pgina
alguna
operacin
acceder
acceder
anlogo
se
Si
hit
Esta
cach.
pgina
virtual
TLB
para
rio
lnea
es
pgina
Buffer
Lookasidc
pginas
para
la
brevemente
de
nmero
Dirty
una
de
Si
Translation
de
fsica
pgina
validez.
bit
para
Estudiaremos
cach
de
El
Dirty.
mente
de
hit
un
nmeros
de
nmero
pgina
14-14
FIGURA
Ejemplo
con
609
MEMORIA
una
espacial
se
necesa
que
la
esperar
direccin
y
tem-
610
La
poral.
el
ponible
del
si
un
hardware
en
tan
tiempo
operando
se
la
acceder
pgina
una
de
rsticas
opcionales
Entre
de
estas
el
denominado
adecuado
Memoria
virtual
y cach
probable
reloj
cach
dos
quiere
das
2
de
modo
de
la
que
esta
en
el
principal
pero
la
la
de
cin
etiqueta
Si
cach.
hit
cache
debe
valores
a
se
un
La
memoria
memoria
de
la
la
principal
nivel
adicional
el
pgina
caracte
otras
genri
direc
de
el
permitan
que
en
en
muchos
de
operandos.
sistema
un
virtual
el
TLB
que
datos,
de
las
un
dato
las
segmenta
direcciones
de
dos
segmento
de
ciclo
nico
un
re
modificar
posible
es
otro
como
de
CPUs
de
de
ciclo
Dado
en
un
emplea
diseos
los
real
convertida
es
instruccin
una
consumir
etapas,
reloj.
la
el
lnea,
pueden
ser
las
y
cach.
el
de
seleccin
tamao
de
Puede
haber
cachs
tener
emplea
para
una
velocidad
la
la
el
cach,
ms
de
de
mapeado
una
de
tamao
la
la
las
de
los
datos
la
miss
entonces
debe
las
lneas
en
la
jerarqua
dato
el
de
en
un
determinar
memoria
reemplazada
ser
por
ocurre
cach
de
cach
memoria
direcciones
cach
usa
la
entonces
de
ser
comparando
direcciones
cache
diseador
de
tamao
trabaja
las
un
lnea
pequea
van
requisitos,
ocurre
El
incluyendo
la
del
otros
Si
conceptos
memoria
una
probabilidad,
de
etiquetas
lenta.
ms
en
cach
Una
verifican
se
la
cach
mayor
memoria
una
cach,
con
de
cach,
memoria.
con
CPU
parmetros,
con
Dos
memoria.
virtual.
memoria
una
la
de
de
jerarqua
la
que,
la
principal,
de
la
referencias,
satisfactoria,
memoria
se
la
obtenido
ser
de
cach
aparenta
a
de
es
de
y datos
virtual
de
que
instrucciones
prxima
nmero
en
la
proteccin
que
cach
la
memoria
cach
direccin
nueva
una
instrucciones
velocidad
direcciones
TLB
de
e
una
la
de
aade
operandos
comparacin
puede
escrituras
efectuar
la
dato
de
principal
do
el
y
obtenido
ser
los
una
TLB,
computadora
direccin
la
Suponiendo
bsqueda
componentes
localidad
de
Normalmente
con
transferencia
la
separadamente,
caso,
aparenta
la
con
concepto
los
CPU,
la
ms
los
jerarqua
almacena
que
por
examinado
de
un
de
bsqueda
predecibles
instruccin
una
del
ralentiza
captulo
hemos
captulo
Basndose
dos
de
mecanismos
este
la
el
de
para
virtual
la
mucho
el
virtual,
MMU
la
en
consecuencia,
considerar
bsqueda
fundamentales
rpida
CPU
limitada
y
duro.
disco
hardware
cache.
para
largo
pginas,
probable
es
lenta
la
lo
las
y datos.
casos
En
reloj
de
requiere
memoria
incluyen
En
la
tabla
se
el
memoria
los
CPU.
de
son
la
del
este
la
ciclos
instrucciones
Resumen
En
de
reloj
de
de
mejor
la
la
la
si
de
espacial,
capacidad
principal
pginas
memoria
la
Entonces
programas
Debido
situaciones
la
localidad
dis
estar
frecuente
tamao
el
en
puede
operando
al
la
encuentra
se
ms
Debido
desde
el
tanto
sean.
soporte
presentes.
aplicada
es
el
ms
cach
estn
sta
en
de
ciclos
bsqueda
segmentacin
la
dos
y
otro,
permiten
se
de
la
el
de
la
las
que
fsica,
direccin
una
14-5
es
las
se
encuentra
comparticin
de
memoria
ser
accesos
segmentacin,
considerado
hemos
Aunque
ms
la
se
lo
principal.
pgina
implementar
para
hit
debido
peor
pgina
virtuales.
tambin
virtual
de
cache
Esto
pginas
requiere
memoria
acceso
hay
un
entonces,
la
la
nmero
y
CPU.
la
accedido
pginas
virtual,
aislamiento
cionamiento
mismas
bsico
para
caractersticas
de
rpida
en
tabla
el
pgina
ms
hardware
el
las
En
la
que
reloj
misma
encuentran
pginas
Vase
de
es
la
accin
se
no
cuando
rpido
2 ciclos
tiende
COMPUTADORAS
DE
ocurre
considerablemente.
acceder
ca.
rpida
de
procesado
de
slo
suficientemente
es
operandos
siguiente
otros
que
TLB,
ms
respuesta
Si
TLB.
LGICO
DISEO
DEL
FUNDAMENTOS
el
cuan
mtodo
de
memoria,
ms
grande
para
e
separadas,
aparentar
memoria
una
que
es,
en
media,
grande
parecida
mucho
a
la
de
la
memoria
que
princi-
DE
SISTEMAS
pal.
La
dos
del
mayora
facilitar
el
de
de
bloques
en
cirse
fsica.
direccin
una
el
Con
fin
de
efectuar
prestaciones
se
Buffer
(TLB),
mory
Management
recurre
cach
una
especial.
la
cach
lo
velocidades
Este
hardware,
ms
sin
tablas
de
gran
pginas.
prdida
Translation
unidad
la
de
de
respec
tradu
debe
una
generar
denominado
parte
pginas
virtual
una
memoria
y el
TLB
producen
se
tiene
es,
que
tecnologas,
transferencias
las
Para
dividi
de
Lookaside
de
manejo
memoria
(Me-
computadora.
la
cuando
acceso
forma
que
de
principal,
automticamente
realiza
cada
pgina
direccin
su
duro.
disco
encuentran
se
de
principal,
empleando
e!
en
ambos
disco,
marcos
memoria
se
especial
grande,
la
realidad,
en
y el
denominados
Fijo,
en
en
MMU)
memoria
rpida
capacidades,
distintas
carga
traduccin
La
Unit,
la
Juntos
memoria
tamao
se
traduccin
hardware
la
es
de
encuentra,
se
memoria
la
entre
pgina
una
virtual
informacin
direcciones
Cuando
tivamente.
memoria
de
espacio
movimiento
611
MEMORIA
los
hecho,
de
de
dispone
se
que
de
jerarqua
una
hardware
con
entre
ilusin
la
de
de
de
encargado
y software
una
memorias
realizar
niveles.
distintos
Referencias
1.
M.
Mano.
2.
3.
Hardware
M.:
ComputDesi
erEngign.neering:
NJ:
Prentice
1988.
Hall.
HENNESSY,
and
J.
L-,
F
ranci
Approach.San sco,
Barn,
R.
J..
J.:
Cache
D.
L.
and
Kaufmann.
Morgan
Quantitative
1996.
Architecture.
Computer
HIGBIE:
Architecture:
Computer
PATTERSON:
A.
CA:
Addison-Wesley.
MA:
Reading.
1992.
4.
Handy,
5.
Mano.
M.
M.:
San
Book.
Memory
Academic
Diego:
1993.
Englewood
Architect3rd Ed.
System
Computer
Press,
Prentice
NJ:
Clif s.
Hall.
1993.
6.
PATTERSON.
D.
re/Software
7.
8.
J.
and
T.
HENNESSY:
L.
and
Computer
CA:
Francisco,
San
interface.
G.,
WYANT,
Davis
and
A.,
HammerstROM:
Kaufmann.
Morgan
CA:
Emeryvil e,
Work.
Microprocessors
How
Hardwa
The
Design:
1998.
Zif -
1994.
Press.
H.
Mess.MER.
P.:
son-Wesley,
Hardware
PC
Indispensable
The
ed.
Wokingham.
(*)
indica
2nd
Addi-
U.K.:
1995.
Problemas
El
puede
14-1.
smbolo
indica
(4-)
encontrar
*Una
CPU
al
que
determine
Suponiendo
LRU,
plazo
los
siguientes
tamente
58,
104,
asociativa
la
si
de
cada
cach
(ai
la
60,
108,
comienzo
casos:
14-6.
5C,
Figura
asterisco
FO,
64,
vaca
produce
mapeado
14-4
54,
est
cach
direccin
de
direcciones
de
secuencia
siguiente
el
la
que
solucin
se
libro:
del
web
la
genera
54,
Figura
sitio
avanzados
ms
problemas
el
en
y (c)
directo
cach
de
10C,
58,
5C,
se
que
lectura
cache
un
de
asociativa
la
110,
60,
utiliza
hit
por
un
esquema
para
conjuntos
64
FO,
miss
14-3,
Figura
hexadecimal:
en
(b)
de
cada
de
comple
cach
de
reem
uno
2 vas
de
la
612
FUNDAMENTOS
14-2.
el
Repita
0, 4,
14-3,
12,
Problema
el
14-1
para
04,
28,
*Una
tiene
computadora
siguiente
28,
26,
IC,
20,
14-4.
la
para
1 A.
14,
COMPUTADORAS
DE
14-1
Problema
8,
Repita
LGICO
DISEO
DEL
2E,
la
siguiente
60,
20,
28,
de
direcciones
Se
K
realiza
byte
direccionamiento
emplea
(a)
Cuntos
bits
tienen
los
ndices
(b)
Cuntos
Cul
bits
tienen
las
etiquetas
nmero
total
de
etiquetas
el
es
Una
cach
tiene
las
asociativa
(b)
bits
el
48CF0F
lectura:
70
una
5E
58,
cach
de
una
capacidad
tanto,
no
mapeado
Cach
(b)
Una
Figura
del
cin
De
de
por
de
tos
con
Explique
por
estacin
Una
64
(a)
(b)
bits
para
Cuntas
Suponiendo
bits
(I)
Byte,
de
byte.
de
24
Se
realiza
bits
la
en
cach
corres
82AF82,
hexadecimal):
(en
14AC89,
vas
parmetros
de
32
hay
(2)
ndice
la
la
(b).
parte
directo
baja
de
parmetros
bits
32
de
tasa
una
tasa
una
los
con
palabras
son
arroje
que
datos
la
la
resolu
y
de
cachs
la
del
se
normalmente
emplea
tiene
de
de
los
como
de
64
bits
el
espacio
de
los
etiqueta?
de
direcciones
directo
mapeado
siguientes
con
campos
de
8192
la
estacin?
lneas
de
las
write-through.
direcciones
de
direcciones
da
bytes.
cach
las
en
palabras
conjuntos
por
es
de
asociativas
son
instrucciones
direccionamiento
tasa
una
separadas
datos
asociativa
las
Tanto
arroje
que
cachs
para
y
una
en
14-6.
Figura
datos
instrucciones
unificada
cach
baja
tasa
una
de
bytes.
en
(3)
ambos.
para
y datos
instrucciones
de
velocidad
alta
uno
unificada
instrucciones
datos
resolucin
de
de
cach
instrucciones
de
los
direccionar
cada
de
las
de
caben
en
frente
entradas
write-through.
unificada
la
que
cach
una
y datos
como
que
de
de
las
acceso
no
trabajo
todas
mapeado
de
bits
cach
de
cach
una
los
palabras
la
bytes.
write-allocate
qu
de
tos
de
Suponga
capacidad
con
512
entradas
las
para
memoria
separadas
secuencia
una
datos.
palabras
son
bil
los
direcciones
con
de
capacidad
cachs
instrucciones
hits
de
ambas
incluyendo
etiqueta?
acceso
Suponga
es
cache
conjuntos
de
para
las
vas,
la
una
cachs
unificada.
instrucciones
requiere
de:
secuencia
una
Tanto
de
sistema
un
una
hexadecimal)
frente
hits
ejemplo
un
de
instrucciones
direccionamiento
elevada
vas
en
(en
en
para
cache
14-3.
de
wrie-back
cach
una
para
ndice
desventajas
separada
de
el
direcciones
ventajas
ejemplo
un
cach,
la
en
lnea
simultneamente
cach
elevada
por
3ACF0L
las
y,
de
cach?
la
almacenados
de
ndice
las
tiene
cach?
de
bits
cach
byte.
en
del
estar
^Discuta
(a)
hay
la
de
cada
en
de
valor
a
Pueden
(c)
14-10.
bits
56,
lneas?
las
bytes
nivel
Cuantos
Indique
pondientes
(a)
Emplea
conjuntos
por
de
palabras
direccionamiento
14-9.
60,
10,
32
La
byte.
wrire-through
de
bytes.
bit,
validez,
14-8,
50,
de
70,
6C,
lectura:
4E,
48,
46,
direcciones
de
nivel
32
de
lneas
dirty
(c)
14-7.
10,
de
recto.
14-6.
40,
de
4C,
04,
14-5,
3E,
secuencia
espacio
un
38,
36,
30,
direcciones
de
secuencia
32
cun
bytes
en
Ja
cach:
SISTEMAS
14-11*
*Una
cach
tiene
de
tiene
40
s
principal
14-12.
14*13*
Redisee
tenga
4-Se
quiere
de
en
lodos
(a)
Dibuje
Explique
los
do
sistema
de
de
de
ns,
memoria
lo
principal
cach-memoria
0*96?
(c)
la
mantenga
que
la
jerarqua
la
613
misma
capacidad,
pero
la
14-9
de
las
siguientes
de
forma
write-back
sea
que
la
wr-
con
asegurando
tareas
con
consi
que
wrue-back*
operacin
bloques,
acciones
que
virtual
de
Figura
Realice
cuando
propone
produce
se
cache
un
miss
escritura.
memoria
virtuales
modo
para
0*82
(b)
relacionados
de
otro
de
direcciones
cach
secuencia
y
0.91,
(a)
es:
14-17
diagrama
nuevo
la
lectura
hits
write-through.
problemas
posibles
un
tiempo
de
CPU
efectivo
acceso
MHMOKIA
2,
la
de
vez
de
Figura
la
la
desde
acceso
cache
de
vez
redisear
dera
*Un
de
cach
vas
en
(b>
el
es
fraccin
la
4
te-allocate
14-14.
Cul
la
de
tiempo
un
ns.
DE
48
emplea
bits.
Un
de
pginas
concreto
programa
byte,
de
palabras
bits
64
necesitan
datos
sus
4263
ginas,
(b)
Cul
Cul
(c)
<a)
la
Un
el
nmero
mnimo
de
tablas
es
el
nmero
mnimo
de
entradas
vista
de
de
pginas?
tabla
14-15,
es
TLB
pequeo
20
bits
na
de
tas
de
longitud,
12
respuestas
tiene
las
siguientes
un
nmero
de
Valid
Bit
ciativo
(a)
(b)
de
pgina
cuntas
nmero
un
para
12
habr
bits
de
ltima
la
en
virtual
pginas
de
de
desplazamiento
un
pgi
fsica)
FFF
E03
0
0
012FF
2F0
01A37
788
02BB4
45C
03CAG
657
pgina
los
listada
bit,
entradas
y el
de
que
que
32
entradas
bits
de
memoria
bits
de
SRAM
384
de
almacenan
de
los
fsica*
pgina
Valid,
las
necesita
asociativa
el
TLB?
memoria
de
Dirty
y
el
que
TLB
cuestiones:
siguientes
el
TLB?
Used,
es
la
indique
03CA0777,
de
e!
di
cada
principal*
pginas
emplea
Para
afirmativo,
caso
y <d>
byte
bit
Suponiendo
responda
necesita
bits
32
en
y,
0D34E9DC
(c)
virtuales
hexadecimal.
en
hit
0E45FB32,
mximo
un
TLB
un
(b>
direcciones
de
nmero
tiene
ocurre
02BB4A65,
dispone
32
estn
desplazamientos
si
indique
(a)
de
contiene
Cuntos
Cuntos
pgina
(nmero
pgina
de
virtual)
0E45F
computadora
palabras
Dato
(nmero
01AF4
fsica:
virtual
de
de
direccin
na
fsica
entradas
directorio?
pgina
virtual
TLB
y (b)
la
entradas
nmeros
reccin
Una
en
0
1
con
necesarias?
(a)
en
Etiqueta
Dirty
14-16.
pgina
necesarias
bits
Bit
Los
dadas
de
nmero
completamente
Trabaja
byte.
de
El
pgi
aso
614
14-17,
Cuatro
de
bit.
Cul
nas
directorio
14-18,
*En
nmero
y
programa,
cach
las
las
tablas
en
decimal,
para
tiles
miento
de
si
las
no
memorias.
se
de
los
usar
qu.
por
verificase
qu
memoria
los
la
Cada
memoria
los
se
el
con
pginas
es
ocupados
por
de
nmero
wte-back
las
pginas
un
cach
en
y
los
manejar
para
emplea
memoria
referencia
de
de
32
pgi
de
3853?
y
slo
de
tabla
si
programas,
9602
y
write-through
de
la
en
principal
virtual
conceptos
localidad
7777,
multitarea
computadora
una
entrada
de
para
6321,
enfoques
de
por
en
byte.
bytes
pginas
es
caso
K
de
de
el
Explique
Explique
mnimo
claramente
seran
concurrentemente
de
pueden
se
Pero
write-back.
14-19.
el
es
escrituras.
ejecutan
virtual
memoria
COMPUTADORAS
DE
se
programas
pginas
cada
LGICO
DISEO
DEL
FUNDAMENTOS
patrones
las
similar
enfoque
memoria
virtual
de
direcciona
al
no
Indice
Nmeros
Complemento
Complemento
AOI
2-1.
AOI
3-2-2.
en
Almacenar
First-in,
ALU.
1. 200
2.198.
Vase
95
AO.
Vase
460
Arquitectura,
Carga/almacenamiento,
directo
Acceso
memoria
569*
Cesin
de
tambin
CISC.
DMA.
de
Peticin
Direccionamiento,
Memoria
579
Reconocimiento,
Robo
de
Transferencia
lgebra
RISC,
Un
578-579
en
de
un
Booleana.
28,
bsicas,
de
Principio
ciclo.
348-354
Ejemplos,
353
Asincrono,
229
Elementos,
Recursos,
427-428
229
acumulador,
466
unidades
CISC,
Arquitectura
Arquitectura
de
de
ejecucin.
474,
495
de
conjunto
542
408,
instrucciones,
427.
474-476
513-517
RISC,
37
temporales,
345-348
Diagrama,
545-546
465-467
registro.
475,513
solo
33-35
de
Consideraciones
innovaciones,
a
Varias
576
31-38
dualidad,
mquinas
de
Algoritmo
solo
12
ceros.
Identidades
465-467
466
Registro
576
ciclo,
Transferencia.
Adicin
memoria,
Recientes
576
474-476
460,
467
Pila,
576-577
427.
465-469
Memoria-registro,
bus.
transferencia.
de
instrucciones,
de
Conjunto
576
576-578
465
437,
474
576-579
578-579
Rfaga
Disear,
Almacenamiento
Vase
bus.
Controlador.
Peticin,
(DMA).
526-528
datos,
AND-OR,
AND-OR-1NVERT,
Vase
AOI.
68
(AOI),
de
Anticipacin
69
frst-out
First-in,
597
(FIFO),
aritmtico-lgica
unidad
AND-OR-FNVERT
68
almacenar
frst-out
relativa,
Amplitud
200
Vase
FIFO.
Almacenar
estados,
345-349
347
de
la CPU:
Arquitectura
509-542
Segmentada,
542,
Superescalar,
Supersegmentada,
475,
RISC,
Arquitectura
de lgica
programable
Array
122-124
Dispositivos,
de
Implementacin
Array
lgico
iterativo,
544
543
495
119
(PAL),
circuito
190
combinacional,
159-161
439,
616
Array
Arrays
lgico
ASM.
Vase
NDICE
programables
puertas
I 9,
(PLA).
programable
de
en
de
Algoritmo
mquinas
121
campo,
de
B
Banco
de
registros,
Banco
de
test,
Banderas.
419
Basado
interna,
Cach
unificada,
518
de
puertas
73-74
transmisin,
CAD.
Vase
Caja
decisin
Caja
de
Caja
Caja
de
decisin,
salida
de
vector
297
Binario.
Resta,
13,
12,
vlido,
comunicacin,
de
22
292
545
especulativa.
346
85
84-85
523
325-328
en
Triestado.
325-328
multiplexor,
326-328
multiplexor,
Byte,
22,
(E/S),
entrada/salida
325-327
566
378
de
con
591-605
Cach
de
datos,
Cach
de
instrucciones,
Cach
externa.
604
604
6,
604
Cclica
568
(CRC),
integrados
411-415
dos
niveles.
de
43
45-46
coste,
de
cuatro
de
dos
de
tres
51-54
variables,
variables,
variables,
46-47
47-51
44-54
Circuito
secuencial,
227-290
Circuito
secuencial
asincrono,
Circuito
secuencial
Circuito
Circuito
secuencial
secuencial
mquina
mquina
228
de
de
Asincronos.
246
mealy,
de Moore,
228
259-261
sncrono.
Asignacin
estados,
246
228
Diagrama
Diseo,
553
596
402^04
398.
Redundancia
Circuito
Estado
Cabeza,
aleatoria,
Vase
Circuitos
de diseo,
97-103
Diseo
402-403
Dalos,
395-398
228-230
estados,
Definiciones,
(USB),
serie
de
398-403
Mapa
Mapa
Mapa
Optimizacin,
601
Basado
394
Criterio
66
66,
Restaurar,
553
569
espera.
Bufering,
(RDRAM),
aritmtico,
86
design,
395
495
394
forma
RAMBUS
Circuito
28
Bottom-up
universal
Tasa
Cilindro,
86
84,
primitivos,
George,
Bus
Transferencia
Ciclo
85
predefinidos,
Bus
de
Chequeo
Chip.
83
de
filas,
Tipos,
reulili/abe,
Burbuja,
columnas,
las
Temporizacin,
funcional,
Buffer,
las
de
de
305
de
de
Direcciones
destructiva.
paridad,
Boole.
Direcciones
Posicin
19-24
Bloques
Bloques
398-402
Lectura
304
ASM,
396-403
393,
190-197
entrada,
Bloque
Bloque
Bloque
Bloques,
Cach,
85-87
control
197-202
600
Bucle
de
383-392
Bit
558
Esttica,
13
Suma.
saliente,
346
346
esquemticos.
Doble
Bit
computadora
por
346
decisin,
datos,
de
Carga.
Carga
528
Multiplicacin.
de
de
Sncrona,
retardada,
de
asistido
escalar.
346
condicional,
Dinmica,
Big-endian,
Bit
de
24
Bifurcacin
Bit
604
Diseo
de
17-19,
Bit,
Celda:
8,
BCD,
Bus
Cach
Caracteres
condicin
Base
Bus,
de
417-419,
en
Base.
estados
164
Captura
cdigos
shifter,
124,
Canal
88
Vase
Barrel
-122
de
253-260
247-248.
tlip-fiops
con
D.
259
252-267
245
Estado
actual,
futuro,
Estados
sin
utilizar
Modelo
de
Mealy,
Modelo
de
Moore,
245
261-262
246
Procedimiento
de
Procedimiento
Sncronos,
de
228,
246
anlisis,
diseo,
229
243-252
252
ndice
de
Tabla
Circuitos
CMOS
combinacionales,
Circuitos
digitales,
integrados
integrados,
lgicos
Circuitos
Circuitos
de
(Suplemento),
82,
69
Ascendente-descedcnte,
134
Asincrono,
405-411,
RAM,
Definidos,
415-421
91-92
28,
combinacionales,
27-79
lgicos,
integrados.
27,
143-147
Binario
22-23
24,
47
reflectado.
binario
Cdigo
Cdigo
Cdigo
Cdigo
Cdigo
Cdigo
24
control,
19-21,
Cray,
Cdig
condicin,
de
marca,
bits,
americano
para
intercambio
de
in
de
21
Control
Conflicto
Vaciado,
de
disco.
Controlador
de
DRAM,
Base
563
indiferencia,
59-60
de
separada
Conflicto
de
datos.
Conjunto
Conjunto
de
instrucciones,
de
registros,
Contador,
317-319
Contador
asincrono,
S,
427
decimal,
Binario
Binario
hexadecimal,
octal,
Decimal
Decimal
base
binario,
Decimal
octal,
Fracciones
decimal
Fracciones
decimales
positiva
Octal
558
de
de
Conversor
Copy-back,
311
*315
Bii
9
10
10-12
r,
15-16
15
binario,
a octal,
lgica
negativa,
nmeros.
95-96
Conversin
Vase
BCD
cdigo
de cdigo.
validez,
16
16-18
12
a
98
601
de
15
hexadecimal.
Conversones
461
404
8-10
Conversin
524-528
508
patrones,
554
7,
decimal.
Binario
Lgica
578,
de
Conversin:
352
de
527-530
ejecucin
Controlador
563
Condiciones
320-528
524
508-509
509
Relleno,
563
Configuracin
509-512
datos,
conflictos,
de
Parada.
562-569
respuesta,
537-542
368,
370
de
Diagrama
563
de
527-530
de
Control
1, 200
37*38
441-452
microprogramado,
Organizacin,
segmentado,
200-202
Concadenacin,
509-512
433-441
ciclos,
conflictos,
Varios
Control
537-543
368-371,
519-520
Control
ASCII
Vase
210-215
209,
354*363
Segmentado,
nico
ciclo.
Comunicacin:
Simples.
Tiempo
311-318
lgica,
530-542
RISC
98
exceso-3,
Cdigo
binario
reflectado,
Gray
Cdigo
565
sean,
Cdigo
21-23
alfanumricos,
Cdigos
553
de scan-K,
Cdigos
404
Hamming,
Cdigos
62
Collapsing,
a
I, 200
Comptememlo
200
a la
base,
Compiememto
200
a 2,
198,
Complemento
menos
a
la base
Complemento
de
una
funcin.
Complemento,
200-202
Complementos.
Serie.
315
314-320
Microprogramado,
553
Full-duplex.
Semi-duplex,
318-320
arbitraria,
Cableado.
CISC.
553
con,
317
315
de
139
17,
315
315
314
binarios,
461
de ruptura,
estandarizado
formacin.
Resta
serie,
N,
Contadores
17
binario,
en
317
Contraccin
Control:
21
de
de
paralelo,
Serie-paralelo.
22*23,
de
Caracteres
en
por
N,
Sncrono,
145-147
ASCII,
Cdigo
puertas
puertas
Serie.
146-147
Expansin,
carga
Con
Paralelo,
Secuencia
143-147
316-317
paralela,
Con
Mdulo
90-92
86,
241
Prioridad,
315
Dividido
414
82,
Circuitos
426
-320
317-318
311-317
Con
32
Circuitos,
Clear,
Codificacin,
Codificadores,
311
311-315
BCD,
Binario.
27
344,
(PC),
programa
292,
Contadores,
248-250
Circuitos
Circuitos
Contador
245-247
estados,
Temporizacin.
600
exceso-3,
98-100
617
618
NDICE
600
Carga,
Dato,
604
Dirty
Etiqueta,
bit,
Diagrama
Diagrama
Dgito
Dgito
601
592
Extema,
593
Hit,
587.
ndice,
604
604
604-605
604-605
Lnea,
Implcita.
de
Mtodos
de
601
buffering,
escritura,
600-601
594
niveles,
Mltiples
Tamao
Tamao
604-605
de
conjuntos,
de
lnea,
Unificada,
Write-allocate,
Write-back,
597
599-601
604
Direccin
fsica,
indirecta,
relativa,
Direccin
vectorizada.
Direccin
virtual,
CPU
de
super
Vase
segmentada,
CRC.
Vase
chequeo
adyacentes,
alto
de
Direccionamiento,
de
duro,
601
Formato,
600-601
Tasa
unidad
Cuadrados
Cuadrados.
542-545
conceptos,
central
de
de
(CPU)
proceso
redundancia
cclica
de
de
Diseo
asistido
Diseo
de
46-47
del
de
acceso,
de
bsqueda,
Diseo
VLSI:
codificado
binario.
en
Vase
BCD
Aritmtica,
215
Decodificacn.
de
Implementacin
Decodificador,
circuitos
combinacionales,
151
139
BCD
Decodificador
den
Decremento,
213-214
104
104
siete
a
a
101-104
segmentos,
139
lneas,
de
escala
lgico
array
programable
(LSI),
integracin
(MSI),
integracin
de
integracin,
de
integracin,
escala
de integracin
de
alta
de
mediana
de
escala
de
91
86,
91
91
91
91
(LSI),
integracin
(MSI),
directorio.
entrante,
304
DMA.
Bit
saliente,
305
DRAM,
escala
de
escala
pequea
dos,
uso
del
de
por
Vase
directo
acceso
RAM,
Vase
213
constante,
una
memoria
Dinmica
Dual:
error:
19-20
correccin
(suplemento),
404
integracin
integracin
70
trmino,
143
Distribucin,
Divisin
607
alta
muy
(VLSI),
124
de
Distancia
518
304
cdigos
escala
gran
Dispositivos
417-419.
de
de
9L
416-419
de
de
escala
Muy
Pequea
Dispositivos
Dispositivos
Bit
escala
Media
87
Combinacional,
Paridad,
Vase
91
estructural,
Deteccin
101
PAL.
Dispositivos
62
Desplazamiento
Desplazamiento,
92
potencia,
7 segmentos,
de
143
Demultiplexor,
Descomposicin,
Descripcin
Dcspiazadones,
86
104
de
Alta
139-144
Decodificador
82,
81,
Dispositivos:
17-20
Cdigos,
80-131
83-86
Full-custom,
Decimal
86-87
combinacional,
puertas,
estndar,
Disipacin
Display
Dispositivo
Decimal:
554
computadora,
de
Arrays
Clulas
554
disco,
554
por
Diseo
554
giro,
transferencia
lgica
jerrquico,
Top-down,
Diseo
47-51
462-468
588
bytes.
554
Tiempo
Tiempo
543
588
bytes,
operando.
553-555
5-7,
Retardo
rendimiento,
572
605
del
45
CPU
CPU.
447
514
Direccionamiento
601
literal,
605
Direccionamiento
Disco
Wriie-through,
por
590
462
430
462
Direccin
Direccin
Mecanismo
(Isd),
514
FOCET,
594-598
468
Explcita,
Mapeado,
Coste
menos
Etiqueta,
597
Miss,
32
significativo,
significativo
ms
379
604
Ll,
30
circuito.
Absoluta.
Efectiva,
Instruccin,
L2,
tiempos.
Direccin,
592
Interna.
de
del
De
una
ecuacin.
36
De
una
expresin
algebraica,
33
(SSI),
91
NDICE
214
Extensin,
borrablc
elctricamente,
ROM
programable),
215,
signo,
De
E2PROM
514
430*
62
Extraccin*
121
Vase
E/S*
Entrada/salida
Bus,
565-569
Serie*
580-581
Comandos,
Entradas
Faetn
seleccin
de
Procesadores,
570,
Puertos,
de
Registro
Unidades
ubicada
Efectos
558-559
de
Fan-out,
libre*
556-562
Puntos,
113
Ecuacin,
Tabla*
558,
Procesadores,
579-582
570,
478
Ubicada
Entradas
de
Entradas
directas,
<borrable,
EPROM
478
memoria,
en
seleccin
de
558
registro,
ROM
120-121
programable,
OR
Vase
de
Especulacin
exclusiva
545
datos,
83
Esquemtico*
Estado,
345
Mquina*
245-247
245
Entrada*
Estado
actual*
245
Estado
futuro.
245
Salida,
245
Estado
actual*
Estado
de
Estado
Hi-Z.
245
alta
entrada
de
entrada,
Indicador
de
Indicador
dinmico,
71
impedancia,
Vase
Estado
de
Estndar:
alta
impedancia
93
sin
utilizar*
241
241
Grficos
de
Trigger*
235
Exponente*
Sesgado*
483
242
setup,
de
los
de
retardo
de
31*
37
241
propagacin,
flanco,
por
maestro-esclavo.
235,
238
236-238
265-267
D*
tipo
238-240
294
habilitacin*
122
Vase
Unidad
en
punto
flotante
(FPU)
483
reloj*
248
31
Booleana,
Incompletamente
485-486
242-244
Flip-Flops,
265-267
T*
Fraccin*
Funcin
265
242
hola*
de
Flip-flop
Frecuencia*
239-242
Standard,
excitacin,
de
Tiempo
Tiempo
Tiempos
Tiempos
JK*
140-143
Booleana*s*
240
265-267
disparado
494
239
pospuesto,
235-238
Flip-flop
Flip-flop
Flip-flop
Excepcin*
243
Flip-flop*
265-267
Flip-fiop
Expansin,
Expresin
salida
235
FPU.
261-262
los
243-244
No
FPLA.
39-44
Formas,
Estados
de
Maestro-esclavo*
Con
Carga*
238
235,
238
de
Tabla
247-248
Tabla*
pulso*
Ecuaciones
T,
345
Caja*
Diagrama,
flanco*
por
Ecuaciones
Smbolos
245
228,
por
transparente,
Preset.
24]
Reset
asincrono,
Set
asincrono*
330
Espacio-tiempo*
241
JK,
241
Equivalencia*
264-268
265
Disparado
Disparado
558
478,
Separada,
234-244,
230*
265
Clear*
478
556-562
Puerto,
229*
Caractersticas:
Independiente*
Interfaces*
62
Flat enng,
Flip-flop.
558-559
salida*
Asincrono*
111
92-94
Flanco,
431
Entrada
93-95
91,
Circuito
62
Eliminacin,
Ensamblador*
92
556
557
62
algebraica*
Factorizacn
Fan-in*
control*
tras
62
Algebraica*
579-582
fe renda*
de
interfaz,
en
memoria,
22
formato*
de
62
zacin*
558
registro*
558
478,
Tasa
E/S
de
especificada*
Salida
mltiple.
Unica
salida*
31
31
59
619
620
Funcin
NDICE
de
196
generacin,
Funcin
Instruccin,
70-71
impar,
Funcin
par,
Funcin
propagacin,
197
Funciones
de
Funciones
especificadas
lgicas
Funciones
443
varios
135-137
bits,
427,
428-43
442-443
Aritmtica,
Bifurcacin
479,
Bifurcacin
484-485
464-466
de
487^195
programa,
481-482
Desplazamiento,
Dos
Llamada
Habilitacin,
137-139
Manipulacin
Manipulacin
Handshaking,
561-562
Pila,
de
estructural,
Elaboracin.
88
Inicialtzacin,
87
del
Representacin
363-365
multiplicador,
de
Tres
direcciones,
Una
direccin,
463-465
573-574
chan,
493-495
Interna,
Circuitos
Vase
IC
RAM,
Identidades,
Idenlificador
de,
array
de
funciones
Memorias
de
Empleando
multiplexores,
Empleando
Tablas
Lectura,
157-159
de
Lgicos
Inversor
163-165
Bsqueda,
Lgica
Programable,
Programables,
171-174
159-161
33.
Esencial.
lgico,
Circuitos
55-57
56
seleccin,
83
Jerarqua.
211-212
Incremento,
Indicador
de
Indicador
de
negacin,
polaridad,
Indicador
de
salida
Instancia,
85
66
96
postpuesta,
572
572
tambin
239
(Kilo).
190,
combinacionales.
56
de
492-495
NOT
puerta
Iterativo:
54-56
esencial,
vectorizadad.
Vase
56
esencial,
programa,
no
135
Array
no
de
veetorizada.
Invertida,
54-57
esencial,
primo
primo
primos,
494-495
externas.
493-494
Interrupcin
Interrupcin
Interrupcin
54
Implicante
Implicante
Implicantes
No
Slo
154-156
de
Arrays
Arrays
Usando
Regla
combinacionales:
152-155
Decodificadores.
de
572
Sectorizada,
Software,
567-568
(PID),
paquete
de
Implementacin
Empleando
Empleando
Implicante,
572-576
Procesamiento
68
Usando
572
574-576
Prioridad,
404
389-392,
493
vectorizada,
Paralela.
JCf
integrados
464-466
direcciones,
92
bus,
Externa,
No
de.
493-495
Interrupcin,
Daisy
cero
niveles
de
476-479
datos,
462-464
de
Interfaz
88
480-482
bit.
483-487
flotante,
Integracin,
88
Simulacin,
488-491
479-482
y de
lgica
Instrucciones
88
subrutina.
datos.
476-478
Transferencia
Descripcin
IC
de
y retomo
Punto
88
Tesibeneh,
463
direcciones,
Anlisis.
487
salto,
direcciones,
Control
HDL:
488-491
condicional,
Cero
(Giga),
445
Instrucciones:
G
G
428
operacin.
Registro,
134-139
bsicas,
de
Formatos,
59
incompletamente,
426
421T
Campos,
Cdigo
Ejecucin.
196
426-427
344,
Accesos,
70-72
Grupo.
55
Inslanctacin,
197
Grupo,
330
190-191
NDICE
L
Latch
Mapeado
Mapeado
Mapeado
233-235
D.
asociativo
de
230-234
Latches,
D
234
transmisin,
231
RESET,
SET,
Estado
Smbolos
239-241
394
460
460
mquina,
asociativas,
conmutativas,
Leyes
distributivas,
Librera,
104
Vase
Lnea,
Lneas
599
104^105
barrido,
first-out
No
590-592
590
compartida,
negativa.
95-97
LRU.
acceso
aleatorio
Memoria
de
control,
368
usado
Vase
de
(LRU)
recientemente
alta
de
escala
de
iLUT)
bsqueda
fraccin
variables,
Cuatro
Dos
significando
Memoria
programable
virtual,
Memorias
flash.
51-54
variables,
de fusibles,
de
de
Karnaugh.
K.
Vase
Mapa
299,
299-305
296-297,
300-302
299,
299,
304-305
301-305
299
368,
539-542
39-43
Minitrmino,
MMU.
Vase
unidad
de
de
manejo
562
de
54-60
47-51
Implcito,
Mapa
118-120
(PROM),
lectura
slo
605-610
368
Microprograma,
Directo,
Vase
158-159
118
Microoperaciones,
Modos
118
120-121
Combinacional.
118-120
592.
Microinstruccin,
Modem.
46-47
variables,
Manipulacin,
Tres
Mapa
Mapa
Mapa
35-38
algebraica,
44-60
Mapa,
(EEPROM),
(EPROM),
(PROM),
Transferencias,
Vase
378
119-121,
Circuito
un
Desplazamiento,
Lgicas,
Mantisa.
378-383
377,
programable
programable
Memoria
M
(Mega),
Manipulacin
592
7,
(ROM).
elctricamente,
Aritmticas,
Cach.
(RAM),
lectura
slo
Implementando
programable
menos
tabla
tambin
368
escritura,
Borrable,
Dispositivos,
Vase
595
Vase
121
95-97
Vase
LUT.
de
Borrable
polaridad.
de
positiva,
LSI.
Memoria
305
305
Indicador
Lgica
383
Memoria
28-29
dedicada,
383
605-610
Memoria
590
binaria,
Lgica
Lgica
Lgica
Lgica
383
voltil,
asociativa,
Cach.
De
590
espacial,
temporal,
Localidad
378
383
Memoria
590
Localidad
595
Virtual,
Voltil,
Referencia
Espacial.
Temporal.
379-406
Esttica,
(LIFO)
297
de
39-43
7,
555
Liltle-endian.
552
muestro,
Definiciones,
Dinmica,
36-37
Localidad
de
104-113
89,
92
ruido,
de
Asociativa,
Lasl-in.
Pila
de
Literal,
Matriz
593-594
tecnolgico,
Memoria.
clulas,
de
L1EO.
directo,
34
597
vas,
593-594
Mapco
Mapeo
Margen
33
593-594
Asociativo,
Maxitrmino,
33
Leyes
Leyes
Librera
233
de
conjuntos
por
Completamente
235
destructiva,
ensamblador,
Lenguaje
Lenguaje
control,
de
Transparente,
Lectura
594-595
Directo,
entrada
594-595
asociativo,
Asociativo
estndar.
231-233
Con
597
conjuntos,
Mapeo:
231
grficos
SR,
594-594
594-599
por
Directo,
Estado
cach,
Completamente
233-234
D,
asociativo,
la
Asociativo
de
puertas
con
597
conjuntos,
por
completamente
621
direccionamiento.
470-471
469
Indexado,
472-473
Indirecto,
471
Inmediato,
469
468-474
memoria
(MMU)
622
NDICE
base,
Registro
Registro
Registro.
Relativo,
RISC,
MSI
473
469-470
indirecto.
469-470
472
mediana
Dispositivos,
escala
de
integracin
147-150
Multiplexor,
Expansin,
149*150
de
Puerta
151
Binaria,
Octal,
Por
349-350
208-209
13,
14
213
constante,
una
349-363
208-209,
Multiplicadores,
Control,
Control
Secuencia
de
Registro
con
Descodificador,
357-359
Representacin
Representacin
Ruta
de
Un
flip-flop
MUX,
datos,
en
Verilog,
en
VHDL,
365-368
363-365
350
estado
por
complemento.
de
escritura,
de
lectura.
NOT,
OR,
66
Operaciones
en
Operaciones
Operando
Optimizacin
lgicas,
No
nmero.
un
es
No
es
No
retorno
OR
481
nmero,
un
flotante.
(NPI),
inversa
polaca
posfija.
Notacin
Vase
No
de
pgina
Nmero
normalizado
467
notacin
Vase
Nmero
retomo
polaca
invenida
cero
vinual,
inversa
483
430
de
circuitos
multinivel,
de
producto
de
exclusiva,
44-60
mapa,
67,
61-65
57-58
sumas,
69-72
74
69
(OA),
69
(OAI),
genrico,
5-8
del
procesador.
per-escalar.
su
460
542.
544
206-208
flotante,
punto
Binario
483
Fallo,
Marcos,
Punto
binarios
Nmeros
binarios,
Signo
Signo
203-205
signo,
con
Complemento
Complemento
Con
signo,
483
normalizado.
flotante
Nmeros
203-205
signo,
con
l,
200
2,
198,
198,
signo,
Suma.
Nmeros
Multiplicacin,
marco,
de
pgina.
Tabla.
606-607
Palabra
204
203
200-202
10-12,
14
607
607
24
24
conflicto
de
Parada
por
Pane
Significativa,
Patrn
Pila,
de
Last-in,
422-426
control,
de
Parada
Pila
10-12,
606
606-608
directorio,
378
Palabra,
200
13-14
ocales,
de
Desplazamiento,
hexadecimales,
Nmeros
605
Nmero
Pgina
203-205
complememto,
magnitud.
605
609
Nmero
9-11
a
605
Desplazamiento,
9-10
Binario,
591,
Pgina.
606
en
Nmeros:
Sin
6.
69
Notacin
NRZL
295,
registro,
28
del
Overflow.
567
(NRZI,
invenida
cero
exclusiva,
de
punto
exclusiva,
Organizacin
Organizacin
528
bifurcacin,
de
conflicto
de
datos,
524
486
sincronizacin
flrst-out
567
(SYNC),
(LIFO),
464
Arquitectura,
15-17
bases,
otras
296
inmediato,
Ordenador
87
elementales,
24
12-18.
decimal
transferencia
OR-AND-INVERT
Vase
380
de
OR-AND
NaN.
Netlist,
380
378,
28
de
Or
28
378,
28,
aritmticas,
Operaciones
Operaciones
OR
104
28,
de
Optimizacin
Optimizacin
149
operacin
431
AND,
Conversin
358-362
de
cdigo
428
Operacin
Operacin
Operacin
Operacin
Operacin
Operacin
Operaciones
151
Multiplicacin:
Algoritmo,
Vase
Op codc.
Operacin:
Cdigo,
Mnemnico,
transmisin,
Triestado,
OR-AND-INVERT
Vere
OAI.
516
Vase
VaseOR-AND
OA.
466
464
297-299
NDICE
(SP),
Puntero
Pista,
468
464,
Instrucciones,
461
553
programable
PLA
Vase
PLA,
Posicin
Array
(FPLA),
campo
en
lgico
122
121-122.
programable,
Puerta
universal,
compuestas.
Puertas
de
Puertas
lgicas,
(LRU),
recientemente
menos
dos,
597
Prediccin
bifurcacin,
de
Punto
flotante,
Procesador
Procesador
de
37
la
de
conjunto
datos,
483-487
instrucciones
485-486
sesgado.
estndar
Nmeros.
482,
Puntos,
579
607
base,
de
los
485-487
operandos.
483
484-485
aritmticas.
Operaciones
de
65-69
directorio.
pgina
Formato
529
dualidad,
de comunicacin
de
Principio
29-31,
66-67
la
Punto
241
Preset,
73-74
28,
Exponerte
de
68
transmisin.
primitivas,
545
Predicacin,
66,
67
Puntero
de
66
Puertas
Puertas
597
RFO,
Usado
Potencia
OR,
Smbolos,
5%
Aleatorio,
66
Puerta
Cach:
de
113
fan-out,
474.
complejo.
530-543
Procesador
de
Procesador,
Ciclo
bsico,
CISC.
Comunicacin
461
Vase
complejo
procesador,
de
Conjunto
Conjunto
Diseo,
E/S,
datos,
de
instrucciones
de
instrucciones
status,
el
en
complejo,
530-543
474,
Producto
de
maxitrminos,
Producto
de
sumas,
Antifusible,
Refresco,
396-398
Controlador,
Iniciacin,
elctricamente,
Memoria
(PROM)
Proteccin
de
29-31,
Puerta,
Compleja,
Coste
por
Primitiva.
violacin,
65-69
66,
entrada,
493
Regiones
Registro,
de
transicin,
Universal,
solo
lectura
Carga
Carga,
paralelo,
Clula,
319
307-311
de
352
de
control
secuencia
de
de
de
73-74
68,
104
seleccin.
de
56
214-215
ceros,
213-215
ceros,
Reloj:
Anchura.
308-310
paralela,
310
de
368
242-244
357-359
307-311
310-311
carga
368
y decodificador,
Unidireccional,
Relleno
datos,
direccin.
desplazamiento,
de
Regla
319-325
clula.
una
compuesto,
de control
Relleno,
66,
293
292
Registro
Registro
Registro
Registro
Registros
45-46
398
292
Con
66
NAND,
de
383.
DRAM,
30
Desplazamiento.
68
65-69
Transmisin,
memoria
Bidireccional,
66-67
Tipos,
398
41
programable
201
396
Diseo
Vase
PROM.
511-513
398
la
117
Mscara,
357-359
396-398
de
117
Fusible,
Descodificador,
358-363
397
Refresco
118
Borrable,
Estado,
acarreo,
) 18
397
Operacin,
Temporizacin,
Tipos,
117
Borrable
Secuencia
por
del
PLD
de
12
pipeline,
461
44
aleatorio
acceso
48-50
Contador,
427
Programa,
Programacin
de
Redondeo
439-440
de
nmeros,
del
control:
Flip-flop
537
3-5,
digitales,
Procesadores
los
Rectngulos.
433-440
441-452
ciclos,
Varios
de
Un
caso,
peor
508-513
Segmentado,
tnico
ciclo,
Rango
Memoria
Rendimiento,
Microprogramado,
Retardo
Vase
Registro
de
RAM.
579
579
Registro
Realizacin
407-458
3,
Estructura,
Puerta
475
reducido,
468
408,
Arquitectura,
instrucciones
de
conjunto
623
624
ndice
Circuitos
secuenciales
248
OR.
241
utilizando
complementos.
201
394
Retardo
de
554
giro,
propagacin,
Retardo
de
transporte,
Retardo
inercial,
96
93
251
de
transformacin
retardo,
para,
93
Transporte,
Memoria
datos,
de
291,
6,
395,
lectura
solo
408-411
65
Sintetizadores
lgicos,
programable.
programable,
Sistema
Sistemas
de
Sistemas
de
Sistemas
digitales,
Sector.
553-554
Secuenciamicnto
Segmentacin,
147-152
Seleccin,
Seleccin
combinada,
de bit,
Seleccin
de
Seleccin
387
Seleccin
de
fila,
Seleccin
de
palabra.
Selector
de
de
Seal
Seales.
Separadores
13-14
de
329-332
minitrminos,
40
42-44
productos.
de
45,
42,
Con
acarreo
anticipado,
Con
acarreo
serie,
194-197
193
binario
binario,
298
Sumador
completo.
305
Sumador
con
acarreo
anticipado.
Sumador
con
acarreo
serie,
295
informacin,
54,
51*
39-40
trminos,
Sumador
de
22
Sumador-restador,202-208
Sustitucin,
con
193-194
serie,
acarreo
190-197
192-197
191,
194-197
193
62
Serie:
314
Contadores,
basada
en
E/S
paquetes,
378
Memoria,
329-332
Suma,
62,
204
signo,
Sumador
control,
4, 215
56-58,
565-569
T
Tabla
integracin
12
de
149
191
Forma,
Forma,
con
condicional:
Semisumador,
Sentencia
17-19
Binaria
Suma
384
datos,
de
Sumador:
387
aleatorio
acceso
escala
18-19
BCD.
Suma
387
546-547
de
pequea
Optimizacin,
columna,
CPU.
559-560
Suma
384
la
esttica
Dispositivos,
Hexadecimal,
Serie,
344-375
y control,
610
de
diseo
250
Memoria
Vase
Binaria*
369
Secuenciador,
el
241,
164
Suma.
71-74
impedandia,
8-12
4
Vase
Strobing,
alta
344-345
344
587-614
con
Soporte,
87
memorias,
numeracin,
reloj,
SRAM.
SS1.
en
88-90
no
Skew,
425
Simulacin,
86
lgico.
lgica,
Relacin
504-512
Salidas
232
Sntesis
516-519
Segmentada,
236
maestro-esclavo,
SR.
Sistema
Reduccin
Vase
lgica:
Simulador
93
93
RISC,
251
Temporal,
Latch
Delay:
de
250-252
Flip-flop
91-95,
65-69
Funcional,
Simulacin
de
Inercial,
30.
563
Simulacin,
204
complementos.
Retardo
Retardo:
239-242
239
Simplex,
utilizando
Restaurar,
29
grficos:
Latch,
Puertas,
13
Sin
28-29
Flip-flop,
asincrono.
Ruta
Smbolo
238
Resta:
ROM,
AND.
250
signo
signo
245
estado,
Smbolo
Smbolos
Transicin,
Binaria.
Con
241
Siguiente
229
229
24!.
328-332
Transferencia.
asincrono,
Set
294
241,
Gating,
Generador,
Periodo,
Pulso,
Skew.
Reset
229-230
sncronos,
248
Frecuencia,
de
bsqueda
(LUT),
118,
164
74
NDICE
Tabla
de
Transferencia
Destino.
29
verdad,
29
AND.
29
de
Tamao
del
Tarjeta
grfica,
Tasa
de
Tecnologa
Temporizacin
597
conjunto,
555-556
564
del
de
consenso,
Teorema
de
DeMorgan,
memoria,
37-38
67
31
expresin,
una
505
acceso.
bsqueda,
Tiempo
Tiempo
Tiempo
Tiempo
Tiempo
de
ciclo
de
de
hold,
lalencia,
flip-flop
de
propagacin
propagacin
Tiempo
Tiempo
Tiempo
de
rechazo,
de
respuesta,
setup,
242
de
de
Flip-flop,
del
Tiempo
Tiempos
381
escritura.
disparado
de
alto
de
bajo
554
tPHL.
Vase
Vase
tPLH.
Vase
Trama,
555
291.
de
memoria
flotante
6.
7,
7.
459
(MMU),
6,
6,
(LRU),
universal
503-550
344-345
(FPU).
recientemente
Bus
7,
608
597
serie
de
135
constante,
28
binarias,
unidades
propagacin:
bloques,
non-blocking.
retardo
de
tiempo
tiempo
de
Transferencia.
propagacin
propagacin
propagacin
de
135
Basada
en
multiplexores,
Basada
en
triestado,
Controlada
por
por
569-571
325-327
326-327
programa.
interrupcin,
328-332
325-327
registros,
de
Bus,
325-328
alto
de
bajo
275-281
173
219-221
bajo
Control
de
alto
Default,
280
276
eventos,
comportamiento,
de
flujo
de
Descripcin
Descripcin
Descripcin
de
compilador,
Modelado
de
un
Modelado
de
un
if-elsc,
571
input.
module.
Operador
218-220
dalos.
176
174
estructural,
de
Directivas
570-572
365-
275
secuenciales,
Comentarios,
a
333-335,
278
Concatenacin.
de
275-281,
176
Circuitos
(TLB)
542
275
de
assign.
buffer
paralelo,
404
Asignacin
Asignacin
case,
218-221,
172-178,
87,
Verilog,
lookaside
en
113-116
368,
Transation
ejecucin
de
Verificacin,
394-398
Tpdv,
menos
Vase
Variables
383
Vase
manejo
punto
USB.
Valor
flanco
por
383
Dinmica,
TLB,
de
6.
bit:
Esttica,
Varios
92
91-95
un
control,
en
Usado
Varias
memoria,
de
Iniciada
92-93
alto,
242
de
Modos,
Serie,
bajo,
a
563
disparado
retardos
Puertas,
de
411-417
(CPU),
295,
Proceso
93
controlador.
de
242
tlanco,
por
408,
de
Central
505
Flip-flops,
Tipos
554
22
(suplemento),
aritmtico-lgica*
Unidad
Unidad
554
de
358-362
estado,
por
Unicode
Unidad
Unidad
Unidad
592
de
flip-flop
Un
de
Transferencia
Trigger,
37-38,
39
de
Thrashing.
Throughput.
71-73
326-327
235
Bus,
396
381-382,
34-35,
producto,
Trminos
66-73
Buffers,
la
564
baudios,
235
en
Triestado.
34
General,
Tira
554
disco,
118
Teorema
Tiempo
Tiempo
608-610
564
563,
Transparente.
493
Trap,
564-566
de
Trmino
(TLB).
563
Asincrona,
Sncrona,
Tasa
599-601
lnea,
baudios,
transferencia
7, 552-553,
flash.
Teclado,
buffer
lookaside
Transmisin:
29
Tamao
de
30
4
Translation
29
Operacin,
Tasa
297
Transiciones,
Transistor,
31-32
OR,
297
Fuente.
145
138,
Condensada,
Funcin,
NOT,
295-297
regsitro,
de
625
define,
279
276
173
173
@,275
multiplicador,
registro
365
de
desplazamiento,
331-333
626
NDICE
173-174
output,
Modelado
275
always,
register,
Representacin
Representacin
Representacin
275
de
Smbolos
de
de
transferencia
de
Temporizacin
un
circuito
un
contador,
de
165-173,
de
332-334.
363-
167
274
estados,
Seales,
168
Smbolos
de
VLSI.
217-218
Concatenacin,
Declaracin
de
entidad.
Descripcin
Descripcin
Descripcin
de
comportamiento,
de
flujo
de
Voltaje
Voltaje
167
217-219
167
almacenamiento,
de
if-then-else,
268-270
267
sensivilidad,
estndar,
168-170
268
170
Vase
de
de
dispositivos,
muy
4
entrada,
salida,
601
Write-ihrough,
601
268
167
de
un
contador,
de
un
multiplicador
332
binario,
363-365
XOR.
300
registros,
271
Write-back,
167
de
168
168
Generacin
trasferencia
170
datos,
estructural,
270
secuencial,
167
variable,
with-select,
168
Componente.
circuito
170
delta,
use,
274
un
167
type,
estados,
de
when-else,
stdJogic_vectors.
273-274
de
de
174
Tiempo
166
library,
267-269
Puenas,
stdJogic,
168
270,
process,
Sentencia
274
Codificacin
Modelado
Modelado
268-274,
entidad,
una
Comentario,
Lista
299
275
215-219,
de
Arquitectura
Asignacin
begin,
167
168
map,
404
attribute,
273
Representacin
365,
331
273
Declaracin,
174
87.
Lgica
registros,
desplazamiento,
port:
279
secuencial
333-335
175
wire,
case.
279
binarios.
y reset,
vectors,
VHDL.
cdigos
de
registro
un
167
package,
Peligro,
Peligro,
275
nidal
end,
de
171,273
others,
process:
Vase
OR
exclusiva
alta
escala
de
integracin
3?
Fundamentos
y de
de
computadoras
diseo
Lgico
edicin
Fundamentos
de
y de
diseo
computadoras
Tercera
Edicin
lgico
Fundamentos
de
y de
diseo
lgico
computadoras
Tercera
Edicin
MANO
MORRIS
M.
California
UniverLos
State
CHARLES
KIME
R.
of
Unrersity
Wisconsin.
Madison
Herrera
Camocho
Traduccin
Jos
Antonio
Profesor
Titular
Escuela
de
Universidad
Politcnica
Ingeniera
Politcnica
Tcnica
Madrid
Lozano
Telefona
en
Universidad
y Transmisin
de
Politcnica
Antonio
Profesor
Datos
Madrid
Camocho
Herrera
Titular
de
Universidad
de
tcnica
Revisin
Jos
de
Valcuende
Beatriz
Ingeniera
Madrid
Telecomunicacin
en
Universidad
de
Eckert
Martina
Dra.
Universitaria
Universitaria
Escuela
Politcnica
de
Madrid
PEARSON
Madrid
Mxico
San
Juan
de
Santaf
San
Bogot
Jos
Santiago
Aires
Buenos
Sao
Paulo
Caracas
*
White
Lima
Plains
Montevideo
RINDAMENTOS
Y
COMPUTADORAS
DE
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Mano*
Charles
kinu,
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621,3
Electrnica
Formato
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Todos
los
Queda
prohibida,
250
reservados.
salvo
excepcin
pblica
propiedad
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delito
Ley.
los
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contar
270
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DISEO
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COMPUTER
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entitled
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prevista
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derechos
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ecolgicos
Contenido
Prefacio
xv
Captulo
Ordenadores
3
digitales
1-1
informacin
Computadoras
Representacin
de
de
Ms
1-2
numricos
Nmeros
binarios
Nmeros
octales
de
Cdigos
Suma
Bit
de
1-6
1-7
Sumario
Circuitos
2-1
Captulo
5
6
genrica
computadora
8
9
10
hexadecimales
12
nmeros
12
decimal
otras
bases
15
decimales
17
BCD
18
paridad
Gray
19
en
Cdigos
Cdigos
1-5
aritmticas
Conversin
1-4
la
los
informacin
computadora
con
Sistemas
de
la
una
relacin
en
Rangos
Operaciones
1-3
digitales
Estructura
19
alfanumricos
del
21
24
captulo
Referencias
24
Problemas
24
27
lgicos
27
combinacionales
Lgica
Lgipa
Puertas
binaria
binaria
lgicas
puertas
28
28
29
vi
CONTENIDO
lgebra
2-2
de
31
Boole
Identidades
bsicas
Manipulacin
complemento
......
de
de
de
Mapa
de
Mapa
de
Mapa
Manipulacin
Implicantes
Implicantes
dos
Optimizacin
2-8
2-9
Salidas
2-10
Resumen
46
47
variables
51
mapa
54
del
de
de
producto
de
59
circuitos
OR
puertas
exclusiva
Diseo
3-1
lgico
74
captulo
.............
81
81
combinacional
de
Conceptos
Sntesis
de
descripcin
computadora
hardware
las
de
Lgica
Compromisos
90
91
circuitos
tecnolgicos
91
negativa
95
diseo
96
positiva
de
de
90
puertas
integracin
Parmetros
87
90
diseo
de
Tecnologas
86
88
de
de
82
86
lgica
Niveles
97
diseo
104
tecnolgico
de
las
clulas
105
105
Libreras
Tcnicas
automatizacin
83
por
espacio
Propiedades
Mapeado
Especificaciones
asistido
El
Ciclo
diseo
jerrquico
top-down
Lenguaje
3-4
74
75
Diseo
Diseo
3-3
69
*71
impedancia
altas
del
Diseo
3-2
65
70
Problemas
Captulo
61
multinivel
puertas
impar
en
57
sumas
indiferencia
de
y
56
esenciales
no
de
tipos
54
esenciales
primos
primos
Referencias
44
niveles
variables
cuatro
Funcin
dos
45
tres
Operador
de
variables
Condiciones
Otros
44
circuitos
coste
Optimizacin
2-6
39
sumas
de
Criterios
39
42
productos
Optimizacin
2-7
maxitrminos
y
de
Producto
2-5
37
funcin
una
cannicas
Minitrminos
2-4
33
Boole
35
de
Formas
Suma
de
algebraica
El
2-3
lgebra
del
de
mapeado
107
CONTENIDO
3-5
Verificacin
Anlisis
La
3-6
lgico
manual
Array
Arrays
3-7
lgico
de
Sumario
Referencias
programables
implementacin
de
Memorias
slo
Captulo
Funciones
121
programable
lgica
programables
del
captulo
122
124
124
125
133
4
y
circuitos
133
combinacionales
4-1
Circuitos
combinacionales
4-2
Funciones
lgicas
Asignacin,
134
bsicas
134
transferencia
de
Funciones
complemento
varios
134
135
bits
137
Habilitacin
Decodificacin
4-3
140
de
Extensin
Decodificadores
4-6
148
Multiplexores
Expansin
Implementaciones
Implementacin
Empleando
Empleando
Empleando
147
de
149
multiplexores
alternativas
de
funciones
de
selectores
combinacionales
de
arrays
lgicos
Usando
arrays
de
lgica
de
tablas
4-9
Resumen
del
HDL
152
154
multiplexores
memorias
Usando
150
152
decodificadores
4-8
slo
157
lectura
159
programables
programable
bsqueda
para
de
circuitos
circuitos
162
163
combinacionales-VHDL
165
combinacionales-Verilog
172
178
captulo
Referencias
179
Problemas
179
189
5
y
146
codificadores
Seleccin
representacin
Representacin
Funciones
145
prioridad
con
de
HDL
Captulo
143
habilitacin
144
Empleando
4-7
de
seal
con
Expansin
4-5
140
decodificadores
Codificacin
Codificador
4-4
116
119
lectura
Problemas
113
115
de
113
simulacin
Tecnologas
aritmticos
circuitos
5-1
Circuitos
5-2
Sumadores
Sem
189
combinacionales
binarios
-sumador
iterativos
190
190
191
vii
CONTENIDO
5-3
Sumador
completo
Sumador
Sumador
binario
Resta
192
194
anticipado
acarreo
con
193
serie
acarreo
con
binaria
197
con
200
200
Complementos
Resta
complementos
binarios
Nmeros
Suma
binaria
Multiplicacin
5-6
Otras
203
signo
con
resta
Overflow
5-5
202
binario
Sumador-restador
5-4
204
signo
con
desbordamiento
206
binaria
208
funciones
209
aritmticas
Contraccin
209
reduccin
211
Incremento
213
Decremento
Multiplicacin
por
Divisin
5-7
Representacin
5-8
Descripcin
Representaiones
Descripcin
5-9
Resumen
Captulo
Circuitos
213
constantes
por
Relleno
213
constantes
214
y extensin
HDL-VHDL
ceros
215
217
de
comportamiento
HDL-Verilog
de
comportamiento
captulo
del
216
219
220
Referencias
220
Problemas
221
227
227
secuenciales
circuito
228
secuencial
6-1
Definicin
6-2
Latches
230
Latches
231
Latch
6-3
6-4
de
RS
RS
233
235
Flip-flops
Flip-flop
Flip-flop
Smbolos
disparados
grficos
Entradas
asincronas
Tiempos
de
Anlisis
por
estndar
239
242
flip-flops
circuitos
de
238
flanco
241
los
de
Ecuaciones
Tabla
236
maestro-esclavo
secuenciales
243
entrada
245
estados
de
de
Diagrama
Temporizacin
247
estados
del
circuito
248
secuencial
250
Simulacin
6-5
Diseo
de
circuitos
secuenciales
del
Procedimiento
Localizacin
243
de
los
diagramas
252
252
diseo
de
estados
las
tablas
de
estados
253
de
Asignacin
259
estados
Diseando
con
flip-flops
Diseando
con
estados
259
261
usados
no
262
Verificacin
de
tipos
Otros
6-6
6-8
Flip-flops
Representacin
Representacin
JK
6-9
Resumen
del
6-7
Captulo
Registros
281
Referencias
281
Problemas
282
291
DE
con
de
7-5
Microoperaciones
Microoperaciones
Microoperaciones
Microoperaciones
Microoperaciones
de
de
300
lgicas
Registros
Contador
asincrono
contadores
de
7-8
Transferencia
305
305
307
desplazamiento
311
binarios
Diseo
304
desplazamiento
un
registro
en
multiplexores
basadas
de
Otros
316
sncronos
317
bsicas
clulas
de
de
basada
registros
mltiples
319
registro
un
en
buses
multiplexores
serie
Transferencia
en
325
326
triestado
Suma
328
microoperaciones
329
serie
7-10
Modelado
en
HDL
de
7-11
Modelado
en
HDL
de
7-12
Resumen
del
de
registros
registros
de
desplazamiento
desplazamiento
y contadores-VHDL
y
contadores-Verilog
331
333
334
captulo
Referencias
335
Problemas
335
343
Secuenciamiento
8-1
La
8-2
Algoritmo
Diagrama
Ejemplos
8-3
299
302
en
7-7
297
registros
Verilog
aritmticas
de
Contadores
Captulo
VHDL
299
Transferencias
Bus
295
transferencia
usuarios
para
293
registros
de
Nota
292
carga
paralelo
en
carga
de
Operaciones
291
REGISTROS
habilitacin
7-4
para
275
secuenciales-Verilog
circuitos
265
267
secuenciales-VHDL
circuitos
para
HDL
captulo
Transferencia
7-9
HDL
7-3
7-6
de
Registros
Registro
7-2
265
flip-flops
y
TRANSFERENCIA
7-1
CONTENIDO
343
control
unidad
de
control
de
mquinas
344
de
de
estados
345
345
ASM
diagramas
ASM
348
CONTENIDO
binario
Multiplicador
Control
8-5
flip-flop
Representacin
Registro
354
secuencia
de
Un
8-6
Representacin
8-7
Control
8-8
Resumen
Captulo
348
cableado
8-4
descodificador
357
358
estado
por
HDL
del
HDL
del
multiplicador
multiplicador
binario-VHDL
363
binario-Verilog
365
microprogramado
del
captulo
368
370
Referencias
370
Problemas
371
377
Memorias
377
9-1
Definiciones
9-2
Memoria
378
de
de
Operaciones
Temporizacin
lectura
Caractersticas
9-3
Memorias
integradas
Seleccin
combinada
9-4
de
Array
9*5
Circuitos
bit
un
383
SRAM
memoria
de
memoria
memoria
de
sncrona
DRAM
Memoria
SDRAM
de
Memoria
RAMBUS
de
389
392
DRAM
del
398
400
(SDRAM)
doble
de
tasa
DRAM
circuitos
394
DRAM
transferencia
de
datos
(DDR
integrados
402
402
(RDRAM)
de
SDRAM)
memorias
dinmicas
RAM
404
404
captulo
Referencias
405
Problemas
405
407
10
diseo
del
10-1
Introduccin
10-2
Rutas
10-3
Unidad
408
de
408
datos
41!
aritmtico-lgica
aritmtico
411
lgico
lgico-aritmtica
Circuito
Unidad
El
407
procesadores
de
Circuito
414
415
416
desplazador
Barrel
10-7
383
de
Memoria
Resumen
10-6
memorias
SRAM
integrados
DRAM
Arrays
10-5
381
onda
386
memoria
9-8
10-4
de
393
de
9-7
Fundamentos
las
circuitos
de
Tipos
Captulo
de
formas
integrados
Tira
las
380
escritura
de
DRAM
Celda
9-6
378
aleatorio
acceso
Representacin
La
palabra
Arquitectura
417
Shifter
de
de
rutas
de
datos
419
procesador
426
421
control
de
un
sencil o
Recursos
de
almacenamiento
Formatos
de
la
cableado
Ejemplo
de
del
ciclo
433
programa
437
435
y
de
procesador
439
ciclo
solo
un
441
multiciclo
443
secuencial
control
del
Resumen
430
solo
un
instrucciones
cableado
Diseo
10-10
de
de
Control
10-9
428
instrucciones
las
instrucciones
Problemas
452
captulo
del
452
Referencias
Problemas
Captulo
Arquitectura
11 -I
459
11
conjunto
de
de
Conceptos
de
la
bsico
de
de
462
operandos
los
463
direcciones
tres
Instrucciones
de
dos
direcciones
463
de
una
direccin
463
Instrucciones
con
464
direcciones
cero
465
direccionamiento
de
Modos
468
direccionamiento
de
Modo
implcito
Modo
inmediato
469
469
indirecto
469
Modo
de
direccionamiento
directo
470
Modo
de
direccionamiento
indirecto
471
473
registro
Modos
registro
Modo
de
direccionamiento
relativo
Modo
de
direccionamiento
indexado
de
Resumen
Arquitecturas
de
conjunto
11-5
Instrucciones
Instrucciones
de
transferencia
E/S
de
de
de
476
datos
476
pila
ubicada
E/S
versus
474
instrucciones
de
manejo
independiente
473
473
direccionamiento
de
modos
11-4
de
memoria
en
478
479
datos
Instrucciones
de
Instrucciones
aritmticas
479
Instrucciones
lgicas
480
Instrucciones
de
Clculos
Operaciones
Exponente
Formato
11-8
461
461
Instrucciones
Arquitecturas
11 -7
un
registros
Direccionamiento
Instrucciones
11-6
de
460
procesadores
procesador
de
arquitectura
operacin
de
459
instrucciones
de
Conjunto
11-3
452
'. . . .
Ciclo
11-2
427
427
de
Control
Decodificador
instruccin
Especificacin
10-8
instrucciones
de
conjunto
de
Arquitectura
xi
CONTENIDO
Instrucciones
manipulacin
y
manipulacin
484
485
sesgado
de
de
bits
483
flotante
aritmticas
estndar
de
481
desplazamiento
punto
en
de
control
los
operandos
de
programa
485
487
xii
CONTENIDO
Instrucciones
de
bifurcacin
Instrucciones
de
l amada
492
493
interrupciones
de
Tipos
Procesamiento
11-10
Captulo
UNIDADES
12
495
496
Problemas
496
503
Ruta
DE
PROCESAMIENTO
de
datos
de
la
de
Modos
de
Organizacin
Organizacin
Conflictos
13-1
513
516
datos
519
520
conjunto
Modificaciones
Modificaciones
en
la
ruta
Modificaciones
de
la
unidad
de
instrucciones
de
datos
de
complejo
instrucciones
para
sobre
527
530
533
534
535
537
control
microprogramado
complejas
539
542
diseo
de
CPU
de
alto
innovaciones
rendimiento
arquitecturales
542
545
546
digitales
Resumen
546
Referencias
547
Problemas
548
551
y
551
comunicaciones
de
Ejemplo
552
E/S
de
Procesadores
552
perifricos
552
Teclado
Disco
553
duro
Monitores
Tasas
13-3
instrucciones
control
ISA
Sistemas
13-2
de
instrucciones
de
ruta
la
Recientes
Entrada/Salida
511
512
516
de
Conceptos
13
de
de
Ms
Captulo
reducido
pipeline
conflictos
Microprograma
12-6
un
datos
de
de
Procesadores
12-5
509
segmentada
de
la
del
Control
507
pipeline
direccionamiento
de
Control
datos
conjunto
conjunto
de
Arquitectura
504
de
realizacin
Procesador
de
ruta
503
CISC
segtmentada
microoperaciones
Rendimiento
12-4
RISC
de
Control
12-3
494
externas
Referencias
Ejecucin
12-2
interrupciones
de
Resumen
CENTRALES
12-1
491
subrutinas
de
retomo
Interrupciones
11 -9
489
condicional
transferencia
Interfaces
Unidad
555
grficos
de
de
interfaz
de
E/S
556
E/S
557
556
E/S
y
bus
de
CONTENIDO
interfaz
de
Ejemplo
Strobing
Handshaking
Transmisin
asincrona
563
sncrona
564
vuelta
Un
al
bus
de
E/S
transferencia
de
Prioridad
Daisy
Hardware
de
13-9
Resumen
Sistemas
de
memoria
576
de
DMA
576
de
del
578
DMA
579
E/S
582
captulo
Referencias
582
Problemas
583
587
memoria
Localidad
de
14-3
Memoria
cach
Mapeado
de
Carga
de
Mtodos
592
la
lnea
599
cach
600
de
escritura
600
de
Cachs
de
de
Memoria
Tablas
594
cach
la
Integracin
Cachs
590
referencia
de
Tamao
588
memoria
de
Jerarqua
14-2
601
conceptos
instrucciones
niveles
mltiples
de
Buffer
Lookaside
virtual
Resumen
del
604
604
606
pginas
Memoria
datos
605
virtual
Translation
14-5
paralela
574
de
14-1
14-4
573
'.
587
14
Captulo
572
prioridad
controlador
Procesadores
interrupcin
por
570
571
Chain
directo
Acceso
programa
por
interrupciones
las
Transferencia
569
controlada
iniciada
en
565
paquetes
en
transferencia
una
Prioridad
13-8
basado
serie
Transferencia
El
564
teclado
de
Ejemplo
13-7
561
562
serie
Modos
13-6-
559
.
Transmisin
De
13-5
558
E/S
-
Comunicacin
13-4
de
Xi
y cach
captulo
609
610
610
Referencias
611
Problemas
611
ndice
615
mm
El
i
dc
objeto
del
lamernos
un
audiencia
de
lenguajes
de
velocidad
diseo
El
bajo
los
de
proceso
hardware
consumo
procesadores
diseo
v
han
de
comprensin
una
y dc
lgico
descripcin
de
proporcionar
es
lectores.
tos
texto
este
los
utilizando
automatizado
lgica,
sntesis
cambiado
Incline:
amplia
una
para
ha
se
los
la
de
bsqueda
del
fundamentos
alta
de
diseo
procesadores.
Site
contenido
El
de
fundamentos
mientras
los
de
bsicos
aparecen
el
de
amplio
relativa
importancia
del
sobre
secciones
los
en
y la evolucin
las
ms
la
refleja
tecnologa
edicin,
contexto
cnfix|ue
su
tiempo
la
esta
en
en
contina
mismo
como
ejemplo,
Por
NOT
al
c|tie
conceptos
diseo.
edicin
tercera
esta
de
proceso
I ihroSite
NAND
circuitos
al lihm,
materializacin
la
es
ctm
recurso*
tecnolgica.
una
bsica
forma
de
En
tanto
resumen,
computadoras
diseo
al
sntesis
fundamentos
PEARSON
Educacin
uuu.pearsoneducacion.com
VHDL
esta
edicin
ofrece
un
verificacin
a*u
del
diseo
de
fuerte
como
de
opcin
Verilog
como
los
en
los
de
diseo
lgico
fundamentos
los
lenguajes
dc
descripcin
cambios
en
el enlasi*
los
dc
instructores
cubrir
ejercicios
| andamentos
nfasis
utilizando
actual
lgico
v
la
proporcionando
continua
texto
de
que
material
imcsligation,
etc.,
acadmico
hardware,
en
el
uso
de
los
procesadores.
ISBN
11
84-205-4399-3
MkSStkm\
el
para
Ij tWrk,
autocontrol,
relacionado*.
I ihmSite
subvaccn
de
taito
tomo
ApiniM
ioda
de
adicional
l<profesores
|Stra
jmh
variedad
gran
material
>
estudiante*.
El
web
pgina
una
enlaces
de
lux
en
de
complemento
perfecto
para
ente
libro.
El
objeto
de
los
de
tenido
proceso
lgica,
diseo
gran
diseo
mismo
de
del
refleja
importancia
proceso
mtodo
de
diseo.
principal
como
unidades
control
de
la
tiempo,
de
terminologa
aparecen
el
en
El
VHDL
ms
Verilog"
como
Description
ware
de
escribir
al
enfocado
do.
En
o
lgico
los
cambios
de
los
completa
Para
omitir
los
HDLs
con
los
HDLs
para
el
en
lenguaje
actual
conceptos
de
apoyar
Los
nfasis
el
y
conceptos
del
captulo,
1 al
6 del
la
evolucin
en
los
en
un
bsica
del
tanto
Hard
ingls
la
es
perspectiva
vital,
que
tratamiento
ms
detal a
fundamentos
sntesis
hardware,
del
y
de
diseo
permanece
edicin
traan
los
tratar
esta
libro
Esta
forma
co
es
para
que
verificacin
as
la
como
enfoque
El
procesadores.
reforzar
dise
al
subyacen
comprensin
principal.
soporte
de
nfasis
manuales
ejercicios
NOT
uso.
fundamentos
los
(HDL,
de introduccin,
forma
perder
puede
se
descripcin
de
en
de
cubrir
representa.
que
su
fuerte
de
como
la
perspectiva
la longitud
Captulos
de
un
los
aqu,
real
lgica,
uso
cubrir
de
facilidad
de
hardware
descripcin
de
sntesis
lenguajes
en
bsicos
estos
la
NAND
los
tecnolgica.
instructores
los
hardware
ofrece
utilizando
el
en
el
edicin
esta
resumen,
notablemente
captulos.
La
opcin
los
lenguajes
perspectiva
la
Language).
rrespondencia
crtica
de
el
con
de
perspectiva
circuitos
sobre
diseo
de
Adems,
nuestra
secciones
las
materializacin
la
amplio
proporcionando
junto
ella,
con
la
y
declinado
ha
tcnica
como
al
que
tecnologa
uso
complejas.
instrucciones
y,
edicin,
esta
en
mientras
la
cuyo
slo
del
fundamentos
como
trata
se
y sntesis
fundamentos
bsicos
microprogramacin,
con
evoluciona
los
en
control,
procesadores
ejemplo,
contexto
continua
texto
realizar
Por
de
los
ellos.
en
hardware
cambiado
conceptos
la
unidades
fundamental
asociados.
conceptos
los
que
nfasis
hecho
ha
y
se
subyacente
tecnologa
descripcin
han
enfoque
su
de
la
se
de
lgico
diseo
fundamentos
los
que
lenguajes
ejemplo,
de
diseo
avances
consumo
contina
del
de
fundamentos
bajo
relativa
Como
para
los
estos
de
fundamentos
Muchos
lado,
utilizando
edicin
tercera
lectores.
otro
de
aplicacin
velocidad
la
tiempo
evolucin
esta
de
automatizado
alta
de
bsqueda
procesadores.
contenido
la
en
ha
se
compresin
Por
los
de
una
audiencia
dcadas.
en
efecto
un
los
de
El
de
para
de
la
una
cambiado
han
no
han
proporcionar
amplia
es
procesadores
presentan
El
texto
este
ofrece
el
diseo
acrecentando
estructurales
problemas
una
importante
lgico,
reorganizacin
los
Captulos
de
7 al
tratan
los
el
xvi
PREFACIO
diseo
de
sistemas
Esta
procesadores.
mas
digitales
de
mientras
(top-down)
se
incluy
cado
los
en
pgina
ediciones.
libro,
optimizacin
lgica
entradas
trata
la
las
con
cin
lgica,
nolgica.
utilizadas
captulo
los
Se
para
visualizacin
la
de
ficacin.
VHDL
para
5Funciones
Captuln
Captulo
Se
pecial
profundidad
en
de
diseo
Captulo
tipo
un
basa
se
en
5.
la
Solamente
los
la
flip-flops
y
y
sus
web.
de
circuitos
presenta
registros
el
registros,
diseo
con
contador,
de
nfasis,
se
proporcionan
se
relacionan
y
la
presentar
han
la
la
para
decodi
presentado
nue
sobre
y
su
rea
se
han
multiplicacin
desplazamiento,
de
y
las
de
circuitos
funciones
digitales.
flanco,
por
J-K
(S-R.
arit
con
las
usados
T),
presentndose
es
ms
con
descripciones
en
secuenciales.
El
aplicaciones.
diseo
disparados
flip-flops
menos
proporcio
aritmticas
y
el
utili
de
introductorias
VHDL
flip-flops
tipos
Tambin
de
de
anlisis
enfoque,
de
tcnicas
enfoque
funciones
en
que
com
estructurada
secciones
con
pero
cambio
las
extensin
Verilog
otros
el
de
piezas
subsistemas
2)
se
resta
las
texto,
edicin.
esta
Este
las
proporciona
del
de
Adems
la
tec
en
lgica
pro
optimiza
pgina
el
en
pasos
Se
de
distribucin,
suma,
el
tratan
transferencia
combinacin
se
pgina
diseo
rellenado,
modernos,
de
el
de
de
trata
los
se
vida
puertas
materializacin
la
segn
incluyen
la
en
Tambin
suplemento
de
fija.
presenta
diseos
los
HDLs.
Se
maestro-esclavo,
D.
los
decremento,
flip-flops
en
Verilog
7Registros
los
registros
en
Captulo
tadores
de
frecuencia
menor
VHDL
los
diseo
y
nmeros,
secuenciales.
y
enfocndose
realizacin,
su
del
de
descripciones
la
PALs.
de
lgico
de
los
de
asociadas.
funciones.
aritmticos,
de
de
de
diseo
formulacin,
en
MSI,
lgica
seleccin
entrada
de
incluido
los
latches,
en
sntesis
incremento,
6Circuitos
nfasis
con
han
los
tratan
la
tipos
de
Se
realizacin.
y su
mticas.
la
cdigos,
y
representacin
funciones
las
presentado
habilitacin
la
la
clara
ms
de
diversos
tiempo
de
los
parte
PLAs
realizaciones
sus
visin
y circuitos
de
Adems
lizacin.
una
resultante
la
como
Verilog.
tener
conversin
funciones
vas
funciones
lgica
codificacin,
de
combinacionales
estas
Como
de
nmero
tecnolgico
de
cubre
remanentes
funciones
de
el
durante
multinivel.
proceso
Arrays). (Field
suplemento
un
circuitos
uso
ROM,
combinacionales.
los
de
y modificacin
fundamentos
los
na
como
tecnolgicos
eliminado
han
memorias
laboratorio,
y funciones
fundamentos
los
I)
cambios
4Circuitos
binacionales.
por
zacin
el
en
de
problema
verificacin.
las
Programmabie
estudiantes
estos
Captulo
y la
bsicamente
el
el
detal es
los
tratan
incluyendo
FPGAs
los
por
actualizar
permite
cubre
Se
XNOR.
retardos,
optimiza
introduce
del
el
y
del
sobre
se
uso
ante
conceptos
seccin
visin
una
puertas
combinacional,
tecnolgica
introduccin
una
las
XOR
OAI.
lgica
materializacin
este
preciso
el
los
nueva
en
Cdigos
bsica
bsicos,
ofrece
de
AOI.
la
ms
coste
los
las
captulo.
procesador
Gray.
con
sobre
una
literales
combinacional.
caractersticas
OR.
de
diseo
de
Lgico
de
nmero
cada
en
la
en
de
sistemas
no
que
modifi
han
se
tratados
teora
Aparece
puertas.
con
del
criterio
un
como
NAND.
de
circuitos
material
eliminado
los
la
trata
abajo
disponibles
seccin
nueva
)
hasta
problemas
temas
presenta
siste
arriba
material
los
de
de
de
arriba
complementarios
resmenes
diseo
diseo
nuevo
los
de
como
combinacionales.
Adems
3Diseo
ceso
al
multinivel.
abajo
contienen
textos
una
del
desde
509f-
nuevo
incluyendo
los
captulos
informacin,
lgicos
puerta
por
Captulo
los
informacin,
de
14
material
siguen
digitales
2Circuitos
como
la
de
los
de
docena
de
gradual
procesadores
de
el
en
slidos
el
tanto
representan
que
los
de
una
1Ordenadores
de
actual
tomo
en
diseo
Once
directamente
fundamentos
desarrollo
un
el
enfocan
se
aproximadamente,
continuacin
Captulo
representacin
Captulo
cin
Hay
nuevos.
14
unos
en
captulos.
al
10
cabo
edicin,
segunda
del
riores
diseo
ltimos
la
son
web
l eva
utilizarlos
para
en
Captulos
proporciona
Los
que
fundamentos
los
la
digitales.
organizacin
de
funciones
l amado
de
registro
y
ripple
su
juntos
desplazamiento
cercanos
muy
y
realizacin,
los
presentadas
como
con
en
un
concepto
el
totalmente
les
los
como
registros
los
Este
nuevo.
MSI.
Suite
VHDL.
Se
enfatiza
el
la
las
ambos
de
pgina
de
solo
origina
construir
para
y VHDL
Verilog
de
de
memorias
del
texto
el
Algo-
Verilog
microprogramado.
de
memorias
las
de
bases
y las
las
memorias
de
modelos
proporcionen
se
ca
(ASM.
de
bases
y las
DRAM
sncronas
Una
case
control
DRAM
SRAM.
memorias
las
al
en
control.
Estados
de
Mquinas
anloga
nfasis
este
de
unidad
la
las
en
datos
breves
centrales
de
disco
las
y un
comunicaciones
hasta
los
procesadores
Se
cach/principal
rmetros
de
serie,
las
de
translation
en
de
ilustra
da
un
con
de
ciclos
de
de
reloj,
Bus
RISC
un
Este
interfaz
de
Universal
teclado.
un
datos
teclado,
un
monitor
tratan
se
Serial
Universal
la
entre
un
Adems
(USB,
uti
instruccio
de
estudia
de
diseo
realizar
para
da
redu
procesador
nuevo
transferencia
ia
de
rutas
instrucciones
Computer).
base
de
Se
Serie
presenta
de
conjunto
presenta
Set
perifricos.
el
la
direc
de
direccionamiento
de
CISC,
y
de
procesador
Computer).Tambin se
Complexinstruction
la
de
modos
instrucciones.
trata
ilustra
los
modos
RISC
un
facetas
varias
presenta
direcciones,
de
cdigos
con
se
del
memoria,
el
concepto
memorias
un
de
localidad
particular
buffer
hay
texto
(http:/ www.librosite.net/mano)
soporte
la
la
Bus).
de
jerarquas
la
visin
una
memoria
relacin
de
enfoca
se
memoria
de
las
considerando
proporciona
de
material
importante
un
Se
tratamiento
da
que
texto,
sobre
enfoque
referencia,
de
duro.
El
cachs.
lookaside
propio
tiene
principal/disco
memoria
diseo
Adems
las
registros,
algo
E/S.
presenta
memoria
procesador
varios
de
procesamiento
dispositivos
perifricos,
incluyendo
como
14Sistemas
Captulo
disea
de
cuenta
comunicaciones,
va
memorias.
Se
Los
de
junto
entrada/salida
duro
la
(CISC.
complejo
microprogramado
control
de
instrucciones,
de
sencil os.
instrucciones.
InstructionSet
13Kntrada/Salida
interfaces
de
trata
de
Se
pipelyine) el control.
Reduced
complejas.
Captulo
nuevo
bancos
ios
trata
un
Se
tipos
conjuntos
con
de
procesadores,
procesadores
conjunto
los
(RISC.
unidad
reloj
de
instrucciones.
de
12Unidades
instrucciones
de
y dos
ciclo
de
ilustran
de
diseo
cableado.
11Arquitecturas
conjunto
las
arquitecturas
aspectos
una
bsicas
en
de
caminos,
reduce
trata
web
rutas
un
control
se
Captulo
segmentadas
nacin
se
del
de
en
conjunto
CRT
las
seccin
diseo
Algoritmo
se
presenta
nueva
el
varios
en
hardware
En
procesador
CPU.
del
bifurcacin
10Fundamentos
cionamiento.
liza
clulas
circuitos
VHDL.
empleando
Captulo
arquitectura
nes
una
funcionales,
cido
la
control
actuales.
unidades
un
los
en
descripciones
las
trata
representacin
9Memorias,
tecnologas
Verilog
y
Captulo
otros
la
es
En
de
diseo
presentan
control,
y
de
sistemas.
el
en
Se
operaciones.
Machine)
Captulo
enfoca
se
enfoque
del
registros.
adicional
rithmic
tal e
nueva
reduccin
la
con
8Secuenciamiento
racterstica
como
seccin
varias
de
tipos
Captulo
tos
Una
realizan
que
diversos
concuerda
enfoque
XV
PREFACIO
los
la
en
pa
pagi
virtual.
apoyo,
comenta
se
que
continua
cin.
La
pgina
1)
Doce
web
del
suplementos
material
incluyen
que
y el
nuevo
el
incluye
se
material
eliminado
material:
siguiente
de
las
anteriores
los
captulos
ediciones.
2)
3)
Los
ficheros
fuentes
Soluciones
de
y del
texto
Fe
4)
5)
Transparencias
6)
Coleccin
de
material
en
VHDL
aproximadamente
suplementario.
un
todos
de
Verilog
tercio
de
los
los
ejemplos.
de
problemas
erratas.
en
de
las
PowerPoint1'
figuras
los
de
y
tablas
ms
Captulos
complejas
I al
del
9.
texto.
todos
del
XVii
PREFACIO
El
del
consisten
sin
cionado
versin
compilar
experimentos,
experimentos
sus
Debido
Los
Captulos
ware
para
los
del
diseo
lgico
apropiado
dos
zaje
de
de
pasos
temas,
Hu,
San
el
ingenieras
bsica
al
ingenieras
las
bases
libro
el
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dise
del
fuerte
ms
completo,
en
con
secuencia
una
debido
ideal
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dise
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terminar,
libro
hard
del
general
efectuarse
Para
de
espectro
las
proporciona
Impartir
procesadores.
y de
lgico
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tratamiento
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laboratorio
un
amplio
un
y
los
puede
superior.
nivel
introduccin
de
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de
libro
este
de
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un
dos
en
diseo
de
esta
para
l evar
para
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una
estudiantes
estudiantes
complementario
curso
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una
proporciona
impartido
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hasta
8 dan
I al
para
semestre
un
en
para
un
of
muy
por
direccin
terminar,
desarrollo
manual
en
apoyo,
su
por
un
de
la
de
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su
autoaprendi-
el
para
Eric
muy
del
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tercera
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su
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los
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su
paciencia
en
al
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se
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su
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su
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esta
esta
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de
etapas
de
texto
y estudiantes
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las
en
Val
las
a
contribucin
12
Len
agradecimiento
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que
en
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Un
Hay
por
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esta
la
por
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material
los
del
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libro
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a
este
University;
University:
State
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Su
en
edicin
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E.
Francisco
excelentes
8.
que
Jim
2a
del
Liu
a!
direccin
Profesor
y Jim
del
esfuerzos
y
Sandin
Daniel
contribuyeron
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Eric
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sus
Tambin
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del
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en
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Technology
Captulo
La
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sugerencia
una
tambin
los
los
de
basadas
por
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Institute
de
por
especficas
Weglarz
Agradecer
de
Notre
sinceramente.
Universidad
motiv
contribuciones
Jersey
dibujos
los
agredeci
Captulos
completo,
University
New
sobre
la
libro
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del
semestre
un
10
de
CPLD
en
bajo
de
la
Incor-
diseos
lo
proporcionan
telecomunicacin,
de
de
bsicos
cursos
secciones,
Los
1 al
diferentes
las
Hubbi.
de
del
de
algunas
en
todo
lgico
diseo
en
estudiantes
cabo
compra
estudiantes
los
de
propor
Xilinx,
de
Technology
mquinas
y sintetizar
hardware
esquemticos,
la
travs
Model
de
ha
Studeni
esquemticos
realizar
Con
tanto
ingeniera
a
Captulos
El
lgico.
y de procesadores
Henry,
cias
del
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"
internacionales
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ingenieros.
Eugene
Para
que
se
por
Entre
y
Hall
curso
locales
k. que
descarga
FPGAs.
semestral.
un
de
tratamiento
diseos.
omitiendo
material
rado
los
CPLDs
de
en
semestres
Verilog
desde
I,
estudiantes
Impartir
VHDL.
tratamiento
amplio
objetivos,
1 al
general,
lgico,
para
proporcionan
en
su
diferentes
servir
utilizar
de
Xilin.x
de
XE
lgico
pueden
herramientas
estas
cabo
en
cdigo
resultado
el
impresiones
de
mediante
disponible,
simulador
se
las
Edition
tambin Xilinx
Est
del
y simular
FPGA.
el
Inc.
y simular
en
SE
software
herramientas
Estas
utilizado
diseo
de
el
en
cargo
demostracin
de
porated.
dos.
herramientas
de
paquete
texto
y
lo
largo
edicin.
M.
Charles
Mano
Morris
R.
Kime

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