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DE

FUNDAMENTOS

LGICO

DE

COMPUTADORAS

DISEO

Computadoras

digitales

INFORMACIN

os

fundamentos

son

los

las

temas

El

libro

trata

la

y las

la
est

La

las

se

fin,

el

tes

principales

sistema

de
de

PC

Ms

bloques,

una

computadora
comnmente

las
hardware

ideal

Adems,

los

gracias
enfoque

el

eso.

As.

las
es

generalidad

su

aprender

para

Por

adicio

complejo.
digitales.

Debido

circuitos

herramientas

sistemas

digitales.

bsicos
por

concep
a
en

su

uso

li

este

diseo.
un

vehculo,

diagrama
(personal

Computer),
en

la

importancia

el

captulo,

un

ordenador

de

la

del

para

los
una

tipo

cubierto

material

como

motivo

diversos
se

computadora.

relacionan

de

que.
Usamos

anterior.

pgina

veremos

describir

un

del

discutiremos

genrica
usado,

tambin

sino

de

detal ado

destacar
adelante

vehculo

computadoras

formado

de

tipo
general,
digitales.

en

estudiada.

ser

solamente

ser

el

sistemas

de

y su

va

para

total.

diseo

conceptos

digital,

un

merece

como

genrica

con

el

los

conceptos

sistemas

de

trata

los

l ama,

proporciona

usamos

denomina

computadora

y diseo

computadora
computadoras
no

ese

digital

de

hardware

y otro
les

se

diseno

de

computadoras

computadora

computadora

mente,

trata

de

para

propia

en

Para

tudio.

diagrama

diseo

herramientas

corriente,
bro

computadoras

lgico

diseo

diseo

el

en

del

fundamentos

El

libro.

este

en

y al hardware
del
entendimiento

complejidad,

tos

el

en

computadoras
te

de

y los

lgico

usadas

diseo

usadas

nales

diseo

tratar

herramientas

lgicos.

del

su

es

normal
esa

relacin

componen
con

un

1-1

FUNDAMENTOS

LGICO

DISEO

DEL

Computadoras
dad

las

da.

en

estn

mundo

industrial

Han

hubieran
La

serie

no

ms

propiedad
de

instrucciones,

cificar

y cambiar
de

el

de

de

tareas

de

conjunto

quier
Ejemplos

de

cartas

se

usados

elementos

fsicas

l amadas

tas

seales.

res

discretos
ALTO

voltios

de

oscila

(del

representamos
trmino

entrada
menor

rangos

de

entrada

correctamente

que

y 5.5

permite
permite

mayor

trada

4.0

entre

podran

ser

pesar
aadidos

los

Seales

mayora
dos

y el

voltios,

3.0

ms

la

de

salida

grandes

el
un

corrientes

restados

de

Figura
BAJO
se

de

las

El

valor

discre

digital.
cantidades

por
ms

las

son

los

circuitos

conocidas.

manejan

que

es

dos

justamente

usan

valo

salidas.

Voltios

M
rangos

de

voltaje

para

seales

binarias

LO

tos

ALTO

El
el

y
El

de

rango
de

rango
hecho

de

circuitos

voltajes

de

rangos
salida

voltios.

BAJO.

que
indeseados

de

l a

voltajes
Los

voltaje
ALTO,

como

permite

de

LOW).
y

como

BAJO

de

valores

del

-0.5

0.0-

FIGURA

de

ingls

reconozca

salida,

comportamiento

su

rangos

reconozca

se

los

por
trmino
entre

BAJO

Ejemplo

elementos

digital

hoy

52

computadoras

los

trmino

de

ALTO

las

alfabeto,

primeras

sistema

en

discreta.

del

caso,

en

1-1.

voltios
que

en

(del

voltios

2.0

variaciones
o

discretos

en

y 5.5

-0.5

entre

de

letras
Las

caracte

Cual

informacin

este

sali

voltajes
predominan
digitales

BAJO

voltaje

entre

sean

sta

sistemas

valores

ilustran

se

que

los

H1GH)

ingls
entrada

que

contiene

En

La

informacin.

de

ajedrez.

varie

una
ejecutar
aplicaciones.
La
digital.

un

27

una

espe
resulta

seales
los

de

de

seguir
puede

de

discretos
las

tabla

como

denominan

se

de

decimales,

transistores
de

com

Como

pueden
amplio

muy

representan

se

elctricas

la

general

numricos.

aplicacin

otra

una

usuario

concretas.

elementos

como

El

necesidades

espectro

de

una

informacin

que.

Puede

dados.

conocido

dgitos
de

de

para

el

ventas.

generalidad.

su

elementos

finito

clculos

En

distribucin,

datos

propsito
un

de

10

para

en

eso

salida

son

l amados

por

Tpicamente

nmero

una

de

seales
y

un

de
de
ms

ejemplo
manipulacin

es

los

con

en

cuadrados

electrnicos
Las

mados

64
De

discretos
seales.

dispositivos

dependiendo
digitales

el

es

los

digital

informacin

la

es

principalmente
los
dgitos.

fueron

Los

de

discretos

usaron

datos

transporte,

computadoras.

opera

que

computadoras

digital
restrinja

conjuntos
baraja,

una

digitales

muchas

usar

computadora

una

general

se

que
de

programa,
los

propsito

sistema

un

de

l amada

procesamiento

de

computadora
rstica

sin

l amativa
programa
las

flexibilidad,

su

hacer

podra

se

com

ambiente.

ingenieriles
procesador

un

socie

Las

medio

y desarrollos
diseo
de

el

la

en

comunicaciones,

tiempo
produccin,

cientficos
Notablemente,

la

negocios,

diseo,

en

de

era

nuestro

empleados

inalcanzables.

la

de

descubrimientos

sido

moderna

putadora

los

muchos

y creciente
informacin.

prominente

tan
en

Monitorizan

fuertemente

estn

contribuido

manera,

entretenimiento.

papel

un

estamos

que
transacciones

nuestras

en

mdico

tienen

decimos

veces

involucradas

tratamiento

Los

COMPUTADORAS

digitales

muchas

que

putadoras

tos

computadoras

moderna,

dad

DE

digitales

Hoy

do

funcionen
de

ruido

en

que

COMPUTADORAS

Damos

los

ALTO

(HIGH,

Est

H)

claro

bajos
otros

Si

altos

de

Por

qu
con

voltajes

disponibles
Una

rangos.

voltaje

un

oscilar

en

nicos
o

0.5

aplicado.

Si

complejos

uso

de

se

pueden

los

dos

de

entrada

es

sencil o,

BAJA

Representacin
para
da

0 y
el

1 estn

rango

las

Las

podran
nminas

de

seguridad

do

est

bres

ingeniero
mente

en

modo,

el

cantidad

empleados),
podra
el tiempo,
ingeniero

discreta

seal

una

En

guarda

salarios

de

Figura
tanto

1-2
programas

un

10
situado

salida

los

uno

estos

podran

mrgenes

en

electr

voltajes

ruido

de

Como

consecuencia,

circuitos

binarios

el
donde
tanto

en

salida

una

con

surgen
valores

discretos
de

(para

podra
los

el

ingreso,

grabar

solamente

valores

dalos

continuos,

con

En

un

cuantificacin

caso

de

dispositivo

la

de

conversin

de

entrada,

Por

Un

etc.

las

y smbolos
de una

sueldo)

de

de

especficos
virtiendo

como

ste,

si

tanto

en

la

En

la

un

continua
De

tabla

este
en

convertida

ser

tiempo,

nom

cambio,

tabular.

de

puede
y

los

vara

forma

nmero

pago

emplea

un

(para
que

medicin
valor

de

$.

coche,
en

cada

de
nmeros

pago

como
un

procesar

plan

un

de

especiales

espe

empleados,

alfabeto

dei

tambin

ejemplo,

cheque

rueda

seal,

sino

datos

de

letras

se

pueden

los

nombres

como

de'rotacin

binarios

para
procesar.
naturaleza

continuos.

discretos

representa

codificacin,

ordenados,

contiene

que

dalos

de

nmeros

la

preferidos
est

tcnicas

adecuadamente

y datos
de

nombres

los

son

puede

muestra

un

como

de

diagrama
datos

realizada

La

memoria

analgico-digital.

de

bloques
salida

una
e

intermedios.

computadora

digital.
La

ruta

de

datos

una
en

ser

computadora

una
se

rangos
de

est

informacin

diferentes

bits,

computadora

tasas

de

informacin.
la

de

significativas

La

representar

de

en

velocidad

pero

cada

dentro

transistores

binario,
l ama

le

Usando

grupos

semanales,

la

semejante,

fiable.

para

informacin

valores

cuantilca

de
la

la

dgitos

con

Estructura

bits.

solamente

datos

medir

usan

un

los

circuitos

uso.

con

numeracin
se

intencionadamente

electrnica,

automticamente

de

Los
para
de

usando

variaciones

resultante

extremadamente

de

dgito
no

inhereniemente

procesado
los

bits

sistema

grupos

discretos.

discretas

social,

de

de

cuantificados

circuito
y

binario

un

por

smbolos

tiene

disear

el

instrucciones

ser

de

de

con

seales.

cantidades

salida.

con

circuitos

los

El

de

cambio,

se

rangos

informacin

la

grupos

de

grupos
incluso

cificar

fcil

digitales

construir

pueden

muy

el

los

considere

rangos,

requerira
pequeos

por

En

voltajes
dado,

Esto

voltios.
fabricacin

limitado.

10

estos

dgito

perturbados
la

de

como

0.25

ser

debidas
es

asociados

de

computadoras

en

podran

circuitos

de

un

10

salida

los

de

de

menos

correctas

de

que

otros

y todava
los

operaciones

voltajes
o

en

de

voltajes,

los

en

l-l.

sistema
en

una

con

L.

Figura
un

dividir

cual

en

representacin

una

para

multivalores

lograr

determinar
ruido

solamente
en

circuitos

estos

ALTA

Ya

voltios

variaciones

pequeas

proporcionara

En

podran
voltaje

se
un

necesitara

en

hay

y 0
los

con

bajos.

rangos
la

decimales.

dgitos

asociados

los

situacin

voltios

permitir

costosos

circuito

queremos

variar

podran

0 y 5.0

I estn

y
con

y 0,

y FALSE

voltaje

1 y 0.
ms

rangos

FALSE

1 y

estn

F),
y los

H.

bajos

ellos

(FALSE,

ALTO
de

TRUE

Entre

FALSO

nombres.

TRUE

INFORMACIN

con

para

la

los

circuito

un

0.25

de

menos

contraposicin

Un

T)

que
asociados

y 0 estn

entre

(TRUE,
que
altos

asumimos

cosa,

diferentes

asociados

rangos

representan

que
decir

voltios.
de

con

FALSE

salida

estn

embargo,

En

es

entrada

entradas

tre

sin
asociar

y que

valores,

de

tamao

altos

binario?

usa

10

VERDAD

otra

H,

se

L).
ms

indica

se

y de

voltaje

puede

se

voltaje.

sistema
del

no

entrada

Encontramos,

rangos.

ms

L.

TRUE

de

(LOW,
de

rangos

BAJO

con

voltios

BAJO

los

que

eleccin.

de

rangos

DIGITALES

ejecuta

LGICO

DISEO

DEL

FUNDAMENTOS

aritmticas

operaciones
supervisa
combinada

El

de

dispositivo
de

diferentes,

como

lgica

alguna
pticos.
La

de
en

ejecutar

para
dados

operacin

basadas

Ms

relacin

en
este

punto,
el

con

de

diagrama
de

principio
procesador.
mil ones

de

transistores.

MMU,

la

cache

y
Ya

unit)
san

en

La
otros

la

la

en

una

control

CRT
clculos

de

entrada

y
tienen

sensores

la

potente.

muy

programado

ser

programa
de datos

ruta

estn
y datos,
Puede
realizar

programa

sistema

del

una,

manipula

Ambos,

la

la

para

guar
clcu
deci

tomar

contiene

parte

circuito

un

funcionales:

mdulos

cuatro

el

l amado
se

y
la

al

diagrama,

integrado

complejos

partes

sus

del

izquierda

bastante

son

relacionar

inferior

computadora,
este

como

genrica

computadora
En

de

corazn

operaciones

relacin
es

con

la

genrica
Figura

la

unidad

de

en

la

parte

de

manejar
1-2,

cientfica

nmeros

muy

cada

contienen

baja

de

de

la

figura,

CPU.

de

componen
la

FPU.

la

de

ruta

La
como

muy
dalos
MMU

ingls

fioating-poi
especfica
esas
proce
operaciones
x
1.234
107), permi
La CPU
y
pequeos.

control

ejemplo

(por

grandes

memoria.

etiquetados

de

esencia,

En

una

una,

la

en

unidad

flotante.

notacin

administracin

fiotante.

punto

datos

punto

en

forma

en

de

ruta

su

que

de

(unidad

FPU

La

excepto

realizar

computadora

bloques,

1-2.

Figura

CPU.

CPU,

para

MMU

la

procesador

representada
la

FPU.
los

parecida

informacin

tiendo

El

monitor
los

genrica

modernos

presentado

diseados

mente

el

un

de

intenta.

hemos
es

est

es

un

externas.

la

de

alfabticos

caracteres

brevemente

bloques

de

electromecnil cos.
de

un

es

computadora
de

captulo,
procesadores

este

Los

digital

presentar

vamos

escner.

electrnicos

instruccin.

la

por
de

la

est

central

dispositivos
stos
dispositivos
analgicos,

muchos
y

unidad

la

instruccin,

internas

con

control

mediante

resultados

instrucciones,

las

recupera

cada

condiciones

en

de
cuando

memoria

como

los

displacomponent
ys),y es

CPU

cadenas

manipular

salida,

circuitos

incluyen

la

de

floppy,CD-ROM

especificada
computadora

Una

aritmticos,

siones

En

la

transfieren

se

dispositivo
cathode-raytube)visualiza
alojar
puede

digital
veces

la

En

memoria.

la

en

memoria.

Un

iquidcrysta
de

CPU

l amado

usuario

duro,

control

la

teclado.

muchas

pero

LCDs

unidad

guardado

los

digital,

CRTs

de

ruta

unit).
el

por

disco

un

unidad

datos,
(unidad

La

programa.
Una

componente

un

ingls
computadora

Una

usuario.

al

el

en

unidades.

forma

el

es
en

especifica

se

diferentes

las

control,

como

catdicos,

rayos

como

entre

Processing
preparados

datos

entrada

presenta

salida

los

programa

tipo

de

central

ingls

en

1*2

otro

unidad

una

COMPUTADORAS

FIGl'KA

y de
informacin

de

con

proceso,

(tubo
los

flujo

el

DE

una

ms
Cache

estn

unidad

de

la
Externa

control.
interna

la

RAM

COMPUTADORAS

(random

memory)sontodas

access

de

especial

tipo
rpidamente

un

slo

que

Como

funcin

mucho

ms

principal,
y
As

genrica.

el

el

Las

caminos
l ama

del

bus

diferentes

con

neja

pueden

El
cin

la

en

previamente,

es

tidades
materiales

se

usa

mediante

sador.

La

lgico
y

Captulo

La

En

tpicas
arquitectura
y

Captulo
MMU
Para

13.

Finalmente,

asociados

nentes

tendremos

el
de

el

material

de

jerarqua

Captulo
comunicarse

puede
de

Captulo

Captulo

en

11.
entrada

de

ellos

discuten

se

relacionados

con

bosque

examinamos

de

la

cubierto
de

los

los

que

acompaan

temas

de

al

computadoras
de

mayora

fundamentos,

este

mente

en

relacionar

para

genrico

diagrama

mencionamos

Antes

que

toda

que
la

informacin

el

en

caches

los

diferentes

que

son

mdulos
base

captulo
de

principio

la

en

aparecen

cada

del

mi

cajitas

los

con

compo
Al final

captulo.
computadora

este

de

las

una

funcionamiento

del

como

diseo.

cin

el

instruccio

dispositivos

con

memoria

discusiones

las

rboles,

tener

para

captulo

habremos

CPU

Los

ope
en

el

en

presentan

se

12.

sus

Las

computadoras.

instrucciones
el

digital,
explican

se

el

tratan

14.

sus

entendimiento

un

conceptos
este

cada

de

de
en

libro

presentan

se

proce
mdulos
bsico

este

RAM

de

comuni
del

buses

sistema

un

l.

contro

conocimiento
6 de

capa

de

de

un

memoria

sencil as

conjunto
la

de

la

una

tarjeta
dispositivos
los

can

y desde

interconexin
tener

diseo

del

de

la

hacia

estos

una

bsicos

examinan
que

con

Captulo
por

en

viaje

nuestro

de
se

cubiertos

Captulos

de

bases

las

CPUs

los

lector

principio

control

caminos

Los

general.

presentan

se

de

diseo

muchos
al

14

presentado
grandes

necesario

es

operacionales
de computadoras

arquitecturas

en

el

nuciosamente

ai
en

los

y el

datos

texto

grfico

por

mdulo,

componentes

caractersticas

11

y el
diferentes

guiar

azules
de

de

ruta

presentan

se

bsicamente

los

presentan

se

Las

Captulos
empleadas

los

y salida

7 y 8

La

9.

10.

circuitos

diseo.

su

formada

grfi

de

conectados

circuitos

Figura

informa

duro,

informacin
a

la

disco

giratorios

adaptador
permite

Esto

S.

otros

genrica
de cada
operacin
y su comportamiento
en
digitales
general.

Captulos

raciones

CPU

la

digitales
de

los

En

la

con

de

forma
El

y transferir
de

E/S

la

Guarda

discos

duro

bus

el

en

CRT.

ma

buses.

introducir

electromecnico.

tarjeta

la

la

ver

monitor
en

disco

con

bus

magntico

teclado,

est

entender

sistemas

El

de

computadora
Para

los

interfaz

grfico

un

el

vinculados

todos

la

digitales.

nes

estn

Para

magntico

controlar

disco.

de

disco

carse

diseo

forma

magnticos.

de

adaptador
almacenaje
de flujo

de
Para

teclado.

un

un

en

controlador

un

lador

de

un

informacin

de

de

tarjeta
dispositivo

con

los

de

dos

Para

ocupan.
salida

de
datos

buses

de

de

parte

ms

que

bus

l evan

movimiento

los

le

se

l ama

interfaz

entre

consideran

se

las

le

en

bus

buses

el

del

comunicarse

son

proporciona

se

una

estructuras

controlar

cobre

del
se

los

son

de

de

hardware

El

pueden
genrica

computadora
estas

computadora,

utiliza

la

datos

los

que
de

de

maneras

extema,

bus

interfaz

al

computadora

interfaz

del

interfaz

ligados

velocidades.

diferentes

manera

la

de

E/S

bus

diferentes,

tienen

volumen,

de

encima
y el

datos

entrada/salida,

de

la

de

debajo

conexin

de

conexiones

estructuras

trminos

se

bits

de

de

resto

En

cos.

de

caminos

de

la

de

y cache
conductores

finos

con

mucha,

es

traslados

imagen
dispositivo

y de entrada/salida.
la memoria
realizan

memoria.

disponible

la

como

procesador,
se

procesador

operar

diferencias

esas

1-2.

del

nmeros

Tambin

datos.

las

bus

tarde

memoria

la

el

de

son

ms

como

mediante

logra

superior

parte

Tpicamente
los

El

de

entre

integrados.
impreso.

procesador.
(E/S).

salida

entrada

la

parece
se

caches
procesar

generalmente

que

Esto

ms

parte

mostradas

circuito

de

placa

una

memoria
RAM.

en

una

como

circuitos

entre

la
la

estudiaremos

que

mente

de

mostrado

duro,

conexin

de

rutas

que

actual

dos

Las

estar

datos

los

refiere

se

que

1-2.

Figura

acceder

FPU

y
la

es

la

de

CPU

RAM

hace

tamao

memoria

la
la

La

duro,

disco

conceptual

aparece

permite

MMU

la
el

que
disco

de

partes

que
RAM.

la

con

grande

RAM

la

entre

memoria

INFORMACIN

DIGITALES

una

computadora
dentro

de

la

digital
computadora

elementos

manipula
est

representada

de

discretos
en

forma

informa

binaria.

Los

sistema

ten

numeracin

binario,

estudio

aritmtica

binaria
los

la

binarios

tambin
al

seleccionados

contraste

de

convier
de

base

para

material

este

es

involucran

S que

en

sistema

como

genrica,
la

se

introduccin

computadora
algunos

excepto
(en

nmeros

alfabeto
la

es

binarios

con

analgica

de

del

letras

cdigos

componentes

electrnica

sistema

capitulo

este

y de
relacin

En

todos

de

Las

de

el

en

binario.
resto

captulos.

Sistemas

del

alcanza

mecnicas

expresar

cdigo

un

propsito

siguientes

importante

muy
raciones

1-2

los

en

la

pueden

se

de

El

binario.

COMPUTADORAS

clculos

medio

por

cdigo

DE

los

en

decimal

LGICO

usados

operandos

el

el

DISEO

DEL

FUNDAMENTOS

ope

digital).

numricos
sistema

El

numrico

diante

decimal

cadenas

asociado

de
a

de

preta
Las

manera

que
decenas,

centenas,

los

como

El

dgitos.

convencin

En

general,
del

derecha

ms

se

calcula

de

la

|02

I01

los

decimal

con

solamente

decimal

punto

ejemplo,

nmero

nmero

un

en

Por

son

^-t^n-2A|Ao.A_|A
Cada

coeficiente

es

determina

la

de

uno

posicin

del

los

ms

10.

las

potencias

10

asimismo

y.

unidades

tiene

un

valor

724.5

se

inter

ms

de

5 dcimas.
la

de

posicin

el

10

de

10

segn

decimal

punto

su

posicin.
dgitos

la

coeficientes:

de

\A-m

(0. A I, 2, 3, 4.

dgitos

del

.2A-+

coeficiente

dgito
decimal

dependiendo

10

cadena

una

por

nmero

me

siguiente:

y deducir
la izquierda

el
de

forma

cada

cadena,

decenas,

nmeros

representar

para
la

potencias

dgitos
dgitos

representado

es

cotidiana

posicin
10.

y dcimas

escribir

es

su

base

en

7 centenas,

724.5
La

de

representa
unidades
del

valor

aritmtica

la

en

Dependiente
potencia

dgitos.

entero

un

emplea

se

5.

6.

peso

8 y 9).

7.

10/

con

El

hay

que

de

valor

subndice
el

multiplicar

que

coeficiente.
sistema

Al

potencias
r dgitos,

numrico
de

10

0,

1,2

decimal

y el

10

usa

1, y

se

Cuando

el

nmero

un

de

punto

la

se

' +An_2r"

+A_2r'2

expresa

notacin

en

posicional,

general,

en

est
en

l ama

se

bases

con

meros

el

al

base

por

con

+A.r-m
solamente

digit)y

nmero.

si

que

(312.4)s

necesario

es

l,

los

coeficientes

75

5 +

coeficientes

los

base

del

nmero.
continuacin

51

2 +

0.8

+
=

(82.8)]0

significativo
del
(Isd,
Para
distinguir
en
parntesis
Sin

5_1

(msd.

del

ingls

less

muestra

entre

coloca

se

si

embargo,
se

m mal:
deci

es

parntesis.
a

lsd
la

52

el

_m

ms
dgito
significativo
A_0
A0.

menos

encierran

usar

conversin

su

l ama

dgito
0,

indicar

para

1A

le

se

m
se

subndice
no

A_,
l ama

habitualmente
un

3 y

le

mse

Note

contexto,
=

base.

diferentes,
el

,A _2.. A

de

punto

most

derecho

parntesis
clara

general

base:

significan!
significant digil)del

ingls

frmula

contiene

A0r

escriben

se

A-|An_2.. AlA0.A_
En

Air1
1r-w+l

por

base

en

la

segn

coeficientes

los
nmero

un

de

..

. .+Affl

general,

potencia
+

multiplican

se

porque
En

una

como

expresa

,r-

10.

base
diferentes.

dgitos

A_|r"
+

l ama

se

sistema

un

la
nmero

base

DIGITALES

COMPUTADORAS

Note

que

les.

sin

nmeros

el

que

coeficientes

los

de

los

todos

para
tambin

Note

de

sistema

base

la

operacin

pueden

realiza

se

cinco

solamente

usa

solamente

nmero

un

definida,
5

base

en

ser

0.

10,

que

INFORMACIN

dgitos

y,

3.

4,

si

2,

1,

decima

nmeros

con

asimismo,

valores

los

se

ese

en

expresan

sistema.
Un

mtodo

alternativo

basado

est

en

conversin

la

para
factorizada

forma

una

(A_,

el

Para

(A-2

..

(3I2.4)S

Adems

del

trabajar
pectivamente.

de

sistema
como

binario.

El

/4,)r

..

')r-1.. )r

)r

5)

V-1

)r

numeracin

de

sistemas

tres

usan

estn

Estos

hexadecimal.

5-1

(82.8)10

se

octai.

2 +

2 +.0.8

decimal,

en

0.

1
ha

sumando

obtener

la

los

nmeros

la

en

suma

base

22

de

2.

Por

base

en

conversin.
de

i +

0.5

2.

8.

I.

Un

hora

la

16

res

nmero

2o

(26),

bits.

l aman

se

correspondiente

la

mediante

conversin

la

punto

un

encontrar

binario
tanto,

posiblemente,

y,

nmero

un

dgitos:
0

puede
ejemplo,

Por

potencias

con

dos
I y
se

digitos

los

mencionado,

con

de
binario

en

cadena

nmero

un

potencias

base

en
una

de

24

contribuye

no

sistema

un

mediante

serie

una

se

igual

es

es

bits

los

Si

un

decimal

se

iguales

I.

ejemplo.
(110101.11),
Los

24

primeros
la

ran

en

(mega),

Tabla
y

La

de

conversin

resta

que

N2.

de
ms

grande

Continu
se

de

de

convierte
los

al

de

grande

dos

(53.75)10

de

potencia

2 elevado

se

(kilo),

como

una

de

de

potencia
potencias

220

214

es

enume

220

como

que

dos

N{,

dos.

El

esta

suma

1-1)
encuentre

diferencia

posi
el

manera,

equivalente

binario

nmero

la

Ahora

una

De

decimal
Tabla

Nt.

produce
cero.

mtodo

un

nmero

(vase

diferencia

sea

forma

con

el

de

la

de

216

fcilmente

potencia
de

777

convertir

Para

que
Llamemos

16

obtener

puede
decimal.

restado
y que.
l
a
di
f
e
renci
a
que

componentes
serie

24

se

positiva.
hasta

de

nmero

ms

potencia

sus

! 6

binario

diferencia

una

0.25

refiere

se

dos

nmero

procedimiento
en

coeficientes

el
es

que
este

decimal

obtiene

primero
N,produce

la

2 hasta

4 096

decimal

potencias
busca

se

restado

nmero

un

As,

212

desde

(giga).

210

sucesivamente

binario,

que.
el nmero

22

computadoras,

con

como

16

obtenidos

Trabajando

2J0

32

nmeros

1-1.

se

1)

5 +

equivalente

nmero

anteriormente

puede

ro

16

5 +

expresa

se

decimal

nmero
del

Como

tiva

binario

11010.11

(11010),

((3

binario,

numeracin
el

expansin

Por

numeracin

computadoras:

de

binario

bit

(A_m

binarios

Nmeros
El

de

sistema

con

(A_m

operaciones,

de

nmero

potencias:

A_3)r

el

reduce

arriba.

de

ejemplo

de

series

+A_2)r

(.. ((/4n_ir

base

de

de

los

componentes.

nme

10

LGICO

DISEO

DEL

FUNDAMENTOS

<

de

en

del

nmero

conversin

8
9

512

17

131

1 024

18

262

144

11

2 048

19

524

288
576

16

12

4 096

20

1 048

32

13

192

21

2 097

152

64

14

16

384

22

194

304

15

32

768

23

8 388

608

128

binario

nmero

el

y aparecen
decimal

las

en

el

en

binario

512

113

64

49

32

ocales

17

mencionado

sus

bases

son

que

dgitos
La

males
en

de

nmeros

bits
El
demos

de

el

nmero

que

los

dgitos

32

25

24

16

la

en

mediante

muestra

se

la

1=2

&
2o

nmero

(1001110001),

x82

=1
8 y

no

pueden

8 y

cadenas
Un

La
de
el

127.4.
8:

2x8'+7x8"
aparecer

de

15

entre

tiende
divisible
en

con
su

+
un

nmero

tres

2*

mucho

ocales
bits

16

octal
la

ser

ms

veces

hexadeci

puede
puede

se

ms

cuatro

ser

repre

represen
hexadecimal

usada,

ya

los

que

cuatro.

por

base

determinar

en

de
a

es

tres

son

representacin

una

propiedad

corresponde

ejemplo,

por
de

grupo

base

binarios.

que
nmeros

bits,

Un

la

poseen
octal

la

usan

(en

hexadecimal

usan

dgitos.

tamao

Para

base

bits

hexadecimal

sistema

octal
binario

en

digitales
hexadecinial

dgito
dgitos

cuatro

computadoras

eleccin
la

cada

16.
en

grupo

8)
porque

binarios

sistemas

y
base

(en

de

cinco

es

con

computadoras

nmeros
de

grupos
es

serie

una

aunque

octal

las

corresponde

dgitos.

octal

(I27.4)
Vase

26

64

indirectamente

manuales

arbitraria,
en

en

29

binarias

binarias.

numeracin
un

trminos

aparecen

manera:

512

octal

solamente

con

frecuentemente

ejemplo

que
los

cuatro
es

que

mtodo

siguiente

que

usar

cantidades

binarios

de

Ya
de

de

octal
con

aparecen
sistema

2.

compacta

personas

sistema

hexadecimal

tar

Un

el

en

V,

Este

numeracin

hexadccimal

mayora

especificar

para

sentado

la

de

ms

para
As.

largas.

2*

cantidades

potencia
cada
y
dgito
las

todos

sistemas

de

representacin

conveniente
ms

Los

representar

binarios

anteriormente,

binaria.
para

la

2ft

de

los

para

hexadecimales

tiles

2*

posiciones
posiciones.

de

resto

625

l0

son

072

16)

536

10

representacin

65

49

hemos

16

113

Como

256

625

Nmeros

2"

1 aparecen
de potencias,

2"

it

Los

dos

2"

COMPUTADORAS

1-1

TABLA
Potencias

serie

DE

los

dgitos

valor

4x8h

decimal

octal.

0,

<87.5)10

1,2,

equivalente,

3,

4,

5,

6 y 7.
exten

COMPUTADORAS

Es
los

usual

los

usar

coeficientes

primeros

en

los

complementar

para
de

numeracin

mal

letras
Un

C.

de

D.

16

primeros

encuentran

se

crito.

en

El

0 y dos
alterna

bit

la

1-2.

Tabla

bits

tres

la

cada

derecha.

El

el

procedimiento:

demuestra

El
la

dgito

octal

Tabla

1-2.

la

la

derecha

bits

izquierda
sea

de
un

octal

001

la

de
de

mltiplo
>

la

bits

tres

TABLA

cada

sistema

l,

12,

16

14

deci

15.

respectiva

octal

binarios

nmeros
bit

segundo

cuatro

(46687),0

sigue
I.

cuatro

y hexadecimal

patrn

un

alterna

significativo
bit

y el

111
de

100

000

tres

bits

total

derecha
el

obtener

110),

sea

un

preesdos

entre

significativo

ms

octal

con

diferentes

hacia
El

grupo.

10)

(base

de

las

para

importante:
conseguir

Hexadecimal

8)

(base

izquierda
ejemplo

la

siguiente

(base

16)
0

00

0000

00

01

0001

01

02

0010

02

03

0011

03

04

0100

04

05

0101

05

06

0110

06

07

0111

07

08

1000

10

09

1001

10

1010

12

11

ION

13

12

1100

14

13

1101

15

14

1110

16

15

lili

17

ocho

primeras
de

mltiplo

correcto.

Octal

2)

en

(26153.7406)*

bases

Binario

Decimal

binario

nmero

procediendo

Ms

binario

punto

resultado

obtiene

el

cada

se

binario.

punto
del

bits

de

del

asigna

se

nmero

la

binario

punto

por

izquierda
a

dividiendo

1-2

Nmeros

(base

sistema

un

numeracin

de

13,

usan

se

es

binario,

consigue-fcilmente

grupo

el

que

cadena

cadena

de

1, el

entre

011.

101

correspondiente
Para
conseguir
la

se

empezando
correspondiente

uno.

110

de

octal

dgito

(010

si

1.

binario

de

del

decimal,

0 y

entre

15

numeracin

alterna

ocho

alfabeto

hexadecima!

10,

161

secuencia

la

que

de

alterna

significativo

bit

tercer

162

sistemas
Note

representar

para

del

es

-I-

los

significativo

conversin

de

grupos
hacia

de

ocho

entre

La

nmeros

16

numrico

valores

0.

letras

11

con

Las

tomados

los

para

hexadecimal

11

sistema

dgitos

primeros

10.

que

El

INFORMACIN

empezando

menor

ms.

F usadas

nmero

menos

1. el

E,

10

es

10

decimal,

sistema

res

los

con

un

(B65F)I6
Los

si

16

B.

A.

ejemplo

base

en

dgitos

base

en

las

mente.

sistema

un

del

dgitos

DIGITALES

tres,

se

que

aadir

puede

hay

aadir

que
el

de

filas

nmero

de

12

DISEO

DEL

FUNDAMENTOS

do

La

conversin

en

grupos

de
de

siguiente

LGICO

binario

1100

hcxadecimal

dgito

Cada

anterior.
De

nales.

cada

las

El

64.

de

el

el

que

En
meros

binarios

para

representar

1-2.

procedimiento
aade

se

Tabla
0 adicio
binario

de

(11011I011.00101)2

de

(1II0100110.11)2

216

representar

representar

posteriores,
signo

I.

de

punto

representado
a (216
trabajaremos
0

nmeros

de
la

estructuras,

as

el

basado

la

y procesa

potencias
las

nmeros,

dos,

infor

8,

como

adicin

de

rango

de

16,
al

ceros

nmeros

informacin

0.0110000000000000.

la

de

que

pue

bits

de

valores

537

nmero

manejados

por

computadora

procesa

ms

significativo,
de

rango

fracciones

0.9999847412.

En

el

dgito
El

0.0

flotante.

punto

bits,
ser

misma
del

representaciones

simples

que

la

izquierda

por

Si

16

pueden

que

535.

65

de

signo

enteros

con
en

de

binario

)/216,

sin

enteros

procesa
El rango
de 0

es

eso

el

con

est
es

que

por

est

representar
almacena

normalmente
los

que

bits

0.375

nmero

pueden

se

que
hardware

predeterminado.

16

nmeros
son

computadora
de

va

otra

ambos

enteros

fijas

rangos

para
bits

algunos

casos,

se

usan

fraccionados.

aritmticas

Las

aritmticas

operaciones

decimales.

Sin

cuidado

en

base

r.

solamente

la

para

se

usa

los

usar

Ejemplos

nmeros

con

si

embargo,

dgitos

de

suma

base

en

dos

nmeros

Acarreos:

00000

Sumando:

01100

de

excepto

dos

nmeros
que

dgito

muy

todos
son

los

calcula

se

la

suma

clculos

los

hay
con

nmeros
que

tener

dgitos

en

10110
+101II

101101
las

segn

puede

que

10,

siguientes:

11101

de

los

leyes
base

101100

+10001

binarios
el

mismas

conocida

realizar

binarios

Suma:
suma

la

permitidos

las

siguen

diferente

base

una

Sumando:

males,

la

equivalente

su

del

00000010000l1001.

como

Operaciones

La

010

predeterminado

para

una

para

con

est

tambin

est

los

estructura

estructuras

bits

necesario

signo

puede
captulos

de
el

3 bits

de

convierte

1100

de
la

estas

en

de

es

representados
Por
ejemplo,
representado
representacin

se

binario

001

0110.

rango
en

bits

ser

entonces

el

nmero

final

sin

obtiene

se

inviniendo

consigue

se

011.

1010

digitales,
disponibles

nmero
y al

bits

cuatro

se

equivalente

su

111

0011

bits

Como

fracciones

1-3

la

de

nmeros

de

principio

esta

hexadecimal

ejemplos:

110

computadoras
nmero

macin.

est

los

de

el

den

dividi

es

(2CB.F06)|6

de

grupo

hexadecimal

dgito
siguientes

los

en

en

01I0);

binario

convierte

parecida,
muestra

se

(3A6.C)I6

32

binario

nmero

convierte

se

0000

cada

para

se

(673,12)8

En

el

que

anterior

lili

hexadecimal

octal

forma

Rangos

1011.

0110

octal

dgito

Esto

bits.

en

excepto

binario

nmero

correspondiente
de

conversin

La

El

dgitos.

similar,

es

manera:

(0010
El

COMPUTADORAS

hcxadecimal

cuatro

DE

ser

mismas
solamente

reglas
1

que
o

0.

para

Asimismo,

los

deci

nmeros
un

acarreo

en

DIGITALES

COMPUTADORAS

binario
suma

de

la

columna

son

0,

los

bits

bit

un

1 de

la

igual

bit

de

El

siguiente

es

acarreo

mayor

suma

0 y

los

bits

bit

de

acarreo

un

es

2 +

minuendo).

cia

son

-10010

la

primera

resta

En

el

son

2 al

suma

derecha,

el

segunda
posicin

posicin,

falta

otro

do,

restamos

La

ltima

dgitos
multiplicando

del

para

(2

0.

Se

da

como

los

con

igual

1 y

11110

siempre
la

signo

los

dos

binaria,

Por

los

tanto,

multiplicacin

el

en

est
es

en

parciales

productos
siguiente

acarreo

en

la

en

la
hace

el

minuen

el

caso

del

sencil a.

bastante

es

un

as

que

As

que

diferen

restado,

grande

negativo.
operandos.

dgito

la

diferencia

la

de

ms

una

ejemplo,

necesario

acarreo
es

un

de

I.

el

posicin,
substraendo

el

al

de

segundo
es

bit

un

bits

los

el

as

resultado

multiplicacin
o

En

restar.

10

suma

as

minuendo,

de

dentro

acarreo

decimal

acarreo,

el

en

segunda

que
y aadimos
la

es

demuestra

el

resul

suma

resultante

un

sistema

genera
bits

bit

intercambio

este

son

se

que

el

en
se

de

caso

substraendo

presentar

la

En

1).
el

excepto

los

un

con

Esto

muestra

se

2.

es

-01011

acarreo

menos

en

que.

operacin
multiplicador
o

En

columna.

derecha

10011-^

no

ilustra.

se
-

del

donde

(un

es

segn

acarreo

bit

aca

00110

decimal,

en

que

minuendo

del

de

los

-11110"^^-10011

presentado

restar

minuendo

ejemplo,

tercer

minuendo

bits

bit

Recuerde
el

del

primer

de

acarreo.

mismas

ejemplo

los

cada
la

00011

las
bit

todos

un

bit

produce

-10011

00100

la

como

suma

se

binarios:

10110

simplemente

posicin
de

nmeros

dos

10110

dada

columna

del

de

Minuendo:

para

posicin
de

si

aparece

1).

00110

reglas

3, que

decimal
dada

de

partir
El

0),

bits

los
a

13

en

una

ejemplo,

de

igual

00000

Diferencia:
Las

1 (2

Acarreos:

Substraendo:

generado
el primer
suma

segunda

acarreo
en

columna

igual

resta

una

la

suma

I (un

que

acarreo

En

la

una

(3

9).

de

resultando
=

El

significativa.
simplemente

son

de

mayor

es

que
ms

resultantes
la

posicin,
igual
ejemplo

tercera

posicin

alguna

en

siguiente

ejemplo,

segundo
tando

suma

posicin

bits

rreos

un

la

alguna

en

los

si

aparece

la

INFORMACIN

Los

al

iguales

son

ejemplo:

1011

Multiplicando:
Multiplicador:

101

1011
0000
1011

1101II

Producto:
Las
ren

dgitos
cada
el

operaciones

aritmticas

normalmente

la
de

par
resultado

que
entradas

hexadecimales

la

base.

esta

en

dgitos
correspondiente
se

suma

de

la

de

alternativa
a

cabo

tabla

de
y

la
E46

la

suma

se

muestra

acarreo

decimal.

La
el

Ejemplo

secuencia

sistema

fiar

de
de

l-l.

decimal,

en

base

en

memoria

nuestra

para

sumar

requie
de

convertir

despus
base

en

para
los

dos

convertir

es

numeracin

de

base

productos

nmeros

pasos

en

sumas

dos

el

sistema

otro

obtener

dgitos

los
en

podemos

nos

cualquier
puede

sumar

sumar

y al

en

se

para

decimal,

suma

en

que

sencil a

decimal,

en

las

de

ms

columna

una

l eva
59F

de

Una

hexadecimal.

octal,
tablas

en

formulacin

r.

obtener
dos

Ya
las

nmeros

14

FUNDAMENTOS

DISEO

DEL

EJEMPLO

Adicin

1-1

Realice

la

LGICO

DE

COMPUTADORAS

hexadecimal

(59F),6

suma

(E46)l(,:

Clculo

Hexadecimal

decimal

equivalente
1

Las

columnas

hay
en

de
l evar

que

clculo

decimal

hexadecimal,

los

sumamos

anotando

hexadecimal
de

manera

similar.
La

la

1 para

acarreo

columna

aritmticas

muestra

con

de
la

dos

16

la

derecha

dgito
equivalentes.

de

la

da

base

en

y convirtiendo
de dos

Multiplicacin

multiplicacin

clculos

de

realiza

en

de

(762)8

10

dos

5x2

5x6+1

5x7

en

el

el
caso

muestran

7 tienen

el

al

reconvertimos

de

5 y

de

suma

un

de

suman

se

de

el
en

la

46.

todas

de

uno

en

las

opera
Esto

uno.

se

1-2.

Ejemplo

siguiente

acarreo

producto
parcial
est

8 + 2

31

24

38

32

8 +

25

24

31

24

que

hay

que
de los

(5

ejemplo,
6),

Si

no

directamente

dgito
al producto

y el

hay

clculos
x

decimales

2)8
ltimo

ningn
dentro

46

10

31

37
octales.

dgitos

de

par

(12).
dgito
dgito
del

de

la

linea
del

izquierdo

mul

anterior,

se

resultado

la
de
dgitos
l
o
s
a
copian
El dgito
izquierdo.
2. es
significativo.
al
cual
del
producto
oct
a
l
producto
parcial,
de

Los
La

correspondientes.

El

sumar

37

clculo

del

octal.

en

decimales

derivado

12

cada

para

dgitos

sus

acarreo,

(5

10

mentales

octal

escrito

clculos

que

octal.

4x6+1

reconvierte

Por

izquierda.

resultado

Octal

Decimal

un

acarreo

un

al

producto

acarreo,

se

del

sumar

que
del

el

en

valor
ms

resultado
a

octales

haciendo

intermediarios

4x2

los

mismo

octales

lugar

dgitos

correspondiente
sumar

derecha

azules

hay

que

de

(45)8:

dgitos

da

parciales

acarreo

que

sumar

columnas

dos

otras

conseguir

puede

se

octales

nmeros

y el

dgitos

guiente.

decimal,
Los

tos

la

Octal

de

dos

un

Las

resultados

4x7

dgitos
tiplicacin

resultado

como

mental
de

vez

Despus
dgito

21.

razonamiento
En

16

octal

octales

el

hexadecimal.

significativa.

ms

21

muestran
suma

*15

Esto

Octal

Los

14

5.

nmeros

multiplicacin

1*2

la

decimales

siguiente

decimal

en

EJEMPLO
Realice

cada

multiplicacin

ciones

21

que

16

equivalente

producir

para

_6

_4

19

Acarreo

15

14

cabo

Acarreo

octal

linea

si

produc

se

1.
el

es

el

dgito
se

pue
como

DIGITALES

COMPUTADORAS

Conversin
La

de

conversin

serie

de

de

ahora
el

parte

sin

de

de

1-3

EJEMPLO
Convierta
conversin

2 y
Los

de

resto

un

19/8

2/8
l0

Vase
hasta

el

en

vertido

es

binario

2,

se

es

resulta

8 que

por
dividido

8 resultando

los

que
cociente

un

en

de

obtiene

en

8 lo

por

nmero

todos

en

con

conver

los

ejemplo.

un

cociente

un

resulta

de
en

de

0 y

19

cociente

un

de

de

resto

un

un

2.

restos:

Dgito

menos

+3/8

+2'8

Dgito

ms

restos

desde

el

1-3

Ejemplo
Hecha,
como

0.

Tambin

se

muestra

20/2

10/2
5/2
2/2
1/2
(41)IO
se

puede

20

nmero

significativo

significativo

divisiones

0+

ia

caso,

se

para
base

como

por

convertir

del

se

dividen
enteros

nmero

con

2.

por

binario

Resto

10

este

primero,

binario:

1/2

En
hacerlas

que

decimales

enteros

procedimiento

1-4.

Ejemplo
hay

el

el

cocientes

Los

este

usar

hacia

ltimo

convertido.

podemos

de
41

el
en

las

decimal

los

obtener

todas

nmero

lee

se

que
para

sea

41/2

supuesto,

por

deseado

Resto

Conversin

Por

La

mejor

explica

entera

parte

una
manera.

un

I-2.

octal

asimismo,

1-4

el

19

dividido

1/8

resultado

EJEMPLO
Convierta

la

el

que

es

en

diferente

Seccin

(231)r

mediante

decimales

19

153

Despus
octal

la

en

el

se

divide

se

nmero

decimal

dividiendo

procedimiento

Presentamos

nmero
de

hace

se

decimales

Primero,

Finalmente.
del

el

partes

una

octal:

negrita.

en

3.

153/8

indica

8.

dos

en

decimal

nmero

un
a

separar

base

en

Este

enteros

153

base

coeficientes

(153)

restos.

de

ilustrado

como

los

decimal

es

1,

un

Conversin

nmero

el

resto

acumulando

convertir

alternativa

las

convertir

nmero

anteriormente.

mostr
de

expansin

el

expandiendo

se

necesario

es

que
nmero

que

decimal

entero

un

hay

como

inversa

la

decimal,

realiza

se

operacin
con

decimal

un

trminos,

la

para

punto
ya

los

relacionado

un

fraccionaria,

cocientes

La

general

incluye

todos

est

que

nmero

una

sumando

base

en

base

en

15

bases

otras

nmero

un

potencias
procedimiento

un

nmero
Si

decimal

INFORMACIN

1/2
1/2

Dgito

menos

Dgito

ms

significativo

significativo

(101001>2
el

convertir

<41

decimal

nmero

)t0

32

mediante
+

(101001

la

)3

suma

de

potencias

de

dos:

16

FUNDAMENTOS

conversin

La
se

usa

de
en

el

Convierta
Primero,

multiplica

se

hasta

parte
suficiente.

que

exactitud
ra

por
la

conseguir

Los

coeficientes

0.6875

0.3750

0.7500

0.5000

en

la

dgitos

que
acu

ejemplo.

un

con

se

binario

conseguir

igual

del

entero

un

Se

La

contina

procedimiento
conseguir
para

dgitos

obtienen

se

los

de

fraccin

nueva

este

suficientes

haya

que

binario

nmero

fraccin.

una

fraccin.

y otra
hasta

entero

otro

flecha,
el

en

1.5000

1.0000

anterior

Dgito

la

de

enteros

mane

significativo

significativo

menos

que

recuerde

las

que

al

decimal

octal.

desde

enteros

En

convertido.

nmero
El

as

cero,

los

leen

se

que
el

convertido.

nmero
en

fraccin

una

0.7500

ms

'Dgito

obtener

para

Asimismo,

usan.

Entero

1.3750

ejemplo

el

necesariamente

tenemos

decidir

ejemplo,

cuntos

dgitos

son

el

por

de
nmero

por

la

fraccin

r.

Por

fracciones

las

de

termina

no

convertida

8.

se

convertir

para

eso,

por

como

finito

nmero

un

aparece
fracciones

ltimo,

el

hacia

primero
de

multiplicar

que

el

multiplicacin

de

proceso

hay que
multiplicaciones

el

el

muestra

como

1-6.

Ejemplo
EJEMPLO

Conversin

1-6

el

Convierta

respuesta,

dgito

nmero

6.656

5.248

figuras

tres

usado

es

La

conversin

Entero

significativas,
rondar

para

cada

parte

Ejemplos

por
1-3

separado
y

1-6.

despus

obtiene

se

en

decimales

nmeros

de

octal

0.656

fraccin

una

0.832

0.832

0.104

decimales

4.104

fracciones

x8

5.

0.513

decimal

0.513

entero.

de

base

(0.513)

los

divisin,

(0.1011)2

Vase
indica

do

mejor

al

similar

la

de

binario:

2 para

sea

mtodo

un
vez

en

siguiente:

(0.6875),

La

para
fraccionaria

por
mtodo

el

decimales
a

por

mediante

logra

se

multiplicacin
explica

fracciones

0.6875

0.6875

multiplica

se

se

vez,

de

decimal

nmero

base

en

la

usa

Otra

restos.

Conversin

1*5

EJEMPLO

se

que

de

vez

COMPUTADORAS

DE

decimal

excepto

enteros

fraccin

una

enteros,

para

mulan

LCICO

DISEO

DEL

l0

con

de

el

ms

Dgito

menos

los

significativo

significativo

dgitos

penltimo

Note

enteros.

dgito.

6.

el

que

enteras

partes

combinando

los

(231.407)H

ltimo

obtener

para

(0.407).

obtenemos

(153.513))

dgitos:

tres

Dgito

de
en

octal

dos

y fraccionarias
resultados.

se

Usando

realiza
los

convirtien
resultados

de

COMPUTADORAS

1-4

Cdigos

numrico

sistema

estn

de

putadora

una

manera

bin

realizar

posible

es

guardan
Un

de

1 y

conjunto

de

elemento

est

junto
cdigo

de

tando

en

bits.

permitido

en

Un

de

las

go usado
Tabla

1-2.

Tambin
tos

decimales

12

bits

Tabla

comn

es

posibles
1-3

requiere

de

otros
muestra

un

bits

4/i

el
2.

de

que
mismo

asignarle

Los

de

com

acepta

1 y

Tam

0.

cuando

es
en

decimales,

algunos

de

BCD.

de

bits

As.

cada

para

el

nmero

001I

TABLA

1-3

Decimal

codificado

en

se

dgito

396

(BCD)

Dgito

decimal

BCD
0000

0
1

0001

0010

0011

0100

0101

0110

0111

1000

1001

cdigo

ambiguo.

es

el

al

conjunto

un

bits,

cuatro

menos

obtener

pueden

numerosos

El

presentan

en

Un

representa

cdi

enumerada

directa

ele

de

nmero

forman

se

un
con

la

en

decimal)
ellos

con

bina

diferentes.

decimal

Smbolo

Un

determinar

si

binaria

decimal.

binario

U.

combinacin

combinaciones

0110

1001

el

contener

asignacin
(en decimal ingls

la

Un
cada

donde

10,

pueden

no.

Se

bits,

requiere

nica

decimales

asignar.
10

con

codificado.
2

01,

asignar

que

dife

elementos

se

si

dgitos
tiene

bits

16

una

sin

sin

decimales

de

bits

como

la

combinaciones

00.

valor;
10

permanecern

dgitos
codificado
cdigos
cdigo

conjunto

conjunto

cdigo

elementos

cuatro

del
binario

de

binarias
de

10
los

en

un

hay

entre

posibles
los

resulta

en

decimales

2"

binarias:
un

tengan

colocando
para

3 bits,

potencia

una

cdigo

un

combinaciones

distingue

l ama

Se
son

La

no

que

computadora
cdigo

hasta

elemento

un

elemento

algunas

diferentes

ms

cada

elementos

combinaciones

16

binarios

cdigos

dos

tendr

binario

de

cdigo
A

conver

los
slo

nmeros

implica

confinaciones

binarias
I.

que

conjunto

un

cdigo
6

2"

binario

cdigo

mentos

un

con

que

con

siguientes

combinaciones

Las

de

bits

codificar

las

requiere

binario

de

representa

un

decimales
la

directamente

grupo

puede

de

una

mediante

decimales

dgitos

reconvertir

nmeros

Como

es

codificada.

un

se
a

binario.

combinacin

cada

los

personas

diferencia

esa

binario

en

guardemos

conversin

forma
es

elementos

clculos

aritmticas

nbits

donde

0.

los

las

pero

resolver

para

que

los
de

asignado

est

no

la

operaciones

de

cuatro

facilite

computadora

8 elementos
de

Un

las

binario

cdigo

rentes

pero

la

en

requiere

computadora,

una

para

posibilidad

todos

representar

que

natural

Una

mtodo

que

hay

ms

realizar

Este

binarios,

valores

binario,

decimal.

sistema

decimal.

sistema

decimales

binarios

el

es

al

nmeros

dos

as.

binario

acostumbradas

tir

ria.

17

decimales

El

se

INFORMACIN

DIGITALES

BCD.

3.

Captulo

el

nmero

con

en

BCD

dgi
con

18

FUNDAMENTOS

cada

donde

mismo

de

grupo

ms

aunque

10

que

representa

decimal

185

El

valor

BCD

tiene

que

hay

ventaja

una

por

personas
estn

Considere

la

resultado

los

la

un

resultado

1 1001.

si

la

La

el

19-

el

En

necesita

no

solamente

binario

los

se

usan

de

diferencia

y salida

nmeros
entre

0,

y BCD
BCD

decimal
y los

9.

binarios,

no

nmero

un

1.2

manejan

se

decimales

Es

obstante,

No

entrada

bits.

equivalente.

datos
son

smbolos

(0110)2.

nmeros

binaria
de

correcto

de

1-7

Adicin

110

la
de

suma

y los

es
usan

convierte

que

la

BCD

suma

dgitos

tres

16

BCD

10

un

se

la

mayor
columna

no

y adems
de
la

6.

Por

en

el

eso,

binario.

de

BCD.

en

correcto.

es

acarreo
=

sumando

es

un

suma

BCD

correcto

pro
ser

vlido.

La

produce

posicin
acarreo

ms

deci

Considere

el

BCD.

489

posicin,

correspondiente
dgito

dgito

0100

binaria
En

el

un

que

podra
la

son

de

BCD
Acarreo

937

cada

es

de

fuerzan

se
en

448
+

BCD

diferencia
es

bits

1,

excede

binaria

suma

BCD.

en

pero

resultado

decimal

acarreo

la

cuatro

en

dgito
Supongamos

acarreo.

10011.

siguientes
dgito

el

lo

el

es

igual

acarreo

Entonces,

el

1010.

que

(XXX)

acarreo),

es

un

de

posible
ningn

un

binarios.

ser

suma,

razn

donde

19.

acarreo

igual

con

Como

nmeros

(sin
la

La

suma

el

mayor

9+1
esto

es

junto

significantivos.

menos

1010

que

BCD,

en

binario,

primer

menor

es

la

dgito
ejemplo

EJEMPLO

acarreo.

lili

1001.

9 +
que
si tuviramos

requerido.

de

siguiente

Para

binario

BCD

los

anteriores
como

binario,

en

significativa

suma

equivalente,

hasta

(101110011,

valor

su

que

nica
con

decimales

mayor

es

decimal
y

nmero

y binario:

porque

0010

dgitos

binaria

acarreo

mal

bits.

dgitos

BCD

donde

suma

de

dos
ser

binaria

adicin
el

par

de

suma

Pero

lo

es

Un

binario

1010

BCD

equivalente
Nmeros

escriben

0001.

de

puede
dgitos

no

sumamos

Si

un

suma

de

suma

de

0000

9,

nmero

su

BCD

en

incluido.

BCD

en

duce

0000.

decimal

binarias

bits

decimal.
con

binarios

de

en

decimales

sistema
se

010I)BCD

ms

nmeros

decimales

nmero

entre

combinaciones

nmero

su

necesita

representados

cdigos

la

el

Un

nmero
diferente

1000

(0001

de

decimal.
un

correspondiente

pero

uso

usan

nmeros

los

Suma

9,

el

en

valor

BCD

es

BCD.

su

bits,
en

que

aunque
que
los

12

nmero

un

si
las

cdigo
y

dgito

un

Adems,

(185)JO
obvio

COMPUTADORAS

representacin

una

el

en

DE

binario

l y 0.

significado

Considere

bits

tiene

contienen

tienen

no

equivalente

grande
ambos

LGICO

cuatro

nmero

su

que

BCD
y

DISEO

DEL

Suma

binaria

Sumar

BCD

suma

BCD

resultado

que

derecha,

0100

1001
+

1001
los

dos

1001,
la

suma

si

como

0110
binaria

1 OCX)

1001

1101

0001

0110

0110

0111

0011

0111

0011

BCD

dgitos

sumamos

1000

0100

suman

**

es

fuesen

obtener

para

igual

dos
la

17.

La

suma

presencia

nmeros
de

BCD

del

binarios.

Si

correcta

y
indica

acarreo

la
un

COMPUTADORAS

la

que
cin.

sumu

es

siguiente
produce
igual

mayor
de

adicin

La

columna,
la

Bit

de

(9)

errores

adicional

bit

(3),

0011
BCD

dgito

cdigo

dos

cada

de

par

paridad
puede

de

El

el

bit

siguientes

caracteres

se

destino

se

par

basan

pedir

1-5

hace

se

que
Por

eso,

del

ingls

dad

par,
de

un

NAK

se

es

al

que

de

pueden

paridad,
de

detectar

si

receptor,

un

del

mensaje

detecta

un

10101.

control

de

Tabla

la

cionamiento

en

tiene
el

devuelve

paridad,

un

ledg),que

de

1-5.

Si

no

se

detecta

ningn

el

mismo

vez

cierto

un

azar

por
NAK

se

que

de

nmero

Este

cuales

posibilidad

carc

un

contestar

emisor

paridad

Si

correcta.

indica

se

pari

con

devuelve

intentos,

vez.

negativo,

receptor
El

es

otra

8 bits

en

la

Lo

errores.

(reconocimiento

recibe

algunos

de

ocurrir

no

es

Un

los

consiste
el

error,

no

transmisin.

pares
Una

00000110.

hasta

mensaje,
de

de

nmeros

En

recibido
transmitido.

de

destino.

su

la

que

acknowledge),

ingls

despus

control

ASCII

durante

un

siguien

manera

carcter

particular.
fue

la

de

carcter

errores,

los

error

carcter

fal os

camino

la

el

un

del

otra

de

vigilar
aplicacin

es

(confirmacin,

ACK

transmitiendo

de

que

de

cada

deteccin
para

suponiendo

valor
en

cdigo.

hacia

un

Se
los

para

caracteres

paridad,
de

la

comn.

informacin

de

los

un

para

ms

del

trata

se

de

su

de

depende

error

paridad

errores

necesarios

error

negativeackrtow
1 (X)

de

impar
cdigos

ser

la

cambiado

ha

bit

Otros

detecta.

se

no

si

carcter;

nmero

bits

producir

ASCII

fija

todos

para

los

la

par

de

simple

emisor

incluyen

que

un

ms

caso

el

en

cada

menos

cada

el

par.

par

carcter

el

en

transmisin

la

extra

un

sea

para

posicin

durante

bit

un

es

incluyendo

cualquier

en

impar)

de

la

paridad

cdigo
de

impar
paridad

cdigos,

con

errores

8 bits,

paridad

siendo
como

paridad

de

(o

de

tres

par

paridad

usa

par

la

errores

bit

para

paridad

uno.

todava

un

mal

la

fun

transmisin.

de

Gray

Cdigos
Cuando
valor

binario
de

cambia

adelante

cuenta

se

izquierda
que

suma

impar

del

nmero

un

paridades,

detectar

caracteres

despus
el

el

til

comprueba
significa

transmisin

un

la

0110

aade

se

resultante

paridad

izquierda

la

binarios

emplazar

retransmisin

una

ter

la

veces

de

cdigo
impar:

Con

ms

ambas

usan

nmeros

que

bits

en

de

par

par

posicin
paridad

la

para
se

de

la

en

con

es

bit

detecta
de

extra

general,

los

(impar),

mero

bit

carcter

tanto

un

se

mtodo

el
el

en

puede
paridad

genera
transmiten

paridad.
palabra

paridad

su

paridad

la

en

bit

Un

01010100

Asumiendo

otro.

a
se

par

En

de

columna,

datos,

11010100

se

de

de
su

1010100

En

para

definir

11000001

paridad

caracteres,

procesamiento

01000001

impar.
usar

bits;

adicin

La

ltima

1000001

usamos

caso

nmero

y el

cantidad

la

Con

sitio

la

I.

binario

que

los

Considere

te:

En

corre-

una

de

acarreo

vlido.

no

I.

necesita

se
un

correcto.

comunicacin

de

palabra
conseguir

para

impar.

la

en

una

incluido

En

de

acarreo

un

BCD

dgito

un

cual

(7),

19

paridad

detectar

Para

el

(13).

1101

lo

con

0111

BCD.

en

INFORMACIN

9),

que

correcta

suma
es

correcta.
es

mayor

la

binaria

suma

BCD

1001

(indudablemente

produce

la

suma

16

que

0110

DIGITALES

la
entre

vara.

otro

Tabla

1-4.

los

valores

atrs

Esto
Como

usando
se

muestra

binarios

flucta

000

de

cdigo

binario

111

saltamos

3.

el

en

de

contamos

el

binarios,

cdigos

nmero

de
para
a

bits

los

dgitos

0(X),

el

de

cambian

que

octales
nmero

de

bits

la

20

FUNDAMENTOS

DISEO

DEL

LGICO

TABLA

COMPUTADORAS

DE

1-4

Cdigo

Gray

Cdigo

Cdigo
Gray

Bits

binario

cambiados

000

000

001

010
J

muchas

En

hay

puede
de posicin
ptico
para
eje giratorio
atrs

causar

el

I binario

pticos,
regin

sensores

hay

una

la

oscuridad

el

eje

011

1 (X),

resultado,
un

sern

valor

entre

0.

En

este

caso,

En

una

situacin

de

3 y 4
en

hay

este

los

bits

la

fuente

de

los

estar

en

de

000,
los

pero

en

la

fuente

B:,
si

010,

el

valores

disco.

luz

con

la
o

el

suponga
borde

mvA

010

lo

011

como

errneos.

XX)

mj

lie
(a)

Cdigo

binario

para

tas

posiciones
@

FIGURA
Codificador

de

(bj

Gray

Cdigo

U3

ptico

de

posicin

angular

10
para

las

posiciones

de

que
entre

Como

resultante

A,

rw
i'

parcialmente

luz

oscuridad.

Tanto

ton

Si
una

reacciona

en

luz

los

del

sensor

ejemplo,

111.

claramente

son

el

codificado

110

101.

100.

la

ven

binario

disco,

lado

justamente
B tienen

un

para

del

otro

Por

sensores

nmero

011,

otros

B,

los

el

en

transparentes

sensor,

angular.
estn

sensores

As

0.

y el

fijado

lado

un

reacciona

sensor

posicin

una

claro

001,

encuentran

posiciones

est
I

en

codificador

disco

un

es

contiene

el

adelante
un

reas

posicionada

sensor,

los

las
no

producir

el
entre

que

esa

est
se

opaca
a 0.

sensores

caso,

disco

El

eje.
luz

hacia

mediante

codificador

presentan

no

contando

ilustra

se

El

codificar,

manera

como

ser

del
de

bit

un

problemas

circulares

cuentas

de

ms

l-3(a).

Figura

fuente

regin
igual
puede

una

binaria

puede
puede

sensor

adecuados

Una

eje giratorio
posicionan

se

cada

Si

salida

el
disco

bloqueada.

1.

embargo,
el

para

cada

la

las

como

de

estos

rotatoria

posicin
el

de

en

entre

una

con

Sin

mostrado

transparente

igual

Uno

bits

cambio

un

serios.

la

uno

binaria

salida

donde

para

de

cambios

mltiples

medir

000

aplicaciones
problemas
angular

opacas

100

-1

aplicaciones,
Pero

101

000

problemas.

111

II

110

7
z

110

010

101

011

100

00!

011

Bits

cambiados

para
100

COMPUTADORAS

La

solucin

cambia
si

los

bit

un

Si

satisfactorios.

bit

un

cambia

si

binarios

cdigos

de

la

l-3(bt

Tabla

transparente

quien

Note

para

uno
su

otros

continuo

usos

de

Gray

cdigos
de

bajo

cuando

cambia

delante

un

atrs),

Cdigo

5791
ser

de

lo

Un

Cdigo

par)

puede

la

1.

por

n/2
cinco

reemplazando
cinco
Para

de

casos

Cdigo

copiando
bit

su

de

paridad

Cdigos

miles

izquierda

con

de

Semiconductor)

energa

consume

continuo

8 cambios

contador

rango

diferente

conteo

cada

Hay

un

bastante
se

con

Gray.
tiene

voltaje,

uso

solamente

hacia

(o
de

de

bits

Gray

usando
solamente

es

la

par

la

para

orden

inverso

las
y 0110,

e!

1110.

bit

de

que

por
la

palabra

binario

0100.

0110.

ms

los

para

las

BCD.
de

Despus,
izquierda

la

Gray

orden

1000

si

prime

cdigos

estos

1001

1011.

1010,

secuencia

Cdigo
cdigos

para

Inviniendo

1. obtenemos

el

de

ejemplo,

la

cdigo

(0.0)
con

palabras

Por

de

palabra
paridad

(LO),

en

cada

para

tiene

(n

de

nmeros

paridad

ejemplo,
paridad

binario

cdigo

n/2

primeros
de

copala
proporciona
originales.

de

palabras

los

seguido

0010

0011.

Cdigo

los

para

donde

formarse
la

directamente

izquierda
el

para

binarios

cdigos

los

bit

y
del

de

despus

nmero

originales
la

palabra

bit

cada
a

de

uno

2"

binario

cdigo

del

reemplazando
y el

de

son

los

1, cada

palabra

correspondiente
bits

sobrantes

el

con

izquierda.

su

alfanumricos

Muchas
mente

cdigo

Frank

Gray.

ms

par

de

(0,1).
y

Un

para
del

Gray
regin
Gray

una

por
del

1-4

informacin.

Cdigo

1953.

en

concepto

Tabla

la

tienen

nombre

su

software

usar

binario.

de

Por

izquierda.
paridad

slo

disco

para

queremos

el

de

el

posicin

salidas

cuenta

usando

in

orden
Si

binario

angular
del

binario

las

cada
un

la

contador

de

0001.
la

Cdigos
especiales
Gray
puede
bit

0.

de

0000,

(del
el

Oxide

en

del

secuencia

nueva

son

bit
de

conjunto

que
(XX).

angular

CMOS,

En

ejemplo

salidas

formada

palabras

0 ms

el

su

es

solo

reflectado
Note
100

l eva

uso

de

en

en

nmeros

Esta

palabras

ltimos

Gray

las

de

para

cam

un

que

cada

contundo

sustituyendo

Cdigo
de

bits

secuencia

una

consista
que
el bit a

con

de

secuencia

guientes
ros

binario

de

son

codificacin

la

proceso

en

como

atrs.

y
de

las

construida

cdigo

dos
solo

que

manera

entonces

circuito

digital.

CMOS

consumida

energa

para

ejemplo,
los

011.

binario

siguiente

representacin

delante
de

un

fsica,

una

cdigos

cambios
en

Gray
de

palabra
de cdigo
la palabra

los

la

propiedad
Gray

0),

101,

posicin

variable

una

el

en

ilustra

lgicos

consume

ser

una

coge
sustituido

se

que

pticos

hacia

Para

As.

ia

111,

adyacentes
Gray
Cdigo
de posicin

El

otro.

angular

circuitos

14

donde

casos

Por

la

1-4.

un

usarlos

segmentos
el

convierte

cuentan

hay

Gray.

dos

donde

en

que
bit.

Tabla

110,

010.

ptico-de

posicin

de

se

aparece

consumo

7 de

Gray
la

de

construir

de

antes

opaca
para
codificadores

que

0I0

cdigos
Cdigo

01!.

codificador

cada

para

con

derecha

podemos

el

que

valores

001.

binario

ptico
parecidos

cdigo

l amado
la

procesamiento,

uso

codificador

muchos

000.

presenta

1-4.

patent
El

aparece

ahora

cdigos

estos

Figura

La

de

varios

Hay

octales.

dgitos

cade),
es

su

de

los

ocurrir.

par.

Gray

para

convierta

que

es

es

21

en

que

puede

no

saltos
Un

posiciones.
Cdigo
Gray.

los

binarios

cdigos

contar

;t

valores

(incluyendo

las

un

es

para

atrs

los

de

cuenta

resultante

cdigo

de

todas

para

el

da

se

problema

este

3,

codificacin

delante

cuenta

Gray
binaryreflected

gls

el

hacia

2 y

entre

uno

anterior,

borde

cambiamos

la

Cdigo

siguiente
la

consecutivos,
Un

el

en

contando
durante

enteros

al

si

evidente

parece

valor

satisfactoria

ser

va

de

estn

sensores

bia

problema

este

slo

INFORMACIN

DIGITALES

aplicaciones
consisten
de

asegurados

sino

nmeros,
usa

digitales

computadoras

para
en

una

computadora

tambin

en

para

el

requieren
letras.

procesar

Por

ejemplo,
sus

una

ficheros.

de

manejo

datos

compaa
Para

representar

no

que
de

sola
con

seguros

los

nom

22

FUNDAMENTOS

bres

Cada

$.

dgitos
incluyen
incluyen
tienen

porque

ASCII

cdigo

de

indican

se

la

La

El

A.

imprimibles
letras

@,

%,

34
se

para

de

carro

divisiones,

de

de

caracteres

nal

de

cifras

ASCII

1-5.

B1.

Note

se

bits.

Los

cdigos

codificacin

la

siete

bits

los

que

1CKXMX)I

fila

la

100.

(columna
34

del
bits

tres

significantes

imprimidos
imprimibles
especiales

caracteres

ameri

Los

menos

por
ser

caracteres

32

fila

caracteres

no

consisten

26

en

imprimibles

control

end

como

bits

fines

especficos,

para

UNICODE

Hay

representar

los

(http:/ www.librosite.net/mano)

usan

enmarcar

la

mayora
byte.Por

de

(inicio

de

texto

un

de

dalos

de

regis
con

Ejemplos

of

) y ETX

transmitido

texto

los

de
otro.

start

de

retomo

caracteres

sitio

un

texto,

mensaje

un

separador

Los

escribir
y

separar

para
el

FS).
de

para

bit

ms
de

8 bits,

significativo
aplicacin.

la

el

con

acentos

se

usan

lenguajes

de

grficos
de

se

Por

sobre

apndice
este

libro.

las

eso.

(fi

mediante

los

0.

en

ejemplo,

El

diferentes

Unicode,
de

todo

el

usa

los

mundo,

veces

para
128

reconocen

Estos

habili

caracteres

del

al

cdigo

un

se

1.

ejemplo

por

idiomas

en

normal

ASCII,

extra

impresoras

algunas

cantidad

una

caracteres

bit

puesto
como

en

manipulan

computadoras
guardan

significativo

adicionales,
como

un

de

puesto
ms

bit

smbolos

producir

disponible
smbolos

pero

l amada
el

de

marcas

7 bits,

unidad

de

impresora
con

de

con
byte.
dependiendo

adicionales

caracteres

usan

mquina

como

(file
STX

son

se

que

cdigo
una

por

comunicacin

se

con

que
de

HT),

caracteres

transmisin

informa

hilos.

un

como
uno

ficheros
la

la

(
informacin

pre

de
caracteres

son

de

de

formato

un

en

formato

de

Se

caracteres

separadores

conocidos

Incluyen

de

formato,

efectos

de

separadores
pginas.

abreviados.
Los

impreso

texto

de

horizontal

durante

usan

de

of text),
sobre

es

Los

el

controles

nombres

con

funcionales.

completos

Los
los

fabulador

prrafos
y separador

ASCII

de

y colocar
efectos

control:

Incluyen

CR).

tabla

datos

comunicacin.

BS).
backspace.

RS)

la

nombres

sus

de

de

se

texto,

mente.

la

10

Tabla

bits

pueden
Los

en

con

impresin.

comunicaciones

ASCII

caracteres

control

reti m.

de

tabla

caracteres

ejemplo,

por

comunicacin

tan

de

recordseparator.
de

control.

de

(carriage

trol

la

encaminamiento

la

de

retroceso

tro

significativo.
cuatro

en

de

indican

se

de

tipos

tres

diseo

el

en

ms

y los

que

funciones

control

el

caracteres

el

como

columna

la

en

bit

Bel

es

caracteres

minsculas,

debajo
para

Hay
y

se

si

siete

menos

estandarizado

(Cdigo
for

Cade

representada

es

94

letras
de

vez
usan

definido.
trolan

ejemplo,
varias

caracteres
otra

muestran

cin,

10
Si

$.

Los
control

al

que
codificados.

elementos

muestra

se

B-
la

contiene

26

maysculas,

segn

determinan

por

Standard

American
caracteres,

donde

cdigo

ASCII

usados

Note

los

bits,

digitales.

ASCII

l ama

se

informacin.
hasta

letra

cdigo

los

seis

de

I y 0.

de

especiales

menos

binario

entiende

significado

el

al

de

del

incluye
especiales.

que

caracteres

cdigo
computadoras

las

en

solamente
no

128

del

tabla.

0001).

importante

un

alfanumricos

como

significativos

ms

papel
muy
la computadora
smbolos,

codificar

para

necesitamos

elementos
tres)

que
binario

cdigo

un

minsculas

caracteres

para

bits

{ms

algunos

letras

caracteres

caracteres

para

intercambio

para
siete

Usa

los

estndar

cdigo

cano

un

solamente

Cdigo

alfabeto,

de

conjunto

un

las

para

nmeros

representar

es

binario

cdigo

un

que

ingls

necesitamos

las

formular
tiene

en

del

tienen

binarios,

ser

necesario

es

maysculas,

maysculas

COMPUTADORAS

binario

tetras

las
binarios

que
cambia

binaria

de

26

solamente

cdigos

DE

alfanumrico
las

las

pertinente,
cdigo

mismo

conjunto

decimales,

Los

de

el

Adems,

como

LGICO

informacin

otra

alfabeto.

El

DISEO

DEL

alfabeto

griego

ingls.

estndar

de
en

la

pgina

16

bits
Web

para
de

DIGITALES

COMPUTADORAS

INFORMACIN

1-5

TABLA

Standard

American

Code

(ASCII)

Interchange

Information

for

111

000

001

010

011

100

101

0000

NULL

DLE

SP

0001

SOH

DCI

0010

STX

DC2

ti

0011

ETX

DC3

0100

EOT

DC4

0101

ENQ

NAK

&

110
'

w
X

ACK

SYN

BEL

ETB

1000

BS

CAN

1001

HT

EM

1010

LF

SUB

1011

VT

ESC

1100

FF

FS

1101

CR

GS

]
A

SO

RS

>

1111

SI

US

NULL

NULL

SOH

Inicio

del

STX

Inicio

del

ETX

Fin

del

EOT

Fin

de

cabecero

DCI

Control

de

texto

DC2

Control

de

DC3

Control

de

DC4

Control

de

Acknowledge
Espera

Sncrona

del

bloque

del

medio

texto

transmisin

la

Peticin

ACK

Confirmacin

SYN

BEL

Timbre

ETB

Fin

CAN

Cancelar

BS

Retroceso

HT

Tab.

horizontal

EM

Fin

LF

Line

feed

SUB

Sustituir

VT

Tab.

vertical

ESC

FF

Form

feed

FS

CR

Retomo

Desplazamiento
Desplazamiento
Espacio

de

link

Data

ENQ

SP

!
)

DLE

NAK

SO

DEL

control:

de

Caracteres

<

1110

0110

01II

SI

23

hacia

fuera

RS

hacia

dentro

US

Escape
Separador
Separador
Separador
Separador

DEL

Borrar

GS

carro

escape
1

dispositivo
dispositivo
dispositivo
dispositivo
negativo
de

de

fichero

de

grupo

de

registro

de

unidad

3
4

transmisin

24

1-7

FUNDAMENTOS

Sumario

hemos

captulo

este

ilustrado
la

naturaleza

do

base

do

en

los

de

16)
rio.

Las

una

base

los
han

binarios.

sido

comn,

se

ha

teccin

de

errores,
se

mediante
los

el

la

Tambin

asociarles

el

con
su

1.

Gray,

2.

Mano,

ha

presentado

es

crtico

hardware

usado
que

Pulse

Cade

Communication,

M.

M.:

Computer
Digital

para

bina

cdigo

de

conversin

nmeros

decimal

paridad
aplicaciones,

uso

de

para

ha

se

de

de
el

en

tcnica

como

forma

en

(base

el

numeracin

de

adicionales

descrito.

caracteres

Fi

en

de

vez

las
hardware

U.

S.

difciles

son

operaciones

y nmeros

decimales.

dgitos

para

signo

con

captulo,

este

en

su

nmeros

de

representacin

implementar

para
examinemos

hasta

bit

presenta

y hexadecimal

ingls.

incluidos

temas

8)

la

ciertas

informacin

de

la

10
de

el
para

cdigos
los

en

de

sistema

alfabeto

el

para
trataremos

bien

presentacin

mos

que

introduciremos

ajustan

se

ASCII

distintas

del

(base

vez

incluyen
han

se

taquigrfica

notacin

predominio
Se

octal

como

valores,

la

numricos,

dos

de

bre

discutiendo

sistemas

seales

y hemos

introducido

bloques

de

las

numeracin

bases

el

Gray.
representacin

cdigo
siguientes,

tiles

ser

BCD.

presentado

captulos

temas

Por

cdigo
cdigo

y el

flotante.

punto

el

de

digitales
Hemos

de

conceptos

con

otras

en

cubierto.

tratado
ha

nalmente,
nmeros
En

han

se

los

computadoras

solamente.

diagrama

un

sistema

al

aritmticas

otra

El

enfatizados,

operaciones

valores

mediante

presentado
correspondencia

su

las

dos

han

Se
Por

digitales
con

computadora

bloques.

nmeros

sistemas
seales

usan

la

base.

de

detal e
tambin

tos

de

y punto

los

presentado
sistemas

estos

porque
la estructura

vemente

COMPUTADORAS

DE

captulo

del

En

LGICO

DISEO

DEL

Aunque
justificar

de
denotan.

se

que

de

As,

es

sin
retrasa

asociado.

Referencias
F.:

2 632

Patent

March

058,

Clif s,

Englewood

Engineering:Hardware

1953.

17.

Prentice

NJ:

1988.

Hall.
3.

Mano.

M.

M.;

4.

Mano.

M.

M.:

Desi3rdgn,

ed.

Clif s,

Englewood

SystemArchitecture,

3rdComputer ed.

NJ:

Prentice

NJ:

Clif s,

Englewood

2002.

Hall,

Prentice

Hall,

1993.
5.

D.

PATTERSON,

ware/Software
6.

Prentice

White,

8.

Wil iams.

ed.

Structured

San

L.:

Computer

Mateo,

CA:

and

Organization
Morgan
4th

Computer

The

Design:

Kaufmann.

Hard

1998.

ed.

Saddle

Upper

River.

NJ:

1999.

Hall.
R.:

How

Work,Emeryvil e,

Computers

M.

Hall.

2nd

S.:

J.

HENNESSY,

Interface.
A.

Tanenbaum,

7.

and

A.,

R.:

of

History

Zif -Davis

CA:

1993.

Press.

Clif s,

Englewood

Computing

NJ:

Prentice-

una

solucin

1985.

Problemas
El

vAWjj k

signo
disponible

indica

(+)

la

en

1*1.

*Enumere

1-2.

Cul
Mbits;

direccin
los
el

es

(c)

ms

problemas
de
nmeros
nmero
8 Gbits?

exacto

avanzados

el

Internet:

http:/ www.librosite.net/Mano.

binarios,

ocales,
de

bits

y
en

una

hexadecimales
memoria

indica

(*)

asterisco

de
que

contiene

16

hay

que

31.
(a)

48

Kbits;

(b)

384

COMPUTADORAS

1-3.

Cul

1-4.

el

es

ner

decimal

nmero
12

(a)

con

los

*Convierta

del

equivalente
24

y Ib)

bits

binario

entero

INFORMACIN

DIGITALES

grande

ms

25

se

que

obte

puede

bits?

binarios

nmeros

siguientes

decimal:

1001101,

101

(X)

11.101

10101110.1001.
1-5.

Convierta

1-6.

Cada

los
de

uno

(3113)4,
1-7.

los

los

decimales

nmeros

siguientes
y (343)s.

(4110)5,

*Convierta
la

siguientes

cinco

nmeros

Cul

de

1-10.

1-11.

1-13.

1-14.

10111101.101
?

326.5

F3C7.A

(a)

7562.45
la

la

(a)

(673.6)g

1938.257

(b)

hexadecimal

los

usando

175.175

(c)
2

base

usando

conversin

siguiente
hexadecimal

Realice
1101

me'todos

de

vez

en

de

base

(c)

(3I0.2)4

binario

10

base

como

intermedia

(b)

divisin

est

para

sistemas
los

esquema
Convierta

*En

cada

(a)

(BEE)r

de

dgitos
representacin
(2003),0
los

de

uno

siguiente
inteligentes.
dedos

de
la

siguientes

Si
tiene

la

el

pollo

en

los
para

formar

nmeros

decimales
su

suma.

por

cada

ha

20.

usando

usada

una

extensin

histricamente

mismo

del

decimal.

al

base

la

el

sido

hexadecimal.

(BCH.G)20
r.

el

corresponde

pollo

de

particular

especie

una

por
usada

divisin

la

(194)I0

realizado

base

20

para

Convierta

determine

(365)r

sido

ha

base

empleado

casos,

(b)

base

Realice

resto.

la

que

dgitos
(c)

substracciones.

el

en

20.

base

((35),
*Represente

sistema

un

para

octal

0110110

cociente

suponer
culturas.

algunas

(2699)10

cuantos

el
en

en

100101

<c)

multiplicaciones

considerable
numricos

Escriba

(b)

para

obtener

(011
por

101

-f-

evidencia

una

compuesta

1011110

Hay

0101

octal

siguientes:

binarias

1001

(E7C.B)|6

(b)

multiplicaciones

las

clculo

indicadas

conversin:

para

+La

bases

las

1-6:

octal

decimales

nmeros

siguientes
1-3

*Realice

sarios

en

Hexadecimal

los

mente

1-15.

decimal?

en

enumeradas

Ejemplos

El

bases

tres

otras

los

(a)

valor

binaria
1-12.

mismo

Octal

Binario

^Convierta

(a)

las

)2, (22I20)V

(11100111
el

tienen

dada

base

18944.

369.3125
*

1-9.

nmeros

una

2003

610,
diferente:

base

una

cinco

de

125,

tabla:
Decimal

1-8.

tiene
los

siguientes

nmeros

binario:

su

pollos
numero

extraordinaria
de

total

dedos,

pata?

(24),)

694

y 835

(21),
en

BCD.

(1501),
e

indique

despus

los

pasos

nece

26

FUNDAMENTOS

1-16.

las

*Encuentre

Enumere

los

de

0111

cada

para

0011

(b)

binarios
la

ms

de

paridad

para

procedimiento

dado

los

31

hasta

16

para

dando

nmeros

siguientes

BCD:

0101

11

5 bits

derecha

la

de

uno

1000.0!

0111

equivalentes

posicin
Repita

6 bits.

el

Usando

COMPUTADORAS

DE

binarias

nmeros
en

nmeros
1-18.

0110

aadido

dad

representaciones

1000

0100

(a)
1-17.

LGICO

DISEO

DEL

paridad

impar

un

bit

la

totalidad

con

para

de

pari
de

par.

la

en

Seccin

1-5.

el

encuentre

Gray

Cdigo

dgitos

para

hexadecimales.
1-19.

+Cul
o

do
1-20.

Escriba

izquierda
1-22.

par.

1-24.

Una
se

bit

completo

siempre
Incluya

en

el

(c)

ASCII

en

ASCII,

con

el

ASCII

cdigo

nmero

tiene

que

minsculas

bit

ms

de

nombres

8 bits

(a)

seleccionado

contadores?

para

cambiar

la

letra

bit

ms

producir

pari

l.

1101000

11011II

el

con

para

de

despus

punto

un

1001010

siguiente:

de

cdigo
izquierda

compara

dos

revs?

al

un

la

delante

hacia

(o
binario

Gray
los

en

n,

complementado

ser

Cdigo

bits,

de

usando

continuo

contador

un

por
contador

un

del

los

entre

1101110

0100000

1100101.
de

configuracin

la

BCD,

0 y (b)

espacio

un

funcin

cdigo
maysculas

en

de

salidas

las
en

de

1101II1

*Indique
(b)

del

consumida

energa
en

binario

nombre

Decodifique
1000100

1-23.

contador

su

dad

ambos)

no

posicin
representada

Qu

de

porcentaje

detrs,
un

con

ASCII
1-21.

el

es

hacia

bits

al

representa

que

nmero

365

decimal

en

binario.

(a)

ASCII.

computadora
pueden
representar

informacin

representa
en

(a)

binario,

en

(b)

BCD.

32

de

grupos
y (c)

8-bit

bits.

ASCII,

Cuantos

enteros

todos

usando

diferentes

32

bits?

la

CAPITULO

2
lgicos

Circuitos
COMBINACIONALES

En

usados

tcnica

grfico

para

optimizacin
lgicas
sentan

En
tulo

OR

esto

del

por

todas

captulo
sistemas

el

en

partes

este

del
es

digitales,

del
la

son,
que
monitor

diseo

ms
realizacin

de

optimizacin

Se

introducen
de

del

principio

la

de

fundamental
y cmo

controlador

parte

mayor
para
estn

1,

un

entendimiento
diseados.

los

disco

de

la

de

tipos

de

conceptos

computadora,
profundo

Las

cachs

Sin

de

cap

este

excepciones
y circui

y RAM,

embargo,
lo

pre

asociadas.

genrica.
duro.

puertas
Se

algebraicas
los

de

generales

actuales.

como

del

proble

pequeos
ms

tcnicas

memorias,

principalmente,
y el
de la

Captulo
computadora

un

integrados
las

con

mediante
mtodo

cumple

proporcionan

circuitos

junto
parte

mayor

los

casi
diseo

del

aspecto
se

que

disear
disear

para

y solucionar
los
mtodos
Se
discuten

niveles.

dos

sen

tcnicas

y cmo

Un

Karnaugh

de

ms

las

aprenderemos
puertas

meta

una

de

exclusiva,

diagrama

circuitos

son

analgicos

y OR

aplicar

pueden

con

la

en

lgebra

Mapas

niveles.

esas

fundamentales
de
Boole.

son

excesivos,

entendimiento
dos

con

que

el

en

Los

circuitos

para

caractersticas
las puertas

tos
en

el

trminos
se

y ios

optimizacin.

mejorar
con

tcnicas,
y costes

l amada

circuitos

lgicos

elementos

Adems,

de

basan

se

innecesarios

circuitos

de

mas

digitales.

Estas

digitales,

circuitos

evitar

los

puertas,

diseo

el

en

coste.

en

circuitos

los

una

usadas

eficientes

todos

las

sistemas

los

en

matemticas

circuitos
es

estudiaremos

captulo

este

cil os

con

que

estudiaremos

las

computadoras

su

uso

Lgica

binaria

Los

circuitos

digitales

circuitos

se

ductores

l amados

de

una

puertas

lgica

para
describir

Para

las

matemtica

notacin

una

y disear
denomina

analizar
se

que

quien

public

cfica

de

para

disear

lgica

Lgica

binaria

pero

asignar

alfabeto,

de

cadenas

lgicas
ejemplo.

AND
Z

es

0.

valores

2.

Z
X

3.

palabras,
se

un

1.

la

binaria

parece

se

suma,

lo
si

est
Z

espe

digitales

introducimos

y las

seales

otros

con

valores

los

dos

valores

se

mencion

como

bi

conceptos

pensar

libro,

tarde

extiende

la

en

las

variables

con

incluir

para

variables

Sec

binarios

notacin

esta

las

con

pueden

que

con

valores

designan

se

se

discretos,

de

trminos

en

este

Ms

dos
A

Asociados

se

que

Z
Z

por
Z X-

leeZ

1 si

son

punto

un

es

igual

binarias

ausencia

la

por
AND

binarias

smbolo

ms.

La

hay

tres

operador.
lgica

un

operacin
de

I;

solament
X. e

de

K.
I

si

y solamente

variables

la

respectivamente.

lo

X.
=

0,

lo

contrario

pueden

los

tener

encima

si

las

y
eso

los

que

0,

si
la

variable.

es

lo

entonces

I,

lee

se

si

dos

los

I,

para

se

la

AND

ejem

no

la

operacin

cambia

y OR

AND

usados

Por

que

que

ya

operaciones
smbolos

de

complementaria,

binaria,

0.

significa

que

pero

ejemplo,

I si

barra

operacin

Por

Por

una

por

NOT
Z

como

aritmtica

que
si

entonces

tambin

significa

que
solamente

representada

1.

el

por

igual

es

denomina

tomar

nombres,
de

y Z.

XY
y

K,
0

lee
si

le

Boole.

y NOT:

representa

OR

Xse

NOT

diferentes

especiales.
representada

operacin

otras

puertas

junto

variables.

esas

parte
Y,

est

se

1. Z

Esta
Z

X,

que

NOT.

plo,

Lgica
multiplicacin

C,

manera

operacin
igual

es
=

las

George
lgebra

0.)

Esta

OR.

de

(Recuerde
I

primera

interpreta

se
=

la

OR

lgica.

digitales

puertas

para

matemtico

Primero

Boole.

pueden

que

conveniente

es

AND.

operacin

las

introducir

El

de

otras

usada

sistema

booleanas.
de

de

ser

ingls
la

cada
reali

entradas

puede
de

imerconexin

lgebra

por

y caracteres

l amadas

Esta

AND.
Por

l amar

li.

A,

matemtico

de

puerta

necesario

es

de

con

binarias,

En

nmeros

relacin

aplicadas

como

letras,

operaciones

variables

variable.

al

expresiones

del

las

clase

una

matemtica
la

interna

y que

es

como

lgicos.

pueden
propsito,

nuestro

cada

del

letras

les

honor

en

de

uso
su

matemticas

se

para

del

circuitos

con

binaria

lgica.

Cada

aplican

puerta

Los
semicon

puerta
transistores

en

digitales

cada

teora

denomina

extemas.

se

circuitos

describir

para

propiedades

de

trabaja
lgicas

variables

1-1,

1.

diseo

usa

puertas

de
es

indicamos

las

el

en

binara

las

cin

binaria

los

la

travs

presentamos

tiles

las

lgicos

Despus

lgica
operaciones

se

de

operacin
de lgica

Boole.El nombre

estudiaremos
circuitos

por

lgicas

introduciendo

1854

en

la

sistema

de

libro

de

tomar

Este

lgebra

Boole.que

mtodos

La

circuitos.
un

concepto

narias.

las

que

de

electrnica

la

preocuparse

propiedades
las

binaria.

dispositivos
basados

sus

de

informacin
le

se

que
salidas

digital.
operacionales
especifica

propiedades

bsico

electrnicos

circuitos

por

Las

circuito

un

circuito

cada

tiene

no

solamente

especfica.

formar

en

los

diseador
sino

operacin

una

za

el

As.
individuales,

las

modelamos

manipulan
complejos

que

interconexiones

integrados.
diseo,

el

hardware

de

transistores

circuitos

simplicidad
puertas
lgicas.

COMPUTADORAS

DE

componentes

con

en

puertas

son

realizan

Por

el

LGICO

DISEO

DEL

FUNDAMENTOS

En

es.

un

parecen

la

OR

la

LGICOS

CIRCUITOS

los

son

mismos

ble

lgica

es

Las

puede

se

que
0.

multiplicacin

darse

de

muchos

definen

embargo,

no

de

cuenta

la

varia

que

mientras

dgitos,
operacin

debe

se
una

una

lgica

va

OR:

0+1

Sin

suma.

debera

Uno
componer
ecuaciones

siguientes

la

binaria.

aritmtica

nmero

un

la

para

usan

la

con

siempre

lgica

se

que

binaria

define

aritmtica

riable

los

que

la

confundir

29

COMB1NACIONALES

1+0=1
1 +
Esto

se

que

1 +

I +

parece
1

10

smbolo

la

la

para

en

del

parte

.uno),

pero
evitar

smbolo

el

usar

aritmtica

ambigedad,

tenemos
tenemos

el

usa

se

operacio
significado

propio

su

con

veces

mezclen

se

no

smbolo

binaria,
binaria
a

mientras

Pero

+.

lgica

la

la

en

Para

puede

se

En

operacin.

dos).

vez

cada

en

ltima

igual

es

OR

operacin
lgicas,

igual

es

uno

la

para

uno

ms

uno

aritmticas

nes

excepto

uno

(lase

binaria,

suma

(lase

independiente.
Las

ecuaciones

siguientes

definen

la

AND:

lgica

operacin
00

1-0

1-1

01=0

operacin

Esta
bit.

idntica

es

smbolos

Los

la

respectivamente,

el

para

la

de

tal

con

y el

AND

de

que

la

OR,

de

conjuntivas

operaciones

representan

que

binaria,

multiplicacin

alternativos

se

los

disyuntivas

solamente

use

son

clculos

en

nico

un

smbolos

v,

preposicio

nales.
cada

Para

combinacin

especificado

por

de

forma

de

combinaciones

las

variables
AND.

nes

posibles

y los
de

la

las

variables

valores
las

la

la

2-1.
el

relacin

resultado

pueden
operacin
los

entre

tablas

tablas

Las

de
la

es

tabla

una

toman

que
las

para

las

operacio

combinacio
clara

Demuestran

operacin.

enumeradas

valores

todas

de

valor

un
ser

verdad

enumeran

de

hay

una

para

Las

operacin.

Tabla

variables

dos

para
de

de
la

verdad

muestran

que

en

de

tabla

como

definiciones

Las

lgica.
Una

resultado

muestran

se

binarias

variables

operacin
verdad.

binarias

del

valores
NOT

definicin

operaciones.

tres

lgicas
lgicas

puertas

producir

seal

una

de

partes

igual

de

tabla

de

valores
la

de
una

de

Puertas

con

en

OR

mente

Las

definicin

compacta

nes

los

de

la

sistema

un

voltajes
a

circuitos

son

de

lgico

Las

digital

responden
un

electrnicos

salida.
a

cada

en

un

dos

rangos

lgico,

uno

de

los

dos
de

separados
como

se

voltaje

como

ilustra

valores
que
la

Figura

existen
Los

representan
1-1.

de

seales

corriente

definidos.

voltajes
en

ms

una

con

operan

que

elctricas

seales

Los

terminales

para
todas

en

circuitos
una

entrada

las

que

operan
binaria

de

entrada

variable

FUNDAMENTOS

LGICO

DISEO

DEL

TABLA

DE

COMPUTADORAS

2-1

Tablas

de

verdad

las

para

AND

de

las

lgicas

de

lentes

las

verdad,

si

seales

de
o

junto
tra

Estas

con

los

eje

seal

una

x-

Y-

cambios

1
1

del

dentro

figura

se

permitido

rango
de

dentro

caen

l aman

le

X+

que
de la
se

binarias

binaras

usados

un

durante
las

los

Las

especfico.

rango

responden

solamente

cruzan

transiciones,

el

de
de
de

de

horizontal

un

los

ter

regiones
de

cambios

intermediarias

regiones

se

de
los

tiempos
posibles

dos

-z

Smbolo

Jf]

>1

x-y\

(AND)

(OR)

(NOT)

XJ-1
(b)

grfico
o

FIGURA
Puertas

X0

Diagrama

de

tiempos

2-1

lgicas

digitales

la

eje

Figura
cada

inversor

dos

01,

2-l(b),
tipo

vertical

bajo

NOT

Puerta

de

Las

lgico.

y el
El nivel

equiva
00,

de

(a)

NOT

tablas

combinaciones:

x-

x+y

OR

Puerta

AND

de

lgico

cuatro

tiempos
correspondientes
el tiempo,
voltaje.

salida

representa
niveles

X*Y

sus

de

diagramas
de

de

una

los

seales

las

de

entrada

toman

en

de

tiempos
diagrama

de

con

los

producen
respectivas

que

acuerdo

de

y OR

muestran

se

entre

lgico,

OR

AND.

puertas

electrnicos

seales

las
AND

puertas

cambia

de

las
entrada

diagramas

=r>

puertas

de

tipos

tres

circuitos

son

lgico

equivalente

Xe
seales

de

los

designar

para
Las

(a).

salida

aplican

Puerta

2-1

de

cuando

permitidos

grficos
Figura

entrada

I.

NOT

trnsito.

seales
se

El

puerta.

la

en

seales

estos

de

muestran

rangos

LA

smbolos

Los

10,

los

regiones

l aman
se

de

seales

con

entre

-Y

aceptan

salida

intermedias

puertas

minales

bsicas

OR

lgicas

operaciones

tres

mues

representa

de

LGICOS

CIRCUITOS

FIGl'RA

2-2

Puertas

el

salida

con

una

nivel

y el

lgico

de

lgico

seal

NOT

de

le

se

respuesta

lgica
Las

el

diagrama

de

la

AND

entradas

las

las

y OR
entradas

pueden

la

salida

es

la

puerta

evidente

es

versin

una

responde

lgico.

nombre

este

OR

puerta
I

un

es

para

de

lgica

lgico.

seal

una

con

La

entrada

razn

La

seal

entradas

es

entradas

un
es

un

si

lgico
lgico.
I lgico:

las

seis

con

su

por

de

invertida

salida

La

seis

de

ser

la

La

una

de

salida

responde

entra

tres

lgico
lgico

un

es
con

un

cuando

solamente

lgico

muestra

se

AND

puerta

entradas
0

un

2-2

Figura

lgico.

son

OR

puerta
su

la

entradas.

entradas

tres

La

En

entradas.

dos

OR

puerta

una

de

ms

tener

salida

una

son

tiempos.

de

corresponde

se

un

seales

las

inversor.

La

son

X.

tres

con

de

de

una

AND

puerta

entrada

con

de

La

entradas

entrada

de

como

de

AND

das

responde
si alguna
si alguna

si

lgico

dos

que

lgico.

seales

dos

frecuentemente

puertas

puerta

las

ms

con

el

representa

salida

l ama
en

seal

alto
cuando

31

COMUINACIONALES

todas

las

lgico.

Algebra

Boole

de

lgebra

El
nes

de

Boole

lgicas.

Las

OR

y NOT

AND.
variables

por
funcin

al

de

de

partir
o

separadas

posible

funciboolneana
0

valores

funcin.

y l
Considere

las

entre

de

variables
de

parntesis
funcin
0

valores

mltiple
funcin

las
es

son

dos

partes

igual
iguales

Y I,

i.

tieneY
Una

las

Se

trmino
De

igual
booleana

Por

l aman

si

el

variables
de

la

al

valor

0
de

posible

I entre

salidas

las

de

funcin

la

varia
tabula

se

funcin

de

la expresin
l (es
a
igual
complemento
F=lsiX=losif=0y
que
de

YZ

trmino

operacin

La

0.

las

de

salida

combinacin

representa

que

booleana.

lista

una

de
cada

variable

una

la

F:

F(X,

decir

lgica

relacin

expresin

las

partir

de

podemos

tanto,

nica

con

Una

expresin

una

rodean

que

de

compone
y

combinaciones

le

igual

se

que

son

formada

algebraica
y parntesis.

lgicos

la

expresa
la
de

binario

valor

es

0.

se

F
a

YZ,

igual

es

modo,

otro
ser

que

expresin.

igualdad

bsicas

entre

todas

para

las

es

La

determina

si

que

Se

posibles

combinaciones

funcin

ambos

binarias.

variables

F.

decir,

evala

de

de

valores

de

verdad

variables.

puede
una

la

el

ecuacin
el

para

de

I).

terminando

para
variables

I si

de

booleana

y.Z)

operacin

I entre

ecuacin

una

de

booleana

tabula

se

la

de

ejemplo

un

seguir
Una

salida

con

smbolo

un

por

expresin

una

operacio

operaciones

las

booleana

ecuacin

una

comas.

por

combinacin

cada

Una

l.

identificador

funcin

la

con

smbolos

los

binarias

variables

con

alfabeto
es

I.

seguida
le pueden

funcin

trata

que
del

letras

expresin

describir

la

las

0 y

constantes

puede

se

Opcionalmente,
bles

Una

las

lgebra

un

con

(complemento).

identifica

que

es

indican

se

binarias,
booleana

binaria

presentamos

que

variables

representar
funcin
binarias

una
es

funcin

una

lista

de

una

lista

que

booleana
todas

indica

con

una

tabla

de

de

I y

combinaciones

las

el

valor

de

la

funcin

verdad.
0

para

Una
se

que
cada

pueden
combinacin

tabla

asignar

binaria.

las

32

FUNDAMENTOS

DISEO

DEL

LGICO

DE

COMPUTADORAS

TABLA

2-2

Tabla

de

de

la

funcin

tablas

de

la

muestra

rias

tabla

asignan

que

cada

para

Una

I.

bits

plemento.

Y.

Una

circuito,
salida,

la

es

salida

Las

puertas

del

circuito

cuitos

lgicos

estn

combinadas

se

trata

de

Una

funcin

obstante,

si

maneras.

La

de

forme

simple
cuito

primero

las

la

funcin

expresin

puertas
con

en

reglas

variables

toma

se

las

Si
de

la

forma

de

del

entrada

combina

lgico

del

circuito.

sta

Si

ecuaciones

el

circuito

tiene
la

seales

lgebra

lo

es

contrario

de

FIGURA

2-3

Diagrama

lgico

las

variables
de

tabla

una

verdad

puede
la

posible
el

como

Boole.

de

circuito

para

en

funcin

de

una

YZ

F
los

que

sola

manera.

la

interconexin

de

tiempo.
No
diferentes
con

ms

expresin
puertas
necesario

cir

variables

booleana

es

es

salidas.

del

una

de
esto,

nica

secuencia!,

expresin
nmero

logra

se

del
una

circuitos las

lgica

obtener

reduce

ver

dia

funcin

lgicas.

determina
una

com

los

sus

expresada

ser

funcin

es

simple

Para

la

cir

el
EnY

representar

las

Manipulando

ms

puertas.

si
de

del

entradas

salidas,
para

l evan

que

veces

funcin
las

1 y

diagrama
lgico

como

mltiples

tiene

circuito.
muchas

Y genera
y YZ.

X
toman

se

un

diagrama

la

OR

representar

para

2-2
X bina

I si

en

El
en

algebraica,

ecuacin

Tabla

contiene

transformarse

funcin

hilos

en

booleanas.

igual

es

funcin.

y combinan

representar

La
F

como

los

son

combinaciones

funcin

puerta

una

Esto

almacenan

puede

de

I.

el

es

verdad

porque

usada

la misma
funcin.
para
de entradas
y el nmero
las
bsicas
del
reglas

posibles

inversor

mltiples

lgicas.

se

particular
el diagrama
algebraicas

donde

de

l ama

donde
tiene

Un
y

por

operaciones
se

la

circuito

el

requiere

les

puede

efectan

salida

como

nica.

la

2".

es

tabla

etiquetada

que

de

la

ocho

booteana

y Z,

interconectadas

tipo

booleana

Figura

verdad

de

especiales

casos

0.

2-3.

con

que

6,

que
la

de
de

columna

igual

funcin

son

para

decimal

Hay

y Z. La
indica

tabla

lgicas

2-1

tabla

en

es

en

Tabla

una

cuenta

una

se

en

la

funcin

filas

la
binarias

X,

salida

estn

este

de
combinaciones

las

de

de

lgicas

nmero

opera

mltiple

Captulo

circuitos,

por
el

en

puertas

binaria

de

muestra

se

funcin

funcin

para

los

una

la

AND

variable
una

La

modo,

puerta

lgicos

gramas

combinaciones.

F
de

variables

tres

por

funcin

funcin

la

algebraica

la

corresponden
de

otro

compuesto
para

Las

que

las

las
De

expresin

circuito

cuito

verdad

de

una

0 y

de

funcin.

u-bit

de

El

la

de

operaciones

funciones.

para

las

para

variables
binarios

nmeros

un

verdad

verdad
de

nmero

de

tablas

Las

verdad

en

el
estudiar

cir

LGICOS

CIRCUITOS

bsicas

Identidades
En

la

Tabla

2-3

simplificada

se

primeras

las

constantes

que

en

intercambiando

las

cin

en

columna
la

plo.
0

relacin
el

por

sin

2
Es

importante

igual

que

1.

no

es

reemplazada

ser

Las

X0

sea

ciones

0
la

por

han

El

la

que

con

colocadas

dual

de

variable.

si

As.
Las

las

variables

las

leyes

asociativas,

TABLA

2-3

3.

X+

5.

7.

x=

9.

x+

12.

14.

16.

de

la

0.

la

en

y
definicin

C.

X(Y+
X+Y~X

Z)

X.

las

Por

sea

de

la

mismas

ordinaria,

lgebra

dos

columnas

demues

que

algebraica
0 y los

smbolo
sido

0 por

I.

Una

por
dual

el

veces,

la

otra

Por

igualdad.

reemplazada

la

AND

de

la

normalmente

expresin

ecua

de

de

las

obtiene

se

ejem
y el

expre

puede

no

la

11,

doble

las

usando

el

que

lgebra

resultado

de

6.

8.

xx

Z
XY

OR.

Cada

que
1. Ambas

enumeradas

en

puede
la

tabla.

As.

AB
el

restaura

X.

valor

X
el

que

orden
Las

AND.

OR

una

operacin

en

que

se

escriben

identidades
sobre

12
tres

variables

13.

X(YZ)

15.

X+YZ

XY=X+

la

de

original

\ X

El.

17.

ecua

expresin

Boole

1 +

operaciones
aplicando

X0

Y)

obtener

expresan

4.

para

booleanas

(X

sencil amente

mostrar

lgica

operacin

conmutativas,

leyes

resultado

ejemplo,

complementacin

I y X

verificar

pueden

AB

el

las

son

correspondiente

se

I para

ecuaciones

2.

una

obtenemos

que

las

del

14,

en

I por

de

variable

de

despus

todas
+

entonces

el

Z) (Y

ha

que
nica

una

la

expresin

del

mayora

manera

valores

Y+X

Las

X,

complemento

su

usan

ecuacin

OR

la

en

que,
de

y=

10

en

lados

I porque

posibles

expresan

bsicas

1.

se

los

ambos

en

involucran

afecta

no

Identidades

10.

0,
10

identidades

la

no

una

la

de

obtener

relacin

9 expresa

identidad
=

17,

sido

Vase

la

reemplazando

original,

variable

3 y

identidad

tabla

AND

cuenta

que
los

de

conforme

verdad

sustituida
la

en

la

13

X,

de

confusin.

ninguna

variable

est

notacin

dual.

su

obtener

para

expresiones

de

expresin

uno

son

ser

la

cada

sustituyendo

dual

la

Boole,

puede

las

l eve

no

que
nica

una

identidades,

de

la

se

darse

por
identidades

nueve

de

la

siempre
entre

La

Boole.

de

booleanas.

tabla

lgebra

del

cinco

de

OR
la

dual
es

AND

ltimas,
en

operaciones
el

relacin

Algebra

de

usando

la

la

expresiones

del

columna

una

de

tres

enumeradas

dual

bsicas

siguientes

Las

manipular

para
bsicas

reglas
propiedad

la

Las

1.

ordinaria.

tiles

Las
tran

0 y

lgebra

son

smbolo
indican

binarias
el

pero

el
identidades

Boole

de

identidades

las

enumeran

omitiendo

nueve

lgebra

del

33

COMBINACIONALES

Conmutativa

(XY)Z

Y)(X

(X+
Y

Asociativa
+

Z)

Distributiva
De

DeMorgan

13,
es

34

FUNDAMENTOS

independiente
siguiente

orden

de)

el

LGICO

DISEO

DEL

en

que

DE

COMPUTADORAS

(f

z)

(x+n

X(YZ)
Estas

dos

naria,

por

tidad

15.

leyes

la

eso

primera

parntesis

dual

booleana.

la

niendo

identidad
X

A.

las

les

By

dos

ltimas

14,
La

dificultad.

vlida.
Y y

aplicando

de

obtener

el

DeMorgan
posibles

complemento
se
puede
de

hace

Y.La

las

despus

conectamos

se

evala
Y

la

el
de

menlo

El

el

en

complemento
expresin,

una

de

Teorema

DeMorgan

DeMorgan
puede

se

del

resultado.

tablas

el

excluir

de

una

complemento
a

tres

+
=

..

X,

x2

de

LX+KX+K

0
10
111

verdad

verificar

para

el

En

la

En

la

suma.

de

de

los

calculando

la

0
11

I
0

une.

As,

El

Teorema

X,X2.. X X2
+

de

DeMorgan
Y

0
10

110

XY

111
110

la

opera

A,

parte

expresin

una

dentro

parte
de

seguida
la

variables.

ms

cuatro

0
0

10
0

de

se

como

parntesis

el

comple-

(X

teorema

B)

las

para

2-4

Tablas

YEsto

Xe

evaluamos

B,

expresin.
y

+..

del

parte

de

como

de

binarios

valores

mismo

particulares,

de

para

ecuacin.

una

complemento
de
expresin
los
parntesis
entera
expresin

la

usual

la

usa

primera

En
el

el

que

extendido

ser

de

evaluar

se

Teorema

posibles

multiplicacin

evaluamos

X,X2.. X

A)

la

los
la

es

variables

las

todos

valores

resultado

al

y
El

complY emento.

identidad

notando

encima

expresar

El

la

Es

puede

TABLA

AND.

K),

los

X el +

con

barra

X,

para

importante

verifican

que

todos

operaciones

indica Y

la
seX

verdad

de

de

CD)

Y=XYyXY=X

correspondiente.
asignan

que

calculando

Despus,
(X

cuando

dos

ordinaria

NOT

Po

CD).

obtenemos

muy

funcin

la

verdad

complementos

OR.

como

de

las

lgebra

operacin

como

expresa

los

como

considera

se

que

tablas

verifican

que

(A

teorema

un

de

despus
operacin

una

Xe Y,

Es

realizan

se

primero

justo

tomamos

de

en

primero

X +

con

de

orden
evalan

AND,

evaluamos
y

binarias

el

tabla,

muestra

A.

evaluando

combinaciones
la

2-4
En

B)

2-3,

DeMorgan.
expresin

mediante

Tabla

DeMorgan.

primero

Vase

una

ilustrar

(A

se

expresin

una

por

expresin

de

de

Xe

Teorema

Teorema

como

lgebra

Iden

por
Como

Tabla

la

dada

leyCD. distributiva,

segunda

BHA

identidades

la

ordi

lgebra

ordinaria.

identidad

una

la

del

distributiva,
el

en

de

considere

As,

conocidas

ley

basa

se

y
variable

cada

bien

son

segunda

no

reemplazar
todava

es

denomina

cin

en

XY

X+

Y y

como

XYZ

distributiva

(A

se

quitar

Identidad

ordinaria

ley
puede

se

ninguna

causar

la

de

anteriormente,

se

puede

se

z=x+K

distributiva.

ley

deberan

no

el

es

ilustr

los

y asimismo,

apliquen,

se

caso:

General

Y)

se

LGICOS

CIRCUITOS

Observe

la

que

operacin
de

complemento

cambia

lgica

la

expresin

entera

El

de

Boole
la

ejemplo,

es

instrumento

un

funcin

booleana

de

implementacin

variables

de

Los

de

lgica

de

la

los

trminos.

las

de

expresin

expresin
la Figura

identidades

realizan

la

taciones

son

bas

1.

2-4(b),

Por

circuitos

digitales.

el

elimina

se

variable.

XYZ

Esto

la

Es

2-4(b).

misma

Es

sto

ejemplo.

los

XZ

1 para
X

I si

la

en

1, y

la
Y

14

con

la

identidad

con

la

identidad XY

ser

realizada

(b)

2-5.

que

para

verificar

Como

(a)

de

si

simple

verdad

Xsi

parte
-

ms

es

de

I;

0,
la

se

XY

XZ

2-4
de

funciones

booleanas

con

puertas

de

0;

Esto

expresa

produce

se

apli

dos
la
si

mues

ambos

ahora,

(a),
que

se

1.

segn

en

Como

tabla.
I y

el

expresa
y Z

I,

O
(b>

Implementacin

para

puertas

con

Y-

FIGURA

y Z.
la OR

forma

expresin

las

XZ

x-

OR

puerta
la

identidad XY{Z

Tabla

en

La
de

la

tabla

una

muestra

se

AND.

para

con

puede
de

circuito

posible

inversores

2-4(a).
obtener

usar

Figura

2-3:

XZ

el

la

en

simplificacin

XZ

muestra
con

Tabla

trminos

que

cuatro
a

Z)

dos

0,

igual

es

la
+

XYZ+

puertas

una

slo

Considere,

XZ
se

tres

con

XYZ

XY 1 +

si

al

el y

en

obvio

funcin.

equivalentes.
es
igual
produce
funcin

simplificar

lgicas
complemento

ahora

listadas

reduce

se

realizan

se

funcin

para

puertas

Considere

la

til

cada

Adems,

ABCD

realizado

en

D=

OR.

por

con

ha

tra

C +

AND

de

ecuacin
Zse le

de

tres

algunas

La

representada

sta

entrada

trminos

tres

cando

encima

muy

F
La

de

algebraica

lgebra

por

AND

coloca

se

y
A

Manipulacin

OR

de

35

COMBINACIONALES

implemen2-4(a),

Figura
Z y

am

son

la

en

los

Figura
mismos

36

FUNDAMENTOS

DISEO

DEL

LGICO

TABLA

la

en

todas

misma

tabla.

Como

la

de

pero

(a)

0
1

F
0
0

0
1

1
0

ambas

expresiones

de
de

dos

los

eso,

posibles
la

Por

prefiere

se

(b)

binarias

funcin,

booleana

funcin

la

para

equivalentes.

son

que

combinaciones

las

la

(b)

parte

dice

se

verdad

de

cuatro

COMPUTADORAS

2-5

Tabla

verdad,

DE

las

de

de

nmero

menor

tienen

variables

tres

las

producen

circuitos

para

circuito

realiza

requiere

porque

de

salidas

Cada

entrada.

puertas

tablas

mismas
mismas

las

menos

com

ponentes.
Si

puerta,
ral

implementa

se

variable

dentro

del

una

variable

nica

dentro

para

la

como

expresin
tiene

2-4(b)

dos

literales,

sencil o.

Se

cuito

de

la

cuatro

sencil o.

Para

de

sumas

sin

intentar

do

las

no

bien

el

con

expresiones,

sintetizar
nico

manual

mtodo

relaciones

las

ejemplos

el

para
y otras

bsicas

siguientes

mtodos

Estos

lgicos.

las

usan

fin

de

de

caso

el

es

Figura
de

circuito

ms

la

Tabla

el

factor

cir

un

mejor

expresin
Ciertos

las

herramientas
solu

buenas

de

procedimiento
uno

que

de

la
nmero

obtener

manipulaciones
identidades

no.

computadora.
en

pueden
general

La

obtener

la

encontrar

programas
frecuentemente

de

el
un

el

con

difcil

muy
usen

incluyen

se

circuitos
El

Los

uso.

aunque

posible

expresin

es
se

la

obtener

lite

un

literales;
trminos,

de

es

una

complejas

muy

nmero

veces

reducir

para

literales,

reducir

mejores.
a emplear

probar

muchas

una

Definimos

complementado

y ocho

el

requiere

trmino

puerta.

estar

trminos

tres

la

para

Reduciendo

B<x>le
y

para

tiene

cada

puede

que

booleana.

funciones

para

si

ciones,

2-4(a)
literales.

de

entrada

una

trmino

un

Figura

trminos

embargo,

computadora

por

lgebra

el

de

lgicas,

puertas

con

indica

trmino

expresin

una

en

aplica

en

mtodos,

conocien

va

2-3

ilustrar

para

posibilidades;

algunas

1.

XY+_XY

3.

Vase

el

que
relacin

La

no

XY

se

hace

la

en

La

ecuacin

2.

+
X(X
K)

5.

(X+Y)(X+Y
X(X

es

til

X)(X

est

X_+
Y)

XX

tres

X+YY

XY

es

en

XY

la
para

sacaX

segunda
simplificar

como

til
tienen

complementada

ejemplos

se

redundantes,

mediante

simplificada
hay
XY

trminos

combinados

estar

que

cuando

trminos

omitido

ha

relacin

dos

Los

se

eliminar

para Y
La

tiene
3

4.
6.

ecuacin.

continuacin

F)

misma

ecuacin

2-3).

Tabla

?)

X(Y

(X

variable

esa

intermedio

paso

esta

otro.

XY +

1 +

en

variable,

XY
T)_=

I +

X(

2.

I.

funcin
trminos

ambos

ms

basada

booleana

ecuacin

una

y cada

un

y
distributiva

expresiones

con

trminos,

idnticos

ser

que
trmino

ley

dos

no

la

en

hace

se

combinar

para

ecuacin
el

excepto

(identidad

como

en

complementada
booleanas;

trmi

15

Y
una

en

el

en

la

LGICOS

CIRCUITOS

Vase
de

los

que
ecuacin

la

butiva.

expresin

obtiene

I si

la

booleana

ecuacin
de

signo

igualdad.

ecuaciones
con

til

consenso,es

permanece
Por

vlida
las

eso.

2 y 3. respectivamente.
los
resultados

1,
Junio

El

la

hora

por

de
si

dados

asocian

se

eliminado.

(X

La

X)

que_el

muestra

teorema

de

teorema

despus

XY

dual

del

de

teorema

consenso

ejemplo

siguiente
de

nipulacin

y)(X

XZ

XZF

so

es

El

representacin

por

en

en

los

que
2-1.

se

AND

Z)

YZ(X

que
trmino

el

YZ

entre

XYZ

+XYZ

XY

X) YZ

XZ(

I +

10(X

Y)

Z)

(X

el

aplicar

puede

de

teorema

XY

XY{

la

durante

consenso

(A

El

de
F

aplicando
AND

en

ma

obtiene

y OR

AC

AC

de

consen

AC

BC

eliminado

redundante

trmino

C)

el

por

teorema

funcin

de

valores

expresa

se

AC.

una

algebraicamente
operaciones
el Ejemplo

por

XY+

B)(

complementaria

teorema

las

AC

de

complemento

La

derivar

y 0 AA +

que
BC.

juntos

aparecen
la conexin

booleana:
+

Vase

que

Note

XZ

XY+

Z)(Y

cmo

muestra

expresin

una

de

teorema

es

(X
El

1 +

El

las

continuacin:

de

eliminar.

puede

se

obtiene

se

indica

del

dual

el

siguiente,

teorema

una

que
lados

trminos

consenso

el

6.

tomando

una

0 y 0 por

expresa
ambos

en

obtener

redundante

es

dos
se

XZ

XY

Y.

como

expresin

pueden
1

YZ

primeros

la

de

1 por

(y

partes
Boole

de

dual

el

que

booleanas:

trmino.

los

Xen

Xy

XZ

lgebra
de

se

expresiones

tercer

del

prueba
siguiendo

I y

con

5 y

ecuaciones

las

del

distri

X.

Recuerde
todas

en

dual

el

tomamos

simplificar
XY

El

por

3.

AND

dualidad

4.
en

y OR

principio

ecuaciones

de

ecuaciones

OR

0yX

maniX pulacin
segunda
ley

la

mediante
!T

las

de

la

durante

simplificada

5 est

duales

omitidos

sido

iniermediarios

AND

expresin).

X-I han

pasos

las

son

cambiando

en

aparecen

los

vez

ecuacin

la

de

otra

ecuaciones
se

XX

expresin

omitimos

Aqu
Las

intermediarios

pasos
4. La

37

COMBINACIONALES

en

una

tabla

la

el

funcin
de

Teorema

el complemento
complementando

F.

F,
El

verdad.
de

obtiene

una

variable

de

intercambio

un

de

complemento
La

DeMorgan.
de

cada

se

forma
mediante

expresin
y cada

constante,

1 por

de

funcin

una

de

generalizada
el

este

de

intercambio
como

puede

se

se

muestra

38

FUNDAMENTOS

EJEMPLO

2-1

Encuentre

F,

el
XYZ

Funciones

de

cada

el

funciones

las

de

una
=

lo

segn

complemento
F,

XYZ

F
F2

representadas
de
DeMorgan

el X(YZ
Teorema

YZ). y F2Aplicando

obtenemos

COMPUTADORAS

complemento

de

complemento

DE

XYZ

necesario,

sea

LGICO

DISEO

DEL

mtodo

Un

ms

de

Z)(X

del

Teorema

las

operaciones

ilustra

en

el

aadir

til

es

siguiente
2-2

EJEMPLO
tos

Encuentre
ecuaciones

los

de

las

de

funciones
literal.

cada

el

trminos

usando

(YZ

(Y+Z)(Y+Z)

es

dual

confusin

evitar

el

es

obtiene

se

Para

funciones

complementos
complementando

funcin

una

mtodo

Este

que

0.

I y

y
alrededor

parntesis
ejemplo.

calcular

el

de

resultado

dual

la

de

intercam

una

en

el

expresin
manejo

de

funciones

calcular

el

dual,

segn

de

2-1

calculando

la

generali

de

antes

se

dualidad

Ejemplo

del

los

duales

de

sus

con

F,
dual

literal.

Recuerde
OR

de

complemento

cada

Complementando

Empezamos

El

el

complementar
DeMorgan.
AND

(X

YZ)

derivar

para

como

X(YZ+

de

zacin

biando

complejas,

simple

funcin

la

veces

XYZ

(XYZ)

YZ)

ecuacin

ecuaciones

tantas

siguiente:

las

por

de

F,

XYZ

XYZ

(XYZ)

es

(X
cada

Complementando

literal,

K +

Z)(X

tenemos

Z)(X

F,

(X

Y+ +

Ahora,

F2
El

dual

de

F2

X(YZ

X((YZ)

(YZ))

es

Complementando

YZ)

cada

literal

da

lugar

X+(Y+Z)(Y

(Y+

Z)(Y

Z)

Z)=

f2.

LGICOS

CIRCUITOS

Formas

39

COMBINACIONALES

cannicas

Se

escribir

puede
sin

Hay.

formas

para

expresiones
La

booleanas

ejemplo

cin

OR

de
entre

implican
lgicas

contiene
Esto

XYZ.

es

trmino

los

literales.

Hay

operaciones
y OR

Jbrmado

Y
darse

que
el

en

es

de

cuenta

de

lgebra

las

que

Boole:

simplificacin
deseables.
de

ejemplo

trmino

un

de

literales.

tres

+
X formada

opera

una

por

producto
especifican

cambio,

en

ms
AND

operacin
lgica
palabras

suma

una

maneras.

consideran

se

que
de

Un

sunui.

una

por

Esto

Z.

circuitos

y trminos

lgico
es

suma

aritmticas

AND

producto

algebraicas
procedimientos
lgicos

los

lugar

da

producto

un

ecuaciones

facilitan

trminos

es

un

cannicas

frecuentemente

cannica

producto

formas

Las

las

diferentes

de

algebraicamente,

expresada
escribir

de

concretas

cannicas.

forma

Un

booleana.

formas

embargo,

como

funcin

una

suma

no

operaciones

las

respectivamente.
*

Minitrminos
Se

mostrado

ha

las

todas

das.

y 0 para
las dos

para
bles

las

el

resto.

nitrmino

le

trmino
si

tabla,

el

verdad

el

para

claramente

trminos
A

mentada

formar

maxitrminos

una

suma

lgica

del

nmero

el

0.

Vase
de

trmino:
de
su

tabla

la
el

que

minitrmino

verdad;

un

de

verdad.

de

la

Estas

tabla.

varia

una

la

en

la

para
la

que

puede

se

de

tabla
de

tablas

binaria
verdad

de

es

Adems,

1.

combinacin

tablas

estas

de

verdad

correspondiente

sern

al

tiles

del

maxitrmino

Ahora

est

tabla,

mini

usar

de

funcin,

una
es

la

una

Tabla

0 para

la
salen
a
no

la

la

Tabla

de

para

maxilr-

cada

1, que
que

los

minitrminos

el

maxi

y
nmero

menor

tiene

mayor

de

nmero
y maxitrminos

el

I para

minitrmino
el

tiene
a

A/,

es

maxitrmino

correspondiente

que
2-7

correspondiente
el

que

verdad

trminos

los

igual

bit

es

maxitrmino
la

para

combinacin

0,

el
un

para
tabla

variables.

maxitrmino

Cada
si

smbolo

comple

no

con

2-7.

binaria

donde

funcin,
2-6

El

muestra

igual

no

Tabla

la

maxitrminos

complementa

se

0.

es

se

es

claro

complementada
2"

combinacin

una

la

forma

en

si

de

derecha

de

muestran

variable

cada

decimal

de

formular

posible

se

complementa

se

es

variables

las

variables

maxitrmino
Vase

la

esmaxitrmino.

vez

donde
no

parte

valor

I para

tarde,

todas

tres

equivalente

En

parte

derecha

variable

dadas

variables

;i

mi

Cada

booleanas.

I y

combinaciones.
un

tabla

es

contiene

para
variables,

tres

la

en

Ms

que

es

el

valor

mino.
resto

muestra

de

una

binaria

cada

binarios

nmeros

es

muestran

minitrmino

combinacin

para

varia

tres
se

0 y

es

cada

para

minitrminos

de

las
111

literal

asociada

la

de

asociado.

smbolo

un

000

Un

binaria

combinacin
decimal

los

Otra

de

jdenota

tiene

de

expresiones

binario

donde

lista

l ama

ocho

Los

muestra

minitrmino

cada

suma

le

se

lista

combinaciones.

otras

para
trmino

un

Esta
se

que

las

todas

0 para

una

la

se

equivalente

el

minitrmino

cada

muestran

denota

de

minitrminos

cuatro

minitrmino

un

literales.

tres

exactamente

1. Tambin
1.

similar

manera

de

hay

de

una

combina

esta

para

binarios

binaria

combinacin

Los

minitrminos

ocho

nmeros

don

exactamente

I para

valor

variables.

los

todos

producto
complementa

no

representa
el

algebraica
de

trmino

un

Tiene

Los

XY.

y
Los

que

es

verdad.
para

2-6.

1.

expresin
lgica

suma

complementadas

sean

de

XY

XY.

Tabla

la

valor

vez.

tabla

Una

la

binario

minitrminos

cada

tiene

valor

el

caracterstica
la

y XY.

son

es

subndice

minitrmino
de

en

de
producto
correspondiente

bit
si

donde

formar

en

el

complementada

no

propiedad

en

Para

un

complementada
ble

Su
binarias

booleana.
buscando

tabla

una

diferejates

1'

muestran

variables.

es

2"

Hay

se

funcin

la

asume

exactamente

variables

variables
las

de

que

minitrmino.
de

X.Y, y Z

debajo

la

funcin

una

de

derivar

puede

aparecen

l ama

combinacin
cin

los

para

define

verdad

se

variables

le

se

de

tabla

funcin

producto

de

el

la

que

la

represente

que
trminos

maxitrminos

Is

en

su

de

ls

40

FUNDAMENTOS

DISEO

DEL

TABLA

LGICO

DE

COMPUTADORAS

2-6

Minitrminos

variables

tres

para

Trmino
X

1
1

Smbolo

producto

'1

XYZ

m2

ms

mA

It

'6

m0

XYZ

/,

XYZ

m2

XYZ

m3

XYZ

m4

XYZ

XYZ

"6

XYZ

2-7

TABLA
Maxitrminos

variables

tres

para

Trmino
X

Y+Z

X+Y+Z

X+Y+Z

X+Y+Z

X+Y

X+Y

mismos

m5

subndices

los

son

funcin

Una

booleana

la

formando

presin

se

y Y, Z:

es

000.
la

evidente

se

que
formulados;

de

Ms

w4

M7

Mh

Por

ejemplo,

complementos

s;

entre

los

M,

sea.

1 para

010,

101

Tabla

2-8

puede

expresar

cada

mr

1
0

para

I I.
y

de

las

tablas

la

+ XYZ
XYZ

de

funcin

XYZ

funcin

de

la

funcin.
de

los

m2

Esta

la

Tabla

de

las

suma

ex

2-8(a).
variables

0, 2. 5 y 7.
la

de

la

dada

verdad

minitrminos

minitrminos

algebraicamente

/n+

tabla

binarias

como

en

booleana

stos

para

XYZ

un

corresponden
verdad

una

por

combinaciones

siguientes

combinaciones

Esas

las

dela

Considere

XYZ

m3

producen

que

suma
una

M3

algebraicamente

minitrminos

minitrminos.

igual

representada

ser

lodos

una

Examinando
trminos

puede

lgica

suma

l ama

funcin

X,

m}

tenemos

La

m2

Me,
M-,

X+Y+Z

m4

X+Y+Z

Mi

M,

Mu
Ao
M\

3,

X+

los

con

Smbolo

suma

lgica

2-6,

Tabla
de

los

es

mini-

LGICOS

CIRCUITOS

TABLA

2-8

Funciones

Esto

booleanas
z

variables

tres

F
1

1
0

(b)

E
1

ms

abreviar

puede

se

de

(a)

41

COMBINACIONALES

enumerando

solamente

los

1
0

subndices

decimales

los

de

minilr-

minos:

Z0. 2,
El

smbolo

rntesis

significa

representan
F
de

nuacin
trminos

la

los

(OR

forman

lista

una

variables

de

considere

Tabla

2-8(a)

lgica

de

los

de

Vase

entre

orden

de

conversin

Los

nmeros

parntesis

en
van

que
de

pa

conti

minitrminos

los

nmeros

los

que

de

de

T, Z)

valores

Los

los

en

XYZ

de

valores

m,

F.

Ahora

el

tomamos

el

muestra

La

procedimiento

forma

para

el

smbolo

meros

se

enumeran

denota

el

binarios

de

de

Partiendo

F.

la

de

la

suma

XYZ

m6

la

lista

XYZ

M3(ya

siempre

complementada,

(1,

como
se

trata

funciones

con

de

sern

F.

3,

que

ese

producto

4. 6)
booleanas.

m4

m6

m3

M)

(X

3, 4.

YZ)(X +

++

Y +

Z)

de

producto

como

maxitr

que

ejemplo
porque

F(X,
de

nmeros

los

que

6)

booleana)

(AND

mismos

del

los

de

nmeros

F:

booleana

IMK1.

Vase
los

de

es

lgico

producto

m)

en

obtener
m3

funcin

una

faltan

para

Z)(X

expresar

6)

que

nif,

Z)(X

parntesis.

entre

maxitrminos

m4

Y. Z)
donde

los

son

de

para

abreviada

complemento

A/,

3, 4.

Im(l,

de

minitrminos

booleana.
I

minitrminos

los

cuando

wi|

minos.

funcin

una
a

abreviada,

minitrminos

de

minitrminos.

Z)

obtenemos

F.

F(X,

de

el

en

de

cambiando

minitmiinos

forma

de

complemento

el
obtienen

se

Esto

los
letras

de

funcin.

la

Y.

F{X,

Las

booleana)

de

7)

producto.
Ahora

o,

lgica

suma

minitrminos

5.

los

de

es

la

siempre

maxitrminos

de

posible

producto
la

de
se

reemplazarlos

el

en

minitrminos

maxitrminos

cuyos

incluidos

lista

Los

anterior.

los

decimales

funcin
rara

usan
con

vez

la

lista

42

FUNDAMENTOS

continuacin

1.

Hay

se

2"

de

2.

Cada

3.

El

de

puede

funcin

funcin.

Considere,

todos

incluye

que

que
tabla

la

expresin
tres

la

tabla,

no

tiene

de

verdad,

la

forma

de

tiene

no

funcin

la

forma

de

obtenemos

el

para

el

que
y
total

de

funcin

nmero

Tabla

la

variables

16

minitrminos,

de

la

Y.

Z)

igual

incluye

los

todos

La

de

de
de

La

razn

de

la

posible
una

en

ejemplo

enumera

1, 2.

resultan

de

forma

esta

minitrminos

los

trmino

cada

porque
la

tabla

4,

5)

6.

L/m(3,

y
ocho

la

de

de

contiene

no

verdad

de

todas

De

funcin.

esta

7)

igual

es

ocho,

ya

minitrminos.

la

que

Con

funcin

tiene

tres

variables

cuatro

Un

minitrminos.

habr

variables,

1, 2,

lm(0,

variables

La

3)

y contiene

todos

expresin

algebraica

los

es

que.

la

tabla

habr

ejemplo

de

una

G{X.

minitrminos,

cuatro

reducir

el

de

simplificada
expresin
de

una

nmero

funcin

el
de
en

que

cada

siempre

contiene
booleana

la

forma

paso
y el nmero
de

productos
expresada

es

XYZ.

de

literales

Esto

dos,
suma

XY

de

los

de

expresin
una

es

nmero
es

variables

suma

El
forma

si

resultado
cannica

de

mini
ver

para

trminos.

cualquier
productos

la

vez

la

necesarios.
las

todas

una

en

productos.

uno.

obtenido

mxi

son

que

incluir

que

directa

nmero

el
los

simplificar
de

como

ha

se

intentar

con

productos
tiene

Si
es

de

obtiene

se

que

contiene

manera

minitrmino

no

verdad,

cannica
esta

ms

normalmente

complementada.
siguiente
productos

de

tiene

definicin,

por

de

obtenida

expresin

trmino

cada

una

es

verdad.

complementada

expresin

alternativa

convertirse

puede
especifica

es

minitrminos
de

esto

para
de

es

Un

tabla

funcin,

es

de

suma

una

literales

trminos

dos

lgico.

un

productos

forma

mo

de

lgico.

de

mente

funcin

una

es
un

Suma

la

en

XY

Em(0,

de

dos

para
minitrminos

igual

verdad

en

Y)

incluidos

funcin:

total

un

de

se

de

producen

minitrminos

minitrminos,

minitrminos

de

de

Y +

2-8(b)

complemento

total

tres

que

Como

estn

no

que
es

tabla

(X,Y,Z)
variables,

lgica

minitrminos.

booleana

de

suma

Y, y Z. En
los
minitrminos

X,

minitrminos

un

de

minitrminos

minitrminos

la

que

ejemplo,

por

variables

Vase

evaluar

pueden

se

T
suma

los

suma

mientras

E(X.
Los

minitrminos

Estos
como

2"

los

E
La

minitrminos:

los

original.

mediante

los

de

-I,

expresar
contiene

funcin

una

importantes

booleanas.

nvariables
se

de

funcin

Una

Una

ms

binarios

booleana

complemento

COMPUTADORAS

propiedades

para

nmeros

funcin

funcin

4.

las

resumen

los

DE

minitrminos

partir

LGICO

DISEO

DEL

literales.

sum

LGICOS

CIRCUITOS

43

COMBINACIONALES

NDpD'

FIGURA

2-5

Imple

expresin

La

tiene

tercero

El

lgico

diagrama
AND

puertas

requiere

seguido

supone

OR
las

que

das

la

por

una

implementacinde
expresin

Si

una

el

literal,

un

segundo

OR

una

niveles

est

no

las

literales

forma

la

en

de

leyes

de
de

suma

el

en

circuito

de

de

est

pero
la

no

es

forma

en

de

suma

La

nico.

distributiva

ley

de

literal

un

productos,

Las

muestra

se

productos,
expresin

En

la

2-6(b),
dos
nmero

variables

AND

puertas
ha

se

AND
o

de

mltiples
de

puertas,
de

se

dos

entrada

la

ve

trmino

el

OR

y
niveles

el

Hay

usa

en

dos

forma

de

(tres
nmero

estn

ms)

de

puestas

las

de

de

puertas
en

en

de

Implementacin

que

una

aparecen

tres

y dos

niveles

CD

la

En

requiere
implementacin

tres

entre

el

los

valores

AB

momento

requiere
Figura
de

el

son
en

resultantes

puertas

involucrados

aqu

retardo

2-6
de

producto,
aplicando

un

Esto

circuito.

usar

problemas

(b)
FIGURA

AB

cannica.
el

circuito

Este

y el

E)

=D

forma

una

productos

+
no

puertas

Los

momento

C{D

forma

decisin

compleja.
a

el

La

puertas.

es

entradas

de

+ CE

AB

productos.

de

suma

AB

parte

es

suma

una

en

niveles

tres

de

niveles

+
en

implementada

OR.

continuacin:

funcin

puertas

implementado
puerta

una

2-6(a)

Figura

como

convertir

puede

se

dos

denomina

niveles.

dos

convertirse

puede

como

AND

puertas

le

la

porque

expresin

apropiada,

Se

AND.

complementa

se

que

forma

se

puertas

diagrama.
al

producto

lgica

formas

sus

en

de

grupo

Cada

suma

salida

disponibles

Considere

distributivas.

la

inversores

circuito

como

La

no

el

un

por
2-5.

Figura

literal.

nico

nicos

incluyen
configuracin

se

formado
la

en

un

directamente

no

que

muestra

con

entradas

forman

dos

mediante

Esta

literales,

tres

con

est

productos
se

como

trmino

estn

as

de

suma

OR.

el

como

entrada

de

puerta

de

para

tiene

que

variables

seguidas

cannica

productos

de

suma

con

puerta

excepto

complementadas,

no

nica

una

AND.

puerta

una

con

primero

forma

una

para
de

puerta

una

el

productos,

tres

con

literales.

dos

con

mentacin

las

que
en

la

44

FUNDAMENTOS

salida.

Las

veremos

en

de

Otra

forma

mos.

Esta

lgica

de

DE

dos

COMPUTADORAS

niveles

para
obtiene

se

de

de

suma

expresin

Esta

La
de

y el

de

productos

de

es

de

las

ciertas

para

tecnologas,

productos,

de

como

lgico

ejemplo

Un

el

es

Cada

sumas.

de

producto

trmino

de

de
funcin

una

su

la

suma

expresa

Y +

literales.

Los

de

expresin

Z)
trminos

de

trmino

2-7

Figura

realizan

suma

una

para

nico

un

anterior

ope

Como

F.

por

grupo
de

el

en

una

de

caso

de

estructura

una

un

por

seguido

literal),

funcin

formada

est

formada

esta

suma

con

la

cannica

expresin

de

productos

el

para

la

de

Z)(X+

AND.

la

en

tipo

tres

(excepto

sumas

este

de

diferentes.

operacin

muestra

se

algebraicamente

producto
literales

dos

uno.
una

puertas

las

para
Esto

de

suma

producto

OR
AND.

natural

es

de

sumas

estructura

puertas

puerta
les

tiene

OR.

forma

booleanas
un

nmero

cualquier

tener

funciones

expresar
formando

F=X(Y

racin

la

son

4.

cannica

forma

sumas

forma

puede
de

LGICO

implementaciones
el Captulo

Producto

da

DISEO

DEL

dos

nive

puertas.

EED-J

2-7

FIGURA

de

Implememadn

2-4

Optimizacin
La

de
de

complejidad

nada

directamente
la

Aunque

la

cada

embargo,
predecir
conseguido
miento

quier
puede
incluyen
posibles
usuario

la

directo
se

ms

booleana

puede

la

cuadrado
se

puede

funcin.

De
una

expresiones

como

el

en

hecho,
funcin

el

algebraicas

por

presenta

mapa
en

forma

estas

mapa
la funcin.

minitrminos,

Reconociendo
para

especiales
si

es

Se

misma

funcin,

cual
que
booleana

funcin
niinitrminos
todos

se

caminos

los

diferentes
la

El
hecho

Puesto

de

pue

usar.

diagrama

un

ha

se

procedi

un

de

cuyos
visual

diagrama

reglas

2-2.

determinar

incmodas

una

cuadrados

aquellos
un

cannica.
alternativas

El

Seccin

provee
variables.

cuatro

ms

son

de
de

mapa
de

mapa-K.

suma

mapa

del

mximo

un

expresar

mtodo

la

en

de

alge

expresa
booleanas

de

difcil

es

minitrmino

un

discutido

porque

pero

representa

grficamente
expresar
derivar

con

se

expresiones

carece

y
el

variables,

ha

se

malo

lado,

otro

y seis
de

Mapa

como

cada

como

booleanas

cinco

Las

funcin.

la

cuando

nica,

relacio

est

implementa

se

es

manipuiativo

Por

booleana

cual

diferentes.

es

proceso

funciones

tambin

reconocida

el

la

verdad

formas

simplificacin

sencil a.

para

de

algebraica

en

optimizar

donde

funcin

ocurre

que

expresin

conoce

en

de

mapas

cuadrados,

para

manipulacin

funcin

una

de

partir

tabla

muchas

en

niveles

realizan

la

sumas

dos

que

en

aparecer

procedimiento

para

ser

funcin

una

puede

paso

digitales
algebraica

expresin
de

tambin

pintar

de

lgicas

mediante

para

mapa

la

simplificarse
este

con

puertas

funcin

Sin

de

las
con

representacin

braicamente.

podran

circuitos

de

producto

el

patrones,
de

las

cuales

LGICOS

CIRCUITOS

se

selecciona

pre

en

cin

forma

la

ms

sencil a.

de

suma

de

de

implementaciones
cubre
de

la

de
la

de

productos

ms

y.

siem

la

directamente

optimiza
posibles

niveles.

ms

Inicialmente,
la

aplica

tarde,

estn

mapa

manejan

mapas

aplicar

tres

con

el

por

los

puede

se

general

caso

de

suma

no

pero

el

para

optimizacin

As.

sumas.

esta

optimizacin

de

pro

sumas.

Criterios
En

sencil as

ms

seccin

de

niveles,

dos

producidas

optimizadas

expresiones
o producto

productos

implementaciones

para

ducto

Las

45

COMUINACIONALES

coste

seccin

el

anterior,
de

simplicidad

circuito

un

nmero

de

literales

lgico.

Ahora

trminos

vio

se

introducimos

dos

una

como

criterios

de

de

manera

coste

la

medir

formalizar

para

este

concepto.
El

criterio

primer
expresin

una

el

es

booleana
la

de

circuitos

que

2-6.

Figura

Las
F'

la

En

ecuacin

primera

ecuacin

la

es

evaluar

booleanas.

de

implementaciones
la primera

Pero,

Para

las

entradas

(3)

producto

de

todas

las

apariciones

En

el

nmero

ral,

y,
nmero

el

(I).

se

todas

senta
en

(3).

el

momento

los

el

de

de

puertas
sumas

bajo,

de

total

los

ambas

no

para

la

com

ecuaciones

el

de

coste

Esto

entradas

de

las

la

encontrando

averiguar

la

ecuacin

de

suma

diagrama

la

pri

el

lgico

ecuaciones

las

Para

puertas.

como

del

ocho.

que

puerta

partir

de

sugiere

exactamente

fcilmente
a

literal

coste

un

corresponde

que

determinar

A)

cuatro.

tiene

segunda
segunda.

entradas

puede

se

de

de

de

suma

literales,

trminos

excluyendo

trminos

diferentes

literales

complementados.

entradas

las

de

inversores

las

no

solamente

que

2=

10y8
son

los

las

costes

la
4=

14

del

consisten

y
por

12.
16.

As,
literales

de

(3).

sean

de

entrada

respectivas

ecuacin

iguales.

variables

las
la

Incluyendo
la primera

del

excepto
las

variables

suma

fuera

desde

puertas
circuito,

complementar

para

proporcionan
excluyendo

se

las

de
dentro

puertas

necesarios

respectivas
aunque

nmero

todas

representan
las entradas

8 +

implementacin
puede

se

sumas,

precedentes,
son

que

embargo,

en

nico

un

lite

opcionalmente,

que

ecuaciones

coste

la

primera
ventaja

la

Sin

D)(D

tienen

la

definimos

la

en

Este

bajo
ilustrada,

puertas

simplemente
(1)
(2)

ms

las

dadas.

productos

las

diferencia

la

ecuaciones

ms

coste

un

tiene

siquiera
siguientes

Las

C)(C

ecuaciones

esas

por
trminos

dos

ni

casos,

lgica.

B)(B

tiene

tiene

contando

BCD

los

de
los

todos

la

situacin:

esta

muestran

representadas

entender
de

mero
o

G.

para

forma,

esta

literal
por
literales.

coste

funcin

misma

de

segunda,
El

en

la

de

la

aparicin

la

circuito

ejemplo,

literal.

en

los

son

en

Por

lgico.

por

contando
del

funcin

ecuacin

ecuacin

mera

la

ABCD

coste

sencil amente

complejidad
implementaciones

G
Las

de

la

ambas

AB

y seis

literales

trminos

en

muy

diferentes

de

paracin

E)y

literales

los

aparecen

que

diagrama
correspondientes

booleanas

cinco

veces

al

exactamente

C(D

simple

correctamente

representa

corresponde
expresiones

de

nmero

literal.el

por

aparecen

ms

puede

se

que

coste

suma

circuito.

las

que

de

entrada,

la

(3),

de
para

de
tiene

las

entradas

las
de

coste

en

dos
de

inversores
un

cuentan

se

Para

de

repre

se

inversores

los

que

complementadas.
sumas

(2),

En
van

por

entrada,
entradas

las

46

El

coste

ya

lgico.

importante
de

los

Ms

que
ya
del

que
circuito

que
das

de

las

Sin

tener

la

sencil a
de

vista

criterio

cuatro

consiste
El

cuadrados
del

fila

0 y

0 y

na

las

binarios

Una

no

veces

adelante

posible

es

este

dos

no

ecuacin

ecuaciones

vlida,

es

las

ms
la

las

para

ecuacin

veremos

dos

encontrar

solucin

cada

caso,

corresponden
2-9(a).
Figura

pertenece

la

las

dos

variables

los

minitrminos

que
la

En

por

vez

en

}'.

El

0 y

de

las

tila

la

columna

tilas

de

en

Ya

valores
en

A'

los

de

booleana
uno

otra

variables

complementada
complementada
corresponden
funcin

funcin

una

muestra

se

indican

mapa
no

en

mapa

rior

que

ms

usados,

En

cuadrados,

cuatro

en

2-8(a).

ra

hay

sumas,

mismo

complejas

la

para
determinar

del

cos

puertas

complejas
de

suma

las

entra

la

que
ms

satisfactoria

es

ms

expresin
expresiones

que

desde

el

punto

variables

dos
minitrminos

Hay

nica.

como

de

el
el

en

fuera

puertas
una

NOT

tanto

de

ms
como

implementacin.

coste

aplicado.

coste

OR

particularmente
Tpicamente,
ms
pequea
desde

de

implementar

para

coste.

de

bles

de
la

de

de
la

criterios

necesariamente

es

de

Mapa

los

puertas

casos,

productos
desde

cuenta

en

el

cumplen

los

estos

ser

entradas

tipos
partir

AND.

operaciones

va

niveles.

proporcin

otros

lgicas

usadas

tienen

no

las

de

En

directamente

puertas
no

las

establecer.

puede
productos

de

sumas

2*29.
entradas

entre

se

representa

una

y ms
puertas
introducimos

ms

las

de

implementaciones

para

y conexiones
las puertas
dos
que

ms

con

literal

Figura
de

correspondencia
no

las

la

coste

entradas

circuitos

coste

que

transistores

las

los

medida

buena

una

de
de

el
en

del

ahora

nmero
de

ya

adelante,

COMPUTADORAS

es

el

costes

actuales,

evaluacin

DE

puerta

incrementa,

circuitos

la

los

niveles

de

circuito.

que
la

medir

para

nmero

de

proporcional
La
representacin

es

que

circuito

un

LGICO

entradas

por

actuales

te

DISEO

DEL

FUNDAMENTOS

1.

variables.

la

la

ai

minitrmino

se

muestra

igual

es

2-9(b)

Figura

izquierdo

verdad

funcin.

pone

la

la

colum
valores

estos

los
la

muestra

t dentro

cuadrados

funcin

del

de

XY

cuadrado
de

lgica

suma

la

minitrminos.

cuatro

se

para

mapa

supe
en

marcando

un

los

parte
en

de

mapa

ejemplo,
j,

el

un

se

la

complementada

los

a
en

Como

Figu

entre

en

combinaciones

asociadas

la

relacin

complementada

aparece

varia

dos
en

la

aparece

cuatro

representada

de

lado
X

las

que

de
ser

sealar

de

mapa
muestra

se

para

variable

manera.

Vase

tabla

puede

XY

La

igual

el

en

el

As,

segn

2-8(b)

1 marcado,

1.

variables.

minitrmino,

Figura

la

De

dos

con

cada

que
minitr

tres

minos:
+

/n,

La

segunda

expresin

optimizada
Il a

y del

se

rea

dos

de

X
mx

cuadrados

m3

determina

del

para

rea X

en

la

+m2

de Y dos

FIGURA

nT
aN

XY

XY

XY

XY

dos

Juntas,

FIGURA

Representacin

variable

dos

(b)Jt

2-9

<ie

funciones

en

e)

en

reas

0
0

XY

estas

NT

(a )XY

variables

la

para

2-8

de

XY

columna.

ib)

Mapa

cuadrados

segunda

<>

mapa

la

LGICOS

C1K.CUITOS

los

incluyen

cuadrados

tres

pertenecientes

manipulacin

diante

El

procedimiento
ejemplos.

exacto

de
ocho

cuadrados,

do

como

Note
la

Primero,

2-10(b).

Figura
01.

Cuando

la

Xy
en

donde
de

igual

mapa

pueden

plificacin,
rizontales

donde
donde

0.

de

los

de

dos

aclarar

en

la

los

en

Cdigo

siguientes

un

m5

de

corresponde

m5

I.
dos

maneras.

del

lugar

fila

y columnas
I y a la

101.

cuyo

la

co

una

cada

para

binario

nmero

al

de

de

filas

las

bina

cuenta

Captulo

mapa

2-IO(a)

Figura

la

los

de

valor

el

el

marca

binarios
de

en

dentro

lugar

parte

tiene
est

(b)

su

en

la

en

binarios

cuadrado

cambia

localizar

enumerados

dan

secuencia

introducido

Gray

la
bit

variables

tres

valores

los

siguen

puede

nmeros

de

mostrar

slo

que

se

los

la

la

propiedad
o

que

verticales

(columna

YZ

igual

escribir

etiquetas

de

la

columna

equivalente

por
varios

considerar
combinacin

cuadrados

de

cuadrados

no

diagonales),

m0

m,

m.

w4

m5

corresponden

10

AYZ

XYZ

XYZ

XYZ

mb

XYZ

XYZ

XYZ

XYZ

(b)
2-10

FIGURA

Mapa

de

tres

variables

mapas,
Para

los

cuatro

el

uso

esto,

de

trmino

conseguir

cuadrados

m2

(a)

de

11

01

los

un

booleanas.

pareja
rectngulo,

un

00

para
trminos

funciones

cada

forman

que

mapa.

las

de

es

mapa.
o

Pero

cuadrados

lado
mapa.

del
funcin

una

corresponden

simplifica
adyacentes:

del

con

cada

complementar

cuatro

con

regiones

que

que

los
al

minitrminos

del

cuadrado

cuadrados

de

(pero

nico

un

las
los

sin

variable

familiarizarse

de

mostraba

XY

funcin

la

marcada

donde

aparece
en

de

nombre

fila

cuadrados

complementada

todos

obtener

para

la

hay

la

en

cuatro

variable

identificar

para

situado

que
La

0.

Despus

suficiente

variables,

bsica

el

complementada,
es

forma

de

1 y

conveniente

formados

Vase

igual

es

una

verlo

es

01).

cada
es

aparece
variables
estas

estar

cmo

ms

Es

no

hay

entender
conocer

pertenece
1 y cuatro

localizar
el

mapa

dibujado

no
es

nmeros,

el

nombres

importante
funcin

localizar

que

donde

En

va

un

para

asignado

dos

eso.

mapa

columnas

cuadrado

estos

cuadrados

cuadrados
los

El

minitrmino
a

igual

cuatro
es

las

nmeros

el

de

columna
es

los

se

mapa

columna

al

un

los

ejemplo,

posibilidad

variable

5.

es

Otra

cada

corresponde
a

combinan

se

decimal

el

Por

binarias.
2-10.

enumerada

referimos

Por

y
en

que

podemos

Figura

fila

secuencia

memorizar

podemos

mnitrmino,

la

nmeros

la

adyacente,
perteneciente

cuadrado

Un

cada

los

que

de

hacia

lumna

X(Y

en

variables
en

para

caracterstica

La

XY

cuadrados

tres

para
indica

se

binarios

minitrminos.
ria.

XY

variables

tres

nmeros

con

XY

combinar

para

minitrminos

Hay
ocho

me

algebraica:
XY

Mapa

justifcase

puede

simplificacin

Esta

Xo

47

COM13INACIONALES

una

sim

una

Para

productos.
tenemos

que
ho

adyacentes,
a

minitr

48

FUNDAMENTOS

minos

varan

que

y
Se

complementada

tras

las

el

encuentra

en

una

en

el

minitrminos

sola

variables

iguales

los

dos
la

nitrminos
to

cuadrados

de

(OR)

cuadrados

en

Esto

EJEMPLO

2-3

Simplifique

la

los

de
muestra

se

funcin

de

fundn

se

Figura
vez

Es

Is.

con

de

rectngulos.
bargo.
trar

de
el

Esto

gulos
al

corresponde
gulo

lugar

los

inferior

columnas
Is

del
una

X,y
a

expresin

un

quitar

cuando

estos

se

dos

cada
trmino

un

mi

produc

mapa

corresponden
potencias

las

ltimas

dos
el

representa
la
la

izquierda

lgica

los

de

optimizada

la

Y.

De

igual

producto

segunda
rectngulos
correspondientes

XY

YZ

01

00

11

1
1

10
1

XY
1

XY

FIGURA

Mapa

2-11
para

Ejemplo

2-3:

F(X>

Z)

3, 4,

5)

XY

XY

rectn

representa
en

la

fila

0.
el

representa
a

dan

XY

Is.

con

incluyen

F:

encon

dos

manera,

fila

(La
dos

un
es

derecho
est

em

contener

los

figura,

rectngulo
a

estos

que

trminos

dos

Ya

Y.)

de

al

superior

el

Sin

marcados
de

repre

objetos

objetivo

nuestro

en

que
estos

cuadrado).

minitrminos
mapa

blanco

mapa

restringidos

As,

rellenado

en

un

rectngulo

XY.

el

la

en

han
0

valor
en

supuesto,
estn

el

que

correspondiendo
producto

de

representan

suma

El

I.

muestra

se

Llamamos

los
En

observando
trmino

cuadrados

8,. .

todos

columnas,

el

Z)

se

101

tiene

producto
I, 2, 4,

como

producto.

determina

se

100,

funcin

por

contienen

que

Esto

simplificada.

incluyan

que

cuadrados
Esto

2,

funcin.
011.

de

expresin
(incluyendo,

trminos

de

la

que

trminos

de

Y,

5)
la

grupos

la

rectngulo

rectngulos

XY.

los

encontrar

es

un

mnimo

un

izquierdo
mapa,

son

cuatro

los
tado

que

nmero
dar

variables:

3 variables,

usando

010.

en

para
es

que
de

producto

dos

forma

su

cuadrados

acogen
trmino

siguiente

cuadrados

considerados

que

menor
va

paso

El

rectngulos

los

nmero

los

producto
ya

de

producen

representa

que
minitrminos

los

para

lodos

Z2. 3, 4.

minitrmino

cuadrados

dejar
Os.

cada

en

los

mejor

poner
trminos

sentan

un

los

dos

booleana

pone
donde

2-11.

puede

se

mapa
OR

una

booleana

F(X,
Primero,

de

2-3.

Ejemplo

una

de

mien

m7,

dos

m1

un

con

de

lgica

Y, que

en

combinan

el

suma

adyacentes.
en

producto

variable

As,

en

Simplificacin

la

minitrminos.
se

La

cuanto

que

Y ementar,
compl

cuadrado

un

cuadrados

sin
trmino

XYZ

en

adyacentes

variables.

dos

diferentes

nico

un

en

dos

en

cuadrados.

en

XYZ

complementar

situadas

variable,

dos

simplificar

puede

son

lgica

suma

en

sin

aparece
estn

y m7
misma

m5

m5y la
los

en

son
se

variable

ejemplo.

m5 +

calcula

COMPUTADORAS

Esta

de

adyacentes

Aqu,

DE

variable.
Por

otro.

complemento

dos

otras

LGICO

DISEO

DEL

como

que

rectn

X y las
todos
de
resul

LGICOS

CIRCUITOS

En
o

algunos

casos,

aunque

no

dos,

cente

se

cuadrados
Por

los

porque

ntf,

dos
tocan.

del

ejemplo,

minitrminos

adyacentes

son

mapa
la

en

Figura

mn

Esto

de

rectngulo

un

adyacente

variable.

una

en

es

tama

adya
alge

es

y m4
verificar

/n2

puede

se

49

ALES

forman

2-10.

distinguen

se

COMBINACION

braicamente:

Los

rectngulos

mapa

de

car

la

la

Figura

definicin

de
el

Figura
las

2-12,

hemos
Un

por

un

se

reducen

m4

mh

XYZ

Para
literal.
a

el

Como

de

tres

la

suma

literal
+

que
minos

forman
En

Un

Un
Un
Un
pre
Estas

en

que

ya

de

mapas

cuadrado

representa

de

rectngulo
rectngulo
rectngulo
igual

dos

de

cuatro

de

ocho

los

dos

XZ

XYZ

de

Z{X

de

representa
representa

muestran

variables:

formado

0,

2. 4,

XYZ

y 6

del

mapa

rectngulos
muestran

en
un

el

en

Vase

trmino

adyacentes
se
que
corresponden
la Figura
2-13(b).
trmino
producto

de
entero

mapa

producto
de producto
produce

de

dos
de

una

funcin

2-4.

to_

--

Plano

en

(b)
cilindro

el

trmino

de

manera

para

mostrar

Jos

cuadrados

tr

con

con

menos

caractersticas:

trmino

un

11

que

son

literales.

tres

Ejemplo

XYZ

2-12
tres

est

XZ{

2-l3(a).

Figura

siguientes

un

el

X)

(a)
de

de

lgica

suma

XYZ

Mapa

Figura

la

Cual

estos

FIGURA

de

Y)

obtenemos
las

abarca

la

en

cuadrados,

(Xt

en

correcta

adyacentes

+
=

y derechos
de
se

minitrmino

cuadrados

JO

XZ

muestra

requieren

cuadrados

la

es

que

minitrminos

cuatro

ejemplos

ms

cuadrados

se

hace

muestra

se

mapas
minitrminos.

los

lgico.

caractersticas

Lo

establecer

para

el

en

modifi

que

como

En

producto
producto

m2 +

minitrminos

cuatro

un

de

cilindro,

tocan

representar

trmino

se

variables

tres

de

muestran

similares.

casos

rectngulos.

un

lgica

izquierdos

combinan

se

que

y otros

trmino

un

otros

de

se

tenemos

Z:

bordes
Los

derivados

XZ,

rectngulos,

para

variables,

producto

los

rectngulo.

un

producto
general,
Los

literales.

trmino

este

para
basa

se

XZ
XZ

se

de

vez

rectngulo
producto

forma

los

El

Y)

izquierdos

representa

caso

trmino

XYZ

libremente.

ejemplo,

nico

un

este
en

formar

en

10

estos

incluir
e

producto,
de

dibujado

derechos

cuadrados

cuatro

trminos

ubicacin

estuviese

usar

se

de

XZ(Y

para

nmeros

notaciones

estas

rectngulo

la

minitrminos

simplemente

XYZ

adyacentes
bordes

los

dos

estos
en

si

los
de

usado

solo

como

mapa
donde

minitrminos.

cuatro

XYZ

cuadrados

vecindades

de

quiera

Basndose

los

2-12(b).

mente

rn2

2-12(a).

considerando

mos

corresponden

que
la

ml}

adyacentes

literales.
un

literal.
que

es

siem

50

DISEO

DEL

FUNDAMENTOS

LGICO

(X)

DE

01

JORAS

COMl'UTAI

11

01

00

10

EJEMPLO

2-4

Simplifique

las

FIGURA

2-13

Trminos

protlucio

de

funciones

usando

para
lumna

de

booleanas

F,

al
la

por

incluidos

trmino

trmino

dos

dos

definicin

adyacentes
Figura

2-13,

minitmiino
se

dos

literales

funcin

las

en

slo

F2

para

mapa

para
5

XY.

y
trmino

al

que
el cuadrado

con

la

4.

5.

con

mapas

Los

El

los

que

simple

el

dos

estos

01

dos

lo

(a)

F\(

X, Y.Z)

cuadrados

que

usado

tres

XY

d,

(b)

YZ

FIGURA

01
1

2-14

el

Ejemplo

2-4

lm{0.2,4.5,6)

para

KZ)

XZ

Mapas

10
1

[T
F,(

11

XY

de

que

representa

una

vez.

al

l egan

adyacentes
de

cuadrados

cuatro

aprendido

sobrante

minitrmino

00

Im(3,4,6.7)

I,
sus

con

construyen

hemos

sido

ha

ya

el

co
con

diagrama

los

cuadrado
que

10
i

uno

tercera

cuadrados

.YZ
(X)

Is,

con

la

ser

combinamos

ltimo

representando

tambin

es

F2

Z)

en

en

en

adyacente
ya

pasa

Primero,
Z.

cuadrado

un

muestran

basndonos

literal

Y.

sobrantes,

combinan,

2-14(b).

un

Z)

marcados

adyacentes

se

Y.

columnas^
de

cuadrados
cuadrados

cilindro

YZ

6)

cuadrados
dos

se

Ft(X.

cuatro

optimizada

Figura

deseable,

es

2.

dos

funcin

ltimas

con

Imi(0.

el

en

la

en

combina

se

sino

permite,
optimizada

primeras
l egar

7)

Cuando

As

muestra

se

6,

YZ.

F,
El

4.

Hay

literales

rectngulos.
XZ.

Zm(3,

combinan

basada

literales

variables

tres

2-14(a).
Se

de

medios

en

de

Figura

funcin.

la

siguientes:

la

en

de

l egar

para

valores

muestra

se

minitrmino

adyacentes

son

el

de

mapa
cada

mini nninos

cuatro

funciones

F2(X,
El

11

(b)

Simplificacin
dos

(a)

10

literales

la
el

Esto
trmino

no

de
XYZ.

La

LGICOS

CIRCUITOS

Existen

ocasiones

en

igualmente

optimizadas.

trminos

l_y

trmino
cuadrado

Un

embargo,

adyacente

trmino

cada

literales
Si

uno.

esta

no

se

hay
como

de

de

de

suma

Los

trminos

tres

mino.

XZ,

con

el

La

trmino.

la
funcin

primer

lo

que

resulta

00

11

01
1

F(X.

de

Mapa
Hay

16

cada
mostrar

relacin

producto

un

en

al

que
el

pero

l.

como

se

indica

mapa

para

Esto

pasa
lo

011

de

Continuando
ser

por

los

1, 2.

3,

optimizada

ser

co

marcan

se

cuadrado

en

tr

(dos

precedente.

010;

mapa

primer

cuando

cinco

5,
el

en

7.

y
mapa

XY

del

de

coste

implementacin.

la

01

00

11

Im(l.3Y.. Z)

XZ

XZ

XY

XZ

XZ

YZ

4.5.

2-16

FIGURA

6)

'

10

11
1

Y.Z)-Lwi 1, 2. 3, 5. 7)

F(X.

cuadrados,

como

indica
de

se

la

en

las

cuatro

binarias,

variables

cuatro

para
se

la

la

tener

XY

variables

16

cuadrado

XY

10

cuatro

por

XZ

minitrminos

formado

Puede

2-15

FIGURA

del

producto.
Z

significativa

reduccin

una

trmino

un

partir

trminos

cada

obte

para

trminos
F

con

solamente

directamente

cuatro

cual

trmino

el

minitrminos,

cinco

mapa
necesario

es

Vase

por
011

marca

se

tiene
leen

tiene

dada

as

011.

puesto

cuadrados

los

el

dos

de

funcin.

representados
correspondientes
columna)
(primera

X
001

1 ya

en

XZ.
se

nicos

dos

funcin

la

minitrminos

originalmente

solamente

cuadrados

para

esta

mini

trmino

al

trminos

estn

cuadrados

coinciden

un

tiene

que

que

Los

figura.

los

en

trmino.

encontramos

manera,

donde

encontrar

XY,
el

posible

es

con

2-16

literales

dos

Los

uno.

Figura

lugar

cuadrados,

comn

en

1 de

con

dando

segundo

tiene
esta

los

en

la

en

medianas),

lumnas
los

por

cada

el
otro

con

el

l ega

se

tres

usar

YZ

dos

tienen

expresin

cuadrados

dos

encuentran

se

la

de

producto

variables

tres

la

producen

booleana

XYZ

de

partir

mini

optimizadas
podemos
embargo,

Sin

Los

con

tienen

2-15,

2-15.

minitrmino

minitrmino

el

funcin

la

de

min

considere

ejemplo

Combinndolo

Figura

simplificarla.
productos,

despus

literales.

soluciones
trminos,

posibles

suma

forma
Como

mapa.

dos

del

con

la

en

expresiones

minitrminos

cuadrado

dos

combinndolo
enumeradas

expresa
la funcin

en

el

en

de

trmino

tercer

pero

forma,

de

el

producir
Figura

para
la

de

mapa

los

combinar

de

el

en

trmino

al

expresiones,

de

algebraica

expresin
se
dibuja

XY:

dos

funcin
minitrminos

una

los

ner

las

cuadrados

muestra

se

formas
un

trmino

al

de

una

esto

l egar
dos

hay
producir

para

l ega

se

Cada

YZ.

de

para

combinar

de

ejemplo

combinan

se

Sin

XZ.

alternativas

formas

51

COMHINACIONALES

indica

(a)

parte
variables.

del

Figura

Se
filas

un

2-17.

diagrama.
Las

esto,

y por
la

en

La

dibuja
columnas

de

mapa

de

asignacin
el

mapa
se

variables
minitrminos

cuatro

enumeran

en

(b)

otra

de

est
en
vez

manera

para
que

FUNDAMENTOS

DISEO

DEL

LGICO

COMPUTADORAS

DE

YZ

01

00

11

10

001

m4

m5

W14

"*13

f l|3

i.

Wio

"*11

f l9

(b)

()
FIGURA

2-17

de

Mapa

slo

bit

un

del

rantizando
columnas

fila

la

columna
la

fila,
el

en

ocho

El

usado

aparecen

segunda
cuadrado

el

cada

marca

va

Los

variable

y sin

lneas

primeras

complementar.
la

de

la

As,
se

Los

nmeros

(11)
13.

Adems,
sin

corresponden

dos

las

en

al

uno

vecindades

lado

2-18(b),

Figura
tocndose

cuadrado

Un

rectngulo
rectngulo
rectngulo
rectngulo

Un

Un

Un

otros

comple

se

que

complementar

las

en

los

cuadrados

estos

los

bordes

do,

superior

inferior,

de

dos

representa

un

trmino

un

trmino

de

8 cuadrados

representa

un

trmino

de

16

produce

que
las

en

cuatro

trmino

este

de

que

inferior.

los

bordes
As,

ambos.

la

Figura

del

posibles

Un

mapa
ya
que
y derecho
del

tres

literales.

dos

de

un

literales.
literal.

igual

trmino

donde

se

trmino

de

de

siempre

es

que

(b),

En
este

representan

esquinas
producto,
izquierdo
los
rectngulos

producto
producto
producto

cuadrados.

2-18.

dos

son

la

en

izquierdo,

elegibles
siguientes:

las

son

toro

un

derecho
m0

las

mostrar

como

ejemplo,

en

se

que

Para

bordes

combinaciones

funcin

de

combinacin
en

los

para

usa

cua

durante

literales.

representa
una

definen

2-l8(a)

Figura

se

que
los

variables.

tres

Por

cuatro

cuadrados

muestra

la

variables

2 cuadrados

recordar

superior

y mg.
cuatro

cuadrados

recordatorio

minitrmino

otra

de

al

se

tambin

Las

de

estn

importante

como

cuadrados

dos

adyacentes.

de

mapa

de
como

de

Z,se
de

el

un

ninguna

literales,

vecindades

inferior,

tambin

en

mapa

cuadrados

son

representa

usar

dibujado

similar

es

adyacentes

mapas
el

variables

cuatro

cuadrados
los

para
ha

superior
lo

de

Como

mostrar

para

optimizacin

puede

se

como

bordes

como

de

Un

otro,
se

los

con

adyacentes,
proceso

variables.

de

mutuamente

drados

tres

cuadrados,

entre

funciones

simplificar

para
de

funciones

cuentran

Es

etiqueta,

fila

de

ga
las

y
1.

los

tercera

m,3.

donde

filas

Captulo

en

binario

minitrmino

el

ningna

complementado

aparece

mtodo

simplificar

dos

indica

se

la

equivalente

cuadrados

las

combinando

de

nmeros
el

adyacentes,
de

introdujo

se

obtener

pueden

1101,

ocho

como

filas

nmeros

Los

bits,

los

representa
los

columnas

filas.

segundas

No

columna,
no

dos
se

binario

nmero

mostrar

para
donde

de

combinando

ejemplo,
el

segunda

mapa

cuadrados,
As.

menta.

el

Por

dos

adyacentes.

cuadrado

cada

cada

entre

cuadrados

Gray

Cdigo

un

valor

su

los

para

obtiene

se

tercera

riable

cambia

propiedad

columna.

(01)

en

binario

corresponden
correspondientes

minitrminos
la

nmero
misma

la

variables

cuatro

el

ve

se

olvida
del

mapa

lejanos

muchas

adyacentes,
bordes

(a)

en

pero
de

uno

otro.

sirve
tanto

derecho

las

toro,

Tambin

veces.
son

los

de

un

claras,

muy

mapa
cruzan

lgico.

como

mapa

quedan

aparecen

interesante

producto

producto
y as

como
e

izquier

LGICOS

CIRCUITOS

00

wxx

01

11

10
2

00

01

53

COMBINACIONALES

11

12

13

15

14

10

11

10

XZ

(b)

(a)

2-18

FIGURA
de

Mapa
Los

siguientes

ejemplos

variables:

cuatro

Plano

el

muestran

procedimiento

vecindades

las

mostrar

para

funciones

simplificar

de

booleanas

de

variables.

cuatro

EJEMPLO

2*5

Simplifique

la

Simplificacin
funcin

de

funcin

una

minitrminos

Los

de
de

cuadrados
trmino

ls

Ahora

mino

lo

las

optimizada

queda
En

dos

vez

combinamos

la

derecha

un

de

tomar

suma

de

lgica

permitido

con

dos
los

slo,

ya usados
columnas

cuadrados
las

est

cuadrado

este

13.

12,

mapa

de

para
combinar

formar

mapa

la

tercera

lo

que
formar

da

para
finales,

ls

lugar

el

resultando

Y+WZ

00

wx

XZ

11

01

10

00

01

11

10

IV

2-19

FIGURA

Mapa

para

el

Ejemplo

2-5:

WZ

para
dos

de

XZ

Los

la

un

izquierda
de

lite

cuatro

cuadrados

cuatro

XZ.

una

(minitr
de

de

trmino

para

ms

trmino

el

cuadrados.

columna

cuarta

ocho

para
trmino

un

cuatro

cuadrado

rectngulo

un

rectngulo
l egar

un

y
a

2-19.

Figura

mismo

fila

trminos:

tres

la

superiores
el

usar

en

14)

de

dos

los

con

que

rectngulos

como

marcado

e!

en

pueden

se

combinan

vez

cuadrado

un

no

combinar
se

otra

combinan

se

sobrantes
que

Vase

intermedias
la

ls

tres

tienen

con

filas
es

Los
se

WZ.

nos

mediante

5. X, 6, Y,8, Z)9.

con

izquierda

la

de

trmino

1110).

rales,

bien,

superiores
al

lugar

vez.

Y.

ms

dos

Los
dar

4 variables

4.

F(W. 1, 2.
marcado

han

se

columnas

nico,

simplificado;

funcin

la

dos

las

literal

de

booleana

l/n(0,

en

toro

La

expresin

54

FUNDAMENTOS

EJEMPLO

2-6

Simplifique

la

LGICO

DISEO

DEL

Simplificacin
funcin

DE

de

COMPUTADORAS

funcin

una

Esta

funcin

tiene

trminos

de

por

la

mapa
drados

dos
0010

la

2-18.

Figura

l evando

al

trmino

dos

Is
El

BC.

l evando

0010,

cente,

los

por

un

mapa

simplificada
trmino

de

la

lnea

superior
La

0110.

las

sitios
los

con

cuadrado

su

XZ

adya

tanto

por

4-

BC

esqui
que
inferior

fila

la

el

es

mapa

de

Is

cua

cuatro

del

dos

combina
es

de

el

en

los

por
literales

cuatro

Is

mismos

se

mapa

BCD

con

con

con

cubierto

se_representa

los

los

en

optimizada
+

trmino

productos

del

y 0001.

tomando

combinan

se

funcin

El

de

suma

rea

literales

tres

0000

mapa
est

cuadrado

el

en

ACD.

de
1001.

el

en

de
El

cuadrados

producto

1 sobrante,

trmino

al

trmino

1000

Este

forma

literales.

cuatro

los

cuadrados

ABC

en

expresa

Cada

por

est
BD.

Los

2-20.

de

representa

se

y ABC
funcin

La

trmino

al

l egar

para

de

MSC

y 1010.
0110.

Se

trmino

un

Figura

ja

en

cuadrados.

minitrmino
nas,

muestra

se

por

cada

ABC

y O.

C,

A, B,

literales

tres

BCD

variables:

cuatro

funcin

mediante

variables

cuatro

booleana
=

tres

de

BD

sCD
lt

01

00

AB IH

00

10

01

11
10

2-20

FIGURA

Mapa

2-5

Manipulacin

del

Cuando

combinan

se

la

los

de

minitrminos
funcin

la

cimiento

de

patrones

la

optimizacin

Implicantes
procedimiento

ca

si

Un
minos

producto
del

drados
cante

trminos

resulta

necesario

BC

ACD

Otros

mapa.

redundantes
tratar

procedimiento

al

de

de
estn

ya

ayuda

optimizacin

los

trminos

de

que

la

son

todos

incluyen

minitrminos

cuyos
un

temas

se
que
el nmero

asegurar
minimizar

consideramos

in

recono

de

productos

incompletas.

trmino

cuadrados

en

implicante,
de

corresponden
producto

un

los

todos
a

que

si

funcin

una

rectngulos
Si

implicantes.
no

es

un

hacer

podra
primo
imlaplicantfeuncin
se

mapa

implicante

Claramente,
I

un

el

un

producto.

contienen

que

P,

trminos

los

funciones

combinar
es

trmino

esenciales

para
los

trmino

BD

necesario

es

seccin

esta
en

de

presentamos

es

mapa,

tiempo,

todos

tiles

un

mismo

En

primos

El

de
Al

evitando

sumas

cuadrados

trminos.

otros

en

2-6:

Ejemplo

mapa

funcin.

optimizada

cluidos

el

para

vale

implicante

elimina

un

I para
mapa

la

sistemti

ms

esencial.

primo

cualquier
de

forma

implicante

en
se

de

funcin,

todos

los

minitr

compuestos
entonces

cua

por

de

literal

impli

un

es

un

LGICOS

CIRCUITOS

implicante

al

corresponde

mos

0,

(m
Si
te

En

primo.
1,. .

de

l ama

se

trminos

primos

implicantes
colecciones

tuyen

rectngulos.
adyacente
primo,

implicante

de

implicante
implicante
El procedimiento

otro

la

de

mos

para

EJEMPLO
el

tngulos.
primos

Los
de

procedimiento

AD
AB

primos

esenciales,

cluidos

en

2-2)

de

Esto

minitrminos
7 estn
es

un

el

los

es

todos

implicante

14

implicantes

slo

primos

incluir

si

AD

todos

los

optimizada

BD

01

00

00
01

11

I
1

10

11
1

10

FIGURA

Implicantes

2-21

primos

para

el

Ejemplo

2*7:

AD.

BD,

incluir

ningn

y AB

rec

implicantes
esenciales,
en

el

as

el

solamente

BD.

Pero

AB.

es

los

elegido

minitr

los

ellos

de

implicantes
estn

minitrminos
para

\CD
AB\

es

en

los

primos

uno

han

se

no

cuadrados

trmino

el

primos,

expresin

La

implicantes
pueden

se

en

porque

esenciales.

es

hecho,

De

necesario

es

si

de

son

son

I y

esencial.

primo
no

BDy BD

puede
implicantes

dos

primo
dentro

cuatro

estas^combinaciones

AD

se
en

trmino

tercer

partir

minitrminos

los

porque
12 y
incluidos

en

combinar

para
de

trminos AD.

Los

cuadrados

primos
caminos

tres
a

y AB.

esencial.

no

Hay

obtenidos

otros

incluidos

un

ms

ejemplos.

con

implicantes

2-21.

la

ms

estn

primo

que
requiere
mapa
expresin
optimiza
primos
implicantes
los
implicantes
pri

del

obtiene

se

consti

sucesivamente.

as

y
est

no

que

esenciales,
que

aclarar

1,

optimizada

no

implicante

un

como

que

cuatro

contengan

expresin
Despus,

primos.
primos

usando

Figura
producto

la

la

sobrantes
se

representa
un

encontrar

implicantes
implicantes

Simplificacin

y los
5.6. y

4,

los

menos

de

funcin

implicante
representando

un

rectngulo

un

que
cuadrado

la

0,

rectngulo

un

cuadrados
al

minitrminos

funcin,
es

trmino

gura

Este

mapa
trminos

la
no

todos
los

I (m

representa

mapa

de

mapa

un

que

ms

un

contienen
en

de

rectngulo

para

incluir

2-7

minos

En
e

de

forman

dentro

contiene

los

adyacentes

ls

estn

ocho

esencial

de

Dos

un

de

rectngulo
primo
primo.

lgica

Considere

que
forman

todos

esenciales.

AB

implican
rectngulo
que
la Figura
2-15.
son
implicantes
este

slo

un

trminos

obtener

que

nico

un

que
no

sistemtico

suma

necesarios

pero
trmino

ls

determinemos

primero
da

un

de

Cuatro

cuadrados

I.

otro

tal

con

1.

dentro

Cada

en

esencial.

es

y los

pueden

se

2m

de

decir

cualquier

funcin

una

quiere

Esto

contengan

que
tn

primo

esenciales,

primo,

I est

un

implicante

este

primos

mximas

las
es

que

entonces

de

primos

todas
no

contiene

posible.

sea

esenciales.

no

Los

primo,
iXZmplicantes

son

implicante

nico

un

le

contienen

que

como

pri

implicantes

cuadrados

cuadrados

en

cuadrado

un

2m

con

tantos

incluido

est

si

As,

y XZ

contiene

funcin

una

hechos

rectngulos

rectngulo

esencial.

unimplicante

representa

si

cada

donde

n),

los

de

conjunto

el

n-variables,

de

funcin

una

para
de todos

mapa

conjunto

minitrmino

un

primo

los

un

55

COMlilNACIONALES

la

funcin

de

ya
la

in
Fi

56

FUNDAMENTOS

DISEO

DEL

EJEMPLO

2-8

Un

segundo

ejemplo

los

ro

tiene

que

el

es

primos
la

en

suma

el

incluye

primos

minitrmino

La

esenciales.

no

implicantes

cuatro

10.

igual
El

respectivamente.
expresin
optimizada

nicos

implican
est

15

funcin

la

con

primo

implicante

un

por

minitrmino
para

esenciales

la

trminos

los

los

son

figura,

esencial

manera,

porque

primos

la

de

Jb)

parte

prime

es

De

pri

determinar

producto
0.

esenciales

12

la

siete

(a) tiene
parte
seis
implicantes

que

en

trmino

minitrmino

primos
5.

tenemos

muestra

se

la

en
con

funcin,

El

el

minitrminos

los

de

la

Como

implicantes

son

los

de

incluye

que

dibujada

esenciales

no

encontramos

nos

esenciales.

primos

y ABC

incluyen
implicantes
lgica

que
dos

en

siste

ABC

cuadrados,

esenciales.

primo

funcin

La

trminos

de

son

que

implicante

BCD,

incluido

mnimo

primos
implicantes

cuatro

nico

producto
tes

nmero

los

esenciales

primos

2-22.

Figura

combinar

un

implicantes

funcin

COMPUTADORAS

implicantes

la

en

intentamos

obtener

DE

mediante
muestra

se

Si
Para

Simplificacin

minitrminos.
mos.

LGICO

que

15:
fACD
F

ABCD

BCD

ABC

ABC

\ABD
<CD
00

t'
(X)

AB ,fl\

10

11

01

00

01

01

10

00

01

1
B

11

11)

(a)

los

Dibujando

FIGURA

de

adicional

muestra

los

presin

de

productos
de elegir

de

do

que
de

sistemtico

ms

primos

Implicantes
Ms

de

all

al

particular,

en

En

la

mayora

aunque

no

guiente

ejemplo.

necesariamente

ios

2-8

del

Ejemplo

en

el

que

aparecer

proporciona

de

proporciona

mapa

en

parcial

estructura

una

herra

una

necesariamente
para

cada
un

ex

mto

cuadrados.

esenciales,

primos
funcin

la

de

en

el

solapamiento
asegrese

final,
esto

casos,

de

coste

da

mnimo.

lugar

se

que

primos
implicantes
implicante

una

El

cada

algn
expresin

en

uso

de

la

aplicar

puede

implicantes
entre

de

incluido

est

no

que

de

que

implicantes
minimice

minitrmino

un

menos

esenciales

esenciales

solucin

la

primos

primos
esenciales
tienen

funcin

una

restantes

seleccin:

de

Regla
En

Implicantes

implicantes

primos
trminos

patrones

los

minitrminos

los

incluir

implicantes

no

todos

usar

los

con

identificacin
suma

2-22

mienta

los

(b)

mini rminos

Simplificacin
La

10

11

primos
primo
implicante

otro

de
la

no

regla

de

suma

de

seleccin

regla

siguiente

para

esenciales:
cuanto

posible.
incluye

sea

seleccionado

seleccionado.

primo
producto

simplificada,
se

ilustra

en

el

si

LGICOS

CIRCUITOS

2-9

EJEMPLO
Encuentre

Simplificacin
forma

una

funcin

de

una

de

suma

simplificada

usando

productos

de

seleccin

de

regla

la

57

COMBINACIONALES

C,

para

D)

Zwi(0.

I.

2,

4.

5,

10.11,13,15).
El
nico

el

de

mapa

presenta

se

implicante
primos

implicantes

primo
como

0010

nitrmino

para

implicante

El

solapamiento.

la

F(A.

B,

el

completar

de

de

ABD

C,

de

regla
productos

de

suma

ambos

BCD,

D)

los
sin

el

mi

incluir

para

ABD

los
por

incluyen

arbitrariamente

ABC

indicado
minitnninos

orden

es

elegir

podemos
el

paraincluir

primo

AC

primos.

implicantes

en

I y 2

implcantes
primos
ABD)yel implicante
3 se
selecciona
primo
suma
de productos:

3 (

los
seleccin,

todos

anterior

la

forma
los

primo
implicante
expresin

sobrante,

minitrmino

Usando
la

seleccionan

se

mostrando

2-23.

Figura

esencial.

sobrantes

Vase

nmeros.

la

en

el

\CD

AB\
00

ti

01

00

,10

tu

JJ
I

FIGURA

2-23

Mapa

de

Optimizacin
Las

funciones

sido

expresadas

la

forma

de

las

El

de

procedimiento
propiedades
pertenecen
se

del
como

en

ha

EJEMPLO

2-10

Simplifique

la

de

han

previos

ejemplos

los

obtener

puede

se

cuadrados

mapa

por

de
en

Entonces,

de

funcin

B,

Si

I,

obtenemos

tomando

dual

en

C,

forma

lm(0.

de

productos

complementando

de

productos

D) I. 2,

5.

sumas

de

8,

9.

10)

sumas:

del

incluidos
de
los

una

cuadra

optimiza

expresin
F

la

en

complemento

de

sale

suma

cuadrados

marcamos

una

complemento
el

de

forma

una

booleana

F(A.

el

que
con

estn

no

2-2.

Ejemplo

Simplificacin

hace

se

vemos

el

tomamos

Esto

sumas.

el

esto

marcados

de
los

en

que

vlidos,

rectngulos

en

funcin.

la

De
no

producto

de

colocados

ls

minitrminos

funcin.

la

los

forma

en

Los
Los

funcin.

la
de

descrito

siguiente

pequeas

booleanas.

el

producto

como
se

todos
modificaciones

optimizada

expresin

complemento

de

complemento

en

mapas

Con

funciones

las

combinamos

los

los

de

productos.

una

de

minitrminos
al

con

funcin

ral,

obtener

para

representa

vacos

derivadas
de

suma

sumas.

bsicas
los

funcin
dos

de

producto

funcin

da

forma

en

representan

mapa

sumas

optimizadas

booleanas
de

de

producto

2-9

Ejemplo

el

para

para

la

obtener

cada

lite

58

FUNDAMENTOS

Los

marcados

Is

el

en

marcados

cuadrados
de

plemento

LGICO

DISEO

DEL

de

mapa

la

0 representan
los

con

Combinando

F.

DE

COMPUTADORAS

2-24

Figura

cuadrados

minitrminos

los

representan

minitrminos

los

marcados

de

incluidos

no

obtenemos

0.

con

en

funcin.

la

y as
la funcin

Los

denotan

el

com

es

complemen

optimizada

tada

el

Tomando

forma

dual

complementando

de

producto

de

AB

literal

cada

FIGURA

anterior
la

tambin

miento
nos

los

los

para

mapa

expresada

si
de

la

As

F.

en

de

el

en

hay

que

obtener

los

de

del

la

funcin.

mismos

introducen
la

funcin

y,

de

la

dibujar

puede

se

el

en

funcin

una

de

complemento
Por
ejemplo,

que
Os

introducir

Para

0.

con

los

son
se

procedi

maxitrmi-

de

producto
forma

esta

el

marcar

El

maxitrmino

de

de

producto

en

minitrminos.

como

nmeros
de

D)

optimizacin

la
suma

tomamos

mapa,
que

originalmente

complementada,
complemento

el

para

D)(B

como

expresa
que

funcin

B)(C

expresa

se

sumas

cuadrados

(A

para
se

la

los

encontramos

10

2-10:

Recuerde
de

producto

11
1

procedimiento

funcin

sumas.

maxitrminos

como

all,

el

minitrmino

del

D)

fcjemplo

originalmente

vlido

producto

como

nmeros

el

para

muestra

funcin
es

de

complemento

2-24

Mapa

cuando

D)(B

01

00

(X)

ejemplo

el

CD

XFi

AB\4

El

obtiene

se

sumas;

B)(C

sumas

BO

funcin

C)(B
en

el

obteniendo

mapa

y
en

sobrantes
forma

sulta
en

marcando

despus

dos

de

la
el

mapa,

los
se

suma

expresin
podemos

Os

marcan

en

con

los
1.

productos.
optimizada
derivar

cuadrados

ABC

en

la

Despus,
forma
funcin

producto
optimizada

los

representan
los
los

de

BD

que
combinando

Combinando

de

D)

complemento,

el

primero

Os

y
de
en

Is

despus
sumas.

cualquiera

se

minitrminos

l ega

la

expresin
el

calculando

As.

cada

para
de

F.

de
a

las

dos

Los

cuadra

optimizada
complemento
funcin

formas

re

dibujada
cannicas.

LGICOS

CIRCUITOS

de

Condiciones
Los

indiferencia

minitrminos

de

variables

los

para

de

los

minitrminos.

en

las

que

bles.

que

ciones

de

entrada

binaciones

se

espera

entradas

l aman

se

funciones

simplemente

nes.

nos

Por

cados.

igual

es

usual

razn,

esta

la

se

han

la

pueden

funcin

estas

de

las

aplicacio
especifi

no

indi

de

condiciones

ms

funcin

la

proporcionar

para

com

para

de

especificados

mapa

un

estas

combinaciones

minitrminos

los

para
no

en

usar

En

combina

salidas

las

seis

tiene
las
a

algunas
la mayora

para

ocu

no

respuesta

especificado

varia

entrada

caso,

como

especificar
especificadas.

minitrminos

los

salida

de

resto

las

decimales

dgitos
segundo

el

sin

asume

l amar
se

no

que

salidas

incompletamente
qu valor

condiciones

Estas

ferencia.

da

dice

se

tienen

que

que
valor

el

pero

casos

funciones

Las

espera

ocurran,

En

de
de

los

para

ocurran.

el

aplicaciones

hay

que
valores

ya

de

de

0 para

combinaciones

bits

cuatro

igual

es

vlida,

las

valores

de

funcin

siempre

caso,

de

se

la

combinaciones

combinaciones

primer

binario
no

y que
que
ambos

En

importa.

no

combinaciones.

el

En

las

que
es

ciertas

para

cdigo

usan

se

supone

suposicin

esto.

el

ejemplo,

Se

no

especificada

ocurre

no

I.

esta

est

todas

especifican

igual

es

embargo,

donde

Como

combinaciones

booleana

funcin

no

casos

nunca.

rren

la

que

funcin

dos

Hay

funcin

una

Sin
la

59

COMBINACIONALES

simplificada.
Habra
el

mapa,
de

que
ticular.

Se

pueden

indiferencia
F

cin

Os,

los
estn

incluidos

rencia

se

de

primos

EJEMPLO

2-11
el

ferencia

d:

de

ambos

trminos

de

siguiente

que

el

en

minitrminos

gura

2-25.

alguna
trmino

son

sobrantes
de

C,

D)

d(A.B. C,

D)

las
CD

tenemos

X,

dependiendo

incluye

los

condiciones

indife

de

7,

/m(0.

2.

5)

variables

incluir
que

minitrminos

Is
la

produzca
en

15)

que

igualan

los

la

tercera

de

la
en

la

el

mapa

d estn

funcin
pero

mapa,

columna.

funcin

a
se

Los

con

de

la

la

Fi

los

forma

en

si
indi

mini-

Los
en

marcados

minitrminos

1.

muestra

simplificada
podemos
sencil a

ms

expresin

la
de

minitrminos

tres

del

conseguir

cinco

los
se

I,

con

Para

11.

optimizacin

La

0.

con

de

3,

marcados

Festn

tiene

que

considere

indiferencia,

de

Sm(l,

de

rellenado
que

cuatro

indiferencia.

de
han

en

indiferencia

especificada,

combinaciones
de

se

productos,
de

las

son

minitrminos
minitrminos

Los

cuadrados
suma

de
de

tcrminos

fun

indiferencia

de

de

manejo

condiciones

de

manejo

completamente
F(A. B,

Los

El

de

condiciones

con

est

no

final.

expresin

la
resultan

que
incluidos

minitrminos

los

mapa.

simplifica
estn

que

un

ejemplo.

procedimiento
F

la

si

irrelevante

es

se

los

de

independientemente

F.

en

indiferencia

de

par

minitrminos

los

Cuando

F.

indica
en

funcin

en

condi

mapa

minitrmino

un

la

de

simple

la
el

en

un

distinguir

incluimos

si

minitrminos

los

casos,

Simplificacin

clarificar

guiente

el

en

En

F.

los

en

no

demuestra

sencil os

ms

ms

primo
incluimos

si

con

minitrminos.

Para

para

simplificar
elegir

podemos

marcar

estos

cuadrado

un

funcin

la

para

Is

los

implicante
elegir

podemos

primos
o

funcin

del

0.

es

de

de

uno

funcin

la

indiferencia

usando

F.

puede

se

1 para

X dentro

una

de

valor

de

funcin

resultan

los

el

no

siempre
que

As.

X.

una

minitrminos

la
que
los

usando

implicantes
implicantes

Para

los

usar

usa

se

indiferente
sera

funcin

implica

asignado

est

simplifica

se

la

que
cuadrado

el

en

I y 0,

si

importa

nos

Cuando

de

de

indiferencia

no

un

minitrmino

un

que

implicara

poniendo

cin

de

cuenta

esto

porque

Asimismo,

de

darse

que

de
incluir

no

funcin.
sobrantes

El

60

LGICO

DISEO

DEL

FUNDAMENTOS

\CD

COMPUTADORAS

DE

kCD

01

00

AB l

10

00

01

11

10

(X)

1,

ri~l

01

11

10

I-I

(a )F=CD

OOOi

cuadrado

el

Sin

literales.

tres

drados
minitrminos

para

indiferencia

de

con

incluyendo
l egar

embargo,

rectngulo

un

en

una

el

cuadrado

dos

0011
dos

incluidos

estn

lugar

los

En

la

lo

cual

ls,

trmino

un

combinar

podemos

literales.
con

dar

para

adyacentes,

de

trmino

un

AD

indiferencia

de

condiciones

con

combinar

puede

se

CD

2-25

FIGURA

Ejemplo

en

(b)

AB

de

(a)

parte
da

de

cuatro

la

lugar

cua

los

figura,
funcin

la

simplificada
F=CD
En

la

el

(b).

parte

cada

minitrmino

5 est

indiferencia

de

CD

F=

expresiones

dos
cada

especificados

de

los

para

Tambin

de

ls,

la

En
2

0 y

con

una

este

la

caso,

los

Os,

la

el

Tomando

complemento

de

la

resulta

de

producto

combinar

los

Os

funcin

lo
La

optimizada
de

resultando

Por

aceptables.

son

manera

algebraicamente
original
incompletamente

son

indiferencia.

de

expresiones
especificados.
expresin

no

obtener

2-25.

indiferencia

ambas

minitrminos

posible

es

Figura

la

minitrminos

especificada,

incompletamente
valor

los

con

funcin

simplifi

que
funcin

la

en

diferentes

incluye

uno

funciones

dos

representan

minitrminos

los

cluyen
pero

incluido

ahora

es

Las

diferentes.

de

la

El

de

optimizacin.

sumas

la

para

los

salidas

particular

la
de

de

funcin

la

especificacin
la especificacin

este

original,

I.

optimizada

forma

en

optimizada
los

inicial

de

de

de

producto

tendr

I.

salidas

D(+
del

valor

indiferentes.
en

sumas:

proceso

1 para

As.
una

indiferencia

depende
el

eran

las

contener

de

asignado

inicialmente

que

podran
solamente

funcin

minitrminos

minitrminos

1 finalmente

funcin

incluyendo
son

los

consideran

se

valor

la

proceso,

el

D+AC

expresin

El

en

complementada

optimizada

inicialmente

que
ambos

Debido
de

las

muestra

representando

mapa

minitcrmino
que
cin

anterior

ejemplo

el

funcin
est

F=

en

in

especificada,
respecta
diferencia

que
nica

incluir

es

Ambas

implementa-

cada
aun

LGICOS

CIRCUITOS

Optimizacin

de
hemos

Aunque
te

de

circuitos
se

ms

con

G
La

2-26(a)

Figura

tradas

de

para

conseguir:

ecuacin

Esta

coste

un

2-26(b).
cin

das

lugar
13
Dse ha

puerta,

de

una

con

dos
dar

2.

Este

incrementa

el

coste

12.

sacando

Pero

el

D)F
de
4
una

factor
+

con
se

D)

de

AB
+

En

puerta.

AF,

B
C

D
E

de

un

circuito

multinivel

escribir

(AB

obtenemos

que
la

Figura
subfun-

esta

de

coste

un

puede

en
a

2-26(b)

Figura
de

que
G

la
de

implementacin

sugiere

17

Boole

D)

de

entradas

2-26{c)

Figura
D)

de

=C^(

Ejemplo

cos

ahorro

de

coste

un

lgebra

AB(C

F)(C

A(B

Este

tiene

que
del

de
la

de

(C

de

A(C

cambio,

circuito

de

niveles

AF)(C
Esto

usando

multinivel.

distributiva

mejora
En

uso

el

costes

ADF

ley

varios

una

veces.

al

lugar
de

mejora

reducir
ms

circuitos

niveles

en

puerta,

implementado

dos
la

puede
ahorrar

puede

l ama

ACF

implementacin

para

con

ABD

aplicamos

niveles

funcin:

de
que

la

la

dos

se

les

se

implementacin

entradas

compartirse

puede
de

da

de
+

suponemos

tiene

ABC

de
veces

circuitos

estos

de

la

muestra

Ahora

puerta.

muchas

implemenlacin

la

circuitos

de

optimizacin

niveles.

mediante

demuestra

la

que

combinacionales.

dos

de

multinivel

circuitos

averiguado
lgicos

circuitos

los

61

COMBINACIONALES

11

entra

como

62

FUNDAMENTOS

DEL

La

Figura

tiene

LGICO

muestra

la

entradas

de

2-26(d)
de

coste

un

DE

reduccin

Esta

ha

se

observando

braicas.

de

lgebra
aqu
usar

implementacin

varios

en

de

puerta

Boole

solo

niveles

nueve,

es

los

Mapas

As

de

usando

ecuacin

esta

ligeramente

es

que

de

al

optimizacin
aplicadas

junto
ptima.
su
aplicacin
ejemplo,

ilustramos

siguiente
1.

la

ms

que
del

mitad

la

que

para

2.

Descomposicin-,

3.

Extraccin:

4.

Substitucin

producto
la
de

funcin

de

Jlat ening

las

por

sustituye

se

funciones

le.

tal

res

no

plo.

los

como

ya

estos

que
trminos

los

el

incluyen
la

para

este

lugar

en

la

vase

caso,

de

operacin

escribir

de

integracin

El

trmino

el

BCDEF

nmero

entradas

produc

como

dentro

funciones

de

nuevas

funciones.

funcin

de

de

nuevas.

expresin

una

tambin

eliminacin

y de

le

se

l ama

niveles

usando

tambin

contienen

la

el

Inicialmente,

lgebra

de

Boo

los

encontrar

sus

para
variable

G.
en

pueden
subexpresiones.
se
puede

Se
la

funcin

nicos

son

que

idempotencia.

ACF

+
BCF
BCD

la

de

facto

Por

ejem
fuera

sacar

puertas

da

+
en

por

DF A

son

CE

fact+ ores^

factores

adems,

de

CE

D.

BCDEF CF
+

escri+ bir

puede

se

CF
no

CF

est

DE

jnvolucrado
DF_ se puede

(C

como

DE+

D)(E

resultado:

como

A(C

BCDEF

los

factorizar
de

de

suma

de

ACE

axiomas
sino

F)lo que.F)
en

podra

ADF

D(E

expresin

se

de

mltiples

factorizacin

C,

DE

ra

la

+BCE

de

Sacando
+

G+

+
esta

algebrai
que ca.

A(CE

factorizacin.

C[E

como

de

en:

que

la

funcin

la
G.

ACF

evita

trminos

G
En

el

en

transformaciones:

ADE

es

entera

expresar

de

las

complemento

cuatro

es

optimizacin

mostrar

expresin

primeros
dando

mostradas

conjunto
conjunto

un

donde

ACE

que

solamente

de

factorizacin

la

expresin
collapsing(colapsar).

transformacin

primera

F
F.

ilustrar

para

H=
La

funcin
de

de

miramos

nece

no

pero

transformaciones

expresin

un

como

sustitucin
la

siguientes

posibles.

buena
estas

una

como

funciones
una

la

por

de

funcin

una

originales
de

inversa

Transformaciones

2-12

usarn

varias

funcin

(aplanar)

EJEMPLO

un

transformacio

las

transformaciones,

Las

factorizada

de
de

variables

la

es

de

cuenta

para

tengan

que
soluciones

de

solucin

una

usado

funcin.

una

pura

expresin
las

Eliminacin:

niveles

conjunto

un

el

procedimiento
algortmico

dos

nmero

en

circuito.

del

forma

expresin

la

una

todas

y
de

uso

tenemos

coste

una
suenas

es

algunas
5.

encontrar

de
es

al

encontrar

para

seccin,

el

de

usando

como:

es

de

coste

esta

reducir

definen

Factorizacin:
tos

del
de

el

alge

Slo

puerta.

niveles,

circuitos

el

en

de

procedimiento

posibles

basa

se

dos

identidades

de

aplicaciones
entradas

ningn
de

acciones

de

evaluacin
resto

de

existe

no

optimizacin

rango
niveles

el

Para
se

la

para

con

de
las

de

coste

simplificados
Adems,

amplio
mltiples

en

el

en

circuitos

Kamaugh

debido

sariamente

paso

secuencia

una

efecto

sistemtico.

la

nes

mediante

el

obtener

para

realmente

no

obtenido

cada

en

ptimo,

coste

La

COMPUTADORAS

original.

coste

Se

DISEO

D){E

trminos
tanto

producto,
no

se

esta

pero

tiene

en

cuenta.

factorizacin
El

no

nmero

de

reduci
entradas

F).

LGICOS

CIRCUITOS

en

en

la

es

18.

puerta

por
zada

de

desde

serie

las

de

La

de

hasta

entradas
un

descomposicin,

Esto

dara

de

lugar

muestra

se

que

algebraica.
sigue

segn

mximo

un

vez

X,

que

pueden

reemplazar

sustitucin

es

Xjse

han

X,

CD

X2

definido,

Dy

12

entradas

entrada

la

de

de

puerta

expresin

la

Determinando

factores

los

X,.

X2,

X3

esta

descomposicin

original

de

B
AE

H.

Se

da

extrada
y

H.

sin

se

puede

de

productos

lugar
G,

para

un

y de

ahorro

de

puertas

de

la

descomposicin

de

H.

tenemos

puede

se

extraer

compartir

CE

en

subexpre-

extraer

CF)

Q(

B({CD)

F))

{A

obtener

para
=

C
Realizando

Gy

entre

la

sustitucin,

escri

podemos

como

diagrama

un

forma

X2

de

dando

14.

es

X3
y

complementos

transformacin

escribir

X2

Xi

los

y
la

de

AX,X2

suma

podemos

X,

factores
y los
G y H
bir

ilustracin

Una

factor

en

D)X

CD

realizar

adicionales

factores

una

BX}X2

B(CD

Ahora

como

el

A(C

complemento,

el
G.

en

necesitamos
H.Sacando

Gy

operaciones

escribir

G.

de

extraccin,

en

permite

puede

se

calcular

puede

para

factorizada
la

comunes

circuito

se

puertas

de

forma

ilustrar

Para
siones

entradas
de

del

retardo

que
de

factorizada

respectivamente,C

EF.

X2
de

puertas
niveles

tres

continuacin:

X,

nmero

factori
ms

de

vez

del

descomposicin

la

es

forma

La

El

en

incremento

Una

forma

hay

niveles

cuatro
un

la

en

factorizacin,

esta

26

es

para

Debido

63

ALES

tecnolgico.

mapeo

factorizacin

la

producios

puerta.

salidas,

entrada.

transformacin

de

de

suma

de

las

de

aplicar

la

8 entradas

inversores

segunda
all

original

ahorrndose

los

incluyendo
despus
ms

expresin

COMBINACION

en

trminos

la

lgico
Figura
compartidos,

para

2-27(b).

la

de

suma

El

excepto

AX,X2

flX,X2

X,X2)
original

productos
de

coste

para

de

entradas
los

B(X

inversores

en

puerta
de

la

Figura

para

las

entrada,

2-27(a)

funciones
es

de

la

para

originales
48.

Para

64

FUNDAMENTOS

DISEO

DEL

LGICO

DE

COMPUTADORAS

C
D

(b)
C

n^T

-t

O
o

>

>oJ

=_>

r>-

(c)

2-27

FIGURA
c

Ejemplo
en

dos

forma

de

es

sores

para

mas,

en

al
usar

buenas.

el

de

de

valor

de

de

amplio
rango
descomposicin
coste

compartidos

coste

entradas

de

las

transformaciones

soluciones

entradas,

no

es

factible

es

niveles

31.

de

entrada

de

puertas

reduciendo

alternativas

extraccin,

mltiples

de

circuito

un

entre

y la

la

en

al

cuanto

el
muestra

debido

general,

trminos

dividiendo

25,

ejemplo

Este

soluciones

sin

decompuesta.

de

optimizacin

la

obtencin

normalmente,

la

Con
la
el

complejidad
de
as

trminos

comparti

mitad.
de

coste

de
soluciones
que

En

entradas.

divi

determinar
realmente

solamente

pti
se

buscan

LGICOS

CIRCUITOS

clave

La

cin.

incorporan
de

ms

rutas

por

el

cambio

eliminacin,

circuito

mismo

que
dos

acortar

en

Debido

de

(retardo

una

especificacin

reducir

para

el

nmero

incremento
las

tes.

Hay

cin

de

el

nmero
de

solamente

X2.

X,.
acciones
eleccin

mejor

ya

puerta

3,

resultante

de
Mientras
el

reducir

ocurri

eliminacin

que

la

puerta

las

caractersticas

reducir
de

Otros
las

Ya

que

constituyen

AND.

OR.

funciones
y NOT.

lgicas

al

otros

lo

tipos

las

en

la

se

ruta

incluso

el

en

puertas

Figura

ha

obtenido

respectivos

puerta

factor

Esto
del

tambin
de

coste

El

elimina
variables

del

es

de

entradas

de

diagrama

lgico

usando

2-13,

Ejemplo

discutir

se

que

B.
tres

2-27(c).

la

incrementarlo

podra

las

eliminacin

ganancia
desaparecido.

ha

que
interesan

son

incrementa.

se

no

la

H.

puerta.

eliminaciones

de

la

principio,

retardo

del

entradas

facto

de

de
B

expre

de

entrada

factor

de

mecanismo

entradas

factorizacin

la

del

puerta

muestra

se

de

largo

se

procedimiento
Sin
embargo,
es

al

de

puerta

las

el

ms

la
en

general,

debido

adelante

en

eliminacin

para

reduccin

tal

diferencias

las
el

en

3.

Captulo

puertas
booleanas

un

factor

ha

con
es

combinacin

de

de

de

de

Claramente,
de

debera

se

B.

nmero

una

nmeros

adicional

retardo,
de

de

operaciones
construir

el

retardo

tipos

tas

los

retar

en

rutas

combinaciones

las

menos

entradas

necesaria

puertas

no

de

factor

reduccin

el

eliminacin

en

descomposicin
del

de

X3,

las

factor

qu

eliminacin
y

hay

equivalente

variable

la

de

en

para

lentas

circuito,

intermediarias.
la

efecto

al

para
de

ms

rutas
un

con

puerta.

determinar

puertas

las

su

de

puertas

contribuyen

son

entradas

de

respectivamente.

el

podra

casos

cuatro

por

mximo

variables

en

X2,

y 12.
nmero

sacando

que
la

podra

de

la

nmero

12.
el

que

debido

que.
de

0.

son

en

transformacin

la

entradas,

acortamiento

el

incrementos

pasan
de

rula

como

Para
de

varias

reemplaza

contemplar

Xt,
Los

Xv

ruta

tarda

que

estos

en

la

retardo

estas

de

Este

combinaciones:

estas

intermediarias

intermediarias

muestra

de

tres

variables

longitud
tiempo

de

usando

del

inversor)

un

entradas

problemticas

rutas

de

retardo

de

de

serie.

que
entradas

niveles

En

puertas.
as.

y ,4
nmero

factorizacin

en

de

longitudes

estas

puertas
tenemos

en

reducen

de

eliminar,

el

inversores.

otra

el

ruta,

reduccin

la

puertas

que

elimina

la
las

de

diferente
un

nmero

eliminacin

derecho

debera

se

de

normalmente

varios

en

reduccin

C.

que
tres

transforma

la

diseos,
en

Una

con

de

del

se

que

la

pero

optimizacin

la
muchos

travs

de

rutas

menos

aplicada

factores
en

estudios,

retardo

para

puertas,

entradas

de
lado

su

ai

los

ejemplo.

mayor

mnimo

transformacin

siones

El

ruta

incremento

un

La

res

la

varias

de

puertas

con

las

en

el

serie.

en

las

todas

caminos

estos

de

camino

un

siguiente

2-27(b),

Figura
que

retardo

circuito.

cer

2-7

la

de

de

nuestros

En

transformacin

de

secuencia

de

por

puertas
el

en

Ejemplo

Suponiendo

del

para
la

muestra

determinacin

la

puertas.

restringe
por

de

nmero

se

2-13

el

En

seal

una

el

de

se

la

solamente

entradas

circuito

de

reducir

entradas.

el

largas

necesario

EJEMPLO

de

es

de

lgica.

trataba

ahora,

nmero

sntesis

de

hasta
el

y la eleccin
fuera
del
mbito

herramientas

reducir
el

propagarse

final,

las

en

discusin,

trminos

ser

complejas

son

xito

con

extraccin

decisiones

Nuestra
o

transformaciones

descomposicin

Esas

se

realizar

para

la

en

usan

65

NACIONALES

COMIil

de

un

de

que

considerable

puertas

son

la

operaciones

implementar

para

encontramos

de

trminos

en

expresan
directo

de

posibilidad

la

inters

prctico.

viabilidad

Los
economa

booleana

puertas
que

de

implementar

puertas

con

considerar

factores

hay

y NOT.

OR.

AND,
funcin

una

con

otras

considerar

que
la

puerta

con

66

FUNDAMENTOS

electrnicos,

componentes
si

solas

se

usan

lo

largo

tas

en

del

del

resto

smbolos

Figura

2-28.

con

2-28

la

Figura
complejas.
Aunque

las

entrada,

podran

como

los

tipos

las

denomina

de

Y,y

NOT

Recuerde

culo

pequeo
negacin

gacin
fer produce

Las
el

sentido

que

la

entrada.

que

ms

El

buffer

triestado

de

una

que

y
La

AND
OR

y
estn

NOT-OR,

trinos

de
Un

leanas
solo

integrados,

de

las

si

mismas,

la

hecho,

De
lo

NOT.

de

una

operacin

las

tipo
una

se

de

ne

binario

valor

elctrica

seal

cr

Un

buffer.
al

igual

permi

para

de

propagacin

de

la

las

el

en

y el

puertas

las

AND

la

de

tipo

Este

puerta

OR

la
las

En

el

actuales

las

las

tecno

como

una

NAND

puertas
As.

realiza

se

puerta

primitivas

inversor

circuitos

los

en

NOT-

la

respecti

funciones

entrada,
booleana.

funcin

de

OR.

puerta

operacin.

son

una

OR

NAND

de

la

repre

abreviaturas

puerta

de

circuitos

los

de

la

y
son

para
smbolo

cualquier

puertas

AND.

solamente

con

ellos,

entre

dado.

seccin.

y OR
consideramos

Si

rpidos.

salidas

sus

momento

un

complemento

implementar
las

esta

NAND

y OR

que

en

grficos

ms

AND

puerta
indica

que

conectar

sea

operacin
respectivos

nombres

smbolos

NAND

Para

NAND.

de

muestra

en

El

NOT
usando

entrada

una

una

se

tipos

estos

lgicos

actuales.

muchas

veces

La
la

puerta

de

NAND

corresponde
vlido

no

en

NAND.

la
con

un

NOT

cada

boo

universal,
OR.

La

NOT.

smbo

un

por
NAND

seguida
AND.

operacin
entrada.

Si

operacin

puerta

una

puerta
una

en

2-30.

sustituye

una

resultando

funciones

puerta
de
AND.
a

y se

requiere

AND

operacin

salida

entrada

una

lgicas
Figura

la

en

las
una

es

operaciones

smbolo

un

NAND

puerta

realizado

ha

con

es

figura.

la

invierte

las

obtener

NAND

puerta

una

la

que

Esto

todas

implementar

para

mostrar

pueden

se

que
de

nicamente

usar

universal.

puertas

logra

la

de

de

puede

se

NAND
se

tarde

Los

mplemcntaciones

puerta
demostrar

puerta

ms

complemento

pueden

que

NOT.
OR

indicador

circuito

El

indicador

puertas.

puerta

como

puerta

detal e

simples

ms

de

obtenida

complemento

complemen
NOT.
un

es

tiempo

pueden

se

que

entradas

sus

OR.

puertas

mucho

usan

de

de

salida,

ms

que
solamente

usando

la

en

circuitos

l ama

tenemos

NOT

sentido

smbolo

los

de

se

de

puerta
al

un

el

reduce

(IEEE
circuito

El

de

salida
una

Elc

of

referimos

amplificar
se

tanto

el

formalmente

la

el

y
mostrados,

operacin
vez

designa
de

de

Logic

l ama

se

binario

binarias

inversor

en

una

nos

valor

puertas

anteriormente.

producir

inversor

puertas

variables

detal e

de

como

smbolos

los

definido

han

para

Los

circuitos

este

tipo

el

operacin
el

burbuja

consecuencia,

Como

dos

en

un

2-29

la

en

las

del

de

triangular

salida

en

de

por
se

puer

muestra

se

2-29.

for

se

smbolo

la

el

la
por

OR.

puertas
de puertas

de

tipos

estos

Figura

excepcin

Informalmente
el

discuten

de

degenerada

versin

en

seales

representa

una

para

la

en

para

de

X.ya que
principalmente

respectivamente.

con

tpicamente

las

se

compuestos

naturales

usa

nico
de

NAND

complemento

actuales

logas

es

sola

bsico

el

vamente.

l ama

mismo

conectadas

sean

uso

puerta

senta

El

se

y
binaria

grfico
lgico.

complemento

usan

circuito.

el

su

le

Figura

de

con

la

con

NOT

seal

una

la

las

especifica
Graphic

se

OR.

en

formas

Standard
Engineers

smbolo

F.
diferentes

mostrados,

se

burbuja.
lgica

puertas

por

de

circuito

tir

buffer

del
el

Este

la

tal

salida

funcin

de

con

circuito

una

la

seales

este

salida.
Las

AND.

puertas

lgico

designa

como

de

no

se

que

lgicas

puertas

solamente

muestra

se

(IEEE)

invierte

to.

2-28

rectangulares

91-1984).

Standard

seis

primy

entradas.

Electronics y

trica!

adicionales

Figura

dos

de las
mostradas

verdad

puertas

binaria

de

ms

smbolos

la

de

incorporacin

la

para

puertas

que

3-5.

de

puertas

variable

una

tener

tablas
como

de

puertas

Xe

todos

las

seis
se

especficas

de

tipos

otros

por

funcionales

puertas

representar

estos

Seccin

la

en

grficos

de

booleanas

funciones

implementar

para
utilidad

introducimos

tcnicas

Las

puerta
y la

seccin

muestran

la

puertas,

esta

texto.
se

de

otras

En

circuitos

COMPUTADORAS

DE

capacidad

con

frecuentemente.
los

la

combinacin

en

Los

de

LGICO

DISEO

DEL

se

aplica

La
e!

LGICOS

CIRCUITOS

Smbolos

Nombre

grficos

NOT

(inversor)

F=

=0-'

OR
Y

de

algebraica

Tabla
verdad

Ecuacin

Smbolo

AND

XY

1*

\
0

F=

Buffer

EX

triestado

Buffer

F=X

NAND

OR

Hi

FIGURA

de
La

excluye
grfico
en

las

como

0
0

0
0

se

muestra

la

combinacin

primitivas

digitales

lgicas

la

en

2-30.

Figura

las

inversiones

se

anulan

la

puerta

y resulta

OR.

funcin

una

DeMorgan.

2*28

Puertas

Teorema

0
0

1
1

E-

67

COMBINACIONALES

OR

puerta
(tiene
para
entradas.

exclusiva
valor

el

la

La

para)

XOR

puerta
OR

mostrada

(XOR)
0

es

exclusiva

similar

con

al

tiene

la

en

de
el

la

smbolo

puerta

Figura

2-29

es

similar

iguales

entradas

ambas
OR.

especial

excepto

en

para

la

designar

lnea

OR.
I.

El

curvada
esta

pero

smbolo
adicional

operacin.

La

68

LGICO

DISEO

DEL

FUNDAMENTOS

DE

COMPUTADORAS

Smbolos

Ecuacin

Smbolo

Nombre

OR

grficos

exclusiva

algebraica

YLy

(XOR)

rr

XY

rv

(XNOR)

F=

rF

Tabla
verdad
X

XY

X@Y

exclusiva

OR

de

XY

XY

XY

1
1

AND-OR-INVERSOR

F=WX

y-

(aoi)

OR-AND

-INVERSOR

(OAI)

F=(W

AND-OR

OR-AND

F(IF

(OA)

exclusiva
La

muchas
nmero

de

lgicas

entrada

esta

YZ

X){Y+Z)

X)(Y

Z)

de

complemento

OR

la

primitivas

complejas

digitales

exclusiva,

AND-OR-INVERT

diferentes
entradas

como

indica

se

AOI

cada
la

que

directa

se

le

denomina
a

la

el

la

con

AND

funcin

salidas

sus

puerta

OR.

AOI

una

Si

la

2-1

funcin
F

un

por

XY

ya

que

mplementada
TUV

del

conectadas

van

mplemcniada

como

de

complemento
dependiendo

AND-OR-INVERT
en

suponga

forma

(AOI)

F
A

burbuja

la

salida

grfico.

puerta
puertas

ejemplo,

el

es

smbolo

su

2-29

FIGURA
Puertas

OR

\
1

F=WX+YZ

(AO)

de

+WX+YZ

una

de

nmero

directamente
AOI

de

suma

productos.

la

Hay
AND

puertas
puerta

el

y
OR.

Por

es

consiste

en
es

una

AND

de

2 entradas

una

LGICOS

CIRCUITOS

69

COMBINACIONALES

NOT

Oo-

AND

AT

t>

OR

AOI
el

implementa
(OA)
para

l ama

lgicas

de
Adems,

complejas

de

suplemento,

para

est

disponible

en

en

la

Figura

2-29,

del

la

OR-AND

seales

AOI

necesario
del

costes

de

web

de

circuito

reducir

propagacin

implementacin
pgina

la

de
de

la

discute

que

CMOS,

la

del

fin

el

con

dual

(AO)

complejidad

la

Boole

la

es

AND-OR

La

sumas.

reducir

para

necesario

tiempo

(OAI)
de

especficas
el

Este

tecnologa

en

usan

se

NAND

puertas

con

producto
complemento.

el

funciones

reducen

CMOS

Circuitos

sin

complejas

puenas

implementacin

integrado.

de

y OAI

AOI

OR-AND-INVERT

LA

forma

en

de

las

3-2-2.

AOI

complemento

general,
la

le

se

versiones

son

En
to

la

XY=X+

2-30

FIGURA

Operaciones
entonces

XY

por

el

circui
circuito.

primitivas

puertas

www.librosite.net/

texto:

Mano.

Operador

Adems

de

clusivo
una

la

con

sus

operacin

OR

puertas
de

puerta

OR

exclusiva

identidades

lgica

exclusiva
mostrada

algebraicas
ejecuta

que

El

propias.
la

operador

Es

igual

1 si

slo

variable

una

de

denotado

exclusivo,

OR

ex

por

es

es

igual

El

1.

del

complemento

es

XY

entrada

equivalencia, el

como

de

operador

un

funcin

X@Y=XY
conocido

hay

OR

OR

OR

operador
exclusivo

tambin

exclusivo,

se

mediante

expresa

la

funcin

X
Es

igual

1 si

ambas

demostrar

puede
de

tabla

verdad

o,

entradas,
las

que

dos

sigue

como

F,

funciones
a

son

siguientes

identidades

se

pueden

X0=X
XX=

XY+

XY

iguales
complementos

continuacin,

X
Las

son

Y=

aplicar

si

entradas
de

la

manipulacin

+
a

>0(X

la

operacin

X1=X
0

ambas
una

por
XY (X

XX=I
X@Y=X@Y

otra,

algebraica:
=

XY
OR

exclusiva:

iguales

son

tanto

por

medio

0.

Se

de

la

70

FUNDAMENTOS

Se
la

DISEO

DEL

verificar

puede

operacin

OR

cin

LGICO

cada

exclusiva

de

una

identidades

estas

usando

una

asociativa;

como

AB

tabla

de

se

puede

Tambin

equivalente.

conmutativa

tanto

es

COMPUTADORAS

DE

booleana

expresin

su

por

verdad

reemplazando

mostrar

la

que

opera

sea.

(A@B)@C~A@(B@C)=A@BC
Esto

significa

tener

efecto

de

va

tres

Se

la

Una

funcin

usan

dos

de

exclusiva

puertas

concepto

discutida

Por

smbolo

Funcin

la

posibilidad

del

OR

entradas
de

OR

ordinaria
de

caso

para
esto,

dos

exclusiva

el

variables

puede

booleana

expresin

tres

ms

smbolo

funcin

la

ser

que
OR

cin

con

OR

que

la

OR

exclusiva

la

por

operador
Sin

entradas.

reemplaza

se

para

exclusiva

del
dos

ms

variables

smbolo

convencionales.

asociatividad

con

dos

la

por

funcin

XYZ

do.

de

dos

este

un

nmero

nombre

funcin
de

par

La

definicin

la

(a)

impar
de

impar

mero

minos

I.

marcados
la
1

en

el

puerta

ms
tiene

no

de

tienen

mapa

si

que

estos

por

los

como

se

muestra

salida

con

una

La

funcin
en

puerta

Se

la

la

OR

1 y
se

2-32.

exclusiva.

el

concreto,

con

igual

es

Por

I si

mientras

esto,
tres

que

ms

variables

define

se

la

opera
hablan

estrictamente
el

variables;

OR

nombre

funcin

los

que
el
se

tienen

un

ocho

minitr

de

complemento
puede

marcados

no

OR
obtener

La

otro.

caracterstico

patrn

puertas

adya

al

minitrminos

mediante
par

Los
el

La

mapa.
estar

uno

binarias

Vase

constituyen

dos

2-3l(b).

Figura

un

minitrminos

pueden

no

de

variables

la

en

cuatro

esto

y por
distanda

implementa
La

funcin
Los

impar.

mencionar
de

1,

la

una

en

funcin

debera

impar
impar
Figura

I.

variables.

cuyas
muestra

constituyen

ms

literales

minitrminos
se

En

consecuencia,
De
hecho,

tres

tienen

cuatro

mapa
el mapa.
nmero

un

par.

dos

menos

variables

dibujando
de

impar

al

en

siguiente:

variables

tres

iguales
igual

tres

con

clarificar

puede
funcin

la

booleana

variables.

minitrminos

cuatro

en

dos

se

de

ser
que
1. Como

funcin

XYZ

fundn

operacin

la

para

el

en

los

fundn

entradas,

de

caso

entre

l amada

impar,

El
con

distancia

con

dice

identifica

se

la

solamente

entre

Se

mapa.

para
con

{XY

son

iguales
como

impar
mapa

diferentes

son

el

en

funcin

el

muestra

funcin

centes

caso

funcin

la

de

2-31

Figura

al

exclusiva

tiene

variables

como

OR

una

equivalente.

booleana

(XY

variables

tres

variable

variables

correcto

aplicable

es

las

una

de

XYZ

la

que
si

slo

impar
mltiples

de

el

es

igual

variables

+
+

en

booleana

expresin
expresin

una

convertir

puede

se

su

en

claramente

es

exclusiva

exclusiva

la

de

ningn

variables

convertirse

indica

variable

una

tiene

dos

exclusivas

entradas.

con

reemplazando
tres

solamente

de

ORs

puertas

con

La

OR.

exclusivas

ms

la

de

OR

hay

reemplaza

se

de

no

X 7Z

en

las

exclusi

impar
operacin

La

sin

OR

operacin

expresar

construir

puerta

una

y
de

puertas

exclusivo

Por

ms

intercambiadas

ser
una

pueden

se

puede

se

AND,

puertas

dualidad,

para

razn,

esa

por

pueden
evaluar

podemos

que

dos

de

dos

continuacin.

entradas.

ningn

significa

exclusiva

OR

parntesis.

NOT.

sugiere

dos

La

sin

de

puerta

una

orden

cualquier

OR

el

embargo,
impar

Tambin

variables

exclusivo

OR

entradas

en

ms

dos

operacin.

variables

tres

con

las

que
en

la
exclusiva

reemplazando

funcin
de

LGICOS

CIRCUITOS

71

COMBINACIONALES

sCD

YZ
00

10

11

01

01

)XYZ

11

(a

00

to

(b )AB@C@D
2-M

FIGURA

Mapas

X-

impares

funciones

para

variables

mltiples

de

T>

Y~

T>
P

(a)

YZ

Salidas

en

Hastu

lgico.

En

puertas

de
de

do

porta

cualquier
simples.

tos

abierto,

puerta,

tal

de

I.

Por

proporcionan
imquepedancia se denota

puertas

haber

pueda

no

que

las

contra,

dos

puertas

de

puertas

dos

de

pueden

El

hacia

atrs

del

alta

impedancia

tener

de

de

puertas

sus

salidas

mismo

al

lgicas

la

estructuras

conduzcan

que

salidas

con

mirando

salidas

Hi-Z

salida

simplemente

que.
Las

restringimos

nos

valores

con

decir

quiere
desconectada.

aqu

pero

Hi-Z

como

salida

de

que

Hi-Z

encontra

podran

aparecer
de

entradas

con

conectadas
tener

com

se

circuito,

da

s.

entre

valores

con

las
esta

como

valor

y
y

l ama

se

tiempo
pueden

no

lgico

triestado

los

importantes,
valor

tercer

salida

de

valores

los

tienen

que

estructuras
un

que
como

aparece

Las

con

circuito

un

que

en

dos

que

salida

entradas

mltiples

de

puertas

introducimos
y

la

impares

solamente

seccin

esta

transmisin,

como

2-32

considerado

(dta

mos

FIGURA
Funciones

X@YZ@

impedancia

alta
hemos

ahora,

(b)

opuestos
salidas

sus

conec

tadas.
triestado

Buffers

Dos

diferentes.
es

valor

el

entrada

los

de

triestado

buffer

indica
estados

Hi-Z,al cual,

para

la

la

tabla

una

el

son

ha

se

nombre,

su

lgica

I y el

anteriormente

presentado

de

salida

lgica

lgico

de

la

le

denomina

triestado,

se

como

estados

tres

puer
estados

estado

tercer

Hi-Z

estado

como

las

tres

El

convencional.

lgica

de

una

muestra

estado

en

la

de

impedancia.

alta
ra

El

Como

primitivas.

tas

El

smbolo

2-33.

El
de

grfico
smbolo

habilitacin.

de

y
la

EN.

de

verdad

2-33(a)

Figura
que

entra

para
se

por

distingue
debajo

un

del
del

triestado

buffer
smbolo.

se

de

smbolo

Segn

un

la

presenta
normal

buffer
tabla

de

verdad

Figu
su

por
de

la

72

LGICO

DISEO

DEL

FUNDAMENTOS

DE

COMPUTADORAS

EN
OUT

IN

Smbolo

FIGURA

si

2-33(b),

EN

Las

de

2-34(a)

OL.

Centramos

M),

NI.
Para

2-34(b).

E/VI

circuitos

como

EN

Ya

que

dando

EN\

lugar
I y

la ENOsalida

de

valor

ENO

la

segunda

0.

as

tiene

(5)0

(SH
0

de

cuarta

Tabla

la

verdad

2-34

FIGURA

Buffers

de

tres

estados

formando

una

lnea

multiplexada

que

OL

la
Hi-Z.

inferior

quinta

Figura

aparecen

valor

un

Para
Hi-Z.

es

tiene

OL

contraro

caso

Hi-Z

El

verdad.

de
ambas

NO.

OL

(b)

lugar

iM

INI
0

de

del

salida

entradas

por
buffer

justamente

la

verdad

Ya
salida

es

tabla
dando

/ VI,

en

abierto

la

de

representado

La

formar

cuatro

tabla

la

para

IN.

multiplexada.

las

son

la

de

para
de

INPero
.

valor

salida

una

en

NO

es

de

valor

funcin

abierto,

circuito

fila

el

en

normal.

del

conectadas

buffer

del

superior

tercera

formar

muestra

se

circuito

NOun

con

OL

salida

salidas

buffer

del

sus

para
salidas

estructura

la
un

es

huffer

un

independiente

ambas

combinado
a

0.

como

conectar

esta

de
a

estados

tres

con

de

salida

tambin

OL

I.

la

verdad

de

comportndose

triestados

comportamiento
ENO
igual

abiertos.

el

NO.

El

en

de

irnpedancia
pueden

se

buffers

estudio

NO.

alta

triestado
dos

el

igualEN

es

de

es

buffer

muestra

OUT

I.

salida

del

salidas

Figura

valor

el

0,

2-33

Buffer

Figura

Tabla

ib)

lgico

Hi-Z

ES-

(a)

OUT

IN

el

valor

la

para
tabla

ocurre

fila

de

LGICOS

CIRCUITOS

de

Para

verdad.

ta

OL.

en

aparece
0.

en

la

verdad.

muchas
destruir

podra
Claramente

ENO

y EN\
vinculados

dos
tiene

no

son

ser

interesante

que

de

la
la

Adems,

el

2-34{b).

salida

del

de

puertas.

Este

cie

de

puertos.

desconectadas

por

la

cerrado

las

desconectados,

pueden

se

entre

Xe
en

Para

ilustrar

Y.En

selecciona

en

el

estado

el

un

circuito

por

las
de

de

transmisin,

lgico

de

control

exter

interruptores

modelo,

seales

las

no

inver

un

por

el

uno

estn

I.Xe

conectadas

son

para

interrup

un

por

0yC

jestn

que

Figura

conectadas

ser

abierto

interruptor

espe

La

conexiones
con

una

es

van

que
el

con

nivel

circuito.

un

modelo
SiC

KaX.

manera

INI,

separado,

cuatro

segn

un

entradas

2-35(d),

el

aparece
de

la

de
NO

entradas

en

seales

las

son

Es

sombreada

por

puntos
Tiene

transmisin.

modelo,

normal,

uso

Figura

2-34(a).

Figura

rea

presentado

conectan

Xa

inversor

un

las

hay

ser

dos

0, XeKse

buffers
para

(TG)),

que

Hi-Z.

lgicos,

y (c).

de

en

entre

para

2-35(6)

pasar

la
el

de

triesta-

los

de

solamente

de

Observe

in

tabla

decodificador

un

transmisin

y desconectar
de
la puerta
de control
y
=

representa
la

est

asegurar
buffers

que
uno

usar

la

en

para

es

puesto.
en

resul
que
y

humo

solamente
es

valor

su

calentamiento

punteadas

integrados
de

Figura

la

SiC=lyC
pueden

se

muestra

pasar
como

para

En

seales

como

circuitos

entradas

TG.

nunca

buffer

decodificador

inversor

valor

est

conectar

IEEE
las

el

puerta
para

son

el
lneas

las

en

conflicto

del

tiene

esto

importante

l amado

y C

dos

con

los

En

transmisin.

de

puerta

suficientemente

smbolo

el

de

El

salida

general,

I para

salida.

la

de

caso

asegurar

para
buffers.

el

es

tiempo.
igual

ser

el

NO.

la

diseador

En

producir

para
iconos

El

situacin.

muestra

no

en

por

mismo

verdad
OL

electrnico

los

Claramente,

que

muestra
o

simboliza

puede

se

circuito

circuito,

interruptor

alta

caso

de

transmisin

CMOS

2-35(a)

tabla

la

Figura

transistores

nas

el
como

en

suficientemente

posibilidad

Para

5.

est

1 hacia

lo

EN

bus.

conflicto

un

que

semejante

Una

EN.

tienen

Si

complicada.

buffer

I al

ms

es

del
se

evitar

resto.

de

de

Puertas

es

de

situacin

valores

sus

salida

iguales

examinar

tabla

so,

hay

seleccionable

entrada

tor

circuito,

la

1,

como

lnea

seales

las

generar

el

una

para

EN

veces

nunca

que

con

la

NO,

de

corriente

corriente

Esta

cluso

Pero

de

flujo

un

en

ambas

1 y ENO,
si IN
#

73

COMHINACIONALES

del

complemento

otro.

exclusiva

OR
las
C

tabla

no

de

existe

ninguna
de

ruta

la

OR

puerta
C

TG

por

la

As,

I.

se

como

La
la

TG

transmisin

igual

es

existe

0.

salida
indica

est

en

la

Figura

inversores.

proporciona

de

la

en

y dos

entrada

la entrada

exclusiva,

muestra

se

transmisin

y la
la

por

Si

TGO.

por

de

puertas

camino

un

rula

verdad

dos

transmisin,

de

puertas
1, existe

puerta

una
con

las

por

igual
ninguna
A,

con

de

uso

construida

rutas
es

existe

la

el

salida

=1yC

ruta

una

conectada

2-36(b).

Figura

Q-

(b)

TG

TG

X^ty
C

0 y C

(c)

(a)

<d)

2-35

FIGURA
Puerta

de

transmisin

(TG)

una

entrada

C controla
F.

para

1 conectando

i
C

2-36(a)
Si
F

por

TGO

con

A.

puerta
la

entrada
A,

con

conectando
Esto

no

F
da

lugar

74

FUNDAMENTOS

DISEO

DEL

LGICO

DE

COMPUTADORAS

TGO

TG1

TGO

Abierta

Cerrada

Cerrada

Abierta

Abierta

Cerrada

Cerrada

Abierta

TG1

(b)

(a)

FIGURA

2-36

Puerta

2-10

Resumen

del

Las

operaciones

dos

puertas,

minos
en

usadas

el

diseo

el

son

nmero

mapas-K.
formas
de

de

de

productos,

de

indiferencia.

niveles

mltiples

lgicos

operaciones
primitivos

NAND

y OR

sentado

una

clusiva.

junto

as

tanto

familia
las

lgica
puertas

complejas

con

la

compleja,
propiedades

sus

OR

de

circuito.

del
la

circui

un

puertas

pueden
especificadas

se

corresponden

que

se

Los

manipulacin

alge
las

optimizar
incompletamente

usar

para

circuitos

optimizar

para

puertas.
directamente

estn

no

ms

total

co

cannicas

optimizando

transformaciones

las
de

y OR

ms

primitiva

ilustrado

han

sumas,

efectiva

mapas
funciones

sumas,

niveles

AND
como

Estos

de

Se

la

una

pequeos.

ms

primitivas
en

son

de

se

formas

minimizar,

para

y el nmero
alternativa

circuito

variables,

coste

tr

en

booleanas

maxitrminos

Estas

producto

de

definido

Boole.
funciones

funciones.

las

de

de

manipular

para
minitrminos

de

verdad

al

producto
tres

con

cannicas

l ama

lgicos

componentes

lgebra

El

productos

entrada

tres

herramienta

medidas

circuitos

definen

digitales.

de
Dos

cuatro

de

suma

exclusiva

NOT

una

de

suma

de

hasta

optimizacin

condiciones
Las

de

literales

dos

la

en

tablas

puertas.

de

desde

braica

forma

en

niveles

dos

con

las

con

manipular

circuitos

con

circuitos

directamente

rresponden
pueden
to,

para

de

OR.

AND,
primitivas
sistemas
implementar
proporciona
formas
Las
lgicos.

operaciones,

estas

OR

transmisin

capitulo

lgicas

de

de

As,

popular.

implementadas
presentado

implemcntan

que

exclusiva,

han

se

tanto

Se
la

complemento,

su

primitivas

familias.

esas

como

elementos

por
las

ha

pre

OR

ex

matemticas.

Referencias
1.

BOOLE.

2.

Karnauch.

G.:

An

M.:

saction
3.

4.

D.

Dietmeyer,
M.

Mano,

5.

Roth,

6.

Ha

7.

WakERLY,

8.

M.:

C.
YES.

Digital
Fundamentis

P.:

Introduction
J.

Prentice

Hall,

Gajski.

D.

F.:

3rd

Design,

Design.

Digital

Design:

Saddle
4th

Principies

St.
.

NJ:

Bacon,

Allyn
Prentice

Paul:

ed.

Hall,
1992.

West,
MA:

3rd

593-99.

1953), y
Boston:

Reading.

Practices,

1854.ofthe

Logic

ed.

River.
ed.

Logic

Dover.

Map
3rd

Systems,

Upper

Logic
to

Digital

Digital
ed.

York:

Communi
part cation [ (Nov.

72,

AIElEeE.ctronics,

LogicDesign

H.:
J.

Methodfor
sof

L.:

New

LawofThougkl. nvestigation
of

of1988.
2002.

of
1993.

Addison-Wesley.
Saddle

Upper

NJ:

River.

2000.
D.:

Principies

of Digital

Design.

Upper

Saddle

River,

NJ:

Prentice

Hall.

1997.

LGICOS

CIRCUITOS

9.

Standard

IEEE
ment

Symbols

IEEE

Std

for

Graphic

Logic

91-1984.)

New

York:

problemas

ms

avanzados

IEEE

(Includes
of

Instilute

The

Sld

Electrical

75

COMUINACIONALF.S

9la-1991

SuppleEngineers.

y Electronics

1991.

Problemas

eEl

signo
disponible
2-1.

2-2.

indica

(+)
*

direccin

la

en

Demuestre

de
medio

por

de

(a)

Teorema

(b)

La

segunda

(c)

XY

YZ
la

AB

(c)

(d)

XY

XY

XZ

YZ

Demuestre

cada

X+Y

XZ

la

identidad

Y +

de

las

XY

ecuaciones

siguientes

YZ

BC

booleanas.

usando

la

booleanas.

usando

la

X_+

AB

de

XY

BC

cada

YZ

XZ+

de

una

ecuaciones

siguientes

las

AB

ABC

WXZ

WXY
WY

AC

Dado

que

WXZ

AB

1,

En

captulo

este

mentos

usando

elementos

1.

matemtica

para
que

Suponga
hay 24,
correspondiente
dos

cadenas

defina

elementos,

(a)

La

(b)

La

(c)
(d)

El

elemento

El

(e)

Para

elemento
cada

OR

AND

mnimo

(a)

las

que

acta

que

acta

elemento

de
ABC

siguientes
BC

bit

siguientes

puntos

para

dos

elementos

para

cada

dos

elementos

el
elemento

expresiones

del

la

la

nueva

el

base

Captulo

bits.
4-bit

ele

elementos

Entonces
binario

en

lgebra

de

lgebra

Boole

de

ma

correctas:

cada

el

en

de

bit

B)

dos
dos

cuatro

nibble
a

(A

forman

estudiar
de

el

es

aplicacin

que

lgebras

byte)

que

solamente

con

ms

vamos

que

Bpara

como

el

los

sean

como

A.

literales:
+

la

(A

{medio
elemento

un
en

de

uno

booleanas

operacin
operacin

Simplifique
ro

cada

identidades

las

que

Estas

bit

nibble

donde

Basndose

decimal.

en

bit
un

una

demostrar

para

con

binarias.

de

lgicas
cada

=_WY

Boole

de

lgebras

lgebra,

el

en

al+gebraiBca

booleanas

cadenas

son

elementos

16.

las

las

corresponden
operaciones

CD

XYZ_

especfica

otras

(A B + + B C + + C D) +

lgebra

un

definir

pueden
que

7.

usado

ha

se

Se

A pulaciBn
mani

la

use

XYZ +

+ D)(A D

BC

O y

CD

2-6.

identidades:

siguientes

las

algebraica:
WYZ

nera

solucin

una

XY

(c)

de

hay

que

una

BCD

(b>

de

XYZ

+ XZ

XY+Y

XY

(a)

2-5.

validez

variables:

tres

YZ

manipulacin

la

indica

(*)

K)OY

de

XY

(b)

2-4.

asterisco

algebraica:

(a)

verdad

de

para

identidad

manipulacin

2-3.

tablas

DeMorgan
ley distributiva:
=

el

http:/ www.librosite.net/Mano.

de

XZ

^Demuestre

Internet:

para
I para

el

el

lgebra
lgebra

A.

booleanas

las

expresiones

conteniendo

un

nme

76

DISEO

DEL

FUNDAMENTOS

2-7.

(b)

(c)

ABC

(d>

BC

(e)

(BACA

B)(

DE

COMEUTAL>ORAS

B)
AC

B(AD

BC)(BC
las

(a)

(AB

Usando

el

booleanas

tres

+literalXYZes

dosY(Z X literales

WX(Z

+_KZ)_+

(c)

X + + Z)

AB)(CD

Teorema

de

CD)

un
WYZ)_a

2-9.

(a)

Solamente

con

Solamente

con

*Encuentre

el

DeMorgan,

2-10.

AB

(b)

(VW

(c)

WX(YZ_+

la

(a)

(XY

<b)
2-11.

(A

exprese

la

funcin

BC

ABC

Para

AB

complemento.
complemento.

y de

siguientes

expresiones:

verdad

WXZ

tas

para

de

WXZ
de

Boole

F,segn

cada

y exprese

funcin

minitrminos

los

minitrminos

de

(c)
<d)
(e)

Enumere

los

minitrminos

de

forma
a

maxitrminos

funcin.

cada

de

F.

Ey

Fy

de

algebraica

expresiones

verdad:

de

los

Enumere

tabla

Enumere

en

siguiente

(b)

la

(a)

funciones,
maxitrminos:

de

YZ

siguientes
producto

B)(B

O
WXY +

Funciones

Z)
O) (AB

BC)

Exprese
Simplifique

AC

XZ)

+
+

las

de

Z)(Y_+

C)(A

minitrminos

Z)(Y

+B

de

de

(A

OR

las

tabla

suma

(c)

literal

literales

AND

de

YZ)+_IVX<Y

Obtenga
de

indicado:

X)Y+Z

ma

literales

de

(a)

(d)

de

operaciones
operaciones

complemento

nmero

cuatro

b>

al
XY

X(WA
+

AQ

AB

expresiones

XY

(b)

CD)

siguientes

(d)

*Reduzca

2-H.

LGICO

con

de

suma
un

nmero

minitrminos.

mnimo

de

literales.

en

for

LGICOS

CIRCUITOS

2-12.

las

*Convierta

siguientes

expresiones

formas

en

de

COMBINACIONALES

de

suma

productos

de

77

de

producto

sumas:

(a)

O IB (AB+

CD)
_

2-13.

(b)

(c)

04

Y)(Y

CD)(B

el

Dibuje
corresponder
no

X(X

lgico

2-15.

(b)

(c)

Optimice
(b)

F(X.

(d)

F(A, B.
la

2-20.

ABD

*Encuentre

mine

cules

F04.

Optimice
ios

(a)

XYXYZ
+XZ

WXY

ABC

F(W.

8,

5.Y. 6.Z)

8.

10.

13,

14.

/(0,

2,

3, 7, 8,

10,

12,

13)

10. D) 12.

9.

X,2, 5,Y, 8.Z) 9,


4, 6, 7. 9.

X/h(3,

de

las

11.

variables:

cuatro

15)

un

mapa:

13)

12.
13,

D)12,

de

mapa

14)

usando

booleanas,

los

son

esenciales:

D)

B. C.

siguientes
primos

WYZ WXY

14.

15)

dibujando

expresiones

siguientes

primero

cada

expre

li(0.
lw(0,

WYZ

implicantes

lodos

C.

B,
las

implicantes

13,

3.
2.

un

XZ

F(W,

F(A,

mapa:

mediante

booleanas

minitrminos

BD

un

mapa:

(b)

usando

booleana

funciones

los
un

7)

5.

Iw(2,

~S/w(0,

(a)

(a)
(b)
(c)

D)

B. C,

en

lm(0.

siguientes

^Encuentre

(c)

F(W.

F(A,

variables:

tres

Lm(

funciones

las

Optimice

de

mapa

ABC

siguientes

F(A,B, C.

un

WX(Y

BC

BC

X.

F(W,

sin

entradas

YZ

F(A,B. C.

(c)

2-19.

AC

las

(a)

2-18.

las

expresin

XZXYZ

Y)

mediante

7)

Y,6. Z)7)

3, 4.

+ ABABC

m(0,

XZ(W

booleanas

6.

5.

siguiente

Optimice

(a)
(b)

1, 3,

Z)

ecuaciones

siguientes

*Optimice
(b)

2-17,

de

complementos

+_D(BC

BD)

Em(0. I. B. 2,4.6)O

F(A,

(b)

debera

diagrama

YZ

Im(3.

(a)

2-16.

Z)

BC)

+WY(X

Y,Z)

(c)

(c)

WZ+

A(BD

las

F(X.

los

que

El

disponibles.
WXY

(a)

Suponga

ecuacin.

la

booleanas.

expresiones

siguientes

las

para

exactamente

estn

(a)

2-14.

BC EF)

diagrama

Z)

primos

las

para

12.
14. 15)
13,
5,Y, 7.Z) 8. 10.
2, 3, 5. 7, 8, 10, I i, 14, 15)
14.
1, 3. 4, 5, 9, D)10,
11, 12. Zm(13,
X,2,

booleanas.

y deter

funciones

aplicando
4,Y,

5.Z)

7.

8.

9.

la

regla

12,

14.

15)
todos

encontrando

booleanas

esenciales

Lm(0, X. I,

funciones

siguientes

de

15)

seleccin:

los

implicantes

primos

78

FUNDAMENTOS

Ib)

2-21.

2-22.

F(A,

F{W,X,Y.Z)

Optimice

las

F{W.

(b)

F(A,

de

(
(

(c)

2-25.

C.

(a)

1?.

(b)

FA.
F(W,

(c)

F(A.

B,C)

2-27.

la

(b)

F(W.

Use

extraccin

inversores.

(a)

FA,

(b)

G(A,

de

producto

sumas:

14)
de

suma

productos

de

forma

(2)

ABCD

D)(A D)(B

8,

de

(I)

D)

de

suma

D)(A

productos

(2)

forma

de

de

indiferen

pro

12,

10,

13)

13)

3,

5.

7,

X,6.

8.Y.

Z)13,

4,

junto

11, D) 13),

C.

'<3,

Z/<2,
6,

junto
implicantes

los

condiciones

Im(4.

booleanas

primos

D)

X,

d(A, B,

implicantes

las

con

rf(A.B.
d(W,

14).

5),

funciones
los

D)F(A,

las

siguientes
(i)

4,

6.

14.

15)

7,

10.

12)

7)
condiciones

las

con

de

indiferencia

esenciales,

primos

funciones
de

C,
Y, Z)

de

B,C.

Y.

9, D) 11),
15), /(W.
el
las

aplique

B.

para
+

funciones
ABD D)

el

encontrar

nivel

mltiple

el

para

par

XY

10.

14)

11,
indiferencia

de

lm<0,

Zm(0,

2.

de

entradas

2.
5.

5.

10,

10.
12,

de
AND

puertas

12.

14)

14)

implemen-

puerta,
OR

y inversores.

WXZ

de

de

13)

5.

ABC

nmero

menor

3,

ABD

10,

Xr(2,
condiciones

C,

usando

WY+

las

Zm(7,

sumas:

nmero

menor

con

d(A.
B,
K.
X,
Z)

Z)

D)

de

producto

6,

encontrar

ABC

C.

9,

4.
para

Z)

(2)

3, 4.

niveles,
=

K,

productos

Im(3,

junto

booleanas

UM(\,

para

B.

suma

C.

X,

5. B. 6), C) d(A.
7)
lm(0,
X.
2.
Y.
5.
8.
14.
d{W,
15).
4, Z)
Sm(0,
6. 7, 8, 12,
B. C.
Xm{4.
15),
,

plementacin
y

13,
de

booleanas

2,

I,

descomposicin
de mltiples

F(A.B.

7.

5,
10.

siguientes

X.

(a)

3,

lm(0.

de

F(A, B.

Use

15)
12,

forma

forma

en

Sm(0.
lm<0.

B, C.

taciones

2-28.

C.

X,

forma

funciones

L/n(3,

Optimice

de

seleccin.

F(A,
F(W,

F(W,

nW(2.

todos
de

(a)
<b)

X/n(2,

siguientes

las

*Optimice

en

(c)
2-26.

funciones

D)
Y,ZF{W,
)

las
d\

(b)

15)

CD

+ + B D)(A

siguientes

B.

Optimice

(a)

11,
11.

(I)

13.

forma

en

en

12.

sumas:

cia

regla

11,

8,

BD

D)(

X,

la

7.

5.

2,X,Y. 3, 4, 8, 10,
2. 4, 5. 8. 10.

+ BB + +

F(A,

Encuentre

15)

sumas:

las

d.

4,

13.
10.

expresiones

de

(a)
<b)

+ AC

Optimice
ducto

3,

11. D) 12.

booleanas

lw(0,
riM(0.

siguientes

las

7.

funciones

D)

(b)

2-24.

C.

COMPUTADORAS

6.

2.

siguientes

B,

DE

5,

Zm(0.

Z)

Optimice
producto

Xml,

(c)

(a)

LGICO

c.

R.

(a)

2-23.

DISEO

DEL

funciones

Zm(0,

5,

11,

14.

D)15),

</(A,

B,C.

Zm(2,

7.

10,

11,

D)
14).

d(A,

B,

de

entradas

usando

dadas

C,

D)
D)

puertas

puertas

ZwlO)

Xm(

compartidas,

15)

irn-

AND

y OR

LGICOS

CIRCUITOS

2-29.

Use

eliminacin

una

forma

de

(b)
2-30.
2-31.

de

suma

G,H)

F(A,B.

(a)

el

que
la

Implemente

de

V.

Y. Z)

dual

del

OR

entradas

de

G(C.

(a)

(b)

la

Implemente
Construya

exclusiva

es

booleana

con

dados

en

X)

igual

complemento.

su

de

puertas

ABCD

exclusiva

OR

de

OR

exclusiva

ADF(A,

dos

usando

puerta

funciones

el

usando

AND.

puerta:

funcin

una

-I-BG

U(W.

B,C.
2-32.

de

conjuntos

niveles.

H,
+

los

de

uno

dos

YZU YZV,

funcin

de

cada

siguiente

nmero

menor

productos
ABC

T{U.

Demuestre

(flat en)

aplanar

para

79

COMUINACIONALES

D)

XY triestados+

buffHers

dos

interconectando

XZ

inversor.

un

buffers

triestados

dos

inversores.
2-33.

(a)

Conecte

las

salidas

la

mentar

de

(b)

el

2-34.

Use

2-35,

(b)

entradas

la

de

si

solamente

adicional

lgica

imple

para

(a)

parte

necesario

es

para
de

puertas

ABC

ABD

de

datos

de

habilitacin.

libre

de

contlictos

estar

libre

de

transmisin

los

buffers

la

en

y
triestado?

salida

por

pasan
Si

una

cambie

no.

conflictos.

estos

inversores

ABO

la

implementar

para

funcin

del

Pro

2-32.

Dependiendo
dejar
impedancia
(a)

las

diseo

entradas

Dson

Dy

genera

que

diseo

blema

C,

que
su

la

funcin
F

Suponga
lgica
Est

y aada

triestados.

buffers

tres

del

la

salida

de

de

circuito

un

familia

la

usada,

lgica

triestado

de

en

de

puertas

general

no

transmisin

es

en

buena

una

un

estado

idea

de

alta

de

alta

(Hi-Z).

Para

el

das

las

circuito

de

la

la

salida

de

puertas

combinaciones

impedancia.
Modifique
que

diseo

de

lgica
sea

de

para

habilitacin

1 (en

diseado

transmisin

entrada

cambiando
vez

de

Hi-Z).

las

en

la

que
las

salida
entradas

el

2-33.

Problema

est
de

en

habilitacin

un

to

presente
estado
de

manera

CAPTULO

3
lgico

Diseo
COMBINACIONAL

intro
circuitos
combinacionales.
Se
a disear
aprenderemos
el
diseo
ambos
esenciales
la jerarqua
para
top-down.
y del
del
di

se
real
i
z
ar
una
breve
de circuitos
Adems
descripcin
digitales.
hardware
de
los
asistido
seo
por
descripcin
computadora,
incluyendo
lenguajes
el diseo
cruci
a
l
e
s
en
l
a
s
n
t
e
si
s
dos
que
papel
e
s
y
conceptos
juegan
(HDLs)
lgica,
circuitos.
eficiente
de
los
modernos,
y complejos,
a la tecnolo
En la seccin
dei
relativos
de diseo
se
cubren
los conceptos
espacio
las
de
Se
la mplementacin
circuitos
presentan
pro
digitales.
ga subyacente
para
de
las
de
de
l
o
s
l
a
s
l
o
s
ni
v
el
e
s
parmetros
integracin,
piedades
y
lgicas,
puertas
de
Se
l
o
s
t

rmi
n
os
distintas
def
i
n
i
r
n
f
a
n-i
n
,
y tiempo
pro
tecnologas
lgicas.
de lgica
de
las
los
conceptos
positiva
y se introducirn
y negativa.
puertas,
pagacin
dimensiones
del
el equilibrio
las
distintas
entre
sobre
trataremos
Finalmente,
espacio

En

de

el

diseo,

Se
sentan

diseo,

Los
Los

distintos

esta

El

tecnolgico.
ejemplo

un

vistos

y
en

genrica

como

este

ellas
el

en

este
se

captulo
incluyendo

capitulo

son

mostr

en

las

manual

memorias.

en

del

todos

los

principio
componentes

el

de

simulacin

la

como

pre

ciclo

verificacin,

la
basadas

diagrama
a

diseo,

tecnologas

tas

Se
del

proceso

de

primeros

tres

ejemplos.

con

fundamentales
el

aplican

se

proceso

mtodo

el

tanto

introduccin

una

de
tal

y
final

paso

muestran
el siguiente

se
con

Los

principales.

pasos

optimizacin

usando

con

conceptos

genrica
computadora

programables

finaliza

captulo

conceptos

de
formulacin
no

medante
El

y prestaciones.
con
cinco

coste
diseo

ser

ciclo

un

computadora
de

pueden

como

presenta

muestra

lgica.
programable.
1.

de

uso

especificacin,
las
tecnologas
el mapeado

pasos,

se

captulo,

este

ducir
diseo

lgica

en

diseo

de
del

Captulo
digitales

una

FUNDAMENTOS

DISEO

DEL

Conceptos
En

al

Captulo

de

numero

puertas

adquiridos

sistemtico

de
de

uso

las

adquirir
herramientas

las

de

dependen
comportamiento
bits

interconexiones.

entradas

y
I

entrada

de

y de

salida

de

dos

conceptos

las

procedentes
diagrama
del

dicho

por

binaria

lgi

puertas

provienen

seal

El

as
6.

Captulo

el

muestra

no

entradas

salida,

seales

usadas

una

el

vez.

su

pasados.
de

de

se

seson

valores

en

entrada
ser

para
como

combinaciones

existe

de

toma

de

entrada.

las

de

blo
del

entorno

Cada

entorno.

que

la

salida.
entrada.

fundamentales

entradas

una

Antes

de

tambin

entrar

definir

el

l:

diseo

FIGURA

3-1

Diagrama

de

bloques

de

travs

de

el

valor

el

circuito

de

proceso

combinacional

las

diseo,
y

salidas

el

de

verdad
de

booleanas.
una

se

diseo

ca

cada

en

variables

mediante

expresa

un

posible

funciones

jerrquico

Para

tabla

una

de

se

Circuito
combinacional

binario

mediante

funciones

estas

valor

combinacin

cada

para

de
con

definirse

definirse

Cada

relacionados

salida

binarias
nico

un

puede

puede

de
de

posibles
entrada,

de

valores

combinacional,

variables

2"

de
combinacional

los

con

variable
n

variables

circuito

un

circuito
cada

las

de

lista

una

Un

para
de

3-1,
de

disponibles

existen

entrada,

forma,

esta

muestre

cin

Figura

variables

circuitos

secuencial

temporal
variables

entrada,

mis

ese

especificarse

que.
sus

estudiados

en
en

los

memoria

de

Un

secuenciales.

circuito

un

aceptan
la

fsicamente

existe

je

lgico.
variables

binaria
De

Las

estn

lenguajes
importantes

puede

que

secuencia

sern
de

salidas.

salida

los

entradas

contrario,

de

una

por

En

tpico.

variables

combinacin

salida.

una

las

las

diseo

determinadas,

estn

tambin

sino

interconectadas

lgicas

hacia

El
mas

las

de

salidas

entradas

variables

en

para
tcnicas

sistemas.

el

elementos

secuenciales

consiste

combinacional

Las

especificar

circuitos

puertas

Por

los

en

sus

debe

Los

seales

generan
circuito

de

Para

de

se

Las

lgico

actuales

circuito

un

bits.

almacenan

almacenados

combinacional

un

variable

valores

booleanas.

ecuaciones

que
bits

los

memorizados.

circuito

de

los
de

Un

ques
circuito,

y de

de

de

de

elementos

entradas

slo

como

realiza

conjunto

un

emplean

funcin

operaciones

por
combinacional

mediante

cuenciales

tiempo,

circuito

Un

instante.

puertas

por

con

de

computadora,

ser
combinacionales
pueden
salidas
lgicas
cuyas
real
i
z
adas
sobre
lgicas
una
lgica
operacin

digitales

formado

est

algunas

serie

herramientas

las

diseo

servirn

una

co

relacionarn

ejemplos

por
de

de
se

de

uso

asistido

los

aprovechar

proceso

complejos

diseo

el

minimizar

de

efectivo.

sistemas

para

del

lgica,

este

hace

fin

procedimiento

Varios

circuitos

son

eficiente

digital

nacional

instante

lgicamente

que
entrada.

lgicos

combi

de
de

sntesis

la

pasos

moderno

diseo

el

para

diseo

un

circuitos

cualquier

da

esenciales

de

lgi

puertas

es

un

computadora.

por

digital

diseo

top-down,herrami
las entas

para

circuito

los

el

capitulo

este

representar

distintas

con

formular

para

asistido

El

booleanas

de

de

capaces

las

presentaron

se

y ecuaciones
El propsito

anteriores

diseo

binarios

cdigos

2,

Captulo

expresiones

diseo.

son

descripcin
Los

cas

el

hardware,

necesarias

binarios
el

Adems,

de

en

que
diseo

el

rrquico.
de

automatizacin

combinacionales.

herramientas

prctica

implementacines.
los
captulos

en

circuitos

COMPUTADORAS

En
las

las

en

DE

nmeros

informacin.

optimizar

nocimientos

mo

de

aprendi

se

sobre

aprendimos

discretas

cas

diseo

de

cantidades

el

LGICO

presentarn

fun

LGICO

DISEO

Diseo

jerrquico
circuito

Un
de

l egar

nexin

de

Un

circuitos

parece

sistemas

circuitos

manejar

circuito.

modo

que

cuito

primigenio.

como

una

puede
bajando

Si

simple,

repetirse

tantas

ideas

bloques
interconexin

necesario.

Tenga

lgicos,

ha

se

igualmente

aplicarse

circui
for

para

de
del

Este

proceso

estamos

tra

circuito

sistemas

cir

disearse

para

ahora

que
aunque
el termino

los

poder

El

especificaciones
complejo
pequeos.

ms

empleado

disear
de

cuidadosamente

las

presente

interco

fin

el

y vencers.
interconectan

se

grande
bloques

otros

en

Con

definen

se

demasiado
dividir

la

posible

es

puertas.

bloques

puertas

(VLSI)

integracin

no

obedezca

resultase

volverse
circuitos

Los

de

complejidad,

divide

mtodo

interfaces

sus

su

sea

el

emplea
bloques.

de

manera,

de

inter-

lgicas
mil ones

tal

esta

trminos

en

estructuras

Con

puertas.

embargo,

escala

alta

muy

salidas

sus

contener

De

simple

l amaremos

pueden

de

y otras

interconexin

se

estos

como

veces

estas

de

la

Sin

lgicas
l egar

laberinto.

todava

con

pero,

mil ones

mediante

fundamentalmente

discusin

puede

de

que
de

bloque
puede

un

puertas

complejidad

formado

entidad

de

entradas

sus

funcionamiento.

complejo
procesador

mediante

funciones

circuito

de

incomprensible

menores

Las
el

decenas
un

piezas

en

el

slo

un

complejos
semejante

de

divide

se

mar

digital

muestra

que

modo

compone

hecho,

varias

contener

se

sistema
De

puertas

su

circuito

un

smbolo

un

exactamente

interconectadas.

lgicas
puede

esta

para

tratados

los

en

siguien

captulos.

tes

La
El

tcnica

el

esquemtico
cuales

es

de

nectan

bloque

el

circuito

de

generador

puertas

NAND.
se

Este
los
tructura

paridad

Tenga

un

entender

el

resultante
la

jerarqua

y enlazndolo

superior
rarqua

el

para
la

cmo

circuito

estructura

puertas

Este
En
de

que
de

conectados

si

puertas

un

la

lugar,

primer
un

asociados
circuito.

Por
de

generador
el

NAND.
entre

s,

frente

sin

representar,

aquellos
impar

circuitos

con

las

3-2

Figura
la

jerarquas

impar

esquema

del

la

en

los

la

9 entradas

smbolos

la

necesaria

en

necesarios

32

compac

cada

el

se

de

uno

con

esquemti
significa

Esto
en

NAND
la

las

son

algunos

puertas

je

diagrama
de

directamente
describir

rbol

Este

NAND.

de

bloque
la

ilustrar

bloques

smbolos
para

(b).

es

Observe
mas

representar

diseado

ser

del

para

para
32

va

La
el

por

copia

una

ayuda
jerrquicos.

smbo

de

diseado.

3-3

Figura

de

aparecen

relacin

hojas
representacin

solo

bloques

consistir
10

una

sern

complejidad

circuito
slo

3-2
los

3-3(a).

Las

obtener
en

la

en

empleando

pero

con

Figura
de

de

muestra

Figura
y

reduce

fin

se

muestra

cada

nivel,

representacin,
3-3(a).
Figura

esta

de

smbolo.

comenzando

invertido.

rbol

el

como

de

jerarqua
ejemplo,
paridad
a

de

la

puertas

partir

dicho

Usando
se

cmo

por

circuito

al

forman.

entradas

Con

la

de

los

de

forma
tal

lo

para

dos

un

de

jerrquico

de

interco

muestra

se

vez

desciende

implementacin

este
uno

se

implementan

se

que
representa
interconexiones,

las
que

puertas.

bloques

bloques

diagrama

titiles

ceptos

los
los

con

32

caso

reucii zar

podemos
corresponde
ta.

ellos.

este

en

jerarqua

su

se

que

diseo

como

una

vez

la

conoce

XOR

cada

caso,

(c)

parte

compuesto

En

empleado
smbolos

puertas

representa

que

tiene

resulta

que

NAND.

las

la

figura
lgico,

la

(a).
cada

parte

smbolo

cuatro

En

9 entradas.

(d),

el

Los

veces.

esta

la

idnticos,

ello

Por
4

de

cada

se

constituye
puede
debajo
por
de paridad

repite

parte

en

que

se

3 entradas.

se

3 entradas

la

esquema
diseo

de

de

de

diagrama

un

bloques

cuatro

en

3-2.

Figura

(a)

parte

smbolo

el

por

La

representa

se

la

en

entradas.

(b).

parte

circuito

impar
de

en

cuenta

en

por

de

modo

esquemas
de

paridad
impar

Finalmente,

sustituye

el

3 entradas

de

la

representado

partir
impar

de

de

impar
En

circuito

paridad

impar

interconectadas.

smbolo

el
decidido

de

paridad

formar

para

XOR

funcin

una

funcin

paridad
completo.

combinaeional

circuito

un

para

de

circuito
para
ha

diseador

muestra

se

funcin

el

para

esquemtico,

esquema
los

la

implementa
smbolo

un

esta

y vencers

divide

circuito

muestra

co

defina
s.

entre

mediante

representar

que

conectadas

el

puede

se

descripcin
implementacin.

una

to

83

COMHINACIONAL

implementacin

trminos
inter-

84

FUNDAMENTOS

del

jerrquica
En
caso,

aqu

circuito

que

simplificadas
segundo
lugar,
son
las hojas

sentaciones

solo

LGICO

DISEO

DEL

la

las

NAND.

puertas

Ya

De

3-3

que

esta

termina

las

forma,

la

un

conjunto

en

NAND

puertas
puertas

las

lgico,

diseo

en

3-2.

Figura
complejos.
la Figura

de

jerarqua

COMPUTADORAS

la

en

aparece
de circuitos

interesados

estamos

DE

de

se

hojas.

repre

En

este

electrnicos,

circuitos

son

NAND

permite

jerarqua

denominan

tenien
Estos
bsicos
son
los bloques
que
primitivas.
de bloques
son
un
prede
primitivas
tipo rudimentario
s
m
bol
o
t
i
e
nen
En
est
r
uct
u
ras
ms
ot
r
as
que
igualmente
pero
finidos.
general,
complejas
su
funcin
de esquemticos,
son
En
vez
tambin
puede
bloques
predefinidos.
lgico,
esquema
una
de funcionamiento.
sirva
como
modelo
definirse
medante
un
o
descripcin
que
programa
XOR
considerarse
en
la jerarqua
en
la Figura
las puertas
Por
3-3,
pueden
ejemplo,
representada
descri
b
e
l
o
s
XOR
de la Figu
como
En
t
a
l
el
caso,
bloques
bloques
diagrama
que
predefinidos.
La
l
a
3-3
t
e
rmi
n
ar
a
entonces
no
ser
a
necesari
o
.
de
ra
3-2
(d)
Figura
representacin
jerrquica
l
a
s
son
l
o
s
en
los
XOR.
En
predefinidos,
algunos
bloques
bloques
cualquier
jerarqua
hojas
los
ser
cuales
pueden
primitivas.
de

primitivas

tivos,

do

smbolo

tiene

no

diseo

simplemente,
lgico.

o,

esquema

Las

(b)

Circuito

interconexin

como

de

generadores

de

paridad

-4,
2

(c)

Generador
3 entradas
de bloques

de
como

paridad
interconexin

impar

de

XOR

(d)

FIGURA

Ejemplo

XOR

Bloque
de

interconexin

como

NAND

3-2
de

diseo

jerrquico

reutilizacin

de

bloques

bloques
de

impar

-4o

bloques

3 entradas

no

de

DISEO

Una

propiedad

tercera

de

tal

bloques,
del
bloque
slo
hay
XOR.

de
una

Esto

paridad

impar

y ocho

de

manera

mltiples

del

Este

reduce

concepto
Vase

complejos.
su
propio

como

3-3(b).

el

en

circuito

los

muestra

se

la

en

nicamente

tiene

el

en

no

necesario
el

puede

bloque.
bloque

de

diseo

de

un

emplear

en

circui

otros

de

circuitos

bloque

requiere

como

la

en

ser
del

el

gene

cuidado

necesite

reutilizacin,

esquema,

de
cuatro

En

instancia

para

bloque

generador
bloques,

solo

instancia
La

del

definidos

se
que
el diseo

en

cada

Figura

cabida

sentido

necesarios

3-3a).

el

<b).

parte

9 entradas.

se
una

copias

la

copia

repetidos,

tambin

circuito,

En

sido

donde

el

en

esfuerzos
del

implememacin

han

denomina

se

posiblemente,

y,

de

impar

bloques
lugares

los

reuti izahle

es

podr

hay

para
dichos

usar

usados

estos

diseo

bloque

reutilizacin
cuatro

XOR.
nica

una

un

bloques

todos

de
y

luego
paridad

y
de

Para
en

enormemente

la

en

que.

hardware

Figura

del

disear

los

usarse

bloque

diseo

que

circuito

idnticos.

sean

3 entradas

parte

bloque

la

es

(a),

85

AL

jerrquico
la

Kn

del

de
XOR

jerarqua

Un instanciblacioque
n.

lugares

la

determinado

el

la

podr

l ama

se

tos.

un

la

para

de

muchos
diseo

tiene

formar

niveles

que

presencia
uso

bloque

para

Este
de

solo

COMBINACION

diseo

y (b).

copias

impar

diseador
y

varios

y ocho

paridad

un

del

3-3(a)

Figuras

3 entradas
de

el

que
3 entradas

diseo.

Cada

de

resulta

que
la

en

impar
bloque

del

en

que

nico

un

muestra

se

respectivamente

suponga

samente

en

de

veces

ral,

su

paridad
copia
significa

importante

muy

como

LGICO

presenta

se

real

implementacin

del

circuito.
Tras
los

inferiores

bsicas

bloques
tado

el

en

los

de

la

particulares
predefinida
disponibles

imerconcciaban

diseo

de

puertas
dcadas

durante
formar

superior

impar

de
de

circuitos

de
de

de

sistemas.

las
de

un

estos

integracin

las

Actualmente,

paridad

Generador
de paridad

de

de

impar

impar

3 entradas

funcional
escala

libreras

de

las

Diagramas

de

impar

de

3 entradas

(a

jerarqua

de

la

Figura

pandad

9 entradas

Generador
de paridad
3 entradas

3-3

representando

herramientas

de
de

(b)
FIGURA

es

han

(MSI)

XOR

funcionales

media

impar

Generador

3 entradas

bloque
bloques

3*2

pane

mayor

referiremos

Generador

paridad

de

la

Nos

modo,

este

en

fun

proporcionan

que

primitivas.

centrare

simados

trabajar,

9 entradas

paridad

Impar

3 entradas

De

de

Muchos

como

Generador

paridad

al

5,

estn

bloques

diseadores

los

Captulos

usualmente

Son

funcionales.

impar

de

nivel

los

en

que

lgicos.

interconectadas.

Generador

Generador

diseos
Permiten

circuitos

diseo,

predefinidos

los

digital.
un

bloques

como

para

de

diseo

de

de

proceso

reutilizables

bloques
jerarqua
en

ciclo

del

acerca

en

empleadas

tiempo,

coleccin

discusin

atencin

niveles

ciones

del

la

completar
nuestra

mos

que

estos
una
es
se

86

FUNDAMENTOS

de

diseo

asistido

integrados

digitales
integrados

elementales

mas

significa
los

niveles

la

ca.

altos

manual

funcionales

diseo

realizado

para
del

maximizar

que
forman

el

en

diseo

emplean
un
catalogo
la implementacin
se

de

diseo

este

el

para
de

de

diseo

componentes
de

circuitos

diseo

top-down.
Para

top-down.

diseo
una

el

en

10

Captulo

asistido

herramientas

de

permiten
de

las

smbolos

nerar

diseo

bloques

permiten

circuito

del

como

y
con

usando

algunos

los

nivel

del

diseo

el

estos

casos

el

en

esta
que
revisio

las

y de

puedan
al

ser

alcanzada
como

diseo

cierta

una

gua

en

los

de

uso

un

para

ms

al

que
4

Captulo

frecuente.

ms

pueden

dividi

ser

funcionales.

bloques
contemplar

para

que

bottom-up

sistemas,

es,

funcionales

servir

funcionales

grandes

computadoras

bloques

diseo

ideas

estas

En

algn

debe

con

bloques
de

captura

jerrquicos
los
bloques
comportamiento
entero.

un

simulador

ejemplos.

circuitos

integrados

Finalmente,
el

diseo

Esta

Las

replicando

funcionales

que

las

desde

ms

construir

libreras

se

niveles

para

salidas.

entradas

lgiMostcoraremos

de

captura
la

de

smbolos

de

ayuda
esque

jerarqua.

En

grfi

permitiendo

ge

reutilizarlos.

asociados

modelos

unos

de

la

de

jerarqua
poder

tanto

aplicando
las

de

los

una

tienen

realiza

sin

libreras

caractersticos

tiempos
determine

de

smbolos

estos

de

y los
verificacin

herramientas

cualquiera
se
proporcionan

ayudan

esquemas

factible

resultara

no

(CAD).
en

funcionales,

bloques
y
el

verificar

circuito,

de

bloques
ms

computadora
por
interconectarlos

y
de

de

y de

asistido

dibujar
primitivas

primitivas

Las

conjunto
que

implementados

aplicaremos

complejos

herramientas

Las

cos.

los

durante

computadora

por
sistemas

de

diseo

nivel

de

circuitos

son

lgico

dedicar

del

bases

partes

jerarqua.

tambin
se

algunas
obtenido

diseo

bloques

texto

cmo

I,

un

descrip

esta

reusabilidad

realizar

parte

las

top-down.

Diseo

mas

este

la

el

forma,
en

de
la

inicial.

una

de

de

misma

diseo

bloques

estos

nivel

con

ya

las
el

en

perspectiva

una

de

ilustraremos

cmo

comenzando

la

circuito

construyendo
esfuerzos

7 y

Captulos
bloques

en

De
un

parte

gran

comenzar

nuestros

los

dividir

alcanzar

ese

lector

disponer

top-down.
cmo

especificacin

travs

del

necesario

es

abajo

familiaridad

la

revisa

se

hacia

la

diseo

el

para

concreto

hasta

de

diseo

tanto

alcanzar

diseo

un

automti

entonces

necesario

un

Para

lgico.
sntesis

En

es

Para

menudo

objetivos
de

Entonces

que

manera

los

jerarqua

nivel

ese

As,

centraremos

la

eliminada.

el

de

alguno
arriba

dado

la

es

diseo

bloques.

En

necesario,

sea

significativamente
diseo.

del

predefinidos

como

Entonces,
y

lenguaje

un

y fiabilidad.

su

los

Esto

mediante

veces

permitir

separa

altos

(bottom-up).Adems,

violar

desde

guiar
en

se

ms

tantas

lgica.
optimiza

se

realidad

niveles

los

lgica

(top-down).

abajo
o

prestaciones

coste,

para
ms
en

arriba

limitada;

maestra

todava

la

prctica,

mdulos

hacia

ser

texto,

probablemente,
permitan

dos

la

hacia

pueda

como

dividir
la

hacia
texto

bloques,

en

pequeos

automtica,

de

de

automticamente

sntesis

uso

transferidas

son

En

convierte

divide

se

necesario

en

recorrer

violacin
En

se

En

abajo
puede

necesario

nes

puede

ser

la

para

de

circuito

arriba

de

mediante

especifica
objetivos

se

los

con

suficientemente

HDL

el

ser

circuito

junto
el

bloques

diseo

ciclo

diseo

disponibles.
especialmente

ideal,

es

del

manual,

primitivas

debe

(HDL),

del

como

cin

lgica

bloques
ampliamente
digitales.
y sistemas

de

hardware

conseguir
lgico
descripcin

hasta

diseo

el proceso
funcionamiento

el

que

descripcin

cos

similares

bloques

top-down

de

el

COMPUTADORAS

Estos

usan

computadoras

para

DE

incluyen

se

que

Preferiblemente,

El

computadora
grandes.

por

cicuitos

Diseo

LGICO

DISEO

DEL

los

jerrqui

bloques
a

los
esta

que

bloques
simulacin

al

DISEO

Las
o

os

de

primitivas
de

parmetros
generados

las

libreras

retardo,

tienen

tambin

puede

que

automticamente

informacin

otra

como

lgico

especificacin

una

en

87

COMBINACIONAL

el

por

de

partir

asociada

empleada

ser

LGICO

lenguaje

ser

cruciales

fsica
dise

optimizar

para

un

rea

es

de

descripcin

hardware.

de

Lenguajes
Hasta

hemos

ahora,

Sin

embargo,

mencionado

Inicialmente,
Ms

nes.

el

en

cualquier
lenguajes

en

Los
estn

ms

curso

fundamentalmente
la

que

Una

los

obvia

de

nexin
da

componentes,

netlisset,

lo

emplea
logra

se

se

que

Sin
que
de

se

operaciones

puede

definir

presente
presentan

todas

que
el

deben

pre

propiedad
Otra

cin

de

de

el

menta

de

lgica

por

el

los

HDLs

De

tas

herramientas

la

verificacin

del

amplio

definirse

debe

ventaja

ms

diseo

primiti
con

es

la

diseo

sistema

un

nivel

de

top-

entero

em

redefinir-

puede

ciclo

del

resultado
funcionales.

de

Tenga

descripciones
de tiempo,

mismas
una

tablas

el

en

como

es

ms

algo

para

re

siem

vital

entradas.

Esta

causas

principales

las

Elctricos
sus

asistido

el

VHDL
Los

sobre

en

lgica

de

acompaada
de

manual

lgico

La

lgica.
nivel

interconexin

una

diseo

sntesis

denominado

de

librera

una

primitivas
consigue

se

descrip

transferen

imple-

que

el

que

de
diseo

eficiente.

ms
HDL:

hardware.

HDLs

sntesis

de
eliminar

los
intermedio

nivel

un

descripcin
al

mucho

Ingenieros
cumplir

el

HDL.

booleanas.

alto

las

para
diseo

do

uso

herramienta

forma,
dos

lgicos
del

con

HDLs.

dicha

esta

diseo

de

mismos

los

hara

dicho

emplea

y bloques
todas
estas
que
necesariamente

no

pero

interco

cada

para

de
de

primitivas

una

referi

se

en

nivel,

Ya

funciones,
valores

como

manera,

simularse.

de

se

descripcin

alternati

una

simulacin.

esta

alto

distinguen
paralelo

secuenciales.

ecuaciones

muy

de

en

estructural,

cuando

Finalmente,

trminos

pueden

la

para

pero

describir

escribirse

De

nivel.

programacin,

modelos

representar

esta

bajo
en

tambin

evidente

esperamos

Se

tal

de

aritmticas.

diseo,

ms

final

Una

sea

de

de

trminos

convertir

existen

una

ciclo
de

en

responsables
puede

compleja
para
Instituto

del

sistema

circuito.

lenguajes

estos

fase

(RTL).

el

descripcin,

permite

causas
un

Actualmente

estndar

la

de

puede

componentes

exactitud

empleo

registros

entre

las

entregando

las

HDL

como

simulacin
el

justifican

que

esquemtica.

de

descripcin

disponer

ms

ellos.

de

aunque

para

lgica

Puede

complejas

sistema

la

hace

se

manera

La

pueden
y portable

uniforme

HDL

esta

necesario

de

aplicacio

populares

operaciones
operaciones
proporcionar

es

de

simulacin

modelos

ms

del

la
es

estos

descripciones
una
descripcin
estas
descripciones

responder
de

esto,

entonces

describen

que

estructural.
en

cabo

con

mismo

de

ms

lenguajes
comportamientos.

describen

programacin
descripcin
se
emplea

descripcin

l evar

una

obtiene

de

en

ciclo

sus

lenguajes,

sus

programacin

el

en

ellos.

los

hardware

entrada

como

potencia

Cmo
en

se

denomina

informacin

y subdividirse

diseo,

cia

la

HDL.

pleando

lenguajes
lenguajes
el lenguaje

representacin

una

representar

para
verdad

los

HDL,

un

embargo,

down,
se

emplea
poder

Para

Si

va.

de

se

como

esquemtico.

lenguajes

los
para
Cuando

esquemticos.

parecidos

son

los

de

uno

ocasionalmente.

describiendo

ambos

vea

se

slo

VerilogK.

y
detal e

slo

estructuras

de

mayora

aplicacin

va

los

de

dichos

con

hardware

describir

l egado
lenguajes

VHDL

presentarn
imparta

se

que

de

sobre

se

descripcin

de

orientados

mientras

4.

Captulo

otro

han

empleo

brevemente

hardware

descripcin

lenguajes

estos

el

discutiremos

de

lenguajes

moderno

justificaremos

tarde,

Comenzando
que

los

diseo

el

en

diseo.

hardware

descripcin

Verilog11

lenguajes
y

son

Electrnicos

respectivos
esquemticos.
por
computadora

los

son

que

estndar

muy
definidos,

(IEEE).

estndares.

Este
HDLs

Los

mientras

como
empleados
aprobados
Cualquier
mplementacin

de

proceso
son

portables

que

las

lenguajes
publicados
de

estandarizacin
a

herramientas

da
de

travs
de

distin

captura

88

DEL

DISEO

suelen

ser

FUNDAMENTOS

de

esquemas
de

numero

los

circuitos

de

integrados

tndar
tarde

adquirida
propietario

lenguaje
haremos

texto

opcionales

por

y la

macin.

Durante

sintcticas

realizados
variables

del

simulacin

pleando
Dada

El

mecanismo

de

DUT

la

lgica

uniforme

moria

de

tienen

coste

la

la

para

la

sntesis

Figura

lgica.

(plano
del

de

lo

El

usuario

el
es

los
resulta

que

representa

se

circuito

detal es

del

quien

proporciona

circuito

un

ciclo

di

de

mediante

herra
Este

sntesis

de

permiten

me

el

lgica
equili

mejor

avanzados.

diseos
a

de

final.

buscar

causa

descripcin

elementos

por

integrado
y

la

es

la

herramientas

Las

tanto

analizar,

lgica

transformar

puede

se

flujo

enfoque,

otro

del

transforma
formado

del

en

de

que

Este

proporciona

sntesis

lgica

diseo

esencial

diagrama

por

niveles

de

optimizado
netlist

una

circuito.

sntesis

dibujo)
integrado.

em

es

dispositivo

testbench

un

herramientas

netlist

puede

software
y

mltiples

en

La
este

layout
parte

prestaciones,
3-4

de
un

simulador

de
del

HDLs.
en

fabricacin

buena
y

circuito

La
em

se

correctas.

sean

del

emplearse

Posteriormente,
el

en

consideracin

entre

un

nacional.
fsico

base
en

En

combi
diseo

como

de

HDL.

las

defecto.

teslbench

funciones

construccin

puede

los

de

todas

denominado

que

entradas

disponibilidad

creciente

uso

en

lgica

mientas

la

anteriormente,
del

por
interactivo

El

test).

hardware

comprobando
las

funcionamiento

correcto

cuales

Este

fija

complejo,
de

usualmente
de

La

que

el

los

elaboracin

original.

modo

se

de

y la

valores
o

reglas
Durante

uno

HDL

sus

las

descripcin

cada

hardware

comprobar,

lado

un

por
simulador.

del

verificar

indic

desencadenante

expresada

salida

verificacin

Sntesis

RTL,

generar

de

progra

diseo.

anlisis

lotes)

(banco

coleccin

salidas

sus

el
de

del

emplear
son:

inicializacin

(por
eficiente

una

y analizan

mano,

top-downpara

que

va

describe

de

lenguajes

descripcin
o

modo

hora

esta

La

testbench

se

la

son

ellos.

usuario.

describir

para
denominada

diseo

testbench
de

seo

se

HDLs

especial
el

necesidad

usualmente

los

de

ejecucin.
especificados

en

el

fija

que

los

del

su

valores

simulacin

entradas

incluye
al

la

de

simulacin
para

los

modelo

de

de

simulador

la

este

texto

de

violaciones

final

un

Normalmente,

de

mdulos

resultado

fue

procedimiento

mediante
de

El

ninguno

intermedia

interconexin

una

este

detectar

representacin
representada

es

En

del

simulacin.

los

IEEE.

partes

de

para

diseo

modelo

un

al

HDL

entradas

genera

del

Estas

pasos
la

por

descripcin

Verilog"

lenguajes

similar

una

del
jerarqua
de
descripcin
su
comportamiento.

simulacin

de

que

elimina

brio

el

(DUT).

test

se

es

de

estructura

una

la

comprueba

se

de
un

Automation,

tiempo,

tpico

Los

compilador

un

por

entonces

ejecuta
conjunto
la capacidad

un

sirve

HDL

compilador

modelo

procedimiento

ba
programa
en

estndar

los

finalmente

la

entregado

es

Cmo

del

por

el

por

modelo

plear
descripcin
bajo
aplican

efectan

una

un

seguidos

se

nicamente

cualquiera

de

simulacin.

la

para

desarrollado
del

Design

un

lenguaje
Verilog11.

un

VHDL

existe

concreto,

Durante

en

ambos

abordar

Gateway

Inc.

convirti

se

profesor

anlisis,

conseguir

definido

Systems.
a

HDL

recorre

hasta

aplana

Design

fue

posteriormente,

compaa.

una

que

particulares.

parte

como

convertirse,

para

por

entrada

elaboracin
el

(VHSIC)

inicializacin.

elaboracin,se

esta

desarrollado

como

y semnticas

la

fue

su

del

elaboracin

anlisis,

para

HDL

anlisis

velocidad

introduccin

permitirn
independencia

descripcin

alta

Unidos

antes

productos

VHDL

buen

un

mucho

sus

VHSIC.

Estados

los

estndar

desarrollados
para

para

de

lenguajes

estos

veces

nicas

hardware

posteriormente

pero
breve

una

lenguajes,

caractersticas

Defensa

Cadenee"

Con
una

muy

de

Adems,

propios

de

VerilogH

IEEE.

del

ms

fabricante.

sus

incorporan
de descripcin

lenguaje
Departamento

del

contrato

un

de

y que

significa

COMPUTADORAS

cada

para

disponen

estndar,

lenguajes

DE

nicas

compaas

VHDL

jo

LGICO

alto

nivel
la

descripcin

de

los

necesarios

pasos
HDL

del

circuito

LGICO

DISEO

disear

los

cluyen
de

nes

fan-out

rea

promisos
posible

mente.

permitidos
cidad,
y

lo

de

tanto

por

velocidades,
En

presada

la

xin

ternativo

segundo

se

es

circuito

implementar
la optimizacin

restricciones
niveles.

La

la

nica

una
en

el

que

Usualmente
es

seguida

representacin

el

gran

altas

fabricacin

ms

tambin

ba

puede

se

adicional,

ex

disponibles

lgicos
informacin

ltima

traduccin

es

de

las

los
es

realizan

optimizaciones
tecnolgico

de

ejemplo,
mismas

variables,
que
a

que

deno

primitivas
formato

un

al

ellos.

emplear

puede
si

bloques
procesado

intercone

una

en

Se

Por

ser

materializarse

descripcin

la

de

librera

la
entre

intermedio

mapeado

una

trabajar

puede
de

tomados

optimizacin.

por

de
y velo

rea

potencia

Esta
la

es

puede

lgica

compartida
se

por

esta

intermedio.
funcin

y ser
formato

en

la

propagacin
empleo

tendr

elementos

interconexiones

las
es

formato

misma

vez,

la

sntesis

Usual

optimizaciones.
3-4

tambin

lgica
de
el

obtiene

se

especificadas.
optimizacin

de

proceso

simplificar

para

del

el

en

el

necesite
de

carga.

com

rea.

informacin

los

Figura
no

informacin

grupos

paso

preoplimizacin
partes

Esta

describe

la

memoria

de

y elementos

el
de

rpido

necesita

retardo

integrado.

Ambos,

de

consumo

efectuar

informacin

La

representa

que

El

intermedio.

el

de

Tambin

relativos,

sntesis

que
de

los

del

mediante

no

que

trminos

de

sntesis

de

proceso

velocidad.
circuito

circuito

en

restricciones

las

el

y ser,
sofisticadas,

la
un

Un

tecnologa,
parmetros

netsuslist

como

genricas
tecnolgica.

librera

de

verificar
en

formato

puertas

minada

de

paso

un

de

as

hora

primer

HDL

librera

una

el

en
a

El

de

maximizarse

posible,

restriccio

Las

mximos

es

in

Normalmente,
minimizarse

tiempos

Tambin

herramienta

La

de

Normalmente,

sntesis

de

restriccin.

una

dentro

intentar

forma

costosa.

rea

en

debe

que

circuito.

ms

optimizado

para

circuito.

del
ser

circuito

el

salidas.

sntesis.

la

elctricas

las

en

de

en

restricciones

mxima

carga

lgica

Las

diseo.

optimizacin

intentar

debe

coste

herramientas
forma

usar

para
esencial

el

en

ser

como
en

caminos
que

la

sntesis

de

herramienta

una

del

expresan
del

se

fabricacin

su

algunas

especificar

velocidad

varios

de

permitida
general

directiva

indicar

podr

rata.

rea
una

requisitos

tienen

rea

para
las

mediante

directiva

otra

fijan

nivel

alto

y restricciones
las puertas
de
etapas

mxima

la

largo
general,
impacto

de

lmites

de

flujo

dirigen

indicar
los

de

permisibles

y velocidad
de rea

es

3-4

Diagrama

distintos

los

como

FIGURA

89

COMBINACIONAL

se

detecta

requieran.

para
dos

intentar

de

paso
en

que

varias

funcin

esta

lo

sustituye

un

Lo

slo

siguiente

alcanzar

niveles

y
las

puertas

las

mltiples
AND,

90

FUNDAMENTOS

OR

los

rea

nal

y
existente

cin

se

dad

inversores

los

dichas

aplicar

durante

alcanzar

las

restricciones

las

guir
imposibles,

de

satisfacer.

netlist

que

puertas

las

corresponde
bloques

otros

El

Seccin

la

en

3-6.

empleada

existe,

las

potenciales
las

tar

alcanzarlas.

puertas
del

restricciones

de

Propiedades
IC)

contiene

el

integrado,
desde

el

chip

lados

de

IC

web

Niveles
ia

de

los

de

integracin
ha

los

IC

de

los

aumentado

seccin

trataremos

que
fabricantes.

ICs

bi

objetivo
existe

Adems,

las

breve

una

que

conjunto

un

sobre

funciones

de

discusin

considerarse

la

acerca

hora

de

inten

soporte

El

nmero

de

cientos
la

en

datos

fabrica.

pines
del

superficie
o

los

en

un

ido

considerablemente.

mejorando,

y
oscilar

puede

encapsulados
encapsulado

catalogo
es

el

nmero

Se

acostumbra

formar

Para

las

conexiones

desde

14

fcil

de

esta

referirse

encapsu-

IC

tiene

un

Ca

la

informacin

informacin

contenidas

puertas

sueldan

identificarlo.
y toda

encontrar

los

para
Cada

permite

que

descripcin

circuito

un
se

mayores.

la

con

Normalmente,

chip.

plstico,

que
To

almacenamiento.

de

del

dentro

integrado
chip,

circuito

denominado

elementos

entre

Un

integrados.
cokxjuialmente

lgicas
cermico

de

ha

circuitos

silicio,

un

varios

impreso
hojas

de

puertas

nterconectados

hasta

diversos

de

tecnologa
silicio

las

discutire

que

informacin

la

implementacin

de

esta

de

externos.

unas

de

acerca

sitios

pines
pequeos

publica

necesaria

las

de

caso

piezas.

y realizaremos
deben
que

partir

sobre

identificacin

fabricante

el

(FPGA)
genera

pa

y enrutan
En

campo

una

entrada

lgicos

fsico

tecnologa
propiedades.

propiedades,
compromisos

los

como

estn

ms

En

semiconductor

monta

se

sus

diseo.

sus

electrnicos

hasta

de

nmero

al

construyen

cristal

un

una

disponibles

y de

se

es

chip

ne

puertas

componentes

estos

es

como

fabricarlo.

en

diseo

las

no

almacenamiento,

sirve

elementos
para

del

de

dado,

diseo

un

primitivas
aplicarse
primitivas

las

componentes

dos

la

dentro

lgica

circuito

que
manual

optimizacin
de

salida

los

programables

puertas
similar

la

diseo

digitales

circuitos

(abreviado

Segn
chip

deben

que

de

da

las

son

restricciones

de

suponer
y

Esta

del

puede
disear

elementos

por
colocan

el

arrays
hen-amienta

cada

para

cules

compuesto

si

difciles,

muy

diseo.

tecnolgico

combtnacional.

conse

diseo

de

Usualmente

de

probabili
grandes,
para

diseador

puede
del

optimiza

la
circuitos

son

el

HDL

objetivos
mapeado

fsicamente

que

programar

para

determina

Los

una

el

los

procesos

generando
los

como

espacio

de

ellos,

satisfactorio,

Modificar

la

optimizacin

stas

el
adicio

manera

para

de

que

diseo

un

esquemtico
de lgica

un

fsico

diseo

entre

naria

3-2

programables

mos

de

demostrar

esta
ser,

fases

muchas

alcanzar

para
los

funcionales

de

interconexiones

lgica

resultado

el

herramientas

piezas

la

de

puede

optimizacin
para

HDL.

el

de

evaluar

de

informacin

complejas,

aumentando

La

sntesis

fin

el
la

emplea

se

de

necesitarse

especificadas
de conseguir

fin

partes
se

diseo.
Pueden

restricciones

estas

algunas
Tpicamente,

mente

puertas

tecnolgico

del

Con

tecnolgica.

librera

herramientas

con

mapeado

lento.

la
dichas

Adems,

restricciones

modificar

de

asociados
el

complejo

muy

COMPUTADORAS

procedentes

libreras,

puede

DE

puertas
velocidad

de

parmetros

proceso
alcanzar

cesite

LGICO

por
en

de

un

ra

DISEO

DEL

en

los

los

en

un

encapsulados

nico

LGICO

DISEO

de

como

mediana,

pequea,
de

pequeo

mero

de

puertas

escala

gran

aquellos

diferenciar

para

formados

otros

los
desde

por.

formados

chips

miles

con

decenas

hasta

un

mil ones

de

puertas.

contienen

Integracin
algunas

salidas

de

las

de

numero

100

den

ser

puertas

primitivas

es

son

parecidas

de

escala

sitivos

VLSI

debido

al

desde

VLSI

ahora,

circuitos

tecnologa

plean

en

digitales

integrados

concreta

con

y circuitos
la construccin
la

circuital.

vas

basadas

pue

digital
y el

que

seales.

diseo

estructuras

ejem
dispo

Los

de

computadoras

bajo

comparativamente,
complejas

su,

dispositivos
Algunos

Cl.

por
de

fa

cuya

de
de

Los

basada
y

Galio

Silicio

los

que

es

bajo

cuales

los

la

que
de

consumo

lo

fun

electrnicos
la

solo

em

As,

tecnologa.

debido

(SiGe)

se

que
a

Las

por

disposi

desarrollase

pueden

predomina
potencia.

hacen

propios

sus

nombre

dan

y Silicio-Germanio

(AsGa)

alta

su

densi
alternati

tecnologas
se
emplean

especfi

velocidad.

alta

muy

dispositivos

son

en

su

base

distintos

bsicos

tambin
de

dispone

tecnologa
en

sino

funcin

su

por

3-5
de

de

NAND

puerta

una

7 entradas

de

puertas

con

entradas.

menos

tecnolgicos
diseo

tecnologa
tecnologa
quier

de

de

un

circuito

de

mximo

electrnico

implementacin

que
el
para

de

nmero
una

de
salida

Los

emplee.
son

nmero
el

caractersticas

existen
se

implementacin

Fan-inespecifica
Fan-outespecifica
fan-out

en
como

(Veson

puertas

crear

Cada

complejos.

prestaciones

Implementacin

el

VLSI)

de

densidad

clasifican

se

circuitos

los
CMOS

buenas

FIGURA

Parmetros

slo

circuitales

mas

circuitos

que

digitales

y 5.

contienen

viable.

implementan.

se

de

Arseniuro

para

Captulos

sistemas

procesado
digitales

gran

funciones

programables.

diseadores

los

econmicamente

y estructuras

tecnologa

en

su
a

no

digitales

sus

camente

permitido

que

bsicos

actualmente
dad

los

de

inte

Las

los

dispositivos
a

con

circuitos

circuitos

electrnicos

ciones

mundo

ha

son

dispositivos

bits.

cuatro
en

incluye

para
sistemas

transistores,

los

resultaba

no

de

Los

el

chips

los

de

mil ones

de

los

de

LSI)
LSI

IC.

son

sumas

que

decenas

complejos

Tecnologas
la

hasta

pines

describiremos

y mdulos
pequeas
Scal
e
ryLar ge integracin

miles

Normalmente,

refiere

se

que
y las
el

entradas

del

Normalmente,

ntegrated,

memorias

tamao

MSI)
como

encapsulado.

por

revolucionado

hasta

Scale

puertas

varios

pequeo
tecnologa

bricacin.

bloques

de

han

La

coste.

bsicas
funcionales

(Large

integracin

microprocesadores

son

los

dispositivScal
os e
Las

de

nmero

ntegrated,
encapsulado.

cada

por

el

los

encapsulado.
encapsulado.

del

pines
por

Scale

digitales

procesadores,

alta

est

puertas

funciones

limitado

refiere

se

nico

un

los

(Mdium
100

miles

contener

tivos

escala

realizar

de

10

que

10

de

de

independientes

en

directamente

menor

media

SSI)

(Small

conectan

se

algunos
pequeos

Muy

pueden
plos

escala

puertas

escala

Alta
tre

pequea

puertas

Integracin
aproximadamente
capaces
grados
MSI
digitales

En

gran
de

91

NACIONAL

COMU1

los

diferentes

parmetros
parmetros
y

principales

que

la

segn

caracterizan

cual

siguientes:

entradas

disponibles

cargas
determina

estndar

en

puerta.

una

atacadas
que

por
la

salida

la

salida

de

puede

atacar

puerta.

una

sin

afectar

El

e\ a

92

FUNDAMENTOS

DISEO

DEL

!as

prestaciones
pendiendo
de
Margen
al

de

Coste.

la

La

puerta.

las

de

de

maneras

superpuesto
final

coste

la

se

circuito

del

cambio

un

que

en

seal

una

funcionamiento

de

exista

que

travs

se

de

un

propa
circuito

de

las

puertas

el

tiempo

transcurrido

jado

hasta

que
pasa
valor

de

salida

de

forma
la

de

calor,

de

de

L.

velocidad,

y consumida
la
que

modo

y de

trabajo

la

por

de

capacidad
requisitos

los

de

la
de

nivel

la

salida.

Se

pasa
define

de

de

de

tensin.

que

seal

La

la

de

IN

propagacin

razn

la

por

ENTRADA

P-

SALIDA

FIGURA

Tiempo

.V
de

propagacin

para

un

inversor

de

de
alto

nivel

de

tensin

50%,

del

de

dependiendo
propagacin

como
se

elige

propaga

bajo

camino
las

de

por

prefijado,
el
el

mayor
mximo

seal

la

medio
de

un

pul.

prefi

cuando

ser

pasa
tambin

/pj
que

lograr

intercone
NAND

prefijado,

tiempo
tensin,

Para

tiempo

un

por

seal;

entrada

fundamental

puerta.

de

tambin

El

debe

puerta

una

puerta,

una

una

propagacin

suelen
de

la

el

pasa

tensin,

de
de

tiempo

de
IN

nivel

otro

por
el

definidos.

anteriormente

mues

inversor.

determina

se

tiempo

prefijados
voltaje

la

cmo
un

entrada

nivel

niveles

tecnolgico,

muestra

de
se

mapeado

cmo
de

tensin

desde

OUT

seal

Esto
de

entradas

El

otro

por

del

salida

se

entradas

velocidad

la
se

muestra

propagacin.

otros

la

de
cinco.

de

proceso
3-5
de

3-6

que

mximo

transcurrido

que
H de

cuatro
con

el

Figura
de

usarse

continuacin

nmero

slo

tan

NAND

puertas

pasa
niveles

diseador,

el
a

emplea,

Los

el

para

fan-in.En la Figura

propagacin

ENTRADA

alimentacin

temperatura

relacionadas

OUT
a

tiempo
a

de

fuente

importantes

durante

desde

l egar

hasta

prefijado

se

mnimo

el

la

en

primitivas

parmetros

la

pueden
mide

de

ellos.

alta

La

Mide

de

diversas

que,
circuito.

del

al

propagacin

de

son

las

PROPAGACIN
tres

pos

de

funcin

de

empleando

definen

sicin

salida

contribucin

para
velocidad

La

disipa

se

menor

mapea

DE

/PLH

extrada
en

en

Se

lgicas,

potencia

de

fan-in

puertas

el

externo

la
la

de

puerta.

tiempo

electrnicas

mayor
se

entre

la

mayor

tecnologas
limitado

con

salida

sobre

necesario

de

parmetros
algunos

slo

cin.

de

de

chip.

consideraciones

TIEMPO

ruido

de

voltaje

medida

una

consumida

estos

menudo,

entradas

de

tiempo

considerar

de

Para

de

el

salida

la

Es

debe

todos

FAN-IN

xin

la

del

detal es

puertas

definir

puede

se

indeseados
es

Es

del

ms

mente

nivel

puerta

una

entrada

se

Aunque

estndar

contiene.

disipada.
potencia

disipacin
refrigeracin

est,

carga

circuito.

Potencia

tran

La

cambios

inversamente

dicho

COMPUTADORAS

mximo

propagacin.

desde

de

de

DE

empleada.
el

provoca

la

que

depende

puerta.

Es
no

de

tecnologa

coste

integrado
Tiempo

dicha

Ruido.

El

gue

la

de

entrada,

de

LGICO

familias

bajo

alto

de

nivel

tensin

en

una

tran

de

los

tiem

de

los

dos

LGICO

DISEO

valores

es

desde

propagarse

de

las

los

productos

modelar

retardo

de

excepto

si
nunca

puerta

una

de

favorecer

tra

la

seal

de

de

la

seal,

indica

flanco
que
salida

acabe

al

el
El

flanco

el
d

no

puerta

para

rechazo

el

flanco

para

medir

aproximacin
una

Por

carga

ejemplo,

FIGURA

Ejemplo

existe

flanco

cambiar

en

la

la

entrada

la

en

el
del

rechazo

y el

el
de
de

la

ND.
de

ID.

en

la

el

el

del

usar

puerta

una

ataca

y que

puede

3-7
de

comportamiento

de

retardos

de

transporte

inerciales

antes

d
c

ningn

se

mide

ocu

aparece.
lo

con

Cada

la

en

flanco

flanco

d,

representar

de

antes

ocurre

aparece
el

flanco

estndar.

inversor

determinado

no

produce

no

carga
la

que

ND
b

que
el

ND.

determinado

salida
a

salida

flanco

flanco

flanco

Debido

flanco

aparece

un

aparece
la

en

que
el

despus

no,

es

salida

salida

estado

de

aparece

flanco
Dado

flanco

tiempo

si

segundo

cuestin.

des

denominaremos

determinar

el

con

aparece

que
tambin

onda

onda

entrada

modelada
de

de

de
la

fin

mues

se

en

salida

3-7
el

forma

la

excepcin
retardo,

con

de

un
en

el

fin

el

La

valor

un

Figura
Con

variacin

forma

la

salida

sobre

Ins.
a

inercial,

flanco

despus

durante

ocurre

Como

el
no

de

es

La

tambin

cada

el

que

inercial.

retardos,

tras

ns

retardo,

una

Con
si

al

ignorado
de

flanco

representa
estndar.

rechazo
es

sin
de

onda.
el

rechazo

retardo

onda

observar
para

de
obtuvo

de)

de

rechazo

tiempo

aparece.
Una

carga

de
b

el

contra,

de

se

rechazo
e

los

transporte,

menor

igual.

coloreada

barra
de

propagacin

que

de

Una

de

transporte

de

de

tiempo

veces

va

determinado

un

retardo

tiempo

de

comportamientos

tiempo

caso

forma

retardos:

retardo.

de

muchas

las
tras

de

El

sus

modelo

el

de

al

reflejar.

se

distintos:

intervalo

un

propagacin

los

un

forma

debemos

ID,

tiempo
tiempo

finalizar

Fan-OUT
una

salida

el

el
la

similar

es
en

veces
no

de

la

una

inercial

ambos

retardo

Para

en

producen

sin

muestra

ns.

retardo

se

de

AND
de

determinar
cambio

la

ID.

flanco

de

cada

en

acabe

derecha

Para

que

Por

la

de

entrada

retardo

puerta

idntica

es

modelo

la

dos

en

para

modelos

el

de

negra

transporte

la

rPLH
dos

en

mediante

tiempo

un

lnea

de

plazada
desplazada.
(edge)

de

emplean

En

cambios

entendimiento

salida

pequea

y una
retardo

el

que
modelada

mejor

un

los

de

de

como

se

seal

una

especifican,

inercia!.

cambian

tarda

que

cambios

retardo

de

primero

mayor
AND

salida

de

el
rechazo.

retardo

modelo

valores

de

muestra

rre

El

los

determinado,

de

largo

normalmente

rPHL

simulacin

respuesta

como

propagacin.

que

tiempo

y el

transporte
salida

la

de

puertas

de

tanto

la

durante

ms

tiempo

fabricantes

Los

tpicos

el

encontrar

por
salidas.

las

mximos
las

en

retardo

entradas

valores

Para

riaciones

preocupados

estamos

que

93

COMBINAC.ONAL

entrada

que
cambio.

fan-out

unidades

en

una

carga

el

de

94

FUNDAMENTOS

DISEO

LGICO

estndar.

Si

DEL

igual

1.0

igual

es

carga
6.0

carga

de

cada

ms

familia
de

puerta

determinada,

modo

si

que

transicin,

la

mitidos.
8

fijo

ms

de

OR

de

NAND

de

3 entradas

inversor

frmula

carga

estndar.

el

para

retardo

de

la

la SL

es

el

Despreciando
cargada

las

de

suma

los

puerta

NAND

de

0.07

del

se

per
excitar

podra
de

el

muestra

las

de

tiempo

considere

que

al

estn

cargas

el

modo,

tabla

como

pro

retardo

un

ejemplo.

prximo

fan-out

entradas

4 entradas

las

de

siguientes

puertas,

es

ns

la

por

puerta.

calculado

la

para

NAND

puerta

cuando

est

bien

de

fan-outdeben,
Las

implementar
aadirse

ocupada

varias

con

presenten

que

debern

buffers
el
por

en

de

capaz

cuenta

durante

mayores

que

Puertas

con

debern

grandes

una

de

No

de

calcu

puesto

obstante,

proporcionar

la

buena

una

el

los

fan-out
reemplazarse

del

paso

mapeado

permitidos
mayores

que
varias

por

tec

la

por
el

tecno

mximo
puertas,

salidas.

sus

de

clula

ignorarlo,

debida

difcil

es

fan-in

puertas.

demasiado
a

coste

la

con

retardo

retardo.

tenerse

puertas

retardos

Normalmente,

superficie

el

diseo

del

integrado.

mtodo

un

ns

fraccin

imprudente

de
del

componente

0.129

la

circuito

el

en

ni

LOO)

veces

siendo

cableado

informacin
esta

muchas
An

del
esta

1.00

velocidad,

despreciable.

ignorar
fan-incomo

ciclo

debern
o

de

se

el

del

COSTE
la

ca

mximos

trminos

en

base
a

retardo

(0.80

disposicin

dispone

se

aqu
Tanto

la

alta

es

no

de

no

estimacin,

nolgico
loga
permitido

de

determinado:

excitadas

0.021

de

cableado

depende

pues
ahora

que

De

estndar

cargas

estndar

este

una

en

0.021

el

cableado,

0.07

circuitos

modernos

capacidad
lar.

L.

es

/pj
En

una

tiempo

valores

cargas

De
o

conecta

estndar

estndar

por

de
los

puerta,

puerta.

estndar

carga

cargas

retardo

la

tal

se

y de

denominado

nmero

de

estndar

donde

de
la

puerta

una

cargas

carga

1.00

1.00

de

0.80

de

frmula

4 entradas

de

nmero

un

entradas

de

el

sucede

salida

como

la

puerta

entradas.

sus

excitada,

retardo

NAND

puerta

una

representando

una

sencil a

de

supere

en

de

como

pasar

la

una

modela

lgicos,
sobre

funcin

actualidad
de

se

tiempo,

es

mximo
real

estndar

del

puerta

fan-out

una

carga

Clculo

3-1
salida

cada

por

transicin

propagacin

mediante

retardo

un

carga

de

de

una

salida

puertas
carga

en

este

mayor,

estndar
el

retardos

expresarse

EJEMPLO

cada

los

puede

un

con

1.0

capacidades,

afecta

pagacin

puerta

presentan

que

de

la

tarda

salida

tiempo
fan-out

niveles

cambio,

es

la

una

es

la

en

en

otras

excitar

puede
fan-out

CMOS,

carga
de

los

En

puerta

el

que

la

sobre
la

mximo

fan-out

una

la

entradas

efecto
que

de

sin

las

lgicas.

salida

excitarse

representa

que

tambin

dar,

el

tiene

tiempo

el

en

la

As.

inversores

Puesto

La

carga

pueden
ejemplo,

que
Por

hasta

influye

del

fan-out

el

entonces

puerta
mximo

limitada

CMOS,

familias

otras

sobre

aumenta.

pacitivas

La

de

determinacin

puertas

cableado

inversores,

estos

determinada

una

queda

las

no

de

de

La

Para

al

seis

salida

discusin

capacitiva

cargas

excita
la

fan-out.

lgicas.

carga

las

con

ms,

debida

Esta

menudo

puerta

COMPUTADORAS

Nuestra

familias

integrado

capacidad.

una

una

An

concreta.

las

circuito

un

DE

mximo

lgica

popular

en

estndar.

cargas
denominada

mxima

la

primitiva
primitiva

los

en
en

el

integrados

circuitos

layout

del

circuito.

se

El

calcula

rea

en

del

layout

base

de

LGICO

DISEO

la

clula
clula.

nmero

de
se

Lgica

positiva

toman

de

uno

de

seal

los

Si

que

asignar

el

nivel

determinan

el

valor
de

sea)

Lgica

de

Esta
el

Valor
la

de

grfico

positiva
independientemente
compartiendo

lgica

Sin

embargo,
el

salida,
salida

al

de
de

el

nmero

puerta

un

operacin

dos

Ahora
0

de

estas

niveles

total

de
H.

para

OR.

entradas
a

El

aunque

si

trabajar

no

resultado

es
con

las

filas

la

trabaja

es

el

funcin
la

de

la

tabla

27

las

adems

los

mr

de
desordenadas

misma
la

respecto

La
I

smbolo

El

puertas
de

expresiones
importante

un

a,

las

optimizacin
posible

ahorro

d.

c,

La

e.

las

de

entradas
el

en

reducir

circui
an

ms

niveles.

fsica,

asignando

3-9(e).

Figura

voltios.
un

AND

puertas
diferentes

mltiples

puerta

la
La

3-9(d),

ser

es

de

3-9(b).

Figura

aparece

la

optimizacin

la

quien

verdad

AND.

directamente
no

usuario
de

Figura

BCD

va

el

tanto

asignando

consigue

se

trmino

que

verdad

tabla
y L

la

en

detenemos

la

ser

la

positiva,
operacin

la

exige

el

producto

con

de

de

comunes

14.

L.

voltios

lgica

funciones

esta

negativa
tabla

concretos

trminos

en

de

son

aparece

que

CMOS

puerta

verdad

este

mediante

ejemplo,

en

de

lgicas

puertas

comprendiendo

es

la

se

Para

lgica

en

pues

valores
de

emplean

se

ejemplo,

compartidas,

puertas

con

vamos

funciones.

Si

productos

Por

implementa

que

cuatro

los

reduce

se

las

cuando

siete

entradas.

nivel

negativa

por

tabla

la

de

AND

de

AND

seis
de

y L.

que

puerta

de

el

lgica

puerta

estas

total

AND

la

supone

una

Lgica

catlogo

de
con

de

puertas

nmero

la
OR

puertas
to

de

nmero

cuanto

en

del

corresponde

se

definen

negativa.

3-9(c)

Figura

tabla

Implementar
OR.

la

y cmo

Valor

Consideremos,

fsico

tal

lgico

polaridad

seal

obtenido

ha

se

comportamiento

La

en

positiva

un

3-8

FIGURA

de
o

otro

hablamos

la

sea)

(b)

los

son

puerta

y el

escogera
engaosos,

son

No

bien

ms

Valor

integrados

valores

negativa

sino

negativa

negativas.

lgico

circuitos

de

tabla
de

L.

los

como

verdad

de

lgica

emplear
3-9(a).

un

datos

lgicos

tabla
y

de

hojas

lgica

positiva

posii va

el

cualquier

lgico
lgicos,
lgico,

valores

representar
en

como

Seales

indica

pro

entradas.

de

de
1

un

seal

para

tabla

dicha

rea

esta

nmero

salidas

representa

sistema

positivas
de
lgica,
lgico.

tipo

cada

con

(a)

Figura

al

de

entradas

de

partir

de

LO

valores

de
del

de

proporcional

es

normalizado

entradas

trminos

Los

tensiones

las

niveles
un

decida

interiores

clula

nmero

valor

Un

alto

contrario,

lgico.

la

de

la

valor

obtenida

de
L.

de

elige
el

tanto

que
asociados

binarias

VaJor

Las

de
al

el
la

interconexiones

las

rea

proporcional

seales

se

Por

tener

seal

de

genes

3-8.
el

pueden

una

de

el

entonces

valores:

diferentes

maneras

representar

para

seales

las

posibles

Figura
positiva.

lgica

en

bajo

la

en

sistema

al

cableado,

layout.
precisa

un

ms

las

dos
dos

muestra

al

usualmente
de

coste

transiciones,
entre

Existen

lgico.
se

del

transistores

y negativa

las

Excluyendo

los

debida

total

estimacin

porciona

rea

contiene,

que
rea

el

conoce

una

de

tamao

el

transistores

Si

clula.

al

proporcional
Despreciando

es

dicha

95

COMB1NACIONAL

Esta

tabla

su

ordenacin

un

1 para

L
la

representa
habitual.

96

DISEO

DEL

FUNDAMENTOS

LGICO

x-

Y-

Tabla

(a)

de
H

con

verdad

(b)

Y-

1
verdad

3-9(f)

Figura
pequeos
dad.
Siempre

de

que

dicha

que
cionar

seal

lgica

FIGURA

tanto

conversin

La

de

0 y 0 por

por
de

la

operacin

de

la

funcin

entradas

I tanto
de

y
uno

ridad

de

negativa

las
y

entradas

de

de

Un

propagacin.

incluyendo

una

puerta
la

componente

puerta.
dual

incluir
del

todas

circuito

de

las

fsica

OR

lgica

en

intercambia
que
de 0 y 1 forma

polaridad
operaciones
grficos)
los

las

que
libro

parte
el

produce

en

este

lgica

en

salida,

una

de

cuenta

En

en

conversin

cambio

polaridad

darse

trabajan

puertas

intercambio

de

indicadores

operacin

el

tringulos
polari
significar
fun
puede
negativa.

Los

puerta

smbolos

sus

OR.

puerta
una

todas

cambiado.

han

de

con

adems

los

es

el

(y

son

misma

operacin

indicadores

y debe
las

que

dada,
OR

los

como

una

manera,

la

operaciones

la

viceversa
esta

puerta

entrada

una

modo,
o

esta

de

salidas

una

de
AND

las

(y

y viceversa.
smbolos

visto

fan-out
con

existe

que
mayor

un

fan-out
debida

relacin

de
a

16.00

las

tiempo

de

grficos
pola
lgica

de

emplearemos

positiva.

estndar

de

fan-out
propagacin.

estndar.

cargas

cargas

el

entre

el

aumenta

El

atacadas,

puerta

una

Por
retardo

de

los

ejemplo,
a

es

un

travs
0.406

de
ns.

sus

An

definiciones
no

dual

todas

diseo

hemos

anterioridad,

tiene

salidas

dual,
De

negativa,

que

Compromisos
Con

de

asumiremos

Dado

funcin

en

lgica

con

salidas.

funcin

olvidarse

trabaje

se

la

convertidas
debe

no

la

de

las
en

negativa.
lgica
positiva
en
positiva
y
en

la

por

obtiene

grficos)

cuando

de

polaridad
este

como

implementada

smbolos

ms,

negativa

obtencin

salidas

en

negativa

en

De

lgica

entradas

en

negativa

negativa

como

de

AND

lgica

lgica

en

indicador

puerta

una

positiva

lgica

entradas

las

un

en

supone

como

de

grfico

en

OR

lgica

en

3-9

smbolo

aparezca
se

positiva

Puerta

(f)

verdad

negativa

en

tanto

aparecen

que

lgica

en

Tabla

el

muestra

AND

Puerta

(d)

positiva

lgica

Demostracin

La

diagramas

bloques

=D-

de

de

Puerta
de

en

Puerta
CMOS

y L

(c)Taba

te)

COMPUTADORAS

DE

esta

Para

tiempos
circuito
puerta,
reducir

LGICO

DISEO

retardo,

este
tan

salida

reduccin
buffer

dicho

ms

el

miento,

hacerse

pueden
implementacin

de

Continuando

fuese

lo

optarse

que

el
la

restriccin

la

puerta

que,
ta

Finalmente,

que

ninguna
verifique

Entonces
seo

este

el
que
el buffer

ms

Tiempo

de

Nmero

mximo
nmero

de

Mnimo

nmero

de

diseo

un

diagrama
1.

satisfactoria.

si

de
de

como

caso,

suponga

Dado

diseo

el

para

la
en

el

encontrar

un

nuevo

impuestas

de

modo

puer
diseo.

di
que

circuitos:

los

en

la

con

2.5.

sea

satisfagan

se

es,

restriccin

circuito

elegirse

sola

lo

no

disponer
la

tal

el

para

habituales

entradas

de

En

Debemos

relajar

puerta

bien,

existe

limitaciones

las

restricciones

de

rea

deber

es

la

Alternativamente,

restricciones

ambas

bien,

unidades

de

retardo

cargas

estndar

cargas

estndar

circuito

un

para

salidas.

rea.

tener,

que

presenta

que

el

determinado

no

de

restricciones

tanto

y minimizar

el

el

circuito

en

retardo

poder
de

como

el

todas

estas

coste,

se

restricciones.

Por

fijar

podra

una

res

restricciones

de

resto

entradas.

sus

atacar.

especifican

se

respetando

coste,

circuito
debe

diseo

de
El

la

para

disipada.

Normalmente,

Ciclo

compromi

debemos

ns.

buffer.

el

condicin,

espera

mximo

de

potencia

lugar

en

emplear

Si

que

0.35

sea

de

que

anteriores

cumpla.
algunas

propagacin

Mximo

en

Estos

Ahora

ahora

unidades

esta

se

que
las

presentan

Mxima

de

de

satisface

las

triccin

Mientras

decisin

esta

aadir

mximo

restricciones

ejemplo,

requisito,

deberamos

de

se

rendi

coste/prestaciones

coste.

menor

tomar

salida

entrada

de

no

circuitos

continuacin

circuito.

mximo

suponga

dos

el

ms
y

diseador.

elecciones.

dos
su

por

poder
Supongamos

Para

el

nmero

ambas

elegida

ser

disear

solucin

los

de

alguno

cubre
es

G
coste

enfoque

el

una

puerta

sistema.

un

en

tiene

diseador

buffer.

el

propagacin
se

no

sola.

debera
ms

puerta
para

de

sola

de

tambin

la
entre

compromiso

diseo

del

sistema
el

ejemplo,

rpida,

tiempo

puerta

mismo

restricciones

ms

que

el

la

sencil os,

el

consiguiendo

mientras
el

retardo

El

funciones.

suficientemente
por

enfrentarse

conec

se

buffer.

ns,

compromiso

debe

dentro

0.323

2.00
el

que

al

ataca

slo

de

estndar

cargas

slo

de

es

circuitos

del

especificacin

sus

con

debe
o

la

dos
elevados

mas

puerta

muestran

los

16.00

coste

un

slo

tan

mucho
en

tiene

circuitos

compromisos

los

empleado

influir

sos

una

de

dos

las

buffer

el

Estos

puerta
de la

salida

puerta

puerta

3.00.

niveles

La

la

la

de
la

de

20%.

han

se

salida

Ahora,
serie

de

habitual

ms

ejemplo

puede

del
coste

un

la

buffer.
en

de

tiene

este

buffer

un

de

combinacin

esta

para

aade

se

la

97

NACIONAL

COMBI

de

combinacional

circuito

un

lgico

netlist

Especificacin:

comienza

describe

que

escribe

se

al

la

la

con

El

circuito.

especificacin

del

descripcin

problema
los

implica

proceso
del

circuito

las

ecuaciones

en

el

termina

en

siguientes
de

caso

pasos:
sta

que

no

exista.
2.

Formulacin:

3.

un

AND.

tas

4.
5.

aplica

se

diagrama

lgico
OR

tecnolgico:
empleando

Verificacin:

se

tabla

de

verdad

entradas

entre

netlist

Mapeado
o

la

necesarias

Optimizacin:
ne

localiza

se

relaciones

optimizacin

una

se

netlist

un

genera

booleanas

definen

que

las

salidas.

dos
para

niveles
el

circuito

niveles.

mltiples
resultante,

Se

base

de

inversores.
transforma

se

la

verifica

tecnologa
el

el

de
correcto

diagrama
implementacin
funcionamiento

lgico

netlist

en

disponible.
del

diseo

final.

un

nuevo

diagrama

obtie
puer

98

FUNDAMENTOS

La

especificacin

y debe
traduce

incluir
de

el

ra.

Para

de

optimizacin.

las

puertas

cuito

emplear,

obtener

como

es

paso
distintas

entre

que

l egar

El

resto

del

de

seccin

secciones

la

exceso-3
necesarias

mentos.

El

circuito

con

ejemplo

tercer

nmero

un

3-2

EJEMPLO
al

de

salida.
son

optimizacin

El

compar

el

mapeado

restricciones.

las

Es
varias

tecnolgico

mapeado

En

ejemplos.
especificacin,
tres

implementacin

de

A,
como

la

cdigo

BCD
de

variables

la
se

significativo

sin
entrada

los

lo

que

que

formulacin
dos

ltimos

pasos

entrada

representa
f, C, D.
W,

por

un

salidas

de

cdigo

BCD

conversor

cdigo
luz

de

igualdad

entra

las

y por
combinacional

traduce
de

Las

otro.

circuito

es

denomi

circuitos

cdigo,
El

emisores
de

de
binario

conversor

de

(LED)

4 bits

siete

las
seg

representa

que

un

3.

Por

8.

es

1000.

de

la

la

binaria

combinacin

exceso-3

el

para

corres

decimal

dgito

tiene

exceso-3

cdigo

propiedades

es

muy

decimal.

resta

se

que

exceso-3

dgito

Cada

El
bits

cuatro

es

cdigo

el

ejemplo,

que

exceso-3

decimal

dgito

un

para

por

nombran,

comenzando

bits

cuatro

son

que

el

por

nombran,

se

bit

ms

del

ms

la

palabra

al

X, Y, Z.
exceso-3

cdigo

en

que
las

cdigo
el primer
cdigo.
ejemplo
un

BCD

cdigo

de

conversor

clase

una

para
de

entradas.

implementacin

palabra
ms
con

de

un

ms

como

de

5 +

BCD

dgito

son

bits

exccso-3

cdigo

cara

ejemplos

bits

de

binaria

Formulacin:
variables

de

diseo:

informacin

de

decimal

dgito

combinacin

significativo,

cuatro

travs

elemental,
cada

satisfacer
y

del

pasos

primeros

que

Diseo
el

interesantes

en

primeros
tecnologas

traducen

elevado

ESPECIFIACIN:

pondiente

dos

de

transformacin

seales

menos

diseo

especificadas
al segundo
correspondiente
a
otro.
E! primer
de un
cdigo
decimales.
El otro
para
dgitos
de
diodos
un
exci
t
a
r
dispiay
para
es
el diseo
de un comparador

combinacin

cdigo

los

cdigo,
combinaciones

son

la

genera

Cada

las

de
de

circuito

realiza

la

del

proceso

de

es

objetivo
para
comunes

la

mapeado

optimizacin

un

trminos

que

coste

aparte.

del

BCD

procesos
restricciones.

tres

analizaremos

conversares

siete

los

especificaciones

Las
nados

el

muestra

Luego,

optimizacin.

los

la

sofisticadas,

cir

el

que
de

etapa
una

estndar

de

del

travs

la
de

satisfacer

probabilidad
de
optimizacin

la

hasta

mtodo
coste

ya

final

por
forma

el

elegir

seal

una

se

optimizacin
algebrai
computado

en

complicado

conocen

en

ms

de

resultado
en

niveles

mejorar

dichas

captulo

se

el

comienza

mltiples

repetir

realizaremos

no

cundo

herramientas

para

alcanzar

fan-out

La

permiten
especificaciones:

que

ta

verbales

basados

bastante

es

simplificadas

Con

necesario
a

de
saber

booleanas

interactuar

sea

para

veces

se

salidas.

pueden

tecnolgico
posible

das

casos,

Esto

puerta.

optimizacin

la

expresiones
una
optimizacin

simplificacin
especficos
las
siguientes
permisible

como

de

trata

se

de

propagacin

cada

formulacin

La

especificaciones
expresiones.
la manipulacin

programas
criterios
considerar

de
de

verdad

mtodos,

de

ha

difcil

es

muchos

los

existen

lmites

los

consecuencia,

En

siguiente

en

retardos

sus

En

satisfactorio.

da

Karnaugh
particular
diseo
prctico
mximo
tiempo
en
el fan-out
en

Un

puertas,

tidos

de

aplicacin

tecnolgico.
tal

Mapas

limitaciones

las

de

de
cada

de

y variados

HDL

en

salidas.

y
las

que

tablas

numerosos

descripcin

una

Normalmente,

optimizado.

importante

formulan

se

mediante

entradas

las

ser

Es

texto

ser

para

pueda

que

cuando
cabo

puede

y nombres

formato

un

booleanas.

correctamente

l evarse

formas,

muchas

expresiones

COMPUTADORAS

DE

smbolos

especificacin

Mtodo

adoptar
a

verdad

interpreten
puede
ca,

puede
respectivos

los

la

blas

LGICO

DISEO

DEL

aadirle

el

salidas

se

BCD

pueden

se

binario

obtiene

(3).

0011

muestra

en

adoptar

la

muy
La

Tabla
16

combinaciones

3-1.

fcilmente
tabla

de

Observe

verdad

de

partir
que

cmo,

posibles

de

relaciona

las

pesar

las

bits,

que
slo

se

LGICO

DISEO

TABLA

3-1

Tabla

de

verdad

el

para

Dgito

ya
ello,

Por

que

salidas

han

se

pas
ductos

tabla

de

tiene

verdad.

las

tanto,

para
Cada
de

salida

los

tabla

la

mini

trminos

15.

de

sumas

El

con

diagrama

expresiones
las

ahora

puertas,

gundo

paso

cuito

la

los

de

(incluidos
salidas

la

en

Por

tanto,

Esta

manipulacin

de

X,

do

permite

y reduce
a

partir

el
de

que

total

nmero

se

obtiene

el

la

puerta

de

entradas

diagrama

el

para

variable

del

debajo

de
tener

listan

se

salida

ls

en

los

del

10

en

forma

al

de

partir

nmero

total

de

las

entradas

multinivel

como

se

de

optimizacin

una

de

las

la

salida.

optimizacin

niveles

pro

circuito
desde

directamente

muestra

ma

de

sumas

debe

de
el

Kar-

Los

salidas

optimizadas

poder

de

Mapas

indiferentes,

reducir

un

cir

puertas:

D
+

BCD
Y =CD

las

directamente

obtenerse

tres

las

hay

una

emplean
C

mues

producirn.

salida.
de

que

cada

siguiente

los
de

de

obtienen

funciones

puede
Para

se

asignamos

como

mapa
minitrminos

de

manipulacin
T}

no
se

binarios

columna

seis

Las

mapas.

se

1111,
nunca

que

salidas

se

realizaremos

que

funciones
las

mapas

Kamaugh

inversores),
La

hasta

una

la

AND-OR

niveles

optimizacin

mltiples

con

los

ejemplo,

mapas.
de

I
0

usaremos

de

Los
los

1010

cuatro

representa

en

8 y 9.

7.

Mapa

deducidas
26

de

del
dos

en

1
Por

todos

las

mapas

minitrminos.
en

debajo

lgico
booleanas

una

productos

cuatro

5, 6.
dichos

de

booleanas

verdad.

4 variables,

de

inicia!

Los

de

marcados

tos

entradas.

cuatro

de

funcin

una

1
0

valores

qu

1
0

indiferencias.

como

de

de

uno

importa

no

asumir

podemos

entrada,

optimizacin
expresiones

obtener

correspondientes
estn

cdigo

trata

la

desde

BCD.

trataremos

se

que
para

combinaciones,

seis

en

de

3-10

1 para

Las

significado

Figura

de

cuadros

de

funcin

columnas
W

8
9

construido

una

simplificadas.

como

y por

la

puesto
de

combinaciones

Optimizacin:

estas

exceso-3.

naugh

Salidas

exceso-3

tienen

para

cdigo

la

en
no

de

10

convertidor

BCD
A

tran

del

ejemplo

Entradas

decimal

muestran

99

COMBINACIONAL

A
=

BC

BTt

BT{

BCD

BC

BD

CD

1)
que

genera
a

lgico

22.

sea

Este
de

resultado
la

Figura

compartida
optimizado
3-11.

por
se

la
considera

lgica

de
adecua

100

FUNDAMENTOS

DISEO

DEL

CD

DE

COMPUTADORAS

CD

00

LGICO

01

11

10

01

00

AB\AlC

00

10

00

11

1
B

B
V

l>

D
W

vCD
X
Af\ q\

BC

BD

C
00

01

11

BC

BD

sCD
10

BCD

00

AB XU\

01

00

00

01

01

11

10

10

I
B

1)

10

CD

FIGURA

Mapas

D_

CD

3-10
para

el

convertidor

Je

BCD

exceso

r>

O
i>-

cD-

FIGURA

3-11

Diagrama

lgico

del

convertidor

de

BCD

exceso

DISEO

3-3

EJEMPLO

Diseo

ESPECIFICACIN:

decodificador

un

los

despertadores,

como

consumo,

formado

displayest
una
seal
digital.
un
dgito
acepta
mal
en
el display.
to
correspondiente
numricas
elegidas

del

decodificador
siete

de

Un

decimal

en

menudo

emplean

siete-segmentos
hasta

de

Designacin

(b)

segmentos

la

la

de

b,
un

c,

y g.

tabla

verdad

de

cada

BCD

lo

lgico

verdad

de

seales

combinaciones

binarias

TABLA

Las
la

en

para

de

desde

de
En
1010

de

nmeros

combinacional

en

el

decimal
I

3.

lgico

las

hasta

de

trabajan

estos

1111.

siete

la

salidas

tienen

no

los

con

ilumina

seal

una

el

en

visualiza

se

que

en

3-2.

Tabla

la

en

apropiados

segmentos

segmentos

decodificador

del

BCD

el

segmento

1
1

1
1
0

1
0
1
entradas

BCD.

en

segmentos
e

1
0

a,

que
se

invenir.

deben

7 segmentos

Por

contraria

se

la

display.
segmentos

manera

significacin

Decodificador

BCD

dems

display

ilustra

se

los

un

que

las

El

BCD

segmentos.

ilumina
al

displays
lgico.

verdad

Entradas

segmen

representaciones
3-12(b).
Figura
el dgito

3-2

Tabla

Todas

el

7 segmentos

circuito

BCD

supone

Algunos

apaga.

seleccionan

muestran

que
deci

dgito

3-12

FIGURA

del

dgito
corresponde

0011

de

mediante

iluminan
seis

La

tabla

3-12(b).

Figura
cdigo

el

ejemplo,

el

3-12(a).

se

Representacin

Display

FORMULACIN:

combinacional

g)

c,

dgito
mediante

iluminarse

visualizar

para

Figura

Cada

(LEDs).

circuito

un

de

03S3HS518S

vista

luz

entradas.
los

(a)

es

la

cuatro

puede

decimales

dgitos

controlar

para

g,

de

necesarias

muestra

tiene

la

emisores

electrnica

de

productos

segmento

b,

como

los

representar

Cada

salidas

las

y genera
del
decodificador

display.tayl

muchos

siete-segmentos

101

COMBINACIONAL

segmentos

diodos

LED.

BCD
BCD

siete

a
en

segmentos

salidas

para
la

encontrados

el

en

de

displaysdigitales
siete

siete

Las

BCD
salidas,

por
decodificador

BCD

LGICO

Las
En

el

102

anterior,

ejemplo
para

estas

mos

usar

LGICO

diseo

los
as

del

plejidad
hasta

COMPUTADORAS

las

usadas.

no

enfoque

todos

apagar
evitando

DE

reducir

para

siempre

segmentos

cualquier

visuaiizacin

convertidor.

Esta

Siempre
complejidad

la

si

eleccin

informacin

la

partir

los

de

zacin

de

ciones

resulta

cuales
estos

mapas
las

en

la

de

obtienen

se

las

deja

se

BD

de

al

cuanto

la

niveles
total

AND
cuatro

con

puertas

binario.

com

minitrminos

desde

BCD

CD

+ b ABC

bits

para
el nmero

otro

general,

ticos

dos
de

primos

las
de

una

de

manera

ms

mltiples
se

para
obtienen

Los

todas

las

aplicando

implicantes
posibles

puertas

bits.

localizar

de

los
de

estos

El

diseador

forma

se

operador

de

AND

cada

el

funciones

trminos

comunes

funciones

posible

el

nmero

dos

slo

convierte

captulo.
de
Los
no

suficientemente
comunes.

para

cada
de

subconjunto

un

normal

est

pueden

simplificacin

cdigo

un

que

salida.

de

los

de

mayora

combinacional

trminos
no

ya

buscando

ser

generen

la
decimal,

prximo
de

comunes

las

puertas
de

ms

an

dgito
cdigo

circuito

un

trminos

definen

las

circuito

decodificador
en

procedimiento

un

salida

un

palabra

debe

que

empleando
primos

el

en

La

e.

de

reducir

sali

de

d y

c,

OR.
ahorro

entradas
en

de

en

las

se

las

7 puertas

por

de

mostrarn
de

comunes

niveles.

reducirse

puede

BC

a,

optimizacin
posible

partir

La

expresiones
importante

un

aparece

convertidor

un

se

diferentes

CD

AND

decodificador
a

que

las

mltiples

denominado

combinaciones
un

fun

siete

ser

no
a

siete

puertas

BCD
la

que

de

27

directamente

decodifica.

cdigo
de

trmino
va

trata

consigue

se

detenemos

de

circuitos

el

es

de

mapas
formal

las

simplificar

BC

adems

funcin

Algunos

los

reali

La

BCD

exige

ejemplo,
producto

individuales.

clulas

Kamaugh

salida.

CD

comunes

14,

esta

ayudar
mapas.

funciones

salidas.

tambin

ms

funciones

productos

trminos

pueden
o

las

combinar
zarse

total

empleando

entre

ABC

porque

los

salida

de

segmentos

tipo

ABC

comprendiendo
la optimizacin

un

se

en

BCD

ABC

los

integrados
4

de

verdaderamente,
de

de

reduce

siete

este

de

Mapas

funciones

manera

Por

mediante

es

circuitos

decimal

funciones

mos

la

ABC

siete

de
se

Para

no

embargo,

salidas

CD

compartidas,

reservada

tiples

BCD

entradas.

BCD

Sin

En

implementa

que

si

de

mente

CD

funciones.

estas

fabricantes

cdigo

seis
de

decodificador

El

ABC

AND

total

entradas

de

estas

puertas

nmero

puerta
de

CD

independientemente
compartiendo

nmero

el

los

las

de

posible

BCD

OR

usada,

no

booleanas:

c-

traslada

se

Una

Implcmentar
Sin
embargo,

verdad

optimizaciones

funciones
=

de

tabla

primeras
ejercicio.

como

siguientes
a

de

asignando

entradas

los

todos

es

segura

aumentando

pero

podra
ms

las

en

entradas,

estas

sentido

produzcan,

se

eleccin

mis

lo
sin

15.

OPTIMIZACIN:

da.

Una

combinacin

una

ocurren

consigue

se

no

convertidor.

produzca

se

que

hacemos

arbitrarias

combinaciones

del

espuria

Si

visualizaciones
estas

que

indiferentes.

estados

asignamos
algunas

probablemente,

producir,

combinaciones
este

combinaciones

estas

el

aqu

mo

10

DISEO

DEL

FUNDAMENTOS

mapas

salida.

implicantes
implicantes
ingenioso
Esto
puede

para
reali

ser

funciones

de

individual

sino

implicantes

Estos
no

las
idn

de

funcin

ml
de

vaco

de

pri
las

funcio-

LGICO

DISEO

de

nes

salida

plementa
sntesis

localizando

los

lgica

EJEMPLO

sido

ha

ESPECIFICACIN:
A

se

las
de

compone
B tiene

vector

del

A(3),

bits.

de

igualdad

bit.

sin

es

A(3:0)

ocho

entradas,

de

3-3.

Ejemplo

por
B

bit

ms

A.

La

salida

vector

El

significativo.
circuito

del
y 0 si

iguales

son

El

y B(3:0).

el

A(3)

I si

igual

del

vectores:

siendo
a

im-

se

herramientas

4-hit

de
dos

las

ecuaciones

reemplazar

que

procedimiento
de

lgica
las

A(0),

ms

salida

La

Este

resultado.

en

A{1)

A(2),

similar

nico

un

para

consisten

circuito

cada

simplificacin
obtener

comparador

un

definicin

de

empleado

salidas

cuatro

una

variable

una

de

de

programas

mtodo

el

Diseo

3-4

los

en

de

primos

implicantes

formas

distintas

de

103

COMBINACIONAL

es

son

distintos.

FORMULACIN:
de

las

puesto

verdad

la

para

desde

contienen

OPTIMIZACIN:
usando
de

B,

Para

el

Este

circuito

bit

de
se

las

posicin
puede

valores

que

problema

salidas

salida

E
cuyo

reutilizacin

diagrama

esquemtico
podemos

se

utilizar

muestra
cuatro

FIGURA

3-13

Diagrama

jerrquico

ecuacin

,B,
de

copias

de

un

iguales.

Si.

para

de

lo

este

comparador

bit

de

posiciones

0.

circuito

correspondiente
I bit

B, y ,

circuito

un

E.

obtener

para
=

bits

de

un

el

con

de

si

de

una

contrario.

comparadores
=

tabla

una

cada

en

rpidamente

desarrollar

circuitos

emplear
bits

los

comparadores

circuito

Figura

la

en

de

cada

dichos

del

la

inviable

valores

I;

comparar
circuitos

de

mediante

describir

ser

para

cuatro

obtenidas
la

deben

resulta

entonces

debe
en

i,definimos

intuicin

la
se

los

iguales

sean

y de
binarios,

usamos

el

combine

que

de

0,

mismos

Puesto

jerarqua.

que

circuito,

este

descompondremos

adicional

tiene

3 hasta
los

en

multinivel

bit

Para

relativas,

posiciones

iguales.

circuito

este

que

formulacin.

1 si

B.

de

AB
3-13(a).

Mediante

circuito,

una

de

igualdad

el
cada

por

de

hits

de

empleo
uno

de

jerarqua
los

bits

104

FUNDAMENTOS

DISEO

DEL

B.

salida

La

LGICtO

valdr

1 slo

si

DE

COMPUTADORAS

los

todos

(,

liene

que
de

el

dos

diagrama
El

la

si

de

la

mediante

la

en

circuito

Figura

completo

describe

Los

3-13(b).
se

dos

dados

circuitos

circuitos

son

mediante

jerrquicamente

el

ptimos

diagrama

tecnolgico

Hay
chip

filosofas

tres

bsicas

el

espera

vender

Una

en

el

en

usadas

que

La

de

arrays

desde

1000

del
al

bido

los

resultados

la

Para

las

diversas

las

tecnologas
dada

de

ra

gico
tentes

(I)

en

tecnolgico

mapeado
o,
hacia

de

puertas

habitualmente
la

coste

optimizacin
de mapeado

goritmos
tadora

bargo

nos

slo

son

proporcionarn

y
del

tipo,

est

Por

para

visin

de

una

de

dichas

cmo

de

particu
el

en

De

puertas.

compartir

para
de

coste

menor

tecnologa

de

libreras

de

y (2) puertas
determinadas

de
del

los

transformarse

En

clulas
de

circuitos

ms
un

por

sencil os.
diseo

que

dise

enfocan

se

de

asistido

El

tipos.

slo

diseo

esta

consis

rudimentarias
de

libre

tecnol

mltiples
espacio

procedimientos
versiones

herramientas
en

Una

mapeado
tecnolgico.

mapeado
para

proporcionar

es.

el

para

estas

diseador.

el

imple-

base

en

esto

base

una

de

disear

por

median

construye

se
una

clulas,

son

puede

las

mtodo

poder

empleada

ser

nuestros

manual

pa

Estos

adicionales

capacidad

circuito

de

NAND,

las

fin

el

pasos

el

espe

final.

lgica
de

en

fin

procesos
en

la
es

el

el

simplicidad

diseo
Muchos

de

de

programables.

dimensiones

estos

empleados
su
aplicacin

tecnolgico
una

ms.

el

que

funcin

serie

matriz

conteniendo

matrices

Con

disponibles

puertas
unas

la

los

En
Esta

interconexiones.

este

procedimiento
tecnolgico

mapeado

hacia
An

apropiados

el

como

prestaciones.
coste.

Dependiendo

concreta

Con

pueda
proporciona

que

de

enfocarse

puede

diseo

integracin

silicio.

necesita

estndar,

cada

librera

procesos

nico

un

comunes

clulas.

clula

cada

la

los

son

no

caracterizadas

Asociada

interconexin

y clulas
de clulas

de

arrays

una

la

implementacin

de

iguales.

econmicos.

diferentes,

diseos

puertas

puertas

de

necesitan

fabricacin

caracterizar
de

consideraremos

el

(gate
en

esas

resultan
se

coleccin

necesario

es

se

posiblemente

de

puertas

puertas

enrulan

distintos,

librera

convenientemente

circuitos.

de

seccin,

La

detal ada

clulas

de

clulas.

prediseadas

fabricadas
IC

de

independientes

determinar

de

denomina

clulas,

especificacin

una

de

arrays

nico

un

se

varios

entre

de

forma

de

puertas

array

como

para
de

tecnologas

se

muy
que

estndar

densidad

arrays

contiene

un

concreto

pasos

pasos

partes

de

uso

en

comunes

diseo

un

los

clulas
anterioridad

menor

entero

de

puertas

sirven

de
estos

de

mentacin

libreras

mayora

el

es

proceso
densidad

alta

muy

con

con

estas

de

empleo

diseos

que

interconexin

la

El
son

puertas

de

entre

posible

es

puertas.

el

es

rectangular
el chip
integrar

que

numerosos

fabricacin

que

modo

fabricacin

de

que

y de

realizadas

proporciona

VLSI

las

en

este

disea

se

Puesto

diseo

el

es

intermedio,

diseo

interconectan

array

de

proceso

de

ella
sido

de

matriz

emplee,

usados

ser

un

emplea

de

diseo

ful -custom.

al
veces,

con

han

interconexin

coste

diseo
una

de

se

proceso

pasos,
larizar

La

el

que

se

que
mil ones

el

layout.
rpidos

ICs

para

diseo

del
de

de

cmo

cifique

de

previos.

puertas
cientos

repite
tecnologa

sos

partes

diseos

se

pequeos

justificarse

relacionada

muchas

metodologa,
prestaciones
tercera
aproximacin

menores

del

cantidades.

Esta

IC.

En

VLSI.

circuitos
ms

puede

grandes

muy
estrechamente

otros

en

del

customslo

diseo

tcnica

cell),

disear
para
los
niveles

hasta

completamente,

costoso

te

describirse

puede

3-13(c).

Mapeado

la

dado

niveles.

Figura

se

Esio

ecuacin;

guiente

3-4

0.

valen

E,

los
compu
Sin

emplea

al
em

LGICO

DISEO

puertas

AND.

clulas

soportadas

OR

puertas

la

tecnologa

de

las

las

clulas

por

Especificaciones
de

especificacin

Las

est

estndar

las

inversores

formada

de

efectivos

ms

diseos

en

COMBINACION

empleando

coste,

en

105

AL

de

tipos

disponible.

implementacin

clulas

empleadas
varios

por

basados

diseos

los

en

Estos

componentes.

de

arrays

en

componentes

puertas

clu

tpicamente

son

si

los

guientes:
1.

Un

2.

Una

3.

esquemtico
especificacin

de

una

La

carga

4.

la

pequea,

5.

Una

6.

Uno

las

herramientas

cada

la

el
que

de

ms

plantil as

de

la

ms

modelos

HDL

la

de

clula.

menudo

normalizada

al

respecto

rea

mnimo.

inversor

unidades

carga

estndar,

salida

(si

de

clula

la

incluyendo

salida)

funcin

clula,

cada

que

de

entrada

la

excita.

la

entrada

la

la
del

rea
en

salida

la

desde
a

que

expresada

presenta
entrada

de
ocupa

como

entrada,

de

Retardos

rea

del

clula

clula

lgico

diagrama

clula

cada

es

existe

que

camino

un

conectadas

estndar

cargas

la

durante

empleadas

sern

que

las

de

efecto

el

desde
la

en

del

ejecucin

salida.

mapeado

tecnolgico.
Si

empleadas
las

de

especificacin
7.

El

8.

Un

layout
layout

de
de

proceso

de

realizar

muestra

la

situacin

el

automticamente,

layout

la

entonces

clula.

la
que

alimentacin

cinco

clulas

capaces
incluir:

masa

para

listados

se

las

de

la

as

y salidas,

entradas

Este

clula.

layout

las

como

el

durante

emplear

se

interconexin.

primeros

de

ca

de

completo
simplificado

conexiones

Los

son

tambin

clulas

clula.

la

de

componentes

la

en

sub-seccin.

prxima

incluido

han
de

Algunos

sencil a

una

en

librera

componentes

estos

tecnolgi

discuten

se

ms

con

detal e.

Libreras
Para

tecnologa

una

librera

es

puertas

AND.

empica

clulas

ca

La

el

circuito
es

lar

emplear

por

retardo

rea

en

circuito

que

3-3

Una
consiste

otro

en

negada

salida

con

libreras.

inicialmente

describe

se

ms

una

tecnolgico,

mapeado

la Tabla

que

denominada
la

de

entrada

igual

tpico

un

para

desde

las

La

librera

con

fun-in

en

solamente

que

una

columna
las

carga
inversor.

estndar

todas.

La

entradas

Una

tecnolgi
4.0

hasta

la
el

En

quinta
a

valor

cual,
caso

de

salidas

la

este

en

da
para

es

caso,

una

cada

de

tpica

carga
est

carga
de

clulas

las

columna

las

la
de

sencil a
clula.

clula
el

sencil a

manera

proporciona
El

excita.

la

para
contiene

columna

tercera

mnimo.

siguiente

puerta

descriptivo

nombre

un

clula.

la

inversor

del
La

la

contiene
de

rea.

su

prcticamente
el

organizan
Un

lgicas

puertas

tabla

la

esquemtico
al

presentan
cantidad

una

se

el
En

contiene
de

columna

respecto
es

clulas.

AOI.

primera

clula

clulas

de

libreras.

estas

librera

Esta

contiene

clula

de

las

mediante

convierte,

se

procedentes

normalizada
la

y NOT

circuito

columna

en
particular,
especificaciones

diseo

de

OR

sencil a.

muy
nico

un

de

coleccin

una

el

medir

ecuacin
La

variable

de

respecto

presentada
la

tabla,

de

carga
lineal

entrada
calcu

para
SL

la

de

entradas
con

capacidad

esta

clula,

coste

las

que

segunda
la

de

normalizado
la

la

y
rea

es

la

suma

un

106

DEL

FUNDAMENTOS

TABLA

3-3

Librera

de

clulas

de

DISEO

ejemplo

para

rea
Nombre
de

Esquema
clula

la

de

Invcrter

la

Retardo

lizada

1.00

1.00

1.00

3NAND

>

1.50

1.00

4NAND

2.00

0.95

>

1.25

1.00

2.00

0.95

3.25

0.80

2.25

0.95

2-2

AOI

funcionales
bsicas

tpico

tpica

4NOR

Plantil as

de

Carga

1.25

3NOR

COMPUTADORAS

tecnolgico

mapcado

2NAND

2NOR

DE

entrada

norma

clula

LGICO

0.04
+

0.012

0.014

0.017

0.021

0.018

0.012

0.012

0.019

>

SL

SL

SL

CH>>

SL

g&o

SL

SL

SL

SL

0.05

0.06

0.07

0.06

0.15

0.17

0.07

>

=H>

>t-

LGICO

DISEO

de

todas

la

clula

la

las

cargas

en

cuestin.

las
al

fijo

por

el

Ejemplo SL.

3-5

3-5

EJEMPLO
Este

Clculo

ejemplo

NAND

aadir

que

El

2 entradas

de

OR

una

el

conecta

se

de

retardo
la

este

de

partir
especificadas

valor,

este

de

La

ltima

emplean

columna

puerta

aprecia

se

no

netlist, y
y el

siguiente

lugar

de

de

mapeado

la

Tcnicas

booleanas

ces

mapear

para

inversor

se

valor

se

repre

salida

NAND

de

de
4

una

entradas,

conectada

entradas

dos

las

clulas

har

real

el

valor

proceso
funciones

de

mapeado

Si
de

la
la

funciones

una

forma
en

son:

una

bsicas

pro
Tal

estndar.
bsicas

funciones

slo

representan
Por

puerta
puerta
la

slo

que

el

en

En

cambiado.
de

en

plantil a
diagramas

estos

arriba

habra

no

de

clulas
bsicas

funciones

la
que

de

evidente

ms

clula

orientacin

entrada

plantil a

cada

3 entradas.

de

la

plantil as

las

de

las

caso,

4 entradas,

la

funciones

estas

notarse,

NAND

la

el

implementar

funcin
OR

en

trminos

lgica

de

hasta

NAND

NOT

AND

puertas

un

procedimiento

partir

de

un

NAND

de

NAND

de

ejemplo,
izquier

la
la

derecha,
sobre

seccin

prxima

plantil as.

estas

un

circuito
cada

formado

emplea

que

pares

OR

y
en

de

NAND

inversores.

la

por

Figura

su

3-!4{a)

NAND.

puertas

por

(o

AND.

OR

OR)

sin

equivalente

circuito
y

(b).

Para

y NOT.

y enton

algebraica
que
OR

puertas
el

restricciones

siguiente
en

en

funcio

y NOT.

expresin
procedimiento

una

sencil o

un

puertas

por

puertas

AND

mostrado
los

lgicos

OR

de

conversin

las

obtener

es

AND.

mediante

hacerse

puede
diagramas

los

La

NAND.

puertas

de

puerta

inversores
todos

OR

booleanos

Una

programables.

no

NAND

puertas

con

operadores

los

tecnologas

para

booleanas

de

homlogo.
optimizado

circuito

Reemplazar
Eliminar

de

ns

las

este

de

colocacin
a

0.089

de

uso

y OR
Debe

puerta

abajo,

2.75

funcin

la

conectaran

de

optimizadas

OR)

la

trataremos

genera

2.

un

mapeado

la

cedimiento
1.

plantil a

de

AND,
las

existe

de

En
El

nica.

la

se

razonable

nes

cambia

en

es

2.75

de

bsicas.

interconexin,

sub-seccin

esta

desde

entradas

y que

La

una

estndar

plantil as

representar
para
clulas
NAND

entrada

de

forma

0.80

inversor.

necesariamente

la
la

tcnicas

En

clula

clula.

una

inversor,

cargas

NAND

muestra

un

las

es

no

consideremos
en

las

0.014

funciones

en

clula

una

tabla

2 entradas

mecanismo

un

y cmo

la

de

de

porciona

da

0.95

de
un

de

puerta

0.05

componentes

como

NAND

un

de

tas

es

tp

de

clulas:

la

con

consiste
la

de

clula.

una

retardo

el

suma

1.00

retardo

el

la clula

de

carga
de

salida

estndar,

cargas

clula

una

de

retardo

sobre

la

SL
A

capacidad

siguientes

caso

de

de

retardo

del

carga

las

En

entradas.

salida

la

la

en

clula

de

de

la

clculo

el

electo

el

conectadas

107

AL

expresada
de

cmo

muestra

clulas

las

estimacin,

interconexin

debido

retardo

de

entradas
una

muestra

del

muestra

la

en

ecuacin

las

por
incluir

puede

empleado
Esta

hay

que

senta

tambin

cableado

clulas.

otras

presentadas

SL

del

capacidad

de

estndar

COMBINACION

puertas

pro
el
NAND

(o

108

FUNDAMENTOS

DISEO

DEL

LGICO

DE

COMPUTADORAS

Mapeado

(b)

1>

4>

(c)

inversores

de

Empuje

FIGURA

cambiar

Sin

del

puertas

NAND

paralelo

la

de

que
inversores

los
NAND

salen
basado

se

en

la

de

dicho

lnea

siguiente

ejemplo

muestra

(b)

las

salidas

haya

como

las

puertas.

NAND

(OR)

en

las

en

inversor

un

las
este

inversores

mximo

una

de

inversores

los

dichos

(i)

entre

entradas
Durante

Reemplazar
de

inversores

estn

que
ltimas

estas

que

y (ii)

(OR)

todas

puerta

una

inversores

posible,

sea

hasta

de

la

ensea

regla
al

entra

que
la

los

OR

puertas

para
las

entre

entradas

de

las

si

de

las

(OR).

La

nudo.
en

todos
hacia

ataque

(b)

salida

NAND.

NAND

inversores
y

puertas

conectan,

se

identidad

Figura

para

nudo

se

3-14

este

un

inversor

por

un

el

muestra

proceso

siguiente:

booleana

procedimiento

empujar
sustituye

(de)

X
El

inversores

puerta

una

que

(a)
la

3-14(c),

Figura

de

que
de

empujar

(a)

las

pasos

circuito

puertas

situado

lneas

de

pares

inversores

salida

pares
inversor

solo

un

del

guientes
En

(OR)

Repetir

entradas

lgica,
la

cuntos

por

(c)

OR

puertas

funcin

circuito

cancelar

lelo.

AND,

puertas

la

entrada

paso,

inversor

de

3-14
de

Mapeado

3.

nodos

Cancelacin

(d)

de

travs

P>f>
D

OR

puertas

X
para

puertas

NAND.

inversor

de

travs
en

de

cancelacin

cada

nudo.

un
una

de

El

pares

LGICO

DISEO

EJEMPLO

3-6

Implementacin

siguiente

la

Implementar

NAND

puertas

con

optimizada

funcin

empleando

Figura

la

Figura
del

OR
e

3-15(a),

3-l5(b)

de

circuito

inversores.

Se

En

cacin.
do

el

conectar

empujar
suprimir
correspondientes

los

en

la

los

las

6 y
los

pares

puertas
inversores

NAND,

El

prximo

de

tal

X,

nudos

tal
y

como

respectivamente.

Final

mapeado

ejemplo

el

Al

FIGURA

la

Implementar

Implementacin
misma

usada

optimizada

booleana

el

en

empleando

3-7

Ejemplo

puer

OR:

implementacin
3-l6(b).

Figura
OR

OR.

OR

La

pasos

el

3-6

Ejemplo

puertas

con

funcin

las

3-15
del

Solucin

tas

Al

<d)

3-7

hemos

puertas

para

(C)

EJEMPLO

la expli
permitien
3-15(d).
podido

aplicarse
representado

poder
como

proceso

NAND

directamente

no

la

en

(c),

conectar

quedar

mismo

este

3-I5

Figura
poder

circuito

del

muestra

en

3-l5(d).

Figura

la

ilustra

como

8 y 9 el

la

en

conlleva

Esto

han

se

muestra

se

aprecia

se

ayudar
suprimido,
la Figura

para

4),

En

AND

puerta
puertas

emplean

inversores

2) y (3.

inversores.

cada
que

los

en

y
(l.

como

OR

reemplazando

equivalentes

inversores

NAND.

puertas

travs

los

en

de

AB)C

AND,

procedimiento,
circuitos

sus

por

etiquetas
2,

inversores

paso

AB

puertas

con

I del

E F

implementacin

3-l4(a)

nmero

3-l5(d).

Figura

el

colocado

han

inversor

sobre

similares

aplicado
Figura

la

paso
directamente

el

la

muestra

se

hemos

NAND:

puertas
+

{
En

109

NACIONAL

COMBI

del

circuito

con

aplica

se

de

la

AND.

puertas
el

Figura

OR

I del

paso

3-14(b)

se

sus

circuitos

muestra

equivalentes

AB

(B)C

la

en

cada

reemplazando

proceso,
por

inversores

las

de

una

que

3-16(a).

Figura
usan

puertas
puertas

En

la

AND

OR

110

FUNDAMENTOS

LGICO

DISEO

DEL

DE

inversores.
paso
los

Se
el

2,

inversor
2 y

situado

sobre

El

coste,

que

resulta

menos

puertas

en

OR.

probable

en

nmero

3-7.
frente

el

proceso
de

tipos

el

nudo

las

sobre

dando

inversores

de

par

lneas

entrada

de

lnea

de

y C,
el

final

resultado

como

as

la

sobre

el

En

explicacin.
y suprimiendo

desdoblndolo,

el

modo,

inversores

las

circuito

anterior

y
bien

puertas:

puertas

sean

por

lo

serie

tanto

un

que

ejemplos

puertas

que
tiene

OR

puertas

mayor.
los

del
mapeado
la implementacin
con

en

desde
en

14,

es

circuito

implementacin

con

sea

el

para

coste

la

salida,

puertas,
de

los

entradas,

el

mximo,
la

del

mismo

la

facilitar

para

circuito

el

mapeado

de

retardo
en

inversores

Fpermanecern,

total

que

los

3-7

3-16(c).

Figura

Adems,

tipo

salida

Ejemplo

travs

Del

Slo

costosa.

el

que

empujado

Ejemplo

serie,

cambio
En

mltiples

la

Debido

diente
nico

en

el

en

de

lnea

3-16

del

respectivamente.

desaparece.
la

aparece

ha

FIGURA
Solucin

nudos

los

se

tambin

entrada

tras

inversores

que

etiquetado

han

COMPUTADORAS

el
NAND

objetivo

del
o

puertas

mayor
la

en

la

mximo

como

ha

mapeado
El

con

de
se

traduce

puertas

en

en

consistido

siguiente

proceso

mien
NAND

puertas

con

nmero

12;

es

implementacin

entrada

OR.

3-6

tiene

NAND

puertas
presenta
un

cambio

Ejemplo

su

correspon

en

utilizar

puertas
serie

es

un

maneja

DISEO

1,

cada

Reemplazar
puertas
cada

por
En

2,

del

NAND.

lnea
de

las

conexiones
que

libres

est

conectada

puerta

debido

empleado
Sin

de

cambiar

inversores

Este

de

ciales.

puerta

divide

mapeado
forma

las

que

implementacin

la

Implementar

misma

de

con

ayuda

de

3 entradas,
inversores

sos

1 y 2 del

formado
inversores
el

paso

zado,

empleando
este

costes

mapeado

la

3-17<a).

Cada

puerta

AND

de

2 entradas
de

ni
a

clulas

las

la

clulas

de

tres

los

el

para
12

Debido

la

se

de

la

Figura

3-17(b),

falta

de

una

por

usado

de

las

por

lo

resultado

como

los

resultado

de

una

el

ha

se

pares

aplicar

de

grupo
azules

disponibles

menos

sin

circuito

muestran

Cada
lneas

puertas

reempla
la

en

librera.
dei

La

aplicacin
mapeado

vez.

circuito

14

que

se

H
3-8

Ejemplo

entradas

pa

equivalente
del

el

clulas.

los

aplicado

circuito
se

muestra

final

han

no

AND.

puertas

internas

espacio,

NAND

puertas

un

por

por
clulas

el

muestra

y 3-7.

se

lneas

3- 17(c)
de

librera

Ejemplo

con

sustituido
las

in

en

3-8

2 entradas,

de

implementacin

ha

AB

La

enmarcados

han

comer

flexibilidad

3-6

Ejemplos

NAND

la

3-3,
dando

los

En

Figura

aparecen

disponibles
inversores,

clulas

se

La

y
la

3-17(d).

Figura

solucin

de

de

la

y OR
inversores.

salidas.
que
Tabla

pequea

En

procedentes

plantil as

todas

ellos.

las

en

clulas.

inversor.

un

(a)

2 entradas

mayor
El

de

puertas

Figura

interconectados

cancela

de

en

pares
entradas

las

en

La

insertado
las

inversores

caso,

muestra

los

han

el

3,
e

2 entradas

de

pasos
circuito

sntesis

de

una

contiene

que

de

NAND

puertas
en

NAND
En

muestra

procedimiento.
se

inversores

clulas

OR
se

por

de

de

puertas

OR

paso

librera

una

de

ptimo.

de

{AB)C

los
del

NAND

librera

pequea

optimizada

por

que

pares
inversor

solo

Repetir

una

las

un

herramientas

resultado

librera

(i)

entre

puertas

entradas

puertas

por

un

una

booleana

las

proporcionando

pequeas,
conseguir

con

funcin

inicial

una

Implementacin

3-8

EJEMPLO

ms

piezas
permitir
empleando

en

lo

estn
cuntos

(c)
las

encajar

para

librera.)

las

paralelo

han

puertas.
en

circuito

la

de
detal e
Se

3-3

Tabla

cancelar

entre

siguientes

aqu

que

paralelo,

salida
en

ejemplo.

en

paso,

inversor

cada

un

de

en

tecnolgico

del

puertas

entradas

en

las

mapeado

inversores

las

inversores

nico

de

los
este

inversores

entradas

del

circuito

clulas,

de

las

Durante

un

la

disponibles

y (i)

los

de

subcircuitos

que

de

dispone

se

derecha

puerta

el
cubre

se

la

en

los

de
en

no

siempre

disponibles

entradas

paso

libro

todos

dichos

circuito

clulas

empujar

mximo

como

de

el

de

de

del
en

una

un

una

serie.

clulas

por
de

de

circuito,

en

total
es

columna

puertas.

salidas

fundamento

sustitucin

versores

una

haya

una

el

es

proceso
Esta

que

la

Reemplazar

(b)

las

slo

entrada

una

del

inversores

(Este

web

en

ltimas

posible,

fan-out

salida

una

inversores

entrada.

sitio

de

formado

ptimo

circuito,

de

par
e

inversores

(a)

del
o

nmero

en

de

el

salida

estas

todas

hasta

salida

coste

en

lgica,
9a

sea

ataque

que

(b)

funcin
hacia

conectan,

se

un

nica

NAND

circuito

del

insertar

libre

pero
mostradas

puertas
la

entrada

puertas

NAND

NAND

el
una

equivalente

entrada

una

puertas

complejidad,
las
plantil as

su

conexiones

4,

de

mejore

se

fan-out.Unsubcircuito

de

una

a
una

inversores,

tenga

111

COMUINACIONAL

inversores.

de

circuito

su

por

conectada
salida

modo

Reemplazar
librera,

2 entradas

una

no

OR

circuito

esta

que
3,

de

lnea

puerta

AND

puerta

NAND

LGICO

de

los

tiene

Ejemplos

un

coste,

3-6

en

y 3-7.

nmero

total

respectivamente.

de

de

entradas,

Aunque

frente

12.
los

costes

a
en

112

FUNDAMENTOS

DISEO

DEL

LGICO

COMPUTADORAS

DE

OO'

CoE

id!

(C)

FIGURA

3-17

Solucin

los

3-6

Ejemplos
el

concreto,

disponible
ms.
el

en

As.
enlazar

Para

3-9

El

resultado

final

el

dado

en

la

aparece

en

la

Como

resultado

El

del

NAND
coste

que

emplear
de

libreras

las

de

de

tendra
ms

clulas

clulas

NAND

puerta

una

solucin

la

librera

una

las

de

entradas

ha

En

diferentes.

son

no

est

dos

en

que
de

adicional

coste

un

variada

secciones

primeras

BCD

de

cdigo

de

conversor

un

partes

3-18.

El

3-11.

la

de

este

exceso-3

nmero

para

el

beneficios

proporcionado
el

captulo,

siguiente

ejem

empleando

librera

una

el

general,
las

localmente
estn

partes
estos

los

separadas
durante

puntos

concreto,

partir

un

circuito

base

la
de

optimizacin
partida

cdigo

de

BCD

es

un

los

el
y

inverso

AOI.

NOT.

3-9
El

afectar

podra

la

distintas,

del

calidad

del

herramientas
y

mapeado.

de

problema
comerciales

que

optimizacin
de optimizacin

mapeado
lgica,

sean

mediante

separados,

procesos
pasos

combinados

d
de

proceso

puertas
haber

22,

es

en

las

3-3.

Tabla

librera:

separadamente
de

es

inversores

la

Ejemplo

OR

fan-out

diferente

la
2-2

en

trabaja
a

en

circuito

AND.

puertas

OR

de

Exceso-3

AND,

clulas

Exceso-3

la dada

puertas

mapeado

inversores,
en

de

circuito
de

BCD

por

2 entradas

el

para

de

circuito
resultado

proporcionado

optimizacin.

mejor
En

original

de

circuito

entradas

cdigo

empleado
siguientes

las
de

de

ha

se

que

empleado

formado

minimizar

Estas

este

de

clulas
OR

puertas

total

de

han

formado

inicial

lgico
de

librera

conversor

un

para

se

circuito

seleccin

Para

la

2 entradas,

de

circuito.

tecnolgico
diagrama

conversor

un

para

optimizacin

de

en

La

original.

tecnolgico
mapeado

aparte
del

final.

de

Figura
Figura

optimizacin,

en

que

clula,

esta

ejemplos

Mapeado

de

puertas

mismo

mizacin

de

mapeado

EJEMPLO

ja,

Sin

notarse

ampliada.

clulas

una

3-8.

los

con

el

muestra

res.

de

beneficia

se

3-8

coste.

plo
de

3-6

Ejemplo
el empleo

el

debe

iguales,

son

Ejemplo
en

tradas

3-7

Ejemplo

del

mane

se

de

opti

LGICO

DISEO

COMBINACION

113

AL

A
IV

^>1

El

TECNOLGICO

MAPEADO

ejemplos

cluyendo
de

clulas,

detal ados

est

Este

AVANZADO

disponible

ilustran

que
el

en

un

Sitio

del

Web

sobre

suplemento
procedimiento

el

de

mapeado

in

tecnolgico,

mapcado

libreras

para

generales

libro.

Verificacin
En

seccin,

esta

simulacin
decir,

(es
to

responde
papel
lgico

no
un

ga

anlisis
y

la

se

tambin

booleanas

por

continuando

Anlisis
El

anlisis

to

o,

circuitos,
mente

circuito
son

hallar

basado

fabricado

el

para

circuito

Si
no).
verificacin

la

la

en

del

sea

la

que

dadas

el

circui

jue

y usado.
de

rediseno

especificacin

forma

en

de

El

circuito

un

ejemplo

presentamos

ya

que

inequvoca

sea

tablas

de

verdad,

verificacin

la

captulo.

este

en

ecuaciones

examinaremos

Inicialmente

tiles.
de

consiste
las

ecuaciones

definiendo

seleccionados

lgico

especificada

como

esencial

es

diseos

un

variables
sern

las

tabla

ecuaciones
de

hallar

en

la

encontrar

las

funcionamiento

consecuencia,

En

propsitos

especificaciones
especialmente

los

manual

lgico
por

anlisis

manual

adicionalmente,
opta

el
el

incorrectamente

otros

para

funcin

su

incorrecto.

diseado

combinacional
las

con

lgico

usarse

verificar

cabo

es

circuito

un

manual

funcin.

su

que
HDL

cdigo

manual

localizar

un

ello

l eva

entonces

puede
de

por

dado

que

lgico
objeto

anlisis

tienen

circuito

un

evitando

vital

Es

el
ambos

especificacin,

su

verificar

Para

considerar

si
a

determinacin

correcta.

aqu,

van

computadora,

por
determinar

circuito

intermedias

aqullos

los

para

menudo
en

en

booleanas
el

usarlas

entonces
es

ecuaciones

verdad

de

que

La

una

salida

de

la

puerta

de

el

de

seleccionados

puntos

l.
se

Los
conecta

circui

del

empleada

tabla

fragmentar

conveniente

salidas

aproximacin
la

encontrar

para

las

para

circuito.

Para

verdad.

circuito

sub-

en

tpica

puntos
a

dos

ms

114

FUNDAMENTOS

entradas

de

Por

regla

La

determinacin

otras

la

implementacin
El

(a)

la

y (c)

una

obtenidos

tabla

7*1

punto

como

T\

la

Sustituyendo

CD

Fl

B(C

X
Cada
en

CD

de

uno

la

tabla

de

y D.

0.

En

este

to

es

conecto.

los

trminos

verdad
de
la

caso,

la
tabla

nueva

Entrada

IV

las

verdad

debe

del

el

anlisis:

cuatro

ecuaciones

los
a

coincidir

BCD

B{C

de

puede

de

entradas

la

con

salida

mapeados
las

1.

D)

los

1 para

mapearse
A.

se

rellenan

blanco

en

verificando

inicial,

1
ft

XYZ
1

(>

\
{)

FIGURA
Verificacin:

3-19
convertidor

BCD

exceso-3

l
1

1
1

(c)

circui

Salida

BD,
con

exceso

a
.

el

que

Entrada
BCD

(a)

cir

BC+BD

muestran

productos

de

tabla

tiene

se

Se

de

exceso

de

derivadas

simplificar

Salida

I3CD

valores
Z

para

implementaa partir

CD

BCD

restantes

de

Los

IV.

la

BTl+BCD

de

D)

3-19(c).

los

completada

ecuaciones

en

Figura

mapear

CD

Conver-

BT\

productos

de

Despus

ser

inicial.
para

las

(b)

TTd
=

en

verdad

intermedia

(BT\)(BCD)

de

expresin

variable

A(T\B)

de

=c+

tabla

circuito

original,
debe

que

booleanas

una

la

ecuaciones

ei

BCD-a-exeeso-3

cdigo

especificacin

incompleta

con

las

de

usando

fan-out.

pumo.'!
seleccionarn.

se

no

anteriores.

de

la

verdad

comparada

selecciona

se

de

ilustra

secciones

conversor

de

como

entrada

una

se

las

un

de

circuito

un
en

verdad

de

denominados

inversor

de

de

tabla

partir

solo

dise

se

manual

y entonces

sern

cuito.

circuito,

normalmente

son
un

lgicas
que

muestra

del

verdad

ecuaciones

Verificacin

3-19

Figura

COMPUTADORAS

de

fan-out

puntos
las

3-10

EJEMPLO

DE

punios

BCD-a-exceso-3

Cdigo

Final

Dichos

los

de

cin

LGICO

puertas.

general,

de

sor

La

DISEO

DEL

1
1
1

LGICO

DISEO

LGICO

ANLISIS

plos.

est

La

simulacin

Una

alternativa

de

Este

disponible

de

grande
Dado

variables
la

que

posible,
posibles

conversor

la

de

das

de

cdigo

tabla

de

de

verdad

las

basa

se

entradas.

E!

en

anlisis

lgico

ejem

tedioso
la

nmero

un

esfuerzo

aplicacin
completa,
ejemplo

de
ilustra

el

posibles

las

deseable

Modelsim
las

todas

valores
es

simulador

y del

El

computadora.
significativamente
requerido
por

por

de

prximo

verificando

simulacin

la

ms

FPGAs

con

BCD-a-exceso-3

empleo
ms

anlisis.

el

si

entradas,
todas

aplicar
uso

de

XE

la

es

las

herramienta
verificar

para
de

combinaciones

las

el
entra

verdad.

3-11

EJEMPLO

de

verificacin

una

desarrollo

el

para

uso

el

computadora

de

ISE4.2i

tablas

alcanzar

conseguir

para

el

es

considerablemente

por

de

adicionales

115

AL

libro.

verificar

reduce

simulacin

de!

manual

combinaciones

Xilinx

web

permite

tcnicas

incluyendo

sitio

verificacin

la

computadora

una

suplemento,
el

en

COMBINACION

Verificacin

basada

simulacin

en

del

cdigo

de

conversor

BCD-a-exceso-3
La

cin
ha

hay
puertas

Figura
final

3-19

capturado
ninguna

la

muestra!a)
circuito

del
en

tabla

Xilinx

ISE

AOI

puerta

4.2i
en

Adems

disponibles.

FIGURA

Esquemtico

verdad

de

de

conversor

el

mediante

la

librera

de

de

la

inicial,

especificacin

BCD-a-exceso-3.

cdigo
de

introducir

esta

puerta

se

tambin

esquemtico

se

3-20
para

la

simulacin

del

convertidor

(b)

BCD-a-exceso-3

en

la

ha

modelado

han

la

implementa
del

implementacin

mostrado

esquemtico

smbolos,
el

La

Figura

circuito

3-20.

Como

tas

empleando
introducido,

se
no

mediante

116

formas

de

onda,

de

de

onda

las

resultados
circuito

combinacin

forma

de

entradas

se

formas
de

mos

que

(A.
(0,

B, C, D)
I, 0. 0). En

las

forma

formas

combinaciones

de

nales

3-6

3-10:

hemos

el

en

diante

xionado,

lgica

concreta

procedimiento
prximas
bles

(PLDs);

de

lgica

tran

los

PLDs.

la
ms
trataremos

Y,

valores
ocho

restantes

de

Estos
de

(PALH).

En
de

arrays
las

los

tecnologas

exceso

adicio

verificacin

la

un

determina

(PLDs)

tipos

ms

que

suplemento
programables
de
programacin

en

el

sitio
en

de

la

se

implementarn.
lgicos

en

dispositivos
programable

web
campo
las

determinan

que

requieren

lgico

array

del
que

se

un

programay el

discuten

se

(FPGA).

de

Antes

apoyan.

la
Las

(PLA),
libro

me

intercone-

su

funciones
de

simples
el

progra
circuitos

fabrican

se

controlan

funcionamiento,

qu

no

interconectando

dispositivos

se

implementacin

estructuras

su

ltimos

(ROM),

puertas

de

integrados
programables

controla

cual
tres

lectura

slo

para

tecnologas

las

lgicos
lgicas
que

el

tratan

BCD

de

libro.

del

circuitos

como

funciones

implementa.

memoria

de

dispositivos

mediante

programable
complejos

los

las

para

X.

(W.

son

verificar

de

tcnicas

web

pgina

informacin

secciones

tres

encontra

Continuando,

I).

programables

implementan
se

que
hardware

I.
salida

proceso

convertidor

del

conteniendo

la

los

almacenan

que

0,

de

onda

de

tabla

entrada,

las

por
verdad

verificacin.

la

simulacin

la

fabrican

se

que

contraposicin,
que

de

continuarse

puede

introduccin

una

de

estructuras

Este

correctos.

son

suplemento,
en

realizado
sentido

En

integrados.

de

implementacin

de

mables,

de

disponible

est

aqu,

valores

especificaciones
completar

resultados

Este

Tecnologas
Hasta

los

forma

la

con

onda

de

forma

(0,

la

para

las

de

representada

es

valores

Examinando

3-21

FIGURA

ejemplos,

de

la

en

correspondiente

fin

0)

al

aplicadas

SALIDAS.

coinciden

salidas

las

0.

los

ilustra

que

entradas

correspondiente

salida

si

3-21.

las

de

seccin

la

en

de

(0.

onda

de

formas

Estas

3-19(a).

Figura
ia Figura

de

formas

mostradas

salida

la

en

ENTRADAS
las

de

los

casos,

avanzada

seccin

D)

1),

los

con

Ejemplo

VERIFICACIN

0,

entrada

de

la

salida

0,

ambos

onda

de

en

mostradas

manualmente

C,

B,

(A.

(0.

entradas

combinacin

la

onda
=

las

de

verificar

de

de

onda

entrada
con

la

para

de

podemos

COMPUTADORAS

DE

simulacin

La

las

onda,

muestran

simulacin.

Comenzando

inicial.

Z)

combinaciones

produce

cada

de

las
la

de

LGICO

DISEO

DEL

FUNDAMENTOS

En

arras
mues

le

tratar

los

PLD'

LGICO

DISEO

las

tecnologas

tablas

de

de

bsqueda,

tecnologas
pleo
mada

por

cin

de

Cada

aplica

se

Los

intacto

ble

del

de

sirven

la

chip,
dimiento

de

ran

las

la

fabricacin

fusible,

por

un

un

material

de

la

programacin.
La

Las

el

xiones,
MOS

canal-N

de

entonces

el

circuito

CERRADO.

y
elemento

los

conexin

conductores

acta

superior

funde

la

de

normal

forma,

otra

hace

separados
ABIERTO

alimentacin

entre

resistencia

su

elctrica

establezca

se

que

con

camino

un

y c

contraste

estn

como

de

o.

conductores

anteriores
si

As,

Los

permanentes.

son

de

resultado

de

la

programacin
programacin

la

programacin

de

una

dispositivos
producido

han

se

incorrecta

es

est

en

est

conduciendo

el

fuente

Pero

tensin

de

de

punto

cone

pueden

no

fsicos

cambios

necesita

modificada,

ser

es

puede

modificarse
De

la

funcin

conexin

circuito

un

ABIERTO.

lgica

el

dispositivo

de

elementos

pierde

se

el

del

contenido

puede

repro

necesario
almacena

tensin

la

no

que
de

retirar

al

un

(OFF)

cortado

que

I.

un

forma

est

es

tecnologa

programada

es

drenador

almacenados

la

transistor

un

almacenado

Puesto

permanezcan

modo,

intercone

las

de

transistor

electrnicamente,
este

bit

fuente

0, el

de

puerta

del

entre

igual

valores

estos

que

la

almacenado

drenador

para

Si

la

ataca

que
el valor

control

el

para

bit

solo

programacin.

bit

del

emplearse

un

(ON).

alimentacin.

decir,

es

de

valor

un

puede

que

almacenamiento

Para

voltil;

es

algo
se

separa
materiales

que

En

desecharse.

fcilmente.

miento

de

almacenamiento

la

retire

se

los

pide

se

Tal

antifusibles.

fusible.

un

dos

antifusible

El

de

uso

de

la

en

tensin

una

dispositivos.

entre

gramarse

pequea

elevada.

que

como

transistor

de

rea

el

es

contrario

lo

gene

si

configuracin.

misma

interconexiones

simplemente

un

la

con

proce
que

rentable

es

el

para

mscaras

slo

de

capas

Este

las

mscaras

fa

desee

se

fabricacin.

medida

con

todos

las
es

aplicar

de

que

conexin

la

PLDs

proceso

las

sobre
que

de

la

ltimas

las

no

fusi

un

CERRADO.

elemento

un

de

material

tecnologa

es

grande

resistencia

debe

ltima

La

programacin

elctrica

camino

porque
los

dispositivo

la

la

abre

que

por
es

funcin

la

realizarse

deben

razn,

en

el

durante

controlar

Al

baja

en

cliente

antifusible

tecnologas

reprogramarse,
irreversibles

cada

resistencia

un

tres

para

consiste

el

decir,

es

determinada

para

el

conductores,

disminuye.
xin.

cantidad

nombre,
antifusible

su

dos

los

una

capas

es

lo

durante

de

for
alimenta

de

interconexiones

realizan

se

Dependiendo

chip.

normal

representan

semiconductor

conexiones

Las
el

las

de

del

fabricante

chip.
en

esta

tecnologa

tercera

de

antes

metal.

que
Por

de

sugiere

un

ya

de

capas

Una

estas

costoso

es

del
conductoras

control

el

para

em

conexin

corriente,
se

el

es

la

ABIERTO,

las

una

en

elevada

la

las

interconexiones

las

consiste

superior
debido

quema
CERRADO

el

por

fabricacin

de

PLD

construir

relacionaremos

Nosotros

el

en

(2)

conexiones.

cerrar

control

el

para

respectivamente.
de
programacin

como

estructura

se

conexin,

realizada
mscaras.

transistores.

considerablemente

ste
la

quemado,
tecnologa

uno

proceso
que

mo

de

con

metal

fusible,

del

de

antigua
programables

puntos
tensin

una

estados

segunda

gramacin
ses

travs

dos

Una

Cuando

conexin.

los

abrir

(1)

para

conmutacin

ms

de

uno

fusible.

un

la

controlar

aplicaciones.
programacin

tres

tecnologa
fusibles.

de

emplean

se

(3)

y
estas

La

programacin

117

COMBINACIONAL

ali

de

mentacin.
La

Adems

bsqueda,
ideales
se

usa

en

consiste

lores

en

para

en

los

tabla

(1)

elementos
de

almacenamiento

En

de
los

y
del

elementos
del

este

de

verdad,

que

la

almacenamiento,
almacenamiento,

(2)
y

presentado

(3)

la
como

lgica

el

hardware
de

la

de

valor

de

corres

hard

El
los

programar
contenido

lgica.

verdad

salida

lgica.
el

funcin

de
son

tabla

funcin
para

selecciona

que
salida

la

de

salida

la

en

el

tablas

almacenamiento

entrada

contiene

que

de

de

de

como

construccin

elementos

combinacin

proporcionarlo

la

es

los

caso,

almacenamiento,
ser

programacin

interconexionado.

el

tablas.

de

tecnologas

elemento

un

dicha

las

controlar

estas

seleccionar

para

ware

de

de

construir

para

pondiente

elementos

aplicacin

segunda

de
Puesto

va

los
que

118

FUNDAMENTOS

los

elementos
datos

tabla

que
dicha

de

salida

las

de

verdad

La

La

Esta

transistor.
la

puerta

nivel

un

de

horrabiey

nan:

mediante

la

minado.

Una

transistor

evita

ABIERTO
mente.

la

en

del

mutacin
flash

duales,

de

todas

PLD

tpico
lgicas
diagrama

de
Un

tecnologas
el

concisa

de
de

lneas

puede
programables,
lgico
especial
lgico
la

representacin
fusibles.
nologa

de

de

de
las

puertas

para

dos

donde

la

sea

de

Smbolo

lnea

ahora

en

3-22

Smbolos

convencional

puertas

flotantes.

Algunas,
Para

mostrar
es

hacia

En

la

hay

la

adelante

dibujar

(b)
de

de

tipo
para

array

de

Smbolo

lgico

aun

de

de

lgico

array

una

grfica
lgicos.

puerta

OR

entrada

se
x

una

aparece
entonces,

array
en

se

mltiples
de

est,

no

basada

terminologa
representacin
diagramas

y el

tener

Si

seleccionadas

grfica
Este

la

forma

una

emplear

lneas

puerta.

representacin
tecnologa

una

para
conexiones

las

Si

conexin.

dibujar

podemos
primero

la

las

convencional
de

Las
a

todas

no

de

lugar

entrada.

de

necesario

smbolo

el

tec

indivi

pero

lgicos,

fan-in.
arrays
muestra

una

convencional

FIGURA

de

de

selectivamente

fusibles.

de

especficos

entradas.

representacin

misma

no

mltiples

sola

marcadas

quedan
esta

(a)

se

3-22

de

que
hizo

puertas

puertas.

con

La

variedad

en

de

conectan

se

esto

que

usar

una

similar,

manera

Puesto

se

La

flash.
una

gran
flotantes

alto

con

tecnologas
Figura

OR

significa

lneas,

mil ones

puertas
estas

puertas.
puerta
lnea

esta

carga

la

de

memorias

tiene

almacenada

subconjuntos
a

dibujamos

puerta,

en

que

la

centenares

de
las

De

grfica
Emplearemos
programacin

de

tienen

de

de
o

interior
una

usada

respectiva

control

el

en

(2)

BAJO,

las

real

ABIERTO

ALTO

basada

tecnologa

ampliamente

borrado

de

para

nivel

un

elctricamente-borrable

flotantes,
tener

de

el

y drenador.

fuente

siempre

(1)

entre

programacin,
controlando

que

entre

elegir

tercera

flash

el

puertas

Una

transistor.

conexin

una

deter

elctrica
la

de

realiza

se

tiempo

dispositivo

Puesto

su

transistor

borrado
un

proceso

en

denomi

se

al

El

alimentacin.

aplicacin

la

de

incluyendo

AND.

puerta

de
dando

conexin,

tecnologa
tecnologa

de

conexin.

ninguna

la

es

interseccin

la

la
del

perpendiculares

dibujan

das

array

entrada

normales

transistores

durante

existe

no

aplica
tecnologas

estas

Un

Si

aplicando

ultravioleta

est

almacenada
se

quitar,

consigue

de

MOS

si

al

flotante

puerta

(ON).

de

reprogramarse.
similar

de

negativa

alimentacin.

de

la

conmutacin

transistor

carga

poner

se

de

establecimiento

el

forma

las

conmutacin

proceso

un

dependiendo

una

la

puede

chips

valores

controlar

normal

borrado

simbologa

smbolo

una

es

los

permite

transistor

nologa
opciones

de

tipo

de

puerta

puede

radiacin

la

en

conduzca

se

normal
de

mediante

CERRADO,

de

tensin

fuente

intensa

una

borrarse

se

forma

una

es

que

en

guardando

la

conduccin

en

va

presentan

cabo

de
un

La

ponga
el transistor

almacena
se

carga
de

rodea.

la
se

control

la

este

puede
superiores

se

mente

borrados,

tensiones

usando

superiores

exposicin
vez

control

borrable.La programacin

tensin

borrable

mente

el

elctricamente
de

puerta

almacenada

carga

reprogramacin.
emplean
que

tecnologas

las

la

el

del

normal

que

posible

es

que

la

combinaciones

hay

Ya

borrado

el
Dos

entonces

puede
bsqueda

l evarse

elementos

que

entradas,

las

almacenar

transistor

el

que

memoria,

una

es
en

la

de

dielctrico

imposible

ALTO.

basada

debajo

material

un

por

de

los

entrada,

en

programacin

est

localiza

almacenada

permiten

en

ms

tabla

de

tecnologas
popular

se

hace

negativa

carga

las

ltima

flotante

puerta

una

de

simplemente
trmino

de

parecen
direccin

una

el

ah

de

memoria

aislada

aplicando
lgica

la

As.

aplicacin
tecnologa

tercera

completamente
en

la

en

transistores.
un

memoria.

valor

el

hardware(3)se

seleccionados

ser

mediante

el

con

al

COMPUTADORAS

seleccionan

se

combinados
de

DE

almacenamiento

de

almacenamiento
lores

LGICO

DISEO

DEL

no

lgico

de

fusibles,

la

denomina

ntapc

la

cuando
para

las

entra

tec

LGICO

DISEO

continuacin,

consideraremos
cada

cribiremos

emplea

se

que

para

conexiones

xiones

su

implementacin.

memoria

AND

plano
para

man

puerta

OR.
conexiones

plano

AND

las

los

El

productos
flexible

ms

de

de

productos

sumas

diferentes

de

dispositivos

compartidos
requeridos.

(a)

Memoria

(b)

Array

de

programables

slo

de

Esencialmente,
informacin

de

forma

lgico

la
En

salidas.
de

la

se

3-24

Figura
entradas

datos

de

la

solo

se

progra

lgicamente

cada

en

(PLA)

programable
OR.

Plano

que

productos
implementacin

Los

la

el

en

los

para

OR

distintos

Salidas

programable

de

bsica

lectura

se

palabra

ROM

PLDs

tres

el

muestra

una

almacenada

es

de

sido

de

diagrama
direccin
en

bloques
de

la

direccin

dispositivo
especificada
o

la

por
de

memoria,
seleccionada.

el

en

esto

la

una

ROM.
y

por

es

salidas

El

nmero

incluso

ROM

la

voltil.

no

k entradas

Existen
las

de

disposicin

de

ROM

diseador

el

por

almacena

se

que
una

como

dentro

permanece

conectar;

ser

interconexiones

establecido

vuelve

un

debe

forma
ha

se

(ROM)
informacin

en

patrn

apaga

seleccionan
la

AND

3-23

Esta

este

que

vez

alimentacin

Las

boo
tienen

programable

FIGURA

permanente.
en

Una

dispositivos.
cuando

de

introducida

es

funciones

lectura
memoria

una

entonces

bits

solo

cone

programable

Conexionen

Configuracin

Memorias

(PROM)

PLDs.

programaban

Array

las

programable

programable
(c)

los

de

lectura

lgica

PAL11

de

situacin

(PALn)

conseguir
surgieron

para

PLA

las

la

puertas

el

para

desarrollo

AND

Plano

OR

de

las

suman

lgico

array

puerta
de

el

de

el
como

nombres

durante

fabricantes

que

AND

plano

Las
se

caso,

colocacin

decodificador

un

fijo.

cada

slo-lectura

implementa
programable

lgica

OR

es

cualquier
Los

Conexiones

Entradas

PLD

de

el

por

de

booleanas

tipos
para

de

PROM

plano

un

tres

tanto

ser

La

funciones

muestra

como

arrays

la

en

3-23

Figura
programable

Des

programables.
en
tpica,

difieren

construido

salida.

Los

las

los

programables
pueden

de

trminos.

de

PLDs

de

fijo

programables

conexiones

con

AND

dispositivos
tecnologa

la

es

La
y OR.
La memoria

OR

puertas
mini

de

sumas

generar

tiene

los

de

tipos

AND

planos
dispositivos.
un
plano

de
tiene

para

forma

en

cul

Estos

los

flash

indicaremos

de

distintas

estructuras

estructuras

tipos

tres

programables

leanas

de

las
en

los

para

la

como

un

tres

de

programables

conexiones
as

una

119

COMB1NACIONAL

se

de

obtienen

palabras

y
los
en

120

FUNDAMENTOS

DISEO

LGICO

k entradas

(direccin)

DEL

ROM

est

2k palabras.
operacin

determinado
Note

de

tambin

de

que

bits

cada

de

una.

La

das

Figura

del

decodificador

travs

de

conexiones

vs

de

de

internas

conexiones

32

un

decodificador

8
Se

256

ROM

ROM
de
Finalmente,

gramable

puerta

se

y borrable

el

emplea

existen

ROM

usuario

tecnologa
o

la

si

del

dispone
o

Si

h-

h-

ROM

programable

la

E:PROM.

tambin

Como

28
29
3
31

yyyyyyyy
A7

Ab

FIGURA

Lgica

OR

tra

tiene

ROM

32

contiene
internamente

A4

Aj

a2

3-25
interna

de

una

ROM

32

la

progra
fusibles,

emplean

se

En

este

borrable,

se

denomina
ya

tecnologa
o

EPROM.
ROM

se

dijo

la

caso,

la

emplea

ROM

con

emplea

se

Si

ROM

5:32

la

Debe
conecta

la

adecuado.
la

elctricamente,

EEPROM

equipo

PROM,

Decodificador

utiliza

tendr

ROM.

Cada

conectadas

3-22).

OR.

lneas.

puerta

ROM.

simplemente

borrable

elctricamente,

32

se

2k

de

cada
entra

diagrama

cada

ocho

para
cinco

son

El

Figura

puertas
ROM

de
31

Las
a

salidas

OR.

que

de

denomina

se

decodificador

ocho
una

programable

la
la

Puesto

denomina

se

por
ROM

una

puerta

OR.

programacin

la

ROM

del

al

OR.

puertas

salida

general,

32

(vase

Cada
que

para
la

entonces

si

tecnologas

como

flotante,

ya

Las

puertas

complejos

cada
En

2k lneas

programada

ser

refiere

de
y

entonces

puede
se

mscara

por

entradas

de

disponen

palabras
0

ROM.

esta

decodificador

ocho

circuitos

en

de

memoria.
de

entradas.

programables.

cuatro

de

entradas

32
de!

la

sopona
y
ROM.

de

arrays

nmeros

interna
un

que

almacena
los

especificar
no

habilitacin

grandes

memoria

lgica

direccin

32

programables.
de

Esta

dado
de

de

pueden

se

datos,

entradas

conforman

que

las

empleada
tiene
las

conexiones

emplearn

macin
la

de

una

8.

direccin
de

ms

mediante

de

entrada

construccin

construccin
una

OR

puerta
a

32

distintas

programables
lgico

array

cada

que
fusible

un

salidas

representa

representacin
siderarse

32

la

datos

la

muestra
a

salida

de

lneas
o

(dalos)

ROM

una

de
una

salidas

con

lneas

tienen

de

de

que

de
facilitan

lneas

3-25

2*

bloques

de
ROM

que
ROM

una

decodificadas

son

de

dispone

chips

cinco

3-2*4

de

3 estados

ejemplo,

por
Existen

FIGURA

Diagrama

hecho

no

Los

salidas

direccin.

ROM

escritura.

Considere,

el

por

la

COMPUTADORAS

ROM

una

DE

pro
anterior-

LGICO

DISEO

la

mente,

de

memoria

programacin

idnticas

que

de

ductos

En

para

configuracin
para
pleados
en
el diagrama
xiones
programables
la

de

La

salida

de

cada

variables

plano

de

puertas

lgica

pequeo
tpica

de

sumas

tecnologa

nmero

ROMs

de

reprogramacin,

AND

tienen

puerta

OR

las

entra

pero
un

las

hacia
XOR

en

la

la

que

con

tres

entradas,

cuatro

productos

dos

lgico
representados
Las

entradas

entradas
otra

salidas

horizontales.

em

cone

cada

de
de

entrada

Este

demostrar

para
array

inversor,

un

las

3-26

FIGURA

de

verticales

lneas

las

y 2 salidas.

aqu

las

pro

generar

complementarias.

salidas

no

booleanas.

presenta
smbolos

buffer

complementaria

su

puerta

una

los

tienen

programables

en

se

PLA

decodifi

El
para

entradas

tres

con

el

que

selectivamente
funciones

las

utiliza

entre

conexiones

PLA

programado
conectados

PLA

un

excepto
trminos.

mini

los
ser

coste,

que

entrada

PROM,

por

atraviesa

intersecciones

las

por

entonces

diagrama

compuestos
cada

desde

son

de

entrada

grficos

puede

en

El

Cada

complejos.
smbolos

indica

interna

PLA.

un

que

requeridas

eficiente

ser

para
de

la

todos

genera

no

AND

lgica

la

concepto

en

productos
productos

Estos

muestra

van

puertas

las

las
se

por
se

las

de

la

de

el

en

facultad

la

requerida,

similar

es

todas

entrada.

generar
3-26

circuitos

como

das

de

demasiado

es

AND,

un

variables

Figura

la

circuito

que

eleccin

incluye

se

retardo.

de

(PLA)

por

las

OR

puertas

volatilidad

La

EPROM.

la

los

entre

programable

sustituido

es

la

trminos

lgico
programable
completamente

array

decodifica

de

factores

varios

fabricar,
en

lgico

modificada

versin

una

de

deseadas

Array

cador

es

depende
quieran

se

prestaciones

El

flash

121

COMBINACIONAL

puerta

Las
cada
se

sali
OR.

puerta

puede

progra-

122

FUNDAMENTOS

DISEO

DEL

mar

recibir

para

se

conecta

ta

XOR

en

el

un

conecta

se

PLA

que

X 1

de

(ya

figura

la

DE

lgico

1 (dado

LGICO

un

COMPUTADORAS

La

X 0

que

salida

La

lgico.
X).

no

generados
producto

productos

da.

Cada

salida

La

salida

de

puede
la

con

las

del

tamao

puertas
AND.

conexiones

la

con

el

PLA

de

caso

al

puerta
la

puer

implementadas

salida

de

los

cada

puerta

cerra

Esta

seleccionados.
de

la

el

en

conexin

su

productos

programacin

la

AC

tienen

que

de

de

ser

la

asociada

conexin

PLA

consiste

los

nmero

productos,

de

Para

inversores,

programables
AND

planos

produc

salidas.

buffers

en

conexiones

programable

ser

el

mscaras,
utilizada

es

lgica

las

entre

OR,

en

conexiones

por

PLA

usuario

en

Este

programacin

de

medi

programacin

FPLA.

campo,

en

unidad

una

de

programa

PLA

un

caso

en

la

con

generar

el

Para

programable

mediante

para

cliente.

programable

tabla

una

fabricante

el

el

mscaras

por
enva

cliente

por

especificada

denominado
por

PLA

entre

puede

tabla

el

48

Existen

XOR.

por

la

PLA

un

de

interna

el

entradas,

entradas.

XOR.

puertas
el
Esta

de

nmero
16

tiene

puertas

del

tpico
lgica

programacin
tiene

empica
programado

se

campo

puede

la

entradas

lgica

programables

ROM.

fabricante.

internamente

que

la

de

concretas

en

enumeran

suma

funcin

en

las

ocurre

En

da

de

AB

aquellas

dependiendo

PLA

msalidas,

asociadas

Como
del

booleanas

F2

se

la

no.

determina

OR,

plano

programables
campo.

obtiene

Un

y el

cin

entrada

BC

por

salidas.

productos,
AND,

puertas

OR

se

de

entradas,
tradas

entrada

la

AND

puerta

determinado

puertas

PLA

nmero

el

la

cuando

XOR.

puerta

El
tos,

cada

en

est

complementada

ser

cuando

alterada

son

Los

invertida

es

funciones

X).Las

F,

diagrama.

es

salida

dispositivo

disponible

comer

cialmente.

El

lgica
sitivo

un

tiene

cuatro

tres

AND

puertas

entrada

buffer-inversor,
secciones,

y cada

horizontal.

Una

de
de

AND

Las

Las

las

salidas
entrada.

funciones

en

lneas
hace

se

booleanas

complementada

funciones

menudo

las
est

mismas

disponible,

las

mltiples

las

implementadas
+

que

AC

las

F2

se

BC

--B

implementadas
ha expresado

del

salidas
el

en

hacia
PAL

que
de
cada

cada

AND.

puerta
de

una

las

puertas

dispositivo.
de

Figura

la

ABC

AB
+

dispo

cruzan

que

de

entradas

El

conexiones

10

verticales

Cada

fija.
significando

OR

tiene

buffer-inversor

un

todas

con

concretas

son
no

diagrama

lneas

de

array

salidas.

triple,
AND

puerta
10

mediante

F2
Estas

Cada

pro

que

programar
un
de

cuatro

AND-OR

array

de

puerta

una

AND

plano

un

lgica
entradas

mediante

realimenta

F,

da

seccin.

y
fcil

configuracin
mediante

un

fijo
ms

es

cuatro

genera

simbolizan

se

PAL

la

por

cada

horizontales

mostradas
Esto

el

en

se

compuesta

una

el

tiene

OR

plano

un

muestra

salida

programables

programables.

lnea

plano

mostrado

dispositivo

indicadas

con

AND,

3-27

Figura

cada

PLD

un

el

La
El

tpico.

tiene

es

programable

es

flexible.

tan

programable

entrada

hay

slo

que
no

pero

R)

(PAL

programable

Dado

PLA,

programables

lgica

de

array

gramable.
el

lgica

de

Arrays

3-27
+

son

AC

C
el

empleando
en

forma

de

Dado

PLA.
suma

de

que

productos.

la

sali

LGICO

DISEO

FIGURA

Un

PALK

dispositivos

consistente
diante

en

incluyen
cada

implementar

caso

salida

por

AND

puertas

y
otra

sirve

realimentada

tambin

mediante
secuenciales.

puertas
8 entradas,

salida

que

acta

entre

el

sobre
array
un

un

buffer-inversor

los

salidas

PAL

buffers

hacia

salidas

entradas

bidireccional.
del

de

es

las

de
de

puertas

cada

una

generada
pueden

me
ser

estando

buffer

3 estados

3-27.

Figura

secciones,

pin

habilitacin

la

en

dispositivo

como

triples

mostrado

Estas
o

la

el

entrada.

como
como

AND-OR

estructuras

que

de

salida

Cada

entrada,

seal

ms

ctuple.
como

salidas

cuatro

hasta

tener

flip-flops

menudo
es

circuitos

puede

funcionar

entradas,

las

contienen

3 estados

de

este

cuatro

AND-OR

array

para

trolado
PAL

un

buffer

un

programadas

que

integrado

en

con

comerciales

PAL
PAL

pequeo

de

3-27

Dispositivo

Los

Entradas

123

COMMNACIONAL

con

Los

3 estados.
las

AND.

salidas.

Dado
es

sencil o

124

FUNDAMENTOS

Dispositivos
de

LGICOS

tpicos

dos

ratorios

est

descripcin

de

Sumario
captulo

do

y
En

3-2

dos

se

han

out

y tiempo
relacionar

de

los

definido

El
Estos

de

cin

de

labo

en

inulti-

presenta

una

al
las

OR

AND.

puertas
efecta

niveles

El

Los

los

que

diseo

asisti

diseo

hard

descripcin
de

tecnologa
salida,

Se

puertas.

denominado
En

im-

alta
misma

esta

seccin

fan-

incluyen

se

distintas

formas

describen

pasos

paso

El
niveles,

la

asegurar
de

siguiente

este

de
el

formulacin,
de

obtener
este

optimiza

circuito

un

final

com

circuito

en

uno

empleada.
especi

satisface

las

ilustrado

han

se

proceso

El
en

implementacin

circuito

3-3.

computadora.
de

procedimiento
para
convierte

tecnolgico
tecnologa
que

por
el

Seccin

la

en

asistido

ecuaciones.

mapeado

para

descrito

5 pasos
diseo

mltiples
en

primeros

tres

de

el

de

disponibles

puertas
verificacin

una

tabla

una

inversores.

las

iniciales.

dos

el

El

de

de

negativa

al

como

especificaciones,

optimizacin,

lgica

siendo

en

lenguajes

entre

diseo

de

manual

convierte

se

una

diseo

los

libro.

lgicos.

ciclo

un

del

transmisin.

de

la

resto

subyacente

clave,

diseo:

de

del

valor

puertas

niveles

los

sido

la

nuevo

un

tecnolgicos
positiva
y

tanto

de

con

y las

lgica

ha

deliniendo

ficaciones

fundamentos

emplea

conceptos
a

propiedades

estados

tensin

captulo

aplicaron

se

los
menudo

suplemento
suplemento

del

importantes
lo largo

junto

La

eficientemente

usa

Este

apndice

enfocndose
las

tres

dos

emplearn

se

parmetros

especificacin

de

que
Finalmente

de

este

se

realiza

puesto

buffers

niveles

de

la

cual

libro.

Un

de

presentacin

propagacin.

los

pasos
comienza

diseo

presentaron
componentes

ilustrado

ncleo

del

cubre

que

empleados

(FPGA)

SRAMs.

que
brevemente,

de

se

tipos

(Hi-Z):

pedancia

la

top-down,
present
lgica.

Seccin

la

suplemento,

campo
web

pgina

latches

con

diseo

sntesis

describieron

la

el

en

se

la

Este
en

conceptos.

comenz

computadora

por

ware

VLSI

captulo

y el

jerrquico

el

estos

del

Este

COMPUTADORAS

programables

puertas

disponible
flip-flops,

sumadores,

breve

DE

programables

de

arrays

docentes,

plexores,

3-7

LGICO

DISEO

DEL

mediante

tres

ejemplos.
Con
cin

el

fin

discutir

de

el

la

presentado
tecnolgico
trabajar

de

especificacin
similares

con

nico

un

La

seccin

final

logas
gramable

bsicas

memorias

tecnolgico
ful -custom.

mapeado
incluyndose:

programables

no

las

de

tipo
del

clulas

usadas

slo

centr

arrays

alternativas

clulas,

el

para

de

puertas.

de

lgica

programables
mapeado

implementa

Tambin
tanto

Tres

programable.
y

arrays

mapeado
el

para

de

de

caso

tecno

lgica

pro

tecnolgico.

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se

de

tcnicas

ilustradas

tipos

tecnologas
lgicos

de

tecnologas

y gate-arrays.
as
como

CAD,
varios

las

en

lectura,

distintas

de

libreras
con

las

presentaron
standard-cell

herramientas

como
se

proporcionaron

las

puertas

de

las

y
por

captulo

se

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Semiconduc

Lattice

1995-2002.

TRIMBERGER.

Academic

125

AL

Corporation:

GAZ-r(R)<hltp:/ www.latlicesemi.com
tor
Corporation,
5.

COMBINACION

Cor

1995-2002.

Problemas
El

smbolo

puede

encontrar

3-1.

Disee

) indica

web

circuito

un

ms

problemas
sitio

el

en

del

avanzados

el

implemente

que

indica

(*)

asterisco

el

http:/ www.librosite.net

libro:

siguiente

ecuaciones

de

par

Para

simplificar

cin

mostrada

to

el

este

componente

circuito

el

y para

OR

inversor.

un

empleando

completo,

de

(copias)
Dibuje

instancias

tres

puerta

una

basndose

jerarqua

emplee
utilizarn

Se

B(C

BC

esquemtico,

AND,

A(CE

funciones.

las
2 puertas

de

compuesto

para

del

dibujo

para

se

booleanas:

solucin

la

que

Mano.

el

la
nico

factorizacircui

lgico

diagrama

smbolo

un

en
un

el

para

compo

nente.

3-2.

Un

componente

funcin

la

implementa

que

H
debe

junto

emplearse,

inversores,

con

El

circuito

obtenerse

puede

XY

ABC

la

mediante

del

que

F0(X)

para

pansin
preferiblemente
puede

puede

la

sin

iterar
X
para

Una

familia

lgica

gas

estndar

de

carga

la
usando

puertas
estndar.

de
tantos

F,

buffers

evaluada

es

Shannon,

1. Esta

para
.

seleccionando

sin

como

literales

haga

en

El

expanX

de
Este

negar.

el

cada
proceso
G.

Para

simples.
G(. Dibuje

de

teorema

variable

una

negada

constantes

sean

tiene

integrados
un

salida

F(X)

tanto

entonces

de

expansin

de

ex

una.
se

emplee

diagrama

de

H.

circuitos
con

seal

aparezca

para

buffers

y
cmo

muestre

de

G|

smbolo

que
las

todas

que

G0

empleando

aplicado

variable

hasta

para
ser

Aencontrar
un

3-3,

entonces

0 y
haciendo

Teorema

X-FtiX)

para

implementarse

puede
una

evaluada

F(X)

es

ABD

aplicacin

F^XFoW
en

funcin:

la

obtener

para
=

XZ

fan-out
de

de
una

como

nica
sea

16

NAND

puertas
cargas

puerta
necesario.

con

puede

NAND

Suponga

un

Esboce

estndar.

un

aplicarse
que

fan-out

cada

de
esquema
a 38
enltad^es

car

que
entradas
una

126

FUNDAMENTOS

3-4.

*La

LGICO

DISEO

DEL

OR

puerta

inversor

de

tiene

gacin

del

iu

camino

de

ms

COMPUTADORAS

3-28

Figura

retardo

un

DE

tiene

propagacin

0.052

del

largo

de

tiempo

un

propagacin
Cul

ns.

0.078

ser

el

ns

retardo

de

propa

del

inver

el

circuito?

D>-i

5=0

=d^=>

FIGURA

3-28

Circuito

3-5.

La

forma

de

onda

de

la

sor.

suponiendo

(a)
Ib)

no

tiene

un

retardo

de

te)

tiene

un

retardo

inercia!

3-29

Figura

se

del

Problema

aplica

3-4

inversor.

un

Calcule

la

salida

que

tiene

retardo.
0.06

de

transporte
de

0.06

ns.
con

ns

de

tiempo

un

rechazo

de

0.06

ns.

_r
i

0.6

ns

0.6

ns

FIGURA

Suponiendo
ta

(a)

pi

la

Figura

rPHL

en

Calculando
=

la

es

que
salida

cada

0.50

ns

media

de

de

onda

rPHL

para

el

3-5

Problema

calcule

el

retardo

desde

cada

Tomando

(c)

Compare

sus

cada

rPLH

para

para

cada

puerta.

0.40

ns

respuestas

entrada

has

3-30

camino,
de

partir

suponiendo

calcule

valores,

estos

/PHU

que

camino.

(b)

(ns)

3*29

Forma

3-6.

Tiempo

cada

para
de

la

puerta.

Seccin

FIGURA
Circuito

y <b>

(a)

comente

3-30
pura

el

Problema

3-6

las

diferencias.

0.30
para

ns

cada

LGICO

DISEO

3-7.

El

tiempo

gacin.

el

Una

determinada

puerta

de

esta

informacin

se

3-8.

miento

Suponga

(a)

(b)

y el

Comente

la

negativo

de

^Demuestre

3-11.

funcin

caso

contrario,

3-12.

En

Un

sistema

de

retardo

Suponga

ns.

inercial

partir

que

el

para

el

valdran

qu

encontrados

comporta
de

tiempo

propaga

suponiendo

(a)

en

positiva

lgica

en

combinaciones

las

combinaciones

salida

de
Disee

I si

una

puerta

I que
de

es

error

en

ecuacin

una

mayora

la

representacin

con

salida

usadas

no

ms

hay

funcin

una

un

escriba

seis

Hay
T.

pulso

un

OR

en

lgica

en

En

entradas.

sus

3 entradas.
un

dgito

las

entradas

valor

0,

de
1 cuando

BCD.

cdigo

en

Estos

decimal

en
una

sean

el

en

de

resto

que
de

de
de

0101,

0111,
secuencia

se

rante

0100,
repite,

con

te/Sur).
Oeste),

VNS

las

y VEO

est

encendido

disponibles
qu lmparas
conductor.

para

las

al

apaga
30

intervalo

prxima
lmparas

del
cada
debern

Suponga

REO

aplicar

ciclo
que.

16

cada

en

para

el

1000.

basadas

intervalo

OOK).

la

Despus

de

la

cada

salida
y el

los

en

el

acaba

combi-

enciende

se

el

45

80

los

segun
y

comportamiento
de

ocurrir

verde

durante

rojo

intervalos

16

Nor

Este/

que

Divida

la
du

presenta

suponga

de

0110,
1000.

(Amaril o

(Amaril o

5 segundos
segundos).

siguien

lgica

AEO

dada,

combinaciones

X2. X-)
pasando

F(Xx,

0010.

ANS

por

intervalo

enciende

0011,

conectan

direccin
5

conec

se

Norte/Sur),

durante

se

combinacin

controlada

durante

luz

posicin

producir

0001,

Este/Oeste).

una

para

lneas
-

amaril o

superpone
las

entre

lucir

Para

0.
el

se

(Rojo

su

Z cambia

de

(XXX).

Cada
Estas

(Rojo
lmpara

La

segundos,
rojo

0000.

con

puntos
de
la

un

final

del

hay?

1001.

1011.

I.

valor

binario
y D:

1010,
aparezca.
RNS

un

B.

en

amplificador
a

diferentes

contador
A.

nuevo

Norte/Sur),
Este/Oeste).

durante

(el

del

(Verde
(Verde
se

la

que
de

salidas

I y

un

segundos,

antes

de

el

de

tres

una

para

forma

funcin

una

Z
un

1110.

1111,

1100.
1101,
comenzando

est

encontrar

lneas

los

dependiendo
X2 un

amplificador,

funciones

sus

salida

de

binaria

control

de

cambia,

emplea
en

cdigo

el

en

0 y 1
mediante

interruptores
apagada.

Cuntas

interseccin

una

del

de
uno

controla

se

Debe

apaga.
los

estar

nica.

es

entrada

se

combinaciones

segundos

nacional

aplicar

no

la

de

encendida

secuencia

luz

cualquiera

estar

semforo

Un

la

luz

La

lgica
cada

en

binarias

salidas

X3.

Z.

0,

si

funcin

La

Cuando

Z est

luz

la

(b)

luz

muestre

interseccin

una

en

esta

para

X,.

tiristor.

est

que

vlidas.

emplea

tensin

tienen

interruptores

BCD

a
no

luminaria

conmutador

como

un

entrada

baja

Exceso
de

Esta

un

nombran

se

de

cdigo

iluminacin

de

y cuando
de modo

rado

0.

luminaria.

la

y
tado

mine

L),

parmetros

detecte

de

todas

para

de

dos

los

valor

valor

el

palabras,
la

vestbulo.

al

(L

NAND

el

que

determinada

0.10

rPLH

H).

toma

conversor

un

(a)

te

casos.

Disee

3-14.

ns

modelo

positivo

puerta

una

otras

de

(XXX)
3-13.

propa
necesaria

puerta.

salida

(H

funcin

cualquiera
los

qu

de

tiempo

condicin

rechazo?

salida

loma
una

BCD.

0.05

un

de

mayora

*Calcuie

Por

el

que
esta

es

viceversa.

Una

la

aplicabilidad

cmo

negativa
3-10.

de

de

tiempo

rPHL

desarrollar
de

pulso

un

cin

tiene

retardo

del

tpico

Figura

menor

ser

3-7.

salida?

la

debe

debe

inercia!
la

en

de

valor

retardo

el

para
dados

trminos

determinar

para

3-9.

rechazo

de
los

En

127

COMBINACIONAL

deter
espe

un

cambio

128

FUNDAMENTOS

VNS

que
rio

3-15.

6 bits

Disee

igual
3-17.

W,

Un

Y,

de
de

parte
luz

propia
prioridad

de

parada

(en

verde)

(izquierdo
luces

trfico,

autopista,

Existen

tres

acceso

libre

sobre

los

de

necesa

3 bits,

bits

nmero

un

raz

de

entrada.

es

menor

(A.

de

nme

un

4 bits,

Por

D)

3.5

que

si

la
o

mayor

una

genere

binario.

en

un

ejemplo,

que

C,

ms

entrada

En

Por

sa

ejemplo.

Debe

la

disearse

roja).

de

vez

la

verde

del

parte

el

controlador

tiene

un

esquema
entre

que
controlador

este

su

con

central,

alternar

se

de

uno

aplicar

se

especificaciones

Las

carriles,

estos

luz

vehculos
para

cada

servicio,

contrario

que

de

acceso

especificaciones

de

de

caso

forma

de

carriles,

va

Uno

(verde).
dos.

la

en

el

regular
siguientes

para
las

presenta
carriles

otros

dos

otros

y derecho).
verde
(en

es

la

emplea

se

que

una

(rojo)
los

las

del

controlador.

de

Si

de

la

de

nmero

4.

igual

nmero

un

partir

del

de

lgico

esquema

inversores.

entrada.

genere,

BCD

ser

servicio

su

obtener

el

OR

15(1111).

medida

round-robn
otro

que

de

debe

entrada

una

debe
=

va

una

una

con

6(0110)

sistema

3.5
3.

que

Disee

partir

de
que
cuadrada

0.

AND.

genere,

raz

la

obtener

circuito
+

desde

mayor

estn

puertas

que
nmero

del

aproxime

que

debe

X,

9(1001)

salidas
usando

combinacional

un

dems

cuadrado

circuito

2.5

Disee

lida

3-18.

igual

igual
que

COMPUTADORAS

combinacional

un

es

DE

1 y las
salidas

seis

al

3 bits

de

mero

las

circuito

un

de

raz

REO

producir

Disee

LGICO

para

ro

3-16.

DISEO

DEL

uno

determina

y
cual

son:

Entradas:

SC

-Sensor

de

vehculo

en

el

carril

central

SI

-Sensor

de

vehculo

en

el

carril

izquierdo

SD

-Sensor

de

vehculo

en

el

carril

derecho

RR

-Seal

(izquierdo

-1,

del

round

robn

vehculo

(hay

-1,
-1.

vehculo

(hay

hay-0)

no

vehculo

(hay

no

-1,

no

hay-0)
hay-0)

derecho-0)

Salidas:

LC

-Luz

del

carril

LI

-Luz

del

carril

izquierdo

LD

-Luz

del

carril

derecho

central

(verde

roja-0)

-1.

(verde

-1,

(verde

roja-0)
roja-0)

I.

Funcionamiento:

1.

Si

hay

2.

Si

no

3.

Si

no

carril

4.

Si

no

Si

no

Si

6.

entonces

Localice

la

(b)

Localice

una

tabla

es

de

verdad
el

nmero

es

1.

en

el

ni

derecho

LI

entonces

izquierdo,

el

en

pero

I.

es

los

hay

el

en

central,

carril

central,

LD
o

LD

no

vale
del

los

hay

en

los

dos

carriles

laterales,

pero

los

hay

en

los

dos

carriles

laterales,

que

pero

I.

se

ha

especificado

de

varios

en

alguno

de

los

puntos

0.

controlador.

mnima

implementacin

ni

central

carril

el
LI

carril

LI

ser

LC.

de

(a)

inversores.

es

en

RR

cualquiera

minimizando

1 ser

vehculos

si

el

es

central

I.

en

RR

anteriores,

cin

LD

vehculos

hay

el

LC

central

carril

en

es

si

carril

el

en

vehculos

hay

entonces

el

en

vehculos

derecho

entonces

5.

vehculo

un

hay
hay

total

de

entradas

niveles,
y

empleando

que

implemente
puertas

fun

esta

AND.

OR

LGICO

DISEO

3-19.

el

Complete

diseo

del

decodificador

de

BCD

de

las

realizando

segmentos

129

COMBINACIONAL

los

siguientes

pasos:
los

(a)

Dibuje

(b)

Simplifique

Tabla

las

re

-f

total

Verifique

(c)

una

salidas,

acuerdo

de

minimice

el

de

la

puerta

Disee

la

puerta

puertas

OR

Disee

NAND

puerta

nmero

con

de

en

el

el

del

NAND

de

NAND

de

texto

lo

de

sumas

el

especificado

la

en

(b)

apartado
Para

cada

el

Compa

vlidas.

los

de

uno

siguientes

casos

niveles:

mltiples

NAND

puertas

diferencias.

las

explique

final

empleando

8 entradas

solucin

la

en

y determine

productos
circuito.

simplificaciones

son

entradas.

empleadas

puertas

de

implementar

para

entradas

de

forma

en

dadas

7 funcionas

total
una

salida

de
necesarias

entradas
las

nmero

necesita

(a)

7 funciones
de

que

su

Se

cada

para

3-2.

nmero

3-20.

7 mapas

2 entradas

de

inversores.

(b>
(c)

3-21.

el

Compare

Realice

el

para

2 entradas

nmero

de

circuito

de

la

empleando

entradas
slo

y,

en

minimizando

3-31

Figura

Apartados

clulas

las

empleando

entradas.

de

la

inversores.
los

parta

de

NAND

puertas

necesario,

caso

necesario

puertas

tecnolgico,

mapeado

un

3-3.

de

NAND
el

inversores

el

(mida

coste

y (b).

(a)

coste

en

rea

Tabla

total

normalizada).

3-31

FIGURA
Circuito

3-22.

Realice

la

Figura

3-32

el

minimizando

coste

3-21

Problema

clulas

empleando

tecnolgico,

mapeado

un

el

para

el

(mida

de

coste

Tabla

la

rea

en

3-3.
total

para

el

circuito

normalizada).

T>

FIGURA
Circuito

3-23.

mtodos

Empleando
una

funcin

XNOR.

manuales

verifique

3-32

el

para

que

3-22

Problema

el

circuito

de

la

Figura

3-33

implcmcnta

de

130

FUNDAMENTOS

LGICO

DISEO

DEL

DE

COMPUTADORAS

1>
I>
I>

3-33

FIGURA

Circuito

3-24.

manualmente

Verifique
de

las

que

3-34

Figura

la

el

para

funciones

3-23

Problema

XYZ
En

la

salidas

las

para

circuito

del

jerrquico

son

Figura

4-10

el

encuentra

se

diagrama

XYZ

XYZ

G
tabla

la

de

verdad

XY

XZ

del

decodificador.

FIGURA

3-34

Circuito

3-25.

manualmente

Verifique
quico

de

la

Figura

000000001

00001

001

las

que

3-34

10

100001

10011001

1
4-10

se

encuentra

1001

Figura

las

para

3-25

salidas

1111

la

verdad

de

del

circuito

jerr

son:

En

tablas

3-24

Problemas

los

para

0
el

diagrama

100000000
0

la

tabla

de

verdad

del

decodificador.

LGICO

DISEO

3-26.

La

Figura

ce

las

3-35

miento

el

muestra

funciones

diagrama
de

booleanas

del

una

FIGURA

el

onda

3-28.

de

del

circuito.

En

la

exceso
nar

las

los

Problemas

MSI

Describa

salidas.

Locali

74HC138.
detal e

con

el

funciona

3-35

Circuito

Repita

sus

CMOS

circuito

un

de

131

Al.

circuito.

3-27.

de

lgico
cada

COMBINACION

Problema

3-26

salida

Figura
3 para
salidas

3-21

tabla

una

se

las
del

entradas
circuito

para

empleando
de

BCD

del

ante

las

0 al

entradas

en

de

9.

3-27

lgico

parcial,
resultados

los

muestran

simulador

un

verdad

3-26

de

vez

la

BCD

obtener

las

simulacin

Realice

del
simulacin

una

del

obtener

para

10

al

las

de

lgicas

expresiones
de

convertidor
similar

15.

formas

para

BCD
determi

CAPTULO

iI
Funciones

circuitos

COMBINACIONALES

En

les,

captulo,

este

muy

implementan

portantes

estn

descripcin

lo

dor.
leccionar
instrucciones
dificadores
se

de

la

ra

memoria,

muy
los

de

usan

otros

de

fin

utilizados,
componentes

muy

en

las

varios

de

componentes
tanto

los

que
de

la

la

muchas
los

de
como

im

bloques

ser

HDL.

del

de

estas

Se

intro

de

lenguajes
alternativa

una

l/O.
bus
funciones

de

ejecutadas

conceptos
computadora

de

dentro

En
de

este

genrica,

teclado.
los

procesadores

incluso

los

emplean

para

procesador.
lgica
bloques
aplicables

son

las

el

en

se

y
e
La

general,
capitulo

del

principio
datos

los

por
el

como

complejas
computadora.

al

que
aparece
seleccionar
decodificadores
entrada/salida

para
Los

componentes,

instrucciones

presentacin
y Verilog

la

Los

funciona

esquemticos.
de
al

determinar

grandes.

de

componentes

genrica

placas

las

en

ms

codificadores,

Aparte
grandes,

ms

para
VHDL

importantes

conectadas

placas
manejar

para

computadora

una
son

se

muchos
son

ecuaciones,
de

usa

descripcin

de

verdad,

las

los
vehculo
hardware

circuitos

correspondientes
digitales

bloques

programable.
y sistemas
distintos

como

sus

decodificadores,

variable,

lgica

circuitos

unidas

lenguajes

diagrama
multiplexores

en

y sirven

y
circuitos
denominaremos

de

nica

una

de

hardware
los

funciones
que

multiplexores

construccin
fuertemente

la

funciones

tablas
En el
1, los

de

funciones
en

varias
el diseo

en

reutilizables,

cdigo,

de

ducirn

tiles

fundamentales,

circuitos

conversores

las

estudiaremos

fundamentales,

memorias.

Captu
procesa
para

se

Los

co

descifrar

tas

programable
as

en

como

funcionales
a

la

mayo

134

4-1

FUNDAMENTOS

Circuitos

LGICO

DISEO

DEL

3,

Captulo

el

seccin

definieron

se

definiremos
del

simplemente
importancia

casos,

nes

tienen

se

fabricaban

una

de
de

muchos
tales

para

mos

circuitos

entender
de

circuitos

ciales

como

nes

los

los

alta

estn

En

captulos

Captulo

secuenciales

los

Captulo

tanto

los

realicen

que
4 y

5,

circuitos

las

este

en

construi

jerarqua,

Captulo

secuen-

6.

funcio

Las

Sin
formar

pueden
de

elementos

del

almace

combinacionales

base

mediante

salidas

Las

los

em

circuitos

combinacional

funciones
como

secuenciales

los

con

combinacionales.

bloques
Captulo
las

muy

fundamen

circuitos

captulos,

siguientes

como

de

mayora,

hacia

funciones

de

circuitos
son

circuito

como

Ademas,

tiles.

muy

circuitos

en

almacenamiento.

almacenamiento.

de

funciones

combinacionales

Funciones

FIGURA

4-1

Diagrama

de

lgicas

para

bloques

circuitos
definidos

de

empleo

en

y entender

describir

para

el

aqu
formar

6.

de

lenguajes

ms

implican
implementacin

el

supone
o

dos

Asignacin,

Las

de

lgicas

puertas

funciones

de

un

diferentes.

circuito

secuencia]

no

nica

una

por

la

funciones

La

habilitacin

lgicas

y la

com

transferencia,

no

consecuencia,

Como

lgicas.

puertas

variable,

las

asignacin

y constantes.

emplean

se

puerta

la

operaciones,
variables

usan

de

algunas

son

primeras
Slo

en

inversin

(o
el

implica

comple
empleo

variable.

por

transferencia
funcin

dos

operaciones

estas
uso

un

y habilitacin

booleano.

operador
de

mento)

inversin

elementales.

ningn

de

bloques

bsicas

transferencia,

asignacin,

binacionales

cuatro

exterior

funcio
funcionales

bloques

para

de

en

Estas

asociados.

son

al

ire

casos,

mientras

disear

almacenamiento

entradas

elementos

emplearemos

una

los

entorno

elementos

con

servirn,

Las

los

esta

correspon

algunos
funcin,
de ella.

la

del
4

En

sus

hardware.

descripcin

una

el

hacia

posteriores
5. junto

de

como

tanto

van

de

4-1.

su

comienzo

Captulo

elementos

con

en

son.

este

en

En
de

funcionales

bloques
al

y estudiados

Figura

la

en

los

de

integracin

discuten

se

exterior

combinacional

definidos.

3.1

combinados
entorno

mediante
de

Seccin

muestra

se

del

tanto

namiento.

la

sus

con

escala.
Hoy.
emplean
para
implementaciones
el empleo

se

escala

que

menudo

a
como

circuito

alta

en

media

funcionales

Normalmente,
funciones

estas

muy

funcionales

secuenciales

proceder

pequea

combinacionales

VLSI.
de

descritos

bloques

bargo.

circuitos

instancias

digital.

bloques

funciones

una

diseo
de

los

Las

los

el

en

(VLSI),

como

Los

circuitos

funcin

la

especial
integrados

integracin
bloques.

estos

para

circuito

un

diseo.

su

junto

funcionales.
a partir
implementacin
En
el pasado,

bloques

como

obtener

presentaremos

como

escala

alta

proceso

combinacionales
determinadas

referidos
diseo

de

circuitos

los

combinacionales

combinacionales.

travs

otros

Si

COMPUTADORAS

ilustraron

funciones

algunas

circuitos

dientes
mos

La

DE

combinacionales

En

4-2

y complemento
nico

bit

de

depende
La

Tabla

4-1

una

muestra

nica

variable

las

tablas

X.

sern

de

verdad

posibles,
para

mucho,

como

estas

funciones

la
de

FUNCIONES

4-1

TABLA
Funciones

de

La

primera

tante

1
la

de

lgicos.

y la
brarse

hacia

ycc
tal

F.

mediante

las

columnas

simplemente
la

las

implementaciones
muestra

inversor

la

de

aprecia

se

la

tensin

la

Xa

se

entrada

la

emplea

en

smbolo

masa
nom

desde

representa

se

observa

se

es

puede
cable

complemento

comoF

la
los
de

smbolo
nico

un

el

muestra

el

ltimo

Este

de

asignacin

como

y
se

por

conectando

de

tai

que

Finalmente,

partir

F.

representa

se

alimentacin.

4-2(c).

Figura

logra

que

entrada

La

salida

la

alternativa

implementa

se

en

constante

de

transferencia

La

representacin

una

positiva,

smbolo

la

funciones.

cuatro

estas

para
constante

una

lgica

se

se

tanto

por

la

X.

salida

conectando

4-2(b)

cons

En

modo

este

X,

es

valor

asignacin.

una

X,_de

funcin

la

0 y el

constante

cabo

entrada

de

columna,

tercera

la

l evan

variable

la

valor

el

asignan

tabla

consiguiente,

por
En

VDD.

la

de

en

el
o

como

un

salida.

I por

constante
como

implementa
Figura
Empleando

La

4-2(a).

Figura
quemas

muestra

se

convertirse

para
4-2

es

la

1!

funcin

Figura
fijos

La

valores

respectivamente,

entrada

variable

una

de

la

complementa

ra

ltima

funcin

columna,

gunda
re

la

y
la

135

COMliINAClONALES

CIRCUITOS

Figu

la

en

4-2(d).
KcC
1

^DD

F=

F=X

X F

(c)
F

_L

F-0

HUI

4-2

RA

de

Implcmeniacin

Funciones
funciones

Las
mos

Fde
el

bits.

funciones

supongamos
Ordenaremos

que

bit

consiste

en

escribir

mos

1. 0).

las
F

de

implementacin
un

cmo

de

barra

una

muestra

F,

separamos

bsicas
1 A.

(0.

vector

bis

mltiples
en

varios

la

la

4-3{b).

Figura
F

en

cuatro

puede
Figura
El

cables,

uno

el

vector

F2

que

por

bit

0,

0,

valores

F.

los

simplemente
los

1.
nombramos

de

lnea
el
y

pode
1.

(0,

Fy

como

esquemas

indica

y el
F
que

Entonces

A.

hemos

repre

mayor

grosor
de

nmero

los

Por

funcin

una

significativo
F0).
Suponga

F,.
F0

nica

barra

la

un

1) y para

en

una

de

y
o

comodidad,

los
cada

I.

F(3:0)

empleando
acompaa

conectar

F2.
A

(.

como

Por

4-3(a).

Fj

l,

de

bit.

nico

que
construyen
el bit
ms

sea

(F3,

0.

Pode

simultneamente.

funciones

F3
F

referida

ser

Fj

F2,
que

0,

Para

entero

poder

modo

F3

relacionados

hilos
Para

A).

F,.
de

bits
de

vectores

funciones.
funciones

slash>cruzndola.

varios

como

proporcionando

de

conjunto

bits

cuatro
cuatro

funciones

muestra

se

sentado
con

el

funcin

Esta

tenemos

las

como

variable

nica

una

aplicarse

pueden

mltiples

de

significativo,
siguientes

menos

anterioridad

con

estas

en

pensar

de

funciones

bit

definidas

ejemplo,
F0

varios

de

(d)

(b)

(a)

f.

XpO

bits

adecuadamente.

cables,

apropiados

1.
su

136

FUNDAMENTOS

DISEO

DEL

LGICO

COMPUTADORAS

DE

2-.\s

1
A

Fa

F( 2:t)
F

<c>

(a)

3.1=4.

,4

<d)

FIGURA

4-3

Del

modo,

mismo

queo

grupo

utilizada

con

ms

elementos

este

fin

de

empleada

real

determinada,

los

por

asignacin
res
pueden
las operaciones
cin
principal
en
plada
como

el

cambiados,

dispositivo
el

4-1

EJEMPLO
Considere

la

como

tambin

/<, /,

he

Asignacin

tabla

de
lo

variables

cuya

verdad

expandida

la

columna

de

en

la

para

4-4(b).

/3,

Y
tar

se

A +

B
AB

salida

implementarse
como

muestra

muestra

puede
puede
+

BA

variable

el

circuito

B.

/,

la

implementacin
cualquier

usando

final.

/0
toma

/,)

/,.

0,
el

valor

notacin

La

captura

Para

cada

por

64

variedad

gran
una

de

ms

varia

En
o
la
temporal.
valo
los
temporal,
a los
en
empleados
t
i
e
ne
su
fijos
aplica

funcin

est

no

que

contem

de

conjunto

un

valores,

funcin

realidad,

en

filas

de

desee,

se

que

es,

variables

dos

son

funcin

que

las

entrada,
variables

funcin

una

y 7 columnas.
el

seis

de

al

Pero,

considerablemente

colo
la

de

tamao

ms

I.

/3

0.

que

By el

valor

Bl0

fijar

Al

Como

B).

1 e
+

ABh

ecuacin.

esta

0, /j

sin
i para

diferentes

y
la

1.

temporalmente

1:0.

es:

70

algo

una

reducido

para
funcin

usando
=

que

/,.

asignacin

fijando

formada
tabla

esta

una

la

4-4{a).

hemos

salida,

no
una

de

sustituir

Cualquier

1. Observe

juntos,

propuestas.

permanentes

de

est

Y de

implementar
implementarse

permanente
una

verdad

ecuacin

Figura

hasta

de

de

Y (A.
La

valores

asignaran

En

valores

Figura

Dependiendo

caso

emplearemos

permanente

ser

implementar

la

en

pe

un

herramientas

las

implica

puede
modificar.

para

/,.

notacin

estn

no

3,

tienen

valores

mecanismos

/ hasta

estas

complemento

asignacin
lgica
programable.
ser
implementada
puede

mostrada

desde

son

de

la
ilustrar

para

F0
lugar

su

de

un

muestra

subndices

una

de

podr

valores

les

I2e /?
La

de

tabla

se

/,

tabla.

dispositivos
programable
prximo
ejemplo.

el

de

de

los

usar

documentacin.

menudo

La

En

dependiendo

asignacin

se

empleando

los

muestra

La

nunca

ordinarias.

lgicas

se

valor

asignacin

0.

que.

muestra

La

empleado
Fy. F{

subvector.
por

vara

transferencia
I y

puesto

queramos

4-3{c)

ha

se

este

4-3

Figura
la

lgicos.

permanente,

un

subvectores

consultarse

constantes

en

nombrado

la

diseos

valores
ser

F(1:0)
La

valores,

de

aplicaciones

F(3).
y

debe

los

en

para

que.

slo

Figura

4-3(d)

Figura

referimos

disponibles.

asignacin

bles

vectores

HDL

esquemas
herramienta
La

los

F.La

bits

que

FLa

ejemplo.
Observe

vectores.

su

varios

de

transferencia,

de

y Ffl.

F(3:0)

dos
para

de

F{

bsicas

proceso

por
de

bits

Fj,

anotacin

la

usar

F.

los

para

el

en

de

utiliza

que

podemos

car

de

complejo

combinacin

ocurrir

puede

funciones

de

Implementacin

CualqIuix era
fijar
/0
0

/,

I2
para

0.

de

AB

AB.

4-2.

implemen
funciones

/L=

/0

Tabla

podemos
estas

desde

valores
la

1.

los
muestra

La

puede

1, y usando

Figura

A 4-4(c)

FUNCIONES

CIRCUITOS

COMll

1 37

NACIONALES

j>

-O

t=D-l

(a)

>

(b)
A*

i>-n

B-

D
T>-

"^D-l

=D

t>

D^O(el

FIGURA

4-4

Implementacin
TABLA

de

dos

funciones

de

asignacin

usando

valores

4-2

Implementacin
A

de
Y

0
1

asignacin

por

Y=AB+AB

A+

funcin

una

de

valores

=l)oY

BU,

A+

+AB(I%

0)

AB

Habilitacin
El

jeron

de

concepto
los

habilitar

conceptos

tacin

permite

entrada

por

que
un

una

de

estado

salida
seal

una

de

alta

seal

apareci
impedancia

en

alta

de

entrada

impedancia

primera

por

vez

(Hi-Z)
hacia

pase
en

la

salida,

y
la

en

Adems
deshabilitacin

Seccin

2-9
En

tri-estado.

buffer

salida.
la

la

de

donde

la

general,

reemplazar
tambin

introdu

se

la

puede

habili
seal
sustituir

de

138

FUNDAMENTOS

la

seal

entrada

de

da

lo

no

salida

Por

est.

(habilitada)

estos

la

seal

de

entrada

ra

4-5(b).

EN.
Por

sando

es

necesaria

ejemplo,

si

la

seal

EN

si

seal

sumada
otra

Figura

(OR)
la

parte,

el

seal

Si

el

valor

puede
EN

EN,pues

un

la

seal

(deshabilitada).

habilitada

EN

como

la

en

en

Figura

la

seal

la

muestra

como

con

En

(AND)

1. entonces

tal

EN.

la

multiplicada

es

habilita

est

directamente

est

invertido,

ha

adicional,

salida

pasar
0 fijo

deshabilitado

ser

se

entrada

de

entrada

de
la

entrada

mostrar

seal
de

salida

seal
cundo

la

1,

salida

la

complemento

de

entonces

la

fijo,

La

1.

determinar
un

0,

sea

para

4-5(a).

con

bien

tiene

est

EN
est

la

denominarse

la

muestra

-Y ser

salida,

EN.

deshabilitado

como

la

en

valor

el

fijo

COMPUTADORAS

ENABLE
pero
si

casos,

DE

valor

un

por

denominada

menudo

LGICO

DISEO

DEL

lugar
4-5(b).

de

si el

interruptor

Figu
1, pa

(a)

<b)

EJEMPLO

4-2

En

la

del

contacto

Aplicacin
los

de

mayora

ponga
niciones:

que

de

luz

de

radio

de

las

Luces

L- A

Radio

Alimentacin

4-3

cmo,

cuando

estn

apagados

verdad

de

las

tes,

mini
es

el

bit

el

producto

si

negada
correspondiente

los

salidas

fila

accesorios

I cerrado

abierto,

I cerrado

IV

combinacin
el
sus

valor

fijo,

abierto

que
Con

se

CN

el
de

columnas

combinacin

de

entrada

salida

indiferencias

CN.

X,

En
0 y

los
la

CN

Entonces
a

la

CN
una

I.

apagado
normales

valores

los

de

est

bit

seal

son

no

varia
es

Si

1.

aparecer

no

CN

modifica
definicin

si el

negada
variable

Cuando

interruptores.

de

indiferen
que
cada

trminos,

encendido

esta

tabla

trminos

mini
ser

no

est

habitual

condiciones
de

entonces

contacto

que

(X),

la

que

representan

es

sentido

las

productos

es

del

interruptores.

sistema.

este

accesorios

los

todos

sus

informacin

producto

la

0,

de

empleo

representar

para
el

de

operaciones
=

encuentren

misma

la

dando

las

para

est
en

tabla.

interruptor
respectivos
apagados.

I conectada

resumida

representa

por
estarn
un

desconectada,

usan

en

tambin

Ry

se

Cuando

Vpor L.

la

las

en

correspondiente

controlarn

se

OXXX

trminos.

est

representa

entrada

la

1 cerrado

si

arranque
estado

de

filas
las

en

de

de
pesar

de
bit

verdad

del

nueve

ejemplo
el

de

primera

Mientras
Por

tabla

columnas

abierto,

V- A

interruptor

slo

Su
y defi

variables

1 encendida

la

tan

las

accesorios

todos

las

16
en

est

ventanil as

la

siguientes

1 encendidas

(0)

filas.

trminos.

ble

los

de

si

las

en

resumida

el

refleja

se

JR- A

abierto,
A

contiene

controla

est

las

usando

habilitadora.

seal

una

como

1 cerrado

si

Funcionan

slo

acta

contacto

automovilstico

abierto,
0

ventanil a

las

el

sistema

est

radio

la

caso,

ventanil as

apagadas,
apagada,R

Observe

Esto

si

luz,

este

este

de

Tabla

tabla

Interruptor
Interruptor
Interruptor

La

En

copiar

CN

Contacto

la

automviles,

queremos

4-5
habiliutdores

habilitacin

de

encendido.

est

FIGURA
Circuitos

ENABLE.

en

entonces

(0).
de

FUNCIONES

TABLA

CIRCUITOS

139

COMBINACIONALES

4-3

Tabla

de

de

verdad

Interruptores

de
IL

OV

aplicacin

una

habilitacin

de

Controles

entrada
IV

iR

0
1

1
0
[

0
1

Decodificacin
las

En

de

computadora

digitales,

informacin.

de

informacin

de

salida

un

Un

binario

cdigo

codificada.
de

nico

cdigo
al

bits

de

binario

el

usadas

aplica
m

sus

por

decodificador

no

definidas

cializadas
funcionales

aqu,

es

decodificacin
binario

de

Puede

ocurrir

genera

ningn

cdigo

decodificacin

la

muchas

de

en

la

de

cdigo

entrada

no

funciones

las

espe

correspondientes

sus

exista
circuito

un
un

y genera

todas

cdigo

un

entrada
,

Entre

bloques
definidos

funcionales

bloques

en

bits

combinaciones

importante

funciones

otras

en

entradas

ciertas
para
las salidas.

por
ms

distintos

un

sus

por

discretas

elementos

de

codificada
por

bits

que
es

entrada

de

vlida

realizada

es

cdigo

representar

palabra

2"

hasta

cdigo

un

cada

salidas.

en

capaz

cantidades

representar

para
de

convenir
para

que

un

la

incorporan

se

tal

La

se

que

bits

n
es

m^ 2",

n^
salida.

de

combinacional

de

Decodificar

bits,

binarios

cdigos

emplean

se

aqu.
En

los

seccin,

esta

decodificadores
minos

cadora

de
de

partir

de

verdad

para

Du=* 0 y >|
que

las

esta

aparece

variables
con

que

donde

lneas,
de

ni

entrada.

y salidas
Si

decodificadora.
1.

A
en

la

partir
Figura

de

tabla

esta

Su

D{)
de

es

I y
=

0,

decodificacin

la

implementan
propsito
La

Figura

obtiene

>

Dn
0

0
1

D,
(b)

(a)

FIGURA
Decodificador

4-6

de

2 lneas

menos)

mini

la

funcin

decodifi-

la

muestra

0.

I y
se

denominan

(o

4-6(a)

entonces

verdad,

se

2"

generar
2 obtenemos

4-6(b).
.

2n.

Para

entrada

una

funcin
=

funcionales

bloques
m

2 lneas

ces

circuito

Si

tabla

tr
de

1, A enton

dando

el

140

FUNDAMENTOS

En

la

Figura

para
de
l

tabla

esta

entrada

y ,4n

implementa
el

diagrama

ta

AND

de

iguales
el
de

2 entradas.

uno

A,

A0

4-7(b).

las

Do

Di

conectadas

d2

D?

las

entradas

la

de

salida.
puer

una

decodificadores

dos

circuito

cada

para
mediante

implementa

se

de

el

trmino

mini

un

trmino

que

consecuencia,

igual
valores

dos

los

Como

salidas

salida

de

siempre

nmero

mini

estn

Las

valor

un

aparece
a

variables,

conectadas

el

para
dos

cada

AND

lneas

igual

es

de

puertas

de

una

salida

trminos

fila

decodificadora

decodificadores.

los

de

cada

en

funcin

segunda

una

general

binario

Figura

Estas

cada

por

la

La

cdigo

de

verdad

variables,

0.

mini

posibles

lgico

dos

de
naturaleza

la

de

representen

cuatro

En

mejor

trminos

COMPUTADORAS

tabla

la

ilustra

salida

DE

muestra

se

mini

de

4,

neas.

4-7(a)
4, que

son

valores

ym 2

LGICO

DISEO

DEL

de

2 l

AND.

puerta

(a)

<b>

FIGURA

4-7

Extensin
Pueden

construirse

trminos

con

de

decodificadores

una

puerta

decodificadores

decodificadores
entradas.

de

nmero

En

de

agrupaciones
El

decodificador

que

el

AND

construir

trminos,

decodificador

un

AND

8 puertas

de

observa

2 entradas.

El

procedimiento

1.

Hacer

2.

Si

es

decodificador

La

es

k
de

2*

lneas
un

resultado

puertas

3)

emplearemos,

decodificador

de

decodificador

el
se

entradas

de

muestra

2 lneas

2
AND

puertas
en

formar

para
I

de
4

total

nmero

menor

salidas.

AND.

puerta

(n

jerrquico

entradas

con

los

que
elevado

un

diseo

emplea

que

mismo

con

mini

la

alimentarn

que

puede

implementarse

2 entradas,

de

mini

los

como

se

4-8.

Figura

siguiente:

dividir

par.

el

mtodo

cada

alimentan
que
resultante

estructura

n.

decodificadores
Usar

2 lneas

general
=

4-7.

Figura

4 lneas

un

el

de

Jerrquicamente,
de

la

en

de

decodificadores

usando

de

como

de

medida

decodificador

tiene

ampliacin

decodificador

un

modo

este

mera

da

cualquier

construir

por
la

mediante

proporciona

se

funcin

cada

Desafortunadamente,

solucin

esta

para

obtiene

se

que

Para

grandes,

simplemente

entradas.

ms

tenga

seccin,

esta

puertas

construido

que

ms

hacen

se

lineas

impleincntando

mayores
AND

de

Decixlikador

tamao

AND

puertas
de

2 para
obtener
de salida

entre

tamao

conectadas
de

salida

k/2.
2*:.
un

2a

Si

decodificador

>y2.

Emplear
k

es

impar,
de

2* puertas

AND

calcular

(i

tamao

de

conectadas
+

salida

l)/2

dos

2<*+l,!

(jfc

l)/2.
y

un

FUNCIONES

Para

cada

igual
l

4*3

Para

64

nectan

decir,

de

que

de
el

puertas

AND

dos

decodificadores

el

algoritmo

64

ro

total

significativa

en

alternativa,

Como

variables

Si

de

que

l.

2 desde
paso
decodifcador

el

repita

2.

paso
Para

l.

un

use

entrada

el

suponga
comunes.

390.

cada

para
se

ha

la
x

mini

se

este

3.

4)
trmino,

conseguido

2 (es

han

expan

estructura
+

ta

lugar
salida

se

2(2

2, dando
de

muestra

(es
=

8 puertas
de

tamao

de
=

co

es

decodifcador

un

2.

4-9

23
2.

conectan

decodifcador
k

un

paso

de
que

paso

decodificadores

Figura

lo

con

con

los

AND

puerta
=

salida

se
=

re

2(2

8)

el

nme

reduccin

una

entradas.

que
En

64)

entradas

de

nica

una

(6

de

total

nmero

total

de
Se

1.

del

La

)/2

lneas

decodificadores
todos
que

dos

momento.

este

22

ejecucin

nmero

un

salida
2

siguiente
Puesto

en

segunda

2.

paso

del

tamao

ejecucin

2 y (k

de
de

2 lneas).

de
=

del

ejecucin

primera

la

en

la

)/2

tamao

la

en

empleado
sido

decodificadores

3 termina

hubiera
habra

En

(k
de

tiene
se

entradas

de

dos

conectadas

de
paso

6),
decodificadores

8 lneas).

es

2 entradas

estructura

182.

dos

de
del

Esta

sultante.

el

en

lineas

(k

Finalmente,

cuatro

decir,
dido.

lneas

ti

2 hasta

paso

64

decodifcador

un

decir,

(es

entradas

resultado

respectivamente).

lneas,

de

impar,

es

salida

de

mao

el

lneas

64

decodificadores

2 entradas

de

AND

puertas
k

resultantes
en

Decodifcador
de

dos

por

Puesto

decadificadores

obtenidos

decodifcador

un

AND

valores

de

2 lneas.

EJEMPLO

los

de

los

de

uno

141

ALES

4-8

FIGURA

DceiKicador

3.

COMBINACION

CIRCUITOS

necesitan
caso,

en

mltiples
lugar

decodificadores
de

implementar

decodificadores

que

tienen

stos
distintos

142

LGICO

DISEO

DEL

FUNDAMENTOS

COMPUTADORAS

DE

FIGURA

4-9

de

Decodifcador

algunas

dr

partes
funcin

son

da

dh pueden

tir

un

decodifcador

lneas

las

variables

circuito

1.

(A,

B)

2.

(A.

B)

3.

(A.

B,

compartido

compartido
C) compartido

los

que

3.

1 y
decodiftcadores

caso

3,

coste

I y

el
de

para

por

da

por

da

D)

db(A.

B.

C.

E)

d({C,

D,

E,

F)

funciones

el

lneas

8 lneas

dhy

3 decodiftcadores

que

Para
los

cuenta

dtl

siguientes

los

en

compar

decodifcador

aparecera

usar

deco

tres

solamente

una

vez

en

de

los

casos:

dh,

(C,

D)

compartido

por

dr

db,

y (C,

E)

compartido

por

dh

dc,

dh

el

claramente
los

(excepto
y

db

mismo

coste,

funciones

las

de

coste

da

da, db

dc pueden

y
un

redundancia.
en

A.ByC.
compartir

para

dr pueden
compartidos,

bloques

tres

da

tienen

1,

caso

las

C.

tendremos

por

casos

Para

B,

presentara

compartidos,

suponga

dJA,

de
estos

y el

ejemplo,

C y D.

para

lneas

64

entrada:

de

decodifcador
4 lneas

implementar

decodiftcadores

Por

compartirse.

un

Al

y E.
diferentes

el

podrn
siguientes

de

para

Puesto
casos

ellos

de

compartir

diftcadores
los

de

se

dir

db

un

decodifcador

inversores)
reduce

en

el

compararemos
y

16

dt.

se

reducir

coste

el

en

de

entradas

de

puertas.
3

8 lneas,

de

coste

Para

el
o

2-

FUNCIONES

entradas.

Por

algoritmo
aproximacin.

tanto,

el

es

ms

va

all

Decodificadores

tadora
la

en

(A,,

A0),

la

seal

las

con

tradas

En

lnea

la

es

la

lneas.

lneas

tradas
tes,

En
actan

de
tiene

lgicos

ellas,
10.

la

salida

Figura

la

entrada

la

salidas,

mediante
el

tiene

valor

dos

mismos.

de

de

seleccin.
de

ox

t>2

f>3

de

la

entrada

de

mientras

i-|

DD-*

Decodificador

4-111
con

sea)

de

habilitacin

de

lineas

nica

una

implementa
transmitida

decodificador

demultiplexor

un

de

las

que

otras

La

entrada

slo

es

A0.

en

con

de

datos

direccionada

ejemplo,

Por

las

diferen

decodificador

un

A,
EN,

contrario

es

El

entrada

seleccin

(b)
FIGURA

en

de

entrada

demultiplexor.

(a)

de

decodificador

aplicaciones

razn,

esta

Ar

A%

encen

total

que

tienen

EN-

E\

de

cuando

Lo

mientras

datos,

Por

la informacin
pero
las
dos
lneas

'o*

estar

nmero

circuito

seal

circuitos

decodificador

aplicado

El

lneas

los

en

luces,

luz
del

implementacin
los

los

valor

el

de

multiplexores.
procedente

salida.

qu
las

una

el

4).

entradas

de

de

proporciona

EN

tambin

cuatro

especificada
D2

es

exactamente

son

las

4-10

decodificador
por

una

recibida

lneas

sobre

mostrado

del

conjunto
^

las

empleo

informacin

bits

habilitadores.

decodificador.
el

Aunque

denomina

se

hacia

la

seleccin.

de

habilitacin
de

una

Aq)

variables

conexin

(n

habi

habilitacin

I, solamente

demultiplexor.contPararolar
de

este

esta

seal

circuitos
salidas

un

en

del

posibles
de

demultiplexor.

diagramas

sus

entrada
haca

el
como

EN

salidas

la

determinada
controla

mayores

cual
2n

combinacin

una

habilitacin

con

decodificador.

mediante
la

las

de

una

de
de

conectando
de

de

las

todas

habilitadores

las

los

seal

con

0,

decodificador

seleccin

la

de

y cuando

de

modo,
y

EN

del

el

circuitos

en

cada

emplea

se

salidas

Si

denomina

se

salida,

tratar

esquemtico

mplementarse
copias

puede

habilitacin

decodificadores

una

distribucin,
a

distribucin

esta
a

cada

se

transmitida

es

los

en

4-5,

seleccin

la

Seccin

la

colocando

este

lneas

Para

verdad.

apagadas,
Para

de

vez

0.

apagadas.

tres

en

las

estarn

reducirse

puede
negadas,

sus

(A.

otras

de
son

De

de

control

2
de

tabla

dems

luces

del

decodificador

EN una

las
las

0.

entrada

su

slo

todas

I y

EN

dida.

1.

es

muestra

habilitacin

con

decodificador.

del

el

junto

Para

0.

la

4-I0.

mlneas

salidas

resulta

4.

Figura

son

EN

conect
EN arn

se

~2 n y

Para

tas

se

formal

implementacin
un
dibujo

La

solo

143

NACIONALES

habilitacin

de

de

habilitadores

COMUI

CIRCUITOS

mplementarse.

posibilidades,

seal

decodificador

circuitos

debe

que

nuestras

con

funcin

La

3 el

caso

de

dems

si
salidas

144

FUNDAMENTOS

inactivas

permanecen

4-4

DISEO

DEL

luces,

con

lucir

intermitentemente,

(A,,

LGICO

mostrando

A(j)

10

un

DE

lgico.

Si

mientras

decodificador

el

alternativamente

EN

COMPUTADORAS

controla

cambiando

que

todas

las

que

realiza

estarn

luces

dems

de

conjunto

un

la

0.

I y

entre

cuatro

controlada

luz

D2

por

apagadas.

Codificacin
Un

codificador
el

el

codificador
una

tiempo,
Para

tabla

de

dice

es

tabla

7.

Puesto

tabla

la

de
cada

por

una

entrada

ecuaciones

de

de

una

filas

las

de

las

que

variables

A,

resultantes

El
estar

implementan
codificador
activa

recin
al

mismo

Dy

Df

Z>2

3-

Dy

D-

O4

Dy

Df

OR

de

de

entradas

dos

Df,

limitacin
se

verdad

un

para

de

activan

codificador

para

slo

que

una

simultneamente,

octal

de

las

I>

1>S

Di

Dy

Do

Oy

la

salida

0
1

de

de
3 lneas,

presenta

An

A.

variables

entradas

binario

puertas

las

A2

Salidas

J>6

la

D\

Entradas
7

1 si

encon

con

4-4

TABLA
Tabla

emplear

codificador

el

subn

posicin

la

en

el
=

la

entradas.

la

presenta
si

tiempo:

Para

A0

de

son:

3 puertas
descrito

con

A,

1.

mismo

especifica
partir

es

combina

OR

puerta
=

I al

1 cuando

un

puede
implementarse

puede
Cada

valor

un

tienen

aproximacin

salida.

salida

es

ejemplo,
se

decodificador

de

1 para

un

A|

se

el

de

salida

la

impares,

son

Esta

tabla,

Aq

que

posicin

valor
A

que

8 entra

correspondiente

el

indiferencias,
las

en

Por

el

valores

sern

es

tiene

lomar

los

gene

codificador

de

generan

que

columnas

valores

estos

la

tienen

salida

salidas

salida

de

codificador

Este

con

lneas

ejemplo

puede

las

las

4-4.

salidas

todas
la

Un

entradas
una

binaria.
de

Tabla

cada

en

todos

que

representacin
A partir

verdad.

un

la

filas,
1 para

es
con

Las

Un

decodificador.

del

salida.

entrada.

la

las

de

una

ocho

como

binario

en

soporta,

que

de

de
en

restantes,

observamos

representa
1. 3,

muestra

slo

que
tendr

slo

correspondiente

su

OR.
las

suponemos

combinaciones

verdad
se

entrada

de

56

dgitos

valores

inversa

operacin
lneas

los

se

que

la

entrada

los

de

uno

la

las

de

Binario

Si

entonces

dos.

menos)

Octal

cada

por
binario.

digital
lneas

correspondiente

de

nmero

(o

binario

cdigo

das.

trar

2"

tiene

ran

funcin

una

es

codificador

puede
una

FUNCIONES

combinacin

incorrecta.

codificador

binaria

sentacin
res

establecen

Si

asignamos

Dy

Df,

han

se

que

Dy.

entradas

estn

D0

Esta

I.

es

las

En

tal

es

si

que

senta

la

las

columnas

usan

para

senta

el
si

si
bit

el

el

I.

aparece
la

nmero

resumida

tabla

bit

1XXX

la

Tabla

las
al

en

plazando
fila,

4-5.

es

2P.

de

I y

la

Tabla

modo
en

prrafo
iguales

La

tabla

de

Con

el

igual

tanto

mayor

todas

cuando

cuando

salida

una

si

tiene

porque

ambigedad
se
produce

que

codificada.

sea

mayores,

110

otra

adicional

las

entrada

la

indique

que

i.

combinacional

de

de

construir

filas,

las

X.

Del

valores

de

las

es

verdad

que
mini

entradas

mini

un

D2

>,

D0

variable

se

inverti

es

la

entonces

/>,

co

cuando

de

codificador

con

la

en

la

4-5,
valor

fila

para
trmi

mini

obtenerse

reem

incluirse

ms

en

de

filas.

prioridad;
est

prioridad

A0

Tabla
mismo

puede

mayor
entrada

esta

fila

cada

debe

varias

de

la

es

el
incluir

nunca

salidas

Dy

nica

la

en

Salidas

Dy

X,

la
una

tienen

trmino

trmino

las

entre

de

no

una

00IX.

4-5
de

0 y

en

repre
variable

cada
es

ejemplo,
que
debemos

Entradas

tabla

por

Por

fila.

cada

entrada

otras

ejemplo

entrada

para

completa
resumida

modo,

de

la

en

de
un

la

la

00IX

trminos,

representadas

verdad

sentido

sigue:

de
modo.

este

verdad

de

tabla

de

repre
X

tas
que
de entrada

en

de

ta23bla
el

entrada

completa

conflictos
como

TABLA
Tabla

aparecer
verdad

mismo

4-5

no

nmero

en

existan

no

De

mini

cuatro

filas

cinco

columnas
Por

DyD2D\lo.s

combinacin

la

las

en

prio
mayor

de

Mientras

trminos.
con

de

en

de

mini

de

filas.

las
ocurce

trminos.

la
una

las

los

el

es

8 filas

de

cuenta

X.

la
tabla

donde

que

la

reducida
16

tenga

que

prioridad

de

de

son

como

y
combinacin

bit

una

no

que

Tal

de

habitual

de

prioridad

con

aquella

tabla

esta

indiferentes,

te'rminos

de

X.

las

verdad

condiciones

en

tiempo,

para

de

codificador

codificador

un

funcin

una

del

mismo

1 al

verdad

implementa

que
funcin

la

anterior,

empleo

tabla

la

productosjJe

Para
una

Formamos

el

trminos

por

circuito
son

correspondiente
Si el correspondiente
en
el producto
de
posicin
filas

salidas.

salidas,

puesto

un

representan

de

menos

ha

en

que

representa

todas

ser

produce

se

las

nmeros

salida

proporcionando

se

entradas

salida

es

no

El

tendremos

delantera.

de

rrespondiente

una

ms

producto

variable

no

la

representar

negada

binario

resolverse

es

informacin
de

la

repre

codificado

ellas

de

una

la

es

circuitos

Dtdel

salida

no

algunos

representan

que

I.Dy la

combinacin

slo

que

tiempo,

todas

en

menos,

asegurar

entradas

mismo
octal

mencionado

dos

misma

esta

para

las

I al

ceros

prioridad

en

entradas

codificador
mostrar

al

ha

da

se

las

resolver

simultneamente

puestas

a
l. Esta
iguales
ambigedad,

son

145

COMBINACIONALES

prioridad

tomar

entradas

Para

puede

con

se

prioridad

da

el
al

con

Como

6.

entradas,

codificador

Un

tres

CIRCUITOS

son

salidas

las

mayor

colocado

0.

Codificador

ridad.

en

discrepancia

de

una

que

prioridad
prioridad

una

una

como

si

ejemplo,

puesto
que
del
3 ni del

ni

prioridad

es

Por
111

ser

tanto

por
a

1, la

salida

no

para

146

A,/40

es

tiene

el

siguiente

teniendo

binario

(el

fila

estn

la

las

slo

cuando
V

en

la

las

la

de

las

de

circuito

simplificar

las
los

salidas

codificador

funciones

de

si

entradas

que

estn

por

todas

A0se

y
de

los

ecuacin

tas

ecuacin

mapas
salida

ha

se

muestran

Di

la

en

Ot

00

01

es

la

en

de

niveles.

de

de

variables

acuerdo

con

D[

Di

Di

\>,D0

00

01

11

11

D-,

D,

W-

Di
1

rr
Df

Di

10

Di

<4fi

FIGURA

Di

D] Di

4-11

el

para

codificador

prioridad

con

codificadores

slo
un

de

hemos

tenido

mayor

nmero

de

el

obtencin

entradas

fan-inde las

puertas,

entradas

mediante

de

empico

de
cuando

codificadores

cuenta

en

codificadores,
la

para
el

las

Mapas

en

debajo

todas

4-12

Figura

la
el

por

colocado
de

la

de

D,D:\

ciones

salida

cubiertos

ha

se

OR

de

partir

A
de

cuadros

funcin

Dr,

de

valores

funcin

una

impfementado

10

los

hits
5.

^
resulta

entonces

indiferencias

4-11.

Figura
los

en

total

0.

son

como

Los

cada
V

O,
00

10

mero

puesta

es

Di

D()

Di

para

entradas

modo,

este

D,Di

i'

D-*

D\D0

DDt\

ampliarse
piementacin
compartidos

prioridad

De

booleanas:

ahora,

no

la

mayor

como

funciones.

dos

para
la

para

prioridad

A\

Hasta

D2
0.

sea

debajo.

referidas

situndolos

optimizada

Expansin

4-5.

obtenemos

con

las

siendo

Tabla

modo,

designada
Si

la

que

este

las

emplearn,

se

de

siempre

y
De

todas

I.

fila

l,

es

validacin

iguales

A,
a

con

salida

trminos

directamente
La

D2
prioridad.

ltima

salidas.

mini

La

si

slo

prioridad

no

la

menor

de
son

las

10

genera

La

entradas

obtenido

correspondiente.

siguientes

las

de
se

tabla.

obtenido
es

niveles

la

destinada

transferido

El

0\

del

producto.

mapa
entrada.

de

salida

entradas

los

salidas

para
han

se

han

se

ms

las

hemos

aqu
La

para

filas

tabla

correspondiente
su

cuenta

dos

de

4-5

tabla

en

mapas

Tabla

tener

COMPUTADORAS

de

de
salida

otras

parte

Los

valores
La

una

DE

partir
prioridad.

de

restantes

tabla.

sin

obtenemos

3).

los

cuenta

de

0.

de

nivel

en

cuarta

LGICO

DISEO

DEL

FUNDAMENTOS

circuitos

ms

de

Los

expansin
mltiples

de

del

significativos

Para

n>
en

la

pequeos.

la

3 el

generacin

mapeado
directa

codificadores

niveles
de

cdigo
tecnolgico,
de

para
salida,
debido

estos

pueden
R.

puertas

circuitos

En

las

la

puertas
reduce
a

de

el
las

im-

OR.
limita

mltiples

FUNCIONES

FIGURA

4-12

Diagrama

lgico

codificador

un

para

entradas

de

prioridad

con

147

COMINACIONALES

CIRCUITOS

Seleccin
En

la

computadora,

una

comunicacin

las

entre

funciones
ponen

de

conjunto
seleccin

Normalmente,

serie

una

de

lneas
usando

cin

entradas

de

de

control

los

circuitos

las

entre

para
ms

tarde

dentro

valores,

l evan

que

realiza

Primero

otras

implementar
se

com

salida

un

la

consideraremos

circuitos

los

brevemente,
de

puertas

la

en

En

partes.

nica

una

realizar.

slo

no

seleccin

la

cabo

seleccin,

la

examinaremos,
y

las

de
de

seleccin

importante,
propias
permite

muy

asignacin
se

que
la

tri-estado

puertas

con

tambin
la

determinar

multiplexores;

implementados

sino
con

sistema,

del

funcin

una

es

combinacin

en

combinacionales.
de

informacin

de

partes

seleccin,

la

aplicaciones

seleccin

selec

de

transmisin.

Multiplexores
multiplexor

Un
cedente

de

una

lnea

de

salida.

junto

de

variables

entrada

cionada.

un

entre

La

circuito

de

de

la

en

salida

de!

salida

del

y
Tabla

/, aparece
multiplexor

en

la

tomar

del

Y.

salida
a

de

el
el

valor

de
de

de

/|

misma

entradas.

en

un

la

decodificador

la

n1.

La
si

la

de
seleccin

podemos

es

cul
la

que

lneas

de

lnea de

0,

ecuacin

es

es

las

de

circuito

este

selec

entradas

dos

para
seleccin

de

con

ser

tiene

verdad

S selecciona
ver

2"

hay

entrada
de

entrada

un

entrada

qu
funcin

Esta

tabla

modo.

este

mediante

Normalmente
determina

bits

pro
nica

una

la

I,

la

entonces

entradas

/()
la

para

salida

Yes:

obtenerse

puede

Figura

si

discusin,

ecuacin

muestra

como

nerse

y
De

/0.

esta

Esta

tabla,

dicha

valor

partir

S.

seleccin

Examinando

tomar

de

multiplexor

un

entrada

nica

hacia

controla

se

seleccin.
de

binaria

informacin

particular

en

combinacin

cuya

4-6.

multiplexor
multiplexor

entrada

de

informacin

una

dicha

de

1,

una

seleccionar

y direccionar

denominadas
seleccin,

con
e

lnea

una

entrada,
de

de

capaz

entrada

de

lneas

seleccin

Comenzamos
mostrada

combinacional

varias

entradas

informacin,
la

es

de

4-13,
de

la
I

utilizando

lneas,

SI0
un

de

implementacin
2

SI{

dos

circuitos

de

Mapa
la

ecuacin
de

habilitacin

de

Karnaugh
anterior

3 variables.

puede
y

una

puerta

Tal

descompo
OR

de

148

FUNDAMENTOS

LGICO

DISEO

DEL

TABLA

DE

COMPUTADORAS

4-6

Tabla

de

verdad

de

multiplexor

un

s
0

1
1

1
1

1
0

de

Circuitos

Decodificador

habilitacin

=0

j"

D-

=0

4-13

FIGURA

de

Multiplexor

Suponga

deseamos

que
de

depende
columna
resumida
las

en

columnas

de

resumida

representa

00/0

representa

todas

bir

0.

Puesto

filas

16

la

que
de

ecuacin

la

/,

/,.

entrada

En

esta

de

la

muchas
filas

las

tabla

la

5,

de

1 lneas.

de

seleccin

informacin

tabla
y

00.

de

las

para
una

partir

SjSo/3

salida.

En
1 da
de

TABLA

S|5[)/|

S|5|)72

tabla,

esta

de

verdad

resumida

de

un

multiplexor
Y

S,
0

A)
h
h
h

la

7((

para
o

podemos

apa
de la

fila

4-7.

representa

4-7

Tabla

Tabla
1 y

fila

no

Cada

la

verdad

de

entrada

de

la

en

tabla

una

variables

nica

Colocando

de

funcin

la

caso,

4-7.

columna

completa.
70

fijos,

S0 son
completa.

este

S
Tabla

verdad

de
=

En

la
la

en

aparece

Sn)

(Sf,
y slo
de verdad

bit

construir

pero

de

solo

entradas
la

tabla,

un

como:

multiplexor
/3 y dos
/3, podemos

cuales

variables
tabla

para

filas

en

seis

hay
correspondiente

hasta

70

multiplexor.

este

tabla
Y

un

/0,
desde

valores

para

rece

disear

entradas

cuatro

Y los

fila
0

equivale
escri

da

FUNCIONES

Si

ecuacin

esta

AND

implementara

se

3 entradas

de

18.

Puede

que

quedara:

obtenerse

OR

puerta

implementacin
AND
empleadas

puertas

la

muestra

como

/n*2

AND.

puertas
Sin

coste.

El

El

base

estructural

lneas.

entradas

el

es

de

de

nmero

puertas,

entradas,
y

OR

de

las

incrementa

que

como

entradas

su

de

expansin,

por

cuatro

tal

AND
de
lo

construccin,

la

para

OR

puertas

lneas,

grandes

tambin

trmino

22

con

de

modo

de

AND,

2-4

de

AND

puertas

cuenta

denomina

se

informaciones

muchas

de

nmero

trminos

puerta

una

combinacin

la

puertas
entradas

de

decodificador

un

habilitacin

referiremos

el

la

es

multiplexor
las

da.

resultante

de

Un
entre

mes

circuito
ste

de

Nos

donde

embargo,

multiplexores

circuitos

como

cuatro

total

(S,S0)/3

combinando

construirse

4-14.

los

(S,S0)/2

inversores,
nmero

un

factorizando

(S,So)/,

puede

Figura

AND-OR.

diferente

(S,50)/0

dos
dando

entradas,

cuatro

implementacin

una

P=
Esta

de

149

COMBINACIONALES

necesitaramos

directamente,

una

CIRCUITOS

selector

de

multiplexor

es

y l eva

entrada

datos,

la

informacin

abreviado

menudo

de

puesto

selecciona

que
binara

solo

hacia

la

de

una

lnea

sali

de

MUX.

por

Decodificador

ANDOR4X2

,b

4-

FIGURA

4-14
4

Multiplexor

Expansin
basa

en

ilustra

los

en

lneas
En

puertas

un

se

que
la

Figura
contraposicin,
AND

4-4

en

Esta
si

de

7 entradas,

dada
y

la

por
OR.

de

entrada.

Figura

El

La

expansin

4-14,

consistiendo

en

de

multiplexores

se

diseo

6.

4-9

Figura

estructura

el

64

para

la

bits

de

vectores

AND

puertas

de

multiplexor

muestra

4-15.

4-5.

Multiplexor

disearse

bit

solo

un

viene

estructura

cuya

habilitadores

Ejemplos
4-4

EJEMPLO
Debe

circuitos

circuitos

decodificador.

un

en

de

empleo

considerando

expandirse

pueden
el

I de

multiplexores

multiplexores

Los
se

de

presenta

decodificador
el

nmero

nmero

un

y el
total

AND-OR.

puerta

una

entradas

se

necesario

182
6

inversores

por
+

448

64

64

64

muestra

se

128

reemplazan
es

de

resultante

estructura

entradas

de

habilitador

circuito
de

La
total

decodifnicador

el

necesitaremos

ello,

Para

374.
ms

518.

Para

150

FUNDAMENTOS

LGICO

DISEO

DEL

COMPUTADORAS

DE

de

Multiplexor
de

multiplexores
la

con

hasta

puerta

el

salidas

de

AND

original
expansin

los

presenta

disear

entrada

de

de

entrada

tar

este

un

Esta

estructura

tro

multiplexores

76

entradas

puertas
presenta
de

Es

de

transmisin,

los

la

casos

estructura

ilustra

ejemplo

siguiente

la

ha

sustituido

*
un

de

4 entradas,

puertas.

Por

por

selectores

consiguiendo

ser

AND-OR.
coste

tanto

La
de

10

32

datos

16
con

los

58

lneas

puertas

muestra

se

de

de

implemen

dados

la
Sin

puertas.

un

reduce

el

drivers

tri-estado

Figura
4-16.

Figura
embargo

presentan
se

la

en

en

3 entradas,

decodificadores

informacin

Para
los

como

entradas

que

cada

donde

y
la

elementos.

cuatro

seleccin
Puesto

resultante

cua

coste

empleando

multiplexores

el

coste

requerido

con

puertas.

de

coste.

selectores

de
de

de

estructura

implementados
compartiendo

disminuir

de
de

entradas.

vector

un

de

entradas

dos

con

vector

decodificadores

necesitan
4

a
un

Y tambin

salida

alternativas

implementar

posible

cudruple
la

Implementaciones
tas

las

exactamente

de
El

esta

cudruple
se

se

entradas.

bits,

mltiples

reproducir

mayora

la

en

de

total

para

de

>,

generan
cada

que

entradas,

sin

cabo

resultado,

nmero

mltiple.

vector,

multiplexor
cuatro

Como
en

AND

puertas
de

multiplexores

Para
l evarse

puede

las

AND

puerta
310.

a
no

coste

multiplexor

un

entradas

3 entradas

menor

informacin
es

4-7.

de

Multiplexor

4-5
va

de

multiplexor

un

EJEMPLO

>,

de

nica

una

decodificadores.

una

para

por

total

en

combinacin

la

este,

como

nmero
AND

puertas

bit

nico

atacada

reduce

63,

reduccin

Se

un

AND

1 lneas

y puer

AND-OR

151

COMBINACIONALES

CIRCUITOS

FUNCIONES

4X2

Decodificador
2:4

FIGl

RA

4-16

Cudruple

IMPLEMENTACIONES

CON

proporcionan
en

los

circuitos
18.

de

de
tal

tri-estado,
todos

cin.
a

con

de

puertas
tas

de

seleccin

de

0
dos

de

plexor

transmisin.

entradas
es

basado

de

puertas

cada

entrada

del

S,
ejemplo,
desconectadas
las
al de
de

El

transmisin

camino

valores

convierte

controlan

si

la

0 y

de

5,
el
una

8.

de

salida
valor

la

de

caminos

0,

resto

entrada.

existe
del

Por

y el

El
tanto,

el

coste

las

de

desaparece.
el

circuito

S0

de

coste

negado
una

camino
entre

de

entradas
no

en

camino

circuito.

propor
dos

seleccin,

transmisin
un

puer

4-18,

Figura

terminal

de

abierto

circuito

un

el

entrada

la

en

las

en

con
con

transmisin

Y cuando

14.

aproximacin
1

de

puertas

con

el

atacan

slo

seleccin

de

selector

en

los

por
de
es

/ y
tienen
en

puertas

un

cambian

se

se

para
circuito

circuitos

habilita

reduce

la

los

drivers

de

se

modificacin

Una

conmutadores.

circuito

este

los

inversor,

un

entradas

de

circuitos

cable

para

de

travs

de

pares

sencil o

un

construir

en

mostrada

los

caso,

entradas

consiste

camino

son

de

tres

sustituyen

se

que

total

nmero

un

2,

Captulo

implementacin

decodificacin

en

transmisin

de

seleccin

este

la

conectadas

dando
la

el

en

salidas

sus

salida,

En

total

con

de

consistentes

4-17(b)

Si

equivalente
en

puerta

transmisin

Por

tres

otras

tri-estado
OR

entre

del
de

nmero

transmisin

negado.

entradas

En

los

4-l7(b).

El

como

transmisin

multiplexores.

drivers

Figura
2 salidas

Figura
implementacin.

puertas

terminal

de

puertas
y las
transmisin

las

el

en

entradas
Las

de

introducidos

distribuyendo

de

puertas

la

transmisin

camino

un

la

muestra

Esta

puertas

ciona
un

de

transmisin.

de

usa

puede

con

tri-estado

triestado.

reducirse

habilitacin.

Implementacin

la

lgica

y cmo
decodificares

entradas

las

cuatro

habilitacin

la

Adems,

drivers

alternativa

una

muestra
a

implementacin
la Figura
4-17(a),

de

Los

TRP-ESTADO

mulliplexor

la

Y.
de

puerta

una

para

con

salida

este

multi-

152

FUNDAMENTOS

LGICO

DISEO

DEL

COMPUTADORAS

DE

-t>
50-

e3^
H)

'-CH

o
(a)

'H>

H>

(b)

4-6

Implementacin
decodificadores

ms

puede

de

(PLAs),

funciones

combinacionales
para

lgicos

dispositivos
implementar

funciones

memorias

multiplexores.
lgica

de

funciones

implemeniar
programables
lgicas.

usarse

de

slo

tablas

de

el

en

Captulo

discutiremos

seccin

esta

(ROMs).

lectura

(PALs),

programable

introducidos
En

Ade

booleanas.

arrays

bsqueda

para

el

lgicos
progra
implementar

combinacionales.

lgicas

decodificadores

Empleando

proporciona
puede

decodificador

funcin

booleana

dificador
la

nacional

para
funcin

trminos

mini

mini
una

como

nentradas

una

de

msalidas

suma

y combinarlos
trminos.

trminos
suma

de

como

expresarse

los

generar

con

mini

variables

de

de

con

De

OR

con

usar

externa

imple

para

decodificador

un

deco

un

circuito

cualquier

manera,

cualquier

que

puede

uno

puerta

una

esta

implementarse

puede

Puesto

entrada.

trminos,

mini

combi
a

2"

OR.

puertas
El

puertas

los

tri-estado

drivers

usando

funciones

de

arrays

seleccin

pueden

que

capaces

decodificadores.

mables

mentar

de

multiplexores

considerarse

bloques

contienen

Un

4-17

Circuitos

de

Los

uso

FIGURA

procedimiento
OR

para

requiere

expresar

implementar
cada

un

funcin

circuito

booleana

mediante

combinacional
como

una

suma

un

de

mini

decodificador
trminos.

Esta

FUNCIONES

153

COMBINACIONALES

CIRCUITOS

50

51

4-18

FIGURA

Multiplexor
forma

obtenerse

puede

cada

funcin.

El

variables

las

elige

se

Las

entradas

los

minitrminos

I usando

de

cada

modo

la

conectan

se

funcin.

Este

de

Kamaugh

mini

los

de

trminos

salidas

las

del

muestra

se

proceso

de

Mapa

todos

genere

que
OR

puerta

de

el

construyendo

disea

de

transmisin

de

puertas

verdad

de

tabla

una

decodificador
entrada.

de

correspondientes

cador

partir

decodifi

en

el

puertas

siguiente

ejemplo.
EJEMPLO
En

Implementacin

4-6

el

Captulo

I,

cada

acarreo

para
la derecha

de

niente
De

das

la

vimos

binaria.

suma

posicin
de

verdad

de

suma

Puesto

obtienen

se

implementacin

de

las

entradas

1. 2,

nos

7.

El

3 entradas

hay

que

minitrmino

valor

el

da
e

de

para

este

La

funciones

las

Y.

Z.

Yy

La

puerta
OR

puerta
0

en

no

se

para
usa.

la

de

bit

del

los

OR

acarreo

de

el

suma

y el

operandos

prove

combinacional.

circuito

para
salida

Im(l,

2, 4,

7)

Z/h(3,

5.

7)

6.

expresa

El

4-19.
la

salida

obtiene

S(X,

necesitaremos

trminos,

mini

Figura

OR
la

Z)
8

de

total

un

muestra

se

X.
4 y 7.

4-8
bits

los

decodificadores

con

minitrminos:

C(X.

La

Tabla

La

de

funcin

en

binario

sumador

un

Z.

tabla

esta

como

de

un

decodificador
5 obtiene
la

suma

Y, Z)

la

lgica

lgica

suma

de

los

decodificador

los

genera

mini

8
de

minitrminos

los

8.

trminos
mini

trmi

3,

5.

154

FUNDAMENTOS

LGICO

DISEO

DEL

TABLA

4-8

Tabla

funcin

Una

de

nmero

2k

con

minitrminos.

la

funcin

entonces

OR

puerta
El

del

mtodo
Sin

embargo,

taciones

para

determinar
la

porcionar
dependientes
pequeo

de
de

las

mayor

nmero

negada

de
el
F

suma

mini

de

expresarse
de

tenga

con

un

la
mismas

entradas

trminos

de
F.

La

circuito

del

de

salida

posibles
tiene

se

de

la

puerta

implemenpuede

la

pro
salidas

algunas

mediante

expresa

OR

combi-

decodificador

combinacional

funcin

parte

circuito

otras

tal

En

de

cualquier
con

mtodo

El

La

2*/2,

que

inversora

parte

mayor

expresada

trminos.

OR.

puertas

con
ser

mayor

mini

de

implementar
comparada

para

es

nmero
de

ser

puede

funcin

una

lugar

OR

puerta

una

menor

trminos

mini

cada

mini

en

puede
emplearse
debe
implementacin
solucin
mejor
posible.
si el
especialmente

esta

en

OR

los

1
1

necesitar

que

minitrminos

puertas

trminos

funcin

nmero

puede
emplear
lgica

de

una

un

0
0

solucin,

mejor

1 bit

de

decodificador

nacional.

sumador

un

La

la

de

negada
ventajoso

genera
F.

obtiene

OR

verdad

de

Si

ms

resulta

caso,

con

entradas.

COMPUTADORAS

DE

un

nmero

minitrminos.

Decodificador
3:8
i)

i>-*

F=>-c

6
7

FIGURA

4-19

Implementacin

una

la

4-5

Seccin

AND-OR

puerta
de

entradas
minan
cin

binario

usando

un

del

multiplexor
multiplexor

proporciona

los

sumador

un

decodificador

un

multiplexores

Empleando
En

de

como

cmo

seleccin.

2.

La

minitrminos

qu

(/,)

aprendimos

implementar
decodificador
AND-OR

puerta
son

seales

El

habilitadoras.

conectados

Si

la

la

entrada

OR.

puerta

/,

es

empleando

un

los

genera

circuitos

empleando
1, el

minitrmino

de

decodificador
de

habilitacin
las

minitrminos

deter

que

entradas

,es

de

conectado

las

informa
a

la

FUNCIONES

OR.

puerta

si

aplicada

valores
leanas

de

Tabla

de

un

un

nico

bit

4-7

Implementacin

de

necesitamos

se

basa

en

(/,

1)
de

columnas

la

que
doble

multiplexor

como

ilustra

la

en

/l 0),

se

el

de

de

directamente

la

en

Fila

de

en

minitrminos,

ocho

dos

y C.
valores,

salidas.
Cada

4-20.

de

verdad
informacin

de

de

las

Figura
correspondiente

tabla

la

en

total

un

implementar
la

bits

de

entradas

las

para

de

em

informacin

dan

se

valores

seleccin

mostrada

verdad

tabla
toma

I bit

de

de

de

entradas

multiplexores

con

binario

1 lneas

boo

ejemplo.

prximo

asignacin

de

puede
de

binario

entradas

funciones

y 2"
incrementarse

seleccin

salidas

tu

vectores

con

sumador

un

de

con

de

asignacin

La
de

implementacin

entradas

sumador

un

empleando
hay 3

generar

un

multiplexor

S y C de

Puesto

implementacin
{0,

tal

salidas

multiplexor.

un

en

de

pueden

se

con

funcin

una

0.

un

por

de

mtodo

un

Adems,

valores

individual,

las

para

4-8

como

trmino.

asignacin

valores

la

empleando

sustituido

es

proporciona
un
multiplexor

mini

minitrmino

el

0,

es

entradas

la

EJEMPLO
Los

las

cada

por

una

pleando
lugar

entrada

variables

de

datos,

la

155

COMUINACIONALF.S

CIRCUITOS

de

par
las

de

ltimas

La
dos

tabla.
X

52

Multiplexor
doble

51

8:1

SO

/(MI

Au
'u.
'u

0
01

h.\
hjo

0
]

'5c.t1

sjO
'*.1

FIGLRA

cin
funcin

conectan
se

del

datos

las

ejemplo

Z,

Z,
de

proceso

implementa

la

0.

seleccin.

Tabla

puede

funcin
4-1

Las

la

primeras

Las
ltima

variables

Z,

es

un

con

de

fun

la

variables

restantes

de

cada

la
de

entrada
directamente

conectando
del

dalos

I variables

variable

de

de

implementarse

entradas

las

booleana

funcin

multiplexor.
Si

de

multiplexor

doble

un

del

informacin.
La

con

una

de

de
I

I bit

de

seleccin

de

entradas
ser

binario

que
I entradas

prximo

El

multiplexor.

procedimiento.

Implementacin
puede

El

'7,1

sumador

un

entradas

como

este

4-8
funcin

4-21.

slo

bsicas

muestra

EJEMPLO

ra

emplean
multiplexor

eficiente

las

funciones

cuatro

Esta

ms

tiene

que
se

de

mtodo

otro

4-20

Implementacin

Hay
multiplexor

ho

y0

hi

alternativa

implementarse
de

diseo

con

puede

con
un

ilustrarse

multiplexor
considerando

de

multiplexores
doble

de
la

4
suma

1.

S.

binario

sumador

un

muestra

como

Las

dos

variables

la

Figu
e

156

FUNDA

MFNTOS

LGICO

DISEO

DEL

DE

COMPUTADORAS

FIGURA

4*21
de

Implementacin

aplican

se

la

de

de
5

entrada

El

lm.

Im

podemos

determinar

(X.
los

sea

las

entradas

01.

10

El

procedimiento
multiplexor
guiente
ejemplo.
de

ble.

Esta

la

/M,

tabla

de
de

4-9

Implementacin
la

Esta

funcin
el

cin

se

resultado

la

el

en

Cse

tabla

de

ciones

que
binarias
esquemas
tacin

en

El

lo

por
1

corresponden

lgicos

estos

aparecen

la

que

en

C.

Por

valores

la

dos

valores

4-2.

de

de

de

in

similar

los

valores

de

similar

proceso

para

tabla
la
de

aplica
fijos
se

t.

de

la

seal.

reemplazaban

entrada

de

varia
valores

se

ejemplo.

variables

4-22.

las

se

la

conecta

partir

smbolos

selec
t

S2.

I5.
la

Seccin
de

combina

verdad
Las

muestra

constantes

4-2,
masa

se

por

las

de
de

tabla
de

de

determinados

informacin

que.

obte

Para

entradas

vienen

101,

los

ltima

Booleana:

Recuerde
por

Figura

que

datos

determina

se

(A,
a

tal
de

primeras

15)
la

decir,

(es

informacin
cuando

14,

conectan

entradas

la

prximo

de

combina

Estos

funcin

13,

se

tabla

de
el

siguiente

si

el

en

cada

variable.

muestra

verdad

las

funcin

funcin

12.

Para
la

con

expone

Las

mediante

como

de

en

la

11.

8*1.
la

verdad.

una

una

variables

se

multiplexor.

ilustra

de

de
datos

de

tabla

de

de

de
Dse

constantes

Figura

lnea

ejemplA. o,

variable
a

en

la

cuando

manera

partir

entrada

De

booleana
de

como

se

3.F(A, 4.

aparecen
Los
valores

S).

nmero

salida

complemento

n(],

de

que
a

de

0 y
que

orden

la
el

multiplexor

un

la

Z.

se

lneas

informacin

aproximacin

una

al

implementacin

variables

conecta

verdad.

binarias
=

con

las

correcto,

5| y S
5( y

52,

conecta

implementa

para

00.

las

Y) 5

porque

entradas

una

multiplexores

.JO
igual
I20 e IM)

5,.

como

sea

funcin
1

seleccin

de

Este

considere

/Kt.

evaluamos

apropiada.

aplique

usarse

2"

variable,

t,C. D)

ner

lneas

booleana

con

ejemplo,

que

cualquier

entradas
la

1.

0.

se

entrada

valores

seleccin

como

datos

las

igual

es

la

los

cuando

que.

hace

de

conecta

se

Puede

funcin

seleccin,

puede
entrada

segundo

la

pasa

ser

tal

que

para

de

aplican

se

variable

implementar

para
se

que

la

respectivamente.
/2] e /3.

1 entradas

variables

EJEMPLO
Como

la

funcin

aplican

Primero

estas

/0),

general
con

de

cin

para

salida

salida

necesarias

11.

X
determinan

se

la

doble

multiplexor

un

orden:

es

la

con

00,

hacia

I bit

verdad

de

requiere
multiplexor

del

valores

un

variables

Esto

camino

un

Z)

determinar

1.

de

siguiente

tabla

(X,

funcionamiento
tiene

formacin

la

Cuando
Z

el

en

de

partir

funcin.

1 cuando

binario

seleccin

5().

la

cuando

de

entrada

entrada

lneas

como

conecta

sumador

un

en

y alimen

los

FUNCIONES

10

11

10

10

110

111

157

COMBINACIONALES

CIRCUITOS

CB-

10

10

10

10

10

11

110

110

A-

1110

F=

lili

FIGURA

4-22

de

Implementacin

memorias

Empleando
En

base

aproximaciones
empleo
da

los

de

de

la

ROM.

nera

cualquier

tivos

que

incluyen

conexiones

de

la

ROM

de

un

pueden

fijos
ilustra
de

el

en

ROM
Dado

modelo

conexiones

un

circuito
que
tabla

el
el

entre

se

hacer

que

acompae

una

ROM.

las

de

da

verdad
a

la

tabla

puerta
representar

OR

estn

puede
y

conexiones

ROM

la
la

toda

ningn

en

informacin

diagrama

de

verdad

y
usando

la

OR.

de

internas

dentro

particular

por

De
de

su

necesaria

esta

nombre

programar
El

de

Ejemplo

de

informacin

es

simplemente

un

determinar
cuando

prctica,
el

que

proporcionar

su

4-10

del

para
la

se

necesariamente

lo
la

Esto

programacin

disea

se

habilitacin

La

verdad
en

Todo
y

para
interno.

puertas
tabla
no

unidad.

la

OR

salida
valores

de
de

multiplexor.

manera,

ROM.

una

del

de

de

asignacin

y 2 salidas.
las
entradas

salidas

las

seales

OR

puertas

3 entradas

decodificador

programarse
las
puertas
medio
por

lgico

las

las

variables

las

como

ge

disposi
Cerrando

funcin,

la

en

emplean

se

de

un

la
de

basada

est

tabla

la

basado

de

de

como

unidad.

booleanas

ROM

una

nica

una

sali

capaces

vistas

el

en

cada

por

somos

ser

trminos

mini

valores

aplicando

diseado

los

de

funciones

conectados
a

enfoque

dentro

alternativa

equivale

que
realiza

booleanas.

pueden

basa

se
una

dos

hay

ahora

aproximacin
paralelo,

en

ROM

Las

para
tas

Los

Una
OR

funciones

las

hasta

tratados

lectura.

OR

solucin

trminos

especificar

es

puertas

mltiples

es

muestran

de

bits.

tambin,
decodificador

combinacional
ni

lgica

se

que
ste

diferente,

las

La

4-8

Ejemplo

enfoque

este

mini

qu

multiplexor.

ne

de

determinan

que

para
Una

multiplexor

un

una

programarse
combinacional.

circuito
a

de

multiplexor

un

puertas

deseemos.

que

decodificador

entradas

con

multiplexores

y
solo

Insertando

trminos

combinacional
un

las

de

OR.

y puertas
mini
los

sumar

para
circuito

entradas

lectura

memorias

implementar

de

decodificadores

sobre

para
decodificador

funcin

una

slo

de

principios

un

[>-

0-

ROM.

tabla
No

muestra

la

tie

diseador
verdad.

de
es

este

necesario
uso

para

158

FUNDAMENTOS

4-1(1

EJEMPLO
Disee
El

de

primer

mayora
minadas

propiedades

verdad

por

que

esta

lo

de

4-23(a)

Figura

tener

no

salida

es

las

3 entradas
entradas

nmeros

que

ROM:

que

una

constante

dos

de

tamao

especifican
las

salidas

Se

necesitan

4.

La

4-23

Figura
de

palabras

necesarias
la

del

informacin

empleando
4-9

generar

la

para

una.

circuito

por
de

de

para

modo
con

de
la

de

ser

ha

ROM
Las

ROM.

de

verdad

la

tres

Figura
de

la

ROM.

la

programar

ha

de

tabla

de

salidas

bloques

La

combinacional.

necesaria

de

entrada

0.

que
la

la

ROM
lo

tabla
acomodar

cuatro

palabras:
implementacin
El diagrama

la
cada

la

para

igual
siempre

es

la

deter

es

salidas

ocho

muestra

bits

cuatro

salida

mnimo

tamao

y ge
En

Tabla

siempre
fi,

necesario

es

especifican

entradas

la

3 bits

ROM.

seis

es

ms,

slo
El

La

salida

Es

obtenidas.

para

entradas

la

de

combinacional.

la

variables.

tres

ROM.

nmeros
entrada.

circuito

parcial

Entonces

tres

conexiones

TABLA

la

nmero

las

de
como

con

estn

ya

especifica

4-23(b)

B0

Las

ocho

muestra

las

acepta
de

del

KOM

una

circuito
verdad

de
verdad

de

conocida.

salidas.

tabla

Notemos

generar

salidas

cuatro

un

de

binarios.

hay

otras

clculo

combinacional.

posibles

los

A0.

circuito

la
tabla

una

el

en

del

cuadrado

obtener

es

realizaremos

con

El

ROM.

una

al

igual

diseo

del

casos

el

para

todos

la

los

binario

conibinacional

circuito

usando

salida

paso

de

COMPUTADORAS

un

combinacional

nmero

un

DE

Implementando

circuito

un

nera

LGICO

DISEO

DEL

4-9

Tabla

de

verdad

el

para

circuito

del

4-10

Ejemplo

Salidas

Entradas

Decimal

a2
0

1
1

B4

*3

*2

Si

0
0

0
1

ROM

8X4

A,

Ba

fl,
a.

B,
R,

(a)

Diagrama

de

FIGURA

Implementacin

bloques

16
l

25

49

^0

36

Bs

fA

*3

B2

(b)

Tabla

del

Ejemplo

de

verdad

de

la

ROM

4-23
con

ROM

4-10

FUNCIONES

Los

que

Usando
PLA

es

moderado

lida

debe

ROM.

la
no

un

La

La
cada
ser

tiene

puertas

excepto

como

de

una

en

de

PLA

apli

en

usan

salidas.

El

trminos.

las

cuales

puede

entrada.

Los

programada

ser

las

un

PLA

puede

el

funcionamiento

para

producto
de productos

sumas

salida,

medante

XOR.

puerta

una

con

(true-verdadero)

Los

trminos

con

3 entradas*

productos

el

necesarios

2 salidas

nmero

los

trmi

entradas

y
las

y
a

la

las

puertas
si

(complemento),
enumerados

la

en

de

las

tabla

enumera

AND

puertas
o

producto

se

entre

las

entre

4-24

FlfLRA
PLA

caminos
T

Figura

enumera

caminos

los

indica

se

4-24

se

la

ejemplo,

Por

tabular.
la

de

seccin

primera
los

especifica
especifica

seccin
de

La

forma

en

PLA

del

secciones.

seccin

tercera

especificarse

deco

decodificador

trminos

obtener

para

la

proporciona

no

mini

de

ROM.

una

el

que
los

todos

variables

las

de
OR.

tres

segunda

variable

negada

un

operaciones
se

nmero

gran

desde

generar

general,

en

genera
cada

AND.

trminos

de

de

que

AND.
Para

de
tanto

puertas

determina

Tabla

La

producto.

puertas

al

por
de

array

fusibles

de

mapa
4-10.

OR.

Pueden

BCD.

divisin,

entradas

de

convertir

para

requeridas.

programacin

Tabla

el

la

nmero

similar

funciones

cdigo,

multiplicacin

tiles

muy

programadles

selectivamente
las

Son
como

combinacionales

circuitos

implementar

para
verdad.

de

otro

la

un

producto

cualquier

Este

nos

un

por

tablas

sus

Gray.
como

muy
variables,

las

todas

sustituido

conectan

de

concepto

un

de

generar

cdigo
tales

lgicos

arrays

dificacin

de

el

empleados

muy
de

partir

ejemplo
complejas,
requieran

por

caciones

es

son

directamente

aritmticas

El

ROM

dispositivos

complejos
cdigo,

159

COMBINACIONALES

CIRCUITOS

izquierda

la

sa

160

FUNDAMENTOS

LGICO

DISEO

DEL

TABLA

DE

COMPUTADORAS

4-10

Tabla

del

programacin

de

PLA

de

4-24

Figura

la

Salidas

Entradas

Trmino

producto

forman

no

se

forma

la

0.

de

circuito

Las

cluidos
ta

funcin.

Cada

especifica

una

tamao

producto

el

salidas.

programables
En

de
de

se

trmino

de

tal

implementacin
obtencin
la

dispone

menos

todo

momento

importante.

AND

la

hasta

entrada
0.

la

puerta

OR

supone

que

Finalmente,

conecta

se

in
necesi

Se
un

XOR

estn

que
salida

de

como

I.

un
como

de

ABIERTO.

comporta
puertas

se

supo

encabezada

columna

su

indica

como

producto

en

circuito

un

OR

el

nmero

el

tpico
la k
de

array

ha

se

que

PAL

hecho

un

menor

dicho

programable

una

0,

una

circuito

combinacional
de

hasta

Se

lograr
de
Sin

un

las

todas

embargo,

no

4-24.

productos
pueden

los

mnimo

nmero

variables

de

es

hay
dado

distintos,
disminuir

deseable

de

conexiones

las
se

que

lgica

necesita

es

Como

requerida.

que

prestar

que

de

trminos.
el
evitar

este

mediante

productos

entrada,
para

los

entre

campo.

PLA.

con

nico

la

en

conexiones

posibles
programables
mostrar

Lo

buffers-

XOR.

obtener

para

mscara

en

puertas

necesario

es

Figura

trminos

producto

consiste

PLA

2
las

de

nmero

trminos

conexiones

PLA

por

nmero
circuito.

la

en

programar

ser

asociadas

mediante

digital

del

Existen

XOR.

AND.

48

interna

lgica

el

entradas,

entradas,

16

puertas

de

tiene

programables

la

del
booleana

funcin

indican

correspondiente

OR
y

como

de
del

puerta

puede

complejidad
en

es

PLA

un

msalidas,

puertas

sistema

un

presenta
puerta

PLA

conexiones

con

la

Un

entradas
m

que
la

mediante

especifica
salidas.
m

las

la

la

la

producto

unidad,

la

reducirse

de

AND.

OR,

ROM,

En

entrada

de

Un

Se

columna

trminos
1

desde
circuito

un

comporta

se

la

un

encabezada

AND.

AND

aquellos

complementaria.

su

para

puerta

con

indica

puerta

el

I.

de

programacin

una

una

de

la

de

se

entradas,

diseo

el

tabla

cin

PLA

entre

AND

internas

cin

del

con

entrada

otra

k puertas

arrays

la

nmero

Para

nversores,

con

que
conexin

salida

marcados

en

la

la

la

bajo

I para

con

producto

desde

como
una

especifican

se

marcan

trmino

entrada

hasta

OR

se

producto

dicta

El

salida

de

hasta

su

en

estar

CERRADO

entrada

en

variable

columna

la

en

de

entrada

la

marcar

circuito

un

columna

Si

se

especifican

la

trminos

correspondiente

trminos,

indica

en

de

entrada

una

AND

puertas
de

1.

las

producto
de

entrada

de
se

trmino

con

de

entrada

variable

variable

desde

las

abierto

terminal

la

Un

la

de

para

AND

cada

producto

marca

producto

de

AND.

puerta

se

variable

el

en

y las puertas
la columna

en

complemento
tanto

trminos

salida

la

CERRADO

Aquellos
un

el

variables

camino

un

ABIERTO

la

en

Un

hasta

entre

salidas.

entradas

tabla.

ABIERTO

caminos

Los

las

ausente

Para

aparece
la

el

en

entrada

de

1
1

referencia.

como

complementada,
est

variable

una

variable

aparece
variable

la

incluido

correspondiente

entrada

terminal

un

ha

.Si

F,

se

1, 0

solo

tabla;

la

desde

CERRADO
que

3
4

Si

de

variable

un

BC
ABC

entre

entradas

ne

su

caminos

Los

con

como

como

AC

trminos

de

marcada

la

negada,

no

producto

marcan

AB

de

parte

entradas

(C)
F2

(T)
A

literales

aten

modo

puede

simplifica

Puesto
nmero

especial

que
literales

de
extra

en

que

un

PLA

en

cad

pueder

la

FUNCIONES

directa

la

como

puede

EJEMPLO

4-11

Implemente

las

del

circuito

de

cada

en

Implementando
dos

F2{A.
funciones

dos

Las

directas
naciones

simplifican
complementarias
se

como

sus

dan

que

el

1, 2.

4)

Zm(0,

5.

7)

nmero

menor

Fi
F2

simplificacin
gramacin

proporciona

La

es

la

del

PLA

para

directa

salida

circuito

AND-OR

funcin

Fj

y
y est

para

se

designa
disponible
la

producir

AB

AC

BC

AB

AC

ABC

la

es

con

una
a

salida

F,

la

AB.

mostrada

en

Figura

4-25.

sumas

de

01

de

la

figura.

es

as

10

La

OR.

puerta

00

01

11

10
0

AB

AC

AB

AC

Tabla

BC

F,

BC

Fj

de

AB+AC+ABC

del

programacin

PLA

Salidas
Trmino

Entradas

producto

AB

11-1

AC

1-11

BC

-111

AB~C

(C)

(T)

F\

Fj
1
1
-

4-25

FIGURA
Solucin

al

Ejemplo

4*11

AB

+A

BC

La

combi

tabla

se

de

la

que

F,
XOR

puerta

funciones

Las

productos.

porque

BC

11

O
las

Tanto

y ABC.
Observe

BC

la

Esto

tabla.

B
00

C)=
B.

F.

HC

PLA

un

B,

de

distintos:
la

en

salida

la

se

son:

productos

cuatro

de

forma

combinacin

esta

6.

mapas
en

se

ellas

funciones.

PLA:

lm(0.

los

de

ayuda
simplifican
de productos

con

de

otras

usando

con

F,(A.

cul

ver

para

forma

la

Tanto

comunes

combinacional

siguientes

velocidad.

su

simplificarse
productos

contienen

circuito

booleanas

funciones

deben

funcin

un

reducir

pueden

y que

y cules
4-11.

productos
el Ejemplo

menos

muestra

se

proceso

test

complementaria
con

expresar

Este

el

durante

problemas

causar

161

COMBINACIONALES

CIRCUITOS

genera

complementa

pro

salida

F,
con

el
la

162

DEL

FUNDAMENTOS

Usando
Al
cada

con

ocurra

el

PLA.

debe

productos
puede

ser

trminos

se

un

necesario
comunes

el

en

producto

dos

pueden

sin

ms

Entradas

de

de

simplificarse
o

los

trminos

de

la

la

proceso

ilustra

en

funcin

es

Ejemplo

conexiones

de

una

PALH

para

el

Ejemplo

4-12

de
Por

cada

nmero

de

demasiado

grande,
En

4-12.

en
como

ello

El

booleana.

4-26

de

OR.

comunes.

funcin
el

contrario

puertas

AND

puertas

Al

productos

implementar
se

ms

encajar

para

4-26.

Figura
dos

entre

para

las

la

cuenta

en

nmero
Este

de

FIGURA

Mapa

el

tener

secciones
tiles.

ser

deben

ejemplo
compartirse
de

puede
y si

fijo,
o

booleanas

funciones

PAL

no

es

usar

COMPUTADORAS

misma,

por
seccin

DE

las

PAL.
ilustra

simplificarse
cada

en

programable

dispositivo

como

con

funcin

los

un

seccin,

LGICO

lgica

de

arrays
disear

DISEO

tal

caso,

FUNCIONES

EJEMPLO

4-12

Como

Implementacin
de

ejemplo

un

considere

nal.

las

de

de

empico

funciones

las

Simplificando

12,

C,

Xm(7.

8.

B, C,

lwi(0,

B.

D)

C,

B.

D)

funciones

cuatro

de

circuito

un

combinacio-

de

suma

mini

trminos:

9.

10,

11,

8.

2,

5.

8.

7,

6.

12.

13. D) 14.

12,

15)

10. D)

11,

15)

13)
de

mnimo

trminos

las

resultan

fun

siguientes

booleanas:

ciones

ABC

ABC

Observe

la

que
W.

igual

para

que

las

La

BCD

CD

programacin

en

cuatro

4-26.

Las

funcin

dos

Fl

desde
El

de

mapa

gramacin,
correspondiente
mos

abiertas

recibe

siempre

FPGAs

de

bsqueda

Figura

4-26.

PAL,
Por

el

1
de

smbolo
directas

la

realimenta

Para

Puesto

0,

tabla
la

marcamos

complementarias.
el

tenemos

la

en

tabla,
cerrada.

cerrados.

Figura
cabo

de

especificado
la

de

conexin
las

como

complemento,

una

circuitos

como

ha

se

como

cada

la

trminos.

tres

conexin

tabla

divide

se

de

l evar

para

dispositivo,

del

funcin

tabla
PAL

dispositivo
la

que
la

que

la

cada

Si

la

la

entrada

salida

de
marca

AND

puerta

de

pro

interseccin
no

correspon
la

AND

puerta

tablas

Los

dispositivo

entradas
su

seccin

La

trminos

de

productos

excepto

0.

es

Empleando

de

seal

una

dos

tres,

enumera

anteriores.
el

con

es

cuatro

PLA,

4-11

Tabla

booleanas

de

4-26.
el

para

La

trminos

estos

Figura

usada

AND.

de
para

la

de

acuerdo

de

la

trminos

tabla

funciones

necesitan

el

PAL
la

dos

de

de

puertas

una.

lgica

suma

nmero
a

las

reducir

entradas

sus

similar

primera

con

las

tanto

dispositivo

cuatro

la

en

diagrama

todas

dejamos

diente

el

en

como

usa.

para
la

en

el

cada

permite

conexin
muestra

se

las
slo

VF

La
el

de

productos

array

es

entradas

secciones
el

hasta

PAL

para

Poniendo

booleana.

cin

PAL
tres

con

primeras

en

la

las

la

para
secciones

posible

ABCD

reducir

encajar
de

ACD

productos.

es

programacin
programadas

ser

ABCD

cuatro

)V,

BD

ACD

tiene

puedan

de

necesitan

de

Z
usando

funciones

tabla

slo

funcin

Entonces,

ABCD

se

de

forma

PAL

un

13)

nmero

un

diseo

el
en

Y(A, 2, 3, 4.

Zm(l,

usando

al

para
dadas

Im(2.

C.

Z(A.

PAL

W(A.B.

combinacin

163

COMHINACIONALES

CIRCUITOS

circuito

un

dispositivo
siguientes

un

booleanas

XiA.

los

dispositivos
igual

es

almacena

simplemente
puede
implementar
de
problema

la

variables

de

entrada.

mltiples

funciones.

que
la

cualquier
programacin

tabla

de

verdad

funcin

las
es

problemas

tablas

su

de

la

de
de

de

Tambin
Estos

ROM

un

programar

de

pueden

sola

una

lgica.

en

tabla

empleando

funciones

con

las

tablas

transformaciones

funcin

de

bsqueda

La

clave

de

ms

de
=

tratar

de

comparticin
tratarse

la

bsqueda

Tpicamente,
est

bsqueda

de

de

tablas

usan

nica

una

decir,

(es
tabla

variables.

menos

menudo

Programar

salida
Una

funcin).

la

importante

(CPLDs),

complejos

programables
implementar
para

lgicos
Tabtes-LUTs)

(LookUp

entrmadas

bsqueda

de

4.

entradas

bsqueda

del
de

entre

lgicas

de

164

FUNDAMENTOS

DISEO

DEL

LGICO

TABLA

DE

COMPUTADORAS

4-11

Tabla

programacin

de

PAE'K

del

Entradas

de

las

del

4.12

Ejemplo
AND

puertas

Producto

terminado
1

Salidas
W

ABC

BCD

3
4

BCD

6
7

10

varios

niveles,

implementar
cada

que
encontrando

12

LUT

puede

un

salida

y de

siguiente

la

Implemente

El
te

lo

de

tablas

tricta

menos

de

mk

modo

9.

Factorizando

G.

el

s
Aparent
emente
=

una

pura

kmodo

Ft.

optimizacin

la

LUT.

es

la

con

Esto

ilustra

de

3).
funcin

de

limitacin

lograrse

puede

mximo,

como

funciones

para

de

una

funcin

una

nica

F,

(ABC)DE

de

en

tablas

tres

(FGHi)D

de

ecuaciones,

9 +

de

H,
la

obedecer
k

I.
cada

funcin.

El

es

el

nmero

mnimo

la

relacin

ms

Resolviendo,
una

sopor

necesario

bsqueda

-sadas.

debe
^

F,

s.

de

salida

obtenemos

E.F.

D,

funcikn

satisfacer
de

bsqueda:

soporte,

k,

una

una

k debe

DE

l ama

se

para

de

ABC

mnimo,

Adems,

que

tablas

/)

nmero

descomposicin

una

BCD

ejemplos.

bsqueda

funcin

una

para

decir.

variables

se

siguiente

de

ACD

variables.
de

una

proceso

empleando

C,

entrada

1. s de+
buscaremos

4.

de

9/4 (es
bsqueda

que
s

tablas

de

de

sumo.

Este

los

en

BD

meta

posible

lo

cada

booleana

B,

variables

F,es

para

por

mo,

de

nmero

de.

ni

La

CD

salida

funcin

F,(A.

extraccin.
nmero

menor

ecuaciones,

con

nica

una

deseadas.
con

Implementacin
de

y la

funciones

Z=

funciones

salidas

mltiples

4-13

EJEMPLO

funcin

el

de

usando

posible

descomposicin

funciones

nmero

la

implementan

que
nica

implementar

menor

la

6'

11

1
0

funcin

principalmente
la

de

es

3.
con.

como

mxi

de

FUNCIONES

Basndonos

ecuacin.

esta

en

descomponerse

puede

F,

X2(F,

de

una

mentacin

ptima

EJEMPLO

4-14

Implemente

el

ecuaciones

tres

esias

de

LUTs

Implementacin

siguiente

de

para
de

nes

la

con

C.

de

del

F,

descomposicin

una

para

F,<>.

,X

F2(,

F,

extraccin

la

caso,

garantizarse
de

calculado

HDL

X2)

si

r.
unas

del

se

necesitan
modo

I)

tres

menos

nmero

el

que

ecuacio

compartir

poder

k para

lo

por

de

H,

G,

obtiene:

H. /)

ABC

FGHI

LUTs,

X2D

X2

X,(A,

mnimo.

nmero

el

extraccin

regla

Por

requiera

que

general
el

puede

no

mnimo

nmero

CIRCUITOS

PARA

debe
lo

puertas.
con

que
Por

VHDL,

ser

sintetizada.

una

estructura

Por

necesitado

involucrado.

puertas

se

enorme

es

muy

Esto

es

el

hincapi

tener

ms

la

que

se

(multiplica

simple
descripcin

genera

slo

tan

con

detal ada

de

abstractas

pre
critico

usando
en

ms

importante
particularmente
hardware

mucho

descripciones

es

ignora
y compleja

estructura

una

hacemos

despus

procedemos

si

ejemplo,

inicialmente

razn,

esta

hardware,

disear

hardware
de

hubiera

se

el

lenguaje

ese

especificar
todo

describir

para

en

HDL

fcil

pocas
hardware

emplea

se

escribe

se

muy
cuando

cin)

F,

E,

HDL

un

descripcin
es

D,

VHDL
que
cmo

la

bsqueda

de

bsqueda:

tanto

compartirse,
F2

tablas

LUTs.

COMBINACIONALES

sente

Por

X,DE

descomposicin

una

REPRESENTACIN

Dado

imple-

una

F,:

X2)

cuatro

de

se

G,

requiere

localizacin

la

ABCEF

Factorizando

(ABC)EF

anterior

ejemplo

X2(F.
este

dando

con

de

ABCDE

9.

salidas

tablas

pueden
4.

B,O

En

LUTs

las

es

de

1)

soporte

un

dos

Pero

necesarias

H.

D.

requiere

descomposicin

produce

LUT.

una

varias

de
con

E.F, G.

F2
Esto

X2)

Xt(A,

booleanas

B.C,

funcin.

LUTs

FGtf/

funcin

una

funciones

de

par

funciones

estas

mediante

para

cada

mnimo

/)

F2(A.B.
una

H.

ABC

implementarse

puede

F,M.

Cada

G.

C)

4:

<

con

B.

ecuaciones

tres

165

COMBINACIONALES

en

F,(D.

Cada

CIRCUITOS

niveles

supe

riores.
Los
dio

alternativo

descripciones

seleccionados

ejemplos
para
estructurales

en

representar
VHDL

este

captulo

son

detal adamente

circuitos

que

al

sustituyen

tiles

para

introducir

digitales.
esquemtico

VHDL

Inicialmente

para

el

me

un

como

las

mostramos

decodificador

con

166

de

habilitacin

4-14.

VHDL

de

circuitos

estos

4-15

EJEMPLO
4-10,

ra

VHDL

as
El

cin

la

como

la

la

con

comentarios,
tiene
Este

se.

dos

que

puntos

library

ieee,

se

ieee.std_logic_1164

la

de

esta

descripcin

descripcin

se

han

Como

vase

particular

descrip
y

agregado

lenguaje
que
el

pueden
uso

usar

de

punto

DI,

el

descripcin
lgico)

diagrama

estructural

VHDL

.al ;

funcjprims

lcdfjvhdl.

Std_logC)

out

std_logic;

D3:

D2,

descripcin,

para

in

Al:

es,

que

is

A0,

Figu
del

la

que

la

vlidas

la

de

generales
As

lnea.

de

En

identifican

estructuras

sintaxis.

la

comentario.
que

las

para

caractersticas

un

nmeros

des

comportamiento

decodificador

discusin

Figura

varias

precisa
de

habilitacin:

con

4-10

circuito

como

los

forma

de

comentarios

la

en

de

.al ,

DO,
end

de

la

lcdf_vhdl;

(EN,

port

interpreta

ayudar
proporcionan

decoder_2_to_4jw_enable

entity

se

I de

VHDL.

de

mostrar

para
circuitos.

lneas

aspectos

en

Figura

lnea
dos

describe

que
muchos

2-a-4

la

(vase

--

Para

derecha,

Decodificador

--

4-10.

ilustrar

comas

usar

presentaremos

VHDL

el

para

de

de

empieza

sintaxis

una

ejemplo

coma,

fina!
con

Figura

la

VHDL

VHDL
se

multiplexor
Despus

VHDL.

decodificador

un

estructural
y el

--

4-27

Figura

relacin

Este

descripcin

dos

entre

texto
en

su

143.

pgina

del

para

descripcin
ejemplo

el

usa

que

y descripciones
fundamentales

superior
conceptos

estructural
una

otro

fundamentales

ms

muestra

la

en

nivel

COMPUTADORAS

ejemplo

conceptos
funcional

VHDL

4-27

Figura

Este

los

ilustrarn

que

DE

4-10.
de

muchos

cripciones

La

Figura

la

ilustran

LGICO

DISEO

DEL

FUNDAMENTOS

--

--

--

decoder_2_to_4_w_enable;

--

--

architecture

structural^l
port(inl:

is

--10

std_logic;
fltd_logc);

out

12

13

--14

component;
AND2

component

port(inl,
outl;
end

11

--

in
outl:

--15

in2:

in

std_logic;

out

std

logic)

--16
;

--

A0_n,

NO,

Al_n,

NI,

std_logic;

N3:

N2,

--

map

(inl

=>

map

(inl

~>

port

map

(inl

>

A0_n,

AND2

port

map

(inl

=>

A0,

g4:

AND2

port

map

(inl

=>

A0_n,

g5:

AND2

port

map

(inl

>

A0,

in2

=>

Al,

outl

=>

N3);

g6:
g7:
g8:
g9:

AND2

port

map

(inl

=>

EN,

in2

=>

NO,

outl

*>

DO);

AND2

port

map

(inl

=>

EN,

in2

->

NI,

outl

=>

DI);

map

(inl

=>

EN,

in2

=>

N2,

outl

=>

D2)

map

(inl

*>

EN,

in2

=>

N3,

outl

=>

D3)

gO:

NOT1

port

gl:

N0T1

port

g2:

AND2

g3:

AND2
AND2

17

--

component;

signal
begin

end

decoder_2_to_4_w_enab

NT1

component

end

of

port

port

A0,

outl

=>

Al,

outl

=>

in2
in2

A0_n)
Al_n)

NO);

=>

outl

--

NI);

=>

Al,outl

=>

20
21

--

outl

Al_n,

=>

--

Al_n,

=>

in2

N2)

=>

structural_l;
FIGURA

Descripcin

4-27

estructural

en

VHDL

de

un

decodificador

22
23

--

24

25

--

26

--

27

28

29

30

--31

18
19

FUNCIONES

saltamos

Inicialmente,
La

global.
de

lnea

darle

tamos

declaracin

nombre

de

entidad.

al

VHDL.

en

tipo

negrita

tienen

como

las

entidades,

no

siguiente,

Lo

salidas

tal

entrada:

de

designan
mente-tipado,
el tipo

DO,

de

aplicarse

rios

usuales

valor

sin

chos

valores

I y

Para

usar
se

malmente.

los

algunos,

tipos

l amada

guardan

en

de

usuarios

niendo

define
de

(librera)

de

una

librera

cas.

biestables

este

texto

adicional,

dad.

de

web

As,

para

la

los

En

tectura.

circuito
Primero,

incluyera

se

otra

acaba

la

con

el

declaraciones

caso

dado

en

4
el

conte

paquete
de

func_prims

las

para
3 y 4 estn

lneas

el

bsi

lgicas
copiarse

puede

y
usase

que
deberan

funcin

de

la

lnea

clave

palabra

equivalente

Ahora,
la
de

este

entidad

bsicas

lnea

puertas

de

es

lnea

la

(all)

de
ASCII

declaraciones

por
bsico

la

paquete

VHDL
en

las

que

tipo

repetirse

con

std_logic
anterioridad

10

declaran

una

usamos

la

Figura

la

lnea

de

la

VHDL

arquitectura

estructural

una

del

circuito.

Una

los

que

es

los

tipos
construyendo

la

enti

structural.i

detal es

al

equivalentdescri
e pcin

repre

de

l amada

aparecen

enti

la

de

circuito.

un

(architecture)

arquitectura

continuacin

nombre

de

funcin

la

l ama

se

el

por
smbolo

un

para

especificar

queremos
entidad

una

seguida

end

VHDL

en

decoder_2_to_4_w_enable.

desde

componentes

Observe
estas

discutido

contenidos

entidad

descripciones
disponible

est

el

con

Nor

entidad.
entidad

de

particular

dad.

libro.

Si

ESTRUCTURAL

sentacin

_vhdl

func_prims.

hemos

aqu,

del

contiene

ledf

lodo

usar

queremos

que

siguiente.

dicha
de

DESCRIPCIN

librera

paquete

declaracin
Hasta

La

entidad

del

declaracin
La

ieee.

un

di

ser

Por

en

lodo

usar

queremos

que

paquete

en

pue
bina

lgicas

incluimos

los

operaciones.
precompilado.
es
compartido
que

incluimos

ieee

caso,

por

operaciones

std_logic,

l amada
indicar

para
Tambin

lcdf_vhdl,

la

con

elementos
la

librera

y latches.
la pgina

desde

vinculadas
los

la

valores
usar

paquetes

ieee.std_logic_H64.al

std_logc_1164

los
Para

este

valores

valores,

el

std_logic.
y las

se

fuerte-

que
los

desconocido,

libran
el

Para

hay

especifica

estos

VHDL

cdigo

En

valor

las

l amado

herramienta.

paquete
std_logic.

valores
en

directorio

un

la

los

consistente

incluye

que
simulacin.

la

definir

necesario

un

entradas

operaciones

incluye

representa

de

tpicas

package(paquete)

los

las

como

valores,

normal,

lgica

herramientas
es

se

U.

declaracin

nueve

un

y salidas.
del
tipo

entradas

as

sus

X
usar

las

salidas,

las

entre

adicionales

escogido

todas

minsculas).

ejemplo,
Igualmente,
lenguaje

entradas.
es

nombre

nombres

las
del

diseo

son

usarse

el

VHDL

out.

Esta

en

el

estas

que

modo

de

tipo

estndar,

un

denota

usa

la

sentencia

los

y decoder_2_4_w_enable.
definir
para

Para

estndar.

entradas

std_logic,

in

se

palabras
pueden

clave

con

maysculas

6 y 7

el
el

lgica

las

lneas

esquemtico.

mediante

las

valores

std.ulogic
la library

modo

lgica

en

por

todos,

por

El

Al.

declararse

La

las
un

de

decir,

(es

letras

en

funcin

La

diseo

un

maysculas

las

en

de

salidas

Este

ieee.std_logic_ll64.
los

para

como

Hemos

empleados
el tipo
emplea
packages

puertos

representa

dos

inicializar.

AO

debe

que

aparecer
seales.

las

un

salidas

no

y
seales.

existe

escritas

smbolo

en

como

que
a

veniencia.

una

modo

pueden

que

den

D3

std_logic

es

valores

EN.

D2

di.

sensible

Las

especial

Decoder_2_4_w_Enable

que

de

hara

se

significado
que

estar

mismo

declaracin

una

como

seales

tres

lo

es

un

necesi

la

es

claves.

entradas,

es

por

son

estructura

fundamental

esquemtico

Esta

palabras

is

unidad

del

salidas.

declara

no

distinguen

se

DEC0DER_2_4_W_ENABLE

el

entity

is

claves

entradas
e

que

la

en

la

es

smbolos

los

167

centramos

para
entidad

una

de

sus

En

COMBINACIONALES

descripcin

uno

definir

VHDL

palabras

cada

por

decoder_2_to_4_w_enable.

la
de

decoder_2_to_4_w_enable

entity

de

declaracin

diseo

tales

objetos

3 y
la

VHDL

mostramos

nombrar

para

En

un

nosotros

que

lneas
con

VHDL.

diseo

un

las

comienza

CIRCUITOS

de

arqui

la

esquemtico

para

4-10.
11

descripcin.

hasta

la

18.
Puesto

declaramos
que

estamos

de

puertas

que
esta

arquitectura

se

van

usar
a

par

168

FUNDAMENTOS

tir

de

declaramos

puertas,

AND2

func_prims

de

NOTi,

Lo

siguiente

equivalente

salidas

ya tienen
AND

puertas
seales

NO,

todas

mente.

Las

ahora,
de

tiempo.
las

de

fcil

igualar
Tras

la

clave

das.

En

lnea

Por

la

el

30

se

salidas.

La

En

etiquetan
Por

4-28.

puertos.

En

las

la

se

usa

un

ir

desde

3).

to

del

tipo

les

internas

de

Igualmente,
stdjogic
entre

que
I (o
entrada

las

de

Los

seguida

representa
AND

y 25,
las

y las

hasta

3.

las

especificamos
salidas

puertas

lo

dccodificadas.

OR.

22

hasta

conectadas

sus

ni

la

es

salida.

structural_l

4-14

Figura

entradas

ilustra

el

s_n.

del

especificar

representa

I, el

ndice
I

ir
D,

tipo

vectores

sil).

ndice

dos

mapeado

individuales

S (0)

que
seales

al

0 y

son

por

sidJogicjcalectternator iva

numeradas

vector

este

la

Para

entrada

>
e!

usa
map
la derecha

linca

nombre

1 de

como

de
de

entrada

la

la

el

aproximacin

Sel

componentes
24

entra
es

port

seales
su

pala

inversor

conecta

entradas

por

de

seales

desde

las

las

son

una

el

Desde

std_logic_vector.

tipo

dos

en

asignan

multiplexor

del

consiste

se

Al_n

de

asigna

se

que

la

con

de

A0_n.

multiplexor

especificar

vectores

lneas
d

puertas

y
end

un

del

numeradas

^vector,

A0

clave

para

lugar

1).

to

en

las

palabra

es

no

prueba.

que
que

para
ms

es

AND

indica

la

no

VHDL

de

particular

seal

en

sim

Por

correcto,

puertas

puertos)

salida
y

24,

en

Puesto

seales

cuatro

7,

como

hasta

la

VHDL:

especifican

ndice.

la

estructural

del
6

lnea

en

la

restantes

puertas

con

descripcin

lneas

stdjogic,

nueve

la

A0

es

estructural

adicionales
los

las

izquierda

inversor

ejemplo,

VHDL

4-16

conceptos
de

go

la

esencial
basado

empieza

forma

un

infinitesi
es

circuitales
bancos

arquitectura

de

de

evala

se

es

y ocho

Esta

conectan.

en

funcionales

los

inversor

primer
(mapeado

map

la

evalan

despus

circuitos.

diseo

su

en

de
grueso
dos
inversores

al

se

que

puerta

del

completa

port

las

retardos
el

los

descripciones

nuestras

en

go

un

la

As,

si

se

tpicos
tiempo,

simulaciones

estas

aparecer

etiqueta
a

de

puerto

se

Figura

la

seales

Para

internas,

aparece

las

entrada

arquitectura

EJEMPLO

consiste

Luego

con

ejemplo,
lnea

descrito

coloca

se

la

entradas

(0

21

inversor
*>

pueden

de

Igual

cantidad

este

dos

seales

ns

seal

digitales

los

hay
2

una

supuesto,

por

comportamiento
comprobar

para
retardos.

delta.

tiempo

y,

el

circuitos

simuladores

seales

realista

un

las

VHDL.

una

que

como

de

AND.

como

equivalente

es

los

de

forma

aunque
las
seales

circuito

NGTl.

del

smbolo

de

begin.
la

de

prestaciones

retardo,

delta

tiempo
de

los

retardos

El

componente
salida

modela

declaracin

El

evaluacin

simularemos

ningn

bra

tiempo

en

y
cuatro

declaran

seales

fsico,

time),

entradas

puertas
las

contra,

tiempo

ser

es

que

salidas

En

salida

y las
se

cuatro

La

la

Las

las

seales.

son

salida.

puertas,

salida
para

las

la

inversores

de

de
Por

puede

dos

seales

salidas

las

Para

como

circuito.

los

nodos
las

puertos

interno

la

las

las

para

de

Estos
son

de
outl

de
del

nombre

entidad.

su

nombre
y

paquete

El

puertas.

entradas

nodos

l amada
del

de

el

es

salidas

4-10.
y

outi

las

aqullos

los

Ai_n

delta

actual.

en

en

estos

explicitarn

funcionamiento

puertas,

tpicamente
problemas

detectar

el

retardo

algn

retardo

tiempo

interconexin

las

Figura

tiempo

l ama

del

la

instantneamente.

Este

se

las

como

evalan

tiempo.
que

Para

la

declaradas

se

de

como

son

seales

las

y salidas

despus

considerar

de

son

in2

todos

A0_n

N3

idnticos

especificar

2-entrada
dentro

de

una

ser

nombrar

es

cada

entrada

interiores

std.logic.
y

lo

de

nodos

izquierda

variables

puede

plicidad.

tipo

la

N2

ser

delta

mal

del

futuro

tiempo

ms

la
inl

de

VHDL

descripciones
para

de
nombra

circuito,
Los

entradas

instante

nombre
antes

del

Ni,

las

variables.

algn

el

de

el

para

nombres.

(signis)

inversores
y

un

arquitectura
deben

AND2

necesitamos,

que
netlist

puertas

la

AND

puerta

una

y
son

componente

es

componente

N0T1

de

un

inl

que

del

entidad

de

puertos

indica

port

declaracin

l amado

tipos

la

COMPUTADORAS

DE

inversor

un

contiene

que

declaracin

Estos

componentes.

como

la

LGICO

DISEO

DEL

en

hasta

vectores

como

las

para
consiste

desde
y

se

cuatro

sea

FUNCIONES

Multiplexor

descripcin

4-a-l:

{vase

--

la

Figura
ledf

ieee,

ibrary

el

para

entity

(S:

port

end

in

I:

in

Y:

out

lgico)

diagrama

_vhdl;

lcdf_vhdl.func^prims.al ;

ieee.std_logic_1164.au,
multiplexer_4_to_l_st

use

estructural

VHDL

4-14

169

COMBINACIONALES

CIRCUITOS

is

std_logic_vector
std_logic_vector(0
std_logic)

--

(0

1)

to

3);

to
;

multiplexer_4_to_l_st

--

10

NOT1

component
outl:

end

std_logic;
std_logic);

out

--14

--15
--16

AND2

in2:

portinl,
outl:

--17

std_logic;

in

--18

std_logic);

out

--19

component;

--20

OR4

component

portfinl,

in2,
outl:

end

--22

std_logic)?

out

--23

std_logic_vector(0
std_logic_vector

S_n:
D,

N:

(0

--24

--25

3);

to

--27

g0:
gl:

N0T1

port

map

(S(0),

S_n(0));

NQT1

port

map

(S(l),

S_n(l)

g2:

AND2

g3:

AKD2

port

g4:

AND2

port

map

(S(l),

S_n{0),

g5:

AND2

port

map

(S(l),

S(0),

D{3));

--32

g6:

AND2

port

map

{D{0}

1(0),

--33

g7;

AND2

port

map

(D{1),

1(1),

g8:
g9:
glO:

AND2

port

map

(D(2),

1(2),

AND2

port

map

(D(3),

1(3),

port

map

(N(0),

N(l)

N(0));
N(1))
N(2))?
N(3));
N(2),

port

OR4

(S_n(l),
(S_n(l),

map

map

S_n(0)

--29

D(0));

--30

D(l));
D(2)),-

S(0),

--28

--31

--34

--35

--36

N{3)

--37

Y);

--38

structural_2;

FIGURA

4-28

estructural

Descripcin

Empezando
empleando

(por

Tambin,

si
N

En

de

ejemplo,
desea

se

puertos
orden

de

ligadas

el
a

estos

dado

referencian

se

(3
N

asumimos
el

N(2),
VHDL

las

seales

usa

una

referirse

de

centrales

algo

notacin

el

define

0)

downto

alternativo

mtodo

un

dar

de

lugar
que

primer

bit

explcitamente

Entonces
en

el

estn

en

el

mapeado

nombres

de

las

el

mapeado

especificar

podemos
mismo

especificar
los

para

nombres

estos

componente.
listndolas

tipo
posible

es

un

N).
dife

la

de

(0).

emplea
En

primero.

aparezca

del

Tambin

N(i)

seales

las

std_logic_vector
como

multiplexor

un

parntesis.

refiere

se

que

lgicas.
para
nombres

se

entre

mayor

N:

puertas
componente,
que

2)

ndice

y el ltimo
la 27 a 37,

las

para
del

salidas

el

de

ndice

y el
to

VHDL

cmo

seal

signal

lneas

las

la
N(l

que

NO)

como

observe

27,

lnea

nombre

ejemplo,

Por

rente.

la

en

el

subvector

seales

1)

to

--26

end

y las
mismo

--21

std_logic;

in

in4:

in3r

component;

signal
signal
begin

seal

13

component;

component

end

12

in

portinl:

los

-*11

is

multiplexer_4_to_l_st

of

structural_2

architecture

orden

que

dichos

del

de
entradas

puerto

nombres.

el

en

las

implcitamente
Por

ejem-

170

FUNDAMENTOS

po,
segundo,

la

en

lnea
lo

por

Por

otra

ficador

4,

se

ejecutan

flujo

la

derecho

de

una

datos

de
lugar
equivalentes.
en
(es decir,
paralelo)
Por
ejemplo,
siempre

ecuacin

compuesto
4-17

La

Flujo

4-29

Figura
4-10.

muestra

Este

booleanas.

4-27,

Figura
lnea

9.

rador

not

con

12

se

la

4-10

and

use,

para

de

flujo

de

flujo

la

Figu

las

de

la

en

la

similar

se

compuesta

datos

seal

lnea

que

11,

por
a

empieza
aplican

A0_n,

definen
ms

el

Ai_n
di,

mucho

es

simple

D2

of

dataflow_l

signa1
begin

A0_n,

D3

se

la-

en

la

que

datos

VHDL

des

--

from

2_to_4_decoder_st;

--

decoder_2_to_4_w_enab

is

Ti

--

std_logic;

Al_n:

ope
en

architecture

lado

de

de

idnticas

de

flujo

datos

de

de

datos

el

en

lgico)

diagrama

entries

entity

forma

flujo

lado

4-27.
de

el

De

de

valor

un

asignaciones

respectivamente.

del

son

del
la

se

valores

descripciones

entidad

En

senten

4-17.

flujo

la

un

mediante
los

de

uso

de

descripcin

DO.

)describe

decodificador
de

mediante

descripcin

Figura

aqu.

La

en

circuito

decodi-

concurrentes

cambio

Ejemplo

descripcin

declaracin

y Al,
formar

descripcin
Figura

la

del

y la

definen

para

esta
en

usar

ao

and

cmo

dada

library,

Use

repetirn

y Al_n
entrada

2-a-4:

(vase

alguno

de

decodificador

un

una

asignacin

El
el

en

el

para

(
cabo

de
un

izquierdo.
ilustra

para

mostrar

se

lado

VHDL

para

no

Vase

Decodificador

--

--

librera

de

estructural

cripcin

La

operador

un

14.

usar

que

seal

VHDL

que
ocurra

que
se

descripcin

se

A0_n

la

combinan
lneas

lo

por
seales

Las

datos

una

ejemplo

ecuaciones

booleanas

de

siempre

el

evala

se

ecuaciones

por

l eva

sentencias

aparece

4-14.

datos

se

Las

empleada

Figura

la
de

estructura

su

sus

vara.
booleana.

de

flujo

de

descripcin

en

sentencia

EJEMPLO

Una

la

el

es

s_n{0)

outl.

estructura

en

ini.

conecta

se

representado

funcin

concurrentemente

de

similar

conecta

se

D(0)

es

datos

su

tanto,

por

Finalmente,

in2.

esquemtico

de

de

VHDL

el

que

COMPUTADORAS

primero,
a

concurrentes

derecho

DE

aparece
conecta

excepto

asignacin

descripcin

trminos

en

de

ra

que

de

circuito

de

S_n(l)
esta

DESCRIPCION
cias

29,
parte,

LGICO

DISEO

DEL

--

--

--

A0_n
Al_n

AO;

not

<=

Al;

not

<=

DO

<=

AO

DI

<=

AO

and

D2

<=

AO

D3

<=

AO

and

end

10

and

and

Al_n
Al_n

and

Al

and

EN;

and

EN;

and

Al

EN;

11

12

--

13

EN;

14

dataflow_l;

15

FIGURA

4-29

de

Descripcin
En

los

de

EJEMPLO

4-18

En

la

cia

when-else

Figura

dos

prximos

alternativas

descripcin
VHDL

4-30,

se

para

de

flujo

de

de

un

multiplexor

en

la

de

VHDL

datos

describimos

ejemplos,

emplea,
describir

flujo

vez

arquitectura

de

el

decodificador

multiplexor

datos:

de

un

para

ilustrar

forma

dos

whe

y
4

sentencias

1 usando

a
en

del

multiplexor.

forma

when-else
de

booleanas.

ecuaciones

Esta

sentencia

representa

la

senter.

la

tabL

FUNCIONES

Multiplexor
empleando

--

descripcin

4-a-l:

when-else

de

VHDL

la

(ver

Tabla

CIRCUITOS

de

flujo

4-7

condicional

datos

la

para

tabla

funcionamiento)

de

ieee;

library

logic

entity

(S

is

in

out

{1

std_logic_vector
std_logicjvector
stdJLogic)

in

--

0)

downto

(3

0)

downto

--

--

multiplexer_4_to_l_we;

end

1164.al ;

multiplexer_4_to_l_we
port

ieee.std

se

171

NACIONALES

COMUI

10

--

function_table

architecture

is

multiplexer_4_to_l_we

of

begin
Y

<=

1(0)

when

"00"

else

1(1)

when

*01"

else

1(2)

when

"10"

else

1(3)

when

"11"

else

X';
functiontable;

end

FIGURA

verdad

VHDL

la

de

entonces
i

asigna

se

As

tes.

que

Y,

valores

sin

when

guen
mina

ser

cul
id)

s="0l,

(otros)

se

Observe
para
los

condicin

nica

puesto

luando

la

14

15

--

16

17

18

que

una

se

el

sintetiza

de

las

en

when-else
de

tiene

en

todas
cuenta

implemente
depende
las

decisiones

este

orden

los

simula

slo

othere.

una

de
anteriores.

de

prioridad,

la

de

si

deter

que

asigna

se

when

Cuando

Y.

donde

others

ahora.
distintas.

puede

ejemplo,

Por

la

en

Tambin

la

en

detrs

seal

la

es

1(0)

slo

I,

asignaciones

distintas

seales

con
no

de

condicionarse

ambas).

no

ltima

la

coloca

se

hasta

puede

pero

coloca

multiplexor

ejemplo,

with-select

el

s,

las

el

varias

when

contra,

se

decisiones

tambin

sobre

primer

Por

s.

ejemplo,

sntesis,

de

cada

el

han

se

la

durante

genera

el

causan

asigna
especificadas

no

diferen
slo

cualquiera

para

decisin

s^'OO",

decisiones

tomar

4-10,

entrada

(por

sino

que

stdjogic

entonces

para
la

En
se

entonces

o,

l.

que

X1

oo,

es

ahora
se

x,
se

es

9 valores

hasta

valor

binario

with-select

para

Cuando

Y.

para

lomar

slo

tomar

comas.

de

restantes,

ilustra,

se

de

puede

el

1 usando

emplear
la expresin

valor

pero

salida
0

mediante

otros

permite
Figura
la

booleana

actualmente,
estructura

de
sobre

tpicas

herramientas

pleja,

13

--

valor

valor

valores
a

la

como

sucesivamente.

demultiplexor

siguientes

de

77

de

77

valdr

siempre

se

valores

y as
combinaciones

de

when-else,
valor

bit

asigna

valor

seleccionado

asigna

when

Este

el

valores,

los

para

multiplexor

un

unos

determinado

el

posibles

Esto

real,

cuyo

separan
el
valor

definir
s.

del

when-else

que

el

en

Los

las

representa

den

de

select.
se

de

(desconocida).

circuito

expresin

de

fin

variacin

una

La

antes

el

VHDL

es

4-31.

Figura

se

que

4-19

Wltifh-selec

el

por
en

puede

para

Con

embargo,

EJEMPLO

with

12

--

when-else

1 usando

un

cuando

cada

81

tomar

loma

Cuando

Y.

stdjogic,

En
s

else

multiplexor

un

salida

el

sucesivamente.

ellos.

la

invoca

se

de

Cuando

4-7.

concreta

casos

seguida
restantes

Tabla

la

(i)

VHDL

condicional

en

oros

y as
bits

de

par
4 de

else

cin,

la

Y.

el

sentencia

dada
En

datos

de

entrada

(i)

especificado
77

funcin

asigna

se

flujo

de

asigna

se

[0)

4-30

Descripcin

de

11

entrada

en

de

depender
es

normal

estructura

lgica

condicin

que
Como

reemplazando

que
ms
se

las

en

com

est

eva

consecuencia,
la

y
una

puerta

172

FUNDAMENTOS

DEL

Multiplexor

--

DE

COMPUTADORAS

descripcin

4-a-l:

with

empleando

LGICO

DISEO

de

VHDL

Select

la

(ver

Tabla

flujo

4-7

para

de

datos

condicional

la

tabla

de

funcionamiento)

ieee;

library

ieee.std_logic_1164.al ;
multiploxer_4_tq_l_ws

se

entity

(S

port

end

in

out

--

3
4

--

is

in

--

--5

std_logic_vector(1
std_logic_vector(3
stdjlogic);

Tiiultiplexer

downto

0)

downto

0);

*-6

--

--8
9

4_to_l_ws;
10

arehi

tac

unction_table_ws

ture

of

is

multiplexer_4_to_l_ws

--11

begin
S
Y

select

<=

1(0)

when

*00",

1(1}

when

"01",

1(2)

when

"10",

1(3)

when

"11",

when

,K'

combinacionales.
aritmticos

sente

si
es

la

de

unas

del

mullplexor

un

with-select.

los

1.

[ usando

Por

With-select

Continuaremos

with-setect

contra

de

ninguna

hay

no

implementa

se

y circuitos

VHDL

con

decodi

un

necesitan

se

que

VHDL

ms

con

Captulo

el

de

fundamentos

HDL

las

presentando

secuenciales

el

Captulo

es

muy

Esto

es

en

describir

para
formas

de

describir

6.

circuitos

de

ERILOG
HDL

un

emplea

se

escribe

se

debe

todo

pocas

puertas.

hardware

hubiera

involucrado.
si

puertas

ignora
y compleja

se

enorme
es

hacemos

despus

tener

hardware

ia

en

ms

generar
(multiplica
se

que

ms

pre

crtico

usando

hincapi

descripciones

el

importante
particularmente

mucho

estructura

una

inicialmente

procedemos

hardware,

ejemplo,

necesitado

razn,

esta

Verilog.

con

Por
de

estructura

se

que
Por

disear

hardware

sintetizada.

ser
una

lo

el

lenguaje

ese

especificar

cuando

describir

para

en

HDL

fcil

muy

de

multiplexores

cuatro

de

muchos
en

descripcin

cin)

condicional

datos

de

Representacin
COMBINACIONALESV
que
cmo

19

AND-OR.

cubierto

circuitos

de

decisiones

4x2

puerta

flujo

cadena
las

entre

circuitos

Dado

18

--

de

una

por

y la
hemos

16
17

--

VHDL

directa

Ya

15

4-31

AND-OR

ficador

14

--

FIGURA

pendencia

13

others,-

Descripcin

4x2

function_table_ws;

end

4-8

12

--

with

simple
descripcin

slo

tan

con

detal ada

abstractas

de

niveles

su

periores.
Los
dio

ra

habilitacin

de
ilustran

4-14,

descripciones
para

muchos

de
de

Verilog
estos

circuitos

que

que

4-10.

Figura
nivel

ilustrarn

los

Este

sustituyen
ejemplo

al

esquemtico

otro

que

conceptos

para
usa

del

como

Verilog.

el

de

me

las

decodificador
4

Despus
Verilog
Verilog.

un

mostramos

multiplexor

el

descripciones

fundamentales

Verilog
Inicialmente

digitales.

fundamentales

superior
ms

introducir

para

circuitos

conceptos
funcional

tiles

son

detal adamente

Verilog
la

captulo

este

en

representar

pura
estructurales

descripciones
con

seleccionados

ejemplos

alternativo

2ai
a

1 de

presentaremos
de

comportamiento

ia

Figu

FUNCIONES

4-20

EJEMPLO
4-32

Figura

La

4-10,

la

en

Verilog
texto

existe

como

la

entre

dos

Para

que
muchos

la

Las

La

tal

de

el

mdulo.

log.
en

mdulos,

los

como

declara
/
/

diseo

un

Decodificador

2-a-4

(vase

Figura

(o

el

para

decoder_2_to_4_st_v

module

input

EN,

wire

D2,

AOjl,

La

cables.

el

en

que

NI,

y output
usarse

sentencia
el

con

DO,

Al,

D3)

D2,

nombre

Verilog

N3;

AO),
Al);

Al_n),

A0_n.

Al_n),

A0,

Al),

A0_n,

la

esquem
de

funcin
En

Veri

mostramos

tales

objetos

decoder_2_to_4_st_v.

and

g3(N0,
g4(NI,
g5(N2,
g6(N3,
g7(D0,
g8(DI,
g9(D2,
glO(D3,

es

define

decoder_2_to_4_st_v

estructural

DI,

nosotros

nombrar

para

module

not

go(A0_n,
gl(Al_n,

20,
un

siguen.

que
que

lgico)

diagrama

N2,

A0,A1>,

/
/
/
/
/
/
/
/
/
/
/
/
/
/
/

1
2
3
4

5
6
7
8
9

10
11

12
13
14

15

NO,

EN),

16

NI,

EN),

17

N2,

EN),

I
/
/
/

N3,

EN);

endmodule

FIGURA

Descripcin

4-32
estructural

los

fundamen
lnea
de

Esta

clave,

palabras

la

smbolo

salidas.

pueden

diseo)

del

igual
input

no

de

endmodule

D3;
NO,

Al_n,

la

en

lista

una

unidad

la

es

que

el

descripcin
A0,

comas

de

Al;
DI,

DO,

output

separar

ilustrar

ejemplo

elementos

dere

sintaxis

una

puntos

la

tiene
Este

comas

entradas

sus

Las

claves.

parte

(EN,

A0,

y definir
de
las
sentencias

habilitacin:

con

4-10

Al

especial
o

comentarios,

Verilog

usarse.

de

(mdulo)

descripcin,

palabras

salidas

pueden
uso

module

un

endmodule.

3 y

significado

entradas,
existe

que

lnea

lneas

Verilog

es,

que

para

hasta

diseo

descrip

varias

Verilog.

sentencias
de

al
la

que
el

normalmente

esta

la

que

de

agregado

han

se

lenguaje

vase

de

son

un

Verilog

particular

despus

y output

tienen

negrita,

tipo

de

de

input

module,

declaracin

nombre

un

mdulo

de

declaracin

hay

no

que
darle

necesitamos

tico

la
resto

con

as

comentarios

estructural

vlidas

las

del

*/

Como

lnea.

emplean

terminar

Verilog.

Note

estructuras

En

Figura

generales

comentario,

un

Para

lgico)

de

la

*:

descripcin

las

El

como

comentarios.

descripcin

esta

se

para

3 comienza
diseo

un

emplea

nmeros

(,)

comas

(;)

comas

que

sintaxis.

la

interpreta
de

diagrama

precisa

de

dos

4 de

circuitos.

se

lneas

con

el

de

forma

de
lnea

de

habilitacin:

con

para

los

de

y
lnea

proporcionan

descripcin.

final

caractersticas

varias

mostrar

para

decodificador

circuito

el

para

usar

se

decodificador

un

estructural

discusin

aspectos

puntos

Verilog

empieza

4-10

en

que
describe

descripcin
ejemplo

alternativa

Figura

ayudar

cha.

la

4-27

(ver

para

y el

decodificador

Este

estructural

descripcin

notacin

una

/*

una

152.

Figura

la

en

muestra

pgina

as
El

cin

Verilog

173

COMBINACIONALES

CIRCUITOS

en

Verilog

de

un

decodificador

18

19
20

174

FUNDAMENTOS

DISEO

DEL

Verilog

sensible

es

por

las

escritas

estar

Tal

como

decodificador

para

definir

hay

tres

uso

de

la

de

salidas,

salidas

por

el

Las

valores

desconocidos

tambin

tiene

120

circuitos

de

primitivas
puertas

pueden

de

dos

cualquier

,v,

con

como

puerta
tra

puede

nuestro

ejemplo,

las

en

hay

izquierda
empleo
inversor

la
todos

la
la

Siguiendo
res

y ocho

por

una

el

nombre
con

la

de

puerta

instancias
la

9a
sus

entradas

completa

colocada

se

salidas

definen

nombrada

como

la

palabra

ocho

seales

tipo
parntesis,
primer

de

ejemplo,

g5.
clave

Tiene

el
para

como

Verilog

el

en

propor

modelado

decodificador.

En

este

la

ocho:

en

Es

buffer

menores

retardos,

complemento

de

puertas,

de
tipos
imple-

que
de

seales
la

es

xor

y and

not

not.

otros

amplificador

un

puertas

buf.

los
un

ca

Figu

14

todos
es

de

en

proporciona
y

uno

representar

para
3 estados.

mostrado

de

tomar

dados,

usan

buf

salida.

tipos

la

OR-exclus-

como

se

mues

endmoduie.

la

gO

salida

A0_n

con

de
indican

se

14.
N2

entradas

como

como

salida

forma

similar.
estn

el
entradas

caso

en

AO

la

de

las
Ai.

AND
El

por

cor

entrada.
la

puerta

una

ee

lnea

como

Desde

conectadas
A0_n

seguido

separadas

puerta
y

tipo

consiste

empieza

cmo
define

se

la

el
inverso

puerta

instancia

de

declaracin

describe
y

lnea

las

primera

se

restantes

como

salida

dei

es

dos

de

tipo

un

Cada

el

wire.

es

contiene

en

la

salidas

wire

output

comas.

por

las

Verilog.

descrito

consiste

La

gi
en

circuito

separada

inversor

inversor

En

ms

mediante

para

input

puertos
el

cables

emplean

cir

nombres.

AND

puertas
como

se

del

tienen

ya

cuatro

AND.

declaracin

lugar.

las

Al_n

puertas
los

para
internas,

la

el

las

el

que

declaran

se

mismo
y salidas

y de
nodos

puerta

lo

es

que
entradas

A_n

Una

puertas

Por

valores

esquemtico
Verilog

el

Las

de

las

el
las

de

del

entradas,

puertas,

nombres

salidas

est

declaracin,

y entradas.
con

en

Seguido

not.

la

19

y,

salida

completar

hasta

puerta

entre

salidas
se

fan-out

estos

predefinido

ese

por

salidas

pueden
la

interesados

inversores

7,

2-entradas.
de

dos

lnea
las

tipo
de

de

ejemplo

denota

distinguen

se

aade

entrada

la

circuito.

los

Los

declaracin
AND

de

la

para
El

funcin

nica

mayor

las

de!

de

En
N3

se

cuatro

estamos

como

dos

nodos

wire.

la

NOR-exclusiva.

de

los

nodo.

puertas
de

tipo

la

lista

comas,

Para

N2
un

del

4-32.

salidas

clave

Ni,

para

un

puerta

cuenta.

de

y
del

Figura

4-10.

Figura
palabra

entrada

interconexin

las

son

NO,

predefinido

la

nombrar

en

la

en

una

entero

simplemente

de

especificar

que
interiores
de

11

tiene

conseguir

para
es

xnor

la

fuerza

puertas.

slo

ahora
not

de

al

con

nmero

usaremos

8 y

de

nodos

usarse

lneas

Ames

cuito.

Los

que
OR-exclusiva
En

va.

funcin

hecho

stas,

buf

xnor.

los

equivalente

es

que

De

tener

la

elctricas

claves.

y salidas
entradas

diseo

Verilog

las

con

valores
tendrn

se

est

xor

D3

Se

en

especificaremos

descripcin

or.

el

entradas

en

1.

combinan
Los

aqu

esquemtico

palabras

como

menta

el

D2

binarias
0

son

impedancia

se

no

Ahora,

que

de

de

di.

seales

alta

seales.

embargo,

nand.

or.

la
las

entradas

una

do.

obvios

cuando

para

estructural

de

valores

que.

estados

Observe

and.

fuerza

una

4-10.

de

output.

representar

para

las

son

emplea

como

tipos

dos

ESTRUCTURAL

usamos

ra

Los

sin

DESCRIPCIN

clave
otros

como

En

stas

que
se

nombran

se

palabra

de

similar

manera

caso

as

electrnicos,

so.

la

posibles

distinto

una

entradas.

son

hecho

las

nombramos

Despus,

El

y ai.

ao,

este

de

valores

distinguen

se
es

usar

se

mdulo

del

De

en

y salidas
distintos.

valores

cuatro

claves

palabras

y
DECODER_2_4_st_v

esquemtico,

un

mdulo.

declaracin

input.

que

entradas

la
en.

empleo

nombres

minsculas).

de

del

en

clave

las

los

decir,
o

smbolo

un

entrada

palabra

COMPUTADORAS

(es

declaracin

nombres

seales

definir

el

con

la

en

qu

cionan

hara

se

DE

decoder_2_4_st_V.

del

maysculas
maysculas

letras

en

Decoder_2_4_st_v

de

LGICO

mdulo

lnea

11

seales
de
s

FUNCIONES

4-21

EJEMPLO
ta

En

4-33

Figura
sirve

que
sel

ilustrar

de

de

vector

un

los

nombres

res

de

la

dos.

de

bit

de

nentes

el

con

bin

bit

es

de

izquierda
significativo
vector

entero

refiere

al

bits

centrales

ciar

las

bil

ms

de

Verilog

similar

sentado

es

el

la

Multiplexor
la

s.

bits

de

especificar

para
11

la

Por

25.

4,

excepto

de
:2]

se

parte,
el

que

esta

la

menos

referidos
s,

y salidas

otra

tam

el
[l]

y
refiere

se

los

al

instan-

descripcin

esquemtico

repre

descripcin
4-14

el

para

/
/
/

estructural

Verilog
diagrama

lgico)
Y);

I,

2
3

input
input

[1:0]

S;

[3:0]

I;

output

Y;

[1:0]
[0:3]

wire
wire

/
/
/
/
/
/
/
/
/
I

not_S
D,

N;

not

SO],

[not

gnO

S[0]>,
S [1]);

gnl(not_S[l],
and

not_S[l],
not_S[l],

g0(D[0J,
gl(D[l],
g2

[2],

(D

g3<D[3],
go

(N[0]

gl(N[1],
[2],

(N

g2

go

S[l],
S[l],

not_S

D[0],

D[1],

I[l]),

[2],

(Y,

[0]

,N[l],

9
10
11

12
13
14

15

not_S[0]),

16

S[0]),

/
/

17

[0]),

18

[0]),

/
/

21

[2]).

/
I

[3]

23

/
/
/

24

27

N[2],

N[3]);

endmodule

6
7

S[0])

D[3],

g3(N[3],
or

[l

entradas

bits,

de

bit

y el
ser

bits

AND

puertas
o

dos

los

cuatro

decodificador

del

la

refiere

se

los

usa

lneas

las

en

multiplexer_4_to_l_st_v(S,

module

refiere
se

aprecia

[0:3]

pueden

entonces

compo
de

wire

las

de

4-14.

Figura

Figura

ejemplo,

se

significativo

anchura

entrada

numera

y
vecto

Los

0.

lnea
se

los

una

una

entre

vector

de

con

los

por

del

rangos

como

internos

declarado,

ha

anchura

vector

La

0.

cables
ms

se

referencias
a

4-a-l:

(vase

de
de

estructura

en

de

Por

se

como

vector

un

numerado

bit

dado

numerado

declara

4-14,
Figura
especificar
Los

viene
los

un

de

lugar

en

la

es

la

l amados
rango

significativo
i

cuatro

el

caso,

que

menor

los

vez

subcomponentes.
significativo
N.
Este
tipo

tal

puertas,
es

/
/

sus

de

5.

ilustran

se

I de

bits
Este

y 9

5.8

[3:0]

y bit

este

en

varios
definimos

menos

input

representa

pero
Una

3.

numera

se

lnea

bit

4 y

enteros.

indica

s
i

que

derecha,

4.

lneas
de

valores

dos

lneas

las

las

de

multiplexor

cables
rango

[1:0]

La

[0].

bits

En

numerado

peso

la

un

input
numerado

peso
s

mayor

y de

lnea

mayor

[i]

son

vector

un

La

vector.

estos

bits.

sus

del
En

como

Especificando
de

uno

de

de
definen

mediante

mnimo.

4-33.

Figura
el

con

estructural

se

nombrados

y
cada

de

bit.

nico

175

COMBINACIONALES

multiplexor

un

descripcin
Verilog

concepto

un

son

mximo

valores

la

el

cables

de

estructural

muestra

se

para
como

bits

Verilog

CIRCUITOS

FIGURA

Descripcin

4-33

estructural

en

Verilog

de

un

multiplexor

19
20

22

25

26

176

FUNDAMENTOS

Descripcin
de

de

descripcin

flujo
flujo

dalos

FLUJO

de

datos,

de

derecho

lado

de

las

4-22

EJEMPLO
la

-ai

se

mente.

da

combinan

con

definen

datos

la

en

de

flujo
lugar
siempre

la

primera
lgico
cualquiera

esquema
cambie

un

que

forma

una

de

descripcin
descripcin
equivalente.

Una

Para

datos.

de

es

funcin.

la

por

operador

D2

asignacin

datos

de

Las

valores

los

de

En

la

En

decodificador

&

de

la

Esta
clave

los

4-34.

Figura

4,

palabra
usamos

la

asigna

se

2
la

en

ecuaciones,

estas

lnea

combinacin

lneas

el
para
consistente

booleana.

Esta

las

en

de

de

4-12.

Tabla

&.

D3

flujo

ecuacin

una

por

dados
un

di,

de

decodificador

un

sentencia

una

caso,

bits

de

descripcin

una

este

de

en

paralelo

Verilog

datos

usa

en

boolcanos
se

de

se

seguida,

assign
radores

de

el

en

de

flujo
sino

estructura,

ecuaciones.

particular

en

la

Booleanas

ejecutan

Flujo
4-34.

Figura

descripcin

de

descripcin
en

sentencias

de

partir

se

COMPUTADORAS

Una

basa

se

ecuaciones

Booleanas

DE

DATOS

usarn

se

no

que

realiza

se

ecuaciones
del

LGICO

Verilog

de

En

DISEO

DEL

salida

ope
-A0

en.

Anloga

DO.

10.

4-12

TABLA

Verilog

Operadores

bits

para

Operador

Operacin

NOT
AND

fie

OR

XOR

XNOR

/
/

Decodificador

2-a-4:

(vase

Figura

4-10

decoder

module

input

habilitacin:

con

el

para

EN,

A0,

output

DO,

I
I
I
I
I
/
/
I
I
I
I
I

Verilog

datos

lgico)

diagrama

2_to_4_df_v(EN,

de

flujo
A0,

Al,

DO,

DI,

D3)

D2,

Al;

DI,

D2,

D3;

assign

DO

EN

&

-Al

&

-A0;

assign

DI

EN

fie

-Al

fie

A0;

assign
assign

D2

EN

&

Al

&

-A0;

D3

EN

&

Al

fit

A0;

endmodule

FIGURA

los

ternativas

Figura

la

componentes

en

forma

Flujo

4-35.
de
de

flujo

de
nica

una

datos

vectores

de

Verilog

datos:

las

de

el

booleana
con

sel.

de

&

para

un

decodificador

multiplexor
ecuaciones

6
7
8
9

10
11
12

1 para

ilustrar

las

booleanas,

formas

tres

al

combinaciones

bina

condiciones.

como

Verilog

ecuacin

suma-dc-productos
los

datos

binarias

y decisiones

4-23

EJEMPLO
est

de

de

describimos

ejemplos

tres

condiciones,

como

flujo

de

de

rias

En

prximos
descripcin

4-34

Descripcin
En

1
2

multiplexor

un

para
AND

describe

y | para

el
OR.

Esta

multiplexor.
Como

variables

ecuacin
se

emplean

FUNCIONES

/
/

Multiplexor
Figura

module

4-14

11ip

mu

de

flujo

4-a-l:

(vase

Verilog

datos

el

para

diagrama

lgico)

exer_4_to_l_df_v{Sf

input
input

[1:0]

S;

[3:0]

I;

output

Y;

assign

(-

[1]

Y);

I,

&

(S[l]

S[0]

&

[0])

&

S[0]

177

COMliINACIONALES

CIRCUITOS

S[l]

(~

I[2])

(S[l]

[0]

&

[3]

una

ecuacin

[1]

fc

S[0]

&

endmodule

FIGURA

4-35
de

Descripcin

EJEMPLO
La
la

gico
en

este

El

operador
b

sin

que
tiene

sin

es

boo

'

la

constante

el

valor

da

se

todas

las

decisiones

se

el

que

las

valor

por

module

[0]

verdadera,

defecto

la

[1:0]

S;

[3:0]

I;

output

Y;

assign

combinaciones

==.

asigna

de

oo;

la

expresin
este

por

falso.

es

entonces

caso,

falsas.

defecto

bx

expre

Si

la

expre

se

evala

la

condicin

Si

de

ninguna

asigna

se

:.

dgi

la

una

que

para
como

de

dos

As,

constante.

falsa,

evaluarse

valor

el

la

contrario,
es

En

deben

de

lo

contiene

constante

condicin

la

consideramos
la

que
valor

de

valor

el

independiente,
despus

hay

que

4-7

Tabla
Si

variable

la

valor

que

la

en

binarias.
el

el

preceden

dada

asigna

Suponga
especifica

Si

Y.

funcin

la

se

se

booleana

combinaciones

de

entonces

Re

Y.

desconocido.

Verilog

datos

tabla

funcionamiento)

de

Y);

I,

input
input

de

las

sucesivamente.

as

nrultiplexer_4_to_l_cf_v(S,

significa

de

la

para

es

asigna
que

como

flujo
4-7

y
se

?,

4-a-l:

Tabla

tabla

proporciona
igual

00

vector

condiciones

evala

Multiplexor
(vase

el

conteniendo

expresin

la

por
El

binario,

antes

constante.

si

1 usando

entonces

denota

se

en

valor

falso,

es

una

entonces

evaluada,

cuerde

lgico
lgica

verdadero

sea

el

entonces

valor

I usando

sobre

condicional

representa

verdadera,

siguiente

/
/

el

equivalente

es

operador

igualdad

de

'boo.

tos.

Si

Y.

multiplexor

un

multiplexor

un

cierto,

es

de

Verilog

4-36

un

parntesis

datos

de

Figura

usando

caso,

s==2

la

de
148

entre

de

Verilog

4-24

descripcin
pgina

flujo

(S

==

2'b00)

I[0]

(S

==

2'bOl)

I[l]

(S

2'blO)

I[2]

(S

==

2'bl )

1(3]

l'bx

endmodule

FIGURA

4-36

Descripcin

4-25

EJEMPLO
La

empleo

ltima

forma
de

operadores

de

Verilog

Verilog
de

flujo

de

descripcin
condicionales

de

condicional

dalos

un

multiplexor

de

flujo

4
de

para

datos

formar

multiplexor

de

un

I usando

un

rbol

1 usando

en

de

la
decisin

combinaciones

decisiones

muestra

se

binarias

Figura

Est

4-37.
que

se

basada

corresponda

el

en
con

178

FUNDAMENTOS

expresin

una

booleana

determinar

si

si
Y

cin

asigna

se

basada

del

asigna

se

de

este

Si

[2],

Para

flujo
4-7

[1:0]

S;

[3:0]

I;

output

Y;

assign

de

la

para

S[l)

entonces

o,

es

entonces

i,

es

como

un

obtiene

una

[o]

[0]

regular

evala

se

evala

se

multiplexor,
expresin

para

determinar

para

aproxima

esta

simple

muy

la

para

Verilog

datos

tabla

funcionamiento)

de

Y);

I,

input
input

[l]

(binarias)

caminos

multiplexer_4_to_l_tf_v(S,

module

[l]

estructura

una

dos

si

caso,

datos.

4-a-l:

Tabla

(vase

[3]

[0],
de

COMPUTADORAS

DE

En

flujo

Multiplexor

factorizada.

I ti]
decisiones

en

descripcin
/
I

LGICO

DISEO

DEL

(S[0]

(S[0J

[3]

I[l]

[2])

I[0])

endmodule

4-37

FIGURA

describir

de

captulo
bloques

este

circuitos

ms

5 y

Captulo

decisiones

1 usando

con

el

en

conjunto

un

y
una

nales.

Se

entradas

los

binarias

las

presentando

Verilog
circuitos

sentencales

el

en

lgica
aproximacin
de

partir

un

ROM

lgica

nacionates

de
su

para
Las

ltimas
VHDL

en

estructural,

del

Verilog.

Cada

y de

el

captulo.

para

implementar

de

partir

del

mediante

comportamiento

tablas
de

los
para

inversor

HDLs

la

varios

se

ilustr

bloques

entra

la

lnea
toman

que

el

mapeado

descripcin

mul

propor

combinacio-

funcin

tablas

permite
de bsqueda.

asociado

circuitos

cualquier

introdujeron

captulo
uno

de

de

decodificadores

realizar

para
un

diseo

decodificadores,

los

especializadas.

programacin
Captulo

de

de

el

cdigo

un

cdigo
multiplexores

usando

contengan

que

para

tablas

secciones
y

funcional,
en

procedimientos
multiplexor
pueden
programarse

un

OR,

trminos,

tratado
a

salida.

puertas

con

mini

la

ha

respuesta

nacionales

combi

en

Se

en

frecuen

introdujeron

Se

grandes.

variable.
generan
el diseo

entregan

combinacin
basada

ms

salida

ilustrado

lgicos

sencil a,

niveles

de

ha

los

En

mltiples
implementacin

dos

Se

circuitos

mediante

programarse

extraccin

de

sola

una

decodificadores,

los

seleccionada

diseo

circuitos

lneas

entrada.

de

programable.

estudiado

memorias

de

lneas

de
varias

sus

denominados

combinacionales,
disear

para

usan

funciones
de

inversa

entrada
el

han
a

pueden

la

tiplexores.
cionan

la

circuitos

de

tipos
se

que
cabo

una

de

abordado

ha

activan
a

aplicados
Se

varios

l evan

que
que

de

tratado
y

codificadores,

Los

dalos

terioridad

Continuaremos

Verilog.

aritmticos

funcionales

bsicos

activa

cionalcs

han

se

decodificadores

Las

multiplexor

un

para

captulo

del

temente

da.

condicional

circuitos

los

Resumen
En

datos

de

6.

Captulo

4-9

flujo

introduccin

la

completa

Esto
formas

de

Verilog

Descripcin

booleana

de

multiplexor

un

de

l)

verdad.

PLAs

La

descomposicin

de

ecuaciones

de

circuitos

mediante

descripciones

funcionales

presentados

1.

PALs

y
combi-

eombinaa

con

nivei
an

FUNCIONES

CIRCUITOS

COMBIN

179

AGONALES

Referencias
1.

Mano.

2.

Wakerly,

M.

M.:
J.

Prentice

F.:

High-Speed

4.

IEEE

3rd

Design,

Digital

Design:

CMOS

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Data

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Standard

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Chip

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and

Rapid

the

Verilog

indica

que

Protoryping

HDL,

Upper

1999.

Hall.

Problemas
El

smbolo

puede

encontrar

4-1.

*{a)

) indica

Dibuje

ms

problemas
el

en

sitio

web

del

diagrama
F\.F)
(1,
un

avanzados

libro:

(a)

Dibuje
F0)
de

(b)

4-3.

(a)

(b)

0,

(I,

la

Figura

Dibuje
G0)
cin

diagrama

un
=

(F^,,

diagrama
F2. 0.

los

componentes

un

Dibuje
Fo* Fg,
Dibuje
Fj, F(,

A, A,
4-2(b)

0,

A,

y el

cable

F|.
=

el

F,
de

I.

I),

vector

diagrama
que
implemente
Fg, Fj, F2, F], Fo).
una
sencil a
implementacin
F0,Gj, G2, G], G).

F=

smbolos

solucin

F6,

F5.

se

inversor

de

la

la

usando

los

F6.
y

(G7,

smbolos

de

F4,

F4,
de

alimentacin

G4.

G;,
F5.

tensin

G3,

G2.

G,

F4,

F,,

F?,

Ft,

de

alimentacin

G2.

G|.

y 4-2(d).

4-2(c)

Figura

funcin

Ch,

masa

(F?1

A.

(F7.

de

masa

(G7,

t, 0, A

funcin

los

implemente

que
1.

la

usando

I),

de
=

entradas

implemente

que
A.

smbolos

funcin

las

constante

los

la

4-2.

funcin

usando

0, 0, 1,0.
1, 1. 0)
F2,
la Figura
4-2(b).
un
Dibuje
diagrama
que
implemente
(A. A. 0. I. A. A, 1, 1) usando
G0)

la

Mano.

la

(b)

(*)

http:/ www.librosite.net

implemente

que

asterisco

el

Gfi,

G4.

G5,

G3,

y tensin

masa

de

alimenta

F.
G

un

de

(C7,

Gfi.
(ff7,

Gs,

G4,

Hy

C3,
W4,

G2,
H+,

H2,

G(,
/ ,.

G0)

(FM.

(F3,

180

4-4.

sistema

Un

de

una

alarma,

uno

LGICO

DISEO

DEL

FUNDAMENTOS

seguridad

de

operaciones

tiene

cmaras
seis

de

COMPUTADORAS

DE

domstico

luces,
ms

de

video,

de

juegos

habilitacin

l amada

una

detecte

sensores

lgicas

se

que
local

intruso.

un

especifican

se

principal
la polica

interruptor

un

el

en

de

caso

entradas,

Las

habilitar

para

usa

que

salidas,

las

continuacin:

Entradas:
i

S,
!

0,

el

dad

2,

!,

3.

4.

seales

de

de

juegos

seis

(0

sensores

intruso,

detectado

intruso)

ningn

interruptor P
apagado)

(0

principal

sistema

de

encendido,

seguridad

sistema

de

seguri

Salidas:
A

alarma

(0

luces

cmaras

luces

de

l amada

encendida.

alarma

(0

encendidas.
(0

video

la

I
I

(0

polica

l amar,

no

apagada)

apagadas)

apagadas.

cmaras

alarma

luces

encendidas)

cmaras

l amar)

Funcionamiento:

Si

la

Encuentre

4-6.

y el sistema
De
lo contrario,

intruso

un

salidas

las

activadas.

estn

de

seguridad
las

todas

implementacin

un

decodificador

un

decodificador

nmero
4

16

16

con

OR

AND.

puertas

con

el

total

de

entradas

partir

de

dos

de

inversores

de

de

circuito

este

habi

puertas.

decodificadores

de

8 y

16

AND

puertas

2-entradas.

Disee

4-7.

descubre

sensores

todas

apagadas.

minimiza

que

Disee

de

juegos

entonces

estarn

litacin

de

los

de

encendido,

salidas

4-5.

ms

uno

esta

el

de

Disee

la

habilitacin

decodificadores

cinco

usando

como

4-10.

Figura

decodificador

un

32

usando

decodificadores

dos

8 y 32

AND

puertas

de

entradas.
Se

4-8.

va

hasta
es

go.
cador

de
4-9.

Para

1 y todas
2 a 4.

el

Dibuje
NOT.

*Disee
en

da

tiene

4-11.

Obtenga

4-12.

(a)

decodificador

cdigo
las

la

4-5.

tabla

de

un

2.

seis

usen

Los
i

con

el

al

equivalente

de

2-entradas.

decodificador
AND

menos

una

entrada

desde

son

decimal
las

que

cdi

decodifl

un

tal

000

del

empleando

salidas

vez.

decodificador

un

la

de

cdigos
igual

puertas
lo

por
de

8 que

slo

OR

puertas

use

habilitacin.
4 entradas

de

el

en

pero

6.

Disee

0.

prioridad

con

prioridad

D,.

salida

de

codificador
la

la

detal ado

entrada

una

son

lgico

diagrama
Incluya

especial
salidas
se

la Tabla

Disee

dado,

dems

decodificador

un

un

dados

un

un

decodificadores

los

todos
y

4-10.

disear

101.

la

que

entrada

Da

entradas

las

con

tiene

y salidas
ms
alta

prioridad

la

lo>

como

y la

entra

baja.

ms

de

verdad

codificador

un

Sala

multiplexor

de

partir

un

de

prioridad

con

decodificador

decimal

3-

binario.

a-8

puerta

una

AND-OR.

(b)
4-13.

Disee

AND-OR.

Repita

la
un

parte

multiplexor

(a),

16

multiplexores

dos

usando

partir

de

un

decodificador

i y

multiplexor

un

16

una

puerta

1.
16

4-14.

Disee

un

muJtiplexor

doble

un

multiplexor

doble

un

multiplexor

CIRCUITOS

FUNCIONES

de

partir

decodificador

un

181

COMBINACIONALES

8 y dos

8x2

puertas

AND-OR.
4-15.

Disee

de

partir

decodificador

un

y ocho

buffers

de

3 estados.
4-16.

Disee

4-17.

Construya

multiplexor

un

10

puerta

una

Construya
tiplexor
etiquetarse

2
modo

*Construya
tiplexores

4-20.

Reordene

el
4-21.

la

circuito

Un

4-22.

Un

combinacional

el

circuito

circuito

define

se

con

combinacional

XTZ

F2

Fy

XYZ

C)

4-23.
4-24.

Implemente

un

sumador

la

Implemente
la

con

con

la

Implemente

un

Las

entradas

funcin

D.

Los

necesarias
valores

de

Figura

4-10.

necesaria

verifique

que

funciones

tres

booleanas:

F,
XYZ

las

siguientes

lm(0,

3.

4)

Xm(

1, 2,

7)

IW(0,

F2(A,
4)
OR.

puertas

doble

multiplexor

1 y

multiplexor

un

booleanas:
B,

1. 2,

con

funciones

tres

1 y

nico

un

inversor.
inversor

nico

un

C,

O)

Em(2,

4,

6.

9, F{A, 10.

11,

12.

11.15)

booleana

multiplexor

adicional

lgica

mul

entrada:

como

F{A,B, C.
con

un

siguiente

booleana

dos

OR.

y
con

B.
4-25.

decodificador

un

los

B.O

completo

funcin

variable

F,(A.
circuito

la

aplicarse

por

B.

el

de

siguientes

especifica

se

la

mul

un

deben

puedan

Interconecte

I.

I y

aadida.

lgica

minimice

y puertas

F,(A.

Implemente

las

por

decodificador

un

aplicarse

demultiplexor.

un

como

circuito

del

condensada

funcionar

sin

se

2.

entradas

1000

hasta

multiplexor
que
1110.

hasta

las

0000

multiplexores

modo

de

1
deben

1001

multiplexores

cuatro

desde

dos

con

al

interconectarse

seleccin

0000

verdad

de

puede

circuito

Disee

entradas

seleccin

tabla

solo

del

decodificador

un

0000

aadida.

lgica

con

8.

del

seleccin

deben

seleccin

de

las

de

cdigos

de

15

etiquete

los

multiplexores

entradas

de
sin

cdigos

multiplexor

un

para

Los

que

las

cdigos

cudruple
1.

transmisin.

decodificador

un

con

de

puertas

decodificadoras

entradas

cudruple
de

Los

multiplexor

un

directamente
4-19.

10

las

de

partir

3 AND-OR.

directamente
4-18.

estas

I y

para
variables

D)

3,4,

Conecte

puertas.
las

Zn*(l,

las
lneas

cuatro
se

obtienen

13,

entradas

de

datos

expresando

15)

14,
a

lneas

las

funcin

sern
F

como

de
una

de
las

funcin

seleccin.

variables

C
de

y I)

182

FUNDAMENTOS

DISEO

DEL

cada

para

LGICO

de

uno

implementarse
4*26.

4-27.

el

Problema
con

00.

igual

AB

mximo

256

01.

10.

11.

Estas

funciones

entrada

con

habilitacin,

con

habilitacin,

de
de

ROM

una

inversor,

un

4.

de

construir

para

decodificadores

dos

fan-in
de

necesarias

I K

ocho

con

conexiones

las

muestre

16

chips,

ex

decodificador

un

OR.

y puertas

ROM

*La

cuando

usando

un

ROM

chip

un

ternas

4-28.

COMPUTADORAS

casos

4-25

OR

puertas

Dado

cuatro

DE

conpuertas.

Repita
y

los

de

32

binario

nmero

el

binario

de

verdad

6,

de

100001

se

la

de

junto

6 bits
ha

la

con

2.

lnea

mostrada
nmero

correspondiente

su

en

convertido

BCD

0011

011

en

la

de

4-38

Figura
dgitos

(decimal

convierte

BCD.

33).

Por

un

ejemplo,
la

Especifique

tabla

ROM.

D\
O

h
Dx

ROM

/,

32

1,

D*

D*
4-38

FIGURA

binario

Convertidor

4-29.

4-30.

el

Especifique
que

almacena

(a)
(b)

Un

sumador-restador

Un

multiplicador

(c)

Un

conversor

tamao

la

una

verdad

tabla

de

BCD

verdad

binario

ROM

una

para

Y.

D(X,
la

Obtenga
en

el

4-30.
de

viduales
Calcule

cuadrado

de

tabla

Problema

trminos

4-32.

bits

palabra)

por

combinacionales:

dos

nmeros

del

para

nmeros

de

de

8-bits.
4

dgitos.
las

implementa

que

funcio

cuatro

siguientes:
Xm(0,

I.

2,

6.

7)

Xm(2,

3,

4,

5,

6)

X/(2,

6)

Xm(

1, 2,

A(X,

4-31.

de

nmero

componentes

COUI.

multiplica

que

palabras

siguientes
Cin

con

ROM

con

de

los

para

cdigo

decimal

(nmero

bits

binario

booleanas

nes

ROM

de

de

de
de

la

Obtenga

tabla

la

tabla

de

Minimice

de
un

el

nmero

PLA

nmero

uso

de

programacin

que

salidas

3 bits.

PLA
Minimice

5,

Z)
Y,

funciones

implicantes

son

Z)

7)
booleanas
de

Asegrese

productos.
no

6,

cuatro

primos

listadas

intentar

de

compartir
funciones

indi

(C).

complementarias
del

de

3,

B{X,

C(X,

las

para
de

funciones

entre

el

del

programacin

productos
considere

Y,Z)

Z)

Y,

un

para
el

nmero

circuito

combinacional

productos.

que

obtiene

e:

4-33.

la

Enumere

tabla

de

CIRCUITOS

FUNCIONES

del

programacin

PLA

un

para

de

conversor

183

COMBINACIONALES

BCD

cdigo

exceso-

3.
4-34.

*Repita

4-35.

La

el

4-33

Problema

siguiente

la

es

tro-salidas.

tabla

Obtenga

sibles

fundir

usando

la
en

de

verdad

tabla

de

de

circuito

un

combinacional
del

programacin
PAL

la

de

diagrama

un

PAL.

dispositivo

un

PAL

similar

archivos

los

ASCII

para

simulacin
pre
simular.

4-36.

se
se

HDL

las

Compile

simule

la

secuencia

el

circuito

libro.

Compile
10,

brera

simule

simule

01,

11

de

la

circuito

unc_prims

de

la

0
1

referidos

pgina
de

HDL

4-28

usa

la

en

el

multiplexor

el

texto

de

librera

que

la

I de

4 dado

4-27

para

Verifique

Al).

que
la

compilar

librera

la

en

D_n

y (2)

el

en

aclarar

sitio

estos

por
del

web
conceptos.

4-36.
las

para

Primero

D.

usa

componentes

dado

4-28

en

los

la

(1)

que

para
de

Problema

Figura

usa

std_logic

para

el

4-27

Figura

y salidas

acompaa
en

la

la

en

del
ledf_vhdl

0001
se

siem

compilar

Figura

la
A0,

piden

que
de

necesitar

entradas

la

0010,

(E_n,

en

notacin

como

0100,

1000,

111

en

caso,

necesidad

sin

habilitacin

disponibles

problemas
cualquier

En

Verilog.

NO.

las

de

los

Para

con

lugar

estn

problemas
libro.

simulacin.

la

de

resultante

archivo

Primero

de
y

el

101.

nombres

los

problemas

decodificador

el

decodificador.
se

VHDL

del

muchos

100.

011,

restantes

web
de

un

Figura

los

en

la

en

paquete

16

combinaciones

necesitar

compilar

Verifique

simulacin.

de

el

que

li

la
circuito

multiplexor.

Figura
Figura
de

010.

lgico

4-39.
la

Empleando

diagrama

Figura

func_prims

un

un

que

como

^Encuentre

de

fu

lcdf_vhdl.func_prims

funciona

decodificador

1
1

VHDL

implcita

en

en

la

Vase

00,

que
en

el

en

Compile

4-40.

std_logic_vector
orden

ral

como

escribir

especificacin

4-39.

.func_prims

notacin

4-38.

001.

funciona

Vuelva

su

el

000.

lcdf_vhdl

4-37.

compilador/simulador
descripciones

un

escribir

pueden

y edicin

necesita

marque
4-26.

Figura

en

cua

y
los

Salidas

circuitos

para

simulacin

su

tres-entradas

circuito

el

para
mostrado

al

Entradas

Todos

de

Observe

4-40
librera

las

que

4-28
la

se

que

punto

como

VHDL.

en

ledf

al

corresponda
entradas
de

complementadas

para

x,

ms

Y y
informacin

descripcin

por

estructu

disponibles.

estn

(0:2).

sobre

del

estructural

descripcin

una

la
no

escriba

partida

Sustituya
_vhdl

de

VHDL

Consulte
los

el
diversos

paquete
compo-

1 84

combinacional

Circuito

--

LGICO

DISEO

DEL

FUNDAMENTOS

ieee,

library

COMPUTADORAS

DE

descripcin

1:

lcdf_vhdl;

lcdfvhdl.func_prims.al ;

ieee.std_logic_1164.al ,

se

entity
portxl,

is

comb_ckt_l
x2,
f

estructural

VHDL

x4

x3,

in

std_logic;

stdlogic);

out

comb_ckt_l;

end

is

comb_ckt_l

structural_l

architecture

N0T1

component

in

[inl:

port

outl:
end

std

logic;

std_logic)

out

omponent;
AND2

component
port
end

(inl,

in2

outl:

out

std

in

logic;

std_logic)

component;
0R3

component
port
end

{inl,

in2,

in3

outl:

out

std

std_logic;

in

logic};

component;

signal

n2,

ni,

n3,

n5

n4,

n6

std_logic;

begin

g;

NOT1

port

map

(inl

>

xl,

outl

=>

nlj;

gl:

NOT1

port

map

(inl

=>

n3,

outl

*>

n4);

g2:

AND2

port

map

(inl

=>

x2,

in2

=>

ni,

in2

=>

x3,

in2

=>

x4,

in2

=>

n4.

outl
AND2

g3:

port

(inl

map

x2,

=>

outl
AND2

g4:

port

AND2

port

OR3

port

(inl

map

in2

n6,

n5,

=>

outl

f);

=>

de

la

puerta.

Compile
de

combinaciones

4-39

FIGURA

VHDL

posibles

n2,
i =>

structural_l;

nenies

n6);

=>
=

in3
end

xl,

=>

outl

g6:

n5);

=>

(inl

map

x3,

>

outl

95:

n3)

=>

(inl

map

n2);

=>

para

func-prims
la entrada,

FIGURA

Circuito

el

4-39

Problema

su

y simule

VHDL,
la

verificando

bondad

de

4-40

para

los

Problemas

4-40,

4-43.

4-51

y 4-53

su

VHDL

su

descripcin.

para

las

ocho

FUNCIONES

4-41.

la

Emplee
VHDL

el

para

lcdf

4-27

Figura

_vhdl

func.prims
entrada

la

partida

Figura

los

sobre

simule

su

VHDL

bondad

de

su

verificar

la

escriba

las

para

de

16

en

la

librera

la

de

func_prims

paquete
componentes

diversos

estructural

descripcin

una

el

185

COMBINACIONALES

Consulte

4-41.

informacin

VHDL,

su

y
de

fin

de
ms

para

de

punto

como

circuito

CIRCUITOS

Compile

puerta.

combinaciones

posibles

de

la

descripcin.

>->o

FIGURA

4-41

Circuito

4-42.

Encuentre

descripcin

VHDL

las

complementadas.

entradas

Circuito

--

lgico
flujo

diagrama

un

de

Problemas

la

de

la

lgica

mnima

4-42.

Observe

Figura

descripcin

2:

y 4-50

4-41

implemente

que
datos

de

combinacional

los

para

niveles

dos

la

para

disponibles

estn

que

flujo

de

VHDL

de

datos

de

ieee;

-library

f,

d,

c,

bji,

a_n,

in

d_n:

c_n,

std

logic;

std_logic);

out

b_n,

a_n,

end

is

b,

portfa,

164.al ;

std_logic_l
comb_ckt_2

ieee.

se

entity

de

negadas

las

son

,,

b,

a,

respectivamente,

cocnb_ckt_2;

dataflow_l

architecture

is

comb_ckt_2

of

begin
f

<=

and

(a

or

<=

and

(c

or

(a_n
(a_n

and

c)

and

c_n)

^Escriba

booleana

ecuacin

una

4-Escriba

d_n))

de

vectores

de

Escriba

la

decodificador.

de

conjunto

un

01

de

100,

simule

110,

datos
la
de

de

flujo
Compile

111

VHDL
de
a

ao,

4 de

ai).

circuito

para
forma

la

funcin

la

Figura

Verifique

el

para

simule
el

simule

2
(e,

VHDL

en

en

el

para

de

la

4-40

Figura

F.

Compile
comprobar

y
adecuado

en

salida

datos

vectores

VHDL

en

datos

para

decodificador

el

101,

de

else,

adecuados

select.

el

flujo

when

entrada

with

^Compile

de

usando

descripcin

usando

pleando
010,

4-30

Figura

la

4-42

Problema

para

para

descripcin

una

de

4-31

4-46.

d_n)

and

and

4-42

flujo

de

descripcin

una

usando

4-45.

and

{c_n

or

FIGURA
VHDL

4-44.

(b

or

datafiow_l;

end

4-43.

codificador
con

un

funcionamiento

correcto

convincente

I de

la

Figu-ra

descripcin

su

em

circuito.

del

4-32
que

circuito.

del

multiplexor

el

prioridad
conjunto

con

descripcin

su

el

para
circuito

la

secuencia
funciona

(XX),
como

001,
un

186

4-47.

Rescriba

la

pleando

4-48.

la

como

Compile
10,

00,

el

11

4-46.

multiplexor

1000.

estos

t de

0010.

0100,

4-33

Figura

0001

en

Vase

Compile

conceptos.

la

y cables.

salidas,

entradas,

decodificador

el

para

las

para

em

4-33

el

archivo

combinaciones

16

el

que

Figura

simule

Verifique

D.

la

de

circuito

funciona

multiplexor.

un

*Encuentre

diagrama
Figura

un

de

Verilog

en

Problema

4-32

Figura

en

las

para
recordar

para

el

en

01,

dada

vectores

acompaa

simule

como

4-49.

de

que

COMPUTADORAS

DE

Verilog

notacin

texto

descripcin

la

y el
resultante

LGICO

DISEO

DEL

FUNDAMENTOS

la

lgico
4-43.

corresponda

se

que

Observe

que

la

con

entradas

las

estructural

descripcin

complementadas

estn

no

en

disponi

bles.
/

Circuito

combinacional

module

comb

input

x2,

x3,

xl,

{xl

x2r

f)

x4,

x3,

estructural

Verilog

descripcin

1:

ckt

x4;

f;

output
wire

n2,

ni,

n3,

n4,

not

go(nl,
gl(n4,

xl),

g2(n2,
g3(n3,

x2,

n3)

and

g4

(nS,

g5(n6,

ni),

x2.

x3),

x3,

x4),)

xl,

n4),)

or

gs(f,

n2,

n6),

n5,

endmodule

FIGURA

4-43

Verilog
4-50.

Emplee

la

Figura

circuito

de

la

Emplee

la

Figura

de

la
su

un

descripcin
4-53.

entradas

*Escriba

la

usando

4-54.

su

el

ocho

lgico
flujo

de

de

de

flujo

cin

con

un

juego

de

de

partida
Reemplace

escriba

verificar

de

escriba

Y,

las

para

la

16

posi

estructural

[2:0]

input
entrada

por
de

combinaciones

posibles

del

descripcin.

su

descripcin

una

X,

estructural

descripcin
su
Verilog

una

y simule
la bondad

Compile

Verilog.

las

datos

de

flujo
Verilog
vectores

datos

de

de

flujo

la

datos
para
de

la

datos

para

de

la

implemente

que

booleana

concepto
de

fin

punto
en

descripcin

de

partida

fin

del
x.

Compile

de

verificar

descripcin.

diagrama
de
Verilog
complementadas.

cin

como

para

de

Verilog.

entrada

4-40

ecuacin

una

Usando

usando
la

4-33

Figura
Verilog

de

Encuentre
las

4-41

4-49

Problema

punto

como

de

circuito
y simule
la bondad
4-52.

Figura

combinaciones

bles
4-51.

4-32

el

para

Figura
en

salida

entrada

mnima

4-44.

Observe

Verilog
F

multiplexor
adecuado

para

I.

la

de

funcin

disponibles
la

escriba

4-40

Figura
una

simule

y
del

la

para

modelo.

como

4-36

Compile

niveles
estn

circuito

Figura

la

dos
que

4-35

Figura
8

de

el

para

la
de

condicional
un

lgica

su

circuito.

descrip
descrip

FUNCIONES

circuito

module

a_n,

input

corabinacional

comb_ckt_l
b_n,

a#
,son

b,

a,

output

f,

assign
assign

b,

d,

c,

de

flujo

2:

d,

ct

las

negadas

a_n,

bjn,

CIRCUITOS

datos

Verilog

b_n#

a_n,
de

f,

d_n#

c_n,

b,

a,

187

COMUINACIONALES

g)

respectivamente,

d__n;

c_n,

g;
&

&

(a

&

(c

| (a_n
| (a_n

c))

&

[b_n

C_n)

fc

&

d_n)

&

&

d_n))

el

codificador

(c_n

endmodule

FIGURA

4-44

Verilog
4*55*

+
ra

Escriba
4-12

descripcin

usando

el
con

un

de

concepto

juego

de

de

tlujo

de

descripcin

una

vectores

el

para

Problema

datos

para

binaria

decisin

de

4-52

entrada

de
adecuados

la

con

4-37,

Figura
a

funcionalidad

prioridad
Compile

de
y

del

la

simule

circuito.

Figu
su

CAPTULO

5
Funciones

circuitos

ARITMTICOS

do

En

arrays

arrays
de

que

introduce

los
bloques
realizan
operaciones
nmero
un
por
construir
para
En el diagrama

tulo
sador.
otros

mayora

de

La
contraccin
existentes

1,

los

Tambin
tantos

de

simplificacin
incrementar

de

funcionales
la

se

circuitos
decrementar

emplean,

muy
en

los
la

computadora

Estos

genrica.

circuitos
o

multiplicar

funcionales
7.

al

se

del

comienzo

el

en

usan

Cap
proce

y decrementadores
de

conceptos

de

entradas

multiplicadores

ncrementadores

menudo,

definitiva,
de

las

nmero

mostr

se

que

bloques

nuevos

Captulo

sumadores-restadores,

en

Adems,
a

un

del

co

simpli

La

complemento.

bloques

nuevos

genrica

computadora

sumadores,

componentes,
los
componentes

de estos
secuenciales

iterativo,

disear
valores
resultantes.

de

asignacin
los

el

en

permitir

nos

de

Muchos

bloques

que

funciona
realizan
realiza

que

diseados
bloques
multiplicaciones.
las
representaciones

basada

aritmtica

aplicar

como

constante.

una

emplean

se

y
tales

la

de

empleando

logra

circuitos,

supone

funcionales
circuito

y restas,

sumas

y la

en

bloques

concepto

bloques

los

estando

Trataremos
se

nmeros

contraccin

la

funcionales.

el

sumas,

aritmticos
tos

para

de

especial

introduce
Se
combinacionales.

clulas
realizan

circuitos

estos

complemento
se

aritmticas.
de

contina

atencin
clase

de
una

en

iterativos

cidad

foco

el

concretamente

operaciones
de
partir

mo

captulo,

este

les,

este

captulo

en
se

aplican

la

190

5-1

FUNDAMENTOS

DISEO

DEL

Circuitos

los

capitulo,

esle

binarios

entrada

quiere,
posicin.

en

COMPUTADORAS

DE

De

los

valores

das

de

la

ques

las

clulas.

auxiliar,

Con

do

la

las

las

frecuencia,

naturaleza

del

clulas

circuito,

iterativos,

arrays

bits,

ejemplo,

por

circuito

tendra

escribir

las

cuitos

iterativos

dos

estn

la

de

partir
5-1

Figura
de

vectores

laterales

necesite
es

del
array.

particular.

en

importante

empleadas

en

el

diseo

derecha

del

de

array

afectar

pueden

de

las

coste

En
y

izquierda
ex

laterales
tales

con

el

particular,

velocidad

la

los

en

asociadas

clulas.

sus

al

de

conexiones

funciones

cir

maneja

que
conexiones

discontinuas,
tantas

los
conside

otra

lneas

verdad

que

dos

hay

caso,

emplear

definicin

de

simplifica

izquierda

por

arbitraria

La

funciones

sus

de

dicho

iterativo

este

de

vectores

tablas

se

circuito

un

En

de

mnimo,
Dado

diseo

de

una

empleo

de

alcance.
de

indicadas
serie

Una

Como

las

proceso
diseo.

para

lnea

una

array.

manejo

nuestro

salidas.

opcionales,

del
diseo

un

muy

conexiones

produce

conexiones

izquierdos

para

conexiones

y
clulas

de

vector

el

gua
bloques

de

un

de

el

que

diagrama

un

de
par
existen

Tambin
derechos

como

muestra

fuera

repetitivas,
bsica

el
bits.

Debi

cada

El

en

de

array

as.

ndices

confeccionar

consecuencia,

queda

clulas

de

un

iterativo.

32

til

es

blo

Los

es
ocurre

de

pasar
sali

global.

array

binarios

para

siempre

vector

un

mismo

del

entradas

son

global

denomina

se

par
conexiones

cada
enton

bits

de

aritmtico

aunque

jerrquicos,

entero

(o
ms

no

de

auxiliar

interiores

de

enteros

En

bloque
implementacin

asociacin

dos

una

del

la

circuitos
suma

bits

variables

idnticas,

global

de

en

nentradas

la

funcional

estructura

una

se

cada

entre

derecha.

tremos

para
basados

habr

fuera
son

que
y 32 salidas.
el circuito

entradas

ecuaciones
a

circuito

un

posicin

de

re

bits

los

funcin

la

para

Estas

array

circuito

bloque
especial

caso

en

64

rablemente
En

el

un

del

del

menudo

clulas

clulas

repetitiva

accesibles

son

denominan

se

cada

de

vectores

implementada

aplique

se

funcional

en

adyacentes.

no

pero

auxiliar

auxiliar

sobre

operar
funcin

la

Adems,

bloque

un

bits

de

para

funcin

disear.

posiciones

funcin

binarios.

misma

repetidamente
global

tpicamente

salida

disear

puede
usar

aritmtico

funcin
la

de
una

que

se

podr

se

disean

se

vectores

modo,

este

entre

de

aritmticos

bloques
producen
ocasiones,

bloque
bloque

del

peso)

iterativos

numerosas

este

ces

de

combinacionales

En

LGICO

de

nmero
circuito

un

iterativo.

les

En

la

de

bits

y,

definiremos

seccin,

prxima
a

de

partir

ellas,

las

clulas

definiremos

un

realizar

para
sumador

1*

Clula

Y.

Vi,

rt-1

l"i

Un
suma,

'~Xa
0

Y0

Sumadores

Clula
,

C.-

5-2

clulas.

11

Clula
,

de

array
^0

1 |

y2

un

fi,

individua

posiciones

en

como

iA

11

sumas

binario

FIGURA

5-1

Diagrama

Je

bloques

de

un

circuito

iterativo

binarios
circuito

aritmtico
resta,

multiplicacin,

es

un

circuito
y divisin

combinacional
con

nmeros

que
binarios

realiza

operaciones
o

con

nmeros

aritmticas
decimales

como
en

cdi-

FUNCIONES

binario.

go

Desarrollaremos

Esta
0

co

el

en

pezamos
rios.

1 y

bit

I +

dos
la

ms

ms

significativos.

sumador.

Por
El

que

pueden

mador

circuitos

en

este

que

se

de

la

de

suma

completo

que

iguales

bits

se

circuitos

de

la

aritmtica

la

suma

con

aca

bits

de

par

denomina
un

ante

acarreo

del

hecho
El

de

semi-su-

disean

se

que

el

bits,

provienen
completo.

sumador

un

ni

binaria

suma

dos

prximo

1,

un

la

1.

significativos

estos

bina

0+1

necesita

por

dos

Em

dgitos
0.

al

suma

de

suma

de

bsicos

bloques

se

bits

(dos

siempre
bits

implementar

para
son

dos
la

nombres

semi-sumadores

dos

sumador

representa

bits

tres

Los

se

de

dos

de
+

suma

una
son

realiza

que

la

completo.

emplearse

suma

iterativo.

suma

sumandos

resultado

el

caso,

obtiene

realiza

que

dos

los

combinacional

circuito

sumador

el

operaciones
cuando

embargo,

la

operaciones:
producen

191

jerrquico

realiza

que

posibles

primeras

tres

ello,

circuito

denomina

se

Las

acarreo

Un

Un

rior)

10.

circuito

cuatro

en

diseo

mediante

un

consiste
sin

bits.

suma.

rreo

encontrando

bajo

suma

representarla,

para

requiere

nivel

simple

aritmticos

circuitos

los

ARITMTICOS

CIRCUITOS

otros

aritmticos.

Semi-sumador
Un

semi-sumador

cuito

tiene

riables
das

S(por

salidas,

se

circuito

un

entradas

dos

salida

de

sumador

salida

es

aritmtico
salidas.

dos

obtienen

se

Suma)

muestra

la

S representa
obtenidas

bit

el

salida

C
de

significativo

menos

fcilmente

de

S
C

de

verdad,

XT

tabla

la

la

La

es

1 cuando

Las

suma.

como

se

puede
muestra

en

la

y por

Xe

tabla

verdad

de

las

va

entra

semi-

el

para

booleanas

las

dos

entradas

ambas

funciones

cir

1.

son

para

las

La

dos

XK=X)'

semi-sumador

del

verdad

Salidas

mplementarse
5-2.
Figura

con

exclusiva

OR

puerta

una

X-

x>

Y-

=D

sumandos,

El

son:

Entradas

semi-sumador

los
smbolos

salidas.

slo

dgitos

5-1
de

Tabla

El

son

los

binarios.

dos

XY

TABLA

las

de

entrada

Asignamos

Carry)

La

5-1.

de

acarreo.

Tabla

la

en

variables

Las
y el

suma

aCarreo,

(por

efecta

que

FIGURA

5-2

Diagrama

lgico

de

un

medio

sumador

una

puerta

AND.

tal

192

FUNDAMENTOS

DEL

Sumador

completo

Un

sumador

de
minadas

como

el

salidas

de

la

la

y de

completo

entradas
a

completo.

I.

La

En

Las

de

obtiene

se

5-2.

valores

para

todos

es

igual

1 cuando

slo

salida

funciones

tiene

un

los

muestran

simplificadas

las

de

Kamaugh

dos

salidas

si

forma

en

de

tres

del

verdad

del
ir

pan

cuando

las

son

del
de

suma

suma

productos

son:

XY

TABLA

XYZ

XZ

YZ

de

verdad

del

sumador

completo

Entradas

Salidas

0
1

1
1

01

00

11

10

XYZ
=XY@Z

XYZ

XYZ

01

Mapas

11

"1

C^XY+XZ

XYZ

XY+

Z(XY
XY

5-3
de

Kamauph

para

un

(0
1

FIGURA

(M)

m
S

XYZ+

5-2

Tabla

X''

sumador

completo

+YZ_
+

Z{X

XY)

las
tres

entradas

salidas

de

0.

son

2
los

por

de

las

dos
de

de
valor

entradas

las

para

binario
el

tabla

re

dos

designan

las

igual

dos

Z.

necesitan

determinan

se

de

bits
es

de

acarreo

La

salidas
los

entrada.

proporciona

salida.

entrada

una

Mapas
para

las

deno

y el

se

de

acarreo

Cuando

se

0 y 3,
salidas

bits

tres

entrada,

Se

binaria

entrada.

5-3

Los

dos

variable
el

tercera

entre

las

de

La

Tabla

la

de

La

sumar.

valores

nuevo,

Carry)',

(o

de

variables

significativa.

tomar

bits

en

puede

aritmtica

suma

las

menos

De

aCarreo
la

anterior

bits

tres

de

significativos

representacin.

su

la

Dos

tres

Figura

bits

posicin

binaria

los

salidas.

dos

dos
la

efecta

que

tiene
los

lista

salida

la

de

variable

se

iguales

son

iguales

la
de

0.

son

procede
para
y C para

Suma

aritmtica

entradas,

aritmtica

bits

COMPUTADORAS

DE

combinacional

tres

representan

suma

dos

suma,

suma

Y,

circuito

un

las

que

S para

salidas

dor

A'

necesita

sumador

la

de

acarreo

porque

bit

es

Adems

presenta
y
smbolos

LGICO

completo

entrada.

de

DISEO

XYZ

FUNCIONES

La

implementacin

el

mapa

para

dad

en

tas

OR

den

salida

exclusivas

Adems,

de

Xe

al
la

Y.Las

trminos

de

requiere

ide'ntico

es

2-7.
en

expresarse

niveles

Seccin

la

dos

la

de

OR

una

puerta

lgico

esta

para

OR.

muestra

se

en

Sumador
Un

sumador

ros

binarios

tan

simultneamente

tos

se

paralelo

FIGURA

5-4

Diagrama

lgico

del

bit

sumadores

menos

serie

acarreo

bits

del

orden

sumando

creciente

Los

acarreos

del

sumador
/i

binarios

N.

significativos

bits

T.:

es

sumador

nmeros
4

a
en

sumadores

siguiente
de

derecha

conectan

pararelo

requiere
del

de
se

con

El del trmino

anlogamente

y los

C0,
completos,
completo
1011yfl
serie

acarreo

ripple,

muchas

al

movimiento

dos

semi-sumadores

aritmtica

de

puer

completo

pue

de

formar

para
de

izquierda,
cadena

y el

de

travs

de

acarreo

cada

con

de

salida

es

salida

de

Un

suma,

El

1110,

forma

de

bits

la

con

en

menor

acarreo

peso.
de

entrada

de

acarreo

serie

acarreo

entrada

con

Los

subndices
bit

ejemplo,

Por
se

de

serie.

acarreo

el
de

muchos
sumador

mediante

sumador

superior.

de

interconexin

con

0 denota

denomina
la

la

a
acarreo

serie

una

se

conectada

acarreo

aparecer
de

completos.

C4.

conectada

designados

subndice

sumadores

inmediato

orden
001l.Su

son

comple
un

bits

presen

sumadores

muestra

se

completo

paralelo
5-5
de

el

que
los

travs

sumador

un

modo

puede

que

Figura

sumando

segundo

sumador

un

sumador

La

Los

sumar

de

partir

suma.

propagarse
el

carryadder)1.

del

la

Dado

significativo,

ms

nmeros

nme

dos

construye

se

ambos

producir

completo.

suma

paralelo
de

acarreo

sumador

ripple
completos

sumadores

bloques
primer

cuatro

ingls

(en

del

del
bit

bits

para

sumador

la

sumador

los

entradas

salida

la

realiza

que
El

todos

las

en

el

en

tres

completo

sumador

un

digital

donde

con

hacia

para
sumador

incluir

el

consistente

combinacional.

siguiente
significativo

completos

con

to

del

de

circuito

un

paralelo

cascada,

en

acaneo

anteriori

serie

lgica
paralelo,

en

embargo,

Z(X@Y)

multinivel.
5-4.

es

slo

para

Sin
con

nz

XY

acarreo

en

de

cerca

binario

conectan

entrada

ms

con

empleando
completos

sumadores

binario

(X

implementacin
la Figura

OR.
discutida

como:

diagrama

puede
resultantes

exclusivas
5

El

booleanas

193

puertas

impar,
manipularse

paridad

de

salida

de

funcin

y dos

AND

puertas

generador

funciones

de

siete

un

ARITMTICOS

CIRCUITOS

considere

los

sumador

comple

un

dos

sigue:

como

traducido

veces

de

la

hace

rizado,

por
cresta

de

una

ola.

Ha

referencia

parecido

ms

cmo
adecuado

este

bit
traducirlo

se

haca

mueve

por

acarreo

los
serie.

bits

194

DISEO

DEL

FUNDAMENTOS

LGICO

DE

Entrada

de

Primer
Suma

de

acarreo

los

bits

salida

de

acarreo.

entrada

El
orden

de

posicin
El

de

Puede

bloque.

un

sumadores

requerira
completos

salvando

este

entradas,

de

circuitos

el

en

Bj

El

sumador

de

n-bits

en

un

diseo
de

la

para

mador

reducida

muestra

en

4-bits

completo

sumador

bit

el

de

de

entrada

suma

la

la

de

puede

que
digital
operaciones

puesto

prxima

aritmticas.

de

de

los

y directa

simple
circuitos

los

Ob

presenta
cuatro

aplicacin

una

como

usarse

circuito

el

que
directamente

capacidad

la

Aj

con

iterativos

la

v4(j

A>

Sq

serie

acarreo

del

acarreo:

el

camino

de

retardo

retardos

de

de

niveles.

se

retardo

ha

largo

npara

suele
encontrado

la

puede
lgica
La

de

costa

un

sumador

ser

uno

del

una

de

acarreo

para

al

los

16

grupos

un

grupo

bits

con

grandes

ms

ms

alternativo
sumador

es

un

circuital.

transformacin

los

bit

sumador

un

de
de

comptejidad

mayor

una

retardo

gran

de

diseo

un

mediante

obtener

transformacin

travs

). Este
a

aunque

un

significativo

menos

(o

se

sustituir

ms
As,

Este

ello

implcito
bit

del

puerta.

puerta.

anticipado
acarreo

dos

de

l eva

concepto,

camino

reducido,
en

5-6.

el

en

el

Por

acarreo

del

lgica

en

retardos

retardo

un

simple

hay
tpico,
2

34

consistente

Figura

de

Cada

acarreo

obtener

posible

A
genera

color.

y
Colocando

filas.

0.

5-5
de

computacin.

generacin
a

la

es

con

serie

acarreo

serie
es

sumador

prctico

diseo

para

con

512

es

FIGURA

que
un

retardo

tpico
el

implican

que

B\

aunque

puertas

el

diseo

atractivo,
diseo

serie,

acarreo

serie,

acarreo

11

de

usual,

mtodo

acarreo

Para
con

anticipado

muchas

significativo.

ms

11

componente

un

ZT

acarreo

con

las

lneas

ejemplo

Sumador

debido

de

es

un

S;

con

diseo.

Sumador

el

es

las

con

es

itj

Cj

el

cascada,

en

ste

acarreo

posicin

tpico
aplicaciones
por

conocidos

problema.

cada

verdad

de

entrada

con

muchas

de

significativa

menos

indica

circuito

tabla

una

L_^j

la

By

ejemplo

este

salida

de
se

un

bits

salida

en

de

gran

reutilizacin

es

emplearse
diseo

el

que

de

de
como

bits

de

1110

pareja
de

acarreo

superior,

sumador

serve

la

para

correspondientes

Olio

Acarreo

El

pl

acarreo

operando
operando

Segundo

recibe

COMPUTADORAS

El

diseo

del

fijos
sumador

de

bits
de

del
4-bits

su
se

FUNCIONES

FIGURA
Desarrollo

CIRCUITOS

de

acarreo

5-6
de

un

sumador

con

generacin

ARJTMT1COS

195

196

FUNDAMENTOS

parte

que
A

PFA

un

Hemos

rreo,

completos
PFA

Cada
a

1.

la

propagacin

al

generacin.
cuenta

el
acarreo,

dor

de

esenciales

son

C,

trante

El

la

ocho

puertas

Puesto
do

slo

retardos

dos

el

en

que

de

anticipado

pueda

camino

de

niveles,

dos
Para

C,
complicada

extenderse
4 bits

acarreo

se

muestra

serie

de
sin

permanece
la

encontrar

ecuacin

para

salida

do,
la

de

partir

de

C2

la

un

es

pues

debe

funcin

se

un

este

fan-in

mismo

de

cinco,
circuito

mediante

iniplementa
implementar
lo

C4
puede

que

para

bits

serie

los

aca

sumadores

G,
C,
las

la

OR

tener

en

O,

es

no

se

tambin

de]

es

semi-suma-

Igual

el

que

exclusiva

0.

funcin
sin

I,

posicin

camino.

el

P,

l ama

se

Cuando

en

igual

sea

Para

C+|.

es

la

entrada

una

que

posicin

del

suma

acarreo

en

Gj

la

implementacin

la

lgica

el

P2(G,

Gi

G3

P,C|

dos

mismo
el

aumentar

superiores

P,(G0

(por

embargo,
la

distributiva

aplica

ley

P0C(J)

acarreo

para
directamente

el

aca

est

ya

en

niveles.

cuatro

lgica

niveles.

dos

obtener

para

C2

imple-

con

C}

de
tiene

la

]PoCo

de
de

niveles

la

con

Estamos

ejemplo,

del

aplicando

G2

Pero

retardo.

5-6(a>

mo

P2P\P()Cq

mtodo.

mismo

P(jCq)

P2P\Glt

Figura

la

P0Q)

Del

C3:

para

,Gn

ecuacin.

esta

acarreo

niveles

-Ia

el

C2,

sin

circuito

reemplazar
lgica

le

del

dos

,<Gj

lgica
usando

generacin

La

bits

de

circui

un

El

reducir

bits

para

la

lgica
en

16

podra

puerta.

de

debemos
se

Pj(G

sumador
a

para

C2.

de

retar
ser

simplemente

es

puerta.
el

C4.

retardos

diseado

lgica

P]G0

el

que

C,

dos

ejemplo

camino

slo

de

idealmente
hasta

total

un

por

retardos

y AND.

paralelo

de

que

5-6(a),

G,

OR

formado

ocho

de

desde

Est

para

est

serie
retardo

acarreo

Puesto

paralelo
C2 Figura

en

Podramos

la

de

puertas

por

5-6(b).
5-6(a).

un

permitir
bits,

Figura

encontrada
obtenido

acarreo

el
para
retardo

La
la

con

tiene

producidas,

tienen

Figura

de

C3

Esta

de

exactamente

por

acarreo

de

acarreo

ecuacin

bits

bsico

en

la

5-6<b)

Figura
hemos

distributiva,

ley

la

uno

funcin

posicin.

mediante

slo

de

La

desde

travs

serie

suma

formado

mltiplos

obtiene

se

diagra
del

propagacin

Siempre
C

La

la
a

acarreo

circuito

modificaciones.
del

lgica

que

C,

la
de

circuito

de

ms

de

en

acarreo

del

el

seales
El

acarreo

bit

acarreo

propagado
corresponden

de

est

puerta.

es

de

paralelo

rreo

La

Cj

lo

cuatro

funciones

cada

parcial
el

Pr

acareeo

las

de
las

mentacin

el

de

una

un

sumador

un

por

del

camino

cada

para

en

de

que

presenta

que
de

detiene.

se

Gdel

acarreo

funcin

del
bit

salida

valores

propagacin

cascada,

en

el

que

los
la

acarreo

la

1.

propagacin

propagacin.

posicin

posicin

el

del

de
del

entonces

0 si

es

realiza
de

del

la

de

la

camino

funcin

travs
a

controlar

PFA

l ama

igual

generndose
Ci +,
generacin

funcin

camino

de

sea

para
el

completo,

de

P,,

funciones

dor

to

de
entonces

el

hacia

Gif

se

aquellas

otras

ampielo

5-6(a),
camino

la

completos

de
sumador

AND

puertas

sumadores

serie.

acarreo

que

valor

las

los

acarreo

al

conectados

de

una

del

travs

Siempre

genera
0. Las

OR

propaga

acarreo

PFAs

cuatro

funcin

se

de

se

de

La

entrante

acarreo

un

separacin

salidas.

PFA.

de

sumador

cada

de

lgica,
separando
del
propagacin
l
a
l
a
maremos
completo
la Figura
muestra
en

jerarqua

camino

dos

tiene

camino

el

desde

el

de

COMPUTADORAS

DE

camino

el

en

formar

para

nueva

involucrada

primera
parte
Esta
pardal adder). ful
y los
diagramas
la puerta
quitado

la

(PFA.
de

una

est

no

estn.

ma

LGICO

construimos

Primero,
lo

DISEO

DEL

salida

algunas
interesados

al

7,

del

C3

de

de

las

11,

tendran

puertas

tambin

8 al

5-6(b).

Figura

la

reutilizar

en

y del

12

al

15

en

FUNCIONES

sumador

un

12.

de

fuese
este

de

generacin
bit

nico

y que

iguales

como

desde

C
la

funcin

bits,

grupo

de

la
considerar

necesitamos

C4,
do

desde

por

la

hasta

de

generacin

G0

posicin

la
hasta

Gy

Esto

da

4.

un

funcin

la

Gq_3
Las

ecuaciones

lgica

mediante
el

ces

sumador

un

ms
los

por

concepto

se

puede

segundo

nivel

posiciones
Suponiendo
en
produce

de

10

que
lo que

puerta,
64

bits,

14

retardos
para

de

de

optimizar

de

de

partir

de

2 retardos

de

los

puerta,

frente

34
de

cerca

slo

En

tres.

el

retardo

de

la

de

de
de

un

sumador

130

es

general,
paralelo

acarreo

dnde

puerta,

de
de

En

con

no

retardos

reduce

se

los

10

actuacin.

sumador

un

que
a

sumador

un

el

en

quizs

paralelo
de

Este

acarreos

retardo

modesta

muy

figu

CR y C]2paralelo

mayor

el
de

sali
la

de

al

generar

puerta,
es

enton

dos

estas

acarreo

para

mejora

retardo

sumador,

el

C4.

generar
de

niveles,

implementan

se

idntico

acarreo

de
la

el

nme

diseo.

del

acarreo

retraso

tres
en

C4
paralelo

de

factor

en

6 retardos

de

el
en

4Z.

generados

grupo

nivel

de

un

el

representa

acarreos

bits

mejora

La

circuito

de
de

es

anticipada

generacin

anticipado

es

reduce

mostrado,

hemos

sean

posiciones,

circuitos
tercer

2 retardos

ms

funcionamiento

el

con

paralelo

acarreo

propa

propagacin

su

cuatro

para

ms

con

por

las

hay

nivel

serie.

sumador

de

de

acarreo

en

niveles

factor

un

que

bits

el

dos
del

circuitos

el

del

binaria
el

Captulo

textos

introductorios

tamente

la

la

actuacin
dando

64

aplicando
en

un

Gj

generar

segundo

acarreo

con

copias
la

implementacin

Resta
En

cinco

el

2,

estos

slo

para
de

circuito

acarreo

Pero

Para

propagacin

y 3.

1.

\P|Gq

Si

paralelo

con

sumador

lgica

21

niveles

4 bits

aplicarse

paralelo.

generacin

la

usarse

de
acarreo

de

4-

para

contribuye

extra.

puerta,

de

sumador

funcio

de
de

cir

grupo

5-6(b).

en

y 48.
OR
exclusiva

de

emplea
mejora

seales,

las
de

del

la

empleando
la

para
diseado

32

puerta

toda

un

un

una

que
el sumador

C,
coloca

0.
una

uno

P\PiG|

se

circuito

un

16.

de

retardos

compensa
16 bits

ro

ampliar
con

las

se

de

,G

para

en

el
cuatro

para

obtenemos

acarreo

funciones

cada

en

grupo
la

de

de

8 y

cada
de

Figura
puede

inferior

nombres

de

empleado
grande,

acarreo

de

posiciones

generacin

propagacin

parte

lgico

excepto

ra.

la

en

circuito
En

das.

la

para

del

propagacin

la

de

circuito

C4,
lugar

4,
queremos

reutilizar

mismo

generar
bits

cuatro

las

en

acarreo

generacin
y

las

PyPjP

representar

el

de

lugar

tanto

permitir

nos

usar

posiciones
Por

grupo

Pq-3
Para

Esto

grupos
de circuitos

que

propagacin

bits.

en

el

excesivo

197

las

para
fan-in.

acarreo

un

y tambin

aplican

para
necesitamos

C4

de

el

que

As

se

que

entradas
hasta

de

grupo
individuales.

bits

gustara
requerir

grupos

para

cada

para
fueran

actan

dando

1.

posible

y sin

propagacin

acarreo

un

gar

nos

paralelo

si

como

sumador

rpido

acarreo

paralelo
4 bits

este

ms

del

acarreo

de

Para

lo

truco

de

grupos
nes

bits).

generado

repetir
cuito

16

ARITMTICOS

CIRCUITOS

en

sin

de

sin

signo.

en

y
de

nmeros
Sin

embargo,

punto

la

cubren
la

signo,
diseo

del

magnitud

con

sumas

el

la

resta

de

nmeros

y la

resta

de

nmeros

brevemente

slo
sin

alternativa

computacin

tante,

examinamos

I.

fijo.
tambin

suma

de

aritmtica
de

hardware

signo
Por

y
estas

hemos

sin

nmeros

razones,

escogido

Se
de

trataremos

tratarlo

as

resta,

aqu
primero

como

la

un
en

usa

signo.

comple
papel

unidades

de

suma

para

poder

la

ia

de

resta

justificar

en

flo

punto

extender

para

los

Aunque

excluyendo
importante

signo,
juega

signo

computadoras.

algoritmos

en

sin

binarios
con

preci

nmeros

clara-

198

FUNDAMENTOS

basndonos

mente,

de

acto

el

de

las

duce

del

mente

El

mayor.

circuitera

una

del

coste

resta

COMPUTADORAS

el

hardware,

de

empleo

extrao

que

alternativa,

Como

nmeros

admitido

el
el

restar

de

como

minuendo

y restando

de

operacin

podemos
el ejemplo

en

que

menudo

con

esta

recurre

substraendo

el

comparando
mtodo

un

y costosa.
los
mismos

Usando

priori
complemento.
a

uso.
en

realiz

se

ineficaz

minuendo.

DE

aritmticas

la

l-3.

del

representaciones

Seccin

menor

el

en

fe,
la

En

LGICO

DISEO

DEL

comparacin

pro

simple

substraendo
de

la

Seccin

que

el

substraendo

resta

1-3,

tenemos

11100

Acarreos:

10011

Minuendo
Substraendo

11110

Diferencia

10101

Diferencia
Si

no

es

menor

en

la

hay

ningn

acarreo

el

que

posicin

mayor

ms
el

que

y.

por

significativa,

el

tamo,

el

esto

examinando

hacer

positivo

es

azul,

en

resultado

negativo,

ser

Si

y correcto.
sabemos

entonces

debe

el

sabemos

entonces

resultado

indicado
Entonces,

0101!

ms

posicin

significativa,

minuendo.

Podemos

magnitud.

la

en

minuendo

correcta

resultado

del

clculo

ocurre

que
necesitaremos

acarreo

un

el

substraendo

siempre

es

corregir

su

ocurra

un

que

acarreo:

M
Observe
de

lugar
rior

que

el

este

resultado,

2"

sumando
la

el

representa

2"

del

acarreo

es

en

la

se

obtiene

que

significativa.

ms

posicin

la

restando

En

frmula

ante

2":

de

2"
En

valor

deseada

magnitud

el

anterior,

ejemplo
general,

En

la

100000
de

resta

10101

dos

2")

01011

nmeros

la

es

que

de

(M

magnitud

ndgitos.

en

correcta.

base

hacerse

puede

como

sigue:
1.

Reste

2.

Si

no

3.

Si

se

2"
La

un

2n.

El

la

resta

N
un

acarreo

un

signo

nmero

binario

As

empleo
Resta
binaria

del

minuendo

al

el

2"
paso

3.

complemento

binaria
01100100

signo
-

de

tomando
2

en

10010110.

resultado

un

estamos
a

sin

en

la

el
resta

correcto.

resta

se

complemento
Tenemos:
10011110

Minuendo:
Substraendo:

inicial

1CX)

11001110

10110

a
con

denomina

se

complemento

01100100

dgitos

ilustra

se

Acarreos:

Resultado

positivo

es

diferencia.

resultado.
obtener

para

resultado

el

y la

entonces

menos

de

N,

entonces

final,

en

del

M.

final,

acarreo

nmero.

5-1

EJEMPLO
Realice

aade

se

a2 del

substraendo

hay ningn
produce

de

resta

menta

el

el

siguiente

2 de

comple
la

diferencia

ejemplo.

de

El

final

acarreo

implica

la

100000000

Resultado

inicial

Resultado

Para
a

implementar

Adems,
2 para

la

realizar

posiblemente
del

correccin.

sumador-restador

operaciones
complementador

Si

complemento

complementador
de

entonces

resta,

Si

complementador.
Tal
de

puede
ciones

las

modo

este

hardware,
sobre

la

dichos

bloques

en

la

de

Si

salidas

del

restador

del

multiplexor

entonces

suma,

de
el

diagrama

se

muestra

el

en

sin

Si

es

aplica

lo

necesario.

de

del

salidas

de

seleccionando

el

0,

operacin

una

las
0

un

saca

valor

seleccionando
se

entonces

circuito

Este
tiene

cambios.

las

realicen

extremo,

final

acarreo

en

un

bloques
la Figura

de

ambos

que

complemento

sumador,

un

El

modo

acarreo

un

de

restador.

entrada

operacin

una

produce
entrada

de

restador.

del

salidas
las

se
su

resta.

ini

resta

complementador

un

restador.

un

y la
funcionales

suma

al

como

resta

las

un

sumador.

del

circuito

este

gustara

empleando

la

muestra

veremos,
nos

hacer

es

salidas

como

2 de

aplica

se

efectuar

la

2 selectivo

2 para

tanto,

la

para

bien

necesitamos

por

recibe

restador

un

restador

segundo

ahora,

sumador

durante

2 selectivo

el

al

necesita

se

un

emplea

que
tanto

paralelo.

en

bits

aplican

se

el

entonces

de

entradas

Las

5-7.

Hasta

complementador

un

mtodo

utilizar

se

-00110010

este

necesario,

sea

11001110

final

empleando

resta

una

cuando

199

correccin:

2*

cial.

ARITMTICOS

CIRCUITOS

FUNCIONES

es

la

compartir
notacin

la

combinacin

del

ms

de

complejo

lgica
complemento.

entre

el

sumador

As.
estudiaremos

sumador-restador.

antes

y
de

ir

ms
ms

con

FIGURA

5-7

Diagrama

de

bloques

de

un

sumador-restador

binario

all

detal es

en

cantidad

la

tambin

Esto

restador.

el

mentos.

reducir

Para

las

se

considera
los

comple

200

LGICO

DISEO

DEL

FUNDAMENTOS

DE

COMPUTADORAS

Complementos
tipos

dos

Hay
vimos

para
el

ry

ios

los

nombres,

nmeros
Sin

slo

(2"

de

partir

1)

n.2"

restando
I

todos

los

Los

siguientes
El

De

9.

7.
Dado

unos

de

1011001

unos

de

0001111

bits,

15),

respectivamente.
n
dgitos

empleando
el complemento
mento

101100

es

nuevo,

para

externo

de

[ I +

de

cativos

y el

ms

0 y los

I por
los

zan

su

valor
del

Resta

con

primer

l,

es

0100110.

es

I 10000.

9 de

un

nmero

en

(r

1 para

decimales,
y

consiste

en

I.

Por

respectiva
operaciones,

sus

seguido
si

puede

de

0,

obtiene

1-0=1

Por

respectivamente.

cambiando

todos

complemento

tantos
tenemos
se

ocurrir
a

Aicomo

por
4.

binario

nmero

1,

forma

se

un

un

de

de

1 de

ejemplo,

de

funcin

los

cada

hexadecimal

1 por
de

uno

caso

de

0 y

los

bits.

complemento
/V]

1)

tarde,

son

posicin

se

obtiene

0,

es

la

suma.

y
Estos

se

el

complemento

comple

2 del

complemento
ignorando

tambin

simplificar

para

I al
a

conseguido

consigue
con

un

del

valor

debe
se

complemento

conceptos

tiles

muy

sumando

I al

2"

resultado

especial
Comparndolo

caso

el

ha

el

un

dgito

como

que

extra.

ejemplo,
se

cada

define

es

Este

la

sumando

suma

de

Por

bits.

I)

obtiene
esta

de

1 de

1}.

Aise

7 de

restando

2 de

(n
el

complemento

obtiene

se

complemento
especial

retirando

el
-

el

decimal,

nmero

un

el

0 por

el

complemento
primer

restantes

la

izquierda

observe

esto,

ver
es

1101100

reemplazando
el primer
dgito
por
dgitos
el complemento
que

mencionar
Para

2 de

1 por
es

I y

bases,

otras
a

importante
original.
complemento

inalterados

dejando
los

entonces

y el

1. En

formar

puede

se

reemplazando

orden

menor

bina
1.

el

De

acarreo

mantienen

para
2 y el

el

que

Ai.

en

los

signifi

menos

4 bits

ms

dejando
significativo

base

r,

de

la

bits

restantes

obtiene

resta

valores

de

0
los

en

se

y
otros

se

los
I

por

0010100

nulo

no

todos
los

igual
los

reempla

se

1.
del

devuelve

complemento

complemento

devolviendo

el

2 de
nmero

Ai

es

2n

el

2"

Ai.

original.

IV)

nme

y el

com

complementos

anterioridad,
sumador

un

significativa

2 tambin

es

plemento

sustituaye

se

complemento

su

binarios

la

el
para
resultado

bits

de

ms

dgitos

Tambin

resultado

As,

0 de

dos

base

complemento

binarios

ya

complemento
la

2 y el

que

resta.

significativos.

los

de

nmeros

define

se

binario

binario,

que

veremos

la

da
n

{[(2'
010100yse

ms

complemento

El

2"
de

el

0.

de

razn

0 de

Ai

0100

Como

hardware

ndgitos,

nmero

en

observamos

I.

posicin

la

bases.

otras

de

La

resiador

decir
/V

0.

resta

nico

es

de

Ai

1.

rio

la

y
un

15

complemento

nmero

los

nmeros

que

complemento
a

(decimal

valor
a

base,

numricos:

el

el

la

denomina

se

2.

NOT

ejemplos

N^ 0 y 0 para

tener

del

dos

los

por

un

primero

para

binario

aplicando

es.

representado
el complemento
As,
los
dgitos
del
bit
original

I de

1 esto

y el

un

restar

cambio

el

similar,
F

Al

provoca

son

para

I.

complemento

por

octal,

de

(1111)2.

complemento

complemento

en

nmero

un

binario

de

que

manera

nmero

2" por

1 y
Nde

nmero

est
a

binario

un

complemento
complemento

El

Con

24

el

consiguiente,

ro

inters

El

Cuando

1).

el

son

el

1.

menos

1, 0 y

nuestro

representa

se

lo

mencionados

complemento

base-r

en

base

complementos

dgito

0.

nmero
es

cada

un

(I0000)2

los

jV.

como

24

tipos
el

de

sistema
la

complemento

y
ahora

embargo,

trataremos

complemento

dos

binarios,

mente.

se

cada

para

y e!
denomina

2.

segundo

los

por

complementos

de

base

comentamos

y del

restador.

nuestro

Respaldados

deseo
por

de

los

simplificar
complementos

el

hardware
nos

la

compartiendo
preparamos

definir

lgica
un

pro

FUNCIONES

cedimiento
La

te.

la

para
binaria

resta

binaria

resta

de

dos

la

emplea

que
nmeros

suma

lgica

la

sin

dgitos

de

ARITMTICOS

CIRCUITOS

del

signo

correspondien

complemento
puede

N.

201

realizarse

siguiente

del

modo:
1.

el

Sume

complemento

2 del

2.

Si

M^

N,la

mientras
3.

Mla

<jV,

que
sin

signo
signo

5-2

EJEMPLO
Dados

dos

do

ms

sin
3.

paso

la

del

signo

nmeros

del

caso

cundo

menos

Al

respuesta

signo,
trabajar

no

hay
papel

con

<K)

2.

Tenemos:

Complemento

2 de

Suma
el

Ignorar

Complemento

el

que

de

sumar

de

la

la

suma

el

hay

complemento
minuendo

al

Ejemplo

redondeo

Resta
5-2

menos

binaria
usando

puede

que

el

2 X de

1101111)=
mediante

hacer

el

complemento

substraendo
final.

acarreo

2.

produce

0010001

una

Desechar

complemento

Debido

acarreo

es

que

suma

el

el

esto,

final

operaciones

signo

mediante
en

complemento

complemento

en

sumas

I.

Aqu,

tenemos:

I.

Re

resultado
menos

acarreo.

sin

usan
Y

I1011II

se

produce

del

resta

1000011

del

complemento
se

la

final.

tambin
I

es

cuando

denomina

5-3

bits.

0101100

(complemento

signo
a

correcta
se

el

sin

10010001

2 de

acarreo

nmeros

diferencia

EJEMPLO

Repita

de

resta

de

-10000000

Suma

La

corregido

0111101

cuerde

queremos

conservar

0010001

Respuesta:

del

ausencia

1010100

Respuesta:

No

la

aun

X realice

27

acarreo

la

que.
resultado

un

por

Si

resultado

=1000011.

conseguir

negativo.
del

complemento

en

Note

reconocemos,

nmero

un

el

M).

anterior.

lpiz,

-{N-

de

manera

M).
2 de

complemento

resultado

procedimiento

separadamente

signo

10101

el

ninguna

guardar

el

cambiarse

sin

binaria

complemento

en

ilustran

igual
el

obtener

dejando

N.

ser

que

final,

acarreo

tomando

para

adelante

debe

se

binarios

nmeros

delante

debe

resultado,

Resta

operaciones

el

Deseche
lo

por

correcciN n

una

menos

aparecen
con

el

final,

acarreo

el

que

para

2n

2".

final

acarreo

M.Realice

un

tratando

estamos

final.

acarreo

producir

no

2 de

poniendo

ejemplos

Los

minuendo

suma

N)

un

al

resultado

complemento
suma

(2"

producir

suma

como

Si

substraendo

sumar

que
1

202

FUNDAMENTOS

DISEO

DEL

LGICO

DE

COMPUTADORAS

Y
X

Complemento

1010100

de

uno

del

0111100

10010000

acarreo

Respuesta:

100001!

de

Suma

Y=

Complemento
No
Y

Respuesta:
Observe

5-4

el

que

ste

que

hay

(complemento

de

el

negativo

complemento

formar

de

aadirle

como

el

complemento
signo,

C0

tenemos

es

0, el

circuito

A^

I.

Esto

el

compleAmento

realiza

En

habitual
a

operacin
0

de

cir

de

del

entrada

usada

no

complemento

en

el

resultado

realiza

se

selec

complementador

un

los
su

acarreo

correccin

de

en

1 y

partir

entrada

complementar

que

con

vez

0.

Si

operacin

los

un

sumador

y la

entrada

1.

igual

4 bits.

sumadores

sumador,

completos
el

5=1,

complemento

entrada

5-5,

con

completo.
se

2 de

Para

completo.

En

I el

de

una

el

conviene

en:

los

nmeros

el

funcionamiento.

circuito

se

B,

C0
A

5-8

se

Cuan
convierte
la

Esto

Figura

de

de
1

comn.

la

entradas

las
valor

2 de

Figura

realiza

binario

S controla

entrada

tenemos

la
sumador

sumador

un

sumador

5 y
reciben

de

si

y cuando
la

B.Cuando
+

La

se
a

con

cada

que

circuito

un

con

recibe
+

2 de

el

como

del

operacin
B emento
el compl

+
a

paralelo
correspondiente

La

en

un

exclusiva

realiza

es

de
como

OR

la

2.

tenemos

La

ms

1 y una
la resta

final.

exclusiva

OR

funciona

B,

suma,

en

combinar

puerta
sumador-restador

circuito

la

pueden

se

puerta

complemento

segunda

igual

ser

una

circuito S

el

terminal

debe

I de

resta

circuito

0.

rreo

cada

Bsi

Cada

restador.

Bconsiste
entre

la

de

complemento

el

opera

complemento
la

y
una

Estas

fcilmente

implementa

se

el

ser

el

haciendo

el

acarreo

una

resta

interconectados

sumador

y
2 por

la

5-7.

acarreo

y
un

do

ya

realizamos

necesario.

es

tomando

conseguimos

usando

despus
produce

restar

da

1 la

manera,

se

no
un

obtener

complemento

esta

si

Figura

la

incluyendo

muestra

suma,

de

operacin
Cuando

sumar

para

complemento

puede

se

de

la

sumador.

selectivo
el

suma

sumador-restador

suma

hace

la

I de

suprimido

que

econmicamente

muy
correccin

de

para
de

El
la

que
De

1.

menos

colocados

La
se

paso

de

entrada

sin

el

circuito

inversores
+

obtiene

signo
cualquier

El

se

mientras

peso.
a

un

como

La

menor

igual

en

empleando
tivo

complemento

mientras

paralelo

2.

el

bit

sumador,

complemento

un

complementador

un

Empleamos

El

2 hemos

IV,

usando

sumador-restador.

1 al

del

el

apropiado

substraendo

lograr

inversores,

sumador

-0010001

1101110)=

tomando

complemento

complementador

el

un

mndole

I y el

modernos.

cuitos

de

uno

empleado.

un

complementamos
se
pueden

para
sistemas

1101110

obtiene

se

complemento

necesitamos

resta

0101011

BINARIO

solamente
ciones

1000011

SUMADOR-RESTADOR
Usando

1010100

final.

acarreo

resultado

tipo

el

es

uno

-+1
0010001

Y~X

1000011

Suma

Redondeo

1010100

B.

en

de

entrada
1.

En

un

Cuando

Br
este

aca

caso,

FUNCIONES

A$

B\

j4>

Bj

FIGURA

binarios

En

seccin

la

ayudarn
Los

nmero

negativos.
positivo

deben

representar
el

convencional

Es
con

rio

es

signo,
quien

bit

Si

nmero.
el

bit

el

como

cuando

signo

menos

representacin
En

este

indicando
ca

el

Los

sistema,

el

signo.

sta

+9

la

cadena
sin

de

la

es

en

magnitud
de

representacin

bit

del

es

bits

el

considerada

bit

del

equivalente

del

de
un

smbolo

en

emplea

se

que

un

designa

representacin
representacin
+

de

como

izquierdo

extremo

binario

no

signo

izquierdo
ser

considera

se

signo,
el

extremo

que
el

usua

con

representan

Normalmente,

con

binarios
El

puede

extremo

de

nmeros

los

puesto
cuando

tipo

sistema

una

de
01001

del

negativos.
nmeros

binario

representa
-9

el

nmero
el

9 binario.

el

denomina

se

resto

bits

posicin

antemano

el

signo),

de
la

el

de

11001

representan

conoce

consiste

nmero

en

Si

bits.

computadora.

una

entonces

con

bits

signo
1

cadena

binario
de

el

porque
bits

signo

con

la

(en

nmero

un

se

el

signo.
signo
signo,

sin

es

ejemplo,

en

de

nmeros

y los

signo

sin

sin
el

binario
Por

y el

costumbre

es

nmero

los

un

computadoras

consecuencia,
del

va

menos

las

I para

representan

se
o

hardware,

re

los

para

signo

un

significativa

ms

Para

signo.

especfica

En

nmero.

un

binarios

representa

nmero

que

sin

nos

que

un

confusin

hay

Esta

nmero.

magu-

signo
o

bit

un
en

la

(0 1)
aritmti

ordinaria.
la

En
de

signo

cuatro

de

positivos

con

es

nmeros

por

del

nmeros

los

es

como

complementos

indica

se

posicin

nmero

ltimo

los

notacin

una

limitaciones

nmeros

ambos,

similar,

Esto

la

cuando

signo)

restantes
y los
los
bits
ya
de nmeros

identificando
tud.

sin

signo

los

para

nmero.

manera

considera

se

con

del

el
en

bits

el

que

De

las

izquierdo

binario

signo.

mero

el

peso

0,

es

Debido

como

embargo,
negativo

nmero

de

extremo

supone

mayor

9 (en

izquierdo
25

del

se

de

si

de

extenderemos

Ahora

signo.

usos

representarse

cadena

una

otros

sin
un

que

en

determina
el

el

emplear
comprender

consisten

pueden

I y 0, incluso
bit
colocado

un

sin

nmeros

incluyendo

ms.

con

de

resta

necesitamos,

signo

con

es

importante

entonces

es

signo

signo,

ordinaria,

un

la

nmero

aritmtica
por
todo

representar
Lo

paso

negativ