FASE 3 APLICACIN DE DISPOSITIVOS LOGICOS PROGRAMABLES

(Microelectronica 299008_220 )

POR
JOSE PABLO SALAMANCA PLAZAS
C.C. 74.080.769
JHONSON DIAZ TORRES
C.C 74183561
ASRISTOBULO BARRERA

Presentado al Tutor:
NESTOR JAVIER RODRIGUEZ

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD

CEAD SOGAMOSO
05 de mayo de 2015

INTRODUCCIN.
El Incremento de popularidad y de utilizacin de los dispositivos lgicos
programables o PLDs est siguiendo un proceso solamente comparable al que
hace algunos aos acompa a los microprocesadores. Los PLDs se utilizan
en casi todos los nuevos equipos electrnicos de control, industriales, de
consumo, de oficina, de comunicaciones, etc.
Desde finales de la dcada de los sesenta, los equipos electrnicos digitales se
han construido utilizando circuitos integrados de funcin lgica fija, realizados
en pequea o mediana escala de integracin. Para las realizaciones muy
complejas que exigiran un nmero elevado de circuitos integrados (CI) de
funcin fija, se utilizan circuitos diseados a medida que slo sirven para una
aplicacin. Son los llamados CI especficos a una aplicacin o ASIC
(Application Specific Integrated Circuit).
Por regla general, los ASICs los producen los fabricantes de CI con las
especificaciones proporcionadas por el usuario. Los equipos realizados con
ASICs ocupan menos espacio, son ms fiables, consumen menos energa y en
grandes series resultan ms baratos que los equipos equivalentes realizados
con CI de funcin fija. Por otro lado, estos circuitos son muy difciles de copiar.

INFORME GENERAL
El grupo de trabajo colaborativo como actividad final de fase subirn estos
aportes desarrollados anteriormente en un documento de estructura de informe
libre (el grupo de trabajo colaborativo escoge los tems que deber llevar el
informe) incluyendo los links de los videos y pgina de blog, el informe solo
ser la evidencia del desarrollo de la actividad. Este informe lo subirn al
entorno de evaluacin y seguimiento al link Trabajo Colaborativo Fase 3
Resumen sobre las lecturas de la unidad 3 para crear el libro de
presentacin usando calameo.
En este trabajo se describe las metodologas de diseo de circuitos FPGAs y
circuitos FPAAs tambin se presenta una descripcin de la terminologa,
evolucin y las arquitecturas de los circuitos FPGAs y circuitos FPAAs, los
cuales suministran una solucin eficaz a los problemas de rpido prototipaje y
simplifican la tarea de disear circuitos electrnicos anlogos.
Anlisis de aplicaciones de los circuitos lgicos programables
FPGAs
La invencin del microprocesador retras al menos una dcada la aparicin del
primer dispositivo FPGA. Siempre teniendo en mente las ventajas e
inconvenientes de los ASIC, Xilinx sac al mercado un Gate Array programable
por campo, es decir, la sustitucin de la interconexin fija de los Gate Arrays
por una serie de pistas metlicas conectables por transistores de paso
controlados por un conjunto de bits de control almacenados en una memoria
interna. De hecho, la interconexin reconfigurable ya haba sido detallada en un
artculo de 1967 [6]. As, estos dispositivos surgen en 1985 con el nombre de
LCA (Logic Cell Array), aunque posteriormente se renombraron como FPGA
(Field Programmable Gate Array)
Arquitectura general
Bsicamente, en una FPGA la lgica se divide en un gran nmero de bloques
lgicos programables que son individualmente ms pequeos que un PLD
(figura 1). Se encuentran distribuidos a travs de todo el chip en un mar de

interconexiones programables y todo el arreglo se encuentro rodeado de

bloques de E/S programables (IOBs). Un bloque lgico programable (CLB o
slice) de FPGA es menos eficiente que un PLD tpico, pero un chip FPGA
contiene muchos ms bloques lgicos que los PLD que contiene un CPLD del
mismo tamao.
Slices: En los slices se realiza la mayor parte de la funcionalidad de la FPGA y
suelen estar agrupados de 2 en 2 o de 4 en 4 formando bloques lgicos
configurables (CLBs). Dentro de este componente encontramos los mdulos
LUT, registros y multiplexores programables en un nmero que depende de
familia de FPGA, pero la arquitectura bsica comn es la que se muestra en la
figura 2.
Figura 1

Arquitectura de una FPGA

Figura 2. Slice simplificado de una FPGA

Los

elementos

programables

ms

importantes

son

los

generadores

reprogramables de funcin lgica, realizadas por las denominadas LUT (Lookup Table) o tablas de bsqueda, que son celdas de memoria SRAM y
multiplexores para seleccionar la salida (figura 3).

Figura 3. LUT de 2 entradas, implementacin de la funcin (AB)

Los generadores de funcin pueden disearse para cualquier nmero de
variables que se desee sin ms que aumentar el tamao de la memoria SRAM
y la ubicacin de selectores que escojan un solo valor almacenado para cada
Combinacin de valores de las variables, de la manera que se muestra en la
figura 4.

Figura 4. LUTs de 2, 3 y 4 variables

Sin embargo, el nmero de variables con que pueden disearse las LUTs no es
trivial. Si intentamos realizar una LUT con un nmero de entradas elevado, el
rea que ocupara sera relativamente grande, con lo que el nmero de slices
dentro de la FPGA se reducira. Si, por el contrario, se opta por LUTs con pocas
entradas, cabran muchos slices, pero la rutabilidad sera complicada, se

necesitaran muchas conexiones por lo que el retardo debido al cableado entre

los slices sera importante. Por lo que puede apreciarse en las figura 5, parece
alcanzarse un compromiso entre el rea y la velocidad usando LUTs de 4
entradas.

Figura 5. Tamao ptimo de las LTUs

En general, los slices contienen alguna lgica adicional aparte de las LUTs para
aumentar las prestaciones y la eficiencia de estos bloques, como biestables
para obtener salidas registradas o lgica para implementar eficientemente
comparadores, contadores o sumadores serie. Adems, como las funciones
lgicas se generan en realidad a travs de memorias SRAM, los propios slices
se pueden configurar para usarlos como bloques de memoria en lugar de
lgica, es lo que se denomina memoria distribuida para diferenciarla de bloques
de memoria especficos que pudiera haber en la FPGA. Los slices ms
prximos suelen agruparse siguiendo esta filosofa en grupos denominados
CLBs o bloques lgicos configurables.
IOBs: Los bloques de Entrada/Salida de las FPGAs cumplen la misma funcin
que las macroceldas de salida en otros dispositivos lgicos programables, pero
con ms controles lgicos, entre los que se incluyen, configuraciones de
entrada y salida combinacionales o registradas, alta impedancia, elementos de
retardo, controles analgicos y otros.
Interconexin programable: Segn se mostr en la figura 1., cada CLB en la
FPGA se encuentra incrustado en la estructura de interconexin, que se
componen en realidad de cables con conexiones programables para ellos.
Inicialmente, se dispona de unas interconexiones heterogneas de propsito
general, aunque en la dcada pasada se evolucion hacia una estructura de

interconexin jerrquica, tal como se muestra en la figura 6. Las lneas del

grupo del reloj estn optimizadas para su uso como entradas de reloj a los
CLB, proporcionando un retardo corto. El conjunto de lneas simples se
optimizan para conectividad flexible entre bloques adyacentes, pero en mayor
cantidad y sin la limitacin unidireccional de las lneas directas.

Figura 6. Estructura de interconexin de una FPGA XC4000 de Xilinx

Otros componentes dentro de una FPGA: Las FPGAs muchas veces se
evalan en funcin de la flexibilidad de sus arquitecturas y la consistencia de
los resultados obtenidos de un ajuste despus de que se han efectuado
pequeos cambios de diseo. De esta manera, los fabricantes proporcionan
recursos extra en sus arquitecturas para ayudar a asegurar resultados
consistentes e implementar algunos sistemas de manera muy eficiente. As, si
las FPGAs ms antiguas eran muy homogneas, como las XC4000 , las que
imperan hoy en da, familias como la Spartan-3 o Virtex-4, representantes de la
gama baja y la gama alta de las FPGA de Xilinx respectivamente, disponen de
diversos dispositivos embebidos dentro del dispositivo, como memorias,
multiplicadores, DCMs (administradores de reloj), e incluso microprocesadores.
La FPGA Spartan-3 XC3S200 En la tabla 1 se muestra las caractersticas
principales del dispositivo que puede extraerse de las especificaciones del
fabricante. En este caso se dispone de 2 columnas de 6 multiplicadores
integrados en el dispositivo. Tambin se dispone de 12 bloques de 18Kbits de
RAM. En esta familia, los slices se agrupan de 4 en 4 formando los CLBs,

teniendo un array de 24x20 de estos bloques. Cada slice contiene 2

generadores de funcin (LUT) y 2 flip-flops, acorde con la figura 2.

Tabla 1. Caractersticas principales de la Spartan-3 XC3S200

Cada LUT puede configurarse como una memoria de 16x1 bits o como un
registro de desplazamiento que puede ser de 16 bits como mximo.
Configurados como memoria distribuida, se puede almacenar hasta 30Kbits.
Circuitos aritmticos especficos en FPGA
Algunos de los componentes especficos que ms xito estn teniendo dentro
de las FPGAs son aquellos pensados para resolver de manera eficiente
clculos matemticos complejos. Segn qu FPGA analicemos podemos tener
circuitos aritmticos distintos, ya que estos se van mejorando segn van
apareciendo nuevas familias. Por ejemplo, la Spartan-3, contiene unos mdulos
denominados MULT18x18 bastante sencillos. La Virtex- 4, en cambio, contiene
un mdulo ms avanzado, el DSP48, con mayores prestaciones. La familia
ms potente que tiene Xilinx en el mercado, la Virtex-5, dispone de bloques
DSP48 mejorados, los denominados DSP48E.
Circuitos Anlogos Programables
FPAA (Field Programmable Analog Array)
Son el equivalente anlogo de los FPGA, Es un circuito que puede ser
configurado para implementar una variedad de funciones anlogas, el circuito

consta de un arreglo de bloques anlogos configurables, una red de

interconexin programable y un registro para almacenar los bits de la
configuracin de la FPAA. E n la figura 7, se muestra el diagrama de bloques
para un circuito FPAA

Figura 7. Diagrama de bloques para un FPAA

Terminologa:
Field Programmble analog Array (FPAA): Un circuito integrado, el cual puede
ser programado para implementar circuitos anlogos, usando bloques anlogos
flexibles e interconexiones.
Field Programmable Mixed Analog - Digital Array (FPMA): un circuito integrado,
el cual contiene un FPAA y un FPGA, es tan flexible como los bloques
configurables y se puede programar para implementar circuitos de seal mixta.
Electrically Programmable Analog Circuit (EPAC): un circuito FPAA versin de
IMP Inc; EPAC es una marca registrada del fabricante IMP Inc.
Field Programable Analog Device

(FPAD): es el nombre que utilizando el

frabicante Zetex para un FPAA.

Totally Reconfigurable Analog Circuit (TRAC): Nombre para los circuitos FPADs
fabricados por Zetex.
Reseau Analoguique Programmable (RAP): Nombre en Frances para un FPAA.
Configurable Analog Block (CAB): Celda analgica bsica y programable.

Field Programable System One a Chip (FIPSOC): un chip que integra un FPMA
y un microcontrolador, este chip es comercializado por la compaa SIDSA.
Evolucion de los FPAAs

Estos surgieron con la necesidad

de desarrollar circuitos integrados que

permitieran programar e implementar circuitos de seal mixta en solo chip es

por ello que desde la dcada del 80 hasta el presente, varias compaas y
grupos de investigacin, han anunciado y desarrollado sus productos, tal como
se muestra en la tabla 2.

Tabla 2. Evolucin de los FPAAs

FPAAs Comerciales.
Actualmente 3 compaas fabricantes de semiconductores producen estos
circuitos, como se muestra en el tabla 3.

Tabla 3. FPAAs Comerciales

Circuitos FPAAs de Lattice

El elemento funcional activo bsico de estos circuitos, dependiendo de la
arquitectura especfica del circuito IspPAC, puede ser un amplificador de
instrumentacin, un amplificador sumador u otra etapa activa elemental.

Figura 8. Diagrama de bloques de un PACBlock

Circuitos FPAAs de Zetex
Estos son: TRAC020 y TRAC020LH (Versin del TRAC020 de baja potencia) A
continuacin se muestra el diagrama de bloques bsico del TRAC020.

Tabla 4. Circuitos FPAAs de la familia IspPAC

Figura 9. Diagrama esquemtico del TRAC020s

Este circuito se basa en una nica celda anloga configurable, la cual es
flexible a la programacin para llevar a cabo sus diferentes funciones. Estas
funciones son combinadas para implementar un sistema de procesamiento de
seal o acondicionamiento de seal. Ellas tambin facilitan el uso de las
tcnicas estructuradas de diseo matemtico.
Circuitos FPAAs de Anadigm
El

FPAA AN10E40,

es

un

dispositivo

adecuado

para

el

diseo

implementacin de diferentes circuitos anlogos basados en usar la tcnica de

diseo SC (switched- capacitor). Este circuito dispone de macros llamados
IPModules, los cuales implemnetan las funciones de amplificacin, suma,
integracin, diferenciacin, comparacin y rectificacin, fuentes de DC (Voltajes
de referencia), filtros, osciladores senoidales, y circuitos S/H (simple and Hold)
y T/H (Track and Hold), es decir, puede ser usado en diversas aplicaciones
tales como: Filtrado de seales, implementacin de circuitos de control,
generadores de seal, etc.
El chip se divide en 20 bloques anlogos configurables, cada uno con un
amplificador operacional, cinco bancos de capacitores e interruptores tal como
se muestra en la figura 10.

Figura 10. Diagrama de bloques de un CAB.

Cuatro de los bancos de capacitores se localizan entre el bloque de
interconexin interno y los interruptores, y un banco de capacitores esta en
lazo de realimentacin del amp-op. En lado izquierdo de los bancos de
capacitors existen diversas etapas de entrada (a las cuales llegan las entradas
local inputs) y sus salidas llegan a los bloques de interruptores y al lado
derecho del amp op, estn las salidas del CAB.
La informacin para las interconexiones y el comportamiento de los CABs es
almacenada en el bloque SRAM, la cual es cargada durante la configuracin, el
proceso de configuracin tpicamente ocurre al energizar el circuito, pero puede
ser reiniciado en cualquier momento. La habilidad para reconfigurar el bloque
SRAM en cualquier momento le permite al usuario gran flexibilidad para disear
un sistema. El AN10E40 (ver figura 11) es programable lo cual permite una
gran flexibilidad para disear diferentes circuitos para procesamiento anlogo.

Figura 11. Diagrama de bloques de la Matrix del AN10E40

METODOLOGIA DE DISEO USANDO CIRCUITOS FPAAs

Esta seccin describe una metodologa simple para disear circuitos anlogos
usando FPPAs, y las estrategias usadas para simular e implementar el diseo
en un simple circuito FPAA. La metodologa de diseo consiste en:
Diseo anlogo sin componentes externos:

Definir las especificaciones y requerimientos

Diseo del circuito anlogo usando PAC Designer.
Simulacin (anlisis AC) del circuito usando PAC Designer para obtener

la respuesta AC
Simulacin, (Anlisis transitorio) del circuito usando ORCAD para

verificar la respuesta en el dominio del tiempo.

Implementacin del diseo usando un circuito FPAA.
Test del circuito diseado.

Diseo anlogo con componentes externos

Definir las especificaciones y requerimientos.

Considerar las limitaciones de los circuitos IspPAC
Diseo del circuito utilizando ORCAD para obtener la respuesta AC
Simulacin, (Anlisis transitorio) del circuito usando ORCAD para

verificar la respuesta en el dominio del tiempo.

Implementacin del diseo usando un circuito FPAA.
Test del circuito diseado.

ETAPA 3:

En la etapa 3, los diseadores debern crear el ltimo integrado capaz de

controlar las cmaras de vigilancia, dado que solo se tienen cuatro cmaras, se
debern mover en un rango de derecha a izquierda segn un tiempo dado,
para ello se ha establecido un led de indicacin de vigilancia en el saln 1 y el
saln 2, para ello de a creado la siguiente tabla con las condiciones que se
debern disear para obtener el circuito integrado:
TABLA 1- CONDICIONES DEL CIRCUITO
LED DE

LED DE

TIEMPO

CAMARA 1

CAMARA 2

CAMARA 3

CAMARA 4

VIGILANCIA

VIGILANCIA

1
2
3
4
5
6
7

Izquierda
Derecha
Izquierda
Izquierda
Izquierda
Derecha
Derecha

Derecha
Izquierda
Izquierda
Derecha
Izquierda
Derecha
Derecha

Derecha
Derecha
Derecha
Izquierda
Izquierda
Izquierda
Derecha

Derecha
Derecha
Derecha
Izquierda
Izquierda
Izquierda
Izquierda

SALON 1
Derecha
Derecha
Derecha
Derecha
Izquierda
Izquierda
Izquierda

SALON 2
Izquierda
Izquierda
Izquierda
Derecha
Derecha
Derecha
Derecha

Como se debe tener en cuenta para el diseo del circuito que los sensores,
actuadores, motores y dems elementos que intervienen se deben tomar como
estados de entrada y salida al circuito 1 y 0, vamos a tomar para el giro del
motor de la cmara hacia la derecha un valor de 1, y para el giro de las
cmaras hacia la izquierda el valor de 0.
TABLA 2- ENTRADAS SALIDAS CONTROL DE LAS CAMARAS

TIEMPO
1
2
3
4
5
6
7

CAMARA 1

CAMARA 2

0
1
0
0
0
1
1

CAMARA 3

1
0
0
1
0
1
1

1
1
1
0
0
0
1

LED DE

LED DE

CAMARA 4

VIGILANCIA

VIGILANCIA

1
1
1
0
0
0
0

SALON 1
1
1
1
1
0
0
0

SALON 2
0
0
0
1
1
1
1

TABLA 3 TIEMPOS MOVIMIENTO DE LAS CAMARAS Y SUS ESTADOS DE

ENTRADA LA CIRCUITO DIGITAL
TIEMPO

DISEADO

PARA

MOVIMIENTO DE LAS CAMARAS

1

EL ESTADOS

DE

ENTRADA

CIRCUITO DIGITAL DISEADO

000

AL

2
3
4
5
6
7

001
010
011
100
101
110

Con la tabla anterior se deber disear el circuito digital, teniendo en cuenta las
compuertas que debern usar para que pueda dar solucin a las condiciones
planteadas en la etapa 3, del caso de estudio .
SOLUCION AL PROBLEMA PLANTEADO
Metodologa
Determinar
a) Tabla de verdad teniendo en cuenta los estados de entrada al circuito
digital para cada tiempo dado que activara y desactivara el giro de las
cmaras, se va a realiza una tabla de verdad por cada salida, o sea una
que cumpla con las condiciones de la salida uno correspondiente a la
cmara uno otra para la cmara 2 y as sucesivamente hasta completar
las seis expresiones booleanas que necesitamos para realizar nuestro
montaje en el simulador DSCH y obtener su Layouh en Microwind.
b) Expresin booleana, una vez diseadas las tablas de verdad obtenemos
las ecuaciones Booleanas por cada tabla, vamos a reducir estas
expresiones booleanas con suma de productos utilizando los 1 de cada
salida para luego escribir cada expresin, y luego simplificar por medio
de mapas de Karnaugh.En este caso utilizar el mtodo de suma de
productos o productos de sumas da lo mismos teniendo en cuenta que
en todas las tablas de verdad el nmero de (unos y ceros) en sus
respectivas salidas es igual 4 as lo resolveremos con la suma de
productos y obtenemos la respectiva simplificacin
c) Circuito Lgico vamos a dibujar nuestro circuito lgico utilizando las seis
expresiones lgicas una por cada salida de la tabla de verdad, (cmara
1, cmara 2, cmara 3, cmara 4, led de vigilancia saln 1, led de
vigilancia saln 2 ya simplificadas, se implementara utilizando las tres
entradas correspondiente a los estados de entrada al circuito digital

d) Realizar

la

implementacin

en

simulador

DSCH

utilizando

expresiones boOlenas que se van a encontrar a continuacin

a. Tabla de verdad para la primera salida (cmara 1)

ENTRADAS
B
0
0
1
1
0
0
1

A
0
0
0
0
1
1
1

C
0
1
0
1
0
1
0

SALIDA
CAMARA 1
0
1
0
0
0
1
1

Expresin booleana (maxitermins)

. B . C+ A . B .C + A . B . C

Camara 1= A

Utilizamos el mapa de Karnaugh para reducir la expresin

BC
A

B C

B C

BC

B C

A
1

Agrupamos de la siguiente manera en el mapa de Karnaugh

las

Obtenemos la simplificacin de las expresiones booleanas

.C + A . B . C
camara 1= B

Tabla de verdad para la segunda salida (cmara 2)

A
0
0
0
0
1
1
1

ENTRADAS
B
0
0
1
1
0
0
1

C
0
1
0
1
0
1
0

Expresin booleana (maxitermins)

. B.
C+
A . B .C + A . B . C+ A . B . C
Camara 2= A

Utilizamos el mapa de Karnaugh para reducir la expresin

SALIDA
CAMARA 2
1
0
0
1
0
1
1

BC
A

B C

B C

B C

BC

A
1

La ecuacin booleana no se puede agrupar por lo tanto no se puede simplificar.

. B.
C+
A . B .C + A . B . C+ A . B . C
Camara 2= A
Tabla de verdad para tercera salida (cmara 3)
ENTRADAS
A
B
0
0
0
0
0
1
0
1
1
0
1
0
1
1
Expresin booleana (maxitermins)

C
0
1
0
1
0
1
0

SALIDA
CAMARA 3
1
1
1
0
0
0
1

.B
. C + A . B . C+ A
. B . C+
A . B . C
Camara 3= A
Utilizamos el mapa de Karnaugh para reducir la expresin

BC
A

B C

B C

BC

B C

A
1

Agrupamos de la siguiente manera en el mapa de Karnaugh

Obtenemos la simplificacin de las expresiones booleanas

. C+
A
. B+B

camara 3= A
C

Tabla de verdad para cuarta salida (cmara 4)

A
0
0
0
0
1
1
1

ENTRADAS
B
0
0
1
1
0
0
1

Expresin booleana (maxitermins)

. B.
C+
A . B .C + A
.B.C

Camara 4= A

C
0
1
0
1
0
1
0

SALIDA
CAMARA 4
1
1
1
0
0
0
0

Utilizamos el mapa de Karnaugh para reducir la expresin

BC
A

B C

B C

BC

B C

A
1

Agrupamos de la siguiente manera en el mapa de Karnaugh

Obtenemos la simplificacin de las expresiones booleanas

. C+
A
. B
camara 4= A

Tabla de verdad para quinta salida (led de vigilancia saln 1)

ENTRADAS
B

SALIDA
Led de

vigilancia
0
0
0
0
0
1
0
1
1
0
1
0
1
1
Expresin booleana (maxitermins)

saln 1
1
1
1
1
0
0
0

0
1
0
1
0
1
0

. B . C+
A
. B .C+ A . B . C + A
.B.C
led salon 1= A
Utilizamos el mapa de Karnaugh para reducir la expresin

BC
A

B C

B C

B C

BC

A
1

Agrupamos de la siguiente manera en el mapa de Karnaugh

Obtenemos la simplificacin de las expresiones boleanas

. C+
A . B+
A
. C+ A
.B
Led salon1= A

Tabla de verdad para sexta salida (led de vigilancia saln 2)

ENTRADAS
B

SALIDA
Led de

vigilancia
0
0
0
0
1
1
1

0
0
1
1
0
0
1

saln 1
0
0
0
1
1
1
1

0
1
0
1
0
1
0

Expresin booleana (maxitermins)

. B . C+ A . B . C + A . B .C + A . B . C

led salon 2= A
Utilizamos el mapa de Karnaugh para reducir la expresin

BC
A

B C

B C

B C

BC

A
1

Agrupamos de la siguiente manera en el mapa de Karnaugh

Obtenemos la simplificacin de las expresiones booleanas

. B .C + A . C + A . B
Led salon 2= A

ECUACIONES BOOLEANAS
.C + A . B . C
camara 1= B
. B.
C+
A . B .C + A . B . C+ A . B . C
Camara 2= A
. C+
A
. B+B

camara 3= A
C
. C+
A
. B
camara 4= A
. C+
A . B+
A
. C+ A
.B
Led salon1= A
. B .C + A . C + A . B
Led salon 2= A
TABLA 4-condiciones que se deben cumplir para cada uno de los tiempos

TIEMPO

CAMARA 1

CAMARA 2

CAMARA 3

CAMARA 4

LED DE

LED DE

VIGILANCIA

VIGILANCIA

000
001
010
011
100
101
110

0
1
0
0
0
1
1

1
0
0
1
0
1
1

1
1
1
0
0
0
1

1
1
1
0
0
0
0

SALON 1
1
1
1
1
0
0
0

SALON 2
0
0
0
1
1
1
1

SIMULACION Circuito digital general

Condiciones
Para las entradas del tiempo uno A=0 B=0 C=0
Y sus salidas deben cumplir las siguientes condiciones en el estado de las
cmaras recordemos que el 1 representa giro a la derecha y el 0 representa
giro a la izquierda.

Para las entradas del tiempo uno A=0 B=0 C=1

Y sus salidas deben cumplir las siguientes condiciones en el estado de las
cmaras.

Para las entradas del tiempo uno A=0 B=1 C=0

Y sus salidas deben cumplir las siguientes condiciones en el estado de las
cmaras.

Para las entradas del tiempo uno A=0 B=1 C=1

Y sus salidas deben cumplir las siguientes condiciones en el estado de las

cmaras.

Para las entradas del tiempo uno A=1 B=0 C=0

Y sus salidas deben cumplir las siguientes condiciones en el estado de las
cmaras.

Para las entradas del tiempo uno A=1 B=0 C=1

Y sus salidas deben cumplir las siguientes condiciones en el estado de las
cmaras.

Para las entradas del tiempo uno A=1 B=0 C=1

Y sus salidas deben cumplir las siguientes condiciones en el estado de las
cmaras.

LINK DE LOS VIDEOS

Direccin del libro en calameo diapositivas del trabajo para dar solucin al
problema planteado
http://es.calameo.com/read/0042871964a2b97412f37
Direccin del libro en calameo sobre las lecturas referentes a la unidad 3
http://es.calameo.com/read/004287196dceb2055ef01
Direccin del nuevo blog creado en wix para presentacin de la solucin del
problema
http://jhonsondt.wix.com/-299008-7-microelec
Direccin del video del desarrollo de la actividad con la explicacin del
funcionamiento del circuito digital, previamente hecho con las tablas de verdad,
donde se obtuvieron las ecuaciones Booleanas, se simplificaron para luego con
ellas hacer el circuito lgico con la utilizacin del software DSCH y luego
obtener el Layout correspondiente.
https://www.youtube.com/watch?v=HJZVv6SOhVs&feature=youtu.be