TRABAJO COLABORATIVO 2

SISTEMAS DIGITALES SECUENCIALES

POR
JAVIER ANTONIO BUILES VELEZ C.C 71790913
JAIRO ALFONSO AVILA MUENTES

CURSO: 90178
GRUPO: 6

TUTOR DE CAMPUS
CARLOS EMEL RUIZ

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD

ESCUELA DE CIENCIAS BASICAS, TECNOLOGIAS E INGENIERIA
INGENIERIA DE TELECOMUNICACIONES
MEDELLIN - ANTIOQUIA
NOVIEMBRE 2014

Contenido
INTRODUCCIN .............................................................................................................................. 5
OBJETIVOS ...................................................................................................................................... 6
Objetivo General. .......................................................................................................................... 6
Objetivos Especficos. ................................................................................................................. 6
DESCRIPCIN DEL PROBLEMA ................................................................................................. 7
DISEO ............................................................................................................................................. 8
Partes requeridas: ........................................................................................................................ 8
Componentes que se van a utilizar: .......................................................................................... 8
Interpretacin terica de los componentes a utilizar................................................................... 9
Compuerta lgica 7408 ............................................................................................................... 9
Compuerta lgica 7432 ............................................................................................................... 9
Compuerta lgica 7414 ............................................................................................................. 10
Flip Flop tipo D. 7473 ................................................................................................................. 10
Integrado LM 555 ....................................................................................................................... 12
Descripcin de las patillas del temporizador 555 .................................................................. 12
Multivibrador Astable ................................................................................................................. 13
Diagrama de estados ..................................................................................................................... 15
Diagrama de estados en binario .................................................................................................. 15
Tabla de estados ............................................................................................................................ 16
Tabla del estado futuro .................................................................................................................. 16
Tabla de los flip-flops a usar ......................................................................................................... 17
Tablas de estado de Q0, Q1, Q2, Q3 segn el flip-flop J-K .................................................... 17
Mapas de Karnaugh y implementacin con compuertas lgicas ............................................ 18
Simulacin en Proteus ................................................................................................................... 28
Programa en VHDL ........................................................................................................................ 33
BIBLIOGRAFIA ............................................................................................................................... 34

Contenido de Graficas
Grafica
Grafica
Grafica
Grafica
Grafica
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Grafica
Grafica
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Grafica
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Grafica
Grafica
Grafica
Grafica
Grafica
Grafica
Grafica
Grafica
Grafica

1 Tabla de verdad compuerta AND ................................................................................ 9

2 Representacin grfica compuerta AND .................................................................... 9
3 Tabla verdad compuesta OR ....................................................................................... 9
4 Representacin grfica compuerta OR .................................................................... 10
5 Tabla verdad compuesta NOT ................................................................................... 10
6 Representacion Grafica compuerta NOT .......................................................... 10
7 Estructura Flip-flop J-K ................................................................................................ 11
8 Tabla de verdad Flip Flop 7473 tipo D...................................................................... 11
9 Representacin Grfica del integrado Flip-Flop 7473 ............................................ 12
10 555 modo astabl......................................................................................................... 14
12 Diagrama de estados ................................................................................................ 15
13 Diagrama de estados en binario.............................................................................. 15
14 Karnaugh para J0 ...................................................................................................... 20
15 Compuertas lgica en J0 .......................................................................................... 20
16 Karnaugh para K0 ...................................................................................................... 20
17 Compuertas lgica en K0 ......................................................................................... 21
18 Karnaugh para J1 ...................................................................................................... 22
19 Compuertas lgica en J1 .......................................................................................... 22
20 Karnaugh para K1 ...................................................................................................... 23
21 Compuertas lgica en K1 ......................................................................................... 23
22 Karnaugh para J2 ...................................................................................................... 24
23 Compuertas lgica en J2 .......................................................................................... 24
24 Karnaugh para J2 ...................................................................................................... 25
25 Compuertas lgica en K2 ......................................................................................... 25
26 Karnaugh para J3 ...................................................................................................... 26
27 Compuertas lgica en j3 ........................................................................................... 26
28 Karnaugh para K3 ...................................................................................................... 27
29 Compuertas lgica en K3 ......................................................................................... 27
30 Proteus estado 1 ........................................................................................................ 28
31 Proteus estado 2 ........................................................................................................ 28
32 Proteus estado 3 ........................................................................................................ 29
33 Proteus estado 4 ........................................................................................................ 29
34 Proteus estado 5 ........................................................................................................ 30
35 Proteus estado 6 ........................................................................................................ 30
36 Proteus estado 7 ........................................................................................................ 31
37 Proteus estado 8 ........................................................................................................ 31
38 Proteus estado 9 ........................................................................................................ 32
39 Proteus estado 10 ...................................................................................................... 32

Contenido de Tablas
Tabla 1 Estados .................................................................................................... 16
Tabla 2 Estrados en binario................................................................................... 16
Tabla 3 Estados Flip-flop 7473 .............................................................................. 17
Tabla 4 Estados para Q0 y Q1 .............................................................................. 17
Tabla 5 Estados para Q2 y Q3 .............................................................................. 18

INTRODUCCIN
En este trabajo se evidencia el ejercicio de los temas abordados en la Unidad
nmero 2 del mdulo; el cual consiste en la construccin de un circuito secuencial
que permita en un display de siete segmentos la secuencia de diez nmeros de
manera cclica.
Para la realizacin de este trabajo se debe tener en cuenta el uso de los flip-flops
J-K y un temporizador 555 para controlar el tiempo de la secuencia de los diez
nmeros, que para este caso ser de dos segundos en el diseo su utilizara Proteus
con el fin de verificar la funcionalidad de nuestro circuito.
En este trabajo aplicamos los conocimientos de circuitera combi nacional y circuitos
secuenciales de la primera unidad del mdulo de sistemas secuenciales y la unidad
2, para desarrollar el circuito secuencial

OBJETIVOS
Objetivo General.
Disear un circuito secuencial utilizando la circuitera combi nacional que muestre
en un display de siete segmentos los nmeros 1,3,6,9,2,5,8,4,7,0, de manera al
inicial el circuito inicie la secuencia..

Objetivos Especficos.

Identificar y conocer nociones, conceptos, tendencias y terminologa bsicos

que configuran el campo los sistemas digitales secuenciales mediante la
profundizacin de los temas propuestos en la gua de actividades.

Fortalecer y afianzar los conocimientos de circuitos secuenciales estudiados

en las unidades 1 y 2.

Interactuar con los compaeros de grupo y generar aportes que sean

pertinentes con la solucin del diseo solicitado.

Utilizar el sistema en el simulador Proteus el cual incluya todo el diseo del

sistema secuencial

DESCRIPCIN DEL PROBLEMA

Una vez estudiados los contenidos de la unidad 2, usando una circuitera combi
nacional y circuitos secuenciales, se debe disear circuito que permita realizar una
secuencia numrica en decimal de 1 3 6 9 2 5 8 4 7 - 0. El diseo
debe ser tal que cuando se energice el circuito debe de iniciar la secuencia y al
terminarla repetirla de nuevo.
Dentro del desarrollo del proyecto se realizara por media de compuertas lgicas,
flip-flop tipo J-K y un 555 que es el que se encargara de enviar los pulsos para que
el circuito se determina como secuencia de combinaciones binarias de 16 bit.

DISEO
Partes requeridas:
1. 555
2. Compuetas logicasAND y OR
3. Flip-flop tipo J-K
4. Decodificador binario de decimal
5. Display de 7 segmentos
6. Fuente de 5 Voltios DC
Componentes que se van a utilizar:
1. Photo board
2. Compuertas lgicas TTL. 7408, 7432, 7414.
3. Flip Flop tipo D. 7473
4. Integrado LM 555
5. Alimentacin de 5 Voltios
6. Resistencias de 10K, 150K,330
7. Condensadores de 0.1uf, 10uf
8. Decodificador 74ls47
9. Display de 7 segmentos

Interpretacin terica de los componentes a utilizar

Compuerta lgica 7408
El TTL (Lgica Transistor - Transistor) 7408 es un circuito que contiene puertas
lgicas AND.
En las siguientes figuras se visualiza sus caractersticas

Grafica 1 Tabla de verdad compuerta AND

Grafica 2 Representacin grfica compuerta AND

Compuerta lgica 7432
Este circuito integrado consta de 4 puertas OR de dos entradas con salida en
Totem Pole. Su funcin es realizar la suma lgica de las dos variables de entrada.

Grafica 3 Tabla verdad compuesta OR

Grafica 4 Representacin grfica compuerta OR

Compuerta lgica 7414

Efectivamente el 74Ls14 es un disparador Schmitt, lo cual quiere decir que
encuadra la seal de entrada, es decir toma ciertos valores de voltaje para un '0'
lgico y otros para un '1' ; tambin cabe sealar que es un inversor.

Grafica 5 Tabla verdad compuesta NOT

Grafica 6 Representacion
Grafica compuerta NOT

Flip Flop tipo D. 7473

Flip-Flop J-K
El "flip-flop" J-K, es el ms verstil de los flip-flops bsicos. Tiene el carcter de
seguimiento de entrada del flip-flop D sincronizado, pero tiene dos entradas,
denominadas tradicionalmente J y K. Si J y K son diferentes, la salida Q toma el
valor de J durante la subida del siguiente pulso de sincronismo.
Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son
ambos high (alto), entonces en la siguiente subida de clock la salida cambiar de
estado. Puede realizar las funciones del flip-flop set/reset y tiene la ventaja de que
no hay estados ambiguos. Puede actuar tambin como un flip-flop T para conseguir
la accin de permutacin en la salida, si se conectan entre s las entradas J y K.

Esta aplicacin de permutar el estado, encuentra un uso extensivo en los

contadores binarios

Grafica 7 Estructura Flip-flop J-K

.

Grafica 8 Tabla de verdad Flip Flop 7473 tipo D

Grafica 9 Representacin Grfica del integrado Flip-Flop 7473

Integrado LM 555
El temporizador IC 555 es un circuito integrado (chip) que se utiliza en una variedad
de aplicaciones y se aplica en la generacin de pulsos y de oscilaciones. El 555
puede ser utilizado para proporcionar retardos de tiempo, como un oscilador, y como
un circuito integrado flip-flop. Sus derivados proporcionan hasta cuatro circuitos de
sincronizacin en un solo paquete.
Descripcin de las patillas del temporizador 555
Pines del 555.GND (normalmente la 1): es el polo negativo de la alimentacin,
generalmente tierra (masa).
Disparo (normalmente la 2): Es donde se establece el inicio del tiempo de retardo si
el 555 es configurado como monoestable. Este proceso de disparo ocurre cuando
esta patilla tiene menos de 1/3 del voltaje de alimentacin. Este pulso debe ser de
corta duracin, pues si se mantiene bajo por mucho tiempo la salida se quedar en
alto hasta que la entrada de disparo pase a alto otra vez.
Salida (normalmente la 3): Aqu veremos el resultado de la operacin del
temporizador, ya sea que est conectado como monoestable, astable u otro.
Cuando la salida es alta, el voltaje ser el voltaje de alimentacin (Vcc) menos 1.7
V. Esta salida se puede obligar a estar en casi 0 voltios con la ayuda de la patilla de
reinicio (normalmente la 4).

Reinicio (normalmente la 4): Si se pone a un nivel por debajo de 0.7 Voltios, pone
la patilla de salida a nivel bajo. Si por algn motivo esta patilla no se utiliza hay que
conectarla a alimentacin para evitar que el temporizador se reinicie.
Control de voltaje (normalmente la 5): Cuando el temporizador se utiliza en el modo
de controlador de voltaje, el voltaje en esta patilla puede variar casi desde Vcc (en
la prctica como Vcc -1.7 V) hasta casi 0 V (aprox. 2 V menos). As es posible
modificar los tiempos. Puede tambin configurarse para, por ejemplo, generar
pulsos en rampa.
Umbral (normalmente la 6): Es una entrada a un comparador interno que se utiliza
para poner la salida a nivel bajo.
Descarga (normalmente la 7): Utilizado para descargar con efectividad el
condensador externo utilizado por el temporizador para su funcionamiento.
Voltaje de alimentacin (VCC) (normalmente la 8): es la patilla donde se conecta el
voltaje de alimentacin que va de 4.5 V hasta 16 V.

Multivibrador Astable
Temporizador 555 en modo astable
Este tipo de funcionamiento se caracteriza por una salida con forma de onda
cuadrada (o rectangular) continua de ancho predefinido por el diseador del circuito.
El esquema de conexin es el que se muestra. La seal de salida tiene un nivel alto
por un tiempo t1 y un nivel bajo por un tiempo t2. La duracin de estos tiempos
dependen de los valores de R1, R2 y C, segn las frmulas siguientes:
t1=ln(2)(R1+R2)C [segundos]
t10,693(R1+R2)C
t2=ln(2)R2C [segundos]
t20,693R2C
La frecuencia con que la
frmula:f10,693C(R1+2R2)

seal de salida

oscila

est dada

por la

el perodo es simplemente: T=1f

Tambin decir que si lo que queremos es un generador con frecuencia variable,
debemos variar la capacidad del condensador, ya que si el cambio lo hacemos
mediante los resistores R1 y/o R2, tambin cambia el ciclo de trabajo o ancho de
pulso (D) de la seal de salida segn la siguiente expresin:
D=R1+R2(R1+2R2)

Hay que recordar que el perodo es el tiempo que dura la seal hasta que sta se
vuelve a repetir (Tb - Ta).
CORRECCIN: Para realizar un ciclo de trabajo igual al 50% se necesita colocar el
resistor R1 entre la fuente de alimentacin y la patilla 7; desde la patilla 7 hacia el
condensador se coloca un diodo con el nodo apuntando hacia el condensador,
despus de esto se coloca un diodo con el ctodo del lado del condensador seguido
del resistor R2 y este en paralelo con el primer diodo, adems de esto los valores
de los resistores R1 y R2 tienen que ser de la misma magnitud.

Grafica 10 555 modo astabl

Diagrama de estados

Grafica 11 Diagrama de estados

Diagrama de estados en binario

0000

0001

0111

0011

0100

0110

1000

1001
0101

0010

Grafica 12 Diagrama de estados en binario

Tabla de estados
INICIO DEL SISTEMA
Secuencia
deseada

Q3
Q2
Q1
Q0
1
0
0
0
1
3
0
0
1
1
6
0
1
1
0
9
1
0
0
1
2
0
0
1
0
5
0
1
0
1
8
1
0
0
0
4
0
1
0
0
7
0
1
1
1
0
0
0
0
0
Tabla 1 Estados

Tabla del estado futuro

Estado Futuro
Q3
Q2
Q1
Q0
0
0
1
0
1
1
1
0
0
0
0
1
0
1
0
1
0
0
0
1
0
0
1
1
0
0
0
0
0
0
Tabla 2 Estrados en binario

BCD
1
0
1
0
1
0
0
1
0
1

3
6
9
2
5
8
4
7
0
1

Tabla de los flip-flops a usar

Salida de
Estado
cada
Siguiente
estado
Qn
Qn+1
J
K
0
0
0
X
0
1
1
X
1
0
X
1
1
1
X
0
Tabla 3 Estados Flip-flop 7473

Estado
Actual

Qn es el estado actual del flip-flop

Qn+1 es el estado futuro del flip-flop
X indica los estados indiferentes del flip-flop.
Para el flip-flop JK las entradas son precisamente J y K
Tablas de estado de Q0, Q1, Q2, Q3 segn el flip-flop J-K
Q0
1
1
0
1
0
1
0
0
1
0

Q1 Q1+1
Q0+1 J0 K0 BCD
1
0
1
1
X
0
3
1
1
0
X
1
6
1
0
1
1
X
9
0
1
0
X
1
2
1
0
1
1
X
5
0
0
0
X
1
8
0
0
0
0
X
4
0
1
1
1
X
7
1
0
0
X
1
0
0
0
1
1
X
Tabla 4 Estados para Q0 y Q1

J1
1
X
X
1
X
0
0
1
X
0

K1 BCD
X
1
0
3
1
6
X
9
1
2
X
5
X
8
X
4
1
7
X
0

Q2
0
0
1
0
0
1
0
1
1
0

Q2+1
0
1
0
0
1
0
1
1
0
0

Q3
Q3+1
J2 K2 BCD
1
0
0
0
X
3
0
0
1
X
6
0
1
X
1
9
1
0
0
X
2
0
0
1
X
5
0
1
X
1
8
1
0
1
X
4
0
0
X
0
7
0
0
X
1
0
0
0
0
X
Tabla 5 Estados para Q2 y Q3

J3
0
0
1
X
0
1
X
0
0
0

K3 BCD
X
1
X
3
X
6
1
9
X
2
X
5
1
8
X
4
X
7
X
0

Mapas de Karnaugh y implementacin con compuertas lgicas

00
01
11
10

Q1' Q0'
00
1
1

Q1' Q0
01
X
X

Q1 Q0
11
X
X

Q1 Q0'
10
1
1

00
01
11
10

Q1' Q0'
00
0
1

Q1' Q0
01
1
0

Q1 Q0
11
X
X

Q1 Q0'
10
X
1

00
01
11
10

Q1' Q0'
00
0
X

Q1' Q0
01
0
X

Q1 Q0
11
1
X

Q1 Q0'
10
1
X

00
01

Q1' Q0'
00
0
0

Q1' Q0
01
0
1

Q1 Q0
11
0
0

Q1 Q0'
10
0
1

JO
Q3' Q2'
Q3' Q2
Q3 Q2
Q3 Q2'

J1
Q3' Q2'
Q3' Q2
Q3 Q2
Q3 Q2'

J2
Q3' Q2'
Q3' Q2
Q3 Q2
Q3 Q2'

J3
Q3' Q2'
Q3' Q2

Q3 Q2
Q3 Q2'

11
10

00
01
11
10

Q1' Q0'
00
X
X

Q1' Q0
01
0
1

Q1 Q0
11
1
1

Q1 Q0'
10
X
X

Q1' Q0'
00
X
X

Q1' Q0
01
X
X

Q1 Q0
11
0
1

Q1 Q0'
10
1
X

00
01
11
10

Q1' Q0'
00
X
0

Q1' Q0
01
X
1

Q1 Q0
11
X
1

Q1 Q0'
10
X
1

00
01
11
10

Q1' Q0'
00
X
X

Q1' Q0
01
X
X

Q1 Q0
11
X
X

Q1 Q0'
10
X
X

K0
Q3' Q2'
Q3' Q2
Q3 Q2
Q3 Q2'

K1
Q3' Q2'
Q3' Q2
Q3 Q2
Q3 Q2'

00
01
11
10

K2
Q3' Q2'
Q3' Q2
Q3 Q2
Q3 Q2'

K3
Q3' Q2'
Q3' Q2
Q3 Q2
Q3 Q2'

Para J0

Grafica 13 Karnaugh para J0

(~Q3)

Grafica 14 Compuertas lgica en J0

Para K0

Grafica 15 Karnaugh para K0

(Q1)+(Q2)+(Q3)

Grafica 16 Compuertas lgica en K0

Para J1

Grafica 17 Karnaugh para J1

(Q2*~Q0)+(~Q2*Q0)

Grafica 18 Compuertas lgica en J1

Para K1

Grafica 19 Karnaugh para K1

(~Q0)+(Q2)

Grafica 20 Compuertas lgica en K1

Para J2

Grafica 21 Karnaugh para J2

(Q1)+(Q3*~Q0)

Grafica 22 Compuertas lgica en J2

Para K2

Grafica 23 Karnaugh para J2

(Q0)+(Q1)
Grafica 24 Compuertas lgica en K2

Para J3

Grafica 25 Karnaugh para J3

(Q2*Q1*~Q0)+(Q2*~Q1*Q0)

Grafica 26 Compuertas lgica en j3

Para K3

Grafica 27 Karnaugh para K3

1

Grafica 28 Compuertas lgica en K3

Simulacin en Proteus
A continuacin se demuestra el funcionamiento del circuito funcionanado

Grafica 29 Proteus estado 1

Grafica 30 Proteus estado 2

Grafica 31 Proteus estado 3

Grafica 32 Proteus estado 4

Grafica 33 Proteus estado 5

Grafica 34 Proteus estado 6

Grafica 35 Proteus estado 7

Grafica 36 Proteus estado 8

Grafica 37 Proteus estado 9

Grafica 38 Proteus estado 10

Programa en VHDL
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity Colabotativo 2 is
Port (
Q3: in std_logic;
Q2: in std_logic;
Q1: in std_logic;
Q0: in std_logic;
J0: out std_logic;
K0: out std_logic;
J1: out std_logic;
K1: out std_logic;
J2: out std_logic;
K2: out std_logic;
J3: out std_logic;
K3: out std_logic
);
end Colabotativo 2;
architecture behavioral of Colabotativo 2 is
begin
J0<=((not(Q3)))
K0<=((Q1) or (Q2) or (Q3))
J1<=((Q2 and not(Q0)) or (not(Q2) and Q0))
K1<=((not(Q0)) or (Q2))
J2<=((Q1) or (Q3 and not(Q0)))
K2<=((Q0) or (Q1))
J3<=((Q2 and Q1 and not(Q0)) or (Q2 and not(Q1) and Q0))
K3<='1'
end behavioral;

BIBLIOGRAFIA
FLOYD, Thomas L. Fundamentos de Sistemas Digitales. Pearson Prentice Hall.
Espaa 2.006.
PROAKIS, John G., MANOLAKIS, Dimitris. Tratamiento Digital de Seales (4ta
Edicin). Pearson Prentice Hall 2.008.
TOCCI, Ronald J., WIDMER, Neal S. Sistemas Digitales, Principios y Aplicaciones.
Pearson Prentice Hall. Espaa 2.008.

Acevedo Gonzlez, Georffrey. Mdulo de Sistemas Digitales Secuenciales.

Universidad Nacional Abierta y a Distancia: Escuela de Ciencias Bsicas,
Tecnologa e Ingeniera. Medelln. 2008.

Echevarra Cifuentes, Rubn Daro. Circuitos Digitales I. Universidad de Antioquia:

Colombia. 2000.

(n.d.). Temporizador 555. Obtenido el 15 de Mayo de 2014, de

http://es.wikipedia.org/wiki/Circuito_integrado_555

ACEVEDO GONZALES, Georffrey. Mdulo de Sistemas Digitales Secuenciales.

Universidad Abierta y a Distancia UNAD. Medelln 2.008.

REFERENCIAS BIBLIOGRAFICAS

http://robots-argentina.com.ar/MotorCC_L293D.htm
http://es.wikipedia.org/wiki/Circuito_integrado_555
https://www.google.com.co/search?q=tabla+de+estados+flip+flop+jk&tbm=isch&tb
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http://es.wikipedia.org/wiki/Tabla_de_transici%C3%B3n_de_estados