UNIVERSIDAD NACIONAL DEL CENTRO DEL PERU

Son configuraciones lógicas de compuertas dotadas de memoria. En ellos, el estado de la salida depende no solamente de las combinaciones de estados de las entradas sino de la secuencia (orden de tiempo) en el cual ocurren estas combinaciones.

A B

F

C Circuito lógico

F= AB+BC
Función lógica

A 0 0 0 0 1 1 1 1

B 0 0 1 1 0 0 1 1

C 0 1 0 1 0 1 0 1

F 0 0 0 1 0 0 1 1

Tabla de verdad

A A B F B F Circuito lógico f

1 0 1 0 1 0 1 0
A=0 B=1 F=0 A=0 B=1 F=1

f

F= AB+BF
Función lógica

Diagrama de temporización

Puede almacenar solo un uno (1) o un cero (0) y permanece indefinidamente (estable) en uno de sus dos estados posibles aunque haya desaparecido la señal de control que provocó su transición al estado actual. los Flip Flop se han convertido en un elemento fundamental dentro de los circuitos secuenciales . El Flip Flop es el elemento de memoria mas pequeño y que es capaz de almacenar un número binario de un solo bit. 1). que tiene dos estados estables (0. Debido a su amplia utilización. llamado también multivibrador biestable.Un Flip Flop es un circuito electrónico digital.

.

Se implementan usando compuertas NAND y NOR. . puesta a 0 ó nivel bajo la salida Q. Si no se activa ninguna de las entradas.También llamados latch. a las que debe el nombre. S el grabado (set). por consiguiente hay dos tipos: el latch NAND y el latch NOR. cuyas entradas principales R y S. es un dispositivo de almacenamiento temporal de dos estados (alto y bajo). permanece en el estado que poseía tras la última operación de borrado o grabado. puesta a 1 ó nivel alto la salida Q. permiten al ser activadas: R el borrado (reset).

q Q = S + RQ R S S R Q 1 0 1 0 1 0 Diagrama de temporización Entradas R 0 0 1 1 S 0 1 0 1 Salidas Qn+1 Qn 0 1 * 0 0 1 1 Salida Qn Qn+1 0 1 0 1 Entrada S 0 1 0 X R X 0 1 0 Q * Tabla característica Qn: Estado Presente Qn+1: Estado futuro Tabla de excitación *: Condición no estable .

1 S 0 Q Cuando la salida Q es 0 (cero) R 1 S Q 1 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

0 S 1 Q R 1 S Q 0 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

1 S 1 Q R 1 S Q 0 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

1 S 1 Q Cuando la salida Q es 1 (uno) R 1 S Q 0 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

1 S 0 Q R 0 S Q 1 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

1 S 0 Q R 1 S Q 1 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

1 S 1 Q Cuando las entradas S y R son 1 (uno) R 1 S Q 0 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

0 S ? Q R 0 S Q ? 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

Entradas Salidas R No estable Reset Set Memoria 0 0 1 1 S 0 1 0 1 Qn+1 * 0 1 Qn Tabla característica S 1 0 1 0 1 0 1 0 Diagrama de temporización Qn+1: Estado futuro * * *: Condición no estable R Q Q Qn: Estado Presente .

.

0 R Cuando la salida Q es 0 (cero) S 0 S 0 Q Q 1 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

0 R 1 Q S 1 S Q 0 1 0 1 0 1 0 1 0 Diagrama de temporización * * *: Condición no estable R Q Q Qn: Estado Presente Qn+1: Estado futuro .

0 R 1 Q S 0 S Q 0 1 0 1 0 1 0 1 0 Diagrama de temporización * * *: Condición no estable R Q Q Qn: Estado Presente Qn+1: Estado futuro .

0 R Cuando la salida Q es 1 (uno) S 0 S 1 Q Q 0 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

1 R 0 Q S 0 S Q 1 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

0 R 0 Q S 0 S Q 1 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

0 R Cuando las entradas S y R son 0 (cero) S 0 S 1 Q Q 0 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

1 R ? Q S 1 S Q ? 1 0 1 0 1 0 1 0 Diagrama de temporización * * R Q Q .

Entradas Salidas R Memoria Set Reset No estable 0 0 1 1 S 0 1 0 1 Qn+1 Qn 1 0 * Tabla característica S 1 0 1 0 1 0 1 0 Diagrama de temporización Qn+1: Estado futuro * * *: Condición no estable R Q Q Qn: Estado Presente .

.

.

nivel bajo. En un flip flop síncrono la entrada asíncrona Preset inicializa la salida Q en 1 y la entrada asíncrona Clear la inicializa en 0.Un flip flop síncrono es un dispositivo que almacena un 1 o un 0 pero a diferencia del flip flop asíncrono tiene una entrada de reloj para síncronizar los cambios. Dependiendo del diseño las líneas Preset y Clear pueden ser activas en alto (1) o bajo (0) y el disparo puede efectuarse por nivel alto. . la información de entrada recién se transfiere a la salida cuando se aplica un pulso de entrada al reloj. flancos de subida o flancos de bajada de la señal del reloj.

Entrada asíncrona Preset Entrada de datos Reloj Clear Entrada asíncrona J K Q Salidas Q .

S S Q Reloj R Q R Diagrama lógico S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporización .

Entradas Salidas R Memoria X S X C 0 Qn+1 Qn Tabla característica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable .

Entradas Salidas R Memoria 0 S 0 C 1 Qn+1 Qn Tabla característica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable .

Entradas Salidas R Set 0 S 1 C 1 Qn+1 1 Tabla característica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable .

Entradas Salidas R S C Qn+1 Reset 1 0 1 0 1 0 1 0 1 0 1 0 Tabla característica S R Reloj Q Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable .

Entradas Salidas R No estable 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable S 1 C 1 Qn+1 * 1 Tabla característica S R Reloj Q * .

Entradas Salidas S S Q R Memoria Memoria Set Reset No estable X 0 0 1 1 S X 0 1 0 1 C 0 1 1 1 1 Qn+1 Qn Qn 1 0 * Reloj R Q R Diagrama lógico S R Reloj Q 1 0 1 0 1 0 1 0 Tabla característica Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable .

S Q Reloj R Diagrama lógico 1 0 1 0 1 0 1 0 Diagrama de temporización *: Condición no estable Maestro Esclavo Q S R Reloj Q Qn: Estado Presente Qn+1: Estado futuro .

Entradas Salidas R S C Qn+1 Memoria 0 0 ↑ Qn Tabla característica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable .

Entradas Salidas R Set 0 S 1 C ↑ Qn+1 1 Tabla característica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable .

Entradas Salidas R Reset 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable S 0 C ↑ Qn+1 0 1 Tabla característica S R Reloj Q .

Entradas Salidas R No estable 1 S 1 C ↑ Qn+1 * Tabla característica S R Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro *: Condición no estable .

S Q Reloj R Diagrama lógico S R Reloj 1 0 1 0 1 0 1 0 Diagrama de temporización Qn: Estado Presente Qn+1: Estado futuro Maestro Esclavo Q Entradas Salidas R Memoria Set Reset No estable 0 0 1 1 S 0 1 0 1 C ↑ ↑ ↑ ↑ Qn+1 Qn 1 0 * Q Tabla característica *: Condición no estable .

Q .S Clock Flip Flop M/S Q Clock Flip Flop T Q R Q Símbolo lógico Q Reloj 1 0 1 0 1 0 Diagrama de temporización S. Q R.

Circuito integrado 4020B .

D S Flip Flop M/S Q D Clock Q Entradas Salidas D X 0 1 Clk 0 1 1 Q Qn 0 1 Q Qn 1 0 R Clock Q Símbolo lógico Q Tabla de verdad D Reloj 1 0 1 0 1 0 Diagrama de temporización Q .

.

.

J S Flip Flop M/S Q J Clock Entradas Q J K Clk 0 0 1 1 Salidas Q Q Qn 1 0 Qn K R Q K Símbolo lógico Q 0 ↓ Qn 1 ↓ 0 0 ↓ 1 1 ↓ Qn Tabla de verdad J K Reloj Q 1 0 1 0 1 0 1 0 Diagrama de temporización .

Sign up to vote on this title
UsefulNot useful