GUIA RPIDA DE TRABAJO EN EL ENTORNO DE PROGRAMACIN ALTERA QUARTUS II Ing. Esp.

JOSE ANTONIO ARAQUE GALLARDO

En el presente documento se describen los pasos bsicos para la creacin y ejecucin de un proyecto en el IDE QUARTUS II. Se describe primero la forma de crear un proyecto tanto para captura esquemtica como para cdigo VHDL. Luego se dan los pasos para la sntesis y la simulacin teniendo en cuenta que esta es la misma para ambos casos. Para ilustrar el proceso se partir del requisito de disear un sumador total de dos bits, A y B, con carry de entrada cin, carry de salida cout y lgicamente el resultado que es sum. Las ecuaciones lgicas del sumador son: Sum= a xor b xor cin Cout= (a and cin) or (b and cin) and (a or b) 1. CREACIN DEL PROYECTO: El primer paso despus de ejecutar el QUARTUS II es crear el proyecto sobre el cul vamos a trabajar. Para ello, seleccione en el men File -> New Project wizard:

Despus en la ventana de introduccin damos click en siguiente. Aparece la ventana donde introduciremos el nombre del proyecto, como se ve en la figura de la siguiente pgina.

En esta ventana hay que tener varias cosas en cuenta: -La primera casilla de texto permite seleccionar el directorio donde se almacenar el proyecto. Como criterio de orden, es importante crear previamente una carpeta donde almacenar todos nuestros proyectos, se recomienda colocar esta carpeta en C:/quartus, por ejemplo la llamaremos EJERCICIOS. Adems es recomendado que cada proyecto ocupe una carpeta ya que quartus genera muchos archivos para el proyecto y si no se tienen almacenados de esta forma se forma rpidamente un desorden en la carpeta de los proyectos. Este ltimo proceso se puede hacer directamente en QUARTUS II, lo que se debe hacer es seleccionar la ruta de la carpeta donde almacenaremos el proyecto, en este caso C:/quartus/EJERCICIOS, una vez hecho esto, se puede colocar en dicha ruta el nombre de la carpeta donde se almacenar el proyecto y si dicha carpeta no existe que es el caso tpico, quartus la crear automticamente:

En este caso la carpeta dnde se almacenar el proyecto se llamar ejemplo, recuerde, si esta carpeta no existe, quartus II la crear. -La siguiente casilla de texto es para colocar el nombre del PROYECTO. Aqu se

puede colocar cualquier nombre respetando las leyes de sintaxis para vhdl. En este caso le llamaremos sumador . Si se fija, mientras digita el nombre este se escribe automticamente en la tercera casilla de texto, en la cual se incluye el nombre de la entidad para el diseo. QUARTUS II asigna automticamente el nombre del proyecto a la entidad por lo que se aconseja dejarlo as y ser una cosa a tener en cuenta sobre todo cuando se est haciendo cdigo VHDL ya que la entidad deber llamarse como qued en esta casilla.

Una vez asignado el directorio , el nombre del proyecto y de la entidad, damos click en

siguiente (next):

Como se dijo anteriormente, quartus II preguntar si deseamos crear el directorio ya que este no existe, a lo cual diremos que SI. A las dos ventanas siguientes podemos dar click en next:

Y se llega a la ventana de seleccin del dispositivo.

De momento, como solo nos

interesa la simulacin funcional, damos click en el check box que dice No para indicarle a QUARTUS II que deseamos que el dispositivo se escoja automticamente:

Damos click en Next lo mismo que en la siguiente ventana, luego aparece la siguiente ventana y all damos Finish:

En este punto ya hemos creado nuestro proyecto, ahora bastar con escoger que tipo de diseo vamos a realizar, es decir, los pasos anteriores son los mismos si deseo crear un diseo con captura esquemtica o con VHDL.

DISEO CON CAPTURA ESQUEMATICA:

Una vez creado el proyecto, damos click en New :

En siguiente ventana, en la pestaa de Device design files seleccionamos Block diagram y damos click en ok:

Y all nos sale el campo de trabajo para captura esquemtica:

Si posee un monitor de baja resolucin, puede ampliar el rea de trabajo dando click en el cono de recuadro azul que aparece en la barra de mens de la izquierda, en cualquier momento podr volver a la vista normal dando click sobre el mismo:

El primer paso ser trazar el esquema, para ello nos valdremos del editor de bloques, all se encuentran las bibliotecas que contienen los elementos del circuito, este se reconoce como una compuerta and en la barra de tareas de la izquierda:

Dando click en este cono se despliega la ventana de smbolos,

como se dijo

anteriormente all se encuentran las bibliotecas de componentes. Los componentes lgicos ms comunes (compuertas) se encuentran ubicadas en la biblioteca primitives, en la carpeta lgic. En la carpeta storage por ejemplo, podemos ubicar todo lo referente a Flip-Flops. Como nuestro circuito solo necesita compuertas lgicas, vamos a la carpeta logic, y se va seleccionando elemento por elemento para aadirlo al diseo:

Despus de haber aadido todos los elementos necesarios para nuestro diseo debemos aadir los terminales de entradas y salidas, para ello, vamos nuevamente a la

ventana de smbolos y esta vez en primitives -> pin, all se encuentran los distintos tipos de pines:

Para este caso necesitamos 3 pines de entrada y 2 de salida:

El siguiente paso es realizar la interconexin de todos los elementos, para ello seleccionamos la herramienta Selection and smart drawing:

Para un cableado correcto, posicionamos el puntero sobre el pin que deseamos conectar hasta que se visualice de la siguiente manera:

Para realizar la conexin se debe mantener oprimido el botn izquierdo y arrastrar la conexin hasta su destino.

Solo resta entonces darle un nombre a los pines de entrada y salida, para ello basta con dar doble click sobre la etiqueta pin_namex de cada pin y escribir su nombre, respetando la sintaxis de VHDL.

No olvidemos guardar el diseo, para ello dar click en el men guardar:

Automticamente vhdl le da el nombre del proyecto al archivo esquemtico con extensin .bdf (que significa block diagram file), damos guardar.

CREACIN DE UN PROYECTO EN CDIGO VHDL Como se describi anteriormente, hasta la creacin del proyecto los pasos son exactamente iguales, as que no se explicaran nuevamente. Vamos a describir el msmo sumador pero ahora en cdigo VHDL. Cree un proyecto nuevo con el nombre sumador_vhdl (recuerde indicarle a quartus crear una nueva carpeta para este

proyecto) pero ahora cuando damos click en NEW, no seleccionamos block diagram sino VHDL file:

Lo que se obtiene es el editor de VHDL:

All escribiremos el cdigo VHDL que describe el funcionamiento del sumador, recuerde que el nombre de la entidad se especific al crear el proyecto y debe ser el mismo.

No olvide guardar el cdigo escrito, quartus II le asignara automticamente el mismo nombre del proyecto al archivo vhdl con extensin .vhd. Para verificar si la sintaxis esta bien podemos dar click en Processing->analyse

current file, si hay algn error, quartus II se lo indicar en la parte inferior. Aunque
no haya errores de sintaxis no quiere decir que el cdigo est funcionalmente correcto.

SINTESIS DEL DISEO El proceso de sntesis del diseo es igual para captura esquemtica que para VHDL, para ello basta con dar clic en el cono de sntesis o por el men processing:

Si el proceso fue exitoso obtendremos el siguiente anuncio:

SIMULACION DEL DISEO: Una vez sintetizado el diseo ya sea esquemtico o cdigo VHDL este puede ser simulado para comprobar su correcta operacin. VHDL soporta simulacin funcional y temporal. Por el momento, vamos a trabajar simulacin funcional, es decir, aquella que no tiene en cuenta retardos de propagacin en las compuertas lgicas.

El primer paso consiste en crear el VECTOR DE FORMAS DE ONDA. Para ello damos click en NEW :

All en la etiqueta other files, seleccionamos vector waveform file, y nos aparecer la ventana de simulacin.

En VHDL se simula en una ventana de tiempo por lo que es necesario especificar el valor del tiempo final de simulacin. Este depender de la aplicacin que se est llevando a cabo, por ejemplo si se va a simular un contador de segundos deber ajustarse la ventana de tiempo en un valor apropiado de segundos para poder ver los resultados de la simulacin. Generalmente en circuitos combinacionales un valor de 100 ns es apropiado, pero recuerde que se deben indicar las formas de onda de entrada a modo de tabla de verdad por lo que si hay muchas entradas es posible que se necesite mas tiempo. Para ajustar la ventana de tiempos seguimos el siguiente men: EDIT->END TIME

El tamao de la grilla se puede aumentar o disminuir con el scroll del mouse (si lo tiene) o con la herramienta de zoom que encuentra en la barra izquierda de tareas. Ahora es necesario indicar en el vector de formas de onda que pines voy a usar en la simulacin. Para ello vamos al men EDIT->INSERT NODE OR BUS

En esta ventana es posible indicar que pines vamos a utilizar.

Aunque es posible

hacerlo manualmente, cuando el nmero de pines comienza a hacerse grande es mejor utilizar la herramienta node finder, as que es mejor dar click sobre este botn, lo que desplegar la siguiente pantalla:

En el node finder iremos a la casilla de seleccin llamada filter y all seleccionamos la opcin Pins: all como se ve en la figura anterior, luego damos click en el botn list y deber aparecernos la lista de todos los puertos declarados en la entidad:

Para aadirlos a la simulacin podemos hacerlo seleccionando uno por uno o todos y dando click en alguno de los botnes sealados en verde como en la figura:

Una nota importante es con las entradas y salidas declaradas como vectores (p.e. std_logic_vector o bit_vector) en el node finder se lista tanto el vector principal como cada posicin del vector, en este caso no es necesario aadir cada casilla, solo el vector principal:

Cuando ya estn aadidas todas las entradas y salidas necesarias click en OK y listo:

Puede apreciarse entonces que solo falta dar valores apropiados a las entradas y realizar la simulacin. Antes de realizar esto no olvide guardar el vector de formas de onda, VHDL le asignar automticamente el mismo nombre del proyecto con extensin .vwf y lo ubicar en la carpeta del proyecto.

Faltan dos pasos importantes que deben realizarse antes de ejecutar la simulacin: Primero, seleccionar el tipo de simulacin como funcional, para ello seguimos la siguiente ruta en la barra de men superior:

Assignments->settings En la ventana que aparece, buscamos en el recuadro de la

izquierda (category) la opcin Simulator selecionamos functional y damos OK. y all en la opcin Simulator model

Luego falta crear el netlist para la simulacin para esto:

Ahora solo falta introducir las formas de onda de entrada. Para esto hay muchas formas que se invita a explorar. Se expondr la forma ms bsica y es con el uso de la herramienta de edicin de forma de onda:

Cuando se trata de valores de un solo bit, al deslizar esta herramienta sobre una porcin de tiempo (manteniendo el botn izquierdo presionado) se complementa el valor que haba anteriormente:

Fijese que las formas de onda se ingresan a modo de tabla de verdad (en este caso ya que las entradas no son vectores) ahora solo basta guardar y simular:

Tambin hay un cono de acceso rpido en la parte superior

Los resultados de la simulacin se ven en la figura de la siguiente pgina, verifquelos y compruebe que estn correctamente