USO DEL CONTADOR 74163 PARA DETECCIN DE SECUENCIAS Para explicar el uso del contador como detector de secuencias,

utilizaremos el ejemplo del detector de la secuencia 111, el cual anteriormente se resolvi por medio de flipflops tipo D. Los primeros pasos del diseo son exactamente iguales, encontrando la primera diferencia a partir de la elaboracin de la tabla de verdad. TABLA DE VERDAD x 0 0 0 0 1 1 1 1
Estado actual Estado siguiente Entradas del 74163

QB Q A 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1

QB+ 0 0 0 0 0 1 1 1

QA+ 0 0 0 0 1 0 1 1

z
B A

CLR

LOAD

PT

1 0 0 0 1 1 1 1

1 X X X 1 1 1 1

0 X X X 1 1 1 0

X X X X X X X X

X X X X X X X X

0 0 0 1 0 0 0 1

En esta tabla se debern indicar los valores necesarios en las entradas del 74163 para que se produzca el cambio de estado correcto. Esto se realiza de acuerdo a la tabla de verdad del 74163. Se requieren las entradas de control, as como las de carga paralela.

Por ejemplo, para el caso en el que el estado actual es S0 (QBQA=00) y la entrada es 0 (x=0), se tiene que el estado siguiente es S0. Esto es, que al presentarse el pulso en la entrada del reloj, las variables de estado debern mantener su mismo valor. De acuerdo a la tabla de verdad del 74163, esto se consigue asignando a las entradas CLR, LOAD y PT, los valores 1, 1 y 0, respectivamente, mientras que el valor de las entradas de carga no importa. ECUACIONES DE ESTADO SIGUIENTE Para obtener las ecuaciones de estado siguiente, utilizaremos la seccin de la tabla que se encuentra sombreada. Esto se realizar por medio de mapas de Karnaugh. x
CLR
00 0 1

x
PT
00 0 1

01 11 10

1 0 0 0

1 1 1 1

01 11 10

0 X X X

1 1 0 1

QBQA

Los valores que se colocan en el exterior de las tablas corresponden a las variables de estado y a las entradas del circuito (en amarillo). Las variables de estado son las salidas del bloque de memoria (QA y QB), en este caso implementado por medio del contador 74163. Una vez que los mapas se han llenado, se realizan las agrupaciones de los trminos y se obtienen las siguientes ecuaciones:

QBQA

CLR= X + /QB/ QA PT= X/QB + X/QA = X(/QA + /QB) Las ecuaciones del resto de las entradas pueden ser obtenidas por observacin de la tabla de verdad. En el caso de LOAD, solamente se tienen trminos con valor 1 o no importa (X), por lo que deber ser conectada a un 1 lgico. Para A y B, nicamente se observan trminos no importa, por lo que estas entradas pueden ser conectadas tanto a un 1 como a un 0 lgico, sin afectar el comportamiento del circuito. ECUACIONES DE SALIDA Como el circuito se dise siguiendo el modelo de Moore, la salida depende nicamente del valor del estado actual. Por lo tanto, la tabla de verdad para la salida, y el mapa para obtener la ecuacin quedan de la siguiente forma:
Estado actual

z 0 0 0 1 Z QA
0 1

QB QA 0 0 0 1 1 0 1 1

QB
0 1

0 0 0 1

De aqu se obtiene la ecuacin de la salida: Z = QAQB

CONSTRUCCIN DEL CIRCUITO Para la construccin del detector de secuencia, se seguir el modelo de circuito secuencial antes mostrado, el cual est compuesto por tres bloques: Lgica de estado siguiente Elementos de memoria Lgica de salida Utilizando el software Quartus II, se elaboran estos tres bloques, cada uno de manera independiente, obteniendo los circuitos mostrados en las figuras 1, 2 y 3.

Figura 1. Lgica de estado siguiente.

Figura 2. Contador 74163 utilizado como elemento de memoria.

Figura 3. Lgica de salida. Posteriormente, los tres bloques se interconectan para formar nuestro detector de secuencias. El circuito resultante se muestra en la figura 4. En el bloque de memoria, las entradas de carga C y D del contador no son necesarias para el circuito y son conectadas a un valor fijo.

Figura 4. Detector de la secuencia de entrada 111. La simulacin del circuito arroja los resultados mostrados en la figura 5. La secuencia de prueba para la simulacin es 0101110. Se observa como la salida nicamente se activa despus de la deteccin del tercer 1 consecutivo. La activacin del elemento de memoria, y evaluacin de la entrada para determinar el cambio de estado, se da en el flanco positivo de la seal de reloj.

Figura 5. Resultado de la simulacin del detector de secuencia.