UTS. Informe sobre flip-flop.

INFORME SOBRE SIMULACION DE FLIP FLOP TIPO RS Y FLIP FLOP

JK.

Alexander Castro Vega

a_castro_v@hotmail.com
Andres
email@hotmail.com
Luis Esteban
email@hotmail.com

RESUMEN: El flip flop es un dispositivo

electrnico biestable, formado con un arreglo de
compuertas lgicas, capaz de mantenerse en uno de
dos estados posibles.
PALABRAS CLAVE: Informe de flip flop tipo rs y jk.

1 INTRODUCCIN
Figura 1,
El siguiente informe evidencia la complementacin
del aprendizaje de los flip flop, realizadas en clase; con
el fin tener un conocimiento ms consolidado en el
manejo de dicha tecnologa; se realizo el montaje
experimental y la simulacin (software CEDAR logic
simulator) de los circuitos de flip-flop tipo R S asncrono
y sncrono, flip-flop tipo JK y D, adems se comparo
cada resultado con la tabla de la verdad correspondiente
a cada circuito.

En la figura 1, se puede apreciar que las entradas estn

R=0 y S=1, en consecuencia la salida que esta activa es
Q.

2 IMGENES DE LA SIMULACION
DEL FLIP FLOP RS ASINCRONO
Este flip-flop es asncrono, debido a que no usa seal
de reloj.

Figura 2.
Siguiendo la secuencia, en la figura 2, muestra el estado
de memoria, ya que las entradas estn en 0, y sus
salidas mantienen el estado anterior, sea el de la figura
1.

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3 IMGENES DE LA SIMULACION
DEL FLIP FLOP RS SINCRONO
Este flip-flop es sncrono, debido a que se le conecta
una seal de reloj.

Figura 3.
En la figura 3 el estado de las entradas cambiaron a R=1
y S=0, por lo tanto el estado de las salidas cambiaron
activa la salida Q e inactiva la salida Q.

Figura 6.
En la figura 6, se puede apreciar que las entradas estn
R=0 y S=1 adems hay una seal de reloj que esta en 1,
en consecuencia se activa la salida Q, este circuito se
comporta igual al de la figura 1.

Figura 4.
Siguiendo la secuencia, en la figura 4, muestra el estado
de memoria, ya que las entradas estn en 0, y sus
salidas mantienen el estado anterior, sea el de la figura
3.

Figura 7.
Siguiendo la secuencia, en la figura 7, muestra el estado
de memoria, ya que las entradas estn en 0, y la seal
de reloj en 1, por lo tanto sus salidas mantienen el
estado anterior, sea el de la figura 6; este circuito se
comporta igual al de la figura 2.

Figura 5.
En la figura 5 ambas entradas estn en 1, en esta
condicin del circuito tiende a desactivar y activar las
salidas pero lo hace tan rpido que uno simplemente las
ve activas, este es un modo prohibido.

Figura 8.

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.
En la figura 8, el estado de las entradas cambiaron a
R=1 y S=0, estando la seal de reloj en 1, por lo tanto el
estado de las salidas cambiaron activa la salida Q e
inactiva la salida Q; este circuito se comporta como el de
la figura 3.

En la figura 10 se observa que la entrada clear (R) esta

activa por lo tanto la salida Q se pone en cero, sin
importar el estado de las entradas J K y CLK.

Tabla de la verdad del flip-flop JK

Observacin
Con las 3 figuras anteriores podemos afirmar que el
comportamiento del flip-flop R S sncrono con seal de
reloj en 1, se comporta como el flip-flop R S asncrono.
Cuando el flip-flop R S sncrono se le aplica una seal
de reloj igual a cero, y en sus entradas se aplica
diferentes estados, la salida no sufre cambios y
mantiene el estado anterior.

Observacin
4 IMGENES DE LA SIMULACION
DEL FLIP FLOP JK

Las entradas del flip-flop, preset y clear son asncronas;

adems se imponen en la salida Q sin importar el estado
del reloj y las entradas J y K.

El flip-flop J K que se utilizo en las siguientes imgenes

de la simulacin, se activa las entradas preset, clear y la
seal de reloj con un cero.

Las entradas del flip-flop J y K son sncronas ya que

trabajan con la seal de reloj y solo se ven reflejadas en
la salida cuando las entradas preset y clear estn
inactivas; en otras palabras cuando las entradas preset y
clear estn inactivas el flip-flop se comporta como un
flip-flop R S sncrono.
Cuando las entradas J, K estn activas (1) y el Preset, y
el Clear estn inactivas (1), y la seal de reloj cambia de
estados, en la salidas cambia 1 a 0 y 0 a 1 de forma
basculante, con la seal de reloj.

5 IMGENES DE LA SIMULACION CON

FLIP FLOP D

Figura 9.
En la figura 9 se observa que la entrada preset (S) esta
activa por lo tanto la salida Q se pone en uno, sin
importar el estado de las entradas J K y CLK.

El flip-flop tipo D que se utilizo en las siguientes

imgenes de la simulacin, se activa las entradas
preset, clear con un cero; y la seal de reloj con un uno.

Figura 11

Figura 10.

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.
En la figura 11 se observa que la entrada preset (S) esta
activa por lo tanto la salida Q se pone en uno, sin
importar el estado de las entradas D y CLK.

Figura 12
En la figura 12 se observa que la entrada clear (R) esta
activa por lo tanto la salida Q se pone en cero, sin
importar el estado de las entradas D y CLK.

Observacin
Las entradas del flip-flop, preset y clear son asncronas;
adems se imponen en la salida Q sin importar el estado
del reloj y la entrada D.
La entrada del flip-flop D es sncronas ya que trabaja
con la seal de reloj y solo se ve un cambio en la salida
cuando las entradas preset y clear estn inactivas; en
otras palabras cuando las entradas preset y clear estn
inactivas y hay un cambio en la seal de reloj de cero a
uno, el estado lgico que haya en la entrada D se ve en
la salida Q.