SISTEMAS DIGITALES

PREGUNTA N1. Para el circuito de la figura N1, determinar:

A) Ecuacin caracterstica.
B) Tabla de habilitacin.

Figura N1

Solucin
A) Ecuacin Caracterstica.Para poder hallar la ecuacin caracterstica analizaremos el circuito q se nos muestra paso
a paso:
* Se observa en el circuito q hay dos entradas (M y N) y el CLOCK , luego les subsigue los
valores M Y N, y por ultimo encontramos el P y C
* Se sabe que para que el funcionamiento del circuito el P y C deben estar inhabilitados
(
y
) de lo contrario no funcionar.
* Luego asumimos q el clock toma el valor de 0 entonces M= N= 0 y Qm+1 = Qn, pero si
asumimos q el clock toma el valor de 1 entonces: M=M y N=N
* Para que el anlisis no sea muy complicado y extenso tomaremos la segunda opcin:
CLOCK = 1
* Asemos que M=0 y N=0, entonces M=0 y N=0 y en consecuencia Qn+1= Qn y Qn+1 = Qn.
* Asemos que M=0 y N=1, entonces M=0 y N=1 y en consecuencia Qn+1= 1 y Qn+1 = 0.

Prof: Utrilla Salazar Dario

Sistemas Digitales

* Asemos que M=1 y N=0, entonces M=1 y N=0 y en consecuencia Qn+1= 0 y Qn+1 = 1.
*
Asemo
s que
M=1 y
N=1, entonces M=1 y N=1 y en consecuencia Qn+1= N.P. y Qn+1 = N.P.

Tabla de verdad del circuito

Tabla N1

* Para poder hallar

M
0
0
0
0
1
1
1
1

N
0
0
1
1
0
0
1
1

Qn
0
1
0
1
0
1
0
1

M
N
P
C
X
X
1
1
X
X
0
1
X
X
1
0
X
X
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
0
caracterstica primero nos guiaremos de la siguiente tabla:

Qn+1
0
CLK
X1
X1
X1
0
0
X
X

la ecuacin
Qn+1
N.P.
0
1
Qn
Qn
1
0
N.P.

Qn+1
N.P.
1
0
Qn
Qn
0
1
N.P.

Tabla N2

*Aplicamos Karnaugh para Qn+1:

Prof: Utrilla Salazar Dario

Sistemas Digitales

* Ecuacin Caracterstica:

B) Tabla de Habilitacin.* La tabla de habilitacin lo realizaremos con el siguiente cuadro:

Qn

Qn+1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
1
1
0
0

0
0
1
1
0
1
0
1

M
X
X
1
0

N
0
1
X
X

Tabla N3

* Resumiendo el cuadro anterior se obtiene:

Qn
0
0
1
1

Qn+1
0
1
0
1
Tabla N4

PREGUNTA N2.-

Prof: Utrilla Salazar Dario

Sistemas Digitales

 Se obtiene un Flip Flop AB (FF-AB) cuya caracterstica de operacin se muestra a

continuacin:
Figura N2

P
0
0
1
1

C
0
1
0
1

A
X
X
X
0

B
X
X
X
0

CLK
X
X
X

Qn+1
1
1
0
0

Qn+1
1
0
1
1

Qn

Qn

Qn

Qn

A) Disear circuito de conversin de FF-AB a FF-JK.

B) Disear circuito de conversin de FF-JK a FF-AB.

Solucin
* Primero realizaremos la tabla de verdad de Flip Flop AB.-

A
0
0
1
1

* Luego
ecuacin
tabla N6 de Flip
A
0
0
0
0
1
1
1
1

B
0
1
0
1
B
0
0
1
1
0
0
1
1

Qn+1
0
Qn
Qn
1
Qn
0
1
0
1
0
1
0
1

Tabla N5

realizaremos la
caracterstica con la
Flop AB.Qn+1
0
0
0
1
1
0
1
1

Tabla N6

La ecuacin caracterstica del FF-AB es:

Prof: Utrilla Salazar Dario

Sistemas Digitales

.... (a)

* La ecuacin caracterstica del FF-JK es:

... (b)

* Relacionando (a) y (b):

A) Disear circuito de conversin de FF-AB a FF-JK.Simulacion del la conversin de FF-AB a FF-JK

Figura
N3

A) Disear circuito de conversin de FF-JK a FF-AB.-

Prof: Utrilla Salazar Dario

Sistemas Digitales

Simulacion del la conversin de FF-JK a FF-AB

Figura
N4

PRE
GUNTA N3.Analizando la estructura interna del IC 555 y su operacin en modo astable, desarrollar:
A) Demostrar que la frecuencia es:
B) Determinar el intervalo de valores del ciclo de trabajo para un circuito astable
convencional

Solucin
A) Demostracin de la frecuencia:
Para poder demostrar la frecuencia debemos conocer como es el circuito por dentro, y
poder analizar el tiempo de carga y descarga del condensador.
Para el tiempo de carga se tiene que:
(

Teniendo en cuenta que el condensador esta cargndose de 01/3, entonces:

Prof: Utrilla Salazar Dario

Sistemas Digitales

Reemplazando, tenemos que:

(

)(

)(

)(

Para el tiempo de descarga se tiene que:

(

Teniendo en cuenta que el condensador esta descargndose de 1/32/3, entonces:

Reemplazando, tenemos que:

(

)(

)(

)(

Por lo tanto:
El periodo sera:
Prof: Utrilla Salazar Dario
Sistemas Digitales

Por lo tanto:

B) Determinar el intervalo de valores del ciclo de trabajo para un circuito astable

convencional.El ciclo de trabajo lo podemos calcular como el tiempo de carga, entre el tiempo total
(T) por el 100%.

En un caso especial se da que

, esto se cumple cuando el
el ciclo de trabajo estar comprendido entre los siguientes valores:

; en dicho caso

PREGUNTA N4.Disear un circuito digital; que permita visualizar en 2 display numricos. Los resultados
de una competencia atltica, en el cual participan 8 personas por vez. Considere que en
la meta existen sensores de llegada para cada participante. Los resultados se visualizan
desde el momento, en que todos los participantes lleguen a la meta.

Solucin
En el primer display se puede visualizar la llegada del participante, esta parte del circuito
consta de un CONTADOR, este va conectado hacia un 7447 y finalmente llega al display
(nodo comn).Cuando un participante llegue a la meta este proporcionara un 1 lgico,
que luego har que el contador se active ocasionando despus que el display visualice el
N1. En el segundo display se muestra la casilla del participante, se conecta los sensores a
un ENCODER, este se va tambin a un 7447 y finalmente al display. Cuando un

Prof: Utrilla Salazar Dario

Sistemas Digitales

participante llegue primero a la meta, el nmero de su camiseta representado por un

componente electrnico (LOGICSTATE) enviara un 1 lgico al encoder, este mandara
un serie de cdigo al 7447 y este a su vez har q el display visualice el nmero de
camiseta del participante.
Figura N5

PREGUNTA N5. Disear el circuito de un reloj digital, que permita visualizar en Displays; las horas (0023hrs) y minutos (00-59) en tiempo real.
A) Utilizar solamente FF-JK y puertas lgicas
B) Utilizar solamente FF-D y puertas lgicas

C) Utilizar IC 7490
D) Utilizar IC7493

Solucin
A) Utilizar solamente FF-JK y puertas lgicas.Este circuito se realizar con contadores asncronos. En este caso utilizaremos 7 FF-JK para
apreciar las horas y 7 FF-JK para apreciar los minutos. En la 1ra PARTE se utilizarn 4
FF-JK que harn un conteo del 0-9, esto representara a las unidades y se podr visualizar en
el 1 display, luego se utilizaran los 3 FF-JK restantes para representar las decenas y harn
un conteo del 0-7, en este caso se har una combinacin lgica para q el conteo se resete
cundo llegue al nmero 6 (Ejm.: 0, 1, 2, 3, 4, 5, 6,0), y esto se podr visualizar en el 2
display. En la 2da PARTE es similar al anterior, pero en este caso en la fila de las decenas
se har una combinacin lgica para que el circuito se pueda resetear cuando llegue al N2,
Prof: Utrilla Salazar Dario
Sistemas Digitales

y en la unidades es lo mismo que en la primera parte (conteo del 0-9), ambos resultados se
podrn visualizar en los display N4 y N3 respectivamente.

Figura N6

Simulacion del circuito

B) Utilizar solamente FF-D y puertas lgicas.-

Prof: Utrilla Salazar Dario

Sistemas Digitales

C) Utilizar IC 7490.-

10

Figura N7
11

12

CLK

CLK

4
S

2
3
6
7

14
1

13
12
11
10
9
15
14

7474

7474

7474

5
Q

7474

U12:A

11

12

CLK

7474

U12:B

7474

U9:A

CLK

11

12

CLK

7474

U13:A

7474

U9:B

11

12

CLK

NAND

U11

7474

NAND

U15

U13:B

7448

7
1
2
6
4
5
3

7448

A
B
C
D
BI/RBO
RBI
LT

U14
QA
QB
QC
QD
QE
QF
QG

13
12
11
10
9
15
14

U2:B(CLK)

11

12

CLK

CLK

7474

U2:B

7474

U1:A

CLK

11

12

CLK

7490

R0(1)
R0(2)
R9(1)
R9(2)

CKA
CKB

Q0
Q1
Q2
Q3

12
9
8
11

7474

7474

U1:B

U5:A

11

12

CLK

13
12
11
10
9
15
14

QA
QB
QC
QD
QE
QF
QG

U10
A
B
C
D
BI/RBO
RBI
LT

7
1
2
6
4
5
3

13
12
11
10
9
15
14

QA
QB
QC
QD
QE
QF
QG

U8
A
B
C
D
BI/RBO
RBI
LT

7
1
2
6
4
5
3

13
12
11
10
9
15
14

QA
QB
QC
QD
QE
QF
QG

U6
A
B
C
D
BI/RBO
RBI
LT

7
1
2
6
4
5
3

13
12
11
10
9
15
14

QA
QB
QC
QD
QE
QF
QG

U4

2
3
6
7

14
1

7490

R0(1)
R0(2)
R9(1)
R9(2)

CKA
CKB

Q0
Q1
Q2
Q3

12
9
8
11

2
3
6
7

14
1

7490

R0(1)
R0(2)
R9(1)
R9(2)

CKA
CKB

Q0
Q1
Q2
Q3

12
9
8
11

2
3
6
7

14
1

7490

R0(1)
R0(2)
R9(1)
R9(2)

CKA
CKB

Q0
Q1
Q2
Q3

12
9
8
11

2
3
6
7

14
1

7490

R0(1)
R0(2)
R9(1)
R9(2)

CKA
CKB

Q0
Q1
Q2
Q3

A
B
C
D
BI/RBO
RBI
LT

12
9
8
11

7
1
2
6
4
5
3

RELOJ UTILIZANDO SOLO IC 74LS90

NAND

U23

CLK

U3

CLK

CLK

U5

13
12
11
10
9
15
14

U7

7474

7448

QA
QB
QC
QD
QE
QF
QG

7474

U7:B

13
12
11
10
9
15
14

U9

U22:A

A
B
C
D
BI/RBO
RBI
LT

U21

QA
QB
QC
QD
QE
QF
QG

U11

CLK

U20:B

7
1
2
6
4
5
3

CLK

A
B
C
D
BI/RBO
RBI
LT

U10

7447

7
1
2
6
4
5
3

11

12

NAND

U19

11

12

7
1
2
6
4
5
3

7447

A
B
C
D
BI/RBO
RBI
LT

7474

U20:A

QA
QB
QC
QD
QE
QF
QG

13
12
11
10
9
15
14

7447

CLK

CLK

7448

A
B
C
D
BI/RBO
RBI
LT

U18

7447

11

12

U16:B

7
1
2
6
4
5
3
10

RELOJ UTILIZANDO SOLO FF-D Y PUERTAS LOGICAS

4

7447

QA
QB
QC
QD
QE
QF
QG

U12

U17:B

7474

U16:A
10
S
R
13

R
1
10
S
R
13

4
S
R
1

10
S
R
13

4
S
R
1

4
S
R
1

10
S
R
13

S
R
13
4
S
R
1

10
S
R
13

4
S
R
1

10
S
R
13

10
S
R
13

7474

U5:B

CLK

4
S
R
1

S
R
1
10
S
R
13

4
S
R
1

10
S
R
13

7474

U2:A

7474

U7:A

U1(CKA)

CLK

NAND

U4

4
S
R
1

Prof: Utrilla Salazar Dario

Sistemas Digitales
Figura N8

* En la parte A solamente hemos usado FF-D como indica el enunciado en forma

asncrona. En la parte B hemos utilizado 6 contadores 7490 para el desarrollo del
proyecto

D) Utilizar IC7493.Figura N9

11

NAND

U8

7
1
2
6
4
5
3

7448

A
B
C
D
BI/RB
RBI
LT

U3

PREGUNTA N6. Para un circuito secuencial:

Desarrolle:
A) Tabla de estados
Prof: Utrilla Salazar Dario
Sistemas Digitales

12

B) Secuencia de estados

Solucin
A) Tabla de estados.* Para poder hallar la tabla de estados, primero hallaremos su tabla de verdad:
Qn+1
Qn
0
1
Qn

0
1
0
1

0
0
1
1

Tabla N7

* Ayudndonos de la tabla de verdad podemos hallar la tabla de estados:

EST.
0
12
7
9
3
10
4
8
13
5
0

Q4n
0
1
0
1
0
1
0
1
1
0
0

Q3n
0
1
1
0
0
0
1
0
1
1
0

Q2n
0
0
1
0
1
1
0
0
0
0
0

Qn
0
0
1
1
1
0
0
0
1
1
0

J4
1
1
1
0
1
1
1
1
0
0

K4
0
1
1
1
1
1
1
0
1
1

J3
1
1
0
0
0
1
1
1
0
0

K3
1
0
1
0
1
0
1
0
0
1

J2
0
1
0
1
1
0
0
0
0
0

K2
1
1
1
0
0
1
1
1
1
1

J1
0
1
0
1
0
0
0
1
1
0

K1
1
0
0
0
1
1
1
0
0
1

Tabla N8

B) Secuencia de estados.Observamos que en la tabla anterior se puede apreciar 10 estados en forma intercalada y
son:
0, 12, 7, 9, 3, 10, 4, 6, 13, 5, 0, 12,
Luego si se les ordena en forma creciente, los estados quedaran de la siguiente manera:
0, 3, 4, 5, 7, 8, 9, 10, 12,13

PREGUNTA N7.Prof: Utrilla Salazar Dario

Sistemas Digitales

13

 Disear un contador que realice la generacin de los estados siguientes:

C1
0
0
1
1

C2
0
1
0
1

ESTADOS
0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14,
0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4,
0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2,
0, 1, 2, 13, 14, 15, 14, 2, 1, 2, 13, 14, 13,
Tabla N9

Solucin
A) 1 PARTE:
C1
0

C2
0

ESTADOS
0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14,
Tabla N10

Desarrollo del problema:

En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15
visualizado en un display o leds, y una vez que llega al mximo o mnimo valor da un
pulso por la pata 13 (RC0), el cual la vamos a aprovechar para mandarla a la seal de un
FF-JK que esta en estado de memoria (J=1 y K=1), y eso va hacer que el contador que
estaba en Up al inicio cambie a Down y as sucesivamente.

Implementacin del problema

Prof: Utrilla Salazar Dario

Sistemas Digitales

14

Figura N10

B) 2 PARTE:
C1 C2
0
1

ESTADOS
0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4,
Tabla N11

Desarrollo del problema:

En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a contar
de 0 a 15, despus que llegue a 15 la pata 12(TC) de dicho contador se conecta a la
entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma vez
mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15 mande
un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar como
registro y va a salir lo que est en la entrada o sea lo que te bote el 1er contador.

Implementacin del problema

Prof: Utrilla Salazar Dario

Sistemas Digitales

15

Figura N11

C) 3 PARTE:
C1
1

C2
0

ESTADOS
0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2,
Tabla N12

Desarrollo del problema:

En este circuito se va a usar dos contadores uno en Up y el otro en Down, tambin se va
a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este
caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do
contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load
del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B
siempre se va a cumplir entonces siempre esa salida va a estar en 1 y cuando cambie a
A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y as sucesivamente
hasta obtener nuestra secuencia deseada.
Implementacin del problema
Figura N12

Prof: Utrilla Salazar Dario

Sistemas Digitales

16

PREGUNTA N8. Disear un circuito digital para activar lmparas en la secuencia siguiente:
LA
LB
LC
LD

NO
NO
NO
NO

SI
NO
NO
SI

NO
SI
SI
NO

SI
SI
NO
NO

NO
NO
SI
SI

SI
SI
SI
NO

NO
SI
SI
SI

SI
NO
SI
SI

NO
SI
NO
NO

SI
SI
SI
SI

SI
NO
SI
NO

Tabla N13

Solucin
* Haremos los siguientes cambios para poder resolver el problema: Sea: SI = 1 lgico y NO = 0
lgico, entonces la tabla anterior se convertira de la siguiente manera:

LA
LB
LC
LD

0
0
0
0

1
0
0
1

0
1
1
0

1
1
0
0

0
0
1
1

1
1
1
0

0
1
1
1

1
0
1
1

0
1
0
0

1
1
1
1

1
0
1
0

Tabla N14

* Tomando LA como MSB (para un sistema binario), la secuencia de estados son los siguientes:
0, 9, 6, 12, 3, 14, 7, 11, 8, 15, 10.

* Haciendo la tabla de habilitacin con FF-JK, tenemos:

EST.
0
9
6
12
3
14
7
11
8
15
10

Q4n
0
1
0
1
0
1
0
1
1
1
1

Q3n
0
0
1
1
0
1
1
0
0
1
0

Q2n
0
0
1
0
1
1
1
1
0
1
1

Qn
0
1
0
0
1
0
1
1
0
1
0

J4
1
X
1
X
1
X
1
X
X
X
X

K4
X
1
X
1
X
1
X
0
0
0
1

J3
0
1
X
X
1
X
X
0
1
X
0

K3
X
X
0
1
X
0
1
X
X
1
X

J2
0
1
X
1
X
X
X
X
1
X
X

K2
X
X
1
X
0
0
0
1
X
0
1

J1
1
X
0
1
X
1
X
X
1
X
0

K1
X
1
X
X
1
X
0
1
X
1
X

Tabla N15

Prof: Utrilla Salazar Dario

Sistemas Digitales

17

* Ordenando los estados y resolviendo mediante KARNAUGH (tomandose adems los

estados no incluidos como irrelevantes, X), se obtiene las siguientes ecuaciones:

Prof: Utrilla Salazar Dario

Sistemas Digitales

18

Simulacion del circuito

Figura N13

PREGUNTA N9. Disear divisor de frecuencia:

A) Entre 4
B) Entre 7
C) Entre 9
D) Entre 12
E) Entre 24
F) Entre 60
Utilizando FF-JK.

Solucin
A) Divisor de frecuencia entre 4.Prof: Utrilla Salazar Dario
Sistemas Digitales

19

Simulacin del circuito

Figura

N14

B)

Divisor de

frecuencia entre 7.Simulacin del circuito

Figura
N15

C) Divisor de frecuencia entre 9.-

Prof: Utrilla Salazar Dario

Sistemas Digitales

20

Simulacin del circuito

Figura N16

D) Divisor de frecuencia entre 12.Simulacin del circuito

Figura N17

E) Divisor de frecuencia entre 24.Simulacin del circuito

Figura N18

Prof: Utrilla Salazar Dario

Sistemas Digitales

21

F) Divisor de frecuencia entre 60.Simulacin del circuito

Figura N19

PREGUNTA N10. Disear el circuito a partir del diagrama siguiente:

Prof: Utrilla Salazar Dario

Sistemas Digitales

22

Figura N20

Solucin
* M= Entrada
* N= Salida
* Haciendo la tabla

de estados:
Tabla de estados

Tabla N16

EST.
0
1
2
3
4
5
6
7

*
Aplicando
Q2n+1:

Q2n
0
0
0
0
1
1
1
1

Qn
0
0
1
1
0
0
1
1

M
0
1
0
1
0
1
0
1

N
1
0
0
1
1
0
0
1

Prof: Utrilla Salazar Dario

Sistemas Digitales

Karnaugh

para

Q2n

Q2n
1
1
M

Q2n+1 Qn+1
0
1
1
1
0
1
1
0
1
1
0
0
1
0
1
1

1
0

1
1
M

0
0
M

Qn
Qn

23

* Aplicando Karnaugh para Qn+1:

Q2n

Q2n
0
1
M

1
0

0
1

1
1
M

Qn
Qn

* Aplicando Karnaugh para N:

Q2n

Q2n
0
1
M

1
0

1
0
M

0
1
M

Qn
Qn

* De las formulas de la ecuacin caracterstica de los FF-JK, se tiene que:

* Comparando con los resultados, nos da:

Prof: Utrilla Salazar Dario

Sistemas Digitales

24

Simulacin del circuito

Figura N21

Prof: Utrilla Salazar Dario

Sistemas Digitales

25