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Resumen.
Una de las principales aplicaciones de los procesadores embebidos es el control de sistemas.
En la enseanza a nivel superior de la lgica programable y tecnologas derivadas, la
adquisicin es fundamental para introducir datos hacia un dispositivo configurado como
procesador.
Suponiendo un diseo que lo requiera; despus de la adecuacin de una seal es necesario
en la mayora de los casos conectar uno o varios convertidores analgico digital (ADCs)
para proveer al PLD de los datos analgicos convertidos a bits.
Este documento muestra de manera simple, cmo es posible generar una interfaz para
conectar un ADC paralelo a un FPGA, planteando una metodologa que se adapta sin
cambios drsticos a cualquier problemtica similar de diseo.
1. Antecedentes.
Para unificar criterios, se decidi enfocar los esfuerzos de este trabajo hacia un
ADC con salida paralela, en particular el ADC0804 de uso comn entre los
estudiantes y diseadores. La ventaja inmediata de la conversin paralela es la
velocidad con la que se obtiene un dato completo binario; la desventaja sera el
nmero de lneas comprometidas, cuestin que no es preponderante considerando
un PLD de arquitectura avanzada (CPLD, FPGA o aproximados).
La descripcin de la lgica de interfaz con el ADC se propuso utilizando HDLs,
que conllevan a una mejor realizacin hardware del algoritmo de control bsico.
Para el caso de algn ADC serial, como por ejemplo el ADC0831 o afines, se
puede aplicar el mismo criterio de solucin con las restricciones lgicas que
presenta la conversin serie.
INTR debe pasar automticamente a un estado alto y no volver a bajo sino hasta
que haya terminado la conversin, momento en el cual es posible leer el dato
convertido seleccionando nuevamente CS con un estado bajo y enviando un pulso
negativo a RD. Despus de esperar al menos 200ns (tACC, Tiempo de Acceso
segn hoja de especificaciones del convertidor) en el mismo estado bajo, las ocho
salidas de datos del ADC muestran el dato binario convertido. Posteriormente es
necesario deshabilitar RD y CS para volver a comenzar el proceso. Obsrvese el
diagrama de tiempos de la Fig. 2.
2. Interfaz de conexin.
A continuacin se analizan las tres soluciones ms comunes para conectar el ADC
al dispositivo programable en cuestin. En el caso particular de este trabajo, se
utiliz un FPGA Spartan II de Xilinx (2S100PQ208).
2. 1. Solucin completa.
La configuracin de conexiones completa de un ADC0804, se muestra en el
diagrama de la Fig. 3. Obsrvese que para facilitar la explicacin y dado que slo
se considera un solo convertidor, el pin CS se conecta a GND para mantener el
dispositivo siempre habilitado. En algunos diseos se requiere ms de un ADC por
lo que es necesario controlar CS para seleccionar el dispositivo que debe trabajar
en determinado momento. Otra alternativa es considerar un ADC con varios
canales analgicos que se seleccionan a travs de un multiplexor como por ejemplo
el dispositivo ADC0808 con 8 canales analgicos. La seal analgica, nicamente
como referencia de conversin, se genera a travs de un potencimetro comn
conectado entre VCC y GND.
En el caso de que se presente algn diseo que requiera el control de CS, slo
bastara con adicionar un bit ms en cada estado con este propsito. En la primera
solucin analizada se estn considerando todas las seales implicadas de manera
formal. Cabe mencionar que la tarjeta de desarrollo utilizada est configurada con
un oscilador de 60MHz, por lo que se requiri un divisor de frecuencia para
obtener una menor a los 8KHz del ADC, cuestin que se detallar posteriormente.
3. Pruebas y Resultados.
Las tres configuraciones indicadas se programaron sobre un FPGA 2S100PQ208
de Xilinx. El mdulo de control para el ADC0804 se muestra en la Fig. 6 y se
prob experimentalmente de manera individual antes de la aplicacin ms
completa. En el mismo mdulo se incorpor un divisor de frecuencia, debido a que
la tarjeta de desarrollo utilizada incluye un oscilador de 60MHz.
Tarjeta de
Desarrollo
ADC0804
FPGA
2S100PQ208
4. Conclusiones.
En este trabajo se abord la manera de conectar un ADC de salida paralela a un
FPGA. La metodologa planteada es extensiva a cualquier diseo que infiera un
PLD.
Se aport un anlisis de la configuracin Free Runnig, la cual simplifica el
hardware y la lgica para disear la interfaz.
Los mdulos controladores analizados fueron modelados en ABEL HDL y VHDL
buscando la simpleza sintctica, pensando en los estudiantes que comienzan a
utilizar las tecnologas programables.
Referencias.
[1] Sebastian M. J., Application - Specific Integrated Circuits, Addison Wesley, 2000.
[2] John Wakerly, Digital Design, Prentice Hall, 2002.
[3] Datasheet, National Semiconductor. http:// www.national.com/pf/AD/ADC0804.html.