Repblica Bolivariana de Venezuela

Ministerio Popular para la Educacin Universitaria

Universidad Pedaggica Experimental Libertador
Instituto Universitario de Tecnologa Juan Pablo Prez Alfonzo
Convenio UPEL IUTEPAL
Programa de Profesionalizacin Docente
Extensin San Cristbal

CODIFICADORES, DECODIFICADORES, MULTIPLEXORES Y

DEMULTIPLEXORES

Participantes:
Jos Sillet
Julio Hernndez
Yandrix Sayago
Profesor:
Ing. Williams Amaya
San Cristbal, Julio del 2011

Codificadores
Un codificador es considerado como un traductor del lenguaje de la gente al
lenguaje de la mquina, es decir, traduce una entrada decimal a un numero BCD
8421.
Un codificador es un bloque combinacional hecho para convertir una
entrada no binaria en una salida de estricto orden binario. En otras palabras, es un
circuito integrado por un conjunto de componentes electrnicos con la habilidad
para mostrar en sus terminales de salida un word binario (01101, 1100, entre
otras), equivalente al nmero presente en sus entradas, pero escrito en un cdigo
diferente. Por ejemplo, un Octal-to-binary encoder es un circuito codificador con
ocho entradas (un terminal para cada dgito Octal, o de base 8) y tres salidas (un
terminal para cada bit binario).
El diagrama lgico, en forma simplificada, de un codificador decimal a BCD
se muestra en la figura

En un sentido general, se puede decir que un codificador es un circuito

hecho para pasar informacin de un sistema a otro con clave diferente, y en tal
caso un decodificador sera el circuito o dispositivo que retorne los datos o
informacin al primer sistema. Debido a que el caso que nos ocupa es el de la
lgica digital, y en especial la aritmtica binaria, hemos de dar sentido ms directo
a los trminos "codificador" y "decodificador".

Los codificadores pueden, tambin, proporcionar otras operaciones de

conversin, tal como ocurre en las calculadoras de bolsillo con el teclado: El
Keyboard (teclas, llaves) encoder convierte la posicin de cada tecla (No. 9, No. 3,
No. 5, + , %, etc.) en su correspondiente word asignado previamente. Un ejemplo
de lo anterior es el teclado codificador en ASCII (American Standard Code for
Information Interchange), que genera el word de 7 bits 0100101 cuando es
presionada la tecla del porcentaje (%).
El codificador tiene diez entradas a la izquierda y cuatro salidas a la
derecha, adems puede tener una entrada activa, que produce una nica salida.
Una caracterstica poco habitual del codificador es que no hay entrada 0.
Una entrada cero significa una salida 1111 (en D, C, B y A) que es verdadera
cuando todas las entradas del 1-9 estn desconectadas. Cuando las entradas no
estn conectadas, se dice que estn flotando.
En la figura se presenta el diagrama de bloques y la tabla de verdad de un
codificador comercial denominado de prioridad de 10-4 lneas.

Smbolo lgico del codificador 74147

Tabla de verdad del codificador 74147

La primera lnea de la tabla de verdad indica que no hay entrada. Cuando

todas las entradas flotan el alto, las salidas flotan en alto, lo cual es interpretado
como 0000 por los indicadores de salidas. La segunda lnea de la tabla muestra la
entrada decimal 9 activada por un nivel bajo, lo que produce LHHL en la salida.
Esta salida la invierten los cuatro inversores y en los indicadores BCD se lee 1001.
En la misma lnea se muestra las entradas del 1 al 8 marcadas con X (irrelevante).
Una entrada irrelevante puede estar alta o baja. Este codificador tiene una
caracterstica de prioridad, que activa l nmero mayor que tenga una entrada en
baja.
Si por ejemplo tenemos un nivel bajo en el 3 y en 8, el codificador dar una
salida en binario correspondiente al numero mayor, en este caso el 8.
En la figura se presenta el diagrama lgico del codificador 74147, donde se
presentan las 30 puertas lgicas que lo conforman.

Diagrama lgico del codificador 74147

Si queremos activar el 9 decimal le colocamos un nivel bajo. Esta entrada a

0 la invierte el inversor 1, y se aplica a las puertas NOR 2 y 3, que se activan
entonces, dando una salida en baja. Las puertas NOR 4 y 5 se desactivan por la
presencia de 0 en las entradas de las puertas AND (de la 7-18) desactivadas.
Estas puertas AND estn desactivadas por los 0 de sus entradas inferiores,
producidos por la puerta NOR 6. Las puertas AND de la (7-18) aseguran que tenga
prioridad sobre las dems, la entrada decimal correspondiente al nmero mayor.

Codificador sin prioridad

Los circuitos codificadores pueden ser diseados con prioridad o sin ella.
En los codificadores sin prioridad con entradas activas altas, la activacin de ms
de una entrada simultneamente con valor 1, genera un cdigo errneo en la

salida, de acuerdo al nmero de entradas excitadas con el respectivo valor. La

solucin de este conveniente se logra empleando codificadores de prioridad.

Codificador de prioridad
Los codificadores de prioridad seleccionan la entrada de mayor prioridad
cuando se presentan varias entradas activas simultneamente. En la siguiente
tabla, se muestra la lgica de entrada y de salida de un decodificador.

Entradas
I0
X
X
X
X
X
X
X
0

I1
X
X
X
X
X
X
0
1

I2
X
X
X
X
X
0
1
1

I3
X
X
X
X
0
1
1
1

I4
X
X
X
0
1
1
1
1

I5
X
X
0
1
1
1
1
1

Salidas
I6
X
0
1
1
1
1
1
1

I7
0
1
1
1
1
1
1
1

A2
0
0
0
0
1
1
1
1

A1
0
0
1
1
0
0
1
1

A0
0
1
0
1
0
1
0
1

Tabla de verdad del Codificador de Prioridad

El decodificador se encuentra comercialmente tal como se encuentra

dispuesto en la siguiente figura. La diferencia radica en unas entradas de
habilitacin adicionales que activan las entradas las salidas a unos valores
predefinidos.

Diagrama de Bloques del codificador de Prioridad

Codificador Decimal - BCD

El codificador decimal a BCD posee diez entradas, correspondientes cada
una a un dgito decimal y cuatro salidas en cdigo BCD (8421). El diagrama de
bloques de la figura 3.5.4 muestra la disposicin de entradas y salidas del
decodificador.

Diagrama de Bloques del codificador Decimal a BCD.

En la tabla que sigue se encuentra el cdigo BCD correspondiente a cada dgito
decimal.

Dgito Decimal
0
1
2
3
4
5
6
7
8
9

BCD
A3
0
0
0
0
0
0
0
0
1
1

A2
0
0
0
0
1
1
1
1
0
0

A1
0
0
1
1
0
0
1
1
0
0

A0
0
1
0
1
0
1
0
1
0
1

Cdigo Decimal BCD.

El bit A3 es el ms significativo del cdigo BCD y es 1 para los decimales 8
9. La expresin para este bit en funcin de los dgitos decimales se escribe:
A3 = 8+9
Por tanto las funciones siguientes corresponden a:
A2 = 4+5+6+7
A1 = 2+3+6+7
A0 = 1+3+5+7+9.
Ahora configurando el anlisis en un circuito combinacional, se obtiene el
siguiente circuito sin necesidad de una entrada para el bit 0.

Circuito lgico del codificador BCD a Decimal

Aplicaciones
Los codificadores encuentran mayor aplicacin en los dispositivos de
entrada y salida. La seal de entrada es introducida de una forma comprensible
para el usuario y la "traduccin" la realiza el codificador a un cdigo comprensible
para el equipo. En un teclado, cuando se pulsa la tecla correspondiente a un
dgito, esta entrada se codifica en cdigo BCD.
La construccin fsica de un codificador puede realizarse con muchos
dispositivos

sin

embargo

los

primeros

en

usarse

fueron

los

diodos,

semiconductores que permiten el paso de la corriente luminosa en una direccin y

en otro no, distribuidos de manera ordenada a lo largo de un circuito algo complejo
que se denomina matriz. Integrado con otros elementos el codificador forma parte
de un circuito integrado, que fueron los primeros sustitutos de los tubos en las
radios antiguas.
La segunda interpretacin al trmino codificador tiene que ver con varios
tipos de programas que suelen denominarse codec y que toman una seal que
por lo general es anloga y la transforman en una digital. Por ejemplo cuando se
graba sonido en el formato wav se hace en forma anloga y se graban hasta
sonidos que el odo humano no percibe. Esto hace que este formato en particular

sea muy voluminoso pero de gran calidad. Cuando tomamos un programa y lo

transformamos en un mp3 el codificador bsicamente transforma la seal
anloga en otra digital pero el volumen de la mismo sera todava muy grande y
entonces el codificador elimina las frecuencias que no son audibles, all est el
problema tambin, muchos codificadores eliminan frecuencias muy bajas y otras
muy agudas, obteniendo un archivo muy pequeo pero de baja calidad, en general
yo busco codificadores que me permitan una buena calidad de sonido an cuando
el archivo resulte algo voluminoso, sin embargo por lo general est entre la quinta
y la dcima parte del original.
Hay varios codificadores para otros formatos de sonido cuya calidad vara
mucho y as mismo ocurre con el vdeo del que se encuentran muchos formatos
cuyos codificadores funcionan de manera similar. Si el formato vdeo es de calidad
cuando vemos que se no pixelan las imgenes y cuando es de mala calidad s
observamos tal fenmeno. De igual manera entre mayor sea la calidad de la
imagen mayor ser su volumen. Para terminar el programa o el circuito que hace
lo contrario se denomina descodificador, para los circuitos es esencial que un
circuito codifique y otro descodifique pero pueden venir integrados en un mismo
circuito y algo similar ocurre con los programas pero en general ambos
decodificador y codificador se disean juntos.

Decodificadores
Un decodificador es considerado como el proceso inverso de un codificador,
es decir, un traductor de lenguaje de las maquina al lenguaje de la gente.
El decodificador es un circuito combinacional diseado para convertir un
nmero binario (entrada) en word de "unos" y "ceros" (niveles altos y bajos de
voltaje) con un orden distinto, para ejecutar un trabajo especial. En otras palabras,
el word que sale es diferente al word que entr, aunque tenga la misma cantidad
de bits. En Electrnica Digital es a menudo necesario pasar un nmero binario a
otro formato, tal como el requerido para energizar los siete segmentos de los
display hechos con diodos emisores de luz, en el orden adecuado para que se
ilumine la figura de un individual nmero decimal.
Los decodificadores son tambin usados en los microprocesadores para
convertir instrucciones binarias en seales de tiempo, para controlar mquinas en
procesos industriales o implementar circuitos lgicos avanzados. El decodificador
convierte nmeros binarios en sus equivalentes Octales (base 8), decimales (base
10) y Hexadecimales
El diagrama de bloque del decodificador se muestra en la figura.

Smbolo lgico de un decodificador BCD a decimal

El decodificador tiene 4 entradas a la izquierda que estn conformadas por

el cdigo BCD 8421, y tiene a la derecha diez lneas de salidas. En la figura se
muestra el decodificador comercial BCD a decimal, TTL 7442 y su correspondiente
tabla de verdad.

Smbolo lgico del decodificador/excitador BCD a decimal 7442

Lnea

Entradas BCD
D

Lnea 1

Lnea 2

Lnea 3

Lnea 4

Lnea 5

Lnea 6

Lnea 7

Lnea 8

Lnea 9

Lnea 10

Lneas 11-16

Invlido

Tabla de verdad del decodificador 7442

A la izquierda se encuentran las 4 entradas BCD etiquetadas con D, C, B y
A. Estas entradas se activan con el uno lgico, o nivel alto. A la derecha se
encuentran las 10 salidas del decodificador, cada una con un circulito que indican
que las salidas son activas en baja, es decir, que normalmente estn en alta.

Los inversores que se encuentran a la salida se aaden por conveniencia

para controlar las luces de los indicadores decimales, es decir, que una salida
activa se invierte a uno lgico en los indicadores de salidas.
En la primera lnea de la tabla de verdad se muestran todas las entrada en
el nivel bajo (L). Con una entrada LLLL se activa la salida del cero decimal al
estado bajo. El inversor inferior complementa esta salida al nivel alto, lo que hace
que luzca el indicador de la salida decimal cero, no permitiendo que ninguno de
los dems luzcan.
De igual forma, la quinta lnea muestra la entrada BCD LHLL, lo que hace
que se active la salida cuatro en el nivel bajo. Esta salida es invertida haciendo
que luzca el indicador de la salida decimal 4.
La lnea 11 muestra la entrada HLHL, que normalmente representa el
decimal 10. Como el cdigo BCD no contiene este nmero, esta entrada es
invalida y no lucir ninguna lmpara de salida. Igualmente para las 5 ltimas lneas
de la tabla del diagrama lgico del decodificador 7442, BCD a decimal, se
muestran las figuras.

Diagrama lgico del decodificador BCD a decimal 7442

La entrada A3 es el BIT ms significativo (MSB), o la entrada del 8 y la

entrada A0 es el BIT menos significativo (LSB), o la entrada del 1. Las salidas
estn etiquetadas con nmeros decimales. La salidas que se encuentran activas
en baja aparecen con barras sobres las salidas decimales (9, 8 entre otras)
Supongamos que la entrada BCD es LLLL (0000). Si seguimos
cuidadosamente el camino de las cuatro entradas a travs de los inversores
12,14,16 y 18, se observa que a la puerta NAND 1 se aplican cuatro 1 lgicos, que
la activan produciendo entonces un cero lgico. Todas las dems puertas NAND
quedan inhabilitadas por la presencia de un cero en algunas de sus entradas.

Decodificadores Binarios de 2 a 4, de 3 a 8 y de 4 a 16 lneas

Un decodificador es un circuito lgico cuya funcin es indicar la presencia
de cierto cdigo en sus lneas de entrada con un nivel predeterminado a la salida.
El procedimiento consiste en interpretar el cdigo de n lneas de entrada con el fin
de activar un mximo de 2n lneas a la salida. Si el cdigo de entrada tiene
combinaciones no usadas o de no importa, la salida tendr menos de 2n salidas.
La caracterstica predominante en los decodificadores es un mayor nmero de
salidas con respecto al nmero de entradas. El diagrama de bloques se muestra
en la figura.

Diagrama de bloques de un Decodificador n x 2n.

Decodificador de 2 a 4 lneas (2 bits)

El Decodificador de 2 a 4 lneas tiene 2 lneas de entrada y 4 lneas de
salida. En la tabla, las entradas del decodificador son I0 e I1 y representan un
entero de 0 a 3 en cdigo decimal. G es la entrada de habilitacin y determina la
activacin del circuito de acuerdo a su valor lgico ("1" circuito activo, "0" circuito
no activo). Segn el valor binario presente en las 2 entradas se activa una de las 4
salidas al valor lgico 1. Por ejemplo, con el valor 1 en I0 y el valor 0 en I1 se
activar la salida Y1.
G I1 I0 Y3 Y2 Y1 Y0
0
1
1
1
1

X
0
0
1
1

X
0
1
0
1

0
0
0
0
1

0
0
0
1
0

0
0
1
0
0

0
1
0
0
0

Tabla de verdad del Decodificador de 2 bits

En la figura que se presenta a continuacin, se muestra el circuito lgico del
decodificador 2x4.

Diagrama lgico del decodificador 2 x 4 con entrada de habilitacin

Decodificador de 3 a 8 lneas (3 bits)

El decodificador de 3 a 8 lneas activa una sola de las 8 lneas de salida de
acuerdo con el cdigo binario presente en las 3 lneas de entrada. Las salidas son
mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en
cualquier momento.

Las entradas del decodificador son x, y, z y las salidas van de y0 a y7

(activas bajas). La tabla de verdad del decodificador se muestra en la tabla.

Entradas
X
0
0
0
0
1
1
1
1

Y
0
0
1
1
0
0
1
1

Z
0
1
0
1
0
1
0
1

Salidas
Y0
1
0
0
0
0
0
0
0

Y1
0
1
0
0
0
0
0
0

Y2
0
0
1
0
0
0
0
0

Y3
0
0
0
1
0
0
0
0

Y4
0
0
0
0
1
0
0
0

Y5
0
0
0
0
0
1
0
0

Y6
0
0
0
0
0
0
1
0

Y7
0
0
0
0
0
0
0
1

Tabla de verdad para el Decodificador de 3 a 8 lneas.

Como la tabla anterior tiene 8 salidas, por lo tanto sera necesario dibujar
ocho mapas de karnaugh para simplificar cada una de las funciones de salida. Por
tanto procedimiento, se puede dibujar un solo mapa y reducir la funcin para cada
trmino por separado. La reduccin de cada trmino da como resultado la
equivalencia entre cada mintrmino de entrada y la salida correspondiente. Por
ejemplo, la entrada 110 activar la salida Y6. En el circuito el mintrmino
corresponder a una compuerta AND de tres entradas con las variables ABC
como entradas. De manera similar se construye el circuito para el resto de
entradas. El circuito lgico del decodificador de 3 a 8 lneas se representa en la
figura.

Diagrama lgico de un Decodificador 3 x 8.

Decodificador de 4 a 16 lneas (4 bits)

El decodificador de 4 a 16 lneas activa una sola de las 16 lneas de salida
de acuerdo con el cdigo binario presente en las 4 lneas de entrada. Las salidas
son mutuamente exclusivas ya que solamente una de las salidas es igual a 1 en
cualquier momento.
Las entradas son w, x, y, z y las salidas son y0 a y15 (activas bajas). La
tabla muestra la tabla de verdad para el decodificador.

Entradas
w
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

x
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

y
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

Salidas
z y0 y1 y2 y3 y4 y5 y6 y7 y8 y9 y10 y11 y12 y13 Y14 y15
0 1 0 0 0 0 0 0 0 0 0
0
0
0
0
0
0
1 0 1 0 0 0 0 0 0 0 0
0
0
0
0
0
0
0 0 0 1 0 0 0 0 0 0 0
0
0
0
0
0
0
1 0 0 0 1 0 0 0 0 0 0
0
0
0
0
0
0
0 0 0 0 0 1 0 0 0 0 0
0
0
0
0
0
0
1 0 0 0 0 0 1 0 0 0 0
0
0
0
0
0
0
0 0 0 0 0 0 0 1 0 0 0
0
0
0
0
0
0
1 0 0 0 0 0 0 0 1 0 0
0
0
0
0
0
0
0 0 0 0 0 0 0 0 0 1 0
0
0
0
0
0
0
1 0 0 0 0 0 0 0 0 0 1
0
0
0
0
0
0
0 0 0 0 0 0 0 0 0 0 0
1
0
0
0
0
0
1 0 0 0 0 0 0 0 0 0 0
0
1
0
0
0
0
0 0 0 0 0 0 0 0 0 0 0
0
0
1
0
0
0
1 0 0 0 0 0 0 0 0 0 0
0
0
0
1
0
0
0 0 0 0 0 0 0 0 0 0 0
0
0
0
0
1
0
1 0 0 0 0 0 0 0 0 0 0
0
0
0
0
0
1

Tabla de verdad para el decodificador de 4 a 16 lneas

Similar al decodificador de 3 a 8, la salida correspondiente a cada cdigo es

el mntrmino correspondiente a cada entrada. La simplificacin de la funcin
necesitara de 16 mapas para la reduccin. En vez de construir 16 mapas, se
construye solo uno, en el cul se representa cada uno de los valores para cada
combinacin de entrada (Ver figura 3.1.4). Los mintrminos no se pueden asociar
por la consideracin anterior, pero el ejemplo sirve para mostrar la construccin
del circuito lgico.

Mapa de karnaugh de la funcin del decodificador de 4 a 16 lneas

En la tabla el trmino Y7 se obtiene del mintrmino m7 (WZYX). En la

entrada, los valores 0111 activarn la salida Y7. El resto del circuito lgico se
construye de manera similar. El diagrama de bloques del circuito lgico se
representa en la figura.

Diagrama de bloques del decodificador 4 a 16 lneas

Decodificadores BCD a 7 segmentos

El decodificador de BCD a siete segmentos es un circuito combinacional
que permite un cdigo BCD en sus entradas y en sus salidas activa un display de
7 segmentos para indicar un dgito decimal.

El display de siete segmentos

El display est formado por un conjunto de 7 leds conectados en un punto
comn en su salida. Cuando la salida es comn en los nodos, el display es
llamado de nodo comn y por el contrario, s la salida es comn en los ctodos,
llamamos al display de ctodo comn. En la figura 3.1.1.,se muestran ambos tipos
de dispositivos. En el display de ctodo comn, una seal alta encender el
segmento excitado por la seal. La alimentacin de cierta combinacin de leds,
dar una imagen visual de un dgito de 0 a 9.

Display de nodo comn y ctodo comn

Decodificador de BCD a Siete Segmentos

El decodificador requiere de una entrada en cdigo decimal binario BCD y
siete salidas conectadas a cada segmento del display. La figura representa en un
diagrama de bloques el decodificador de BCD a 7 segmentos con un display de
ctodo comn.

Diagrama de bloques de un decodificador BCD a siete segmentos

Suponiendo que el visualizador es un display de ctodo comn, se obtiene
una tabla cuyas entradas en cdigo BCD corresponden a A, B, C y D y unas
salidas correspondientes a los leds que se encenderan en cada caso para indicar
el dgito decimal. La tabla muestra el caso de ejemplo.
Valor decimal
0
1
2
3
4
5
6
7
8
9
10
...
15

Entradas
A
0
0
0
0
0
0
0
0
1
1
1
..
1

B
0
0
0
0
1
1
1
1
0
0
0
..
1

C
0
0
1
1
0
0
1
1
0
0
1
..
1

Salidas
D
0
1
0
1
0
1
0
1
0
1
0
..
1

a
1
0
1
1
0
1
1
1
1
1
X
X
X

b
1
1
1
1
1
0
0
1
1
1
X
X
X

c
1
1
0
1
1
1
1
1
1
1
X
X
X

d
1
0
1
1
0
1
1
0
1
0
X
X
X

e
1
0
1
0
0
0
1
0
1
0
X
X
X

f
1
0
0
0
1
1
1
0
1
1
X
X
X

g
0
0
1
1
1
1
1
0
1
1
X
X
X

Tabla de verdad del decodificador BCD a siete segmentos.

Los valores binarios 1010 a 1111 en BCD nunca se presentan, entonces las
salidas se tratan como condiciones de no importa.
La simplificacin de la informacin contenida en la tabla 3.3.1. requiere de
siete tablas de verdad, que se pueden separar para cada segmento. Por
consiguiente, un 1 en la columna indica la activacin del segmento y varios de
estos segmentos activados indican visualmente el nmero decimal requerido.
Segn la informacin de la tabla de verdad, se puede obtener la expresin
para cada segmento en suma de productos o producto de sumas segn la
cantidad de unos y ceros presentes.
Salida a
En la columna a existen 3 ceros y 7 unos, entonces es ms fcil obtener la funcin
PDS:
a = (A+B+C+D)(A+B+C+D)= A + D(B+C) + B(D+C) = A + AB + AC + AD +
BA + BC + BD + CA + CB+ C + CD + DA + DB + DC
a = A + (AB+BA)+(AC+CA)+ (AD+DA)+( BC+CB) + BD + C + (CD+DC) +
DB = A + A +AC + A+ C + BD + C + C + DB = A + A.C + C + BD + DB
a = A + C + (B D
)

Circuito para la salida a del decodificador BCD a siete segmentos

Salida c
En la columna de la salida c se tiene un solo 0, entonces se emplea el PDS:
c = (A + B + C + D)

Circuito para la salida c del decodificador BCD a siete segmentos

Salida e
La columna correspondiente a esta salida tiene 4 unos y 5 ceros. Es mejor utilizar
la representacin SDP:
e = (ABCD) + (ABCD) + (ABCD) + (ABCD) ;factorizando el primer
trmino con el cuarto y el segundo con el tercero:
e = BCD + ACD = D(BC+ AC)

Circuito para la salida e del decodificador BCD a siete segmentos

El resto de salidas se obtiene por las mismas deducciones anteriores.

Aplicacin
En la comunicacin entre los diferentes dispositivos que conforman un
computador, se emplean puertos de E/S y memorias.Entre las aplicaciones ms
comunes de los decodificadores se encuentra la habilitacin de puertos de E/S en
los computadores.
Cada uno de los dispositivos dentro de un computador posee una direccin
que es codificada mediante un cdigo binario (direccin) y cuando es necesario
comunicarse con un dispositivo, la CPU del computador enva la direccin del
puerto o posicin de memoria al que se encuentra conectado el dispositivo. El

cdigo binario de la direccin es decodificado, activando la salida que habilita el

dispositivo correspondiente.
Los decodificadores tambin son utilizados internamente en los chips de
memoria para direccionar las posiciones de memoria de las palabras binarias
almacenadas. Como ejemplo, un computador que maneja direcciones de 16 bits,
tiene la capacidad de direccionar 216 = 65536 posiciones de memoria, o lo que
equivale a 64 K.

Multiplexores
Un Multiplexor o Selector de datos es un circuito lgico que acepta varias
entradas de datos y permite que slo una de ellas pase a un tiempo a la salida. El
enrutamiento de la entrada de datos hacia la salida est controlado por las
entradas de seleccin (a las que se hace referencia a veces como las entradas de
direccin).
El multiplexor, tambin conocido como MUX, acta como un conmutador
multiposicional controlado digitalmente, donde el cdigo digital aplicado a las
entradas de seleccin controla cules entradas de datos sern conmutadas hacia
la salida. Por ejemplo, la salida ser igual a la entrada de datos, llammosle D0,
para el cdigo de entrada de seleccin que sea cero (ABC=000 en el diagrama de
abajo); la salida ser igual D1 para cuando el cdigo de seleccin sea uno y as
sucesivamente. Establecido de otra manera, un multiplexor selecciona 1 de N
fuentes de datos y transmite los datos seleccionados a un solo canal de salida.
Esto se llama multiplexin o multiplexaje.

Los multiplexores son representados en diagramas de bloques como

trapezoides issceles. A continuacin muestro el esquemtico de un multiplexor de
dos entradas y una salida con su respectivo bit de seleccin:

Un ejemplo de multiplexores (aunque no digitales como los que vemos

aqu) se ve en las lneas telefnicas. stas usan exactamente este principio.
Transmiten varias llamadas telefnicas (seales de audio) a travs de un nico par
cableado usando la tcnica de multiplexado y cada seal de audio va
nicamente al receptor al que est destinado.
Una aplicacin comn para los MUX es encontrado en las computadoras,
en las cuales la memoria dinmica usa las mismas lneas de direccin para el
direccionamiento tanto de las filas como de las columnas. Un grupo de
multiplexores es usado para primero seleccionar las direcciones de la columna y
luego cambiar para seleccionar la de la fila. Este esquema permite que grandes
cantidades de memoria sean incorporadas dentro de una computadora mientras
se limita a la vez la cantidad de conexiones de cobre requeridas para conectar la
memoria al resto del circuito. Por eso es que tambin se les conoce a veces como
selectores de datos.
Ya se vio el smbolo esquemtico del multiplexor de 2 entradas y una salida
pero los multiplexores no estn limitados a 2 entradas. Si las lneas de seleccin
son dos podemos alternar entre 4 datos de entrada, si son 3 entre 8 y as
sucesivamente. A continuacin se muestran los smbolos esquemticos de los
multiplexores de 4 a 1 (cuatro entradas y una salida), 8 a 1 (ocho entradas y
una salida) y 16 a 1 (diecisis entradas y una salida) con sus respectivas lneas
de seleccin, respectivamente.

En

todos

los

casos

la salida es Z, las
entradas de seleccin S y el resto es la entrada que ser multiplexada.
A veces pueden verse en forma rectangular asemejando el circuito
integrado que representan pero en este caso siempre deben ir bien identificados
para poder saber que es. Por ejemplo:

La figura representa (como se ve indicado) un multiplexor a nivel MSI de 8

entradas (que implica las 3 lneas de seleccin) y una salida (F). Las entradas de
seleccin, o sea, quienes indicarn cual de las entradas ser reflejada en la salida,
vienen dadas por el cdigo binario representado por ABC. ABC son las entradas
de direccionamiento o de direccin o de seleccin, como usted lo quiera llamar,
ya que estas sern quienes indican el dato a acceder. Este mismo concepto es el
usado en las memorias.

Veamos ahora la implementacin de multiplexores a nivel SSI. Para el caso

de un multiplexor de 2 entradas y una salida (quien por supuesto requiere slo una
lnea de seleccin) el circuito sera:
El uso del inversor dos veces NO es absolutamente necesario. Se observa
que cuando la entrada de seleccin A tiene un valor cualquiera, una de las
compuertas AND tendr un UNO en una de sus entradas y la otra un CERO. La
que tiene el CERO dejar pasar slo el CERO pero el que tenga el valor de UNO
dejar pasar la otra entrada de la AND intacta y ser este valor quien se refleje a
la salida. Pueden verificar este circuito a travs de su tabla de la verdad. Vemosla
a continuacin:
A X0
1
1
0
0
0
1
1
1
0
0

X1
1
0
1
0
1
0
1
0

X
1
1
0
0
1
0
1
0

Se ve aqu que cuando que cuando A=0, X=X0 y cuando A=1, X=X1. Esto
representa la funcin booleana: X = AX1+A'X0 que es exactamente la
implementacin

mostrada.

Veamos como se ven las implementaciones de 4 a 1 y de 16 a 1:

Se ve que en el diseo de multiplexores de n entradas se requerir siempre

lneas de seleccin (que dara un nmero entero si n es potencia de 2).
Claro que, aunque es lo normal, el multiplexor no necesariamente debe tener 2m
lneas de entrada con m entero pero en todo caso se requerirn tantas lneas de
seleccin que hagan suficientes combinaciones para direccionar todas las
entradas. Por ejemplo, para multiplexar 3 4 entradas se requieren 2 lneas de
seleccin. Si se requiere multiplexar 5, 6, 7 8, entonces se necesitan 3 lneas de
seleccin y as sucesivamente.

Multiplexor de 2 entradas
El multiplexor se caracteriza por tener dos lneas de entrada, una lnea de
seleccin y una de salida. El smbolo lgico de un multiplexor de dos entradas se
muestra en la figura.

Multiplexor de 2 entradas

En el multiplexor, las entradas son I0 e I1 y la seleccin viene dada por el

valor de la entrada S. El valor de la salida Y depende de los valores lgicos
ingresados en los cuadros de texto para las variables I0, I1 y S. Por ejemplo, s
I0=0, I1=1 y S=0, entonces Y=I0=0. La tabla de verdad se muestra en la tabla.

SY
0 I0
1 I1
Tabla de verdad de un multiplexor de dos entradas

El circuito lgico se muestra en la figura

Multiplexor 2 a 1
Multiplexor de 4 entradas
El multiplexor de 4 entradas es un multiplexor de 4 lneas a 1. La figura
muestra el diagrama de bloques del multiplexor. Las entradas son I0, I1, I2 e I3 y la
seleccin viene dada por las entradas S0 y S1. El valor de la salida Y depende de
los valores lgicos presentes en las entradas de datos y la seleccin.

Multiplexor 4 a 1

La tabla de verdad se muestra en la tabla 3.6.2. Por ejemplo, s I0=1, I1=1, I2=0,
I3=1 y S1=1, S0=0 entonces Y=I2=0.

Entrada de Seleccin de datos

S1
S0
0
0
0
1
1
0
1
1

Entrada Seleccionada
Y
I0
I1
I2
I3

Tabla de verdad de un multiplexor de cuatro entradas.

El problema consiste en definir un conjunto de expresiones para construir el

circuito lgico. La ecuacin en cada fila, se obtiene a partir del dato de entrada y la
entrada de seleccin de datos:
La salida es Y= I0, s S1=0 y S0=0. Entonces Y = I0S1S0.
La salida es Y= I1, s S1=0 y S0=1. Entonces Y = I1S1S0.
La salida es Y= I2, s S1=1 y S0=0. Entonces Y = I2S1S0.
La salida es Y= I3, s S1=1 y S0=1. Entonces Y = I3S1S0.
Sumando lgicamente las ecuaciones anteriores:
Y = I0S1S0 + I1S1S0 + I2S1S0 + I3S1S0
En consecuencia, el circuito asociado se implementa en la figura.

Circuito Lgico de un multiplexor 4 a 1

Aplicacin
El Multiplexor es tpicamente usado para combinar dos o ms seales
digitales en una sola lnea pero no es la nica forma. Tambin puede conseguirse
de otras caractersticas pero aqu mencionar slo un par de ejemplos de
multiplexores:
De dos entradas de 4 bits y una salida de 4 bits. ste selecciona uno de los
nibbles de entrada (internamente son 4 multiplexores de 2 a 1 en un solo
encapsulado) y lo refleja en la salida.
De dos entradas de 4 bits a una salida de dos bits que representan un bit
direccionado en cada nibble reflejado a la salida (internamente son 2 multiplexores
de 4 a 1).
Algunas designaciones para multiplexores de la familia TTL son: 74153 que son
dos multiplexores 4 a 2, 74157 que son cuatro MUX 2 a 1 y el 74151 que es un
MUX 8 a 1.
Los circuitos multiplexores pueden incluir tambin una lnea de habilitacin
indicado con una E por Enable, pero de eso hablaremos en el prximo tema.
Como ltimo comentario de lo multiplexores quiero agregar que estos
pueden ser organizados en cascada (tal como los sumadores que vimos en el

tema anterior) para implementar multiplexores ms grandes. Por ejemplo podemos

usar multiplexores de 2 a 1 para implementar un multiplexor de 4 a 1 (o de 4 a 2
que si lo piensan se darn cuenta de que es elemental) o incluso para
implementar multiplexores de ms entradas. Veamos especficamente el ejemplo
de implementacin de un multiplexor de 16 a 1 usando slo multiplexores de 4 a 1.
El dato de entrada es X formado por los 16 bits x0, x1,...,x14 y x15.

En los multiplexores vemos tambin la entrada de enable E (que adems

son de lgica negativa que quiere decir que los IC's se activaran con un cero).

Demultiplexores
El demultiplexor (DEMUX) invierte la operacin del multiplexor, el DEMUX
tiene una sola entrada de datos que en la salida puede ser distribuida a cualquier
canal.

Demultiplexor
El DEMUX tambin se denomina decodificador y a veces distribuidor de
datos, el DEMUX solo permite que los datos fluyan de la entrada a las salidas y no
en ambas direcciones.
Los DEMUX estn disponibles en versiones TTL y CMOS de una entrada y
cuatro salidas, una entrada y ocho salidas, una entrada y diez salidas y una
entrada y diecisis salidas.
El CI decodificador/demultiplexor de 4 a 16 TTL 74LS154 tiene dos entradas
de datos G1 y G2 que activan a una nica entrada en el nivel BAJO.

La figura muestra el DEMUX 74LS154 que tiene 16 salidas de 0 a 15 con 4

entradas de datos (D a A) sus salidas son activas en bajo por lo que normalmente
estn en alto y cuando se activan estn en bajo, adems como se haba dicho
antes tiene dos entradas de datos G1 y G2 negados que realizan la operacin
NOR para generar la nica entrada de datos lo que quiere decir que para poder
activar un dato deben estar los dos en bajo.

Demultiplexor 74154
El DEMUX 74LS154 pertenece a la familia TTL schottky de baja potencia y mayor
velocidad que tiene un retardo de propagacin de 30 ns.

G1

G2

10

11

12

13

14

15

Tabla 2: Tabla de verdad del demultiplexor 74154

Dentro de los demultiplexores existen varios tipos caractersticos y

utilizados dentro de nuestro PC. Describamos algunos de ellos.

Demultiplexor de 4 a 16 lneas
Si un valor correspondiente a un nmero decimal que exceda de nueve se
aplica a las entradas de un demultiplexor, la orden queda rechazada, por lo tanto,
las diez salidas quedarn a 1. Si se desea seleccionar una de 16 lneas de salida,
el sistema se ampliar aadiendo seis puertas NAND ms y se emplearn los 16
cdigos posibles con cuatro bit binarios.

El demultiplexor de 4 a 16 lneas tiene 4 lneas de seleccin, 16 de salida,

una entrada de "enable", una entrada de datos, una toma de tierra y otra para la
alimentacin, de modo que en total se precisa un encapsulado de 24 patillas.
Tambin existen demultiplexores de 2 a 4 y 3 a 8 lneas encapsulados e
integrados individuales.
Un demultiplexor de 1 a 2 lneas se forma con dos puertas NAND de otras
tantas entradas. La lnea de salida 0 proviene de la NAND, cuyas entradas son la
de datos y la lnea A; mientras que la salida 1 est conectada a la NAND, cuyas
entradas son la de datos y la seal A. Esta ltima entrada se denomina de control,
ya que si A es 0, en la lnea 0 aparecer el complemento del dato.

Demultiplexores de gran nmero de lneas

Si el nmero de salidas excede de 16 se emplean demultiplexores de 16, 8,
4 2 lneas, dispuestos formando una cascada para conseguir el nmero de
salidas deseado.

Para construir un demultiplexor superior a 16 lneas, es necesario combinar

los distintos tipos de multiplexor de 2, 4, 8 16 lneas. Este es el caso del
multiplexor de 32 lneas
Por ejemplo, para un demultiplexor de 32 lneas podemos emplear uno de
cuatro lneas del que se ramifican cuatro demultiplexores de 8 lneas, como se

indica en la figura correspondiente. Observemos que el nmero total de salidas es

el producto del nmero de lneas de los cuatro multiplexores por el nmero de
ellos, es decir, 4 * 8 = 32. Las lneas 0 a 7 se decodifican en el primer
demultiplexor, mientras que el segundo decodifica las ocho siguientes, y as
sucesivamente.
Para el valor de las seales de control del demultiplexor de cuatro lneas
igual a 01, las lneas 8 a 15 se decodifican secuencialmente a medida que las
seales de control A B C pasan desde 0 0 0 hasta 1 1 1. Por ejemplo, la lnea 12
se decodificar con la seleccin de todas las seales de control de los
demultiplexores de cuatro y ocho lneas, con el siguiente resultado 0 1 1 0 0, que
no es ms que la representacin binaria del nmero decimal 12.

Puesto que en un encapsulado hay dos demultiplexores de 2 a 4 lneas,

para el sistema representado se necesitar el equivalente a 4,5 encapsulados.
Este mismo sistema se puede lograr con un demultiplexor de 8 lneas y ocho de 4
lneas o con uno de 2 lneas y dos de 16. El diseo ms apropiado viene
determinado por el coste total.

Aplicacin
La transferencia de informacin es una operacin bsica en cualquier
sistema digital. Aunque los detalles internos del registro, la forma en que se
transfiere la informacin desde el exterior al registro y cmo sale de ste hacia el
exterior, sern estudiados en su tema correspondiente, consideraremos en este
caso la utilizacin de multiplexores y demultiplexores en el proceso de
transferencia entre registros.

Una de las aplicaciones es la transferencia de datos desde un registro

Segn el valor de la seal de control, se selecciona qu entrada pasa a la

salida del multiplexor. Cuando se aplique el pulso de transferencia al registro,
dicha seal de salida pasa al registro.