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Curso: Equipos y Sistemas de Control Digital

Profesor: Felipe Pez M.
Programa: Automatizacin, Vespertino, 2010

Ejercicios Resueltos ADC / DAC

Versin 1.1

Problemas Resueltos:

1. Se tiene un DAC ideal de 10 bits, con tiempo de estabilizacin total t
set
de 12 s.
Est conectado en una configuracin con V
REF-
a tierra y V
REF+
=12 V. Al
respecto:

a. Calcule el valor del LSB.

Sol. El paso entre valores de voltaje discretos, tambin conocido como LSB,
corresponde a:
n
REF REF
V V
LSB
2
+

= donde n=10 bits.
Por tanto el LSB= 12/2
10
= 0.01171875 volts

b. Calcule la mxima salida anloga y el error de escala completa
expresado como porcentaje de la misma.

Sol. La mxima salida anloga se produce para una entrada digital
N=1111111111 binario, o (2
10
) 1=1023 decimal. Por tanto, la salida anloga
sera 1023*LSB = 11.9883 V.
El error de escala completa corresponde a la salida mxima ideal menos la real,
es decir, 12 V 11.9883 V = 0.0117 V. Para expresarlo como porcentaje, se
recurre a la proporcin:

V
V
x 0117 . 0
12
%
% 100
=

de donde x=(0.0117 * 100)/12 = 0.098 %

c. Calcule la salida para el valor 1001100011 binario.

Sol. La entrada N=1001100011 b = 2
9
+ 2
6
+ 2
5
+ 2
1
+ 2
0
= 611 dec., por tanto
la salida ser 611LSB = 7.16 V.

d. Determine si una frecuencia de trabajo del DAC de 150 kHz respeta sus
condiciones de operacin. Justifique.

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Sol. La frecuencia de entrada o trabajo del DAC determina la cantidad de veces
por segundo que el DAC debe convertir la entrada digital en salida anloga. Es
evidente que, para una operacin fiable, no puede exigrsele al DAC que realice
la conversin en un tiempo menor al de estabilizacin. Por tanto, para una
frecuencia de trabajo de 150 kHz, se tendra que el tiempo entre conversiones
debe ser de 1/150000 = 6.67 s, pero el mismo DAC requiere de por lo menos
12 s para estabilizar la salida, por lo que esta frecuencia de trabajo en la
entrada es inadecuada para el conversor.

2. Se dispone de un ADC ideal de 8 bits de resolucin, con voltajes de referencia
Vref+ = +10V y Vref- a tierra. Adems, su tiempo de conversin es de 20 uS.
Determine:

a. Valor del LSB

Sol.
n
REF REF
V V
LSB
2
+

= donde n=8 bits y Vref- = 0.
Por tanto el LSB= 10/2
8
= 0,0390625 volts


b. Resultado digital si se aplica V
IN
= 4.68 V

Sol. Para el ADC ideal, la salida digital

=
+

REF REF
REF IN n
V V
V V
N 2 , donde la
parte fraccionaria de N se elimina si existe. En este caso, para n=8 bits,
808 . 119
0 10
0 68 . 4
2
8
=

= N , que debe aproximarse a N=119.

c. Resultado digital para V
IN
= 10 V.

Sol. Para V
IN
V
REF+
, asumiendo que este voltaje de entrada no quema al
conversor, se produce un fenmeno de saturacin, donde N es el mximo
posible para la cantidad de bits dada, es decir, N=2
n
1. En este caso, N=2
8

1 = 255.

d. A qu voltaje en la entrada corresponde una salida digital N=11010101
binario.

Sol. En primer lugar es necesario traducir a decimal la salida N dada, en este
caso, N = 128+64+16+4+1 = 213. Luego se despeja el trmino V
IN
en la
ecuacin

=
+

REF REF
REF IN n
V V
V V
N 2 , reemplazando todos los dems valores
3
conocidos. En este caso,

=
0 10
0
2 213
8 IN
v
, de donde se despeja que V
IN
=
8.3203 V.

e. Si ahora se mantiene V
REF+
en 10 V pero se usa una configuracin
simtrica, determine la salida N para V
IN
= -2 V.

Sol. El cambio a la configuracin simtrica implica que V
REF-
= -V
REF+
, por
tanto ahora V
REF-
= -10V. Aplicando entonces la frmula anterior

=
+

REF REF
REF IN n
V V
V V
N 2 , se tiene que N=102.4 que se recorta a N=102.

f. Determine la mxima cantidad de muestras por segundo que el ADC puede
tomar.

Sol. Si el tiempo de conversin es s t
conv
20 = , entonces su frecuencia de
muestreo es de Khz
s s t
f
conv
s
50
10 20
1
20
1 1
6
=

= = =

. Entonces, el ADC
toma 50000 muestras por segundo, que tambin se expresa como 50 kS/s
(kiloSamples / segundo).

3. Un ADC con tecnologa de aproximaciones sucesivas posee 12 bits de
resolucin y requiere 1 pulso de reloj por cada bit de salida. El tiempo de
conversin total se cuenta desde el primer hasta el ltimo pulso. Segn el
fabricante, la frecuencia mxima de muestreo es de 80 KHz, pero la entrada de
reloj admite pulsos de hasta 1.2 MHz. Al respecto:

a. Calcule qu frecuencia de reloj se requiere para hacer trabajar al ADC
a su mxima frecuencia de muestreo.

Sol. Puesto que el ADC es de 12 bits y requiere un pulso por bit, se establece la
relacin entre la frecuencia de reloj f
CLK
(del tren de pulsos) y la frecuencia de
conversin f
CONV
(cantidad de muestras por segundo, tambien llamada frec. de
muestreo):

12
CLK
CONV
f
f =
Por tanto, para lograr que el ADC trabaje con una frecuencia de muestreo f
CONV

= 80 kHz, kHz kHz f
CLK
960 80 12 = =


b. Calcule la frecuencia de muestreo que se obtendra al aplicar la mxima
frecuencia de reloj. Es aceptable para la especificacin del ADC ?

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Sol. La mxima frecuencia de reloj es f
CLK
=1.2 Mhz = 1200 kHz. Segn la
ecuacin anterior, a esta frecuencia el ADC debiera convertir a una f
CONV
de
1200/12 = 100 kHz, lo que excede el mximo para f
CONV
, que es de 80 kHz; por
tanto f
CLK
=1.2 Mhz no es aceptable para este ADC.

c. Si este ADC ampliara su resolucin a 24 bits, manteniendo sus dems
especificaciones, calcule el tiempo de conversin que se obtendra con
una frecuencia de reloj de 480 kHz

Sol. Si ahora n=24 bits, la frmula anterior queda:
24
CLK
CONV
f
f = , donde f
CLK
= 480 kHz.

Evaluando, f
CONV
=20 kHz < 80 kHz (mximo f
CONV
), lo que implica que no hay
problema para muestrear a esta frecuencia.

4. Se dispone de un DAC ideal con 12 bits de resolucin, Est conectado en una
configuracin con V
REF-
= -6 V y V
REF+
=10 V. Al respecto:

a. Determine la salida anloga para entrada N=2541 dec.

Sol. En primer lugar se determina el LSB, usando
n
REF REF
V V
LSB
2
+

= donde
n=12 bits. Por tanto el LSB= 16/2
12
= 0.00390625 V. Luego, la salida V
OUT
se
calcula como

+ =
REF OUT
V LSB N V , donde reemplazando los valores del
problema se obtiene que V
OUT
= 3.926 V.


b. Determine qu entrada N debe aplicarse al DAC para obtener V
OUT
= 8 V.

Sol. La entrada N a calcular se obtiene reemplazando el voltaje de salida
deseado, junto con el LSB y el voltaje V
REF-
en la frmula

+ =
REF OUT
V LSB N V , y se procede a despejar N. En este caso,
LSB
V V
N
REF OUT

= =3584 dec.

c. El DAC puede entregar hasta 10 mA en su salida antes de que su voltaje
caiga producto de la carga aplicada. Determine, para la mxima salida
anloga de voltaje posible, la mnima impedancia resistiva requerida para
que respete esta limitacin.

Sol. En trminos de circuito, el problema plantea lo siguiente:

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DAC
iout
v
out
+
-
R
L


Debe respetarse que i
out
no supere los 10 mA, ya que de otro modo el voltaje
de salida del DAC caera respecto al esperado de acuerdo a su entrada digital
N. En este caso, si V
out
se ha fijado en 10 V, la resistencia de carga se calcula
simplemente como Kohm
A
V
i
V
R
out
out
L
1
01 , 0
10
= = = . Cualquier valor inferior
para esta resistencia provocara que la corriente de salida fuera mayor y por
tanto, dado que el DAC no puede proporcionarla, el efecto sera que el
voltaje de salida caera en su valor, adems de sobrecargar el circuito.

d. Conecte un amplificador operacional a la salida del DAC para solucionar
este problema.

Sol. El problema de la poca capacidad de carga del DAC se puede solucionar
con un amplificador operacional conectado en ganancia unitaria:



El operacional proporciona una corriente i
amp
mucho mayor que i
out
, al
tiempo que su entrada (+) consume unos pocos microamperes, en la mayora
de los casos. Por tanto, su voltaje de salida es el mismo que el del DAC, pero
con una capacidad de carga mucho mayor.

Otro beneficio de esta configuracin es que la carga no queda conectada
directamente al conversor y por tanto su operacin es ms segura.

DAC
i out
v out
+
-
R L
i amp
+
-
v out
+
-