A Punt Esiste Mas Digital Es

Apuntes Sistemas Digitales
Pedro Ducanto Ramiro Algozino

Junio de 2009
ii
Indice general
1.

Algebra de Boole 1
1.1. Funciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2. Variables Logicas . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2.1. Valores que puede tomar la variable . . . . . . . . . . . . 2
1.3. Representacion por tensiones electricas . . . . . . . . . . . . . . . 3
1.3.1. La notacion 0,1 . . . . . . . . . . . . . . . . . . . . . . . . 3
1.4. Sistema de numeracion binario . . . . . . . . . . . . . . . . . . . 3
1.5. Conversion binario y decimal . . . . . . . . . . . . . . . . . . . . 4
1.6. N umeros binarios con bit de signo . . . . . . . . . . . . . . . . . 5
1.7. Sistemas numericos de complemento . . . . . . . . . . . . . . . . 5
1.7.1. Representacion de complemento de base . . . . . . . . . . 6
1.7.2. Representacion de complemento a dos . . . . . . . . . . . 6
1.8. Sistemas de numeracion Octal y Hexadecimal . . . . . . . . . . . 6
1.8.1. Sistema binario y Variables logicas . . . . . . . . . . . . . 6
1.8.2. Funciones de una sola variable . . . . . . . . . . . . . . . 7
1.8.3. Funciones de dos variables . . . . . . . . . . . . . . . . . . 8
1.9. Funciones mas importantes . . . . . . . . . . . . . . . . . . . . . 8
1.9.1. Funcion AND . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.9.2. Funcion OR . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.9.3. Funcion EXCLUSIVE-OR . . . . . . . . . . . . . . . . . . 9
1.9.4. Funciones NAND y NOR . . . . . . . . . . . . . . . . . . 10
1.10. Teoremas del

Algebra de Boole . . . . . . . . . . . . . . . . . . . 11
1.10.1. Principio de la dualidad . . . . . . . . . . . . . . . . . . . 11
1.10.2. Teoremas de una sola variable . . . . . . . . . . . . . . . . 11
1.10.3. Teoremas para dos y tres variables: . . . . . . . . . . . . . 12
1.10.4. Teorema de De Morgan . . . . . . . . . . . . . . . . . . . 13
1.10.5. Suciencia de las operaciones . . . . . . . . . . . . . . . . 13
1.11. Diagramas Logicos . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2. Simplicacion de Funciones Logicas 17
2.1. Denicion de Minterm . . . . . . . . . . . . . . . . . . . . . . . . 17
2.2. Denicion de Maxterm . . . . . . . . . . . . . . . . . . . . . . . . 18
2.3. Minterm, Maxterm y la Tabla de la Verdad . . . . . . . . . . . . 19
2.4. Diagramas de Karnaugh . . . . . . . . . . . . . . . . . . . . . . . 20
2.5. Simplicacion usando Karnaugh . . . . . . . . . . . . . . . . . . 20
2.5.1. Agrupaciones mayores en diagramas K . . . . . . . . . . . 21
2.5.2. Agrupaciones de MAXTERM . . . . . . . . . . . . . . . . 22
2.5.3. Diagramas para cinco variables . . . . . . . . . . . . . . . 22
iii
iv

INDICE GENERAL
2.6. Usos del Diagrama de Karnaugh . . . . . . . . . . . . . . . . . . 22
2.6.1. Principios a usar . . . . . . . . . . . . . . . . . . . . . . . 22
2.6.2. Funciones incompletamente especicadas . . . . . . . . . 23
2.7. Ejemplos de simplicacion . . . . . . . . . . . . . . . . . . . . . . 24
2.7.1. Ejemplo 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.7.2. Ejemplo 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2.7.3. Ejemplo 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.7.4. Ejemplo 4 . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
2.7.5. Ejemplo 5 . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3. Circuitos Combinacionales Basicos 27
3.1. Circuitos Combinacionales . . . . . . . . . . . . . . . . . . . . . . 27
3.2. Decodicadores . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.2.1. Circuito logico . . . . . . . . . . . . . . . . . . . . . . . . 28
3.2.2. Ejemplo de aplicacion . . . . . . . . . . . . . . . . . . . . 29
3.3. Codicadores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.3.1. Circuito logico . . . . . . . . . . . . . . . . . . . . . . . . 30
3.3.3. Circuito logico . . . . . . . . . . . . . . . . . . . . . . . . 32
3.4. Codicador de prioridad . . . . . . . . . . . . . . . . . . . . . . . 32
3.5. Conversores de codigo . . . . . . . . . . . . . . . . . . . . . . . . 33
3.6. Multiplexores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.6.1. Ejemplos de aplicacion . . . . . . . . . . . . . . . . . . . . 36
3.7. Demultiplexores . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.8. Sumador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.8.1. Sumador Paralelo-Paralelo con acarreo serie . . . . . . . . 38
3.8.2. Circuito del sumador completo . . . . . . . . . . . . . . . 40
3.9. Comparador de Magnitud . . . . . . . . . . . . . . . . . . . . . . 41
3.9.1. Detector de igualdad de dos n umeros de un bit . . . . . . 41
3.9.2. Comparador de dos n umeros de un bit . . . . . . . . . . . 42
3.10. Detector de Paridad . . . . . . . . . . . . . . . . . . . . . . . . . 42
4. Circuitos Secuenciales 45
4.1. Cerrojos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
4.1.1. Cerrojo Estatico . . . . . . . . . . . . . . . . . . . . . . . 45
4.1.2. Cerrojo Estatico NOR . . . . . . . . . . . . . . . . . . . . 46
4.1.3. Cerrojo Estatico NAND . . . . . . . . . . . . . . . . . . . 47
4.1.4. Cerrojo Dinamico . . . . . . . . . . . . . . . . . . . . . . 47
4.2. Flip-Flop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.2.1. Tipo RS - Maestro-Esclavo . . . . . . . . . . . . . . . . . 50
4.2.2. Tipo JK . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.3. Flip Flops activados por ancos . . . . . . . . . . . . . . . . . . . 53
4.3.1. Tiempos a tener en cuenta en un ip-op . . . . . . . . . 53
4.4. Registros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
4.4.1. Registro paralelo . . . . . . . . . . . . . . . . . . . . . . . 55
4.4.2. Registro desplazamiento . . . . . . . . . . . . . . . . . . . 55
4.5. Contadores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4.5.1. Contador de anillo . . . . . . . . . . . . . . . . . . . . . . 57
4.5.2. Contador Johnson . . . . . . . . . . . . . . . . . . . . . . 58
INDICE GENERAL v
4.5.3. Contador modulo completo . . . . . . . . . . . . . . . . . 59
4.5.4. Contador modulo arbitrario . . . . . . . . . . . . . . . . . 61
4.5.5. Contador reversible . . . . . . . . . . . . . . . . . . . . . . 63
A. Apendice al Captulo 1 67
A.1. Codigos numericos . . . . . . . . . . . . . . . . . . . . . . . . . . 67
A.1.1. Codigo BCD . . . . . . . . . . . . . . . . . . . . . . . . . 67
A.1.2. Nomenclatura . . . . . . . . . . . . . . . . . . . . . . . . . 68
A.1.3. Codigos de datos . . . . . . . . . . . . . . . . . . . . . . . 68
B. Tec. de Fabricacion de Circ. Logicos 69
B.1. Introduccion a los C.I. . . . . . . . . . . . . . . . . . . . . . . . . 69
B.2. Familias de Circuitos Logicos Integrados . . . . . . . . . . . . . . 70
B.3. Caractersticas de los Circuitos Integrados . . . . . . . . . . . . . 71
B.3.1. Abanico de salida (FAN-OUT) . . . . . . . . . . . . . . . 71
B.3.2. Margen de ruido . . . . . . . . . . . . . . . . . . . . . . . 72
B.4. La familia CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
B.4.1. Caractersticas . . . . . . . . . . . . . . . . . . . . . . . . 73
B.4.2. Usos CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . 77
B.5. La familia TTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
B.6. La familia ECL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
B.7. Comparacion de Familias Logicas . . . . . . . . . . . . . . . . . . 79
B.8. Familia CMOS de alta velocidad . . . . . . . . . . . . . . . . . . 80
B.9. Interconexion entre Familias . . . . . . . . . . . . . . . . . . . . . 81
B.10.Salidas de Circuitos Integrados . . . . . . . . . . . . . . . . . . . 83
B.10.1. Conmutador Operado por Logica . . . . . . . . . . . . . . 83
B.10.2. Salida Totem-Pole . . . . . . . . . . . . . . . . . . . . . . 84
B.10.3. Salida de tres estados . . . . . . . . . . . . . . . . . . . . 85
B.10.4. Salida en Colector Abierto . . . . . . . . . . . . . . . . . . 85
vi

INDICE GENERAL
Captulo 1
Algebra de Boole
1.1. Funciones
Una funcion es una regla por la que determinamos el valor de una varia-
ble llamada dependiente (y), a partir de los valores de otra variable llamada
independiente (x). Esta dependencia entre variables se suele escribir como:
y = f(x)
Esta relacion funcional se puede expresar a traves de una ecuacion como por
ejemplo:
y = 3x + 5
Esta forma de expresion es muy importante cuando el n umero de valores de x
es relativamente grande. Cuando la cantidad posible de valores de x no es muy
grande se puede expresar a traves de una tabla en la que se da para cada valor
de x el valor que debe tomar y.
Si consideramos que x solo puede tomar los valores 0, 1, 2, 3
x f(x)
0 5
1 8
2 11
3 14
Podemos concluir por una extension de lo expresado que las variable no
tienen por que ser numericas, sino por ejemplo la variable x puede ser el estado
de un semaforo y la dependiente como debe reaccionar un automovilista ante el
estado del mismo.
x f(x)
Verde Contin ua
Rojo Frena
Amarillo Para
1
2 CAP
ITULO 1.

ALGEBRA DE BOOLE
1.2. Variables Logicas
Es una variable que tiene tres propiedades distintivas:
Puede adoptar uno de dos valores posibles.
Los valores se expresan por sentencias declarativas.
Los valores deben ser tales que sean mutuamente exclusivos.
A causa de que solo puede tomar dos valores podemos indicar que x =
(valor variable) o que x = (valor variable negada) y se lo explicita con
una barra por sobre la variable que indicando la negacion.
Ejemplo: los dos valores de x pueden ser rojo y verde, esto tambien se puede
expresar como X = rojo y X = rojo.
1.2.1. Valores que puede tomar la variable
Los nombres que pueden adoptar las variables logicas deben ser aquellos
facilmente distinguibles y que conlleven la nocion de exclusion mutua:
Por ejemplo: caliente - fro, alto - bajo, verdadero - falso.
Basados en estos valores de variables lo que se trata de hacer es una asignacion
de las variables fsicas verdaderas a valores logicos mutuamente exclusivos.
La forma mas usual es utilizar A como variable independiente y Z como
dependiente.
Ejemplo de asignacion: Semaforo
A = V (verdadero): luz roja
A = F (falso): luz verde
Z = V : conductor contin ua
Z = F: conductor para
De acuerdo a las asignaciones que se hagan de las variables, sera la funcion
que obtengamos, aunque veramos que la relacion funcional entre, reaccion del
conductor y color del semaforo debera ser la misma.
Se puede usar una tabla para representar esta relacion y se la llama Tabla
de la Verdad.
A Z = f(A)
Verde Contin ua
Rojo Para
Cuadro 1.1: Tabla de la Verdad
A Z = f(A)
F V
V F
Cuadro 1.2: Tabla de la Verdad
1.3. REPRESENTACI
ON POR TENSIONES EL
ECTRICAS 3
1.3. Representaci on de variables l ogicas por ten-
siones electricas
Como venimos enunciando el valor de una variable logica puede indicarse
de distintas maneras que dependen de la circunstancia donde apliquemos los
conocimientos de funciones logicas.
Pero la presentacion de este tema en este captulo en general se reere a
Sistemas Digitales Electronicos en donde los valores de variables logicas tienen
ya un signicado establecido de antemano, estos valores son tensiones electricas
mantenidas entre un par de conductores.
Podemos decir que A es V cuando la tension esta comprendida entre 7 Volt
o mayor y A es F cuando la tension esta comprendida entre 3 Volt o menos;
este rango para los dos valores logicos se da por que es muy difcil mantener
dentro de un circuito un valor exactamente constante en todos los puntos. Pero
si el valor esta entre 3 Volt y 7 Volt sabremos que el circuito esta funcionando
mal.
Las tensiones de trabajo pueden ser tambien negativas, o bien una positiva
y una negativa o bien una cero y otra positiva. Los valores de tension acostum-
brados en la practica son tensiones del orden de 3 Volt a 18 Volt.
Si consideramos que el valor verdadero se da para el valor mayor de tension
diremos que estamos trabajando con Logica Positiva. En principio es indiferente
cualquier tipo de logica pero hay una preferencia hacia la positiva por un factor
psicol ogico e historico.
Los valores mas utilizados para V y F son, tension de fuente positiva y masa
respectivamente.
1.3.1. La notaci on 0,1
Hasta ahora hemos indicado los dos posibles valores de una variable logica
A, por A = V o A = F; a esta notacion la reemplazaremos por A = 0 para
A = F y A = 1 para A = V .
Debemos considerar que los valores 0 y 1 no son n umeros sino valores logi-
cos de una variable logica. Esta notacion tiene caractersticas muy utiles por la
asociacion que se puede hacer entre los valores de una variable y el sistema de
numeracion binario (solo representa dos dgitos 0 y 1), esto hace que la corres-
pondencia entre los dgitos binarios y las variables logicas sea uno-a-uno. Esta
correspondencia suele ser tan ntima que se puede perder de vista la distincion
entre una y otra.
1.4. Sistema de numeraci on binario
En el sistema de numeracion cotidiano (decimal) utilizamos diez dgitos, 0
al 9, donde un n umero mayor que 9 se representa asignando un signicado al
lugar que ocupa cada dgito. El signicado numerico se calcula:
4594 = 4 10
3
+ 5 10
2
+ 9 10
1
+ 4 10
0
El diez representa la base del sistema y las potencias expresan la posicion del
dgito dentro del n umero.
4 CAP
ITULO 1.

ALGEBRA DE BOOLE
Para un n umero en el sistema binario tendramos:
1001 = 1 2
3
+ 0 2
2
+ 0 2
1
+ 1 2
0
= 8 + 0 + 0 + 1 = 9
Un n umero que no es entero puede representarse usando la notacion punto-
decimal.
1, 1101 = 1 2
0
+ 1 2
1
+ 1 2
2
+ 0 2
3
+ 1 2
4
As los bit de mas a la derecha son coecientes de 2
n
, donde n es la distancia
del bit a la derecha de la coma binaria. El desplazamiento de la coma hacia la
derecha se logra multiplicando por 2
k
y hacia la izquierda dividiendo por 2
k
.
1.5. Conversion binario y decimal
La conversion de un binario a decimal se logra facilmente si operamos como
lo indicado en los ejemplos anteriores.
Conversion de un n umero N(entero) decimal a binario:
En este caso N tendra la forma en binario N = ...x
8
x
4
x
2
x
1
, 0; donde las
x
i
son los ceros o unos del n umero. Los subndices indican el peso numerico de
cada dgito.
Si dividimos por 2 y conservamos el resultado en forma entera, sabemos que
cada division por dos desplaza hacia la izquierda la coma decimal, tenemos:
N
2
=
...x
8
x
4
x
2
x
1
2
= ...x
8
x
4
x
2
+resto x
1
As el dgito menos signicativo x
1
es el resto. Entonces a partir de los restos
de varias divisiones por 2 podemos ir formando el n umero binario correspon-
diente hasta el dgito mas signicativo que se encuentra como el resultado 1 de
la division por que no se puede seguir operando.
19
2
= 9 resto 1 (menos signicativo)
9
2
= 4 resto 1
4
2
= 2 resto 0
2
2
= 1 resto 0 (mas siginicativo)
El n umero formado es 10011.
Si el n umero N es menor que la unidad, todos los dgitos a la izquierda de
la coma decimal son 0, entonces tenemos.
N = 0, x
1/2
x
1/4
x
1/8
... Para saber si x
1/2
es 0 o 1 multiplicamos a N por 2.
El digito sera un 1 si el producto da mayor que la unidad. Ademas sabemos que
la multiplicacion por 2 desplaza la coma hacia la derecha de tal modo que el
dgito x
1/4
se coloca en la posicion que ocupaba antes x
1/2
, con lo que se puede
repetir el procedimiento para ir determinando cada uno de los dgitos.
0,81 2 = 1,62 1 (dgito mas signicativo)
1.6. N
UMEROS BINARIOS CON BIT DE SIGNO 5

0,62 2 = 1,24 1
0,24 2 = 0,48 0
0,48 2 = 0,96 0
0,96 2 = 1,92 1
0,92 2 = 1,84 1 (dgito menos signicativo)
0,81 (decimal) = 110011...(binario)
Si el n umero decimal tiene una parte entera y una decimal, las dos se tratan
separadamente y despues se combinan los resultados.
1.6. N umeros binarios con bit de signo
En el sistema de magnitud con signo, un n umero se compone de una mag-
nitud y de un smbolo que indica si la magnitud es positiva o negativa. De esta
forma, interpretamos los n umeros decimales +98,-57,+123.5 y -13 de la manera
habitual, y tambien suponemos que el signo es +si no aparece ning un smbolo
escrito. Existen dos representaciones de cero, +0 y -0, pero las dos tienen en el
mismo valor. El sistema de magnitud con signo se aplica a los n umeros binarios
haciendo uso de una posicion de bit extra para representar el signo (el bit de
signo). Tradicionalmente, el bit mas signicativo (MSB) de una cadena de bits
es empleado como el bit de signo (0=signo mas, 1=signo menos), y los bits de
menor orden contienen la magnitud. As, podemos escribir varios enteros de 8
bits con magnitud con signo y sus equivalentes decimales:
01010101
2
= +85
10
11010101
2
= 85
10
01111111
2
= +127
10
11111111
2
= 127
10
00000000
2
= +0
10
10000000
2
= 0
10
El sistema de magnitud con signo tiene un n umero identico de enteros po-
sitivos y negativos. Un entero de magnitud con signo de n bits esta situado
dentro del intervalo que va desde (2
n1
1) hasta +(2
n1
1) y existen dos
representaciones posibles del cero.
1.7. Sistemas numericos de complemento
Mientras que en el sistema de magnitud con signo convierte en negativo un
n umero al cambiar su signo, un sistema numerico de complemento convierte
en negativo un n umero tomando su complemento como denido por el sistema.
Tomar el complemento es mas difcil que cambiar el signo, pero dos n umeros en
un sistema numerico de complemento pueden sumarse o restarse directamente
sin tener que realizar las vericaciones de magnitud y signo que requieren el
sistema de magnitud con signo.
6 CAP
ITULO 1.

ALGEBRA DE BOOLE
1.7.1. Representaci on de complemento de base
En un sistema de complemento de base, el complemento de un n umero de
n dgitos se obtiene al restarlo de r
n
(donde r es la base del sistema). En el
sistema numerico decimal, el complemento de base se denomina complemento
de 10.
Por denicion, el complemento de base de un n umero D de n dgitos se
obtiene al restarlo de r
n
. Si D se encuentra entre 1 y r
n
1, esta resta produce
otro n umero entre 1 y r
n
1. Si D es 0, el resultado de la resta es r
n
, lo cual
tiene la forma 100...00, donde hay un total de n + 1 dgitos. Descartemos el
dgito extra de mayor orden y obtenemos el resultado 0. Por consiguiente, solo
existe una representacion de cero en un sistema de complemento de base.
1.7.2. Representaci on de complemento a dos
Para n umeros binarios, el complemento de base se conoce como el comple-
mento a dos. El MSB de un n umero en este sistema sirve como el bit de signo;
un n umero es negativo si y solo si su MSB es 1. El equivalente decimal para un
n umero binario de complemento a dos se calcula de la misma forma que para un
n umero sin signo, excepto que el peso del MSB es 2
n1
en vez de +2
n1
. El
intervalo de los n umeros representables abarca desde 2
n1
hasta +2
n1
1.
Si al calcular el complemento ocurriera un acarreo fuera la posicion del MSB,
debe ignorarse y solamente se utilizan los n bits de menor orden del resultado.
1.8. Sistemas de numeracion Octal y Hexadeci-
mal
Estos sistemas resultan interesantes ya que tienen una relacion directa con
el sistema binario. En el Octal la base es 8 y los dgitos usados van del 0 al 7.
En el Hexadecimal la base es 16, a los diez dgitos habituales del decimal se le
agregan las letras A, B, C, D, E, F.
Esta relacion entre estos sistemas y el binario surge del hecho de que tres
dgitos binarios pueden representar 8 (2
3
) n umeros diferentes y cuatro dgitos
binarios pueden representar 16 (2
4
) n umeros distintos. Por lo tanto la relacion
entre un dgito octal es directa, tres dgitos binarios por cada uno octal y un
dgito hexadecimal tiene una relacion directa con cuatro dgitos binarios.
Para pasar un n umero binario a octal se lo agrupa de a 3 y se lo reemplaza
por el octal correspondiente. Para el caso del hexadecimal es una agrupacion de
4 dgitos binarios.
1.8.1. Sistema binario y Variables logicas
La utilidad especial del sistema binario en relacion con el algebra de variables
logicas proviene de que estas solo tienen dos valores y el sistema binario solo dos
dgitos. Esta utilidad se realza con la notacion 0, 1 para representar los valores
de una variable logica.
Consideremos una funcion logica de tres variable Z = f(A, B, C)
1.8. SISTEMAS DE NUMERACI
ON OCTAL Y HEXADECIMAL 7
Decimal Octal Hexadecimal Binario
00 00 00 00000000
01 01 01 00000001
02 02 02 00000010
03 03 03 00000011
04 04 04 00000100
05 05 05 00000101
06 06 06 00000110
07 07 07 00000111
08 10 08 00001000
09 11 09 00001001
10 12 0A 00001010
11 13 0B 00001011
12 14 0C 00001100
13 15 0D 00001101
14 16 0E 00001110
15 17 0F 00001111
16 20 10 00010000
Cuadro 1.3: Sistemas de Numeracion
N
o
la A B C Z
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 1
5 1 0 1 1
6 1 1 0 1
7 1 1 1 1
Observamos que cada la tiene un n umero que coincide con el n umero binario
formado por los valores logicos de las variables. Esto es el resultado de una
ordenacion premeditada de las las de la tabla de la verdad.
Estas consideraciones nos permiten dar formas alternativas para denir una
funcion logica:
1. Por su tabla de Verdad
2. Por los 1 ubicados en las las 3, 4, 5, 6 y 7. Esta ultima no implica tener
que dar la tabla de la verdad.
Esta consideracion es una de las relaciones importantes entre el sistema
binario y las variables logicas.
1.8.2. Funciones de una sola variable
La cantidad de funciones distintas de una sola variable esta limitada a cuatro.
Ello se debe a que para la variable A solo hay dos posibles valores y para cada
valor de A, Z solo puede tomar dos valores; en conclusion, las posibles columnas
8 CAP
ITULO 1.

ALGEBRA DE BOOLE
diferentes de Z son 2 2 = 4. De las cuales la mas importante es la funcion
inversion y la funcion directa.
A Z=f(A)
0 1
1 0
Cuadro 1.4: Z = A
A Z=f(A)
0 0
1 1
Cuadro 1.5: Z = A
A la primer funcion se la llama NOT. El smbolo logico utilizado es el si-
guiente:
Figura 1.1: Z = A
A la segunda funcion se la llama directa y el smbolo logico utilizado es el
de la gura 1.2
1.8.3. Funciones de dos variables
Consideraremos ahora las funciones Z = f(A, B) de dos variables logicas A
y B. En este caso la tabla de la verdad que las representa tiene esta forma.
1.9. Funciones mas importantes
1.9.1. Funcion AND
A esta funcion se denomina Funcion AND, esto se debe a que Z = 1, sola-
mente cuando A y (AND) B son a la vez 1. Un simbolismo alternativo para la
funcion AND es: Z = A.B o mas simple Z = AB
Propiedades
La funcion AND es conmutativa: Z = AB = BA
La funcion AND es asociativa: Z = (AB)C = A(BC)
La demostracion se puede hacer a traves del analisis de su tabla de la verdad
(cuadro 1.8).
Se observa que las columnas 5 y 7 del cuadro 1.8 son identicas.
El smbolo logico utilizado es el de la gura 1.3
A este tipo de conguracion se le denomina compuerta (puerta) logica.
1.9. FUNCIONES M
AS IMPORTANTES 9
Figura 1.2: Z = A
A B Z = f(A, B)
0 0
0 1
1 0
1 1
Cuadro 1.6: Tabla de la verdad de una funcion de dos variables
1.9.2. Funcion OR
A esta funcion se la denomina Funcion OR, esto se debe a que Z = 1
cuando A o (OR) B, cualquiera de las dos, o las dos al mismo tiempo, es 1. Un
simbolismo alternativo para la funcion OR es: Z = A+B.
Propiedades
La funcion OR es conmutativa: Z = A+B = B +A
La funcion OR es asociativa: Z = (A+B) +C = A+ (B +C)
Tambien la demostracion se puede hacer a traves del analisis de su tabla de
la verdad de la misma forma que hicimos para la funcion AND.
El smbolo logico utilizado es el siguiente:
1.9.3. Funcion EXCLUSIVE-OR
Esta funcion adopta el valor Z = 1, si alguna, y solo una, de las variables
tiene el valor logico 1 (comparador de desigualdad).
Propiedades:
La funcion EXCLUSIVE-OR es conmutativa: Z = AB = B A
La funcion EXCLUSIVE-OR es asociativa: Z = (AB)C = A(BC)
Tambien la demostracion se puede hacer a traves del analisis de su tabla de
la verdad, identicamente como con la funcion AND.
El smbolo logico utilizado es el siguiente:
El hecho de tener una compuerta exclusive-or con mas de dos entradas es
tecnologicamente complicado por lo tanto para lograr una compuerta con mas
de dos entradas se superponen compuertas con dos entradas, utilizando la pro-
piedad de asociatividad que las caracteriza. Entonces para manejar n entradas
de compuerta es necesario n 1 compuertas exclusive-or.
El complemento (inversa) de la exclusive-or se denomina EXCLUSIVE-NOR.
El smbolo logico es el de la gura 1.6. Esta funcion mantiene un 1 a la salida
solo si las dos entradas A y B son iguales. (Comparador de igualdad).
10 CAP
ITULO 1.

ALGEBRA DE BOOLE
A B Z = f(A, B)
0 0 0
0 1 0
1 0 0
1 1 1
Cuadro 1.7: Z = A and B
A B C AB (AB)C BC A(BC)
0 0 0 0 0 0 0
0 0 1 0 0 0 0
0 1 0 0 0 0 0
0 1 1 0 0 1 0
1 0 0 0 0 0 0
1 0 1 0 0 0 0
1 1 0 1 0 0 0
1 1 1 1 1 1 1
Cuadro 1.8: Tabla de la verdad (AB)C = A(BC)
1.9.4. Funciones NAND y NOR
NAND
Esta funcion es la inversa de la AND.
Smbolo logico en la gura 1.7
NOR
Esta funcion es la inversa de la OR.
Smbolo logico en la gura 1.8.
Las funciones NAND y NOR son conmutativas como se puede demostrar
inspeccionando las tablas de verdad (cuadro 1.12 y 1.13):
AB = BA
A+B = B +A
Por otro lado estas operaciones no son asociativas:
ABC = ABC
A+B +C = A+B +C
Cuando se manejan mas de dos variables signica simplemente que se realiza
la operacion AND u OR y luego se complementa, lo que implicara que la funcion
con mas de dos variables seran las siguientes:
ABC :::::
A+B +C :::::
1.10. TEOREMAS DEL

ALGEBRA DE BOOLE 11
Figura 1.3: A.B
A B Z = f(A, B)
0 0 0
0 1 1
1 0 1
1 1 1
Cuadro 1.9: Z = A+B
1.10. Teoremas del

Algebra de Boole
Se desarrollaran una serie de teoremas en los que aparecen las operaciones
AND, OR y NOT, utiles para la simplicacion de funciones de variables logicas.
1.10.1. Principio de la dualidad
Este principio nos permite relacionar las operaciones AND y OR.
Si consideramos una la cualquiera de alguna de las tablas de la verdad de
la compuerta AND u OR, y si en esa la intercambiamos:
1. los signos +por signos .
2. y los 0 por 1,
habremos transformado la ecuacion original en otra ecuacion igualmente valida.
Ejemplo
La la 3 de la tabla de AND es 1 . 1 = 1, aplicando dualidad tenemos:
0 + 0 = 0, que es la primera la de la tabla OR, por lo tanto es valida.
Continuando con el principio y aplicandolo a todas las ecuaciones se puede
ver que se verica para todas las las, lo que da una correspondencia uno a uno
entre AND y OR a traves del principio de dualidad.
Esto hace que si demostramos un teorema automaticamente podemos inducir

otro sin mas que intercambiar los + por . y los 0 por 1. A estos teoremas hallados
por el principio de la dualidad se los denomina duales entre si.
1.10.2. Teoremas de una sola variable
A = A
12 CAP
ITULO 1.

ALGEBRA DE BOOLE
Figura 1.4: A+B
A B Z = f(A, B)
0 0 0
0 1 1
1 0 1
1 1 0
Cuadro 1.10: Z = AB
Teorema trivial pero muy importante. La demostracion se logra a traves de darle
los valores posibles a la variable A y vericarlo.
A+ 0 = A A.1 = A
A+ 1 = 1 A.0 = 0
A+A = A A.A = A
A+A = 1 A.A = 0
Para probar la validez de los teoremas basta demostrar que el teorema se
cumple para cada uno de los valores de la variable.
1.10.3. Teoremas para dos y tres variables:
A+AB = A A(A+B) = A
AB +AB = A (A+B)(A+B) = A
A+AB = A+B A(A+B) = AB
A+BC = (A+B)(A+C) A(B +C) = AB +AC
AB +AC = (A+C)(A+B) (A+B)(A+C) = AC +AB
AB +AC +BC = AB +AC (A+B)(A+C)(B +C) = (A+B)(A+C)
La ecuacion marcada con un tiene signicado especial ya que indica que la ley
distributiva es aplicable al algebra de variables logicas.
Cualquiera de los teoremas se puede vericar sin mas que sustituir los po-
sibles valores de las variables en la ecuacion. Cuando se manejan dos variables
hay cuatro combinaciones y cuando hay tres variables hay ocho combinaciones.
Los teorema basicos se puede concluir que son los de una variable adi-
cionandole ademas el de la propiedad distributiva y su dual. Los demas teoremas
se pueden demostrar haciendo alguna manipulacion con los teoremas basicos.
1.10. TEOREMAS DEL

ALGEBRA DE BOOLE 13
Figura 1.5: AB
A B Z = f(A, B)
0 0 1
0 1 0
1 0 0
1 1 1
Cuadro 1.11: Z = AB
1.10.4. Teorema de De Morgan
Un teorema de suciente importancia es el que se conoce como el teorema
de De Morgan. Este se expresa as:
A.B.C.D... = A+B +C +D +...
A+B +C +D +... = A.B.C.D
Estas ecuaciones indican que:
1. el complemento de un producto de variables es igual a la suma de los
complementos de cada variable.
2. el complemento de una suma de variables es igual al producto de los
complementos de cada variable.
Se demuestra razonando a traves de las tablas de la verdad.
Ejemplo: uso de los teoremas para la simplicacion de funciones
Simplicar: w = xy +yxz
Sea v = xy
Entonces: v = xy
Implica que: w = v +vz pero por el teorema A+AB = A+B
Tenemos: w = v +z = xy +z
1.10.5. Suciencia de las operaciones
Cualquier funcion logica puede expresarse mediante las operaciones AND,
OR y NOT. Podemos dar un paso mas y decir que la funcion NOT en conjunto
con cualquiera de la otras, ya sea AND u OR, son sucientes para expresar
cualquier funcion logica.
14 CAP
ITULO 1.

ALGEBRA DE BOOLE
Figura 1.6: AB
A B Z = f(A, B)
0 0 1
0 1 1
1 0 1
1 1 0
Cuadro 1.12: Z = A.B
Podemos vericar que la funcion AND puede expresarse mediante las ope-
raciones OR y NOT, y la OR puede expresarse por las operaciones AND y
NOT.
Por De Morgan tenemos:
AB = A+B
En el primer miembro aparece la operacion AND y en el segundo las opera-
ciones OR y NOT.
A+B = A.B
Donde se sustituyo la operacion OR por AND y NOT.
A pesar de las ventajas que podamos obtener con las operaciones AND y
OR no las usaremos por razones de simplicidad.
Suciencia de NAND y NOR
La operacion NAND y NOR son sucientes cada una por si mismas. Esto se
logra facilmente si consideramos lo siguiente:
AA = A NOT realizado con NAND
Aplicando De Morgan se puede ver lo siguiente:
AA.BB = A.B = A+B OR realizada con NAND
Con ello vemos que NAND puede sustituir a NOT y OR, que como ya
sabemos en conjunto pueden formar cualquier funcion, por lo que NAND es
suciente por si misma.
De forma analoga puede establecerse que NOR es tambien una operacion
suciente para realizar cualquier funcion.
El inconveniente que se plantea en el dise no logico con compuertas NOR y
NAND consiste en que no son asociativas. De acuerdo a esto, en el dise no de
estructuras de puertas que respondan a una funcion, el procedimiento consiste
en dise narlas con AND u OR y NOT, y una vez completada la estructura, se la
reemplaza por otra equivalente usando solamente NOR o NAND.
1.11. DIAGRAMAS L
OGICOS 15
Figura 1.7: Z = A.B
A B Z = f(A, B)
0 0 1
0 1 0
1 0 0
1 1 0
Cuadro 1.13: Z = A+B
1.11. Diagramas L ogicos
Entre una expresion logica y su diagrama de puertas existe una correspon-
dencia sencilla. Como por ejemplo: Consideremos una funcion logica dada por
la expresion logica siguiente (ecuacion):
Z = (A+B)(A.B)(A+B)
El diagrama sera el siguiente:
16 CAP
ITULO 1.

ALGEBRA DE BOOLE
Figura 1.8: Z = A+B
Figura 1.9: Circuito logico (Diagrama de puertas)
Captulo 2
Simplicaci on de Funciones
Logicas
Objetivo del captulo
Adquirir habilidades para la minimizacion de funciones, aplicando el meto-
do de los Diagramas de Karnaugh, obteniendo con ello un procedimiento mas
sistem atico y efectivo para efectuar simplicaciones que los metodos basados en
los teoremas del algebra de Boole.
2.1. Denicion de Minterm
Cualquier funcion logica se puede expresar como suma de productos. Si no lo
esta ya expresada, se puede lograr aplicando los teoremas del

Algebra de Boole
hasta lograrlo.
Supongamos que ya tenemos una expresion logica como suma de productos
de variables individuales. La idea es estandarizarla, que signica lograr una
funcion que sea suma de productos donde cada producto contenga todas las
variables de la funcion.
Ejemplo
f(A, B, C) = A+B.C
Funcion expresada como suma de productos pero no estandar por que cada
termino no contiene todas las variables, para lo cual se trata de agregarle las
que faltan, sin modicar la funcion.
Se multiplica (producto logico) por: (C +C)(B +B) = 1 al primer termino
sin variar la funcion y por (A+A) = 1 al segundo termino.
Notese que se multiplica a los terminos por las variables que le faltan.
f(A, B, C) = (AC +AC)(B +B) +BCA+BCA
f(A, B, C) = ACB +ACB +ACB +AC.B +BCA+BCA
17
18 CAP
ITULO 2. SIMPLIFICACI
ON DE FUNCIONES L
OGICAS
A esta ultima ecuacion se le llama suma de productos estandar.
A cada uno de los terminos de la suma se le denomina MINTERM, donde
cada uno contiene todas las variables de la funcion. Se lo puede numerar de tal
forma que por cada variable sin negar se coloca un 1, y por cada variable negada
en el termino un 0, se respeta que la variable mas signicativa para formar el
n umero del MINTERM es A, B, C. El numero binario formado siguiendo esta
regla es el n umero de MINTERM.
Reacomodando la funcion estandar tenemos:
f(A, B, C) = ABC +ABC +ABC +AB.C +ABC +ABC
111 110 101 100 111 011
Tenemos dos MINTERM iguales pero como A+A = A, se lo reemplaza por
uno solo.
f(A, B, C) = m7 +m6 +m5 +m4 +m3
Otra forma de expresar la funcion es como una sumatoria de MINTERM
f(A, B, C) =
m(3, 4, 5, 6, 7)
2.2. Denici on de Maxterm
Toda expresion logica se puede poner como producto de sumas de variables
individuales. La idea vuelve a ser estandarizarla, como para el caso de lo MIN-
TERM, logrando que la funcion sea un producto de sumas donde cada suma
contenga todas las variables de la funcion.
Ejemplo:
f(A, B, C) = A(B +C)
Funcion expresada como producto de sumas pero no estandar por que cada
termino no contiene todas las variables, para lo cual se trata de agregarle las
que faltan, sin modicar la funcion.
Se suma (suma logica): (C.C) + (B.B) = 0 al primer termino, sin variar la
funcion y se suma (A.A) = 0 al segundo termino.
Notese que se suman a los terminos las variables que le faltan.
f(A, B, C) = (A+B.B +C.C)(B +C +A.A)
f(A, B, C) = (A+B.B +C)(A+B.B +C)(B +C +A)(B +C +A)
f(A, B, C) = (A+C+B)(A+B+C)(A+B+C)(A+B+C)(B+C+A)(B+C+A)
1
A cada uno de los terminos del producto se le denomina MAXTERM, donde
cada uno contiene todas las variables de la funcion. Se lo puede numerar de tal
forma que por cada variable sin negar se coloca un 0, y por cada variable negada
en el termino un 1, se respeta que la variable mas signicativa para formar el
n umero del MAXTERM es A, B, C. El numero binario formado siguiendo esta
regla es el n umero de MAXTERM.
Reacomodando la funcion estandar tenemos:
f(A, B, C) = (A+B+C)(A+B+C)(A+B+C)(A+B+C)(A+B+C)(A+B+C)
1
Producto de sumas estandar
2.3. MINTERM, MAXTERM Y LA TABLA DE LA VERDAD 19
000 010 001 011 010 110
Tenemos dos MAXTERM iguales pero como A.A = A, se lo reemplaza por
uno solo.
f(A, B, C) = M
0
.M
2
.M
1
.M
3
.M
6
Que es otra forma de expresar una funcion, como productoria de MAXTERM.
f(A, B, C) =
M(0, 1, 2, 3, 6)
2.3. Relacion entre Minterm, Maxterm y la Ta-
bla de la Verdad
Una funcion se puede representar por medio de una tabla de la verdad y
tambien como sumatoria de MINTERM o productoria de MAXTERM, veremos
cual es la relacion.
Fila N
o
A B C f(A, B, C)
0 0 0 0 1
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
7 1 1 1 1
Vemos que el MINTERM m
0
, A.B.C, debe estar incluido dentro de la fun-
cion, por que nos permite asegurar que la funcion sera 1 cuando A = B = C = 0
(primera la de la tabla de la verdad) y como con los MINTERM yo debo ir
sumandolos, y sabemos que 1 + cualquier cosa = 1, podemos ir agregando
MINTERM a la funcion sin que superpongan su relacion con la tabla.
Entonces los MINTERM se asocian con los 1 de la funcion en la tabla de la
verdad, y su n umero coincide exactamente con el n umero de la. Solo debemos
respetar que la funcion f(A, B, C). Armemos su tabla con A, B, C como bits
mas signicativos para formar las las y los MINTERMS.
f(A, B, C) =
m(0, 2, 3, 6, 7)
Los MAXTERM se asocian con los 0 de la funcion, ya que la la 1 es 0,
debera incluir el M
1
(A + B + C) y como con los MAXTERM yo debo ir ha-
ciendo productos, y sabemos que 0 cualquier cosa = 0, podemos ir agregando
MAXTERM a la funcion sin que superpongan su relacion con la tabla.
Entonces los MAXTERM se asocian con los 0 de la funcion en la tabla de la
verdad. Y exactamente su n umero coincide con el n umero de la. Solo debemos
respetar que la funcion f(A, B, C), armemos su tabla con A, B, C como bits mas
signicativos para formar las las y los MAXTERM.
f(A, B, C) =
M(1, 4, 5)
20 CAP
ON DE FUNCIONES L
OGICAS
2.4. Diagramas de Karnaugh
El diagrama de Karnaugh es una gura geometrica que asocia una region,
que llamaremos compartimiento, a cada la de una tabla de verdad. Existe una
correspondencia 1 a 1 entre los compartimientos de los diagramas K (Karnaugh)
y los MINTERM o MAXTERM.
Figura 2.1: Diagrama K para 1 variable
Figura 2.2: Diagrama K para 2 variables
2.5. Simplicaci on de funciones l ogicas usando
diagramas K
Supongamos que tenemos la siguiente funcion logica representada por los
MINTERM ubicados en el diagrama K de la gura 2.5. Sabemos que cada
MINTERM ocupa un compartimiento y es un 1 de la tabla de la verdad de
alguna funcion. Sabemos que la funcion f(A, B, C, D) = m
8
+ m
12
con m
8
=
A.B.C.D y m
12
= A.B.C.D
f(A, B, C, D) = A.B.C.D +A.B.C.D = A.C.D(.B +B) = A.C.D
Se sustituyeron dos terminos por uno, donde se simplico una variable que
es la que se modico en el agrupamiento de m
12
y m
8
, a estos agrupamientos
de MINTERM se los llama primos. La ventaja del diagrama es poder observar
cuales son los MINTERM que pueden agruparse entre si para simplicarse.
2.5. SIMPLIFICACI
ON USANDO KARNAUGH 21
Figura 2.5: Diagrama K ejemplo
Para ello estos deben ser vecinos logicos, que el diagrama los permite visuali-
zar como vecinos geometricos, deniendo vecinos logicos a aquellos MINTERM
(compartimientos), que varan solamente en uno de los valores de las variables
independientes. Entonces el diagrama se dispone de tal manera de poder obser-
var geometricamente aquellas vecindades logicas como vecindades geometricas;
salvo algunas vecindades logicas adicionales que no se pueden observar en el
plano sino que hay que observarlas convirtiendo al diagrama en un cilindro ver-
tical y otro horizontal, caso de los compartimientos 8 y 10 que son vecinos logicos
pero no geometricos.
Principio 1 Cualquier par de MINTERM adjuntos se puede combinar en un
termino mas sencillo que contiene una variable menos que los MINTERMS
iniciales.
2.5.1. Agrupaciones mayores en diagramas K
Hemos visto que dos compartimientos se pueden agrupar, de forma similar
2
n
compartimientos adjuntos pueden combinarse.
m
1
+m
5
= A.C.D
m
3
+m
7
= A.C.D
f(A, B, C, D) = m
1
+m
5
+m
3
+m
7
= A.D(C +C) = A.D
Vemos en la gura 2.6 que las variables que se eliminan son las que cambian
entre los distintos compartimientos del agrupamiento.
22 CAP
ON DE FUNCIONES L
OGICAS
Figura 2.6: Agrupaciones en Diagramas K
2.5.2. Agrupaciones de MAXTERM
Si la funcion esta expresada como productoria de MAXTERM, se colocan los
0 en el diagrama y se trabaja identicamente a lo realizado con los MINTERMS.
La agrupacion se hace con los 0 y la eliminacion de variables se rige con los
mismos criterios que en el caso de los MINTERMS, pero hay que tener en
cuenta que son MAXTERM (gura 2.7).
Figura 2.7: Diagrama K de MAXTERMS
M
15
.M
11
= (A+C +D+)
M
0
.M
1
.M
4
.M
5
= (A+C)
f(A, B, C, D) = (A+C +D).(A+C)
Destaquemos lo siguiente:
El N
o
de compartimientos de un diagrama K susceptible de agruparse es
una potencia de 2 (2
0
, 2
1
, 2
2
, etc.)
Los compartimientos deben ser adyacente logicos (vecinos logicos).
2.5.3. Diagramas para cinco variables
2.6. Usos del Diagrama de Karnaugh
2.6.1. Principios a usar
1. La agrupacion de compartimientos debe hacerse de tal forma que cada
1 este incluido como mnimo una vez. Sin embargo un compartimiento
puede aparecer en distintas agrupaciones.
2.6. USOS DEL DIAGRAMA DE KARNAUGH 23
Figura 2.8: Diagrama K para 5 variables (A = 0)
Figura 2.9: Diagrama K para 5 variables (A = 1)
2. Las agrupaciones se denominan primos implicantes.
3. Habra algunos primos implicantes que seran esenciales (ya que si no los
utilizamos no podemos abarcar todos los compartimientos) y otros que no
lo son (primos implicantes no esenciales).
Algoritmo:
1. Se nalar y aceptar como primos implicantes esenciales aquellos comparti-
mientos que no pueden combinarse con otros.
2. Identicar los compartimientos que pueden combinarse con otros de una
sola manera.
3. Agrupar el mayor n umero de compartimientos en el menor n umero de
primos implicantes.
2.6.2. Funciones incompletamente especicadas
Supongamos que nos proponemos en forma mas simple una funcion f, es-
pecicada para algunos (no para todos) los posibles valores de las variables
independientes. Para este caso son posibles diferentes funciones que cumplan
con las especicaciones, pero con el diagrama K se trata de encontrar la mas
simple.
f(A, B, C, D) =
m(1, 2, 5, 6, 9) +d(10, 11, 12, 13, 14, 15)

Las X de la gura 2.10 que han sido agrupadas deberan ser reconocidas
como 1, para obtener una funcion mas simplicada que si hubiera determinado
un valor 0 para ellas.
24 CAP
ON DE FUNCIONES L
OGICAS
Figura 2.10: Diagrama K funcion incompletamente denida
2.7. Ejemplos de simplicaci on
2.7.1. Ejemplo 1
f(A, B, C, D) =
m(3, 4, 5, 7, 9, 12, 13, 14)

f(A, B, C, D) = ABC +ACD +ACD +ABC
Figura 2.11: Ejemplo 1
2.7.2. Ejemplo 2
f(A, B, C, D) =
m(0, 2, 8, 10)
f(A, B, C, D) = B.D
2.7. EJEMPLOS DE SIMPLIFICACI
ON 25
2.7.3. Ejemplo 3
f(A, B, C, D) =
m(0, 2, 3, 4, 5, 7, 8, 9, 13, 15)

f(A, B, C, D) = BD +AB.C +A.B.C +A.B.C
2.7.4. Ejemplo 4
f(A, B, C, D, E) =
m(0, 4, 8, 12, 16, 20, 24, 28)

f(A, B, C, D, E) = D.E
2.7.5. Ejemplo 5
f(A, B, C, D, E) =
m(1, 4, 6, 10, 20, 22, 24, 26) +d(0, 11, 16, 17)
f(A, B, C, D, E) = B.D.E +B.C.D.E +A.B.C.D +B.C.D.E +.A.BC.E
Si en vez de especicar la funcion como MINTERM, esta se expresa de otra
forma, para armar el diagrama de Karnaugh primero se debe estandarizar la
funcion y luego pasar al diagrama para poder simplicar.
Ejemplo:
f(A, B, C, D) = A.B.C.D +BCD +A.C +A
f(A, B, C, D) =
m(0, 1, 4, 5, 8, 9, 10, 11, 12, 13, 14, 15)

26 CAP
ON DE FUNCIONES L
OGICAS
Figura 2.16: Ejemplo MINTERM
f(A, B, C, D) = C +A
El color amarillo es la superposicion de los dos agrupamientos.
Captulo 3
Circuitos Combinacionales
Basicos
Adquirir habilidades para el reconocimiento y aplicacion de Circuitos Com-
binacionales Basicos, de peque na y mediana escala de integracion, los cuales son
utilizados como aglutinantes de circuitos de mayor escala de integracion.
Temario
Decodicadores
Ejemplo: aglutinante
Codicadores
Codicador de prioridad
Ejemplo: codicador de teclado
Conversores de codigo
Ejemplo: conversor BCD a 7 segmentos
Multiplexores
Demultiplexores
3.1. Circuitos Combinacionales
Entre los circuitos digitales se pueden distinguir dos clases bien diferenciadas
de circuitos, unos llamados COMBINACIONALES, que son aquellos cuyas sa-
lidas dependen exclusivamente de sus entradas actuales y no hacen referencia a
su historia pasada; y circuitos SECUENCIALES, cuyas salidas dependen tanto
de las entradas actuales como de la historia pasada.
27
28 CAP
ITULO 3. CIRCUITOS COMBINACIONALES B
ASICOS
3.2. Decodicadores
El efecto neto de este circuito es el de hacer explcito, lo que se presenta
implcitamente en un codigo binario.
Dados los niveles logicos de entrada, podemos determinar el codigo a traves
de este circuito (decodicador), si observamos directamente su salida, donde el
codigo de entrada se ha convertido en un dato explcito, es decir el codigo de
entrada se ha decodicado.
Para lograr ello se puede plantear una tabla de la verdad.
A
1
A
0
O
0
O
1
O
2
O
3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
Cuadro 3.1: Tabla de la verdad decodicador
Se observa de la tabla que para cada entrada de A
0
, A
1
una y solo una salida
es 1 logico. Siempre una salida se distingue (explicita) de las demas.
3.2.1. Circuito l ogico
El circuito logico se puede deducir facilmente de la tabla de la verdad para
cada una de las salidas, sabiendo que cada salida es una funcion logica de las
entradas (ver gura 3.1).
La cantidad maxima de salidas de un decodicador es 2
n
, donde n es el
n umero de entradas del decodicador, pero puede ser que el decodicador no
este preparado para decodicar todas las posibles combinaciones de codigos de
entrada. Las entradas normalmente se denominan con la letra A que viene de
la palabra inglesa Adress (direccion).
Figura 3.1: Decodicador de dos entradas A
0
A
1
y cuatro salidas O
0
O
1
O
2
O
3
Nota: Estos circuitos se comercializan en circuitos integrados del tipo media
escala de integracion (MSI), las distintas tecnologas de fabricacion cuentan con
3.2. DECODIFICADORES 29
sus respectivos circuitos integrados (CI) como lo es el 74xx, de la familia TTL
que es un codicador de 3 entradas y 8 salidas; o el CI 40xx de la familia
CMOS que es un decodicador de 4 entradas y 16 salidas. Los fabricantes dan
las respectivas hojas de datos de los mismos, se pueden consultar por ellas en
la pagina web de Motorola, National o Fairchild.
3.2.2. Ejemplo de aplicacion
Una aplicacion tpica es como aglutinante de circuitos integrados de mayor
nivel de integracion.
En este caso supongamos que necesitamos armar una memoria de sistema
de 64 KB (KiloBytes), para lo cual se cuenta con cuatro memorias integradas
de 16 KB. El decodicador representa el aglutinante para la formacion de esa
memoria de sistema requerida.
Figura 3.2: Ejemplo de uso del circuito decodicador
Para poder reconocer todas las direcciones de memoria del sistema, se re-
quiere una cantidad de bits sucientes como para poder reconocer cada celda
de memoria, en este caso para 64 KB (=65536), se requieren 16 bits, ya que
2
16
= 65536.
A estos bits en conjunto se los denomina bus de direcciones de memoria.
(A
15
, A
14
, ..., A
1
, A
0
)
Para el direccionamiento de cada memoria individual se requieren 14 bits,
ya que 2
14
= 16384 (16KB).
Por lo tanto mi sistema tendra un bus de direcciones de 16 bits para atender
la memoria del sistema de los cuales 14 se usaran para el direccionamiento
interno de cada memoria y dos se utilizaran para ser decodicados para saber
a que memoria hace referencia la direccion indicada por el bus. Para ello cada
memoria tiene incorporado un habilitador de memoria (CE = Chip Enable) que
conecta esta al sistema. La organizacion de la memoria sera la siguiente: las
direcciones que esten entre los primeros 16 KB corresponderan a la memoria 1,
30 CAP
ASICOS
las que esten entre los 16 KB y los 32 KB, corresponderan a la memoria 2, entre
los 32 KB y 48 KB a la memoria 3 y entre los 48 KB y los 64 KB a la memoria
4.
Para ello debemos conectar al decodicador los dos bits mas signicativos
A
15
y A
14
.
Mostramos en el cuadro 3.2.2 las direcciones maxima y mnimas de cada
memoria.
A
15
A
14
A
13
A
12
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
0000 b (0 h) 0000 b (0 h) 0000 b (0 h) 0000 b (0 h) Memoria 1
0011 b (3 h) 1111 b (F h) 1111 b (F h) 1111 b (F h)
0111 b (7 h) 1111 b (F h) 1111 b (F h) 1111 b (F h)
1011 b (B h) 1111 b (F h) 1111 b (F h) 1111 b (F h)
1100 b (C h) 0000 b (0 h) 0000 b (0 h) 0000 b (0 h) Memoria 4
1111 b (F h) 1111 b (F h) 1111 b (F h) 1111 b (F h)
Cuadro 3.2: Lmites de cada memoria
3.3. Codicadores
Realizan la funcion inversa a la realizada por un decodicador, o sea la
condicion para el dise no de un codicador es tener en cuenta que en sus entradas
hay una y solo una con nivel diferente de las demas, ya sea 0 o 1; generalmente
las entradas de un codicador son salidas de un decodicador. No se necesitan
relaciones especiales entre los n umeros de entradas y salidas, salvo que los bits
de salida sean tantos como para poder codicar a todas las entradas posibles.
En el ejemplo de la tabla de la verdad (cuadro 3.3) se tomara un codicador
de cuatro entradas y cuatro salidas (4 x 4).
I
3
I
2
I
1
I
0
A
3
A
2
A
1
A
0
1 0 0 0 1 1 1 0
0 1 0 0 0 0 0 1
0 0 1 0 0 1 0 0
0 0 0 1 1 0 1 1
Cuadro 3.3: Tabla de la verdad del codicador
El dise no del circuito logico se puede encaminar desde dos puntos de vista. El
primero reconociendo que A
3
A
2
A
1
A
0
son funciones logicas no especicadas
completamente de las entradas I
i
, para lo cual se puede usar el metodo de
Karnaugh para resolverlo. O bien se puede usar el metodo intuitivo, por ejemplo
vemos que la salida A
3
se pondra en 1 logico cuando I
3
o I
0
presenten un 1, eso
3.3. CODIFICADORES 31
nos dice que una puerta OR cumplira con la condicion de A
3
. Cabe mencionar
que el metodo intuitivo no siempre nos lleva a un circuito minimizado, en cambio
el metodo de Karnaugh s.
Para el primer metodo tenemos:
Funcion A
3
(trabajaremos con los MAXTERM - gura 3.3)
f(I
3
, I
2
, I
1
, I
0
) = I
3
+I
0
Figura 3.3: Diagrama K Ejemplo Codicador
Para cada funcion A
i
, preparamos un diagrama K y obtenemos la funcion
correspondiente, que como vemos son funciones OR, donde la cantidad de en-
tradas depende de la cantidad de unos (1) que tenga la tabla de verdad de esa
funcion.
Para el segundo metodo tenemos:
Cada 1 que tengamos en la entrada lo distribuimos en las compuertas OR
que correspondan para formar el codigo para ese 1. esto se puede hacer porque
reconozco que solamente tengo un 1 por vez en la entrada y la compuerta OR
es transparente a los 1.
Los n umeros que se indican debajo de la compuerta logica de la gura 3.4
corresponden al codigo del circuito integrado digital (electronico) que lo iden-
tica, este caso corresponde a circuitos digitales con tecnologa de fabricacion
TTL, de la serie 74xx; los n umeros delante de las lneas de conexion representan
el n umero de pata (pin) de dichos circuitos integrados (CI). Las letras que estan
dentro de las compuertas corresponden a cada una de las cuatro del circuito
integrado.
Como ejemplo de aplicacion se tomara un codicador de teclado de diez
dgitos. Para ello debemos hacer algunas consideraciones, como las de suponer
que el teclado es decodicado, lo que signica que tiene una salida para cada
tecla y solamente una de ellas puede tener estado diferente cuando se pulsa
una tecla, no se puede realizar una doble pulsacion por que ello implicara que
aparezcan dos salidas con un nivel distinto a las demas.
Se codicara cada tecla desde la 0 hasta la 9, al codigo binario correspon-
diente.
32 CAP
ASICOS
Figura 3.4: Codicador
Teclas Codigos
0 1 2 3 4 5 6 7 8 9 Q
3
Q
2
Q
1
Q
0
1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 0 0 0 1 0 0
0 0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 0 0 0 0 1 1 0
0 0 0 0 0 0 0 1 0 0 0 1 1 1
0 0 0 0 0 0 0 0 1 0 1 0 0 0
0 0 0 0 0 0 0 0 0 1 1 0 0 1
Cuadro 3.4: Tabla de la verdad del codicador de teclado
Para encontrar el circuito logico correspondiente se aplica el metodo intuitivo
ya que la b usqueda de la funcion a traves de un diagrama K, se complica por la
cantidad de variables de entrada de cada funcion Q.
En este circuito (gura 3.5) se han omitido por simplicidad las resistencias de
referencia a masa de las salidas de cada una de las teclas, el com un se conecta
a tension de fuente para cuando se pulse una tecla la salida represente un 1
logico. Se suele colocar ademas un circuito logico para indicar que se a pulsado
una tecla, para diferenciar de cuando no hay tecla pulsada, que puede provocar
confusion cuando es pulsado el cero.
3.4. Codicador de prioridad
Los sistemas digitales incluyen frecuentemente componentes para generar
se nales indicadoras de que es necesario realizar una accion.
Como ejemplo supongamos la se nal digital que se da desde un tanque, 1
logico, cuando el nivel esta excesivamente alto y de 0 logico cuando no lo esta.
3.5. CONVERSORES DE C
ODIGO 33
Figura 3.5: Circuito de codicador de teclado
Entonces el cambio de 0 a 1 es una indicacion de que se debe hacer algo (peticion
de servicio). Este mismo sistema debe tener entonces componentes para atender
dicha peticion de servicio. (cerrar una valvula de entrada, abrir una valvula de
salida, etc.).
Generalmente en los sistemas hay lneas para peticiones de servicio y una
serie de componentes para atenderlos.
Cada componente de servicio se distingue de los demas por una direccion
(codigo de direccion), que luego a traves de un decodicador acceden a un
componente de servicio.
Se usara normalmente un codicador para aceptar como entradas las lneas
de peticion de servicio y obtener como salidas el codigo de bits correspondiente
a la direccion del componente que atendera la peticion, el codicador se di-
se nara para que solo una entrada diferente sea atendida. Esta consideracion
es aceptable ya que generalmente los componentes que suministran el servicio
tienen elementos comunes y por ello cada vez se puede servir solamente una
peticion.
Para que no se atiendan simultaneamente varias peticiones (caso imposible)
al codicador se le ha dado una prioridad para cada peticion. Si hay mas de una
peticion el codicador direccionara aquella de mayor prioridad.
Supongamos que tenemos hasta 8 posibles peticiones de servicio de I
0
a I
7
.
Ademas se debe agregar una logica aparte que me indique cuando realmente
hay peticion de servicio para diferenciarlo de cuando se a solicitado la I
0
o
se encuentra en estado de espera de peticion. Incluso hay que agregarle un
habilitador del sistema (E) enable.
3.5. Conversores de codigo
Frecuentemente la informacion codicada debe traducirse a otro codigo, el
circuito que realiza esta funcion se denomina conversor de codigo.
34 CAP
ASICOS
I
7
I
6
I
5
I
4
I
3
I
2
I
1
I
0
A
2
A
1
A
0
1 X X X X X X X 1 1 1
0 1 X X X X X X 1 1 0
0 0 1 X X X X X 1 0 1
0 0 0 1 X X X X 1 0 0
0 0 0 0 1 X X X 0 1 1
0 0 0 0 0 1 X X 0 1 0
0 0 0 0 0 0 1 X 0 0 1
0 0 0 0 0 0 0 1 0 0 0
Cuadro 3.5: Tabla de la verdad: Codicador con Prioridad
Figura 3.6: Circuito logico (Codicador de prioridad de 8 entradas)
Para realizar un conversor de codigo se puede pensar en la union de decodi-
cador que decodicara el codigo de entrada y un codicador que codicara el
codigo de salida (esquema gura 3.7). Si tenemos que el codigo de entrada tiene
m bits, el n umero maximo de palabras es 2
m
pero esto no tiene ninguna relacion
con la cantidad de bits de las palabras de salida.
Conversor BCD a 7 segmentos
Un display de 7 segmentos contiene siete leds dispuestos en forma de un 8
y puede ser de catodo com un (todos los catodos de los siete leds estan interco-
nectados entre s) o de anodo com un (todos los anodos de los siete leds estan
interconectados entre s). Si es de catodo com un, para poder encender cada led
debo conectar el catodo com un a 0 logico (masa) y entregar un 1 logico (valor
de tension mayor) a cada uno de los anodos necesarios. La disposicion de cada
uno de los leds es la indicada en la gura.
Para un display de anodo com un se invierten los estados logicos para encen-
3.6. MULTIPLEXORES 35
Figura 3.7: Esquema conversor de codigo
Figura 3.8: Display de 7 segmentos
der los leds.
Q
3
Q
2
Q
1
Q
0
a b c d e f g Nro. Formado
0 0 0 0 1 1 1 1 1 1 0 0
0 0 0 1 0 1 1 0 0 0 0 1
0 0 1 0 1 1 0 1 1 0 1 2
0 0 1 1 1 1 1 1 0 0 1 3
0 1 0 0 0 1 1 0 0 1 1 4
0 1 0 1 1 0 1 1 0 1 1 5
0 1 1 0 0 0 1 1 1 1 1 6
0 1 1 1 1 1 1 0 0 0 0 7
1 0 0 0 1 1 1 1 1 1 1 8
1 0 0 1 1 1 1 0 0 1 1 9
Cuadro 3.6: Tabla de la verdad conversor BCD-7SEG
La forma de encontrar las funciones logicas que relacionan cada una de las
salidas del conversor se puede hacer por los dos metodos ya descriptos, primero
resolviendo cada una de las funciones logicas a traves del metodo de Karnaugh,
o segundo dise nando el decodicador y luego el codicador.
Como otro ejemplo de conversor de codigo, tenemos la memoria ROM. Donde
el codigo de entrada es la direccion de la memoria (bus de direcciones) y el codigo
de salida es el dato (bus de datos).
3.6. Multiplexores
Dispone de una serie de lneas de entrada y una salida, conceptualmente es
un conmutador digital cuya funcion es determinar que lnea de entrada es la que
ira a la salida.
36 CAP
ASICOS
Figura 3.9: Circuito de un Multiplexor de 4 entradas - 1 salida
Figura 3.10: Circuito logico de un Multiplexor de 4 entradas - 1 salida
En el circuito de la gura 3.10 las I representan las entradas a multiplexar,
el A
0
y A
1
son el conmutador que de acuerdo a su estado dejara pasar una de
las entradas a la salida.
3.6.1. Ejemplos de aplicacion
Multiplexor en el tiempo:
Procesadores donde los bits del bus de datos y de direcciones utilizan los
mismos terminales de los integrados.
Muliplexores para sistemas de adquisicion de datos:
En este caso los datos analogicos externos, de variacion lenta, son mul-
tiplexados y convertidos a traves de un solo conversor analogico digital
(ADC), de tal forma que con un mismo conversor puedo atender a varias
entradas si las analizo una a una multiplexandolas a una frecuencia mayor
que la variacion de las se nales fsicas analizadas.
3.7. DEMULTIPLEXORES 37
Multiplexor como generador de funciones:
Las funciones se pueden expresar como
de minterm. Entonces asociando

cada AND del multiplexor con un minterm, se habilitara aquel que necesito
a traves de las entradas del multiplexor I
0
, I
1
, ..., I
n
.
Por ejemplo supongamos la funcion:
Z = S
1
+S
1
.S
0
Expandimos en minterm.
Z = S
1
(S
0
+S
0
) +S
1
.S
0
Z = S
1
.S
0
+S
1
.S
0
+S
1
.S
0
Z = m
o
+m
1
+m
2
Tendremos que poner I
0
= 1; I
1
= 1; I
2
= 1 e I
3
= 0, para poder eliminar
el minterm 3 y habilitar los minterm 0, 1 y 2.
Se puede tambien utilizar para generar una funcion logica de una variable
mas que la cantidad de bits de seleccion del multiplexor, supongamos:
z = f(S
1
, S
0
, V )
El minterm S
1
.S
0
.V se genera aplicando V a I
0
y el minterm S
1
.S
0
.V , apli-
cando V a la entrada de I
0
. Si intervinieran los dos tendramos S
1
.S
0
.V +
S
1
.S
0
.V , esto implicara que podramos hacer S
1
.S
0
(V +V ) = S
1
.S
0
y por
lo tanto I
O
= 1
Ejemplo:
z = S
1
.S
0
+S
1
.V +S
1
.S
0
.V
Si encontramos la funcion est andar, tenemos:
z = S
1
.S
0
.V +S
1
.S
0
.V +S
1
.S
0
.V +S
1
.S
0
.V
z = S
1
.S
0
(V +V ) +S
1
.S
0
.V +S
1
.S
0
.V
por lo tanto debemos conectar I
0
= 1; I
1
= V ; I
3
= V ; I
2
= 0.
3.7. Demultiplexores
Este tipo de circuito cumple la funcion inversa del multiplexor, dada una
sola entrada, el demultiplexor permite seleccionar entre varios receptores de esa
entrada, es decir, copia la entrada en alguna de las salidas disponibles en funcion
de la orden dada por el conmutador (digital).
Este circuito suele usarse conjuntamente con un multiplexor, para enviar
datos desde varios transmisores a varios receptores, a traves de una sola lnea
de datos, evidentemente con el multiplexor selecciono que transmisor tiene a su
cargo la lnea y con el demultiplexor selecciono a que receptor le llega el dato.
38 CAP
ASICOS
Figura 3.11: Circuito de un demultiplexor de 1 entrada - 4 salidas
Figura 3.12: Circuito logico de un demultiplexor de 1 entrada - 4 salidas
3.8. Sumador
3.8.1. Sumador Paralelo-Paralelo con acarreo serie
Se tratara de un circuito para sumar dos n umeros binarios A y B cualesquie-
ra, siendo su resultado otro n umero binario S, operacion que en forma generica
puede simbolizarse indicando cada sumando y el resultado como una serie de po-
tencias, seg un se indica a continuacion. Se indica la forma conocida de efectuar
una suma binaria, donde A y B se simbolizan por los coecientes A
0
, A
1
, A
2
, ...
B
0
, B
1
, B
2
, ... los cuales permiten hallar los coecientes S
0
, S
1
, S
2
, ... del resul-
tado S.
3.8. SUMADOR 39
A = A
n
2
n
+A
n1
2
n1
+...+A
2
2
2
+A
1
2
1
+A
0
2
0
+
B = B
n
2
n
+B
n1
2
n1
+...+B
2
2
2
+B
1
2
1
+B
0
2
0
S = S
n
2
n
+S
n1
2
n1
+...+S
2
2
2
+S
1
2
1
+S
0
2
0
Ejemplo
11101
+
10001
100110
Con el metodo manual de sumar columna por columna, comenzando por la
derecha, y teniendo presente el acarreo (carry) si se arrastra un 1 de una posicion
a otra, la suma ejemplicada implica la operatoria siguiente:
C 1 1 0 0 1 0
A 1 1 1 0 1
+B 0 1 0 0 1
S (1)0 (1)0 (0)1 (0)1 (1)0
C: Acarreo (Carry).
Esta forma de operar sera emulada por el circuito sumador a desarrollar,
siendo que en general para dos n umero A y B cualesquiera debera realizarse:
C C
n
C
n1
... C
2
C
1
C
0
A A
n
... A
2
A
1
A
0
+B B
n
... B
2
B
1
B
0
S S
n
... S
2
S
1
S
0
Dado que la suma de los dos bits de cada posicion sigue un proceso identico,
se puede esquematizar la suma de todas las posiciones mediante un conjunto de
bloques encadenados como lo ilustra la gura 3.13, en cuyos primeros bloques se
han indicado los bits correspondientes a las tres primeras columnas de la suma
antes ejemplicada.
Cada bloque puede sumar tres bits de una columna y se denomina sumador
completo (SC).
El bloque que suma A
0
con B
0
para mayor versatilidad es igual a los demas,
designando C
1
su entrada de acarreo.

Esta puede provenir de un sumador
anterior, o servir para sumar un 1 extra, si se usa el sumador para restar, como
se vera. Para la porcion de suma ejemplicada debe ser C
1
= 0. La salida C
n
es el acarreo nal de la operacion.
40 CAP
ASICOS
Figura 3.13: Sumador
Conectando repetidamente este circuito como lo indica la gura 3.13, se
obtiene un sumador paralelo-paralelo con acarreo serie de dos n umeros de n
bits.
Su denominacion se debe a que al conjunto entran simultaneamente (en
paralelo) todos los bits de los dos n umeros a sumar y el resultado de la suma
se obtiene en paralelo en todos los cables de salida, luego que en estos se van
generando uno tras otro en el tiempo los bits del resultado, en el orden S
0
, ..., S
n
.
Dado que cada SC para generar el resultado denitivo debe esperar que el SC
anterior genere el acarreo, se dice que el acarreo se propaga en serie.
3.8.2. Circuito del sumador completo
Cada sumador completo de la gura 3.13 considerado aisladamente realiza la
suma aritmetica de tres n umeros de un bit: A
i
y B
i
de la posicion de subndice
i, y el bit de acarreo C
i1
proveniente de la suma efectuada por el sumador de
la posicion anterior, de subndice i 1.
En sus salidas aparece el bit de la suma S
i
, de la posicion actual, y otro bit
de acarreo C
i
, que debera sumar el sumador de la posicion i + 1.
A
i
B
i
C
i1
C
i
S
i
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
Cuadro 3.7: Tabla de la verdad del sumador completo
Las funciones C
i
y S
i
se minimizan por Karnaugh resultando las siguientes
sumatorias de productos mnimas (minterms):
3.9. COMPARADOR DE MAGNITUD 41
S
i
= A
i
.B
i
.C
i1
+A
i
.B
i
.C
i1
+A
i
.B
i
.C
i1
+A
i
.B
i
.C
i1
C
i
= A
i
.B
i
+A
i
.C
i1
+B
i
.C
i1
A partir de estas ecuaciones se puede generar el circuito que represente la
logica interna del sumador completo.
Notese que esto no signica que un sumador completo en su interior mediante
sumas logicas realice sumas aritmeticas, sino que su circuito logico obedece a una
tabla, que para cada combinacion de los 3 bits a sumar genera una combinacion
de 2 bits, tal que coincide con el resultado de la suma aritmetica de esos 3 bits.
3.9. Comparador de Magnitud
A un circuito comparador de dos magnitudes (gura 3.14) entran las com-
binaciones binarias de dos n umeros naturales A y B de n bits cada uno; y
seg un cual de las 3 salidas designadas A > B, A = B y A < B se active, se
podra conocer como es A respecto de B.
Figura 3.14: Comparador
El circuito de la gura 3.14 es un comparador de dos n umero de 4 bits de la
gura 3.14 (integrado 7485), se vera un comparador de dos n umeros de 1 bit a
continuacion.
3.9.1. Detector de igualdad de dos n umeros de un bit
Usaremos una X-NOR para determinar si los valores de dos variables A
i
y
B
i
son iguales o no. Conforme a la tabla de dicha compuerta, resulta:
A
i
B
i
= 1 si A
i
= B
i
y A
i
B
i
= 0 si A
i
= B
i
A
i
B
i
A
i
B
i
A
i
.B
i
0 0 1 0
0 1 0 0
1 0 0 1
1 1 1 0
Cuadro 3.8: Tabla de la verdad del Detector
42 CAP
ASICOS
Figura 3.15: Detector A
i
> B
i
3.9.2. Comparador de dos n umeros de un bit
El circuito de la gura 3.15 detecta si A
i
> B
i
, o sea si A
i
= 1 y B
i
= 0,
pues A
i
.B
i
= 1 solo en ese caso, resultando A
i
.B
i
= 0 si A
i
< B
i
o A
i
= B
i
.
Analogamente, la salida A
i
.B
i
resulta 1 si A
i
= 0 y B
i
= 1.
Combinando estos dos circuitos con el detector de igualdad anterior, resulta
el comprador de la gura 3.16. La salida que resulte 1 indica la relacion entre
A
i
y B
i
.
Figura 3.16: Circuito Comparador de 2 bits
3.10. Detector de Paridad
Un detector de paridad (gura 3.17) sigue la tabla de la verdad del cuadro
3.9, esto es, si la combinacion binaria presente en sus entradas A, B, C presenta
un n umero impar de unos, la salida Z sera 1; y si el n umero total de unos en
A, B, C es par, debe ser Z = 0. Es decir, la salida vale 1 si la combinacion de 3
bits que existe en las entradas tiene paridad impar de unos.
A B C Z
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
Cuadro 3.9: Tabla de la verdad detector de paridad
De la tabla de la verdad se desprende directamente el circuito logico que
representa esta funcion, el cual se muestra en la gura 3.17.
3.10. DETECTOR DE PARIDAD 43
Figura 3.17: Circuito Vericador de Paridad
44 CAP
ASICOS
Captulo 4
Circuitos Secuenciales
El objetivo del captulo es reconocer circuitos secuenciales, introducirse a
la forma de dise narlos, tanto en forma sistematica como intuitiva. Se comen-
zara desde circuitos basicos como son los cerrojos y ip-op hasta desarrollar
contadores.
Temario
Flip-Flop
Cerrojo estatico
Cerrojo dinamico
Flip-Flop maestro esclavo, tipo D y J-K
Registros
Transferencia entre registros (paralelo)
Registro de desplazamiento (serie)
Contadores
Contador de anillo
Contador Johnson
Contador de modulo completo
Contador de modulo arbitrario
4.1. Cerrojos
4.1.1. Cerrojo Estatico
En un circuito como los vistos hasta ahora, solamente podemos tener una
salida valida si mantenemos en su estrada un cierto valor logico, y esa entrada
me condiciona el valor de la salida. Veremos ahora un circuito simple cuya salida
45
46 CAP
ITULO 4. CIRCUITOS SECUENCIALES

puede ser mantenida sin intervencion de ninguna entrada externa, salvo para
jarle el valor inicial.
A ese circuito le llamaremos cerrojo estatico:
Figura 4.1: Cerrojo con inversores
La situacion en la que se encuentran estos dos inversores se denomina estado
y esta representado por el valor logico que adquirio Q. Que una vez establecida
la mantiene por que se retroalimenta a traves del otro inversor, la nueva carac-
terstica de este circuito es establecer y mantener un nivel logico determinado
en su salida sin intervencion externa, solo se necesita que en alg un momento se
haya establecido el valor logico en Q y el cerrojo lo mantiene indenidamente.
Este dispositivo es idoneo para almacenar estados logicos, en este caso un
bit.
Los dos estados de un cerrojo se denominan de set (1) y de reset (0), siempre
como referencia se toma la salida Q a la otra salida se le denomina

Q y debe
ser siempre de valor inverso que Q.
4.1.2. Cerrojo Estatico NOR
Para el caso de usar compuertas NOR para dise nar un cerrojo, se cuenta
con dos entradas para modicar el estado del mismo, a cada una de ellas se le
denomina R y S, ya que S indica que puedo poner en set el cerrojo a traves
de esa entrada y la otra R indica que a traves de ella puedo poner en reset al
cerrojo.
Figura 4.2: Cerrojo NOR
La idea de funcionamiento es mantener R y S en estado 0, para que el cerrojo
mantenga el valor almacenado y darle valor 1 a R o S cuando lo quiero resetear
o setear respectivamente, una vez llevado a su estado, vuelvo a poner a 0 las
entradas para que este listo para recibir un nuevo cambio de estado.
4.1. CERROJOS 47
S R Q
0 0 Q
anterior
0 1 0
1 0 1
1 1 N.U.
Cuadro 4.1: Tabla de verdad del cerrojo NOR
4.1.3. Cerrojo Estatico NAND
Para el caso de utilizar compuertas NAND para dise nar el cerrojo se tiene
un circuito similar al de las NOR salvo que las entradas ahora pasan a llamarse
R y

S, el negador por sobre la R y la S indica debemos disponer de un 0 para
resetear o setear al cerrojo respectivamente.
Figura 4.3: Cerrojo NAND
S R Q
0 0 N.U.
0 1 1
1 0 0
1 1 Q
anterior
Cuadro 4.2: Tabla de verdad del cerrojo NAND
Los usos son similares a los del cerrojo NOR, lo unico que la forma de
comandar el cerrojo se realiza a traves del valor logico 0 en vez del 1 que comanda
al cerrojo NOR.
Estos dos circuitos son importantes cuando se requiere habilitar alg un sis-
tema a traves de una se nal e inhabilitarlo a traves de otra, estas se nales deben
aplicarse a S y R.
Como ejemplo se puede dar el de una alarma para lo cual con una se nal
se puede habilitar la misma (poner en estado de espera) y con otra se nal se la
inhabilita (desactiva).
4.1.4. Cerrojo Dinamico
En este caso se agrega una entrada al circuito que realiza la tarea de habi-
litarlo. Cuando dicha entrada, llamada Enable, esta en nivel 1 (para este caso)
el circuito se comporta como un cerrojo estatico, pero cuando esta en nivel 0 el
circuito esta inhabilitado para recibir cualquier dato a traves de sus entradas.
48 CAP

Con esto puedo lograr habilitar el cerrojo en los momentos que los datos de
entrada sean validos evitando que datos no deseados puedan cambiar el estado
del cerrojo.
Figura 4.4: Cerrojo dinamico
S R Q
0 0 Q
anterior
0 1 0
1 0 1
1 1 N. U.
Cuadro 4.3: Tabla de verdad del Cerrojo cuando E = 1
Si agrego una compuerta inversora entre la entrada S y la R de un cerrojo
dinamico la unica entrada que tengo pasa a llamarse D (dato) y el cerrojo se
denomina Tipo D. Se puede decir que cuando E = 1 el cerrojo es transparente
al dato de entrada y cuando E = 0 el cerrojo esta desconectado de la lnea de
datos.
Figura 4.5: Cerrojo Tipo D
El Enable es importante por que permite elegir el instante justo en el cual
tomar el dato, evitando que alg un ruido o se nal no deseada, que no es dato,
pueda cambiar el estado del cerrojo. Solamente lo habilito cuando el dato es
valido.
4.1. CERROJOS 49
Figura 4.6: Se nales del Cerrojo Dinamico
Limitacion del cerrojo para el almacenamiento de datos en serie
El cerrojo tiene un serio inconveniente cuando los datos a almacenar provie-
nen de una sola lnea (datos serie), en este caso es imposible almacenar en cada
uno de los cerrojos los datos que vienen por la lnea.
Figura 4.7: Conexion serie de Cerrojos Dinamicos
Figura 4.8: Datos en Serie
Para el caso de los datos en serie se debe contemplar un nuevo concepto
que es el de sincronismo, ya que la determinacion de un dato serie depende del
tiempo de duracion, que esta jado por una se nal de habilitacion e inhabilitacion
que se denomina clock, la cual posee una frecuencia sincronizada con la lnea de
datos.
Por lo tanto, si quiero almacenar 8 bits en otros tantos cerrojos, debo dispo-
ner con los 8 datos al mismo instante en cada una de las entradas de los cerrojos
(datos en paralelo)
Como vemos en la gura 4.9 cuando Enable esta en un 1 (alto), los cerrojos
se habilitan y se hacen transparentes al dato, que pasa a la salida despues de
un tiempo tpd (tiempo de propagacion de compuerta) que es el tiempo que
50 CAP

Figura 4.9: Limitacion del cerrojo para almacenar datos serie
tardan las conmutaciones de los elementos internos de las compuertas, en este
caso estan exagerados en comparacion con los tiempos de habilitacion, como
esos tiempos son variables de compuerta en compuerta no puedo jugar con ellos
para hacer un Enable de menor tiempo de habilitacion que esos tiempos de
propagacion tpd. Por lo tanto cada dato serie de entrada pasara a todos los
cerrojos limpiando de esa manera los datos anteriores.
Como conclusion podemos decir que el cerrojo presenta problema cuando la
entrada proviene de la salida de otro cerrojo.
4.2. Flip-Flop
4.2.1. Tipo RS - Maestro-Esclavo
Es un dispositivo no transparente compuesto por dos cerrojos dinamicos, uno
de los cuales se llama Maestro (Master) y el otro Esclavo (Slave). La habilitacion
de cada uno de los cerrojos se hace de tal manera que en un estado este habilitado
el maestro y con el otro estado se habilite el esclavo. Por ende primero habilito
el maestro y el dato se introduce en el mismo y luego habilito con el otro estado
el esclavo y el dato pasa del maestro el esclavo. Durante el traspaso del maestro
al esclavo debe estar inhabilitado el maestro para que no pase un nuevo dato.
La se nal que maneja la habilitacion de los cerrojos es unica y se la denomina
reloj (clock), es una se nal de onda cuadrada 1 a 0, por lo tanto, aseguro que
nunca suceda que ambos cerrojos esten habilitados en el mismo instante.
S R Q
n+1
0 0 Qn
0 1 0
1 0 1
1 1 N. U.
Cuadro 4.4: Tabla de la verdad ip-op RS
4.2. FLIP-FLOP 51
Figura 4.10: Flip Flop Maestro Esclavo - SR
Las compuertas U2C y U2D del maestro llamadas de entrada y la U1A y
U1B del esclavo llamadas de acoplo. Cuando la se nal de reloj habilita las puertas
de entrada, los datos de S y R se graban en el cerrojo maestro; sin embargo
cuando se habilitan las puertas de entrada, las de acoplo se inhabilitan para
que no haya transferencia del maestro al esclavo. Durante la habilitacion de las
puertas de acoplo, el dato se transere del maestro al esclavo, pero ahora deben
estar inhabilitadas las puertas de entrada para que no se graben nuevos datos
en el maestro.
Figura 4.11: Secuencia de sucesos durante un ciclo de reloj
Cuando el reloj cambia de 0 a 1 para habilitar las puertas de entrada, las de
acoplo deben inhabilitarse antes que las de entrada puedan transferir datos al
maestro para evitar la transferencia de datos a la salida. Cuando el reloj pasa
de 1 a 0, las puertas de entrada deben inhabilitarse antes que se habiliten las de
acoplo. En consecuencia, los niveles de tension de habilitacion e inhabilitacion
se ajustan para que la secuencia de sucesos sea como la de la gura 4.11.
Solucion para la conexion serie
En este caso en vez de conectar cerrojos en serie, se conectan ip-ops, con
lo cual los datos avanzan en serie dentro de los ip-op en funcion de los ciclos
de reloj. Evidentemente los datos de entrada deben estar sincronizados con esa
se nal de reloj.
En este caso, la transicion del dato a la salida se produce en el pasaje de 1 a
0, a este anco de reloj se lo denomina anco decreciente o transicion negativa,
en contraposicion si hubiera sido en la transicion de uno a cero, que es anco
creciente o transicion positiva.
52 CAP

Entradas directas (asncronas) de ip-op
Algunos ip-op poseen entradas desde las cuales se puede llevar al disposi-
tivo a los estados de set o reset, estas se nales no necesitan estar sincronizadas
con el reloj y se denominan entradas directas. Son muy convenientes cuando
necesitamos que el ip-op arranque en un determinado estado.
Figura 4.12: Flip-Flop maestro-esclavo con entradas directas
4.2.2. Tipo JK
Hasta ahora se evito la discusion de considerar a la situacion S = R = 1,
ya que decamos que no trabajaba como ip-op. Lo que se hace para poder
trabajar en esa situacion es crear un nuevo tipo de ip-op llamado JK, que
permite que S = R = 1, en cuyo caso el ip-op conmuta a ritmo del clock, en
cada transicion de disparo.
La modicacion consiste en a nadir un terminal mas a cada compuerta de
entrada e interconectarla con la salida. Los terminales que antes se llamaban S
y R ahora se llaman J y K. Entonces el gobierno del ip-op no lo determina
solamente R y S sino tambien el estado que tiene el ip-op.
4.3. FLIP FLOPS ACTIVADOS POR FLANCOS 53
Figura 4.13: Flip-Flop JK
S R Q
n+1
0 0 Q
n
0 1 0
1 0 1
1 1 Q
n
Cuadro 4.5: Tabla de la verdad ip-op JK
El problema de captar unos del ip-op maestro esclavo
Cuando tenemos un ip-op ya sea JK o RS realizado con dos cerrojos,
maestro y esclavo, presentan el inconveniente que cuando se presenta un uno
indeseado en cualquiera de sus entradas J o K (S o R), y el reloj esta en el
estado de habilitacion del maestro hara que ese dato sea tomado como valido y
sera mostrado a la salida si es que ya no estaba en ese estado. La razon es la
siguiente, si vemos la gura 4.14, cuando el reloj esta en nivel alto (habilitado
el maestro) y J hace una excursion a uno brevemente, el cerrojo maestro se
puso en set, cuando volvio J a cero el cerrojo maestro permanecio en set y en
la transicion el dato del maestro se transrio al esclavo cambiando el estado
de ip-op. Lo mismo hubiera pasado si el dato hubiera entrado desde K y el
ip-op estuviera en set. Este propiedad de captar el ultimo 1 que aparece en
sus entradas puede ser muy riesgoso si existen grandes posibilidades de ruidos
que afecten el sistema.
Una forma de solucionarlo es utilizando varias entradas J (J
1
,J
2
,J
3
) y K
(K
1
,K
2
,K
3
) a traves de compuertas AND, o sea que solo se puede modicar un
dato de ip-op cuando las tres entradas J o K sean respectivamente 1.
La otra forma es dejar de lado los ip-op tipo maestro-esclavo y utilizar
otro tipo activado por ancos.
4.3. Flip Flops activados por ancos
4.3.1. Tiempos a tener en cuenta en un ip-op
Los tiempos normalmente especicados por los fabricantes como respuesta de
los ip-op a los datos de entrada son los mostrados en la gura 4.15. Se indica
54 CAP

Figura 4.14: Flip-Flop JK
que a las transiciones entre estados les corresponde un tiempo nito, aunque
se idealiza como una recta de pendiente constante, siendo que en realidad estas
transiciones son muy complejas, pero para las consideraciones que se hacen se
puede especicar el tiempo de transicion desde el 10 % al 90 % del intervalo entre
niveles. Este tiempo se lo designa como tw (ancho de la transicion).
Figura 4.15: Tiempos de un Flip Flop
En el ejemplo se observa un ip-op tipo D, cuya transicion de disparo es
de anco ascendente (positiva) de 0 a 1. Las relaciones que deben existir entre
la transicion (se supone t = 0 en la mitad del ancho de la transicion) y el dato
son las siguientes.
El dato debe preceder a la transicion al menos un tiempo denominado
tsetup, llamado tiempo de subida.
El dato debe permanecer establecido al menos un tiempo thold luego de
sucedida la transicion, llamado tiempo de mantenimiento.
Si estas condiciones no se cumplen, el fabricante no asegura que el ip-op
haya podido almacenar el dato.
4.4. REGISTROS 55
Para la salida Q el fabricante proporciona los datos de tiempos en que la
salida responde a la entrada.
La salida respondera a la entrada en un tiempo tpd
LH
(tiempo de propa-
gacion de nivel bajo a alto) cuando la salida esta en bajo y debe cambiar
a alto.
La salida respondera a la entrada en un tiempo tpd
HL
(tiempo de propa-
gacion de nivel alto a bajo) cuando la salida esta en alto y debe cambiar
a bajo.
Estos dos tiempos considerados no necesariamente deben ser iguales, de he-
cho son ligeramente diferentes.
A veces es util disponer de la informacion de la velocidad de operacion de
los ip-op, que evidentemente se puede deducir de los tiempos vistos, pero es
especicada por el fabricante como un valor de frecuencia maximo f
max
, que es
la maxima frecuencia a la que se puede hacer conmutar el ip-op.
4.4. Registros
Los registros son un conjunto de elementos de almacenamiento del tipo ip-
op o cerrojos, pudiendo ser de dos tipos: Registro paralelo o Registro serie.
4.4.1. Registro paralelo
En este caso el elemento de almacenamiento puede ser un cerrojo o ip-
op que como sabemos pueden almacenar un bit, en donde cada bit tanto de
entrada como de salida pueden ser accedidos individualmente, o sea la escritura
y la lectura de los elementos se puede realizar al mismo tiempo. A traves del
uso de este tipo de registros se puede realizar una de las funciones principales de
los circuitos digitales del tipo procesadores, que es la de transferir datos de un
registro a otro, a este tipo de transferencia se le denomina registro a registro.
Se muestra una transferencia entre dos registros uno RA y otro RB, sola-
mente se ven las conexiones para la transferencia de RA a RB, se puede borrar
RB a traves del Reset directo de los ip-op o mover el contenido de RA a RB,
estas operaciones se realizan cuando coloco un 1 logico en cada una de las lnea
de control correspondiente.
4.4.2. Registro desplazamiento
Los bits individuales de un dato puede trasportarse por una unica lnea de
datos e irse almacenando en un ip-op (no pueden ser cerrojos), respetando
una secuencia temporal determinada por el clock, cada bit debe ir desplazandose
a traves del conjunto de ip-op, la cantidad de bit a almacenar depende de la
cantidad de ip-op del registro, el tiempo que se demora en almacenarlos es el
producto de periodo del clock y la cantidad de ip-op. En este caso el acceso a
la entrada de datos es por medio de un solo bit de datos y la salida es a traves
de todas las salidas de los ip-op.
El formato serie requiere menos hardware que el paralelo, pero es mas lento.
Si suponemos que el registro tiene 8 ip-ops y el perodo de clock es 1 ns, se
56 CAP

Figura 4.16: Transferencia Registro a Registro
requieren 8 ns para almacenar un byte mientras que solo 1 ns es necesario para
almacenarlo en uno del tipo paralelo.
La salida de un registro serie puede servir para alimentar un registro paralelo
en este caso con el registro serie hemos convertido un dato serie en uno paralelo.
Figura 4.17: Registro de desplazamiento
En el caso de gura 4.17 el dato se desplaza a traves del registro en sin-
cronismo con el reloj, por lo tanto para denir una serie de bits no basta con
dar los estados logicos, sino tambien el tiempo de duracion. En funcion de ello,
puedo determinar de que datos se trata.
4.5. Contadores
Los contadores son un conjunto de ip-op, conectados en serie que van
avanzando de estado en estado a partir de un suceso (transicion), que denomi-
namos clock. Despues de pasar por los estados posibles retorna al estado inicial
para comenzar un nuevo ciclo de cambios de estado. La cantidad de estados
distintos por los que atraviesa el contador hasta volver a su estado inicial se
denomina modulo del contador (m).
Los contadores a los que haremos referencia en este captulo son denominados
sncronos ya que los ip-op estan conectados a un unico clock que gobierna las
transiciones
4.5. CONTADORES 57
4.5.1. Contador de anillo
Vemos que los estados por los cuales pasa el contador son cuatro (cantidad
de ip-op) y luego retorna al estado inicial.
Q
3
Q
2
Q
1
Q
0
Estados
0 0 0 1 0
0 0 1 0 1
0 1 0 0 2
1 0 0 0 3
0 0 0 1 0
Cuadro 4.6: Tabla de la verdad contador de anillo
Figura 4.18: Contador de anillo
En este caso el modulo del contador es:
m = n
o
de ip-op
Tiene como unico inconveniente el uso antieconomico de los ip-op, ya
que de 2
n
posibles estados solamente se utilizan n estados, pero presenta como
ventaja por otro lado las salidas del contador decodicadas, es decir reconocemos
la salida a traves de un estado distinto en una de ellas mientras las demas estan
en el otro estado.
El contador debe iniciar su cuenta en alg un estado posible, es por eso que se
debe inicializar el contador por medio de las entradas asncronas (directas) de
set (PRE) y de reset (CLR), que posen los ip-op.
Figura 4.19: Curvas Contador de anillo
Frecuencia maxima de trabajo
La frecuencia maxima a la que puede trabajar este contador esta dada por
dos tiempos: tsetup y tpd
LH
de cada ip-op, ya que debo esperar un tiempo
58 CAP

tsetup de establecimiento del dato en la entrada de ip-op y debo esperar un
tiempo tpd
LH
luego de la transicion para que el dato se establezca a la salida.
f
max
=
1
tsetup +tpd
FF
Con:
tpd
FF
: tiempo de propagacion de ip-op.
tsetup: tiempo de subida de ip-op.
4.5.2. Contador Johnson
Vemos que los estados por los cuales pasa el contador son ocho (2 veces la
cantidad de ip-op) y luego retorna al estado inicial.
Q
3
Q
2
Q
1
Q
0
Estados
0 0 0 0 0
0 0 0 1 1
0 0 1 1 2
0 1 1 1 3
1 1 1 1 4
1 1 1 0 5
1 1 0 0 6
1 0 0 0 7
0 0 0 0 0
Cuadro 4.7: Tabla de la verdad contador de Johnson
Figura 4.20: Contador de Johnson
m = 2 n
o
de ip-op
Tiene mejor uso de los ip-op que el contador de anillo ya que duplica el
n umero de estados. Pero presenta como desventaja que las salidas del contador
no son decodicadas.
El contador debe iniciar su cuenta en alg un estado posible, es por eso que
se debe inicializar el contador por medio de las entradas asncronas (directas)
4.5. CONTADORES 59
de set (PRE) y de reset (CLR), que posen los ip-op, en este caso comienza la
cuenta en el estado 0 de todos los ip-op. El estado inicial es importante por
que se debe comenzar en un estado posible, caso contrario el contador puede
divagar durante varios ciclos hasta encontrar estados posibles, incluso puede no
entrar nunca en una secuencia valida.
Figura 4.21: Curvas Contador de Johnson
La frecuencia maxima en este caso es la misma que la dada para el contador
de anillo ya que los cambios han de producirse de manera similar en uno que en
otro contador.
f
max
=
1
tsetup +tpd
FF
4.5.3. Contador m odulo completo
Los dos tipos de contadores que hemos visto tienen como inconveniente un
uso antieconomico de los ip-op, (muy pocos estados), veremos ahora un tipo
de contador que utiliza todos los estados posibles por los que pueden atravesar
los ip-op y lo llamaremos de modulo completo.
m = 2
n
o
deflipflop
Si vemos una tabla de la verdad con los estados ordenados de acuerdo al
n umero binario que representan, notamos que en cada estado siguiente el bit mas
signicativo cambia cuando los precedentes de menor signicacion numerica son
simultaneamente 1. Eso permite hacer un analisis intuitivo de que logica debe
acompa nar a los ip-op para lograr que vaya avanzando de estado en estado.
Figura 4.22: Contador de Modulo Completo
60 CAP

Q
3
Q
2
Q
1
Q
0
Estados
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
1 0 1 0 10
1 0 1 1 11
1 1 0 0 12
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15
Cuadro 4.8: Tabla de la verdad contador completo
En la gura 4.22 podemos observar que la logica externa de compuertas AND
hara que los ip-op cambien de estado cuando las entradas de las compuertas
sean 1 logico esto es cuando los ip-op precedentes sean 1 logico.
Tambien se podra haber realizado el mismo contador no acarreando las
compuertas es decir tener entradas independiente de los estados Q de los ip-
op precedentes, esto hace que las compuertas tengan un mayor abanico de
entrada en funcion de la ubicacion que ocupan dentro del contador, pero mejora
la velocidad a la cual puede trabajar el contador como veremos en el siguiente
tema.
Figura 4.23: Curvas Contador de Modulo Completo
Vemos en la gura 4.23 que Q
0
cambia con cada ciclo de clock, Q
1
cambia
cada dos ciclos de clock, Q
2
cada cuatro ciclos de clock y Q
3
cambia cada ocho
ciclos de clock.

Esto nos estara permitiendo utilizar el contador como un divisor
de frecuencia en cada salida Q
i
.
En el caso de este contador la frecuencia maxima depende de la logica ex-
terna que hay que adosarle al contador (compuertas AND), esto se puede ver si
consideramos lo siguiente: el estado Q
0
Q
1
Q
2
Q
3
= 0111 en la siguiente cuenta
tendramos Q
0
Q
1
Q
2
Q
3
= 1111, todos los ip-op estan en 1 logico, por lo tanto
en el siguiente anco de disparo el estado sera Q
0
Q
1
Q
2
Q
3
= 0000, volviendo al
estado Q
0
Q
1
Q
2
Q
3
= 0111, todos las compuertas AND tienen salida 0 y todas
4.5. CONTADORES 61
las entradas D de los ip-op excepto D
0
tambien. Si viene una transicion el
Q
0
ira a 1 rizando a todas las compuertas AND, que deberan pasar a 1 logico.
Si el siguiente ciclo de reloj transcurre antes de que todas las compuertas hayan
adoptado el valor 1 no pasara el contador a un estado correcto. Por lo tanto debe
esperar el tiempo de propagacion a traves de las compuertas antes del anco,
con lo cual la frecuencia maxima para este contador sera:
f
max
=
1
tpd
FF
+ (n 2)tpd
gate
+tsetup
La velocidad en el caso de que las compuertas AND no estuvieran en cascada,
es decir las entradas de las compuertas provienen directamente de las salidas de
ip-op tenemos:
f
max
=
1
tpd
FF
+tpd
gate
+tsetup
tpd
gate
: tiempo de propagaci on de las compuertas AND (en la primer
f ormula se coloco (n 2) ya que la primer compuerta conectada a Q
0
en
realidad no hace falta).
4.5.4. Contador m odulo arbitrario
Los contadores de modulo completo tienen el inconveniente que su modulo
es indefectiblemente 2
n
. Normalmente los contadores deben tener un modulo
arbitrario que puede no coincidir con 2
n
, en este caso si no queremos usar
contadores de anillo, debemos encarar el dise no de los denominados contadores
de modulo arbitrario.
Para construirlo se comenzara con un ejemplo:
Si queremos un contador de modulo m = 5. Para este caso con dos ip-op
no podremos dise narlo por que tendramos como maximo 4 estados, por lo tanto
debemos construirlo con tres ip-op con los que tendramos 8 estados posibles.
Sobre esos 8 estados selecciono arbitrariamente 5 estados por los cuales atra-
vesara el contador y tambien elijo en que orden atravesara esos 5 estados.
Q
2
Q
1
Q
0
Estados
0 0 0 S
0
0 0 1 S
1
0 1 0 S
2
0 1 1 S
3
1 0 0 S
4
1 0 1 S
5
1 1 0 S
6
1 1 1 S
7
Cuadro 4.9: Ocho estados posibles con tres ip-op
Arbitrariamente selecciono los estados S
1
S
3
S
5
S
6
S
7
y decidimos que la
secuencia sera de acuerdo al orden dado. Decidimos tambien el tipo de ip-op
a usar en este caso ip-op tipo J K.
A esta tabla tambien se la denomina de transicion.
62 CAP

Estado Estado Q
2
Q
1
Q
0
Q
2
Q
1
Q
0
Actual Siguiente Actuales Siguientes
S
1
S
3
0 0 1 0 1 1
S
3
S
5
0 1 1 1 0 1
S
5
S
6
1 0 1 1 1 0
S
6
S
7
1 1 0 1 1 1
S
7
S
1
1 1 1 0 0 1
Cuadro 4.10: Tabla de estados del contador
Lo que hay que hallar ahora es la logica que acompa nara a los ip-ops para
que estos atraviesen los estados que hemos especicado, para ello el razonamien-
to es el de ver que valores debe haber en la entrada de cada ip-op para que
en la proxima transicion el estado sea el previsto. Este analisis de la entrada
de cada ip-op conlleva a analizar la tabla de verdad del JK, conociendo la
salida (estados de los ip-op) que valores debo tener a la entrada.
Esto hace replantear la tabla de verdad para el JK (cuadro 4.11) para lo

cual se da una alternativa:
Q
n
Q
n+1
J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Cuadro 4.11: Tabla de la verdad Cerrojo JK
Para poder FALTA ALGO esta tabla se debe realizar el analisis a traves
de la tabla original del JK. Se puede vericar que estos estados propuestos son
los correctos.
Como vemos las entradas de cada ip-op son funcion logica del estado en
que se encuentra el contador en cada momento, por lo tanto se puede encontrar
cual es la funcion de cada una de las entradas de los JK del contador.
Q
2
Q
1
Q
0
Q
2
Q
1
Q
0
J
0
K
0
J
1
K
1
J
2
K
2
Actual Siguiente
0 0 1 0 1 1 0 X 1 X X 0
0 1 1 1 0 1 1 X X 1 X 0
1 0 1 1 1 0 X 0 1 X X 1
1 1 0 1 1 1 X 0 X 0 1 X
1 1 1 0 0 1 X 1 X 1 X 0
Para encontrar la funcion logica de cada entrada se plantean los diagramas
K para obtener una funcion simplicada de cada J y K.
Como vemos estas funciones no estan completamente especicadas por lo
cual pongo X donde no lo estan.
Una vez obtenidas las funciones logicas para cada una de las entradas J y K
de los ip-op solo resta armar el circuito, que para este caso es el de la gura
4.25
4.5. CONTADORES 63
Figura 4.24: Diagramas K para el Contador de Modulo Arbitrario
4.5.5. Contador reversible
Hasta ahora los contadores que hemos visto unicamente tienen como entrada
una se nal de clock, a traves de la cual van cambiando de estado en estado, pero
si quiero que mi contador pueda realizar dos secuencias distintas en vez de
una, debo incluir otra entrada denominada M que determinara cual de las dos
secuencias sera la atravesada por el contador de acuerdo a su estado, a este tipo
de contador se lo denomina reversible.
Supongamos que quiera que mi contador avance a traves de:
S
0
S
1
S
2
S
3
S
4
S
0
: Secuencia 1
S
4
S
3
S
2
S
1
S
0
S
4
: Secuencia 2
Debemos plantear la tabla de transicion (cuadro 4.12)
Como vemos tenemos dos estados siguientes determinados por el estado y
por la variable M que indica cual de las dos secuencias debe seguir el contador.
El planteo que debe hacerse ahora es el mismo que para el contador anterior
pero las entradas de los ip-op no solo dependen del estado, sino tambien de
M.
Usaremos en este caso ip-op tipo D para el contador, para lo cual presen-
tamos la tabla alternativa del ip-op D.
Como vemos la D copia el estado siguiente del ip-op.
Estamos en condiciones de plantear el diagrama K para cada una de las
funciones logicas de D.
64 CAP

Figura 4.25: Contador de Modulo Arbitrario
Figura 4.26: Curvas Contador de Modulo Arbitrario
Una vez obtenido las funciones logicas de las entradas se procede a realizar
el circuito respectivo.
Si hacemos un analisis de los tipos de ip-op usados en cada caso podemos
decir que usar tipo D implica menor cantidad de funciones logicas a hallar ya
que cada ip-op tiene una sola entrada pero por otro lado implica obtener
funciones logicas mas complejas que con el JK que tiene dos entradas.
4.5. CONTADORES 65
Estado Q
2
Q
1
Q
0
Q
2
Q
1
Q
0
Q
2
Q
1
Q
0
Actual Actual Siguiente Siguiente
M = 0 M = 1
S
0
0 0 0 0 0 1 1 0 0
S
1
0 0 1 0 1 0 0 0 0
S
2
0 1 0 0 1 1 0 0 1
S
3
0 1 1 1 0 0 0 1 0
S
4
1 0 0 0 0 0 0 1 1
Cuadro 4.12: Tabla de Transicion
Q
n
Q
n+1
D
0 0 0
0 1 1
1 0 0
1 1 1
Cuadro 4.13: Tabla alternativa ip-op tipo D
66 CAP

Figura 4.27: Contador Arbitrario Reversible
Apendice A
Apendice al Captulo 1
A.1. Codigos numericos
El sistema numerico binario tiene el merito que sus dgitos tienen una co-
rrespondencia exacta con los valores de una variable logica. Pero tiene el in-
conveniente de que una magnitud numerica expresada en binario tiene mas de
tres veces tantos dgitos como el n umero decimal equivalente. Esto se solven-
ta empleando el codigo octal o hexadecimal. Otra desventaja del binario es la
conversion a decimal, que son complicadas, ya que en general cada dgito deci-
mal puede afectar a cada dgito binario y viceversa, para ello se puede usar un
sistema de representacion decimal codicado a binario (BCD).
A.1.1. Codigo BCD
En este codigo se emplean cuatro dgitos binarios para representar los dgitos
decimales del 0 al 9.
Decimal BCD Decimal BCD
0 0000 5 0101
1 0001 6 0110
2 0010 7 0111
3 0011 8 1000
4 0100 9 1001
Ejemplo:
1001 0110 0000 0011
9 6 0 3
Por lo tanto en la conversion decimal o binario necesitamos examinar sola-
mente un dgito decimal cada vez, en la conversion inversa se necesita examinar
cuatro dgitos binarios para uno decimal.
Una desventaja de este codigo es de que de las 16 posibles combinaciones con
cuatro dgitos binarios solamente se usan diez. Consecuencia de ello un n umero
BCD tiene mas dgitos que el binario equivalente.
67
68 AP
ENDICE A. AP
ENDICE AL CAP
ITULO 1
A.1.2. Nomenclatura
Los valores posibles de una variable logica que pueden o no representar
dgitos numericos del sistema binario, se denomina bits. Un grupo de tales bits
que juntos forman un elemento de informacion se denomina palabra.
A un grupo de 4 bits se denomina nybble y a uno de 8 bits se lo denomina
byte.
A.1.3. Codigos de datos
Las cadena de bits (palabras), pueden representar no solo n umeros sino tam-
bien datos o instrucciones. Todo lo que se requiere es que haya un entendimiento
entre el generador y el receptor de los datos es decir un mismo codigo. Si habla-
mos que el dato es un caracter, existe un codigo muy difundido que se denomina
ASCII, que tiene 7 bits, lo que implicara el reconocimiento de 2
7
= 128 carac-
teres distintos. Sobre otros tipos de datos se abundara en detalles mas adelante.
Bit de paridad:
Continuando con los caracteres ASCII y cuando se requiere transmitir datos
se a nade a este codigo un octavo bit (el mas signicativo), formando un byte.
Si no se a nade su posicion se desperdicia, ya que los sistemas digitales manejan
datos en unidades completas de bytes. Este bit se utiliza para darle una paridad
al byte. La paridad se dene de acuerdo a si la cantidad de 1 del byte es par o
impar.
As, el byte 11001101 tiene paridad impar y el 11000011 tiene paridad par.
El establecimiento de una paridad es ventajoso siempre que exista la posibi-
lidad de que una perturbacion (ruido) cambie un bit, sin embargo si solo hay un
cambio en un bit la paridad sera erronea y se sabra que se produjo un error en
el traspaso de informaci on; si el ruido cambia dos bit la paridad se mantendra y
el error no puede ser detectado a traves de la paridad. Sin embargo un ruido
que afecte dos bit es muy improbable.
Apendice B
Tecnologa de Fabricaci on
de Circuitos L ogicos
Objetivo del apendice
Introduccion a las diferentes tecnologas de fabricacion de Circuitos Inte-
grados
Caractersticas de los Circuitos Integrados
Velocidad
Potencia
Fan-Out
Margen de ruido
Familia CMOS
Familia TTL
Familia ECL
Salida de C.I. logicos integrados
B.1. Introducci on a los C.I.
Los sistemas digitales se ensamblan a partir de puertas. El principal factor
para determinar la rapidez con que un sistema digital realiza su funcion para
la que se ha dise nado es la velocidad de operacion de sus puertas. Relacionado
con esta el factor mas importante es el tiempo de retraso de propagacion (tpd),
tiempo que necesita la salida de una puerta para responder a los cambios de
los niveles logicos de la entrada. Evidentemente el avance de la tecnologa de
la microelectronica a hecho posible que estos circuitos fueran realizados con
componentes electronicos por sobre otro tipo de tecnologa, como podra ser
la neumatica y la hidraulica. La gran ventaja de los circuitos electronicos que
representan a las compuertas logicas es que son susceptibles de ser integrados
en gran escala.
69
70 AP
ENDICE B. TEC. DE FABRICACI
ON DE CIRC. L
OGICOS
Esta integracion de muchos transistores, diodos y resistores en una oblea de
silicio, formando compuertas se denomina Circuito Integrado.
Las pastillas integradas se clasican en:
Circuito integrado de pe-
que na escala de integracion
SSI menos de 12 compuertas por
integrado
Circuitos integrados de media
escala de integraci on
MSI menos de 99 compuertas por
integrado
Circuitos integrados de gran
escala de integraci on
LSI menos de 1000 compuertas
por integrado
Circuitos integrados de muy
gran escala de integracion
VLSI mas de 1000 compuertas por
integrado
Conviene destacar que las familias de las que hablaremos seran aquellas
que referidas a la construccion de C.I., de peque na (SSI) y media escala de
integracion (MSI).
Las tecnologas de circuitos de alta (LSI) y muy alta escala de integracion
(VLSI), seran estudiadas en otra materia.
Esto se debe a que en esta materia se estudian, circuitos combinacionales
basicos, circuitos secuenciales basicos y una introduccion a los microprocesado-
res.
B.2. Familias de Circuitos Logicos Integrados
La diferenciacion que haremos se reere a familias que poseen diferentes
dispositivos semiconductores incorporados y por la forma de conexiones entre
s para formar las puertas.
Hay dos tipos de transistores usados para integrar circuitos:
Uno de ellos es el metal-oxido-semiconductor (MOS), que puede cons-
truirse tipo canal p (corriente por el se deben a las cargas positivas - MOS
canal-p) o del tipo canal n (corriente por el se deben a las cargas negati-
vas - MOS canal-n). Con este tipo de transistores se fabrican los circuitos
integrados de la familia CMOS.
El segundo tipo de transistor es el bipolar, que puede ser del tipo PNP
o NPN, con este tipo de transistor se fabrica la familia mas popular de
circuitos integrados SSI y MSI, llamada TTL (transistor-transistor-logic).
Dentro de esta familia hay dos series, una que se identica con el n umero 54
que tiene exigencia mas restrictivas (opera entre - 55
o
C y 125
o
C) y la serie
74 que es la version industrial de bajo costo con un rango de temperatura
de 0
o
C a 70
o
C. Tambien se fabrica con este tipo de transistor otra familia
denominada ECL.
B.3. CARACTER
ISTICAS DE LOS CIRCUITOS INTEGRADOS 71

B.3. Caractersticas de los Circuitos Integrados
Una familia logica o una serie de una familia logica se caracteriza por cuatro
parametros:
1. Retraso de propagacion (tpd) - Velocidad-Tiempo en el cual una salida
responde a un cambio en la entrada.
2. Disipacion de potencia. A partir de estos dos se puede calcular un impor-
tante parametro que es el producto velocidad-potencia.
3. Abanico de salida FAN-OUT. No es un parametro adecuado cuando se
hacen interconexiones entre series y menos evidentemente cuando se co-
nectan distintas familias.
4. Margen de ruido
Los dos primeros parametros estan mutuamente relacionados ya que la
velocidad de propagacion, denida como el tiempo en que reacciona la salida a
un cambio en la entrada (tpd), es funcion inversa de la potencia.
El aumento de potencia conlleva la circulacion de mayores corrientes en el
circuito, las capacidades parasitas pueden cargarse y descargarse mas rapida-
mente. Estas capacidades no se incorporan deliberadamente en el circuito, sino
que son consecuencia inevitable de las dimensiones fsicas y de la geometra
del circuito. La existencia de grandes corrientes hace posible tambien que los
transistores conmuten (on-o, o-on) mas rapidamente. Cuando se aumente
la potencia disipada para mejorar la velocidad, debemos plantearnos si el in-
cremento de velocidad es equiparable con el costo que supone un aumento de
aquella. Por lo tanto, un elemento util es el producto de la velocidad potencia
(producto de retraso de propagacion por potencia de disipacion).
B.3.1. Abanico de salida (FAN-OUT)
Cuando se aplican se nales digitales de una fuente a entradas de una com-
puerta, esta fuente debe ser capaz de establecer los dos valores logicos posibles.
En cada uno de los niveles, la fuente debe ser capaz de entregar la corriente
requerida por la entrada de la compuerta. Normalmente esa fuente es la salida
de otra compuerta, por tanto es necesario conocer cuantas puertas conduciendo
pueden conectarse a la salida de una puerta. Esta informacion los fabricantes
la dan especicando un abanico de salida (fan-out) de puerta. Normalmente la
informacion esta referida a la conexion de puertas de la misma familia, cuando
las familias conectadas son diferentes se deben determinar los requerimientos de
entrada y salida y asegurarnos que la carga no sea excesiva.
72 AP
ON DE CIRC. L
OGICOS
B.3.2. Margen de ruido
Para el desarrollo de este tema conviene hacerlo a traves de valores con un
ejemplo:
Si se trabaja con una tension de fuente de 5 V, todas las tensiones en el
sistema estaran entre 0 y 5 V. Cuando la salida de una puerta no esta conectada
a las entradas de otra puertas su tension de salida bajapuede ser de 0,1 V (0
logico), la tension de salida altaes de aproximadamente 3,4 V (1 logico).
Cuando la tension es baja, esta debe permitir que uya corriente hacia ella de
las demas puertas. Esta corriente se denomina de sumidero. Cuando la tension
de salida esta en su nivel alto, circula hacia la carga una corriente denominada
entrante. Cuando la tension de salida esta baja, la corriente absorbida aumenta
la tension y cuando esta alta la corriente hace que baje. El fabricante asegura
que a un en el caso del maximo fan-out, la tension de salida baja no supera los
0,4 V y la tension alta no cae por debajo de los 2,4 V.
El fabricante tambien especica cuales son los valores de entrada a una
puerta para que sean considerados como valores logicos, una tension de 0,8
V, como maximo se reconocera como tension baja (0 logico) y una tension de
entrada superior a los 2 V se considerara tension alta (1 logico).
V
oh
: mnima tension de salida que suministra una puerta en su nivel alto
V ol: maxima tension de salida que suministra una puerta en su nivel bajo
V ih: mnima tension de entrada que puede aplicarse para que se considere
como alta
V il: maxima tension de entrada que puede aplicarse para que se considere
como baja
Para un inversor tenemos:
Cuando la tension de entrada V
i
esta comprendida entre 0 y 0,8 V, la salida
se mantiene constante a 2,4 V (maximo fan-out).
Cuando la V
i
es mayor de 2 V, la salida se mantiene constante a 0,4 V
(maximo fan-out).
Figura B.1: Caractersticas de entrada-salida de una compuerta (inversor) idea-
lizada
B.4. LA FAMILIA CMOS 73
Figura B.2: Niveles de tension en la familia TTL
La relevancia de estas tensiones se puede ver, si suponemos que la salida
de una puerta es de 0,4 V (maximo fan-out), es reconocido como entrada baja
(menor de 0,8 V), pero en cualquier implementacion hardware real, en las cone-
xiones pueden superponerse tensiones espurias, aleatorias impredecibles (ruido).
El margen de error (ruido) en este nivel bajo es la diferencia V
il
V
ol
(margen
de ruido nivel bajo). El margen de error nivel alto es la diferencia V
oh
V
ih
.
(Margen de ruido nivel alto).
Si el ruido invade todo el sistema, podemos ver que en una gran cascada de
compuertas, eventualmente lleguemos a un punto en que un uno logico pueda
interpretarse como un cero logico. Por lo tanto es ventajoso que los margenes
de ruido sean lo mayor posible. Los margenes de ruido tpicamente son mayores
de 1 V.
B.4. La familia CMOS
El desarrollo interno del dispositivo es tema de otra materia en donde se
desarrollan los metodos de construccion de estos dispositivos.
Estos dispositivos utilizan transistores MOS de simetra complementaria. Lo
que implica que cada transistor MOS canal p, esta acoplado con otro MOS canal
n para formar los distintos tipos de compuertas.
La disposicion mostrada en la gura B.3 es la de un inversor.
B.4.1. Caractersticas
Tension de alimentacion
Comprendida entre 3 y 15 V.
Corriente de entrada requerida y fan-out
Insignicantemente peque na 1 pA como maximo, como la corriente de sali-
da es de 1 mA, como mnimo, si el abanico de salida se determina a partir de
74 AP
ON DE CIRC. L
OGICOS
Figura B.3: Inversor CMOS
Figura B.4: Curvas de un transistor MOS canal-P
las corrientes de salida y de entrada obtenemos un numero astronomicamente
grande, por consiguiente los dise nadores determinan el fan-out a partir de ha-
cer consideraciones de velocidad. Cada puerta adicional conectada a la salida
de una compuerta tiene el efecto de incrementar la capacidad de carga y por
consiguiente el tiempo de retardo. La capacidad esta comprendida entre 5 y 10
pF, as un abanico salida de 5 puertas cargara la salida con 25 a 50 pF y si se
trabaja con 5 V, los retrasos en la propagacion estaran en el orden de los 50 a
100 nseg, apreciablemente mayores que en una TTL, de igual fan-out.
Los margenes de ruido
Son de aproximadamente 1 V, con V
DD
= 5 V y crecen a medida que aumenta
la tension de alimentacion.
Esto implica que CMOS tiene una alta inmunidad al ruido.

Potencia consumida
Mientras el nivel logico de una compuerta no cambia la potencia consumida
es tan insignicantemente peque na que no parece exagerado decir que es nula.
Sin embargo se consume potencia cuando se realizan las conmutaciones entre
los niveles logicos, esta potencia depende de la frecuencia de conmutacion, de la
carga capacitiva y de la fuente de alimentacion.
Al efectuarse una transicion los transistores se encuentran en conduccion, ha-
ciendo circular un pulso de corriente instantaneo de la fuente de alimentacion.
La magnitud de este pulso depende de la impedancia, la tension de umbral de los
transistores, de la tension de alimentacion y del tiempo empleado en la conmu-
tacion, tambien se necesita corriente para cargar y descargar la capacitancia de
carga. La disipacion resultante de estos componentes de corriente ya previamen-
te descriptos es directamente proporcional a la frecuencia de funcionamiento, y
a la capacitancia de carga.
P
ca
= CV 2f
La corriente media sera tanto mayor cuanto mas frecuentemente se produz-
can las conmutaciones del circuito y mayor sea la capacitancia de carga, por lo
tanto aumentara proporcionalmente la disipacion.
Para una frecuencia de 10,5 KHz con una carga de 50 pF y una tension de
alimentacion de 5 V, la potencia disipada es de 0,2 mW, apreciablemente menor
que la TTL.
Caracterstica de conmutacion
Debido a la alta impedancia de entrada de la compuerta no existe carga de
CC a la salida, de modo que la tension de salida puede variar dentro de todo
el rango desde cero (0 logico) hasta V
DD
(1 logico), una vez transcurrido el
tiempo suciente para que las condiciones puedan considerarse estacionarias. El
punto de conmutacion esta ubicado tpicamente entre 45 % y 50 % de V
DD
. La
inmunidad al ruido esta en el orden del 45 % de la tension de alimentacion. Otra
caracterstica importante es que la variacion de temperatura afectan muy poco
las caractersticas de funcionamiento. Debido a la bondad de estas caractersticas
los CMOS pueden funcionar en forma mas conable con un rango de tensiones
muchos mas amplio que otras familias de dispositivos logicos.
Caractersticas de funcionamiento en CA: durante la conmutacion, las ca-
pacitancias de nodo ubicadas interna y externamente al circuito se cargan y
se descargan a traves de la resistencia de los dispositivos de canal n o p. Al
aumentar V
DD
disminuye la Impedancia del canal en conduccion y por lo tan-
to en dispositivos CMOS la maxima velocidad se logra a mayores tensiones de
alimentacion.
Regmenes
La familia de CI CMOS incluye una lnea dise nada para funcionar con tensio-
nes de 3 a 15 V, serie llamada CD 4000, generalmente estas no pueden entregar
suciente corriente y deben incorporarse buers especiales. La otra serie impor-
tante es la serie 54C/74C pastillas de funcionamiento equivalente a las TTL,
son el 50 % mas rapidas que la serie 4000.
76 AP
ON DE CIRC. L
OGICOS
Los dispositivos CMOS tienen caractersticas de funcionamiento que no se
encuentran en CI con otras tecnologas, entre esas caractersticas pueden men-
cionarse:
Disipacion de potencia en reposo
Del orden del micro watts
Corriente de salida
Normalmente estan conectadas sus salidas a otras entradas de circuitos
CMOS, que se presentan como cargas capacitivas puras. Por lo tanto, salvo
durante la conmutacion, no hay ujo de corriente en la salida. Cuando se in-
terconecta con otro tipo de logica, la corriente de salida puede ser de varios
miliamperes.
Inmunidad al ruido
Los valores tpicos de inmunidad al ruido son de 4,5 V con V
DD
= 10 V y
2,5 V con V
DD
= 5 V
Retardo de propagacion
Depende de la carga conectada y de la tension de alimentacion, pero estan
en el orden de las decimas de microsegundos (0,1 seg)
Frecuencia de reloj
En los circuitos secuenciales como Flip-Flop y contadores, se establece una
frecuencia maxima que va desde 1 a 10 Mhz
Consumo dinamico de potencia
Depende como sabemos de la capacitancia de salida (fan-out), tension de
alimentacion y la frecuencia. Valores tpicos van desde 1 micro watt hasta una
fraccion de watt.
Regmenes maximos
La polaridad no podra aplicarse nunca en forma invertida.
Las se nales de entrada no deben superar el rango de V
DD
y V
SS
, a menos
que se tome alguna precaucion para limitar la corriente a traves de los
diodos enclavadores de entrada.
El terminal V
CC
no debe ser nunca superior a V
DD
.
Entradas no usadas
Todas las entradas deberan tener referencia V
DD
o V
SS
, seg un el nivel logico
que convenga al circuito, una entrada otante no solo produce el funcionamiento
logico incorrecto, sino que puede excederse la disipacion maxima y el dispositivo
puede da narse sobre todo en dispositivos de alta corriente. Se deben conectar a
traves de un resistor de valor entre 0,2 y 1 Mohm.
Se nales de entrada
No deben aplicarse se nales de entrada mientras no se conecte la tension de
alimentacion.
Proteccion de entradas y salidas
Las entradas de todas las compuertas CMOS tienen una red interna de
proteccion con resistencias y diodos.
Todas las entradas de todas las compuertas transmision y todas la salidas
proteccion con diodos de juntura que limitan las tensiones de entrada en el peor
de los casos a 20 o 30 V, protegen plenamente el oxido de compuerta (cuya
tension de ruptura es de 80 a 100 V) contra descargas estaticas.
La conexion entre CMOS y TTL no tiene mayor inconveniente. Cuando
una puerta TTL ataca puertas CMOS, aquella puede suministrar una corriente
adecuada para permitir un abanico de salida CMOS de muchas compuertas.
Pero la salida V
ho
de TTL no es lo sucientemente alta para las compuertas
CMOS. Se puede corregir conectando un resistor entre la fuente y la salida de
la TTL.
Cuando CMOS ataquen a TTL, los niveles de CMOS son adecuados para
la entrada TTL, pero la corriente suministrada suele ser grande, por lo cual se
deben usar buers.
B.4.2. Usos CMOS
Compuertas logicas
Flip-Flop
Circuitos combinacionales basicos
Registros
Contadores
Registros de desplazamiento
78 AP
ON DE CIRC. L
OGICOS
B.5. La familia TTL
Existen seis familias importantes con transistores bipolares: TTL, ECL,
RTL, DTL, HT y HNIL. Las dos primeras son las mas importantes y utilizadas,
las otras cuatro son de menor importancia.
La familia TTL comenzo con un solo integrante en el grupo, pero conforme
fue creciendo aparecieron diversos integrantes de la misma familia, en funcion
de las diferencias en los parametros como velocidad, potencia, o mayor cantidad
de salidas.
TTL de alta potencia (H-TTL): Fue desarrollada para excitar circuitos
que requieren un gran fan-out y alta velocidad. Por logica consume mayor
potencia que otros subgrupos de la familia. No es mayormente usada y
esta disponible solo en alg un tipo de funciones logicas. Usa resistores de
menor valor que los de la TTL tradicional para alcanzar mayores veloci-
dades (mayores corrientes).
TTL de baja potencia (LP-TTL): se desarrollo para aplicaciones que re-
quieren bajo consumo de energa y la velocidad no tiene mayor importan-
cia.
TTL Schottky (S-TTL): se desarrollo para aplicaciones de alta velocidad,
alcanzando mayor velocidad de operacion con menor consumo de potencia
que la H-TTL, con lo cual mejora el producto velocidad por potencia
disipada. Se recurre para este tipo de tecnologa a un tipo de transistor
llamado transistor Schottky, que no es saturado, al que se le conecta un
diodo adicional para operacion en directo conectado entre la base y el
colector.
Si consideramos que la tension entre base y emisor suele ser de 0,7 V, mien-
tras que la cada en el diodo es de 0,3 V; vemos que cuando la tension de colector
cae a 0,4 V, la corriente de base excedente se lleva al colector a traves del diodo
y as se evita la saturacion del transistor. Cuando no se satura el transistor se
evita el retardo necesario para quitar el exceso de carga en la base y apagar el
transistor.
Figura B.5: Transistor Schottky
En la gura de la izquierda se puede observar el transistor saturado y en la de-
recha se coloca el diodo schottky con un transistor normal (transistor schottky),
en este caso la corriente de base excedente pasa a traves del diodo.
Al transistor en conjunto con el diodo se le llama Transistor Schottky.
B.6. LA FAMILIA ECL 79
TTL Schottky (LS-TTL), es un grupo de la familia que tiene la velocidad
de la TTL original pero con una considerable reduccion en el consumo
de energa. Es decir, es un grupo de la familia TTL de baja potencia que
utiliza transistores Schottky en vez de transistores de saturacion. Es uno
de los grupos mas populares y varias funciones logicas se disponen en
LS-TTL.
TTL Schottky avanzada (AS-TTL), es un subgrupo de TTL que tiene
velocidad mayor y menor consumo que de energa que S-TTL.
TTL Schottky avanzada de baja potencia (ALS-TTL), tiene muy buen
producto de velocidad y consumo de energa. Usa transistores Schottky
pero incorpora mejoras en el material y menores dimensiones para los
elementos de los circuitos con capacitancias reducidas.
B.6. La familia ECL
La familia ECL opera con una tension de alimentacion negativa de -5,2 V.
Los niveles logicos son tambien negativos en el orden de -0,8 V para el 0 logico y
-1,8 v para el 1 logico. Tienen un abanico de salida de 25. Tiene escaso margen de
ruido del orden de los 0,3 V, por lo tanto son muy sensibles al ruido y consumen
una gran cantidad de energa; tienen como principal merito su gran velocidad.
Existen distintas series donde la mas difundida es la 10.000 que tiene un buen
producto velocidad-potencia consumida. Se pueden conectar con compuertas del
tipo TTL a traves de adaptadores especiales de niveles logicos provistos por los
fabricantes, que adaptan los niveles logicos positivos de la TTL y los convierte
en negativos para la ECL.
Son usadas en dispositivos especiales como procesadores de se nal o compu-
tadores donde se requiere gran velocidad.
B.7. Comparaci on de Familias L ogicas
Como ya vimos actualmente existen una gran variedad de familias logicas
disponibles para el dise nador de circuitos electronicos y la velocidad con la que
aparecen las nuevas familias, dejando obsoletas a las mas viejas, deja perplejo a
la gran mayora de los dise nadores.
La vieja familia 4000 de CMOS y la serie 74 estan alcanzando su vida util y
estan entrando en su perodo de jubilacion, sin embargo la familia TTL Schottky
de baja potencia (74LS) todava parece ser la familia que primero se elige, aun-
que esta siendo rapidamente superada por la HC-MOS. El empleo masivo y
continuado de las familias TTL de bajo consumo (74 LS) y de alta velocidad
(74 S) probablemente tiene su origen en la falta de informacion sobre posibles
alternativas. Sin embargo, no basta con decir que la familia LS TTL funciona
perfectamente y realiza su funcion sin ning un problema en los das que corren,
dado que las posibles alternativas ofrecen una reduccion del consumo de poten-
cia, factor que no debe despreciar un buen dise nador electronico.
La razon de la existencia de tantos modelos diferentes de circuitos integrados
logicos parece ser que es una eterna soluci on de compromiso entre la velocidad
80 AP
ON DE CIRC. L
OGICOS
y el consumo de potencia. La graca siguiente muestra la velocidad tpica de las
distintas familias logicas en funci on de la potencia que consumen.
Las familias logicas mas modernas son aquellas que se sit uan proximas a
la esquina inferior izquierda, punto que representara el dispositivo logico ideal.
Las familias representadas en la graca tienden a formar una banda que se sit ua
paralela al eje de potencia, mostrando diferentes relaciones entre la velocidad y
la potencia consumida. Como podra observarse, las viejas familias TTL (serie
74), LS, 4000 y S aparecen por encima de esa banda. Entre las nuevas familias
se encuentra la TTL Schottky de baja potencia mejorada (ALS) que ofrece
dispositivos que son mas rapidos y mas economicos al consumir menos que sus
equivalentes de la familia TTL-LS pura.
B.8. Familia CMOS de alta velocidad
Las nuevas familias 74HC y 74HCT de dispositivos CMOS ofrecen veloci-
dades equivalentes a la familia TTL-LS, pero con un insignicante consumo de
potencia.
Los dispositivos de la familia 74HC son mucho mas utiles, al tiempo que
consumen menos potencia, y suelen ofrecer el margen mas amplio de tensiones
de salida para atacar a dispositivos externos (maximo nivel de salida a nivel
bajo V
ol
= 0.1 Volt; mnimo nivel de salida a nivel alto V
oh
= 4.9 Volt). No
obstante, en esta familia los problemas se presentan a nivel de sus entradas
dado que en este caso las familias HC y HCT son diferentes. Aunque un valor
de +2.4 Volt, pueda parecer extra no para garantizar un nivel logico alto, tengase
en cuenta que un dispositivo estandar de la serie 74 puede ofrecer este mismo
valor en el peor caso. Sin embargo, este nivel esta fuera de las especicaciones
de los dispositivos pertenecientes a la familia HC. Los fabricantes de circuitos
integrados conocen perfectamente este hecho por lo que han desarrollado una
nueva familia denominada HCT en la cual se han limitado a cambiar la etapa
de entrada de los dispositivos de la familia HC, por lo que en el peor de los
casos pueden aceptar un nivel alto procedente de un integrado de la familia TTL
estandar. Con esta nueva familia se ha logrado alcanzar una total compatibilidad
B.9. INTERCONEXI
ON ENTRE FAMILIAS 81
de la familia HCT con la TTL-LS a costa de un peque no incremento en el
consumo de potencia.
Los dispositivos pertenecientes a las familias HC y HCT son ideales para
aquellas aplicaciones donde se tengan que cumplir requisitos de dise no que afec-
ten al consumo bajo de potencia y a una alta inmunidad al ruido. Recuerdese
que el consumo en reposo de una puerta HC-MOS es del orden de los 0.0024
W, incrementandose a unos 1770 W a 100 Hz.
La familia CMOS estandar se puede considerar la de nivel superior cuando
se necesita disponer de un dispositivo logico con un Fan-Out (abanico de salida)
alto, dado que una salida puede atacar alrededor de 1000 entradas, aunque no
obstante, muchos dispositivos de la familia TTL 74 LS se pueden sustituir en la
practica por sus correspondientes versiones de la familia HCT como alternativas
compatible pin a pin.
Para comprender muy facilmente que se esta llegando a una utilizacion maxi-
ma de los dispositivos muy rapidos, aunque estos probablemente tendran mas
impacto sobre los dise nadores electronicos en los a nos venideros, en un grado
comparable a lo que actualmente ocurre con la familia TTL-LS. Sin embargo,
podemos tener la esperanza de librarnos de ventiladores ruidosos y por ejemplo,
poder levantar la tapa de nuestro ordenador personal sin vernos sometidos a
la hasta ahora inevitable rafaga de aire caliente. Aquellos que estan mas ac-
tualizados en cuanto a las tecnologas de las familias logicas habran notado la
ausencia de la presentacion de dos familias situadas entre las comentadas ante-
riormente. Estas familias son las 74 AS / 74 ALS y la denominada familia FAST.
Estas dos familias son autenticas rivales para sus respectivos fabricantes, la AS
/ ALS pertenece a Texas Instrument mientras que la FAST la fabrica Fairchild
y Motorola. Las familias 74 AS y 74 ALS ofrecen una sustancial reduccion en el
consumo de potencia sobre las familias 74 S y 74 LS respectivamente. En estas
nuevas familias el Fan-Out se duplica, los tiempos de propagacion se han redu-
cido considerablemente y la frecuencia maxima de utilizacion se ha aumentado
a 200 MHz.
B.9. Interconexi on entre Familias
Una de las razones por la cual los dise nadores de circuitos electronicos han
sido reticentes en la utilizacion de las nuevas familias logicas radica en el desco-
nocimiento de la forma en la cual estas nuevas familias logicas se interconectan
con las actuales. Sin embargo, las reglas para interconectar las distintas fami-
lias logicas son muy simples. Muchos de los dispositivos se han dise nados para
que sean compatibles con los otros sin la necesidad de dispositivos intermedios,
mientras que muchos otros tan solo necesitan una resistencia de adaptacion. El
resumen de la tabla siguiente aporta la informacion necesaria para interconectar
un gran n umero de familias:
La resistencia de Pull-Up sera aquella cuyo valor se encuentre entre los va-
lores teoricos inferior y superior.

Estos se calculan mediante las siguientes ex-
presiones:
R
low
=
V
CC
V
oL(max)
I
oL
+nI
iL
R
high
=
V
CC
V
oH(min)
I
iH
+nI
oH
donde V
cc
es la tension de alimentacion, V
oL(max)
es la maxima tension
82 AP
ON DE CIRC. L
OGICOS
Cualquiera de las dos familias bi-
polares
Compatible
HC a cualquier bipolar Compatible
Bipolar a HC Requiere un Pull - Up
HCT a bipolar Compatible
Bipolar a HCT Compatible
HCT a NMOS Compatible
NMOS a HCT Normalmente es compatible, pe-
ro debe comprobarse.
Cuadro B.1: Gua de Compatibilidad - La V
cc
(V
dd
) de alimentacion y el dispo-
sitivo se suponen iguales.
de salida a nivel bajo, I
oL
es la maxima corriente absorbida por el dispositivo
excitado, n es el n umero de entradas que se excitan, I
iL
es la corriente de entrada
para excitar el dispositivo cuando la entrada esta a nivel logico bajo, V
iH(min)
es la mnima tension de salida a nivel alto, I
iH
es la corriente de entrada a nivel
alto e I
OH
es la corriente de salida a nivel alto.
Como podra observarse, la familia NMOS normalmente no necesita el em-
pleo de una resistencia dado que esta tendra que tener un valor muy elevado,
por lo tanto no debera sorprendernos si los circuitos que emplean esta tecno-
loga funcionan correctamente sin la resistencia. La tabla siguiente nos muestra
aquellos parametros que nos permitiran calcular las resistencias Pull-Up.
Parametro 74 74HC 74LS 74AS 74ALS Unidad
V
iH(min)
2.0 3.5 2.0 2.0 2.0 V
V
iL(max)
0.8 1.0 0.8 0.8 0.8 V
V
oH(min)
2.4 4.9 2.7 2.7 2.7 V
V
oL(max)
0.4 0.1 0.4 0.4 0.4 V
I
iH(max)
40 1 20 200 20 A
I
iL(max)
-1.6 -0.001 -0.4 -2 -0.1 mA
I
OH(max)
-0.4 -4 -0.4 -2 -0.4 mA
I
OL(max)
16 4 8 20 4 mA
Obviamente, las resistencias se deberan insertar en forma de pull-up a la
tension de alimentacion. Para elegir los valores correctos que deberan emplearse
en las expresiones anteriores, se deberan tomar los parametros de salida para la
excitacion de la puerta y los parametros de entrada para la puerta excitada.
Como habra podido verse, el mundo de las familias logicas es muy com-
plejo e incluso sera a un mas complejo con los dispositivos de arseniuro de galio
(Ga-As) que permitiran velocidades del orden de los 4 GHz. Estos nuevos dispo-
sitivos estan presentes, en el abanico de posibilidades de que dispone el dise nador
electronico, de forma paralela con las familias FAST y TTL durante un buen
tiempo debido al mayor costo de aquellos. La familia ACT, al igual que la HCT,
es totalmente compatible con la TTL - LS, mientras que la AC basicamente
ofrece los mismos problemas de excitacion a otros dispositivos que la HC. Estas
dos nuevas familias tpicamente son 2 o 3 veces mas rapidas que la TTL - LS o
la HC - MOS. Tengase presente que los dispositivos de las familias AC y ACT
disponen de unos terminales de alimentacion diferentes a los de a familia TTL
B.10. SALIDAS DE CIRCUITOS INTEGRADOS 83
- LS.
B.10. Salidas de Circuitos Integrados
Las salidas de los circuitos integrados pueden ser de diferentes formas de-
pendiendo en general de la utilizacion que se le quiera dar al circuito en donde
se incorporara. En este caso haremos referencia a salidas que corresponden a
circuitos de la familia de transistores bipolares: estos distintos tipos de salida
pueden ser:
Conmutador operado por logica - Salida de colector abierto - Salida Totem
Pole - Salida de tres estados.
Cada uno de los tipos de salida tiene sus caractersticas que presentamos a
continuacion:
B.10.1. Conmutador Operado por Logica
El transistor como acabamos de ver es un dispositivo de tres terminales,
llamados base, colector y emisor y su smbolo es:
Figura B.6: Transistor Smbolos
Al polarizar este elemento de la siguiente forma:
Figura B.7: Transistor Polarizado
Podemos ver que cuando la se nal de entrada es cero la salida esta en 1 logico,
lo que signica que el transistor no conduce, es decir no circula corriente por el
y cuando la entrada es 1 la salida es cero, o sea el transistor esta conduciendo
y por lo tanto el colector esta practicamente a masa.
Por este hecho a esta conguracion se le denomina conmutador operado por
logica, ya que el transistor se comporta como una llave On-O electronica y
puede representarse de la siguiente forma:
84 AP
ON DE CIRC. L
OGICOS
Figura B.8: Conmutador Operado por Logica
Ademas, como puede verse en la gura B.7, este circuito realiza la inversion
logica, representada por el smbolo:
Figura B.9: Inversor
B.10.2. Salida T otem-Pole
El problema que presenta la salida de conmutador operado por logica es que
aparece, debido a la caracterstica de la juntura P-N, una capacidad parasita C
entre el colector y el emisor, como muestra la gura:
Esto hace que cuando el conmutador pasa de cerrado a abierto tengamos

un gran retardo debido a que R tiene un valor grande para que la i
b
(corriente
de base) sea peque na lo cual incrementa el tiempo de respuesta del transistor
que es funcion de RC donde C es la capacidad parasita, cuando el conmutador
pasa a estar cerrado, no as cuando aquel pasa de abierto a cerrado ya que el
valor resistivo del transistor en conduccion es muy bajo y el retardo se hace
despreciable.
Para una onda cuadrada de entrada, la forma de onda de salida sera:
Figura B.10: Onda Cuadrada
Para salvar este inconveniente puede sustituirse la resistencia de colector
por otro conmutador operado por logica quedando as la conguracion llamada
salida totem - pole, cuyo diagrama es el de la gura B.11.
Figura B.11: Totem Pole
B.10.3. Salida de tres estados
Una variante interesante de la conguracion con salida totem - pole es la que
se conoce como salida de tres estados (tristate) y que consiste en agregar dos
compuertas de control como se muestra en la gura B.12
La E del circuito representa el habilitador del circuito (Enable), que mientras
este en 0 logico la salida permanecera en alta impedancia, cuya representacion
se denomina tercer estado, ya que no es ni 0 ni 1, sino que es un estado de
desconexion.
La representacion para una compuerta de tres estados de la gura anterior
sera la siguiente, recordando que se trata de un inversor:
y es totalmente equivalente para cualquier compuerta de tres estados, por
ejemplo para una NOR sera:
B.10.4. Salida en Colector Abierto
La salida en colector abierto es cuando al transistor de salida (conmutador
operado por logica) no se le coloca resistor quedando el colector del conmutador
86 AP
ON DE CIRC. L
OGICOS
Figura B.12: Tres Estados
Figura B.13: Representacion Tres Estados
abierto, por lo tanto el usuario debe conectar a tension de fuente (pull-up) un
resistor externo.
Usos de la salida en colector abierto
AND cableada
Cuando tengo como salida de compuertas TTL conmutadores operados
por logica estos se pueden conectar entre s formando otro tipo de com-
puerta externa como es el caso que presentamos. Supongamos el caso de
la union de dos salidas con conmutadores operado por logica, para este
caso lo que se obtiene es la operacion AND entre las dos salidas:
Supongamos dos compuertas inversoras, si unimos sus salidas obtenemos
una funcion NOR entre A y B, por lo tanto aplicando MORGAN tenemos
una AND entre las dos inversoras.
A B Z
0 0 1
0 1 0
1 0 0
1 1 0
Cuadro B.2: Z = A+B = A.B
que es la funcion AND entre las salidas.
A este tipo de conexion de las salidas se le denomina conexion AND CA-
BLEADA, cuyo unico inconveniente es que voy poniendo los R en paralelo,
Figura B.14: Tres Estados
lo que puede aumentar la corriente por el conmutador a valores grandes
cuando son muchas las conexiones de las salidas, por lo tanto los fabri-
cantes preven esto entregando otro tipo de salida de compuertas que no
tiene el resistor R del conmutador operado por logica quedando el colec-
tor del transistor por tanto abierto, a este tipo de salida muy usado se le
denomina de Colector Abierto, quedando el valor de la R a criterio del
usuario.
Acoplador entre TTL y CMOS
Otro importante uso de este tipo de salida de compuerta acoplar circuitos
TTL a otras familias logicas como puede ser a CMOS, en este caso los
niveles logicos pueden ser diferentes, en particular el nivel de un ALTO
para TTL es 5 V, mientras que para CMOS puede ser 10 V. Si el resistor
externo de carga se conecta a 10 V, entonces la compuerta de colector
abierto funciona como interfaz entre la porcion de TTL del sistema y la
porcion de CMOS.
Bus com un
Cuando varias compuertas se conectan a una lnea com un (bus), cada
compuerta puede controlar el bus solo cuando la coloca en BAJO pero no
en ALTO, solo cuando el transistor de salida se halle en conduccion, la
compuerta llevara a la lnea com un al nivel logico cero.
88 AP
ON DE CIRC. L
OGICOS
Bibliografa
[1] Mario Carlos Ginzburg. Introducci on a las Tecnicas Digitales con Circuitos
Integrados. Universidad de Buenos Aires, octava edition, 1998.
[2] John F. Wakerly. Dise no Digital: Principios y Practicas. Pearson Educacion,
tercera edition, 2001.
89

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Apuntes Sistemas Digitales

Pedro Ducanto Ramiro Algozino

UMEROS BINARIOS CON BIT DE SIGNO 5

Esto hace que si demostramos un teorema automaticamente podemos inducir

m(1, 2, 5, 6, 9) +d(10, 11, 12, 13, 14, 15)

m(3, 4, 5, 7, 9, 12, 13, 14)

m(0, 2, 3, 4, 5, 7, 8, 9, 13, 15)

m(0, 4, 8, 12, 16, 20, 24, 28)

m(0, 1, 4, 5, 8, 9, 10, 11, 12, 13, 14, 15)

ITULO 3. CIRCUITOS COMBINACIONALES B

ITULO 3. CIRCUITOS COMBINACIONALES B

ITULO 3. CIRCUITOS COMBINACIONALES B

ITULO 3. CIRCUITOS COMBINACIONALES B

ITULO 3. CIRCUITOS COMBINACIONALES B

de minterm. Entonces asociando

ITULO 3. CIRCUITOS COMBINACIONALES B

ITULO 3. CIRCUITOS COMBINACIONALES B

ITULO 3. CIRCUITOS COMBINACIONALES B

ITULO 3. CIRCUITOS COMBINACIONALES B

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

Esto hace replantear la tabla de verdad para el JK (cuadro 4.11) para lo

ITULO 4. CIRCUITOS SECUENCIALES

ITULO 4. CIRCUITOS SECUENCIALES

ENDICE B. TEC. DE FABRICACI

ISTICAS DE LOS CIRCUITOS INTEGRADOS 71

ENDICE B. TEC. DE FABRICACI

ENDICE B. TEC. DE FABRICACI

Esto implica que CMOS tiene una alta inmunidad al ruido.

ENDICE B. TEC. DE FABRICACI

ENDICE B. TEC. DE FABRICACI

ENDICE B. TEC. DE FABRICACI

ENDICE B. TEC. DE FABRICACI

ENDICE B. TEC. DE FABRICACI

Esto hace que cuando el conmutador pasa de cerrado a abierto tengamos

ENDICE B. TEC. DE FABRICACI

ENDICE B. TEC. DE FABRICACI

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