TEMA 5: Circuitos digitales

Tema 5: Circuitos Digitales

INDICE 5.1 Introduccin ................................................................................................... 5-2

5.1.1 Circuitos digitales. Familias lgicas ........................................................... 5-2 5.1.2 Caracterizacin de circuitos lgicos .......................................................... 5-3 5.2 Familias lgicas bsicas. Lgica combinacional..................................................5-8 5.2.1 TTL ........................................................................................................ 5.2.2 ECL ....................................................................................................... 5.2.3 CMOS .................................................................................................... 5.2.4 Pseudo-NMOS ....................................................................................... 5.2.5 Lgica de transistores de paso ............................................................... 5.2.6 Lgica dinmica ................................................................................... 5.2.7 BiCMOS ............................................................................................... 5.3 Circuitos lgicos secuenciales ....................................................................... 5.3.1 Circuitos biestables................................................................................. 5.3.3 Flip-flop D. Master-slave ......................................................................... 5-8 5-11 5-14 5-17 5-18 5-20 5-22 5-23 5-24 5-26

5.3.2 Flip-flop SR CMOS. Topologas alternativas ........................................... 5-24 5.3.4 Circuitos multivibradores: Monoestable, astable, osciladores .....................5-27 5.4 Memorias semiconductoras............................................................................... 5-29 5.4.1 Tipos y arquitecturas.................................................................................. 5-29 5.4.2 Organizacin del chip de memoria............................................................... 5-30 5.4.3 Temporizacin .......................................................................................... 5-31 5.4.4 Celdas de memoria CMOS RAM (esttica y dinmica)............................. 5-31 5.4.5 Amplificadores de salida......................................................................... 5-34 5.4.6 Decodificadores de direccin (filas y columnas)..........................................5-35 5.4.7 Memorias CMOS ROM: PROM y EPROM ............................................ 5-37 5.5 Bibliografa ........................................................................................................5-39

5-1

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5.1 Introduccin
5.1.1. Cicuitos digitales. Familias lgicas
Se denomina familia lgica, al conjunto de circuitos integrados que son fabricados utilizando una puerta bsica determinada. Las caractersticas esenciales de cada farmilia lgica son: 1) todos los circuitos de una misma familia poseen propiedades elctricas y temporales similares, es decir, los mismos parmetros de conmutacin. Como consecuencia de esto ltimo, 2) todos los circuitos de una misma familia se pueden conectar entre s directamente. Para conectar puertas de diferentes familias normalmente hay que utilizar circuitos especiales o etapas de interfase. En funcin del tipo de transistor utilizado para realizar las puertas, hay dos grandes grupos de familias: - Familias bipolares: Utilizan como base el BJT (Familias TTL, ECL, etc.). - Familias MOS: Utilizan el transistor MOS (Familias NMOS, CMOS, etc.). Adems, dentro de cada familia, existen subfamilias que tienen caractersticas especiales para mejorar determinados comportamientos especficos necesarios en aplicaciones particulares. Por tanto, a la hora de hacer un diseo habr que elegir aquella familia y subfamilia que mejor cumpla los requerimientos del mismo, en base a flexibilidad lgica, velocidad de operacin, catlogo de funciones lgicas disponibles, ruido, temperatura de operacin, consumo de potencia, tensin de alimentacin, rea y coste final. Otras familias, como la BiCMOS o ArGa, pueden tener inters en contextos muy restringidos y solo los mencionaremos puntualmente. Daremos a continuacin unas breves pinceladas sobre la implantacin actual de las tecnologas indicadas en la Fig. 5.1, y de sus ventajas e inconvenientes. Posteriormentre, en el resto del tema se analizarn circuitos digitales realizados con cada una de ellas. Las tecnologas CMOS son actualmente las que dominan el mercado de circuitos integrados (ICs) gracias a una serie de ventajas, entre las que sobresale un reducido consumo de potencia frente, no solo a tecnologas bipolaes, sino tambin a otras alternativas MOS. Bsicamente, las tecnologas CMOS han triunfado gracias a varias propiedades: - Los circuitos lgicos CMOS disipan mucha menos potencia que las alternativas BJTs. Esto hace factible una mayor densidad de encapsulado dentro de un mismo chip, sin un incremento de la temperatura excesivo y controlado. - Poseen muy alta impedancia de entrada (puerta del MOS), que puede ser utilizada para el almacenamiento de carga temporalmente en circuitos lgicos de memoria. Inviable en circuitos bipolares.
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- Alta densidad de integracin (dimensiones mnimas de hasta 60nm), lo que permite empaquetar en un mismo substrato un nmero muy elevado de funciones. Son las tecnologas CMOS las que han evolucionado desde unas pocas puertas por chip (SSI, baja escala de integracin, menos de 10 puertas), hasta los de media escala (MSI, menos de 100 puertas) y de aqu hasta los circuitos VLSI y ULSI (Very and Ultra Large Scale of Integration) actuales que pueden llegar a contener hasta millones de puertas lgicas. Los circuitos CMOS son substituidos en algunas aplicaciones por las pseudo-NMOS (por analogia con la lgica NMOS) o por la lgica con transistores de paso. A veces, en aplicaciones que requieren elevada velocidad, con baja disipacin de potencia, se utiliza la lgica CMOS dinmica. Los circuitos CMOS se usan asmismo en la fabricacin de chips de memoria. Las familias lgicas bipolares son (TTL y ECL) poco utilizadas en la actualidad. A pesar de ello, la familia TTL (Transistor Transditor Logic) fue la primera que apareci con capacidad de resolver de forma completa un problema de diseo lgico. En la actualidad es incapaz de competir con la CMOS VLSI. Existen versiones optimizadas para baja alimentacin, bajo consumo o elevada velocidad, pero poco utilizadas. Lo mismo le ocurre a la la familia ECL (Emiter Couple Logic), utilizada solo en aplicaciones de muy elevada velocidad de operacin, a costa de incrementar notablemente el consumo de potencia y el coste en rea de silicio. La familia BiCMOS combina alta velocidad con bajo consumo de potencia. Puede dar soluciones ptimas en algunas aplicaciones que justifiquen el uso de procesos tecnolgicos complejos. La familia ArGa (Arseniuro de Galio) permite, a priori, velocidades de operacin muy elevadas. No obstante, an no ha madurado lo suficiente y resulta difcil de controlar tecnolgicamente. Tecnologas de IC

Tr de an Pa sist so or es

C di MO n S m ic a

S Bi C M O

Fig. 5.1. Tecnologas de fabricacin de circuitos Integrados (IC) Digitales.

5.1.2: Caracterizacin de un circuito lgico

Los circuitos digitales utilizan seales lgicas para el procesado de la informacin. Estas seales toman valores discretos (0 y 1), que son adimensionales y que cambian,
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P N seu M do O S

A rG a

TT

EC

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generalmente, regidos por un ciclo de reloj o mquina. Por contra, las seales elctricas que soportan fsicamente a las digitales, se componen de tensiones e intensidades, que evolucionan en el tiempo a una determinada velocidad. La caracterizacin de un circuito lgico supone relacionar las seales elctricas, reales, con el modelo lgico empleado en circuitos digitales, teniendo en cuenta naturaleza elctrica de las estas seales. Para ello se definen una serie de parmetros (denominados parmetros de conmutacin) y variables adecuada que modelen el comportamiento de los circuitos digitales en funcin de su realizacin y permitan distinguirlos a unos de otros dependiendo de sus prestaciones. Podemos definir tres grupos de parametros de comportamniento: - Parametros de conmutacin estticos. - Parametros de conmutacin dinmicos. - Parametros energticos. Potencia esttica y dinmica. Producto potencia-retardo. Parmetros de conmutacin estticos. Estn relacionados con la caracterstica de transferencia esttica (DC) de una puerta lgica (tensin de salida vs tensin de entrada vO - vI). Se pueden dividir en los siguientes grupos: a) Tensiones de nivel bajo y alto. vO VOH

VOL VIL VIH

vI

Fig. 5.2. Definiciones de los niveles lgicos a la entrada y la salida de una puerta lgica (inversor).

Se definen las tres regiones: 1) Regin de entrada baja: vI < VIL 2) Regin de transicin: VIL < vI < VIH 3) Regin de entrada alta: VIH < vI Tambin se pueden definir los valores extremos y tpico:
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VOH,min: mnimo valor que es reconocido a la salida como un uno lgico. VOL,max: mximo valor que es reconocido a la salida como un cero lgico. VIH,min: mnimo valor que es reconocido a la entrada como un uno lgico (pendiente -1). VIL,max: mximo valor que es reconocido a la entrada como un cero lgico (pendiente -1). VOH,tip: valor nominal del uno lgico. VOL,tip: valor nominal del cero lgico. b) Tensiones umbrales. Definen la regin de incertidumbre o de transicin, y ha de ser evitada. VIL,max < vI < VIH,min c) Mrgenes de ruido. Establecen la sensibilidad de un circuito lgico al ruido elctrico. Condiciones: a) Regin de incertidumbre estrecha. b) Rango de valores de entrada amplios. VOL,max < VIL,max VOH,min > VIH,min VDD vI
vO

VOH,mim VIH,min VIL,max NMH

Incertidumbre

NML VOL,max

Fig. 5.3. Definicin grfica de los mrgenes de ruido.

Margen de ruido del nivel ALTO: NMH = VOH,min - VIH,min Margen de ruido del Nivel BAJO: NML = VIL,max - VOH,max

5-5

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Los mrgenes de ruido han de ser lo ms elevados posibles. d) Fan-Iin y Fan-out. Fan-in: Nmero mximo de puertas lgicas que se pueden conectar a una dada sin degradar la operacin lgica de esta ltima. Fan-out: Nmero mximo de puertas lgicas que puede atacar una dada, sin degradar su operacin lgica. Ambos estn relacionados con el mantenimiento de los niveles lgicos adecuados a la entrada y a la salida. Parmetros de conmutacin dinmicos. Caracterizan de diversas formas los retrasos en las transiciones de uno a cero y viceversa, es decir, la velocidad de los circuitos digitales. a) tiempos de transicin. - Tiempo de subida: tR - Tiempo de bajada: tF vO 90% 10%
Fig. 5.4. Tiempos de subida y bajada.

tR

VH

tF

VL

b) tiempos de propagacin. - Tiempo de propagacin de nivel bajo a alto en la salida, como consecuencia de una conmutacin en la entrada: tPLH - Tiempo de propagacin de nivel alto a bajo en la salida, como consecuencia de una conmutacin en la entrada: tPHL vI VL

50% tPHL

vO

tPLH

VH 50% VL

Fig. 5.5. Tiempos de propagacin de nivel bajo y alto. 5-6

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- Tiempo de transicin: tR + tF t T = -------------2 - Tiempo de propagacin: t PLH + t PHL t P = --------------------------2 Parmetros energticos. Est relacionada con la la cantidad de energa que consume circuto para realizar adecuadamente la operacin. Existen dos contibuciones a la potencia media consumida: Potencia esttica: es la potencia media que consume el circuto mientras no se produce ningn cambio en las entradas/salidas o seales de reloj. Se asocia al consumo de energa de los niveles alto y bajo. (uno y cero lgicos). Potencia dinmica (o de conmutacin): es la potencia media que disipa la puerta lgica como consecuencia exclusiva de los proesos de conmutacin o cambio de estado lgico. Se suele expresar como potencia media en un periodo de reloj (segundos). Una gestin ptima de la potencia ha de anular el consumo de potencia esttica y reducir al mximo la dinmica. La potencia media total es la suma de ambas. Asociada a la potencia media se define el producto potencia-retardo. Es una figura de mrito asociada a la cantidad de energa necesaria para llevar a cabo una transicin de estado lgico. Se define como, DP = P media t P (5.3) (5.2) (5.1)

y se mide en Julios [J]. Un valor bajo de DP implica una velocidad de conmutacin elevada, con un bajo consumo de potencia.

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5.2: Familias lgicas

5.2.1: Familia TTL (Transistor Transistor Logic)
El inversor TTL bsico se muestra en la Fig. 5.6. En l se incluyen dos transistores Q1 y Q3. La entrada al circuito es el emisor de Q1 y la salida por el colector de Q3.
VCC R RC vO vI Q1 Q3

Fig. 5.6. Inversor TTL bsico.

Para demostrar que este circuito funciona como un inversor suponemos las dos estados de entrada: a) Si vI = 1 (es decir, vI=5V). La unin BE de Q1 est en polarizacin inversa y la BC en polarizacin directa, lo cual nos indica que este transistor est en activa inversa (ZAI). Las intensidad de colector de Q1 es negativa e igual a la de base de Q3, haciendo que Q3 este en zona de conducin, en concreto saturacin, si la intensidad de base de Q1 tiene el valor suficientemente alto como para llevar a Q3 a saturacin. Por tanto la salida es VCE = 0.2V que es un valor bajo salida. o cero lgico. b) Si vI = 0 (es decir, vI=0.2V) . En este caso, la unin base emisor de Q1, esta polarizada directamente, situando la base de Q1 a 0.9V aproximadamente. La intensidad de colector tiende a ser positiva, debido a que la unin base-emisor conduce. Sin embargo, como la intensidad de base solo puede ser positiva, llega un momento en que ambas intensidades, iC1 e iB3 se anulan, provocando el corte de Q3. La salida se hace entonces igual a VCC o equivalentemente, un uno lgico. Veremos cmo se comporta este circuito en los transitorios, es decir, la evolucin del circuito cuando las entradas conmutan de estado. Es necesario para ello tener en cuanta la carga capacitativa CL a la salida del circuito que aparece como resultado del modelado las capacidades parsitas asociads a los posibles circuitos conectados a dicha salida, as como las propias capacidades internas del circuito. Este estudio permite evaluar la velocidad de conmutacin del inversor. a) vI pasa de 0 a 1 lgico. Esto significa que la salida era igual a VCC (5V) y debe pasar a vCEsat (0.2V), lo que es lo
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mismo, el condensador CL estaba cargado y se debe dercargar. Esto lo hace a travs de Q3 como se muestra en la Fig. 5.7a.
VCC vO RC CL vO

Q3

CL

(a)

(b)

Fig. 5.7. Inversor TTL bsico: (a) Transitorio de descarga. (b) Transitorio de carga.

b) vI pasa de 1 a 0 lgico. Ahora la situacin es la contraria y la tensin de salida ha de evolucionar desde un 0.2V hasta 5V (0 hacia 1), por lo que el condensador, ahora descargado, debe cargarse. Esto lo hace a travs de Rc, como se muestra en la Fig. 5.7b. Estos procesos son muy lentos, sobre todo la carga de CL a travs de Rc, que adems implica llevar el transistor Q3 desde saturacin a corte previamente, proceso que es costoso en tiempo. Para acelerarlo, la estructura TTL bsica modifica su etapa de salida cambiando el pullup pasivo por uno activo Q4, obtenindose la etapa de salida en totem-pole que se muestra en la Fig. 5.8.
VCC=5V

R1=4K

R2=1.6K

R3=130 Q4 D

V1*

Vi

Q1

Q2 V1 Q3

Vo

CL

R4=1K

Fig. 5.8. Etapa de salida totem-pole con carga capacitiva.

Esto, hace que la carga de CL sea ms rpida, aunque tiene la desventaja de necesitar dos entradas a los transistores Q3 y Q4 (las seales V1 Y V1* en la Fig. 5.8). Estas dos seales se obtienen mediante otra etapa con el transistur Q2 denominada divisor de fase. En el circuito completo, el diodo es necesario para que Q4 se corte asegurando el buen funcionamiento del circuito.

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La puerta NAND TTL bsica La puerta NAND bsica sigue la misma estructura que el inversor TTL, y se muestra en la Fig. 5.9. Se observa en ella que el transistor de entrada es multiemisor, es decir, tiene tantos emisores como entradas tenga la puerta. Vamos a comprobar que cumple la funcin NAND. a) Si todas las entradas estn a nivel alto. En este caso, los emisores quedan cortados y circula corriente desde VCC a travs de Rl y de la unin BC de Ql hacia la base de Q2. El elevado valor de esta corriente de base de Q2 es suficiente para llevar para a saturacin, tanto a este transistor como a Q3 por lo que la salida es VCEsat de Q3 y por tanto un valor bajo. Adems con este estado de los transistores, el valor de la tensin de colector de Q2 ser, v C 2 = v CE 2 + v BE 3 = 0, 2 + 0, 8 = 1 V (5.4)

y esa tensin no es suficiente para polarizar directamente a la unin BE de Q4 y al diodo por lo que esa rama est abierta y la salida es efectivamente un valor bajo.
VCC=5V

R1=4K

R2=1.6K

R3=130 Q4 D

vI1=VOH vI2=VOH

Q1

Q2 Q3

vO

R4=1K

Fig. 5.9. Puerta NAND TTL bsica.

b) Alguna entrada tiene valor bajo. En este caso, la unin BE conduce, correspondiente dando lugar a una intensidad de base del transistor Ql procedente de VCC y que sale al exterior a travs de la unin BE de este transistor (es por tanto una intensidad saliente). En estas condiciones, la tensin en la base de Q1 es del orden de 0,9 V insuficiente para hacer conducir a Q2 y Q3 que por tanto estarn cortados. Esto lleva a saturacin al transistor Q4 y la salida ser un valor alto. La puerta NOR TTL La puerta NOR TTL tiene la estructura que se muestra en la Fig. 5.10. El funcionamiento es similar al de la puerta NAND. Aqu el transistor de entrada no es multiemisor, sino que existe

5-10

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un transistor Q1 por cada entrada y los divisores de fase Q2 estn en paralelo de forma que basta con que uno de los dos conduzca para que la salida sea baja.

VCC=5V 4K 1.6K 125

4K
B

D
A+B

1K

Fig. 5.10. Puerta NOR TTL de dos entradas.

5.2.2: Familia ECL (Emiter Couple Logic)

La familia ECL (Emitter Coupled Logic) es considerada como la ms rpida actualmente, con tiempos de propagacin menores de 1 ns. Se trata de circuitos en los que se evita la saturacin de los transistores bipolares con lo que disminuye el tiempo de conmutacin. El inversor ECL bsico En la Fig. 5.11 se muestra el inversor bsico. Consta de un circuito de entrada constituido por un amplificador diferencial y una etapa de salida basada en un circuito seguidor de emisor que acta como separador y restaurador de nivel.
Amplificador diferencial VCC 270 y1 y2 vI VBB 1.24K Q1 Q2 300 Q3 Q4
NOR OR

Seguidor de emisor

2K

2K

VEE Fig. 5.11. Inversor ECL bsico.

Cualquiera de las fuentes, VBB, VCC y VEE, pueden llevarse a tierra. Sin embargo siempre tiene
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que cumplirse que VCC > V

BB

>V

EE.

La mayor inmunidad al ruido se consigue cuando es

VCC la que se conecta a tierra. En cualquier caso, el margen de ruido es bajo en este tipo de circuitos que tiene adems, muy poca diferencia entre niveles lgicos. El principio de operacin de este tipo de circuitos es introducir por la base de Ql la tensin de entrada y por la de Q2 una tensin fija de referencia vBB, de referencia. Vamos a demostrar que se comporta como un inversor, a) vI es baja y menor que VBB: En ese caso el transistor Q1 est cortado con lo que 1a seal en y1 es VCC y la salida por el terininal NOR es V CC -vBE4 cual es un valor alto. Por otra parte, el transistor Q2 est conduciendo y el valor de las fuentes y de en zona activa directa con lo que el valor de la seal en y2 es VCC- Rc ic. Este valor es suficiente para hacer conducir al transistor Q4 en zona activa directa y el valor de salida por el terminal OR es, v OR = V y 2 v BE = V CC i C R C v BE que es un valor bajo. b) vI es alta. Ahora el transistor Q1 conduce y la tensin en el emisor ser vI -vBE1 > VBB por lo que el transistor Q2 se corta. La situacin por tanto es simtrica de la anterior: la seal en y1 es la tensin de colector de un transistor en activa directa por lo que vNOR baja despus de pasar por el seguidor de emisor. Igualmente la seal en es y2 es VCC y despus de pasar por el seguidor de emisor la salida vOR es alta. Por tanto, la salida NOR es la inversa de la entrada y el funcionamiento del circuito se basa en la conmutacin entre el estado de los transistores Q1 y Q2, la cual es muy rpida ya que los transistores no entran en saturacin en ningn momento. Por otra parte, se observa que la funcin de Q3 y Q4 es simplemente desplazar los valores de tensin que tienen en la base para hacerlos compatibles con los niveles lgicos de entrada de la familia. Funcin OR y NOR con lgica ECL Para conseguir la funcin OR o NOR de varias entradas, se conectarn como se muestra en la Fig. 5.12. (5.5)

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VCC 270 y1 y2 C Q1 B Q1 A VBB 1.24K VEE Q1 Q2 300 Q3 Q4

NOR OR

2K

2K

Fig. 5.12. OR/NOR ECL de tres entradas.

Los terminales A, B y C en la figura, son las entradas de una puerta ECL. A la salida se obtendrn las funciones OR y NOR de estas entradas. El modo de funcionamiento es el siguiente: a) Todas las entradas tienen valor BAJO: Entonces todos los transistores de entrada estarn cortados, lo que hace que Q2 est en activa. Por tanto y1 est en ALTO y la salida NOR es ALTA. As mismo y2 est en BAJO y la salida OR es BAJA. b) Alguna entrada es ALTA. El transistor de entrada correspondiente conduce por lo que se corta el Q2. La situacin es la contraria de la anterior e y1 est en BAJO y la salida NOR es BAJA. As mismo y2 est en ALTA y la salida OR es ALTA. Se cumple por tanto la funcin OR y NOR de las entradas. Las curvas de transferencia tpicas de esta familia se muestranen la Fig. 5.13. Se observa que sus niveles ALTO y BAJO son muy diferentes a los de otras familias por lo que se trata una familia de difcil conexin a otras. Tambin se observa en esta grfica la poca separacin entre los niveles y el bajo margen de ruido. Todo ello la hace una familia incomoda para trabajar con ella por lo que se utiliza bsicamente cuando se requiere mucha velocidad ya que en ese aspecto son actualmente insuperables. La familia ECL permite lgica cableada OR ya que en su etapa de salida tiene pull-up activo y pull-down pasivo.

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Fig. 5.13: Curvas de transferencia de la familia ECL.

5.2.3: Circuitos CMOS

Se van a considerar a continuacin la realizacin de circuitos lgicos combinacionales basados en el comportamiento del inversor CMOS estudiado en el tema 4. En estos circuitos, la salida depende en cada momento de las entradas actuales, careciendo de memoria o realimentacin alguna. La estructura bsica de estos circuitos se ilustra en la Fig. 5.14. Al igual que en el inversor CMOS, se dispone un red de polarizacin del nivel bajo (pull-down) formada por transistores NMOS, y una equivalente para el nivel alto (pull-up) constituida por transistores PMOS. Las dos redes se activan por variables de entrada, de forma que trabajen de forma complementaria, impidiendo que ambos caminos (al nivel alto y bajo) esten activados simultneamente.

Fig. 5.14. Puerta lgica CMOS de tres entradas, con sus redes de polarizacin de los niveles alto y bajo.

La red PDN conducir con todas aquellas combinaciones que requieran un valor de Y=0, establecienndo un camino a tierra. A la vez, la red PUN deber estar desactivada, eliminando todo camino a la alimentacin VDD. De igual modo, todas las combinaciones que demanden
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TEMA 5: Circuitos digitales

Y=1, conectarn la salida con VDD, eliminando toda ruta a masa desde la salida, es decir, desactivando PDN. La red PDN se compone de transistores NMOS, activados con niveles altos de las entradas A y B, mientras que la red PUN, compuesta por transistores PMOS, se activa con niveles bajos de las entradas A y B. Ambas redes invierten por tanto la seal Y respecto de las entradas. Las funciones OR y AND pueden establecerse mediante conexiones en paralelo y serie respectivamente, como se muestra en la Fig. 5.15.

Fig. 5.15. Conexiones serie y paralelo con transistores NMOS y PMOS.

Puerta NOR CMOS de dos entradas La funcin lgica a realizar es la siguiente: Y = A+B = AB (5.6)

Se aprecia como la red PDN ha de conducir para valores positivos de las entradas, derivando en valores de cero en la salida. Esto significa que la PDN ha de estar compuesta por dos NMOS en paralelo, cada uno de ellos gobernados por A y B. La red PUN solo se activar en el caso de que simultneamente las dos entradas se anulen. Por ello, se habr de producir una conexin serie de transistores activados por nivel bajo (PMOS). El circuito resultante se muestra en la Fig. 5.16a. Para mayor nmero de entradas, basta con incrementar en uno el nmero de transistores NMOS (PMOS) en parlalelo (serie) por cada nueva entrada.

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Fig. 5.16. (a) NOR CMOS de dos entradas. (b) NAND CMOS de dos entradas.

Puerta NAND de dos entradas La funcin lgica a realizar es la siguiente: Y = AB = A+B (5.7)

Las combinaciones de entrada que requieren nivel bajo a la salida (PDN) son aquellas que exigen A y B altos, simultneamente. Esto quiere decir que en la red PDN habrn de existir dos transistores en serie, cada uno cotrolado por una de las entradas. Para la activacin de PUN, puede ocurrir que cualquiera de las entradas este en nivel bajo, por lo que necesitaremos dos PMOS en paralelo. Puertas CMOS complejas A partir de este mtodo se puede sintetizar cualquier funcin combinacional ms compleja. Para ello es necesario sintetizar las redes PDN y PUN a partir del anlisis de la funcin lgica. Se puede considerar la funcin, Y = A (B + C D) o Y = A (B + C D) (5.8)

que establece un cero en la salida siempre que, A=1 y a la vez, B=1 o C=D=1. Este anlisis define para PDN la conexin serie de un NMOS controlado por A, y el paralelo de: un NMOS controlado por B, con dos NMOS en serie controlados por C y D. La red PUN se puede deducir de la misma manera: Y ser igual a uno siempre que A=0, o B=0 y a la vez CD=0. Esto nos lleva a una conexin de un PMOS controlado por A, en paralelo con un el conjunto serie de un PMOS controlado por B y el paralelolo de dos PMOS controlados por C y D. El circuito se puede ver
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en la Fig. 5.17. Ejemplo: realizar una puerta XOR con circuitos CMOS.

Fig. 5.17. Realizacin CMOS de una puerta compleja.

5.2.4: Circuitos Lgicos Pseudo-NMOS

Los circuitos lgicos NMOS surgieron con anterioridad a los CMOS, cuando las limitaciones tecnolgicas impedian fabricar simultneamente transistores NMOS y PMOS. A pesar que mayoritariamente hoy en da se emplean los circuitos CMOS, los pseudo-NMOS pueden aportar alguna ventaja en situaciones especificas en las que rea y velocidad sean determinantes. En circuitos CMOS estos parmetros se degradan notablemente cuando el nmero de entradas se incrementa mucho, debido a la necesidad de incrementar en dos transistores por cada entrada nueva del circuito. La estructura bsica del inversor pseudo-NMOS se muestra en la Fig. 5.18. En ella solo aparece un transistor NMOS (PDN para varias excitaciones) conectada a las entradas, mientras que el elemento de carga puede ser un transistor PMOS o NMOS conectado en diferentes configuraciones, pero nunca controlado por las entradas. La concepcin de PDN es idntica que para el caso CMOS visto en el apartado anterior.

Fig. 5.18. Estructura de una puerta pseudo NMOS

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La degradacin del nivel de cero lgico hace que el consumo de potencia esttica se incremente en este tipo de realizaciones, por ello deben usarse en aplicaciones en las que la salida este la mayor parte del tiempo en estado alto. Diseo de decodificadores de direccin en chips de memoria o memorias de solo lectura.

Fig. 5.19. Puertas NOR y NAND de cuatro entradas pseudo-NMOS.

5.2.5: Circuitos lgicos de transistor de paso

Se pueden realizar implementaciones de funciones lgicas mediante la combinacin serie y paralelo de conmutadores controlados por variables lgicas de entrada, conectando los nudos de entrada y salida. Los conmutadores pueden ser realizados por transistores NMOS o PMOS, o por ambos a la vez, si se trata de puertas CMOS. El resultado es simple y prctico. Puede apreciarse en la Fig. 5.20. Se conoce con el nombre de lgica PTL (Pass Transistor Logic) o lgica de puertas de transmisin.

Fig. 5.20. Compuertas lgicas realizads con transistores de paso: (a) Y = A.B.C. (b) Y = A(B+C).

Fig. 5.21. Realizacin NMOS y CMOS de compuertas lgicas utilizando transistores de paso: Y = A.C. (a) NMOS y (b) CMOS. 5-18

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La lgica PTL exige que todos los nudos del circuito tengan un camino de baja impedancia a tierra y VDD para garantizar el correcto establecimiento de los niveles lgicos. En la Fig. 5.22. aparece un posible circuito en el que Y=A.B no tiene garantizado el correcto establecimiento en del nivel bajo. El circuito de la Fig. 5.22 (b) lo resuelve, aadiendo una camino a tierra.

Fig. 5.22. Y=A.B. (a) Circuito con puertas de trasmisin y problemas de establecimiento del nivel bajo (b) solucin.

Puertas de transmisin con transistores NMOS:

Fig. 5.23. Circuito PTL con transistores NMOS.

En la Fig. 5.23 se muestran los transitorio de carga y descarga del uno y cero lgico en un circuito PTL NMOS. El proceso de carga se ve degradado como consecuencia del corte del transistor NMOS al alcanzar la tensin VDD-Vt en la salida. En esa situacin el canal del NMOS se vacia y vO no se carga ms. Sin embargo, durante el proceso de descarga no ocurre este efecto debido a que el canal siempre esta creado (b). El efecto de degradacin del uno lgo puede resolverse mediante tcnicas de circuito.

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Puertas de transmisin con transistores CMOS:

Fig. 5.24. Realizacin CMOS de circuitos PTL.

Suponen una solucin tecnolgica a la realizacin de PTLs que no degrada los niveles lgicos. Cada conmutador controlado por tensin se compone de dos transistores: uno NMOS y otro PMOS, conectados en paralelo, que permite un perfecta transmisin de los niveles lgicos en ambos sentidos. Fig. 5.24. Como contrapartida, las seales de control han de estar presente en doble-rail, es decir, en forma negada y no negada. En la Fig. 5.25 pueden verse varios ejemplos:.

Fig. 5.25. (a) Multiplexor 2:1 (b) Funcin XOR. (c) Puertas AND/NAND.

5.2.6: Lgica dinmica

Se trata de circuitos lgicos en los que la carga elctrica queda almacenada (atrapada) en determinados nudos internos (nudos de impedancia infinita). Estos nudos han de ser refrescados con periodicidad para reponer las prdidas originadas por las fugas de carga. Necesitan de una seal de reloj que actue con una determinada frecuencia mnima. Principio de operacin: Los circuitos dinmicos se componen de una red de polarizacin
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de nivel bajo (PDN) diseada para realizar una operacin lgica, y de dos transistores Qn y Qp, controlados por una seal de reloj, . Mientras est en nivel bajo, decimos que estamos en la fase de precarga, y el nudo de salida se coloca la tensin VDD. Si se activa, Qn conducir y la salida se modificar o no, dependiendo de las entradas A, B y C del circuito. Decimos que nos encontramos en la fase de evaluacin. La capacidad CL es la capacidad total de nudo de salida.

Fig. 5.26. (a) Estructura bsica de circuitos NMOS dinmicos. (b) Reloj. (c) Funcin lgica.

Problema: Conexin en cascada de compuertas lgicas dinmicas. Ocurre cuando conectamos compuertas en serie, tal como se ilustra en la Fig. 5.27. En este circuito se advierte como durante la fase de precarga, ambos nudos de salida se colocan a la tensin VDD como consecuencia d ela activacin de Qp1 y Qp2. Consideremos A=1. Las seales correctas seran Y1=0 e Y2=1, ya que se trata de etapas inversoras. Durante la fase de evaluacin, la seal Y1 tiende a cero desde VDD, descargardo CL1. Esto provoca que Q2 (NMOS) tienda a cortarse, a medida que se aproxima al valor de su tensin umbral. Sin embargo, CL2 habr perdido carga (descargado) en tanto no se alcance este valor, de manera que su valor final se alejar significativamente de VDD, haciendo irreversible la recuperacin del nivel lgico del uno. Este problema puede resolverse mediante la modificacin de esto circuitos, con la Lgica Domin.

Fig. 5.27. Conexin en cascada de dos puertas lgicas dinmicas.

Lgica Domino Constituye una alternativa a la diseo lgico con puertas dinmicas que permite su conexin en cascada. Su principio de operacin es el mismo que el de las puertas lgicas
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dinmicas, pero aade un inversor CMOS esttico a la salida (Fig. 5.28). La idea es desacoplar la salida de la primera etapa con la entrada de la segunda, hacindolas a la vez complatibles con el proceso de precarga.

Fig. 5.28. Lgica domin. (a) estructura. (b) Conexin serie (b) Seales de excitacin y salida.

5.2.7: Familia BiCMOS

Combina circuitos con transistores bipolares y CMOS para la realizacin de circuitos lgicos digitales en un mismo chip. El objetivo final es incorporar las ventajas de cada dispositivo en uno solo: bajo consumo de potencia, alta impedancia de entrada y grandes mrgenes de ruido de los CMOS, con elevada velocidad (grandes corrientes) para atacar elevadas cargas capacitivas en tiempos reducidos. Tambin resulta una tecnologia apta para la realizacin de funciones analgicas. Por contra, la necesidad de realizar mayor nmero de mscaras durante el proceso de fabricacin hace que estas tecnologias sean ms caras. El inversor BiCMOS Posee una etapa de entrada CMOS (QP y QN) gobernada por la seal vI y una etapa de

Fig. 5.29. Inversores BiCMOS.

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salida compuesta por transistores bipolares (Q1,Q2). Cuando Qp esta activo (nivel bajo de la entrada) el transistor Q1 conduce una corriente elevada, haciendo que la salida tienda a alcanzar la tensin VDD. No obstante, solo llega al valor VDD-VBE(on) (salida tipo totem-pole). Mientras tato Q2 permanece cortado ya que su base no conduce al estar QN off. La evolucin es similar para una entrada alta. En este caso la salida solo llega hasta vBE voltios, necesario para mantener en activa a Q2. Por lo tanto, podemos deducir que se produce una degradacin de los niveles lgicos, y en consecuencia de los mrgenes de ruido. El circuito dela Fig. 5.29(c) muestra una verin mejorada del inversor BiCMOS, en la que se han incorporado dos resistencias R1 y R2 que permiten aproximar los niveles lgicos a VDD y tierra respectivamente, reduciendo a su vez la disipacin de potencia esttica. Compuertas lgicas BiCMOS Su concepcin es similar a la de una CMOS o NMOS en lo que se refiere a la parte MOS. La parte bipolar funciona como etapa de salida. Se utilizan en la realizacin de microporocesadores, RAM estticas y matrices de puertas [alvarez 1993].

Fig. 5.30. Puerta NAND BiCMOS.

5.3: Circuitos Lgicos Secuenciales

Los circuitos lgicos secuenciales se definen como aquellos circuito lgicos que incorporan memoria, es decir, el valor de su salida depende del valor presente de la entrada, y de sus valores previos. Requieren de una seal de reloj para la sincronizacin de su operacin. Para realizar un circuito con memoria, se puede recurrir a dos mtodos: - Realimentacin positiva, derivando hacia circuitos denominados Biestables, capaces de guardar un bit de informacin durante un tiempo indefinido: circuito secuencial esttico. - Mediante un condensador cargado (1) o descargado (0). Para evitar su descarga como
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consecuencia de las corrientes de fugas, es necesario regenerar o refrescar la mamoria, tratndose de una memoria dinmica o de circuitos secuenciales dinmicos.

5.3.1: Circuitos Biestables

Se trata de elementos de memoria bsicos. En su versin mas simple, se compone de dos inversores lgicos realimentados, como se ilustra en la Fig. 5.31. Su funcionamiento se puede deducir a partir del funcionamiento de un inversor simple, rompiendo el lazo de realimentacin, y atacando con una seal vW. La solucin grfica se puede obtener superponiendo la seal de salida vZ y la recta vZ=vW que se obtendra si cerraramos el lazo. Existen tres puntos solucin del sistema o de equilibrio. El punto B, inestable, y los puntos A y C estables. El circuito tiende a estar siempre en uno de los estados estables (A o C) evitando el inestable (B que tiende a abandonar). Adems, en funcin del nivel de vZ (alto o bajo) la seal vX, salida del otro inversor, tendr un nivel bajo o alto respectivamente, por lo que este circuito nos suministra simultneamente la salida y su complemento. Si el sistema no recibe ninguna excitacin, permaner indefinidamente en el estado presente. Es necesario, por tanto, idear una manera de disparar el biestable para modificar su estado. El circuito biestable, junto con el mecanismo de disparo se denomina flip-flop. Vamos a esudiar este tipo de circuitos a continuacin.

Fig. 5.31. Biestable.

5.3.2: Flip-flop RS CMOS

Se trata del flip-flop mas simple que se conoce. Denominado as por trabajar a modo de set/reset. Su composicin y tabla de verdad se muetran en la Fig. 5.32. Est compuesto por dos puertas NOR de dos entradas realimentadas. La segunda entrada de cada puerta NOR nos sirve como entrada de disparo (R y S). El flip-flop puede estar iniciado (S=1, R=0) cuando la salida es Q=1, reseteado (S=0, R=1) si es Q=0, o en estado de memoria (R=S=0), en cuyo caso, la salida almacena indefinidamente el estado que posee. La combinacin R=S=1 esta prohibida y
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no se utiliza. Es posible tambin una implementacin alternativa con puertas NAND de dos entradas.

Fig. 5.32. Flip-flop RS con puertas NOR.

Circuito CMOS RS La implementacin CMOS de un biestable RS puede obtenerse directamente a partir de los apartados anteriores. Se puede encontrar una versin simplificada en la que las entradas R y S estan en serie con la seal de reloj, , encargada de sincronizar los cambios de operacin del flip-flop. As aparecen en al Fig. 5.33, utilizando dos inversores acoplados. Solo ocurrirn cambios de estado en las situaciones en las que =1, y algunas de las seales R o S esten altas. Para que estos cambios ocurran, debern de cumplirse algunas condiciones: 1: Las dimensiones de los transistores Q5 y Q6 han de ser lo suficientemente grandes para que la tensin vq se situe por debajo del umbral (VM) que reconoce el inversor (Q4,Q3) como cero lgico. 2: las seales de set (reset) debern de estar altas un tiempo suficientemente grande como para que la realimentacin se haga cargo del proceso de conmutacin. Ancho de pulso mnimo.

Fig. 5.33. Flip-flop RS CMOS.

Un circuito alternativo con puertas de transmisin se utiliza habitualmente en celdas bsicas de memoria estticas, de acceso aleatorio (SRAM).

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Fig. 5.34. Flip-flop RS CMOS con puertas de transmisin.

5.3.3: Flip-flop D CMOS

Representa una alternativa simple para la realizacin de flip-flops. Tiene una entrada de datos, D, y otra de reloj. Adems, dos salidas complementarias. Si el reloj est bajo, el circuito est en estado de memoria o reposo. Si el reloj pasa a estado alto, la salida adquiere el estado que posea en la entrada D justo antes del disparo de reloj. Se conoce con el nombre disparo por flanco positivo. La implementacin muestra como, en este caso, la seal de control cierra o abre el lazo de realimentacin positiva. Mas concretamente, el lazo se cierra cuando el reloj se encuentra a un nivel bajo. La entrada D se conecta al flip-flop a travs de un interruptor activado por el nivel alto del reloj. As, cuando el reloj esta alto, la entarda D se conecta al primer inversor y se almacena en la capacidad de dicho nudo. A la vez, el lazo se ha abierto. De este modo, la salida Q es igual a la entrada (dos veces invertida). Cuando se baja el reloj a 0, se cierra el lazo y la seal Q se conecta a la entrada de G1, que ha de ser la misma, por lo que el lazo se cierra sobre uno de los puntos estable (A o C). Exactamente coincidiendo con el valor de D antes del flanco de bajada. Es importante que las dos fases de del reloj (negada y no negada) no sean uno simultneamenta. Se dice que han de ser no-solapadas.

Fig. 5.35. Circuito flip-flop D.

Un problema inherente a este tipo de realizaciones es que mientras se esta cargando la entrada D en el nudo de entrada, la seal de salida Q vara con D. Si conectamos en cascada varias etapas de flip-flop D tenemos una variacin continuada de la salida que puede provocar

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cambios no deseados sobre la siguiente etapa. La solucin para ello es la configuracin masterslave (maestro-esclavo) en la que las seales de reloj de etapas sucesivas etan compuestas por seales de reloj no solapadas, tal omo se ilustra en la Fig. 5.36.

Fig. 5.36. Configuracin Master-Slave.

5.3.4: Circuitos multivibradores: monoestables, astables. osciladores

El biestable es un circuito multivibrador con dos estados estables. Existen otros tipos de circuito mulivibradores: monoestable y astable. El multivibrador monoestable posee un estado estable, en el que puede permanecer indefinidamente, y otro casi estable, al cual puede ser conducido, pudiendo permanecer en l un tiempo determinado, T. Este hecho hace que pueda ser utilizado como generador de pulsos de una deteminada duracin.

Fig. 5.37. Circuito monoestable.

El multivibrador astable no tiene estados estables, sino dos estados casi estables, en los que tiende a permanecer durante intervalos de tiempo T1 y T2. Se comporta como un oscilador de periodoT=T1 + T2. Puede ser utilizado como generador de pulsos periodicos.

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Circuito CMOS monoestable Se muestra una realizacin CMOS de un circuito vibrador monoestable. En la Fig. 5.39,

Fig. 5.38. Circuito monoestable.

la seal vI de entrada suministra el flanco de subida para el comienzo del pulso. La anchura del mismo depender de la constante de tiempo impuesta por el circuito RC, y se puede controlar por diseo.

Fig. 5.39. Circuito monoestable: formas de onda.

Circuito CMOS astable En el circuito astable de la Fig. 5.40, la seal de salida oscia indefinidamente con un periodo de oscilacin T dependiente del producto RC.

Fig. 5.40. Circuito astable. Formas de onda relacionadas.

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Circuito oscilador de anillo La realizacin de un oscilador de anillo se puede obtener a partir de un nmero impar de inversores conectados en serie y convenientemente realimnentados, En la Fig. 5.41 se muestra un oscilador de anillo de formado por tres inversores en serie. La salida del ltimo inversor se conecta a la entrada del primero. De este modo, salvo un retraso, el inversor de la entrada ver siempre una tensin en su entrada compatible con la salida que posee en ese momento. El periodo de oscilacin depender de los tiempos de propagacin de los inversores y puede ser controlado por diseo del inversor y con el nmero de los mismos colocados en serie.

Fig. 5.41. Oscilador de anillo.

5.4: Memorias semiconductoras

5.4.1: Tipos y arquitecturas
Los ordenadores y gran mayora de equipos electrnicos requieren de elementos de memoria para guardar datos y/o instrucciones de programa. El tipo de memoria puede ser diferente dependiendo del uso y tiempos de acceso requeridos. Podemos encontrar bsicamente dos tipos: - Memoria principal, generalmente de acceso rpido, sobre la que se ejecutan la mayora de instrucciones o programas. Suele ser de acceso aleatorio (Random Acces Memory, RAM), y se definen como aquellas memorias en las que el tiempo requerido para acceder (guardar o leer) a ellas es independiente de su localizacin fsica, y generalmente corto. - Memoria de almacenamiento masivo. Tambin conocidas como memorias serie o secuenciales. En ellas los datos estan solo disponibles en la secuencia u orden en la que
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originalmente se guardaron, y por tanto, el tiempo de acceso a ella depender del lugar que ocupe en ella. Se utilizan generalmente para guardar programas que no se usan mucho (SSOO). Tambin se pueden clasificar como memorias de lectura/escritura (R/W) o de solo lectura (W). En las memorias de R/W, las velocidades de lectura y escritura son comparables y se suelen utilizar en las computadoras para almacenar datos y programas. Las memorias de solo lectura (Read Only Memory, ROM) permiten leer informacin a elevada velocidad, pero limitan la funcin de escritura. Suelen contener el SSOO de la computadora. Las memorias semiconductoras poseen estructuras regulares y compactas que las hacen ideales para ser implementadas con tecnologas de circuitos integrados de alta escala de integracin (VLSI). Desde los circuitos originales que permitan 1K bit de capacidad de almacenamiento en 1970, se han venido multiplicado por 4 cada tres aos aproximadamente, hasta los actuales de 256M bits por chip comercial, y superando, en algunos casos, el Gigabit.

5.4.2: Organizacin del chip de memoria

En la Fig. 5.42 se muestra la arquitectura de un chip de memoria de que tiene 64M bits. La parte central de un bit de memoria esta compuesta por celda en las que se guardan los bits, celdas de memoria. Se trata de circuitos electrnicos con capacidad para almacenar un bit. La organizacin del conjunto de celdas de memoria se suele realizar en forma de matriz cuadrada. Por ejemplo, con 2M filas y 2N columnas, para una capacidad total de almacenamiento de 2M+N bits (1Mbit = 1024 bits filas x 1024 bits columnas). As, cada celda de la matrix se conecta a una de las 2M lineas de fila, conocidas como lneas de palabras, y a una de las 2M lneas de columnas, llamadas lneas de digitos o lneas de bits. Una celda se selecciona para leer o escribir en ella seleccionando su lnea de palabra y su lnea de bits. Para activar cada una de las lneas de palabra se utiliza un decodificador de filas, circuito combinacional que selecciona la linea de palabra particular, cuya direccin de M bits se aplica a la entrada del decodificador. A0 , ....., AM-1. La linea seleccionada experimenta un incremento en su tensin, generalmente de 0.1 a 0.2V. Esta seal es detectada por la lnea de columna L y se sensa a travs de un amplificador sensor, que se ocupa de regenerar la seal a los niveles lgicos [0,VDD]. Esta seal ser, junto con las dems celdas en la misma fila selecionada, la entrada del decodificador de columnas, que se ocupa de seleccionar la seal particular cuya direccin de N-bits se aplic a la direccin del decodificador AM, .....AM+N-1 y hace que la seal aparezca en lalinea de datos (I/O) del chip.
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Para la escritura se procede de forma similar. El bit de datos se establece en la linea I/O. Se selecciona la celda en la que se va a guardar mediante los codigos de filas y columnas. El amplificador-sensor permite escribir la seal aplicada a la celda seleccionada. Amplificadores y decodificadores se estudiaran en el tema.

Fig. 5.42. Organizacin de un chip de memoria.

5.4.3: Temporizacin
Tiempo de acceso es el intervalo de tiempo que transcurre desde el comienzo de una operacin de lectura y hasta la aparicin de los datos en la salida. El ciclo de memoria es el tiempo mnimo permitido entre dos operaciones de lectura/escritura consecutivas. Las memorias MOS poseen tienpos de acceso que van de nano a cientos de nanosegundos.

5.4.4: Celdas de memoria CMOS RAM (esttica y dinmica)

Las celdas de almacenamienco ocupan la mayor parte de un chip de memoria. Cada una de ella guarda un bit y su tamao es determinante para la estimacin del rea total del chip, debiendo ser lo menor posible. Tambin la disipacin de potencia por celda ha de ser lo menor posible. Por tanto, la simplicidad ha de premiar en su concepcin. Existe dos tipos: RAM estticas (SRAM), basadas en flip-flops, y dinmicas (DRAM), basadas en el almacenamiento de carga en un condensador. Las primeros conservan los datos indefinidamente, mientras exista alimentacin, y las segundas necesitan de refresco periodico de la carga en los condensadores. Son ms densas que las estticas. Se dice que son voltiles,

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ya que pierden la informacin si se interrumpe la alimentacin. Al contrario, las memorias ROM suelen ser no-voltiles. En la Fig. 5.43 se muestra un celda RAM esttica CMOS (vista anteriormente). Se trata de un flip-flop, compuesto por dos inversores y dos transistores de acceso (Q5 y Q6).

Fig. 5.43. Celda de memoria CMOS esttica.

Operacin de lectura: Supongamos que la celda guarda un uno (Q=1) y deseamos leer ese dato, es decir, establecer ese 1 en la lnea de datos. La tensin del nudo Q ser VDD y la de Q 0V. Como paso previo a la lectura, las seales en B y B se cargan a un voltage intermedio (VDD/2) mediante un circuito de precarga (ver despus). Al ser seleccionada la lnea de palabras (vW=VDD) Q5 y Q6 conducen produciendo el siguiente efecto: Q5 injecta carga en vQ, tendiendo a decrementar la tensin de la lnea B, mientras que Q6 hace lo propio en CB, tendiendo a incrementar la tensin de la lnea B. En conclusin, la tensin diferencial vista desde vB respecto de vB, tiende a incrementarse en +0.2V, efecto que detecta el amplificador de salida que se encarga de regenerar este valor al reconocido como 1 lgico: VDD. La operacin de lectura ha de hacerse garantizando la estabilidad de los estados almacenados, de forma nodestructiva. (Ejemplo)

Fig. 5.44. Proceso de lectura en una celda de memoria SRAM.

Operacin de escritura: Supongamos que la celda guarda un 1 (vQ=VDD) y queremos escribir un cero (vQ=0V). Es necesario establecer en B la tensin de 0V y en B VDD. La seal de control en la lnea de palabra ha de ser la adecuada (vW). En esta situacin, el condensador
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parsito vQ tiende a elevar su tensin hacia VDD/2, mientras que CQ a decrementarla hacia VDD/ 2. El lmite VDD/2 viene inpuesto por el biestable, de manera que si VDD/2 es el umbral de transicin de alto a bajo y viceversa, cuando se alcance este valor ya no seguir el proceso de carga de la Fig. 5.44(b) y comenzar a trabajar la realimentacin positiva del biestable, llevando la salida a vQ a VDD. El tiempo de acceso (R/W) viene dominado por el retraso en la lectura, debido a que se han de cargar las capacidades de las lneas B y B, mientras que para la escritura, las capacidades CQ y CQ son mucho ms pequeas.

Fig. 5.45. Proceso de escritura en una celda de memoria SRAM.

La celda dinmica de la Fig. 5.46 es muy popular en la industria: celda de un transistor, compuesta por un NMOS de acceso y un condensador. El NMOS tiene la puerta conectada a la lnea de palabra y la fuente a la de bits. La tensin en CA guarda la informacin del bit almacenado. Un uno significa una tensin almacenada de (VDD-Vtn) y un cero, 0 voltios. Las fugas de carga en el condensador obligan a refrescar dicha tensin cada 5 a 10 ms. La operacin de lectura se realiza activando la lnea de palabra correspondiente y precargando la linea de bit a VDD/2. La carga inicial del condensador CA y CB se redistribuye para alcanzar un nuevo valor que depender del estado inicial: cero o uno. Normalmente CB>>CA, y la diferencia entre las dos tensiones posible en vB suele ser de unas cuantas decenas de milivoltios, que son detectados por el amplificador sensor de salida para regenerar los nieles lgicos (anlisis del ejemplo). Para la escritura, el funcionamiento es similar. El punto de partida para la tensin vB es 0 o VDD voltios, dependiendo del nivel a escribir. Si es VDD, el condensador CA acabar cargndose a la tensin VDD-Vtn. Si es un cero, lo har a cero. Normalmente, los procesos de refresco ocupan un 98% del tiempo de actividad de un chip de memoria, por lo que no condicionan su operacin.

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Fig. 5.46. Celda de memoria DRAM.

5.4.5: Amplificadores de salida

Son fundamentales en la operacin de las celdas DRAM y mejoran notablemente la velocidad y rea de las SRAM. Son conocidos con el nombre de circuitos perifricos de memoria. A continuacin analizamos uno basado en la realimentacin positiva, que se muestra en la parte central de la Fig. 5.47. Las tensiones a amplificar a la salida de las celdas de memoria estarn en el rango de los mV (30 a 500), y el amplificador debe regenerar los niveles lgicos correspondientes (0,VDD) dependiendo del bit leido.

Fig. 5.47. Circuitos de amplificacin y precarga.

Las entradas/salidas del amplificador (x,y) estan conectadas a las lneas de datos (B,B). Q5 y Q6 actuan como interruptores de habilitacin. El amplificador solo evalua la diferencia entre vB y vB cuando s se activa. Esto permite reducir el consumo de potencia, que puede llegar a ser elevado ya que existe un amplificador por linea de datos. El circuito de precarga y ecualizacin debe establecer la misma tensin VDD/2 en las lineas de datos vB y vB. Este hecho

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es crtico, pus cualquier diferencia entre estas tensiones podra ser interpretada por el amplificador como un indicativo de cero o uno. En consecuencia, para una lectura: 1) se precargan las linea B y B a VDD/2. 2) Se activa la lnea de palabra alta y se evalua la tensin en vB y vB. 3) Se activa el amplificador mediante s, de forma que las lneas de bit regeneren los niveles lgicos adecuados. Es necesario recalcar que, para este circuito, los terminales de entrada y salida son los mismos, las lineas de datos. Operacin diferencial en celdas DRAM

Fig. 5.48. Amplificador diferencial en celdas DRAM.

5.4.6: Decodificadores de direccin (filas y columnas)

Los decodificadores de direccin tienen por misin seleccionar una de la filas, entre las 2M palabras como respuesta a una entrada de direccin de M bits. Para M=3, A0, A1 y A2, existen 8 lneas de palabras W0, .. , W7. Usualmente se toma como alta la lnea cuando A0=0 (trabajamos con lgica complementada). Esto quiere decir que seleccionar la lnea W0 significa establecer a la salida del decodificador: W0 = A0 + A1 + A2 (5.9)

Si consideramos una puerta NOR de tres entradas, la salida estar a uno cuando las tres entradas esten a cero (negadas en su seleccin). En la Fig. 5.49 se muestra una matriz de puertas que realiza la funcin de control de la lnea de palabras para tres bits. Se utiliza lgica dinmica, que usaba fases de precarga y evaluacin), Cada lnea de fila tiene un transistor PMOS que se activa durante la fase de precarga (p), colocando todas la filala a la tensin VDD. Como todas la entradas se suponen que aun estan bajas, no se necesita transistor de evaluacin. La operacin
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de decofidificacin comienza cuando se aplican los bits de palabra y sus complementos. La tensin de cada fila permanecer sin descargar en tanto se respeten los niveles bajos de sus entradas de control (lgica negada). De esta manera, solo una de las lneas acabar permaneciendo a la tensin VDD, la que representa a la palabra seleccionada. Se conoce como decodificador NOR y no disipa energa esttica.

Fig. 5.49. Decodificador NOR.

Para realizar un decodificador de direcciones de bits se puede emplear el decodificador NOR ms un conjunto de 2N interruptores o transistores de paso que, activados uno solo cada vez, multiplexen las lneas de bits en una sola lnea de datos I/O. Una estructura alternativa es el decodificador de rbol. Si el nmero de entradas es grande, incrementa mucho la resistencia en el camino de la seal y se vuelve ineficiente.

Fig. 5.50. Decodificador de columnas.

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Fig. 5.51. Decodificador de arbol.

5.4.7: Memorias CMOS ROM: PROM y EPROM

Las memorias de solo lectura contienen patrones fijos de datos y se utilizan normalmente para almacenar, en los microprocesadores, instrucciones de programa del sistema operativo. Las memorias son no-voltiles, de modo que mantienen la informacin almacenada inclusive despus interrumpir la fuente de alimentacin. Memoria ROM MOS Consiste en una matriz de transistores MOS de canal N, cuyas puertas estn conectadas a las lneas de palabres (8) y en la que cada lnea de bit (4) se conecta a la alimentacin (VDD) a travs de un transistor PMOS (lgica pseudo NMOS). Si hay que guardar un uno en una celda, el transistor NMOS no existe. Si hay que guarrdar un cero, habr un NMOS. Tiene un consumo de potencia esttica no nulo, lo cual hace que deban ser optimizados (sistema de precarga).

Fig. 5.52. Memoria ROM con transistores NMOS.

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Las memorias ROM as concebidas han de ser personalizadas o grabadas antes de la fabricacin sobre silicio. Para poder grabar la informacin con posterioridad se puede recurrir a procesos de programacin por mscaras utilizando una de las mascaras para este objetivo. ROM Programables (PROM y EPROM) Las PROM son memorias ROM programables por el usuario, una sola vez, a travs de componentes especiales como fusibles de conexin que se pueden personalizar. Existen sin embargo PROM que pueden borrarse y programarse ms de una vez, ya que el proceso fsico de gabacin no es irreversible. A pesar de ello, el proceso de grabacin es costoso en tiempo y no debe ser utilizado mas que de vez en cuando. En la Fig. 5.53 se muestra un MOS especial utilizado para tal efecto. Se denomina transitor de puerta flotante, al tener la puerta sin conectar (flotante). Mediante la aplicacin de una tensin muy elevada en la puerta, es posible introducir carga en la puerta flotante y modificar su estado (de programada a cero a programada a uno). Para borrar la EPROM, se aplica luz ultravioleta que elimina la carga de la puerta flotante.

(a)

(b)

(c)

Fig. 5.53. Transistor MOS de puerta flotante. (a) estructura, (b) Proceso de grabacin. (c) Seales de puerta-fuente ntes y despus de la grabacin.

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5.5 Bibliografa
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