Informe uno: Resumen de la teora sobre los sintetizadores de frecuencia y su estado del arte

Teora y Estado del Arte de los Sintetizadores de Frecuencia (Septiembre 2008)

J.G Alarcn Esptia, cdigo: 260694. E.A Salazar Perdomo, cdigo: 260923
Abstract for the elaboration of this report, there was use many books about communications systems in special about PLLs and frequency synthesis. This report has an abstract on the state of the art of frequency synthesizer and its most important theory. Palabras Claves detector de fase, filtro, oscilador, PLL, ruido de fase, sntesis, sintetizador de frecuencia.

I. INTRODUCTION

e ha visto en los ltimos aos el incremento de los usos que se le dan al espectro electromagntico, y las comunicaciones son una de las principales fuentes de congestin del mismo. El uso de nuevas bandas y de optimizar las que ya se usan para estos fines, han promovido una gran cantidad de investigaciones que han arrojado resultados satisfactorios. Grandes esfuerzos han puesto a las comunicaciones ya a trabajar en microondas y frecuencias pticas, la tarea siguiente es mejorar las tcnicas de la comunicacin como la modulacin, la multiplexacin y la reduccin de anchos de banda para diversas aplicaciones. La perfeccin de los generadores de frecuencia ha llevado al desarrollo de los componentes tal es el caso de los osciladores y los sintetizadores de frecuencia, la idea bsica de la sntesis de frecuencia es llevar de una frecuencia fo a una de salida fx. La velocidad de un sintetizador de frecuencia puede determinar la rapidez de una canal de comunicaciones, y como este puede ser pasado de una frecuencia a otra y que tan rpido el sistema se puede encender o apagar. En este informe se hace un resumen sobre el concepto de sintetizadores de frecuencia, adems se hace un acercamiento a lo que se est haciendo en el mundo con respecto a los sintetizadores de frecuencia basados en PLL segn la IEEE.

superheterodinos. Para hablar de los sintetizadores de frecuencia hay que empezar por hablar acerca de los PLLs. El Lazo Enganchado en Fase comnmente conocido como PLL por sus siglas en ingls Phase Locked Loop es un mecanismo electrnico que consta de tres componentes bsicos, un detector de fase, un filtro pasabajos y un oscilador controlado por voltaje (VCO), los cuales se describirn ms adelante. Entre las aplicaciones de los PLLs no slo se encuentran los sintetizadores de frecuencia sino tambin los moduladores, demoduladores, multiplexores y en general una gran variedad de procesamiento de seal; como un importante dato histrico, cabe destacar que la primera aparicin del PLL ocurri en 1932 en la aplicacin especfica de la recepcin y demodulacin de seales AM. A. Modelo linealizado del PLL Los PLLs son circuitos que sincronizan la seal de un VCO en frecuencia y en fase con una seal de referencia. La arquitectura ms sencilla de los PLLs consta de dos bloques, un detector de fase y un oscilador controlado por voltaje (VCO). El detector de fase se encarga de comparar la frecuencia de una seal de referencia con la frecuencia de salida del oscilador, dando como seal de salida una funcin que corresponde a la diferencia de estas fases, en otras palabras el detector de fase es el encargado de realizar la realimentacin negativa del sistema; el VCO sencillamente genera una seal de frecuencia a partir de un voltaje, es decir que acta como un integrador con una ganancia. El diagrama de bloques de este sistema se puede apreciar en la figura 1 .

II. MARCO TERICO Un sintetizador de frecuencia es un dispositivo electrnico cuyo fin es generar cualquier frecuencia dentro de un rango dado a partir de una frecuencia de entrada estable. Una de las ms importantes aplicaciones de los sintetizadores es servir como la seal de oscilador local de los receptores

Figura 1. Tomado de Thomas H. Lee. Planar Microwave Engineering. Primera Edicin. Otro modelo tambin lineal del PLL, incluye adems de los dos bloques descritos anteriormente, un filtro cuya funcin de transferencia est expresada como H(s), el detector de fase puede ser modelado como un restador y el VCO como un integrador con ganancia Ko, esto se encuentra descrito en la figura 2.

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Figura 2. Tomado de Thomas H. Lee. Planar Microwave Engineering. Primera Edicin. Segn la forma de H(s) se obtienen PLLs de diferente orden, por ejemplo un PLL de primer orden consiste en H(s)=Kd, donde Kd es un escalar; un PLL de segundo orden corresponde a H(s)=Kd(zs+1)/s, es decir una red con un cero y un polo en el origen. La frecuencia de corte requerida para el diseo debe ser calculada teniendo en cuenta el orden del PLL que se quiera disear, esto es algo muy importante que se debe tener en cuenta. B. Detectores de Fase Los detectores de fase generan una seal proporcional a la diferencia de fase instantnea entre las dos entradas, pueden ser implementados de diferentes maneras, a continuacin se nombrarn y describirn estas distintas implementaciones. Multiplicador anlogo Este tipo de implementacin del detector de fase se utiliza para seales sinusoidales de entrada y salida. La salida de este multiplicador consiste en una parte DC y otra de frecuencia doble, se puede expresar de la siguiente manera: AB.cos(wt).cos(wt+) = AB/2[cos()-cos(2wt+)] Multiplicador de conmutacin Esta implementacin es utilizada cuando las seales de entrada y salida tienen una forma de onda aproximadamente cuadrada. Consiste bsicamente en una modificacin del multiplicador analgico, la multiplicacin es ahora por una funcin sgn(x) que es 1 para valores de x mayores que 0 y -1 para valores de x menores que 0. Compuerta XOR Esta implementacin se usa para ambas seales, entrada y salida, de forma cuadrada; al ver el resultado de multiplicar dos seales cuadradas se puede llegar a la conclusin que la seal de salida es el resultado de usar la compuerta digital XOR teniendo como seales de entrada las ondas cuadradas que se estn multiplicando. Este tipo de implementacin es frecuentemente utilizado en los circuitos integrados de PLLs. Detectores de fase secuencial con rango extendido Esta es una implementacin conformada por dos flip-flops D y una compuerta de reset como se observa en la figura 3, como seales de entrada est la seal R que corresponde a la seal de entrada o referencia y la seal V que corresponde a la salida del oscilador VCO, y como seales de salida est U y D que corresponden a los voltajes Up and Down.

Figura 3. Tomado de Thomas H. Lee. Planar Microwave Engineering. Primera Edicin. En general estas son algunas formas de implementar el detector de fase y segn la que se escoja la constante Kd, constante que hace parte de la funcin de transferencia de lazo abierto del PLL, vara. En la tabla 1 se encuentran los valores que puede tomar esta constante segn el tipo de implementacin que se est utilizando. Implementacin Multiplicador anlogo Multiplicador de conmutacin Compuerta XOR Secuencial con rango extendido Tabla 1. Kd -AB/2 -2AB/ 2AB/=VDD/ VDD/2

C. PLL CD4046 El circuito integrado 4046 de tecnologa CMOS es un Phase Locked Loop utilizado con mucha frecuencia para diferentes aplicaciones, su diagrama de bloques se puede observar en la figura 4. Como un PLL completo, este integrado consta de tres bloques fundamentales, un detector de fase, un filtro y un oscilador. el 4046 posee dos diferentes tipos de implementacin para el detector de fase, mediante una XOR y un simple comparador de la seal de entrada con la seal de salida del VCO, cuya salida es alta, VDD, si la seal de entrada precede al VCO, y es baja, tierra, si la seal de entrada se atrasa de la del VCO; el usuario puede escoger la implementacin que mas le convenga, sin embargo no se aconseja utilizar la implementacin por compuerta XOR debido a que esta es muy sensible al ciclo til de las seal pudiendo causar algunos problemas. El filtro que all se encuentra realmente no es de ningn tipo, pues este puede ser diseado libremente segn las especificaciones requeridas por el usuario. El oscilador es un VCO (Voltage Controled Oscilator) de onda cuadrada. Teniendo en cuenta las caractersticas mencionadas anteriormente del PLL 4046 es necesario antes de empezar con el diseo especificar que tipo de detector de fase y de filtro se utilizar, a continuacin se procede con el diseo teniendo, claro est, las especificaciones requeridas como lo son el margen de fase, la frecuencia de corte y la frecuencia central, estos valores junto con el tipo de funcin de transferencia de cada bloque del PLL son necesarios para encontrar los valores de resistencias y condensadores que se utilizarn para la implementacin del PLL.

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Este sintetizador de frecuencia genera una seal peridica de frecuencia de la siguiente manera:

Esta frecuencia de salida puede ser incrementada en pasos de fref/N, por lo que una modificacin al esquema de la figura 4 se puede apreciar en la figura 7, donde la frecuencia de salida resulta ser:

Figura 4. Tomada de la hoja de datos del CD4046. D. Sntesis de Frecuencia Como se mencion al inicio la sntesis de frecuencia consiste en la obtencin de una seal de cualquier frecuencia dentro de un rango dado a partir de una sola seal de frecuencia de referencia. Para obtener este resultado se comenz haciendo sntesis directa que consista en hacer resonadores por separado para cada frecuencia requerida a la salida, esto resulta ser algo sencillo pero no muy prctico, pues si las frecuencias requeridas a la salida son muchas entonces seran muchos los resonadores que se tendran que utilizar, un ejemplo de este sintetizador directo se puede ver en la figura 5. Este problema llev al desarrollo de diferentes maneras de sintetizar frecuencia, a continuacin se explican algunas.

Figura 7. Tomado de Thomas H. Lee. Planar Microwave Engineering. Primera Edicin.

Otra modificacin que se puede realizar se muestra en la figura 8, consiste en colocar un divisor lgico en vez de los divisores de frecuencia, este divisor lgico consta de dos contadores y un prescaler mdulo dual. El primer contador se encarga de hacer la seleccin del canal, por notacin se tomar S como el valor mximo de este contador, el segundo contador corresponde al nmero de ciclos del prescaler y se tomar como notacin a F como valor mximo de este contador, el prescaler inicialmente se divide por N+1 hasta que el contador 1 llegue a S, luego se divide por N hasta que el contador 2 llegue a F, entonces el mdulo del prescaler es reiniciado a N+1 y el ciclo se repite. De aqu se tiene que: M= (N+1)S + (F-S)N = NF + S

Figura 5. Sintetizadores con modulacin esttica Una topologa simple es un sintetizador de frecuencia basado en un PLL, esta topologa utiliza un oscilador de referencia y dos divisores de frecuencia como se observa en la figura 6.

Figura 8. Tomado de Thomas H. Lee. Planar Microwave Engineering. Primera Edicin. Sintetizadores con modulacin dithering En esta topologa se encuentran los conocidos sintetizadores fraccionales N los cuales son utilizados para generar seales

Figura 6. Tomado de Leon W. Couch II, Digital and Analog Communication Systems. Quinta Edicin.

Informe uno: Resumen de la teora sobre los sintetizadores de frecuencia y su estado del arte de salida ms pequeas en frecuencia que la seal de frecuencia de la referencia. Esto se puede observar en la figura 9. Consiste en dividir la seal de salida del VCO por N+1 cada K ciclos del oscilador, y por N para el resto del tiempo el factor de divisin promedio Neff resultar ser: Neff = (N+1)(1/K) + N(1 1/K) = N + 1/K Lo que nos lleva a decir que la frecuencia de salida es de la forma: fout = Nefffref = (N + 1/K) fref

Figura 11. Tomado de Leon W. Couch II, Digital and Analog Communication Systems. Quinta Edicin.

Generalmente un sintetizador de frecuencia demasiado gil emplea la DDS; el diagrama de bloques bsico de esta topologa se encuentra en la figura 12, ah se puede observar que consta de tres bloques bsicos que son: un acumulador ACC, una memoria ROM y un conversor DAC.

Figura 9. Tomado de Thomas H. Lee. Planar Microwave Engineering. Primera Edicin. Figura 12. Tomado de Thomas H. Lee. Planar Microwave Engineering. Primera Edicin. Combinacin de sintetizadores Otra forma de obtener un sintetizador de frecuencia con las caractersticas deseadas es combinar las salidas de dos o ms sintetizadores. El sintetizador offset mezcla la salida de una fuente de frecuencia fija con una variable, esta arquitectura se puede observar en la figura 10, donde la frecuencia 1, f1 es fout - fref, la frecuencia 2, f2 es f1 - foffset, sumando ambas frecuencias se llega a que la frecuencia de salida es: fout = fref + foffset

El ACC toma la seal de frecuencia de la entrada y la aumenta en una cantidad cada ciclo de reloj, la memoria ROM toma esa seal proveniente del ACC y gracias al Lookep Table que se encuentra en ella saca el coseno de la seal de entrada, convirtiendo la fase de entrada en una amplitud; el DAC toma los valores digitales que vienen de la ROM y los convierte a salidas anlogas. Con lo descrito anteriormente se puede observar que la frecuencia de salida puede cambiarse al modificar el reloj o la amplitud de la frecuencia de entrada. El circuito integrado MC12181 es un sintetizador de frecuencia que utiliza el mtodo de Sntesis Digital Directa, este integrado es con frecuencia utilizado para diferentes aplicaciones y su diagrama de bloques simplificado se puede observar en la figura 13.

Figura 10. Tomado de Thomas H. Lee. Planar Microwave Engineering. Primera Edicin. Existen otras formas de combinar dos frecuencias para obtener una tercera, entre esas formas encontramos la siguiente: se utilizan dos PLLs completos y su salida es combinada mediante un mezclador.

Sntesis Digital Directa DDS Este es un mtodo que permite generar cualquier tipo de onda deseada, por ejemplo una onda seno, mediante tcnicas computarizadas como se aprecia en la figura 11.

Figura 13. Tomado de hoja de datos MC12181.

Informe uno: Resumen de la teora sobre los sintetizadores de frecuencia y su estado del arte III. ESTADO DEL ARTE Los desarrollos de la sntesis de frecuencia en la historia son mostrados en la siguiente grfica, en ella se puede ver como se ha evolucionado hasta el da de hoy.

En la figura se tiene el estado del arte de la sntesis de frecuencia, en ella podemos ver los rangos de trabajo de los sintetizadores directos digitales, tambin se pueden ver que los sintetizadores que dan las mayores frecuencias de trabajo son los indirectos y directos anlogos. Por otra parte se ve que se llega a las frecuencias pticas. Como la teora para sintetizadores que se usa en este informe fue tomada de libros publicados despus del 2004, la primera pauta para la recoleccin de artculos fue la fecha de publicacin, algunos eran de publicaciones anteriores a estas fechas pero an as fueron tenidos en cuenta. Los trabajos realizados alrededor del mundo se pueden clasificar segn lo que se busca mejorar de las topologas actuales, como el ruido de fase, spurs, mayores frecuencias de trabajo y consumo de potencia. Dentro de los trabajos ms comunes sobre los que se encuentran artculos publicados se tiene el diseo de nuevos sintetizadores Fractional-N en circuitos integrados con tecnologas CMOS, una de las principales constantes en este tipo de trabajos es la de manipular todos los componentes del PLL, dicho de otra forma como cada componente se tiene por separado se hace una mejora antes del proceso de integracin.[1] en la siguiente grafica se ve un ejemplo de un sintetizador digital en el cual se usa un chip PLL, y se hace el divisor, un prescaler, y el control del divisor todo de forma digital, en una FPGA. En invetigaciones como [6] se dice que el uso de sintetizadores fraccional-N y offset synthesizer son muy comunes para trabajar con aplicaciones que necesitan canales de banda estrecha. Adems se plantea el uso de mezcladores combinados con PLL para mejorar el ruido de fase.[6].

En la grafica un sintetizador de frecuencia basado en PLL Fractional-N, tomado de [1] Las potencias de salida de todos los sintetizadores en circuitos integrados oscilan alrededor de 10 dBm, las frecuencias mnimas de paso son de 10kHz con tiempos de enganche de 800 us cuando el cambio de frecuencia es de 10 MHz. [1] La reduccin de spurs tambin es una de las metas de las investigaciones por ello algunos artculos aseguran que el uso de filtros en tiempo discreto ayudan en esto, pero la limitacin que esto conlleva es que no se puede eliminar los spurs cuando estos estn en el ancho de banda del PLL. [2] Otras investigaciones apuntan a la optimizacin de las salidas de los sintetizadores de frecuencia y en la concepcin de nuevos modelos de trabajo, las investigaciones aseguran que hay en el PLL enganches falsos [3],[4] y [5], en la investigaciones recientes prueban dichos circuitos parte a parte, para confirmar que si se pueden dar dichos enganches, pero que los circuitos propuestos en [4] y [5] para la correccin de los mismos no funciona y adems presenta problemas en su implementacin. Las aplicaciones a las comunicaciones como WLAN tambin son estudiadas en los ltimos aos, para su implementacin se hace necesario dispositivos que puedan trabajar con frecuencias altas, para estas aplicaciones los sintetizadores de frecuencia usan prescalers incluso dos [7], aparte del control de del divisor, con esta arquitectura se logra un muy buen control de ruido de fase, adems de un buen tiempo de enganche. Otras aplicaciones como las de receptores de CDMA son hechas en sintetizadores digitales e integrados con tecnologas de 0,18 um, ofreciendo bajos niveles de ruido de fase. [8], otra tcnica para reducir el ruido de fase cuando se quiere hacer una implementacin de un sintetizador de frecuencia basado en un PLL, en tecnologa CMOS es modificar el VCO para darle mayos estabilidad, y mejores tiempos de respuesta, algo que se puede aplicar es un conversor V-I para tener un oscilador controlado por corriente.[9] Uno de los fenmenos ms frecuentes en los sintetizadores de frecuencia es el ruido de fase, por eso es muy investigado en muchos laboratorios, otra forma de concebir un sintetizador de frecuencia es trabajarlo no directamente del chip PLL sino con un integrado que venga con divisores, adems de un detector de fase, y en base a esto disear los componentes faltantes para tener un PLL,[10] en las investigaciones anteriores se

Informe uno: Resumen de la teora sobre los sintetizadores de frecuencia y su estado del arte encuentra el uso de esta tcnica frecuentemente, teniendo resultados como al usar un filtro activo haba una salida de 2.82GHz y poco ruido de fase. Tambin para reducir la referencia de las bandas laterales se usan nuevos modelos de sintetizador, en el cual se tienen dos detectores de fase para ello entonces se tiene que el primero funciona en todo momento y el otro funciona cuando el principal est enganchado, el segundo maneja la fuente de alimentacin para el Pump charge, con corrientes controladas por el voltaje de salida de integradores que van a las salidas del segundo detector, de esta forma reducen la referencia de las bandas laterales. [11] El uso de nuevos materiales y tcnicas en la fabricacin de sintetizadores de frecuencia integrados ha llevado a menores consumos de potencia, [12] dichos materiales estn descritos en el artculo citado. Una de las tcnicas que paso a ser obsoleta es la de construir sintetizadores de frecuencia basados en PLL con tecnologa BiCMOS. En las investigaciones ms recientes sobre sntesis de frecuencia se encuentra un artculo publicado sobre la sntesis de la frecuencia Cs, que es la frecuencia estndar en aplicaciones espaciales, se implemento un sintetizador combinado, que les aseguraba un mayor grado de estabilidad y mayor resolucin de en la salida. Se Logr un menor ruido de fase y mayor estabilidad por cambios trmicos, dentro de las sugerencias de los autores se dice que es mucho mejor usar osciladores de cuarzo. El consumo de potencia es relativamente bajo, el modelo que se uso para hacer el sintetizador en principio es un Direct digital synthesis (DDS) con resolucin 48 bits para tener una resolucin de pero al final del sintetizador de frecuencia no haba un PLL.[13]

Nuevas investigaciones apuntan al diseo de ayudas computacionales para la simulacin de sintetizadores de frecuencia, una muy interesante la hacen en la Universidad de Rochester, donde lo que se buscaba era crear un sistema de simulacion para los sintetizadores de frecuencia basados en PLLs, para crear el programa se uso MATLAB and CMEX, se tomo un sintetizador de frecuencia Fractional-N PLL.[14] REFERENCIAS [1] Seoncheol Kim and Youngsik Kim, A Fractional-N PLL Frequency Synthesizer Design, , Dept. of Information and Technology Eng., Handong Global University. [2] Volodymyr Kratyuk, Pavan Kumar Hanumolu, Un-Ku Moon and Kartikeya Mayaram, A Low Spur Fractional-N Frequency Synthesizer Architecture, School of Electrical Engineering and Computer Science, Oregon State University. [3] Michael Parle And Michael Peter Kennedy Comments on the effectiveness of the Szabo and Kolumban solution to false lock in Sampling PLL Frequency Synthesizer, Department of Microelectronic Engineering, University College Cork, Ireland. [4] Z. Szabo, G. Kolumban How to avoid false lock in SPLL Frequency Synthesizers IEEE Instr. Meas. Tech. Conf, pp. 738-743, May 21-23, 2001, Budapest, Hungary. [5] Z. Szabo, G. Kolumban How to avoid false lock in SPLL Frequency Synthesizers IEEE Trans. Instr. Meas., vol. 52, No. 3, pp. 927-930, June 2003. [6] Alexander Chenakin, A Broadband, Low Phase Noise, Fast Switching PLL Frequency Synthesizer, Phase Matrix, Inc. San Jose, CA. [7] Sau-Mou Wu and Wei-Liang Chen, A 5-ghz delta-sigma pll frequency synthesizer for WLAN applications, The Graduate School of Electrical Engineering, Yuan Ze University, Taiwan. [8] Shaojun Wu, A Low-Noise Fast-Settling PLL Frequency Synthesizer for CDMA Receivers. [9] Tie Sun, Chun Hui, A VCO with High Supply Noise Rejection and Its Application to PLL Frequency Synthesizer, Research institute of Micro/Nano science and technology, Shanghai Jiao Tong University, Shanghai, China. [10] Haihong Ma, Xiaohong Tang, Fei Xiao, Chizhou Tan, Design and Analysis of the S-band PLL Frequency Synthesizer with Low Phase Noise, School of Electronic Engineering, University of Electronic Science and Technology of China, China

Sintetizador para la frecuencia de Cs, tomado de [13]

Informe uno: Resumen de la teora sobre los sintetizadores de frecuencia y su estado del arte [11] Haiyong Wang Guoliang Shou Nanjian Wu, An adaptive frequency synthesizer architecture reducing reference sidebands Beijing LHWT Microelectronics INC. Institute of Semiconductors, Chinese Academy of Sciences, China. [12] Wancheng Zhang and Nan-Jian Wu , A Novel Hybrid PLL Frequency Synthesizer Using Single Electron and MOS Transistors, State Key Laboratory for Superlattices and Microstructures, Institute of Semiconductors, China. [13] Amitava Sen Gupta, Darko Popovic, and Fred L. Walls, Senior Member IEEE, Cs Frequency Synthesis: A New Approach , IEEE Transactions on ultrasonics, ferroelectrics, and frequency control, vol. 47, no. 2, march 2000. [14] Mcahit Kozak and Eby G. Friedman, Design and simulation of fractional-n pll frequency synthesizers, Department of Electrical and Computer Engineering, University of Rochester. New York.

IV. AUTORES Javier Guillermo Alarcn Esptia jgalarcone@unal.edu.co Erika Alejandra Salazar Perdomo easalazarp@unal.edu.co Cdigo: 260694

Cdigo: 260923