Universidad Austral de Chile

Instituto de Electricidad y Electrónica

Contador sincrónico
Carolina González, Carlos Millapinda, Nicolas Ojeda, Paolo Venegas.

Profesores Asignatura
Gustavo Schleyer, Nicolás Müller Diseño de circuitos electrónicos (ELEL200)

Junio de 2022
 Contenido
Periodo.
Tren de pulso. EEPROM.
Propósito.
Tiempo de subida. BUFFER.

Mediciones en el Diseño del circuito

Objetivo. Referencias.
osciloscopio. decodificador de BCD.

Funcionamiento del
Estados lógicos. Conclusiones
circuito.

Reloj 555. Mapas de karnaugh.

Contador sincrónico. Funciones.

01
 Objetivo

Objetivo: Diseñar un contador digital sincrónico de 4 bits cuya salida sea en formato
decimal mediante un display de 7 segmentos, con un modo automático y uno manual. 

Propósito: Comprender y familiarizarse con el funcionamiento del circuito de forma

simulada y práctica, midiendo y analizando su respuesta.

02
 Reloj 555

Fig. 1. Simulación en Multisim del reloj 555. 

Permite obtener a la salida una señal de onda cuadrada.

Fig. 2. Reloj 555 implementado en la protoboard.

03
 Contador Sincrónico

Fig. 3. Simulación en Multisim del contador sincrónico

Fig. 4. Diagrama de estados del contador sincrónico1.
de 4 bits. 

El reloj 555 se conecta, mediante una sola línea, a cada uno de los flip-flops provocando que cambien simultáneamente.

04
 Mediciones en el osciloscopio

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Fig. 5. Periodo de la señal del reloj en el modo automático. Fig. 6. Tiempo de respuesta entre la señal de reloj y la salida.

05
 Medición en el osciloscopio y tren de pulsos

Fig. 7. Tiempo de subida (rise time) de la señal del reloj en el Fig. 8. Tren de pulsos.

modo automático.

06
 Tabla de verdad

Tab. 1. Tabla de verdad

07
 Decodificación BCD

Tab. 2. Tabla de funciones lógicas para cada led.

Fig. 9. Mapa de Karnaugh para el led A.

08
 Decodificación BCD

Fig. 10. Circuito decodificador.

9
 EEPROM y BUFFER

Fig. 13. Leds de un Display 7

Fig. 11. Configuración de los segmentos.
pines del EEPROM CAT28C16A.
Fig. 12. Configuración de los
pines del Buffer SN74LS244N.

10
 EEPROM y BUFFER

Fig. 14 Memoria EEPROM 1.

Fig. 15  Memoria EEPROM 2.

11
 Circuito

Fig. 16. Circuito.

12
 Conclusiones

• El Circuito fue desarrollado en distintas etapas, permitiendo identificar de forma más rápida
las fallas.

• Se logró cumplir con el objetivo propuesto.

13
 Referencias

14