Circuitos digitales I

Sesión 11
DISPOSITIVOS SECUENCIALES
• En los Sistemas Combinacionales la
salidas solo dependían de sus entradas
y era independientes del estado en que
se encontraba anteriormente.
• Es decir nunca una variable de salida
fue un dato de ingreso a su propio
sistema, de allí que no se hable de
sistemas realimentados.
DISPOSITIVOS SECUENCIALES
• Los sistemas en los cuales la salida no
sólo dependa del estado actual de su
entrada, si no también de su estado
anterior, (es decir que pueda almacenar
información de una u otra manera) los
llamaremos Sistemas secuenciales.
Comparación
 El concepto de ESTADO en
circuitos secuenciales
• EL ESTADO DE UN CIRCUITO
SECUENCIAL ES UN CONJUNTO DE
SEÑALES CUYOS VALORES EN
CUALQUIER TIEMPO CONTIENEN
TODA LA INFORMACIÓN ACERCA DEL
PASADO NECESARIA PARA EXPLICAR
EL COMPORTAMIENTO FUTURO DEL
SISTEMA.
 SEÑAL DE RELOJ

• Los cambios en los estados se presentan

en tiempos especificados por una señal
llamada señal de reloj
 Definición de Lógica Secuencial
• En la lógica secuencial a diferencia de la lógica
combinatoria se hace uso de un elemento
básico llamado flip-flop o Latch (cerrojo).
• Los circuitos lógicos secuenciales se dividen
básicamente en dos grupos:
1. Los circuitos asincrónicos pueden cambiar los
estados de sus salidas como resultado del
cambio de los estados de las entradas.(Latch)
2. Los circuitos sincrónicos pueden cambiar el
estado de sus salidas en instantes de tiempo
discretos bajo el control de una señal de reloj.
(Flip-Flop).
DISPOSITIVOS DE ALMACENAMIENTO
• Cerrojos o latch.
• Flip-flops
• Registros
• Memorias.
• Contadores
 Latch S'- R'
• Se compone de dos compuertas NAND
• Su funcionamiento es similar al Latch S-R.
• Este cerrojo también se conoce con el
nombre de Latch S-R con entrada activa
en bajo.
 LATCH SR
• Puede diseñarse el Latch SR usando
mapa de Karnaugh:

Q*=S+R’Q

DIAGRAMA DE FLUJO
Circuito Integrado Latch S’-R’
• El 74LS279 contiene cuatro Latch.
Figure 5-9 (a) Mechanical contact bounce will produce multiple transitions; (b) NAND latch used to debounce a mechanical
switch.
Figure 5-14 (a) A positive pulse and (b) a negative pulse.
Figure 5-16 Clock signals.
Figure 5-17 Clocked FFs have a clock input (CLK) that is active on either (a) the PGT or (b) the NGT. The control inputs
determine the effect of the active clock transition.
Figure 5-18 Control inputs must be held stable for (a) a time tS prior to active clock transition and for (b) a time tH after the
active block transition.
Figure 5-21 Simplified version of the internal circuitry for an edge-triggered S-R flip-flop.
Figure 5-22 Implementation of edge-detector circuits used in edge-triggered flip-flops: (a) PGT; (b) NGT. The duration of
the CLK* pulses is typically 2–5 ns.
Figure 5-25 Internal circuit of the edge-triggered J-K flip-flop.
Figure 5-24 J-K flip-flop that triggers only on negative-going transitions.
F-F JK
F-F JK
Figure 5-27 Edge-triggered D flip-flop implementation from a J-K flip-flop.
Figure 5-26 (a) D flip-flop that triggers only on positive-going transitions; (b) waveforms.
 LATCH TIPO T (Toggle)

• A partir del Latch JK

 F-F T
• Cambia de estado con cada flanco de reloj
Figure 5-31 Clocked J-K flip-flop with asynchronous inputs.