UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

Decana de America

FACULTAD DE INGENIERA DE
SISTEMAS E INFORMATICA

ARQUITECTURA DE COMPUTADORAS
2015 - 2
Mg. JUAN CARLOS GONZALES SUAREZ

Interfaces Paralelas

Control de varios puertos paralelos

Out-0
Output
del uP

Del Bus
de
Datos

Out-1
DMUX
de
datos

Selectores

:
:

In-0
In-1

Out-2

In-2

:
:

:
:

Out-x

In-x

:
:

MUX
de
datos

Input
del uP

Del
Bus
de
Datos

Selectores

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Surez

DIAGRAMA INTERNO

RESET
/RD
/WR
A1
A0

Grupo A
Puerto A

Data
Buffer

Control
Logic

/CS

Control
Grupo A
Control
Grupo B

Internal Data Bus

D7 D0

Pa7-Pa0

Grupo A
Puerto C
Superior

Pc7-Pc4

Grupo B
Puerto C
Inferior

Pc3-Pc0

Grupo B
Puerto B

Pb7-Pb0

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Surez

Interface Perifrica Programable (PPI)

8255
Bus de
Datos

Control

D0
D1
D2
D3
D3
D5
D6
D7

RD
WR
A0
A1
CS
RESET

PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7
PC7
PC6
PC5
PC4
PC3
PC2
PC1
PC0
PB1
PB2
PB3
PB4
PB5
PB6
PB7

Puerto A

Grupo A
PA7 PA0
PC7 PC4

Puerto CH
Puerto CL

Grupo B
PB7 PB0
PC3 PC0

Puerto B

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Surez

Direccin de Puertos
Registro de Control
7

Grupo A

A1

A0

Funcin

Puerto A

Puerto B

Puerto C

Reg de Control

Grupo B

Port A Port C (C7-C4)

1/0 = entrada/salida

Port B-Port C (C3-C0)

1/0 = entrada/salida

Modo : 00, 01 y 1X

Modo: 00 y 01

Modo 0 Ports A,B y C como entrada o salida

Modo 1 Port A y B como entrada o salida,
Port C como Control de A y B
Modo 2 Port A bidireccional,
Port C como Control de A

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Surez

Interface Perifrica Programable 8255

Modo 0
8255

Bus de
Datos
Control

D0
D1
D2
D3
D3
D5
D6
D7
RD
WR
A0
A1
CS
RESET

PA0
PA1
PA2
PA3
PA4
PA5
PA6
PA7
PC0
PC1
PC2
PC3
PC4
PC5
PC6
PC7
PB0
PB1
PB2
PB3
PB4
PB5
PB6
PB7

Registro de Control:

4 Alarmas de sonido
4 Detectores
de Movimiento

Modo

Pa Pch Modo Pb Pcl

0 1

Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Surez

Interrupciones

Arquitectura de Computadoras
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Interrupciones
Interrumpen el flujo del programa.
Llaman a un Procedimiento para Servicio de Interrupcin
o un Manejador de Interrupcin

Tipos de Interrupciones
Llamada generada por Hardware, desde el exterior,
Llamada generada por Software , son internas.

Arquitectura de Computadoras
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Interrupciones por Hardware

Son interrupciones directas al Procesador
Tipos :
a. Segn forma de seal
b. Segn Prioridad
c. Segn Forma de Atencin
a. Segn Forma de Seal . Por Flanco o cambios de nivel
Por Nivel, nivel lgico durante un tiempo
b. Segn Prioridad
NMI ( Interrupcin no enmascarable )
INTR e INTA ( Interrupcin enmascarable ),
Flag I debe estar en alto.
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c. Segn Forma de Atencin

. Salto a Direccin Fija

Memoria

Direc.
Fija

uP

INT
INTA

RD

Interface

KBD

. Envo de Instruccin
INT
INTA
uP

Interface
Instruccin

HD

Arquitectura de Computadoras
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Interrupcin de Software
INT n
n (8bits) 256 diferentes instrucciones de
interrupcin.
Vector n est ubicado en CS:IP = 0000: 4 x n
El control salta al Vector n donde est direccin
de subrutina
54
INT 15h de atencin. Vector 54h 54h
2A
CS:IP =0000:54
:
34
Flag I = 1
19
Flag I = 0
57h

Salta a CS:IP 1934:2A54

Direccin de Rutina de Atencin
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Interrupciones por Software

Vector de Interrupcin reservados por fabricante. En el modo Real CS = 0000.

Nmero
0
1
2

Direccin (IP)
0h 3h
4h 7h
8h Bh

Funcin
Error al dividir
Paso a paso
NMI (Interrupcin de HW)

.
32-255

.
80h 3FFh

.
Interrupciones del Usuario

IRET
Instruccin para retorno de interrupcin.
INT 3
Interrupcin especial de punto de ruptura.
INTO
Interrupcin condicional.
Si O=0 INTO no se ejecuta
Si O=1 INTO se ejecuta.

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Manejo de Interrupciones en la PC

INTA
uP

INT

Interfac
e
de
control
de
Interrup
ciones

Interfaz
del
disp.1

Disp.
Fsico
1

Interfaz
del
disp.2

Disp.
Fsico
2

Interfaz
del
disp.n

Disp.
Fsico
n

Mtodos : Int y Polling

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DIAGRAMA INTERNO : PIC

D0

/RD
/WR
A0

Buffer
De Datos

Read/
Write
Logic

/CS
CAS0
CAS1
CAS2
/SP

Cascade
Control/
Compare

/INT

/INTA

Internal Data Bus

D7

Lgica de Control

Registro
de
Servicio
ISR

Priority
Resolver

Registro
De
Requerir
Interrup.
IRR

IRQ0
IRQ1
IRQ2
:
:
IRQ7

Registro de Mscara de Int.

IMR
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Controlador Programable de Interrupciones

8259

Bus de
datos

D0

IR0

D1

IR1

D2

IR2

D3

IR3

D4

IR4

D5

Control

8259

IR5

D6

IR6

D7

IR7

CS
RD
WR
SP/EN
INT
INTA
A0

Interrrupcin

CAS0
CAS1
CAS2

Lneas de
cascada

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Caractersticas del PIC en la PC

Agrega 8 interrupciones con Vector y Prioridades codificadas al procesador
La computadora XT tiene un 8259 para interrupciones
La computadora AT tiene dos 8259 para interrupciones
Disponindose de 15 lneas de interrupcin
AMO

: 8 lneas de interrupcin (Una en cascada)

ESCLAVO: 8 lneas de interrupcin

Modos de Trabajo del PIC
1. Prioridad por defecto
2. Prioridad asignada
3. Rotacin de prioridades
4. Enmascaramiento de Interrupciones
5. Enmascaramiento Automtico
6. Polling
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FUNCIONAMIENTO DEL 8259

1. Una o ms lneas IRQ son activadas por los perifricos.
2. Se activa el correspondiente bit del IRR.
3. El 8259 evala la prioridad y enva INT al uP.
4. CPU reconoce la interrupcin, enva la seal -INTA.
5. Se activa el bit de mayor prioridad en ISR. Se borra IRR.
6. En sgte. ciclo de uP(INTA), PIC envia el nmero de Int.
7. En el modo Automatico, el bit de la int. en el ISR es borrado.
INTA
INT
Address

uP
Dato(8b)

PIC
IRR(b3)
IRR
IRR

IRQ4
Interface

HD

ISR
ISR

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FUNCIONAMIENTO
DEL 8259
EN CASCADA

INTA
INT
Address

IRR(b2)

uP

INT
CAS0
CAS1
CAS2

Dato(8b)

IRQ12
IRR(b13)

Interface

HD

ISR

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Mg. Juan Carlos Gonzales Surez

Gracias
Juan Carlos Gonzales Suarez
juancgonzaless@yahoo.com