UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERA DE SISTEMAS E INFORMATICA

Decana de Amrica

SISTEMAS DIGITALES Mg. JUAN CARLOS GONZALES SUAREZ 2013-II

Funciones Lgicas
X Y

F = Suma de Productos = ( minterm)

P1

P2

P3

P4

S1

Sistemas Digitales Mg. Juan Carlos Gonzales Surez

Funciones Lgicas
X Y

F = Suma de Productos = ( minterm)

P1 Matriz OR

P2

P3

P4

Matriz AND
S1
Sistemas Digitales Mg. Juan Carlos Gonzales Surez

Programmable Logic Device - PLD

Sustituyen a circuitos SSI y MSI. Ahorran espacio y reducen coste y nmero de dispositivos. Formados por Matrices fijas o programables. 1960: matriz programable ms antigua. Matriz de diodos. Puertas AND y OR conectadas a una matriz programable. Uso fusibles programables una vez.

Variables de Entrada

Matriz Fusibles AND

Matriz Fusibles OR

Salida

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Tipos de PLD
PROM Variables de Entrada PLA ProgrammableReadOnlyMemory Matriz AND Fija

Matriz OR Program.

Salida

ProgrammableLogicArray Matriz AND Program. Matriz OR Program.

Variables de Entrada

Salida

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PLD
PAL ProgrammableArrayLogic Matriz OR Fija + Lgica de Salida

Variables de Entrada

Matriz AND Program.

Salida

GAL GenericArrayLogic Variables de Entrada Matriz AND Program. Matriz OR Fija + Lgica de Salida Program.

Salida

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PLD - Programmable Logic Device

X Y Z

P1

P2

P3

P4

S1

S2

Sistemas Digitales Mg. Juan Carlos Gonzales Surez

PLD - Programmable Logic Device

X Y Z

OR Plane
P1

P2

P3

P4

AND Plane
S1 S2
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PLA

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PAL16L8

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PAL16L8

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PLA16R8

Sistemas Digitales Mg. Juan Carlos Gonzales Surez

PLA16R8

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GAL22V10

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GAL22V10

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CPLD : Complex Programmable Logic Device Bloques lgicos SPLD (LB) interconectados a travs de otro bloque programable (PIM) y con bloques de interfaz con el exterior (IOB)

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CPLD Complex Programmable Logic Device

EPM7128SL

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FPGA: Field Programmable Gate Array

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Diferencias entre CPLDs y FPGAs

CPLD Numero equivalente de FlipFlops Numero equivalentes de GALs 22V10 Elementos Lgicos Voltaje de Operacin Costo mnimo Empaquetado 128 13 Hasta 500 5Voltios $10 Alguno definidos FPGA 4000 400 Hasta 250,000 3.3V externo, 1.5V interno $15 SMT (Surface Mount Technology

Retencin de Programacin

Yes

No se carga el programa al energizar

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Antifusibles: dispositivos de dos terminales de resistencia muy elevada antes de ser programados. Al programarlos, esa resistencia disminuye. Programacin: se perfora el aislante con lo que las dos lneas conductoras quedan conectadas. Se programa para establecer las conexiones, mientras que en las PAL se acta para eliminarlas, de ah el nombre.

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Diseo con PLDs

Problema de Diseo

Simulador

Compilador

PAL 22V10

Grabador de PLDs

JEDEC: JointElectronicDeviceEngineeringCouncil

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Sistemas Digitales Mg. Juan Carlos Gonzales Surez

Sistemas Digitales Mg. Juan Carlos Gonzales Surez

Programa que describe hardware

Cabecera
Name Partno Revision Date Designer Company Location Assembly Device MUX; ; 01; 8/10/99; PLD Expert; Atmel Corp.; None; None; p22V10; */

a => b => s =>

Mux de 2a1

Pines de Entrada y Salida

/* MUX de 2 a 1 /** Inputs **/ pin [3,4] = [a, b]; pin 5 = s;

/** Outputs **/ pin 23 = y;

Programa

/** Funcin Mux 2 a 1 **/ y = (a & (s:0)) # (b & (s:1));

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Parte de un archivo JEDEC

Numero de Fusible

1 fuse blown
0 fuse intact

Comentario

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Cabecera y Final de un archivo JEDEC

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Gracias

Juan Carlos Gonzales Suarez juancgonzaless@yahoo.com