Trabajo encargado Diseo Electrnico 1. Describa los cinco tipos de unidades de diseo en VHDL. Entity declaration (declaracin de entidad).

Architecture (arquitectura). Configuration (configuracin). Package declaration (declaracin de paquete). Package body (cuerpo de paquete). 1. Determine cules son las unidades de diseo necesarias para realizar un programa en VHDL. Las ms necesarias son: declaracin de entidad, paquete y configuracin. 2. Mencione las unidades de diseo primarias y secundarias. Declaracin de entidad, paquete y configuracin son la unidades primarias, mientras que la arquitectura y el cuerpo del paquete son unidades de diseo secundario. Declaracin de entidades 3. Describa el significado de una entidad y cul es su palabra reservada. Una entidad es la abstraccin de un circuito, ya sea desde un complejo sistema electrnico o una simple puerta lgica. La entidad nicamente describe la forma externa del circuito, en ella se enumeran las entradas y las salidas del diseo. Una entidad es anloga a un smbolo esquemtico en los diagramas electrnicos, el cual describe las conexiones del dispositivo hacia el resto del diseo. Define externamente al circuito o subcircuito. Nombre y nmero de puertos, tipos de datos de entrada y salida. Tienes toda la informacin necesaria para conectar tu circuito a otros circuitos.

1. En la siguiente declaracin de entidad indique:

a) b) c) d)

El nombre de la entidad: seleccin. Los puertos de entrada: x. El puerto de salida: f. El tipo de dato:std_logic_vector.

6.- seale cuales de los siguientes identificadores son correctos o incorrectos, colocando en lneas de respuesta la letra C o T respectivamente. Llogico desp_lazac Con_trol n_ivel.....c Pagina architecture.c Registro s_uma#.............t 2suma res ta.t 7.- declare la entidad para el siguiente ciruito.

Library ieee; Use ieee.std_logic_1164.all; Entity DEMO is port ( A,B:in std_logic; D:out std_logic); end DEMO; 8.-declare la identidad para el siguiente circuito.

Library ieee; Use ieee.std_logic_1164.all; Entity PROMEDIO is port ( A,B:in std_logic_vector(0 to 2); C:out std_logic_vector(0 to 2) ); end PROMEDIO; 9,- Describa una libreria en vhdl. Una librera en VHDL es un lugar en donde se guarda la informacin relacionada con un diseo determinado. Al comienzo de cada diseo

el compilador crea automticamente una biblioteca llamada WORK con este objetivo. Adems de esta biblioteca particular existen otras bibliotecas de tipo general que contienen un conjunto de definiciones que pueden utilizarse en cualquier diseo. Un ejemplo de biblioteca general es la llamada Library IEEE, que contiene definiciones estndar para VHDL. Para utilizar una biblioteca general es necesario escribir su nombre al inicio del programa, por eso es muy comn que en la primera lnea de un diseo en VHDL aparezca escrito "Library IEEE", de sta forma dicha biblioteca se hace visible para el diseo. 10.-indique el significado de la siguiente expresin: Use ieee.std_logic_1164.all; 11.- declare la entidad del circuito multiplexor de 4:1 utilizando la lbreria Use ieee.std_logic_1164.all;

library ieee; use ieee.std_logic_1164.all; entity mux4x1 is port (E0,E1,E2,E3,S0,S1:in std_logic; F:out std_logic); end mux4x1; 12) Mediante un estilo funcional, programe en VHDL el funcionamiento de una lama para para cdigo morse que encienda la luz al presionar un botn y la apague al soltarlo a) library ieee; use ieee.std_logic_1164.all; entity codigo_morse is port(

a,b,c,d:in std_logic; f:out std_logic ); end codigo_morse; architecture funcional of codigo_morse is begin f<='1'when(a='0' and b='0' and c='1' and d='1')else '1'when(a='0' and b='1' and c='1' and d='0')else '1'when(a='0' and b='0' and c='1' and d='1')else '1'when(a='1' and b='1' and c='0' and d='0')else '0'when(a='0' and b='0' and c='0' and d='1')else '0'when(a='0' and b='0' and c='1' and d='0')else '0'when(a='0' and b='1' and c='0' and d='0')else '0'; end funcional; b)

c)

13) Con un estilo funcional, programe en VHDL el funcionamiento del motor de un ventilador en que el motor gire en un sentido al presionar el botn a en direccin contraria al oprimir b. a) library ieee;

use ieee.std_logic_1164.all; entity ventilador is port( a,b:in bit;selec1,selec2:in bit;salida:out bit); end ventilador; architecture funcional of ventilador is begin process(a,b,selec1,selec2) begin if(selec1='0')then salida<=a; else salida<=b; end if; if(selec2='0')then salida<=b; else salida<=a; end if; end process; end funcional; b)

c) c.1) Giro del Ventilador en una direccin

c.2) Giro del Ventilador en direccin Contraria

14.-con base a la tabla de verdad y mediante la declaracin when else describa el funcionamiento de las siguientes entradas nor, nor exclusivo. Nor library ieee; use ieee.std_logic_1164.all; entity com_nor is port( a,b:in std_logic; f:out std_logic); end com_nor; architecture funcion of com_nor is begin f<='1'when(a='0' and b='0')else '0'; end funcion;

Nor exclusivo library ieee; use ieee.std_logic_1164.all; entity com_xnor is port( a,b:in std_logic; f:out std_logic); end com_xnor; architecture funcion of com_xnor is begin f<='1'when(a='0' and b='0')else '1'when(a='1' and b='1')else

'0'; end funcion;