Tutorial WARP 6.

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Introduccin
Este es un tutorial sobre la utilizacin de Warp 6.3. Describe los pasos a seguir para la creacin de un proyecto, agregar archivos VHDL o Verilog segn sea el caso, compilarlos y simularlos. Esta herramienta genera entre otros archivos, aquel que ha de ser cargado en la GAL o PAL, es decir, el archivo con extensin JEDEC.

Edicin de manera externa un archivo VHDL. Con la finalidad de ilustrar la manera de editar y agregar un archivo VHDL a un proyecto realizado en Galaxy, se tomar como ejemplo un sumador de 2 bits con acarreo (carry) de entrada y de salida. A continuacin se muestra el diagrama a bloques del sumador completo de dos bits (Full_Adder).

A continuacin se muestra el cdigo VHDL para el sumador. Hay que editarlo en el NOTEPAD y guardar este archivo con el nombre Full_Adder.vhd. No olvide darle la extensin vhd. Si lo deja con la extensin TXT de los archivos NOTEPAD, Galaxy no lo reconocer como archivo vhd.

library ieee; use ieee.std_logic_1164.all; use work.std_arith.all; entity sumador is port(a,b,Cin: in std_logic; suma,Cout: out std_logic); end sumador;

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architecture arq_sum of sumador is begin suma <= a xor b xor Cin; Cout <= (a and b) or ((a xor b) and Cin); end arq_sum; Ahora cree una carpeta llamada Full_Adder dentro de la carpeta examples, la cual se encuentra dentro de la carpeta Warp dentro de Cypress dentro de Program Files (C:\Program Files\Cypress\Warp\examples\Full_Adder) y dentro de ella copie el archivo Full_adder.vhd que acaba de crear previamente. Creacin de un Proyecto con Warp 6.3 1. Lanzar la aplicacin de Warp 6.3. Ir a Inicio, hacer clic sobre botn izquierdo del mouse, en Todos los Programas, buscar Cypress, despus Warp 6.3 y hacer clic sobre la aplicacin Galaxy. 2. Ubicar el apuntador del mouse sobre File en la parte superior izquierda de Galaxy. Hacer clic con el botn izquierdo del mouse sobre New. Aparecer la ventana New con tres diferentes opciones: a. Text File b. Project (Tarjet - Device) c. Project (Tarjet - Library) Seleccionar la opcin Project (Tarjet - Device) y despus hacer clic sobre OK. Entonces aparecer la ventana Project Information. Como se va a trabajar en este tutorial con un diseo basado en VHDL, entonces hacer lo siguiente: a. En la opcin Project Type seleccionar VHDL. b. En Project Name dar el nombre del proyecto, en este caso lo nombraremos: Full_Adder. c. En la opcin Project Path, dar la ruta donde se encuentra la carpeta donde se almacenar el proyecto, en nuestro caso es: C:\ProgramFiles\Cypress\Warp\examples\Full_Adder. La ventana debe ser similar a la figura Project_Information.

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Figura Project_Information.

Hacer clic sobre el botn Next y aparecer la ventana Add Files Project. Esta ventana muestra dos recuadros. En el primero, el de Files in the Project directory, muestra los archivos VHDL que estn en la carpeta proyecto. Seleccionar con el apuntador del mouse el archivo Full_Adder y seguido de ello hacer clic en el botn Add. Entonces en el recuadro titulado Files in the Project deber aparecer el archivo seleccionado. El aspecto de su ventana ser similar al de la ventana Add_Files_Project.

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Figura Add_Files_Project.

Hacer clic en el botn Next y aparecer la ventana Select Target Device. Aqu se debe escoger el dispositivo que se utilizar. Seleccionar el dispositivo PALCE16V8L-25PC de Atmel localizado en SPLD SmallPLDS de la familia c16v8, que es el que se utilizar para este tutorial. A continuacin hacer clic en el botn de Finish. Finalmente aparecer una ventana preguntando si se desea salvar el nuevo proyecto (Do you want to save the new Project?) a lo que se responder de manera afirmativa haciendo clic sobre el botn Yes. Ahora deber aparecer la ventana de con el proyecto y el archivo de diseo. Posicionar el apuntador del mouse sobre el archivo Full_Adder.vhd y hacer clic con el botn izquierdo sobre dicho archivo, ver figura proyecto. Despus, hacer clic con el botn izquierdo del mouse en la Project y seleccionar la opcin Set Top. Note que el icono del archivo Full_adder.vhd ahora tiene un rectngulo rojo indicando que este archivo se convierte en el archivo principal. Dar doble clic sobre el icono del archivo principal (Full_Adder.vhd) y en el recuadro del lado derecho aparecer el archivo Full_Adder.vhd editado. Compilacin Ir al men Compile de la barra de mens hacer clic con el botn izquierdo y seleccionar la opcin Project, haciendo clic con el botn izquierdo del mouse. Si no se tiene error alguno en la sintaxis del archivo, se ver una ventana similar a la de la figura proyecto.

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Figura Proyecto

En caso de existir algn error o advertencia (Warning), estos sern mostrados en la parte inferior de la ventana, en la pestaa de errores. Identificar los errores, corregirlos y compilar de nuevo hasta no tener errores. Simulacin Seguido de una compilacin sin errores, el siguiente paso es la simulacin. Para ello hay que seleccionar, haciendo clic con el botn izquierdo en la opcin Active-HDL Simule del men Tools en la barra de mens (parte superior). En ese momento se lanzar la aplicacin Active-HDL Simule, la cual lleva a cabo la simulacin de un proyecto compuesto de archivos VHDL o Verilog. Deber de ver una ventana similar a la de la figura Simulacin. Estando abierta dicha aplicacin, hay que habilitar el men File en la barra de herramientas en la parte superior izquierda. Hacer clic con el botn izquierdo del mouse sobre Open VHDL y seleccionar el archivo Full_Adder.vhd que se desea simular. Automticamente iniciar un proceso de enlace y compilacin del mismo, generando una ventana similar a la de la figura Simulacin.
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Figura Simulacin

Una vez realizado este proceso, seleccionar la opcin Add Signals del men WaveForms de la barra de mens, y aparecer una ventana parecida a la de la figura Add_Signals. Esta ventana se divide en dos columnas. La columna de la derecha muestra las diferentes libreras o bibliotecas utilizadas en el diseo y la columna de la derecha muestra las diferentes entradas y salidas del diseo. Identificar las entradas del diseo, que en este caso son: a, b y Cin; y las salidas son: Cout y Suma.

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Figura Add-Signals

Hacer doble clic con el botn izquierdo del mouse en cada una de las seales de entrada y salida del diseo (a, b, Cin, Cout y Suma) y finalmente hacer clic sobre el botn Add ubicado en la parte inferior central. El aspecto de la ventana de Active-HDL Sim deber ser similar a la figura Signals_added.

Figura Signals_added

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A continuacin hay que agregar los valores a cada una de las seales de entrada. Para ello, hay que situar el cursor del mouse sobre alguna de las seales de entrada, digamos la seal de entrada a, y presionar ahora botn derecho del mouse y aparecer una persiana con diferentes opciones, seleccionar con el botn izquierdo del mouse la de Stimulators. Esta accin generar la ventana Stimulators. Seleccionar dentro de esta ventana la seal a, seguido de ello ir a la seccin Stimulator Type y escoger el modo formula. Dentro del recuadro de Enter formula introducir lo siguiente: 0 0ns, 1 20ns, 0 40ns, 1 60ns. Hacer clic sobre al botn Apply y notar que la entrada a en el recuadro de la izquierda ahora est marcada. La sintaxis utilizada es <valor> <tiempo>, <valor> <tiempo>. Donde el parmetro valor indica el valor deseado tenga la seal. Y el parmetro tiempo indica el intervalo de tiempo que se desea tenga la seal. La , es slo para separar diferentes valores. As que, en este caso, los valores dados son 0 en 0 nano segundos, 1 durante 20 nano segundos, de nuevo 0 a partir de 40 nano segundos etc. Para la entraba b, realizar un proceso similar al de la entrada a pero con los valores: 0 0ns, 1 20ns, 1 40ns, 1 60ns. Para la entada Cin, en el recuadro Stimulator type, seleccionar la opcin Value y en el recuadro Force value seleccionar 0. Finalmente hacer clic sobre el botn Apply. La ventana Stimulators deber ser similar a la figura Stimulators. Finalmente, hacer clic con el botn izquierdo del mouse sobre el botn Close.

Figura Stimulators

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