PC

ADDR
1
0
Memoria de MUX
instrucciones + PCSrc

DR
IF/ID

16
Control

RB
RA

RW
Extensión RegWrite

busW
de signo Banco de
registros

32
busA

busB
M

EX
WB
ID/EX

RegDst
1
0
MUX

6
ALUSrc
1
0

MUX <<2
Control de
ALU
ALU +
Zero
M
WB
EX/MEM

Branch

DW
ADDR

MemWrite
Ruta de datos segmentada v1

Memoria de
datos
MemRead
DR
WB
MEM/WB

MemtoReg
0
1

MUX
 Ruta con nombres de registros
PCSrc

ID/EX
0 C_WB_EX EX/MEM
C_WB_MEM
MUX

Control
C_MEM_EX
1 IF/ID MEM/WB
C_EX_EX C_MEM_MEM C_WB_WB
PC4_ID PC4_EX
@ Salto

+
+

<<2
4

RegWrite
Branch
BusA_EX

MemWrite
IR

MemtoReg
RA

ALUSrc
PC

Z_MEM
instrucciones

ADDR busA MDR

Memoria de

Banco de
registros

RB Zero

ALU

Memoria de
DR busB
0 1
ADDR DR

datos
RW

MUX

MUX
busW ALU_out_MEM
BusB_EX 1 0
DW
Inm_ext_EX
Extensión

Control de
de signo

16 32 6 BusB_MEM
ALU MemRead ALU_out_WB
Reg_Rt_EX
0
MUX

Reg_Rd_EX 1 RW_MEM RW_WB

RegDst