2. Hay varias características de VHDL que debe conocer antes de seguir adelante.

Aunque
rara vez es una buena idea que las personas memoricen algo, debe memorizar los conceptos
básicos presentados en esta sección. Esto debería ayudar a eliminar algo de la monotonía
involucrada en el aprendizaje de un nuevo lenguaje de programación y sentar las bases que le
permitirán crear código fuente VHDL visualmente agradable y bueno.

2.1

Sensibilidad de mayúsculas y minúsculas VHDL no distingue entre mayúsculas y minúsculas. Esto

significa que las dos afirmaciones que se muestran en el Listado 2.1 tienen exactamente el mismo
significado (sin embargo, no se preocupe por lo que significa realmente la afirmación). Tenga en
cuenta que el Listado 2.1 muestra un ejemplo de distinción entre mayúsculas y minúsculas de
VHDL y no buenas prácticas de codificación de VHDL.

2.2

Espacio en blancoVHDL no es sensible a los espacios en blanco (espacios y tabulaciones) en el

documento de origen. Las dos afirmaciones del Listado 2.2 tienen exactamente el mismo
significado. Una vez más, el Listado 2.2 no es un ejemplo de un buen estilo de codificación VHDL.
Tenga en cuenta que el Listado 2.2 indica una vez más que VHDL no distingue entre mayúsculas y
minúsculas.

2.3

Comentarios Los comentarios en VHDL comienzan con el símbolo “--” (dos guiones consecutivos).
El sintetizador VHDL ignora cualquier cosa después de los dos guiones y hasta el final de la línea en
la que aparecen los guiones. El listado 2.3 muestra dos tipos de estilos de comentarios.
Desafortunadamente, no hay comentarios de estilo bloque (comentarios que abarcan varias líneas
pero que no requieren marcas de comentario en cada línea) disponibles en VHDL.
El uso apropiado de los comentarios aumenta tanto la legibilidad como la comprensibilidad del
código VHDL. La regla general es comentar cualquier línea o sección de código que pueda no ser
clara para un lector de su código además de usted mismo. El único uso inapropiado de un
comentario es afirmar algo que es evidentemente obvio. Es difícil imaginar un código que tenga
muy pocos comentarios, así que no seas tímido: usa muchos comentarios. La investigación ha
demostrado que usar muchos comentarios apropiados es en realidad un signo de gran
inteligencia.

2.4

ParéntesisVHDL es relativamente laxo en su requisito de usar paréntesis. Al igual que otros

lenguajes informáticos, existen algunas reglas de precedencia asociadas con los distintos
operadores en el lenguaje VHDL. Aunque es posible aprender todas estas reglas y escribir un
código fuente VHDL inteligente que asegure que los lectores de su código se rasquen la cabeza,
una mejor idea es practicar el uso liberal de paréntesis para asegurarse de que el lector humano
de su código fuente comprenda el propósito del código. . Una vez más, las dos afirmaciones que
aparecen en el Listado 2.4 tienen el mismo significado. Tenga en cuenta que se han agregado
espacios en blanco adicionales junto con los paréntesis para que la declaración inferior sea más
clara.

2.5

Sentencias VHDL De manera similar a otros lenguajes informáticos algorítmicos, cada sentencia
VHDL termina con un punto y coma. Este hecho ayuda cuando se intenta eliminar los errores de
compilación de su código, ya que los puntos y comas a menudo se omiten durante la codificación
inicial. Entonces, el principal desafío es saber qué constituye una declaración VHDL para saber
cuándo incluir punto y coma. El sintetizador VHDL no es tan indulgente como otros lenguajes
cuando se colocan puntos y coma superfluos en el código fuente.

2.6

Sentencias if, case y loop Como pronto descubrirá, el lenguaje VHDL contiene sentencias if, case y
loop. Una fuente común de frustración que ocurre cuando se aprende VHDL son los errores
clásicos relacionados con estas declaraciones. Recuerde siempre las reglas que se indican a
continuación al escribir o depurar su código VHDL y se ahorrará mucho tiempo. Tome nota de esta
sección como una que desee volver a leer una vez que haya tenido una introducción formal a estas
declaraciones en particular.

-Cada declaración si tiene un componente entonces correspondiente

-Cada sentencia if termina con un fin si;

-Si necesita usar otro ifconstruct, la versión VHDL iselsif

-Cada declaración de caso se termina con un caso final;

-Cada declaración de bucle tiene un bucle final correspondiente; declaración

En general, no debe preocuparse demasiado por memorizar la sintaxis del código, ya que es
probable que utilice un editor lo suficientemente sofisticado como para tener código

14Capítulo 2: VHDL Invariantssnippets (a saber, Gedit1). Un buen programador se distingue por

otros medios además de recordar perfectamente la sintaxis del código.

2.7

Identificadores Un identificador se refiere al nombre dado a varios elementos en VHDL. Ejemplos

de identificadores en lenguajes de alto nivel incluyen nombres de variables y nombres de
funciones. Los ejemplos de identificadores en VHDL incluyen nombres de variables, nombres de
señales y nombres de puertos (todos los cuales se discutirán pronto). A continuación se enumeran
las reglas estrictas y blandas (es decir, debe seguirlas o debe seguirlas), con respecto a los
identificadores VHDL.

-los identificadores deben ser autodescriptivos. En otras palabras, el texto que aplique a los
identificadores debe brindar información sobre el uso y el propósito del elemento que representa
el identificador.

-Los identificadores pueden ser tan largos como desee (contener muchos caracteres). Los nombres
más cortos facilitan la lectura del código, pero los nombres más largos presentan más información.
Depende del programador elegir una longitud de identificador razonable

-Los identificadores solo pueden contener una combinación de letras (A-Z y a-z), dígitos (0-9) y el
carácter de subrayado ("").

-Los identificadores deben comenzar con un carácter alfabético.

-Los identificadores no deben terminar con un guión bajo y nunca deben tener dos guiones bajos
consecutivos.

-El mejor identificador para una función que calcula la posición de

EarthisCalcEarthPositionocalcearthposition. Trate de ser consistente.

-El mejor identificador para una variable que almacena la antigüedad de su automóvil es
AgeMyCaroragemycar. Nuevamente, trate de ser consistente.

Recuerde, las opciones inteligentes para los identificadores hacen que su código VHDL sea más
legible, comprensible y más impresionante para sus compañeros de trabajo, superiores, familiares
y amigos. En el Listado 2.5 y en el Listado 2.6 aparecen algunos ejemplos de opciones buenas y
malas para los nombres de los identificadores.
2.8 Palabras reservadas Hay una lista de palabras a las que el lenguaje VHDL les ha asignado un
significado especial. Estas palabras especiales, generalmente denominadas palabras reservadas,
no se pueden usar como identificadores al escribir código VHDL. En el Listado 2.7 aparece una lista
parcial de palabras reservadas que tal vez quiera usar. Una lista completa de palabras reservadas
aparece en el Apéndice. Cabe destacar que en el Listado 2.7 faltan nombres de operadores
estándar como AND, OR, XOR,

2.9 Estilo de codificación VHDL El estilo de codificación se refiere a la apariencia del código fuente
VHDL. Obviamente, la libertad proporcionada por la insensibilidad a mayúsculas y minúsculas, la
indiferencia a los espacios en blanco y las reglas laxas sobre los paréntesis crea una anarquía de
codificación. Por lo tanto, el estilo de codificación enfatiza la legibilidad. Desafortunadamente, el
nivel de legibilidad de cualquier documento, particularmente el texto de codificación, es subjetivo.
Escribir código VHDL es similar a escribir código en otros lenguajes informáticos, como C y Java,
donde tiene la capacidad de hacer que el documento sea más legible sin cambiar el
funcionamiento del código. Esto se hace principalmente sangrando ciertas partes del programa,
usando autodescripción

VHDL In variantes identificadores y proporcionar comentarios adecuados cuando y donde sea

necesario. En lugar de establecer aquí un montón de reglas para que las siga en cuanto a cómo
debe verse su código, debe esforzarse por hacer que su código fuente sea legible. A continuación
se enumeran algunas ideas sobre lo que hace que el código fuente sea legible.

-Lo más probable es que si usted puede leer el código fuente de VHDL, también lo podrán leer
otras personas que necesiten leer su documento. Estas otras personas pueden incluir a alguien
que lo está ayudando a que el código funcione correctamente, alguien que le asigna una
calificación a su código o alguien que firma su cheque de pago al final del día. Estas son las
personas a las que quieres complacer. Estas personas probablemente estén muy ocupadas y más
que dispuestas a echar un vistazo superficial a su código. Un código agradable inclinará esa
subjetividad a tu favor.
-En caso de duda, su código fuente VHDL debe modelarse a partir de otro documento VHDL que
encuentre organizado y legible. Cualquier código que mire y que esté escrito en alguna parte
probablemente lo haya escrito alguien con más experiencia en VHDL que un principiante como
usted. Emule las partes buenas de su estilo mientras se encuentra en el proceso de crear un estilo
aún más legible.

-Adoptar un buen estilo de codificación lo ayuda a escribir código sin errores. Al igual que con
otros compiladores con los que tiene experiencia, encontrará que el compilador VHDL hace un
gran trabajo al saber que un documento tiene un error, pero un trabajo marginal al decirle dónde
o cuál es el error. .Usar un estilo de codificación coherente le permite encontrar errores tanto
antes de la compilación como después de que el compilador haya encontrado un error.

-Un documento con el formato correcto presenta explícitamente información sobre su diseño que
de otro modo no sería evidente. Esto es particularmente cierto cuando se utiliza una sangría
adecuada y suficientes comentarios.