1

Resumen— .

I. INTRODUCCIÓN

II. DESARROLLO DE LA PRACTICA

A) Multiplicador de 3 bits
Para generar un multiplicador primero se tiene que saber que
un el multiplicando se multiplica por cada bit
del multiplicador, empezando desde el bit menos
significativo. Cada multiplicación de esta manera produce un
producto parcial.
Un multiplicador de dos números de 3 bits. Tendrá dos
entradas A y B, que podrán tomar los valores del 0 al 7. El
resultado se mostrará en 6 leds, que tomara como mínimo
valor 0, y como máximo valor 49. Figure 3: Continuación del código

Figure 1: Representación de multiplicador de 3 bits

B) Programación en VHDL

Figure 4: Continuación 2 del código

Figure 5: Parte final del código

Figure 2: Código en VHDL del multiplicador de 3 bits

Para este código se realizaron estancias del sumador

completo y del medio sumador para a completar la
multiplicación de 3 bits siguiendo el esquema de la figura 1,
se utilizaron 6 entradas, 6 salidas, y 13 señales.

C) Programación de puertos para tarjeta FPGA


 2

Figure 6: Puertos FPGA

Figure 9: Multiplicacion 6 por 2 en FPGA

Para la multiplicación de 4 (en binario 100) por 4.

Figure 7: Programacion aceptada en FPGA

D) Pruebas con la simulación y FPGA

Para la multiplicación de 6 (en binario 110) por 2 (en binario

010).

Figure 10: Simulación multiplicacion 4 por 4

Figure 8:Simulación multiplicacion 6 por 2
 3

Figure 13: Multiplicacion 6 por 5 en FPGA

Figure 11: Multiplicacion 4 por 4 en FPGA Para la multiplicación de 5 (en binario 101) por 5.

Para la multiplicacion de 6 (en binario 110) por 5 en binario

(101).

Figure 14: Simulacion Multiplicacion 5 por 5

Figure 12: Simulacion ultiplicacion 6 por 5

 4

Figure 15: Multiplicacion 5 por 5 en FPGA

Para la multiplicación de 3 (en binario 011) por 2 (en binario Figure 17: Multiplicación 3 por 2 en FPGA
010).

Figure 18: Respuestas de multiplicación en binario

III. CONCLUSIONES

Figure 16: Simulación multiplicacion de 2 por 3