PRIMERA ACTIVIDAD EVALUABLE

1: Asignatura: FUNDAMENTOS de SISTEMAS DIGITALES

2: Título de la Actividad:
Diseño, Implementación, Simulación y Validación de un Circuito en Lógica Combinacional

3: Datos personales:
- Nombre y Apellidos:
- DNI:
- Centro asociado:

4: Código de la actividad que le ha correspondido realizar: A-E-1_065

5: Enunciado.

Enunciado A-E-1_065

Disponemos de una palabra de 4 bits (P3, P2, P1 y P0) y de una señal adicional, x, con las que
queremos controlar el funcionamiento de una Unidad Aritmético Lógica, pero la programación de la
ALU no depende directamente de estas señales sino de la paridad o no de la palabra junto con el
valor “0” o “1” de la variable x. Así, el criterio para controlar las operaciones que realiza la ALU
sobre las 2 palabras de 4 bits [A(A3, A2, A1, A0) y B(B3, B2, B1, B0)] es el siguiente:
a) Si la palabra es par y x=1, la ALU hace la operación aritmética sin acarreo A PLUS AB .
b) Si la palabra es par y x=0, la ALU hace la operación lógica A+ B .
c) Si la palabra es impar y x=1, la ALU hace la operación aritmética con arrastre
A PLUS B PLUS 1.
d) Si la palabra es impar y x=0 entonces la ALU debe ponerse a 0.

Diseñe el circuito del codificador y úselo para controlar las operaciones de la ALU que se han
especificado.

SOLUCIÓN:

6: Diseñe los distintos bloque funcionales y explique los pasos seguidos en cada bloque.
6.1.- Comparador de paridad de las palabras y activador del acarreo:

El primero de los bloques a diseñar es el comparador de la paridad de la palabra, de

forma que nos de un resultado en alta o en baja dependiendo si la palabra es impar o par
respectivamente. Para palabras de 4 bits tenemos lo siguiente:
Sabiendo que para detectar la paridad necesitamos contar cuantos "0" y "1" tiene la
palabra, al ser una palabra de 4 bits y para facilitar la comparación la dividimos en 2 palabras

pág. 1
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de 2 bits, de forma que cada una de ellas tiene (0,0) o (1,1) si es par y como resultado nos da
(0), y (0,1) o (1,0) si es impar y como resultado nos da (1). Según la tabla de la verdad para
esta comparativa:

ENTRADAS FUNCIÓN
A B A̅ B̅ A·B̅ + A̅ ·B
0 0 1 1 0
0 1 1 0 1
1 0 0 1 1
1 1 0 0 0

Cogemos los Minterm fm = A·B̅ + A̅ ·B y vemos que esta función corresponde a la de OR

exclusivo (X-OR), de tal forma que si la sumamos a los otros dos bits (C y D) y volvemos a
realizar la función tenemos:

F = ((A·B̅ + A̅ ·B)·(C·D̅ + C̅·D)) + ((A·B̅ + A̅ ·B) (C·D̅ + C̅·D)) = (A ⊕ B) ⊕ (C ⊕ D)

Y, como resultado conseguimos ver si la suma de las dos letras es par o impar, siendo
este el valor final que buscamos en la palabra de 4 bits.

La única función que tenemos con acarreo se da cuando X = 1 y P = 0 (denominaremos

P a la salida de la función paridad), por lo que diseñamos una entrada al acarreo de forma que:

ENTRADAS FUNCIÓN
P X P̅ ·X
0 0 0
0 1 1
1 0 0
1 1 0

Siendo esta la función AND con la entrada de P negada y cuya salida conectaremos
directamente a la entrada del acarreo de la ALU.

6.2.- Activador de la parte lógica de la ALU:

Una vez resuelto el problema de la paridad, se nos platea la modificación del tipo de
operación dependiendo de una señal externa llamada X, la cual modificará el comportamiento
de la ALU simultáneamente y en compañía de la señal de paridad.

La señal en alta es la que coloca a la ALU en "función lógica", en este caso cuando X =
0, por lo que diseñamos un nuevo bloque que cumple la siguiente función:

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ENTRADAS FUNCIÓN
P X X̅
0 0 1
0 1 0
1 0 1
1 1 0

Cogemos los Minterm fm = P̅ · X̅ + P · X̅ que por el teorema de la absorción nos da X̅,

aunque en este caso se ve a simple vista. Como la activación de la "función lógica" nos lo da
una entrada en alta, sólo tenemos que conectar un inversor a la salida de X y conectarlo
directamente a la entrada (M) de la ALU, que es la que se encarga de la misma.

Cabe destacar que desde un principio podríamos obviar la señal de P ya que coinciden
los dos estados de X (0 y 1) con los dos estados de P (0 y 1) siendo el orden indiferente, tal
como se refleja en el ejercicio.

Como nota, añadir que la operación lógica F = 0 sería equivalente a la operación

aritmética con acarreo F = Cero. En este caso deberíamos modificar la entrada de la señal X, de
forma que cuando P =1 y X = 0 la señal de salida fuera 0 y esto nos haría el circuito un poco
más complicado, por eso he decidido usar la primera opción.

6.3.- Activador de las funciones dependiendo de su paridad y de X:

Teniendo solucionado el acarreo y la activación o no de la función lógica, sólo nos

queda configurar las funciones correspondientes que realizará la ALU y que dependen
directamente de las señales de paridad y la externa X.
Como tenemos dos variables, de las que dependen cuatro entradas de 4 bits
configuramos estas de forma que, según el valor de las entradas, diseñamos el circuito para
darle el valor de salida independientemente a cada uno de los 4 bits.

Diseño del circuito para establecer las funciones de la ALU

ENTRADAS TERMINOS FUNCIÓN EN LA ALU

P X S3 S 2 S1 S0 Funcion lógica Sin Acarreo Con Acarreo
0 0 1 1 0 1 F = A + B̅ - -
0 1 0 1 0 0 - F = A PLUS AB̅ -
1 0 0 0 1 1 F=0 - -
1 1 1 0 0 1 - - F = A PLUS B PLUS 1

Cogemos y analizamos separadamente cada una de las columnas ordenadas por

términos del 1º al 4º.

3
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1r término - S3:
ENTRADAS FUNCIÓN
P X P̅ ·X̅ + P·X
0 0 1
0 1 0
1 0 0
1 1 1

Cogemos los Minterm:

fm = P̅ · X̅ + P · X

Comprobamos que no se puede reducir más la expresión. Diseñamos el circuito con dos
puertas AND, una de ellas con las entradas negadas y sumamos el resultado de las dos con una
puerta OR. La salida la conectamos a la ALU en S3.

2º término - S2:

ENTRADAS FUNCIÓN
P X P̅
0 0 1
0 1 1
1 0 0
1 1 0

A simple vista observamos que la función es la negada de P, es decir:

F = P̅

De esta forma, para el segundo término, no tenemos más que negar P y conectarla a la
ALU en S2.

3r término - S1:

ENTRADAS FUNCIÓN
P X P·X̅
0 0 0
0 1 0
1 0 1
1 1 0

Para el tercer término cogemos el Minterm:

fm = P · X̅

4
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Comprobamos que no se puede reducir y diseñamos el circuito de forma que utilizamos

una puerta AND invirtiendo la entrada de X y, seguidamente, conectamos la salida en el puerto
S1 de la ALU.

4º término - S0:

ENTRADAS FUNCIÓN
P X P + X̅
0 0 1
0 1 0
1 0 1
1 1 1

En esta ocasión cogemos el Maxterm fM = P + X̅ y comprobamos que no puede reducir, así nos
queda:
F = P + X̅

Obteniendo el circuito correspondiente mediante un OR negando la entrada X y

conectamos en S0.

7: Presente los esquemas de cada uno de los bloques funcionales por separado y el del
circuito completo.

7.1.- Bloque 1 – Activación de la función lógica:

7.2.- Bloque 2 – Detección de paridad:

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7.3.- Bloque 3 – Activador del acarreo:

7.4.- Bloque 4 – Selección del primer término:

7.5.- Bloque 5 – Selección del segundo término:

7.6.- Bloque 6 – Selección del tercer término:

7.7.- Bloque 7 – Selección del cuarto término:

6
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7.8.- Circuito completo:

8: Especifique los parámetros de los componentes utilizados.

8.1.- Diseño de las palabras de 4 bits:

Para el diseño de las palabras utilizamos 1 señal fija en baja (LO) conectada a los bits
A2, A3 y B2, B3 y 4 relojes digitales "DigClock" con una señal de reloj tal que, cada uno dobla a
la de su predecesor. Así pues, tenemos 4 relojes denominados P0, P1, P2 y P3 que gracias a sus
diferentes velocidades nos formarán un espectro de señales en alta y en baja de tal forma, que
cubriremos todas las combinaciones posibles. Estas velocidades son:

DigClock OnTime OffTime

P0 0,5 uS 0,5 uS
P1 1,0 uS 1,0 uS
P2 2,0 uS 2,0 uS
P3 4,0 uS 4,0 uS

7
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8.2.- Diseño de la señal X:

En este caso también utilizamos un “DigClock” con una señal que es la mitad que P0 para
que X este en sus dos fases en cada una de los 4 bits:

DigClock OnTime OffTime

X 0,25 uS 0,25 uS

9: Represente el cronograma del funcionamiento del circuito completo (debe representar

todas las señales de entrada, control y salida).

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10: Tabla de verdad práctica (obtenida a partir del cronograma).

Tabla de la verdad Práctica
X P S3 S2 S1 S0 F3 F2 F1 F0 B1 B0 A1 A0 M CN
0 0 1 1 0 1 1 1 1 1 0 0 0 0 1 0
1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1
0 1 0 0 1 1 0 0 0 0 0 0 0 1 1 0
1 1 1 0 0 1 0 0 1 0 0 0 0 1 0 0
0 1 0 0 1 1 0 0 0 0 0 0 1 0 1 0
1 1 1 0 0 1 0 0 1 1 0 0 1 0 0 0
0 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0
1 0 0 1 0 0 0 1 1 0 0 0 1 1 0 1
0 1 0 0 1 1 0 0 0 0 0 1 0 0 1 0
1 1 1 0 0 1 0 0 1 0 0 1 0 0 0 0
0 0 1 1 0 1 1 1 1 1 0 1 0 1 1 0
1 0 0 1 0 0 0 0 0 1 0 1 0 1 0 1
0 0 1 1 0 1 1 1 1 0 0 1 1 0 1 0
1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1
0 1 0 0 1 1 0 0 0 0 0 1 1 1 1 0
1 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0
0 1 0 0 1 1 0 0 0 0 1 0 0 0 1 0
1 1 1 0 0 1 0 0 1 1 1 0 0 0 0 0
0 0 1 1 0 1 1 1 0 1 1 0 0 1 1 0
1 0 0 1 0 0 0 0 1 0 1 0 0 1 0 1
0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 0
1 0 0 1 0 0 0 0 1 0 1 0 1 0 0 1
0 1 0 0 1 1 0 0 0 0 1 0 1 1 1 0
1 1 1 0 0 1 0 1 1 0 1 0 1 1 0 0
0 0 1 1 0 1 1 1 0 0 1 1 0 0 1 0
1 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1
0 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0
1 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0
0 1 0 0 1 1 0 0 0 0 1 1 1 0 1 0
1 1 1 0 0 1 0 1 1 0 1 1 1 0 0 0
0 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0
1 0 0 1 0 0 0 0 1 1 1 1 1 1 0 1

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11: Explique detalladamente cómo se realizan las operaciones pedidas.

11.1.- Operación -> F = A + B̅ :

La operación es la operación lógica A OR B̅ y se realiza:

ENTRADAS FUNCIÓN
A B̅ A + B̅
0 1 1
0 0 0
1 1 1
1 0 1

11.2.- Operación -> F = A PLUS AB̅ :

La operación es la suma aritmética A + AB̅ y se realiza:

ENTRADAS FUNCIÓN
A B̅ AB̅ A + AB̅ Cacarreo
0 1 0 0 0
0 0 0 0 0
1 1 1 0 1
1 0 0 1 0

1 + 1 = 0 más 1 de acarreo

11.3.- Operación -> F = A PLUS B PLUS 1:

La operación es la suma aritmética A + B + 1 y se realiza:

ENTRADAS FUNCIÓN
A B A+B CA + B A+B+1 CA + B + 1
0 0 0 0 1 0
0 1 1 0 0 1
1 0 1 0 0 1
1 1 0 1 0 1

11.4.- Operación -> F = 0:

La operación F = 0 se realiza:

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ENTRADAS FUNCIÓN
A B F=0
0 0 0
0 1 0
1 0 0
1 1 0

12: Tabla de verdad teórica (obtenida realizando las operaciones correspondientes).

Tabla de la verdad Teórica para F = A + B̅

Palabras Función F = A + B̅ Ctrl Selección
A0 A1 A2 A3 B0 B1 B2 B3 F0 C1 F1 C2 F2 C3 F3 C4 CN+4 P X CN M S3 S2 S1 S0
0 0 0 0 0 0 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
1 0 0 0 0 0 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
0 1 0 0 0 0 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
1 1 0 0 0 0 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
0 0 0 0 1 0 0 0 0 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
1 0 0 0 1 0 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
0 1 0 0 1 0 0 0 0 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
1 1 0 0 1 0 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
0 0 0 0 0 1 0 0 1 x 0 x 1 x 1 x x 0 0 0 1 1 1 0 1
1 0 0 0 0 1 0 0 1 x 0 x 1 x 1 x x 0 0 0 1 1 1 0 1
0 1 0 0 0 1 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
1 1 0 0 0 1 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
0 0 0 0 1 1 0 0 0 x 0 x 1 x 1 x x 0 0 0 1 1 1 0 1
1 0 0 0 1 1 0 0 1 x 0 x 1 x 1 x x 0 0 0 1 1 1 0 1
0 1 0 0 1 1 0 0 0 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
1 1 0 0 1 1 0 0 1 x 1 x 1 x 1 x x 0 0 0 1 1 1 0 1
Siendo C el acarreo de cada bit correspondiente. En este caso no existe.

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Tabla de la verdad Teórica para F = A PLUS AB̅

Palabras Función F = A PLUS AB̅ Ctrl Selección
A0 A1 A2 A3 B0 B1 B2 B3 F0 C1 F1 C2 F2 C3 F3 C4 CN+4 P X CN M S3 S2 S1 S0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0
1 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0
0 1 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 1 1 0 0 1 0 0
0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0
1 0 0 0 1 0 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0
0 1 0 0 1 0 0 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0
1 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 0 1 0 0
0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0
1 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0
0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0
1 1 0 0 0 1 0 0 0 1 0 1 1 0 0 0 1 1 0 0 1 0 0
0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0
1 0 0 0 1 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0
0 1 0 0 1 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0
1 1 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1 0 0
Siendo C el acarreo de cada bit correspondiente.

Tabla de la verdad Teórica para F = A PLUS B PLUS 1

Función F = A PLUS B PLUS
Palabras 1 Ctrl Selección
A0 A1 A2 A3 B0 B1 B2 B3 F0 C1 F1 C2 F2 C3 F3 C4 CN+4 P X CN M S3 S2 S1 S0
0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 1
1 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0 1
0 1 0 0 0 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0 1
1 1 0 0 0 0 0 0 0 1 0 1 1 0 0 1 1 0 0 1 0 0 1
0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0 1
1 0 0 0 1 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0 1
0 1 0 0 1 0 0 0 0 1 0 1 1 0 0 1 1 0 0 1 0 0 1
1 1 0 0 1 0 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1
0 0 0 0 0 1 0 0 1 1 0 0 0 1 1 0 0 1 0 0 1
1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 1 0 0 1
0 1 0 0 0 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1
1 1 0 0 0 1 0 0 0 1 1 1 0 0 1 1 0 0 1 0 0 1
0 0 0 0 1 1 0 0 0 1 0 1 1 0 0 1 1 0 0 1 0 0 1
1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1
0 1 0 0 1 1 0 0 0 1 1 1 0 0 1 1 0 0 1 0 0 1
1 1 0 0 1 1 0 0 1 1 1 0 0 1 1 0 0 1 0 0 1
Siendo C el acarreo de cada bit correspondiente.

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Apellidos, nombre:
DNI:

Tabla de la verdad Teórica para F = 0

Palabras Función F = 0 Ctrl Selección
A0 A1 A2 A3 B0 B1 B2 B3 F0 C1 F1 C2 F2 C3 F3 C4 CN+4 P X CN M S3 S2 S1 S0
0 0 0 0 0 0 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
1 0 0 0 0 0 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
0 1 0 0 0 0 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
1 1 0 0 0 0 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
0 0 0 0 1 0 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
1 0 0 0 1 0 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
0 1 0 0 1 0 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
1 1 0 0 1 0 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
0 0 0 0 0 1 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
1 0 0 0 0 1 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
0 1 0 0 0 1 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
1 1 0 0 0 1 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
0 0 0 0 1 1 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
1 0 0 0 1 1 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
0 1 0 0 1 1 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
1 1 0 0 1 1 0 0 0 x 0 x 0 x 0 x x 1 0 0 1 0 0 1 1
Siendo C el acarreo de cada bit correspondiente. En este caso no existe.

13
Apellidos, nombre:
DNI:

13: Verifique que el circuito funciona correctamente mediante la comparación de ambas

tablas de verdad o comprobando algunos de los resultados más significativos.

Tabla de la verdad Práctica Tabla de la verdad Teórica

P X S3 S2 S1 S0 F0 F1 F2 F3 A0 A1 B0 B1 CN M P X S3 S2 S1 S0 F0 F1 F2 F3 A0 A1 B0 B1 CN M

0 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1
0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 1 0 0 1 1 0 0 1 1 0 1
1 0 0 0 1 1 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 0 1 0 1 0 1
1 1 1 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 0 1 1 0 0 1
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0 1 0 1 0 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 0 1 1 1 1 1 1 1 1 1 0 1
1 0 0 0 1 1 0 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0
1 1 1 0 0 1 0 1 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 1 1 1 0
0 0 1 1 0 1 1 1 1 1 1 0 1 0 0 1 0 1 0 1 0 0 0 1 0 0 0 1 0 1 1 0
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1 0 0 0 1 1 0 0 0 0 1 1 1 0 0 1 0 1 0 1 0 0 0 1 1 0 1 1 0 0 1 0
1 1 1 0 0 1 1 0 1 0 1 1 1 0 0 0 0 1 0 1 0 0 1 1 0 0 1 1 1 1 1 0
1 0 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 0 0 0 1 1 0 0 0 0 0 0 0 0 0 1
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0 1 0 1 0 0 0 0 0 0 0 0 1 1 1 0 1 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0
1 0 0 0 1 1 0 0 0 0 1 0 1 1 0 1 1 1 1 0 0 1 1 0 1 0 0 1 0 1 0 0
1 1 1 0 0 1 1 0 1 0 1 0 1 1 0 0 1 1 1 0 0 1 0 0 1 0 0 1 1 0 0 0
1 0 0 0 1 1 0 0 0 0 0 1 1 1 0 1 1 1 1 0 0 1 0 0 1 0 1 0 0 1 0 0
1 1 1 0 0 1 0 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 1 1 0 0 1 0 1 0 0 0
0 0 1 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 0 1 1 0 0 0 0
0 1 0 1 0 0 1 1 0 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 0
En este caso he señalado la función F = A + B̅ como referencia, pero si las comprobamos coinciden todas las funciones.

14
Apellidos, nombre:
DNI:

14: Explique los problemas/dificultades encontrados y la forma y procedimiento por el que los
ha resuelto.

El problema real del ejercicio lo he encontrado a la hora de configurar las señales de entrada
de la ALU, pues estas dependían de dos valores de dos bits, combinados de forma que nos dieran
cuatro resultados distintos siendo estos resultados de cuatro bits.

Para resolverlo, como cada una de las señales que le entran a la ALU se dividen en 4 señales de
1 bit, simplemente he diseñado una tabla de la verdad que dependiendo de los valores de entrada X y
P nos diera el resultado de un bit de cada señal S0, S1, S2 y S3. A continuación, cogiendo los Minterms o
los Maxterms, dependiendo de los resultados, simplemente los reducimos (si se puede) y diseñamos el
circuito correspondiente para ese resultado.

Este mismo método de resolución y diseño de circuito lo he utilizado para la activación de la

parte lógica y la comprobación de la paridad y posterior activación del acarreo para la realización de
las operaciones específicas.

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