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Campus Querétaro
Que presenta:
Sandoval Frías David.
Estudiante de la carrera:
Ingeniería en electrónica
Docente:
Asignatura:
Fecha:10/05/2022
DISEÑO DIGITAL VHDL
I.- Introducción:
FPGA: es el acrónimo de Field Programmable Gate Arrays y no es más que una serie
de dispositivos basados en semiconductores a base de matrices de bloques lógicos
configurables o CLB, donde además se conectan a través de lo que en el sector se
denomina como interconexiones programables.
El reloj digital: es un componente del microprocesador que emite una serie de pulsos
eléctricos a intervalos constantes llamados ciclos, estos ciclos marcan el ritmo que ha
de seguirse para la realización de cada paso para poder simular el tiempo
dependiendo de longitud de onda entre más corta más rápido y entre más larga más
lenta así pudiendo calcular segundos si se ajusta correctamente en la medida que es
aproximadamente 50MGhz.
III.- Desarrollo:
----Programa -----------------------------------------------------------------------------------------------
Library IEEE;
use ieee.std_logic_1164.all;
Entity Teclado_Matricial is
port(
Reloj: in std_logic;
);
end Teclado_Matricial;
---------------------------------
---------------------------------
DISEÑO DIGITAL VHDL
component LIB_TEC_MATRICIAL_4x4_INTESC_RevA is
GENERIC(
);
PORT(
);
begin
if rising_edge(Reloj)then
unidades_E1<=0 ;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=1 ;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=2;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=3;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=4 ;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=5;
DISEÑO DIGITAL VHDL
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=6 ;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=7 ;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=8;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=9;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=10;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=11;
DISEÑO DIGITAL VHDL
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=12;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=13;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=14;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
unidades_E1<=15 ;
decenas_E2<=unidades_E1 ;
centenas_E3<=decenas_E2;
else
unidades_E1<=unidades_E1;
decenas_E2<=decenas_E2 ;
centenas_E3<=centenas_E3;
end if;
DISEÑO DIGITAL VHDL
end if;
end process;
-------------------------
process(EDO_P )
begin
case EDO_P is
when unidades=>
display<="110";
EDO_F<=decenas;
when decenas=>
display <="101";
EDO_F<=centenas;
when centenas=>
display <="011";
EDO_F<=unidades;
end case;
end process;
PROCESS(Reloj)
BEGIN
Selection <= 0;
EDO_P<=EDO_F;
end if;
DISEÑO DIGITAL VHDL
end if;
end process;
---------------------------------
"10001110";
end tecla;
DISEÑO DIGITAL VHDL
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--Pin planner –
DISEÑO DIGITAL VHDL
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--Imágenes--
Numero extra:
IV.- Conclusiones:
• En esta práctica la considero una buena introducción mas compleja para el uso
de displays a partir del teclado matricial y a partir de las teclas seleccionadas
crean condiciones en la maquina de estados y para futuras practicas crear
condiciones dado el numero dado
DISEÑO DIGITAL VHDL
Bibliografía:
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