SISTEMAS DIGITALES

Sirgei
 BIESTABLES
•Son células elementales de memoria, capaces de almacenar un
bit de información
•Pueden adoptar dos estados estables “0” y “1””
•Clasificación:

Sincronicos
Según utilicen o no una señal de reloj
Asincronos

Por flancos (latches)

Según su forma de activación
Por nivel (flip-flop)
 BIESTABLES
R S Q(t+1) Funcion
 El biestable R-S, activo
por nivel y asincrono 0 0 Q(t) Mantiene
el estado
R Q
0 1 1 Set

S Q 1 0 0 Reset

1 1 X Prohibida
R Q

Q
S
 BIESTABLES
• El Concepto de Reloj
– El reloj es una señal de sincronización
– Determina los instantes en los que la logica
esta activa
– Es una señal cíclica con dos niveles : alto y
bajo
Nivel alto Flanco de subida

Nivel bajo

Flanco de bajada
Periodo de reloj
 BIESTABLES
C R S Q(t+1) Funcion
• Biestable R-S K
sincrono 0 X X Q(t) Mantiene
el estado
1 0 0 Q(t) Mantiene
R Q el estado
CK 1 0 1 1 Set
S Q
1 1 0 0 Reset

1 1 1 X Prohibida
 BIESTABLES
 Biestable J-K J K Q(t+1) Funcion
J K Q(t) Q(t+1) 0 0 Q(t) Mantiene
0 0 0 0 0 1 1 Jump
0 0 1 1 1 0 0 Kill
0 1 0 1 1 1 Q(t) Complementa
0 1 1 1
1 0 0 0
1 0 1 0 Q(t) Q(t+1) J K
1 1 0 1 0 0 X 0
1 1 1 0 0 1 X 1
1 0 1 X
Q(t+1) = K Q(t) + J Q(t) 1 1 0 X
 BIESTABLES
Consideraciones Temporales
• TIEMPO DE ESTABLECIMIENTO (setup ts) : tiempo
mínimo que el dato debe estar estable antes del flanco activo del
reloj

• TIEMPO DE MANTENIMIENTO (hold tH) tiempo mínimo

que el dato debe estar estable después del flanco activo del reloj

Reloj

Dato ts tH
 BIESTABLES
Conclusiones
 Biestables asincronos
– Las salidas responden inmediatamente a los valores
de las entradas
 Biestables sincronos
– Las salidas responden en función de la señal de reloj
• Activos por nivel: cuando el reloj se encuentra en el nivel
activo, las salidas responden a todas las variaciones de las
entradas
• Activos por flanco: cuando se produce el flanco, las salidas
toman el correspondiente a las entradas en dicho instante.
Este valor no se modificara hasta el siguiente flanco, a pesar
de que el valor de las entradas varíe.
 SISTEMAS SECUENCIALES
Maquina de estados: modelo matemático que
describe los circuitos secuénciales sincronos
Estructura general de un circuito
secuencial
Z1 X1….Xn : Conjunto de entradas
X1 Circuito Z1….Zn : Conjunto de salidas
Xn Combinacional Zn
Q1….Qn : Conjunto de estados
internos
Q(t) Q(t+1)
Memoria
 SISTEMAS SECUENCIALES
Representación grafica de los circuitos
secuénciales
X1X2…Xn / Z1Z2…Zn

Q1 Estados estables
Entradas X1X2…Xn / Z1Z2…Zn
Q2

X1X2…Xn / Z1Z2…Zn
Qn
X1X2…Xn / Z1Z2…Zn

Salidas
Transiciones
 SISTEMAS SECUENCIALES
Pasos para la síntesis de un sistema
secuencial

 Traducir las especificaciones verbales a

diagrama de estado
 Obtención de la tabla de transición y excitación
 Minimización de las funciones
 Implementación del circuito
 SISTEMAS SECUENCIALES
EJEMPLO: Diseñar un circuito que reconozca la
secuencia 1101
 Obtención del diagrama de estados
 Definición de estados Codificación de los estados
q0 = ningún bit reconocido 00 Dado que son 4 los
q1 = se recibió un bit 1 01 estados diferentes
q2 = se recibieron dos 1 consecutivos 10 se necesitan 2
q3 = se recibió la secuencia 110 11 biestables (Q1 y
Q2) para
almacenar la
información
0/0 1/0 1/0 0/0

q0 q1 q2 q3
0/0
1/0
1/1
 SISTEMAS SECUENCIALES
 Obtención de la tabla de transición y excitación

E Q1(t) Q2(t) Q1(t+1) Q2(t+1) J1 K1 J2 K2 Z

0 0 0 0 0 X 0 X 0 0
0 0 1 0 0 X 0 1 X 0
0 1 0 1 1 0 X X 1 0
0 1 1 0 0 1 X 1 X 0
1 0 0 0 1 X 0 X 1 0
1 0 1 1 0 X 1 1 X 0
1 1 0 0 0 1 X X 0 0
1 1 1 0 0 1 X 1 X 1

 Obtención de las funciones

J1 = EQ1 + Q1Q2 J2 =
K1 = EQ2 K2 = EQ1 + EQ1 Z = EQ1Q2
 SISTEMAS SECUENCIALES
 Obtención de las funciones

J1 = EQ1 + Q1Q2 J2 = 1
K1 = EQ2 K2 = EQ1 + EQ1 Z = EQ1Q2
 Implementación del circuito
E
J1 Q1
K1 Q Z

Vcc
J2 Q2
K2 Q
 SISTEMAS SECUENCIALES
2 Modelos
Autómata de MEALY Autómata de MOORE
Circuito
Combin.
Zn
X1 Circuito
X1 Circuito Xn Combinacional Zn
Xn Combin.
Q(t) Q(t+1)
Q(t) Q(t+1) Memoria
Memoria
 SISTEMAS SECUENCIALES
CONTADORES
Almacenan el numero de impulsos que reciben
por una línea de entrada
Aplicaciones
 Divisores de frecuencia
 Control de tiempos
 Generación de direcciones el sistemas de memoria
Tipos
 Asíncronos (los biestables no utilizan el mismo reloj)
 Sincronos (utilizan un reloj común para todos los
biestables)
 SISTEMAS SECUENCIALES
CONTADORES
• Diseño de un contador ascendente de 2 bit
1/01 Q1 Q0
0/00 Codificación de los estados
q0 0 0
q0 q1
q1 0 1
0/01 1/10
q2 1 0
1/00 0/10 q3 1 1
0/11
q2
q3
1/11
Ent Estado actual Estado próximo Biest. 1 Biest. 0 Salida
E Q1(t) Q0(t) Q1(t+1) Q0(t+1) J1 K1 J0 K0 S1 S2
1 0 0 0 1 0 x 1 X 0 0
1 0 1 1 0 1 X X 1 0 1
1 1 0 1 1 X 0 1 X 1 0
1 1 1 0 0 x 1 x 1 1 123
 SISTEMAS SECUENCIALES
CONTADORES
• Diseño de un contador ascendente de 2 bit
E E E E
q1q0 0 1 q1q0 0 1 q1q0 0 1 q1q0 0 1
00 00 X 00 1 00 X
01 1 01 X 01 X 01 1
10 X 10 0 10 1 10 X
11 X 11 1 11 X 11 1

J1 = E K1 = E q0 J0 = E K0 = E

q1
q0 0 1 S1 = Q0
0 1
S2 = Q1
1 1 11
 SISTEMAS SECUENCIALES
CONTADORES
• Diseño de un contador ascendente de 2 bit

E J0 Q0
S1
K0

J1 Q1
S2
K1
 SISTEMAS SECUENCIALES
Problema 2 Supóngase que se desea diseñar un
circuito que cumpla con las siguientes especificaciones

1.- El circuito tiene una entrada w y una salida z

2.- Todos los cambios del circuito deben ocurrir en el
flanco positivo de una señal de reloj
3.- La salida z es igual a 1 si durante dos cilcos de reloj
inmediatamente anteriores a la entrada w era igual a 1.
De lo contrario el valor de z es 0
*El circuito solo detecta dos o mas unos consecutivos si
se presentaron a la entrada.

*Suponer que que nuestro estado inicial es A, cuando

w = 0 no hace nada y permanece en A.Cuando w = 1 la
maquina debe reconocerlo y pasa a otro estado (B). La
transicion se lleva a cabo al sigueinte flanco activo de
reloj despues de que w =1. En el estado B, el cto.
Mantiene el valor de z=0 ya que no ha visto w=1 por
dos ciclos de reloj consecutivos. Cuando se halla en B,
si w= 0 en el siguiente flanco activo el cto. Regresa a A.
Sin embargo si w=1 cuando se encuentra en B el cto.
Cambia a otro estado C generando una salida z=1, el
cto. Permanece en C cuando w=1 y mantiene a z=1.
Cuando w=0 la maquina regresa a A donde existe un
reset
Codificación de los estados

W=0 W=1

A/z=0 B/z=0
W=0 W=1
W=0
W=1

C/Z=1