C6 de EA-MR2005B

Familias lógicas.

- Introducción
La Electrónica Digital constituye una de las disciplinas que más avance ha experimentado, desde la aparición de las primeras
componentes diseñadas con materiales s/c. Un tanto lejanas, pero aún referenciadas por algunos autores, aparecen las familias
lógicas RTL, DTL, ECL y TTL, que marcaron años de investigaciones, diseños y producción de muy sencillos hasta complejos
sistemas electrónicos. La TTL, ya aventajada por la lógica unipolar, todavía se aborda en muchos cursos de electrónica y es
utilizada en diseños y laboratorios de dichos cursos.
Un aporte sustancial lo dio el transistor unipolar y las tecnologías que de este se derivaron: los MOSFET y los JFET.
Posteriormente y a partir de los MOSFET se originó la hoy muy importante familia CMOS, base de la Microelectrónica actual y
de μprocesadores y μcontroladores.
En este tema se estudiarán las familias lógicas TTL (con transistor bipolar) y CMOS (con transistor unipolar), y algunas de sus
variantes, lo cual permitirá conocer el interior de las compuertas lógicas.

- Parámetros más importantes en el trabajo con las familias lógicas

Lo primero que se analizará es de suma importancia a la hora de estudiar cualquier familia lógica. Son sus parámetros de
trabajo, los cuales las caracterizan, se brindan por los fabricantes en las hojas de trabajo (data sheets) y son datos de uso
obligatorio por parte de los diseñadores. Dentro de estos parámetros se encuentran:
1. Niveles lógicos: representan los valores de voltaje y corriente permisibles para el “0” y “1” lógicos de una familia.
Existen tanto para la entrada como para la salida de la compuerta asociada con la familia. Se denominan como:
 VIH, VIL, VOH y VOL.
 IIH, IIL, IOH e IOL.
2. Márgenes de ruido: definen los niveles de  Para que dos compuertas de diferentes familias
voltaje límites que se pueden aplicar a la entrada puedan conectarse NM0 y NM1 tienen que ser
de una compuerta, sin que la salida caiga en la mayor que 0.
región analógica o de transición. En la figura 1 se
aprecia la característica transferencial Vo/Vi de
la compuerta básica TTL. Son dos, uno para el
cero y otro para el uno y se calculan como:
Δ0= NM0= VILmáx – VOLmáx
Δ1= NM1= VOHmín – VIHmín
De este parámetro puede decirse que:
 Es muy importante para decidir la conexión de
dos compuertas de distintas familias lógicas.
 El NM0 se interpreta como el nivel de ruido que
puede “montarse” sobre el nivel de salida de una
compuerta excitadora que está en 0 lógico, para
que una compuerta de carga lo reconozca como
Figura 1: Característica transferencial Vo/Vi de la
tal. Si se excede no circularía corriente de la
compuerta básica TTL.
compuerta de carga a la excitadora. Una
interpretación similar tiene NM1.
3. Velocidad de operación de la familia lógica.
La componen tres elementos que describen el retardo que resulta cuando una compuerta lógica va de un estado a
otro. Esto se debe a la carga y descarga no instantánea de las capacidades de la compuerta TTL, y de las resistencias
de conducción de los transistores y de la capacidad parásita de la carga de la compuerta CMOS.
Se denominan:
a) Tiempo de subida (ts): tiempo requerido para que Vo pase del 10 al 90% de la diferencia entre VOL y VOH,
durante una transición de 0 a 1
b) Tiempo de caída (tc): tiempo requerido para que Vo caiga del 90 al 10% de la diferencia entre VOH y VOL,
durante una transición de 1 a 0.
c) Demora de propagación: describe cuanto demora la salida en transitar de un estado a otro, a partir de un
cambio ocurrido en la entrada. La figura 2 muestra la carta de tiempo para definir las demoras de propagación.
Se definen dos:
 tpHL: demora de propagación de una transición de salida de nivel alto a nivel bajo.
 tpLH: demora de propagación de una transición de salida de nivel bajo a nivel alto.
Se calcula como: tpd= ½(tpHL + tpLH)
 Figura 2: Demora de propagación de una compuerta.

4. Voltaje umbral (VT ó VTO): voltaje que es necesario aplicar a la entrada de la compuerta para que esta cambie de
estado.
5. Potencia promedio disipada (Pd): la potencia promedio de una compuerta tiene dos componentes: una estática
(cuando la salida se mantiene fija en uno de sus dos estados) y otra dinámica (cuando ocurren transiciones o
cambios). En general se puede calcular como: Pd= ½(P 0 + P1), suponiendo que la compuerta está el mismo tiempo en
ambos estados.
6. Factor de carga (N0 y N1): es el número máximo de compuertas que se le pueden conectar a la salida de una
compuerta excitadora, sin que se afecten los niveles lógicos ni los márgenes de ruido. Está determinado por la
máxima corriente que la compuerta excitadora puede suministrar. Son dos, uno para cada estado y se calculan como:
N0= IOLmáx/IILmáx
N1= IOHmáx/IIHmáx
Si son distintos se selecciona al menor de los dos.
Se le conoce también como Fan Out, y cuando se excede puede suceder que:
a) En su estado bajo VOL puede exceder el valor VOLmáx.
b) En su estado alto su VOH puede ser menor que su VOHmín.
c) El tiempo de propagación puede exceder las especificaciones del fabricante.
d) La temperatura del dispositivo se eleva y puede afectar al dispositivo.

- Familia lógica TTL

La familia TTL (Lógica Transistor-Transistor o Transistor-Transistor Logic) representó un paso de avance importante con
respecto a las familias que le antecedieron, y cuyas características más sobresalientes son:
1. Basada en la tecnología bipolar.
2. Emplea la técnica de transistor multiemisor.
3. Rápida respuesta ante cambios en los niveles lógicos de entrada.
4. Mayor consumo de corriente.
5. Buenos márgenes de ruido y de FAN OUT.
6. Salida Totem-Pole.
7. La compuerta básica de la familia es la compuerta NAND (figura 3).

Figura 3: Compuerta básica de la familia TTL: NAND.

 a) Explicación de su funcionamiento.
Si A, B o C= “0”, T1 conducirá y en P habrá como máximo el VBET1 de saturación (0.75 V) más 0.1 V del “0”, o sea 0.85 V.
Por otra parte si T3 condujese es porque T2 ya lo hace y a su vez para que este último lo haga el V BCT1 tiene que ser como
mínimo el voltaje umbral (Vγ) de una unión P-N, o sea 0.65 V. Considerando que VBET2= VBET3= Vγ= 0.65 V queda que:
VP= VBCT1+ VBET2+ VBET3= 3(0.65 V)= 1.95 V
Este es el voltaje que como mínimo debe haber en P para garantizar la conducción de T 2 y de T3. Como solamente hay 0.85 V
ambos transistores están cortados.
Bajo estas condiciones circula una I B4 vía VCC, R2, T4, D0 y salida de la compuerta (por estar cortados T 2 y T3) que permite
establecer la siguiente LKV:
-VCC + IBT4R2 + VBET4 + VD0 + Vo= 0
Vo= VCC - IBT4R2 - VBET4 - VD0
Suponiendo VCC= 5 V, VBET4= VD0= Vγ= 0.65 V y que la caída en R2 es despreciable por ser IBT4 muy pequeña, queda que:
Vo= 5 V- 2(0.65 V)= 3.7 V (voltaje de “1” lógico).
Si A= B= C= “1” T1 se polariza en directa inversa, lo cual implica que el E se comporta como C y viceversa. En esta situación
circula una corriente vía punto P, unión B-C de T 1, que polariza a T2 y a T3, los cuales llegan a saturarse. El voltaje en X es igual al
VCET2 de saturación (0.1 V) más el VBET3 de saturación (0.75 V), o sea:
VX= VCET2+ VBET3= 0.1 V+ 0.75 V= 0.85 V
Al haber este voltaje en V X, T4 y D0 están cortados, pues como mínimo V X debiera tener dos veces el voltaje umbral de una
unión P-N para que condujeran, esto es 1.3 V, valor menor que el 0.85 que realmente existe. Luego el voltaje a la salida de la
compuerta se corresponde con VCET3 de saturación, o sea 0.1 V, el cual es equivalente a un “0” lógico.
Queda así demostrado que el circuito es una compuerta NAND.
b) Parámetros de las distintas familias lógicas.
La tabla 1 recoge los parámetros principales de trabajo de la compuerta TTL estándar y de otras subfamilias de la TTL, así como
de la familia CMOS estándar.

Tabla 1: Parámetros de trabajo de distintas familias lógicas.

Familia fmáx VIH mín VOH mín VIL máx VOL máx IIL máx IIH máx IOL máx IOH máx Pd tpd N
(MHz) (V) (V) (V) (V) (mA) (µA) (mA) (µA) (mW) (ns)
TTL 30 2 2.4 0.8 0.4 1.6 40 16 400 10 10 10
estánda
r
HTTL 50 2 2.4 0.8 0.4 2 50 20 500 22 6 10
LTTL 3 2 2.4 0.8 0.4 0.18 10 3.6 200 1 33 10
STTL 125 2 2.7 0.8 0.5 2 50 20 1 mA 19 3 10
LSTTL 45 2 2.7 0.8 0.5 0.4 20 8 400 2 9 20
ASTTL 200 2 2.7 0.8 0.5 0.05 20 20 2 mA 8 1.7 40
ALS TTL 70 2 2.7 0.8 0.5 0.01 20 8 400 1.2 4 20
CMOS 4 3.5 4.99 1.5 0.01 10 pA 10 pA 0.4 0.5 mA 25 60 5
estánda nW
r

- Variación de la salida según la carga conectada

Resulta interesante analizar qué sucede a la salida de una compuerta TTL cuando se le conecta determinada carga. Lo primero
que un diseñador tendrá en cuenta es no sobrepasar los niveles de corriente permisibles para determinado valor de voltaje,
según lo recomendado por los parámetros del fabricante. Véase por ejemplo el caso del V OH.
Tomando como referencia la compuerta básica TTL, se obtuvo la siguiente expresión para determinar V OH a la salida de la
compuerta excitadora:
VOH= VCC- IB4RC2- VBE4(act)- VD0(act)
Llegado a este punto se tienen tres posibilidades:
1. Si N= 0 entonces VBE4= VD0= Vγ= 0.65 V y queda que:
VOH= 5 V- 2(0.65 V)= 3.7 V
2. Si N≠ 0 pero T4 y D0 trabajan en activa se puede plantear que:
VOH= VCC- IB4RC2- VBE4(act)- VD0(act)
I E4
Pero: IB4=
h fe+1
Si además se considera que IE4= IOH, hfe= β= 50, VBE4(act)=VD0(act)= 0.7 V se obtiene que:
 I OH I OH ( mA)
VOH= VCC- RC2- VBE4(act)- VD0(act)= 5 V- (1,4 kΩ)- 0.7 V- 0.7 V
h fe+1 50+ 1
VOH= 3.6 V- 0.028 kΩ(IOH(mA)) (I)

3. Si N≠ 0 pero T4 y D0 se saturan la expresión para calcular V OH se hallaría planteando una LKV por el colector de T 4 de la
siguiente forma:
VOH= VCC- IC4RC4- VCE4(sat)- VD0(sat)
Si se supone que IC4≈ IOH queda que:
VOH= VCC- IOHRC4- VCE4(sat)- VD0(sat)= 5 V- 0.1 kΩ(IOH(mA))- 0.2 V- 0.75 V
VOH= 4.05 V- 0.1 kΩ(IOH(mA)) (II)
En este último caso para V OH=VOHmín=2.4 V se obtiene una IOH=16 mA, lo cual significa que trabajando a la compuerta en
saturación se le puede extraer esa cantidad de corriente y se respeta el valor de 1 lógico. Esta información es muy útil
cuando se quieren conectar a una compuerta excitadora otras compuertas y elementos no digitales, por ejemplo
LEDs, bocinas, relés, etc.
Las ecuaciones (I) y (II) se pueden representar sobre la característica de salida de la compuerta, que relaciona a V OH contra IOH
(ver figura 4).

Figura 4: Ecuaciones I y II sobre la característica VOH vs IOH de la compuerta básica TTL.

- Compuerta de tercer estado

Cuando se implementan los sistemas con μprocesadores Si E= 1, se hace un análisis similar al hecho con la
un concepto que se maneja es el de “bus”, bien sea de compuerta básica de la TTL, donde la salida B es el negado
datos, direcciones o de control, los cuales constituyen un de la entrada A.
grupo de líneas por las que viaja la información que
intercambian el procesador del sistema y los elementos a
él conectados (memorias y puertos). Dichas líneas son
compartidas por varios de estos elementos, con la
condición de que en un momento determinado uno y solo
uno de ellos puede enviar o recibir información. Esto no
sería posible sin las compuertas de tercer estado. En la
figura 5 se muestra un buffer de tercer estado inversor, con
entrada de habilitación activa en cero, así como su tabla de
la verdad y el símbolo electrónico que lo representa.
Nótese que si E= 0, VP= 0.85 V, insuficientes para T2 y T3
conduzcan. Además, D0 conduce y VX= 0.85 V, insuficientes
para que T4 y T5 conduzcan. Con estos 4 transistores
cortados la salida B está en alta impedancia (“z”) o tercer
estado. Bajo esta situación se define el concepto de tercer
estado como aquel donde por la salida de la compuerta no
entra ni sale corriente.
Figura 5: Buffer de tercer estado.

₋ Familia lógica CMOS

La familia lógica Metal-Óxido Semiconductor Complementario o CMOS (Complementary Metal-Oxide Semiconductor) se basa
en el uso del inversor CMOS, constituido por dos transistores MOS complementarios (un MOS canal N y un MOS canal P). A
partir del inversor se pueden materializar las restantes compuertas. Entre sus características más sobresalientes están:
1. Bajo consumo de potencia: idealmente consumen durante las transiciones.
2. Ocupa menor área que la TTL por lo que se han convertido en la base de los circuitos de alta y muy alta escala de
integración que se diseñan hoy en día.
3. Presenta una alta impedancia de entrada.
4. Es más lenta que la TTL.
5. Puede trabajar con valores de voltaje de 5 a 15 V.

- Compuerta básica CMOS

Como se puede apreciar en la figura 6, los terminales G de que la tensión de salida está relacionada con la de entrada
ambos transistores se han unido entre sí para dar el por la expresión: Y= A* (Vo= Vin*).
terminal de entrada A de todo el circuito. Por su parte la
salida Y se toma de la unión de los terminales D de los
transistores.
La tensión de entrada (Vin) aplicada en A puede tomar
valores desde 0 V hasta el valor nominal de la fuente V dd.
Cuando A está al nivel alto V dd el transistor Qp tiene VGS=
0, por lo que está cortado. Esto interrumpe la
comunicación entre el terminal de salida Y y la fuente de
alimentación Vdd. Al mismo tiempo, el transistor Qn tiene
su VGS= Vdd (VGS>VT) por lo que se encuentra en estado de
conducción. El terminal de salida Y se conecta
eléctricamente al terminal común del circuito, por lo que la
tensión de salida Vo está al nivel lógico 0. Un análisis
cuando Vin= 0 lleva a que Vo≈ Vdd. Se deduce, entonces,
Figura 6: Compuerta básica de la familia CMOS: inversor
CMOS.

1. Compuerta NOR
Cuando VA= VB= 0, los transistores Q1 y Q2 están cortados
mientras Q3 y Q4 están en condiciones de conducir. Sin la
existencia de una carga en el circuito, el V DS de cada
transistor en conducción es nulo. En estas condiciones Vo=
Vdd (nivel alto ó 1 lógico). Si una de las entradas cambia a
Vdd, manteniéndose la otra en 0, la salida se aísla de la
fuente Vdd y conduce uno de los transistores canal n. Esto
determina que la salida se conecte al terminal de tierra
(nivel bajo, o 0 lógico). Por último, si ambas entradas están
en nivel alto, los transistores Q 3 y Q4 se cortan, mientras
que los transistores Q1 y Q2 conducen, por lo que Vo= 0.
Esta conexión corresponde con la de una compuerta NOR
(figura 7). Figura 7: Compuerta NOR-CMOS.

2. Compuerta NAND
En esta compuerta las conexiones de los transistores MOS los transistores MOS canal p estarían cortados, mientras
canal n y canal p se intercambian con respecto a la que los dos transistores inferiores conducen, conectando
compuerta NOR. el terminal de salida con el terminal común (nivel bajo).
Si VA= VB= 0, los transistores canal n están cortados, Esta conexión corresponde con la de una compuerta NAND
mientras que los transistores MOS canal p están en (figura 8).
condiciones de conducir y la tensión de salida es igual a
Vdd. Si una de las entradas se mantiene en nivel bajo uno
de los transistores, Q3 ó Q4 estaría en conducción,
mientras que uno de los transistores MOS canal n siempre
estaría cortado, y el terminal de salida se mantendría a un
nivel alto. Por último, si ambas entradas están al nivel alto
 Figura 8: Compuerta NAND-CMOS.

- Algunas subfamilias de la Familia CMOS

El desarrollo de las tecnologías de fabricación de los CI, unido al descubrimiento de nuevos materiales s/c, han traído como
consecuencia la mejora de las características de los transistores, incluyendo el aumento de la velocidad de respuesta dadas las
dimensiones físicas cada vez más pequeñas de estos (se reducen las capacidades parásitas conectadas a los terminales de los
transistores).
Por otro lado, las características eléctricas de cualquier compuerta dependen del tipo de carga que se les conecte. Si la carga de
la compuerta CMOS es a su vez CMOS, el consumo de potencia por cada compuerta conectada es muy pequeño, dado el nivel
bajo de la corriente de entrada de los transistores MOS. Sin embargo, si la carga es una compuerta TTL, entonces la compuerta
CMOS necesita proporcionar una corriente significativa, comparada con la de las compuertas CMOS. La tabla 2 muestra los
parámetros eléctricos de las subfamilias HC, HCT, AC Y ACT de la familia CMOS.

Tabla 2: Parámetros eléctricos de las subfamilias CMOS.

Parámetro Sïmbolo Condición HC HCT AC ACT
Voltaje de entrada de nivel bajo (V). VILmín 1.35 0.8 1.35 0.8
Voltaje de entrada de nivel alto (V). VIHmín 3.85 2 3.85 2
Voltaje de salida de nivel bajo (V). VOLmáxC Iout ≤ │IOLmáxC│ 0.1 0.1 0.1 0.1
VOLmáxT Iout ≤ │IOLmáxT│ 0.33 0.33 0.37 0.37
Voltaje de salida de nivel alto (V). VOHmínC │Iout│ ≤ │IOHmáxC│ 4.4 4.4 4.4 4.4
VOHmínT │Iout│ ≤ │IOHmáxT│ 3.84 3.84 3.76 3.76
Corriente de salida de nivel bajo IOLmáxC Carga CMOS 0.02 0.02 0.05 0.05
(mA). IOLmáxT Carga TTL 4 4 24 24
Corriente de salida de nivel alto IOHmáxC Carga CMOS -0.02 -0.02 -0.05 -0.05
(mA). IOHmáxT Carga TTL -4 -4 -24 -24

- Buffer CMOS de tres estados

Las salidas de tercer estado posibilitan la conexión paralela de los nodos de salida de varias compuertas. Se crea una vía de
transmisión de la información, denominada bus, donde sólo una compuerta de tercer estado tiene habilitada su salida y la
información exclusiva de esta es la única que pasa al bus. Una vez habilitada la salida de la compuerta de tres estados, ella
proporciona uno de los dos niveles lógicos (1 ó 0) para ser transmitido por el bus.
La corriente típica del estado de alta impedancia es del orden de 10 µA. Esta corriente, unida a las corrientes de entrada de las
compuertas conectadas al bus de tercer estado, determinan el máximo número de dispositivos que se le pueden conectar.
La figura 9 muestra un buffer de tercer estado, implementado con compuertas lógicas y salida con transistores CMOS. Según su
circuito y tabla de la verdad se clasifica como no inversor, con entrada de habilitación activa en 1.
 Figura 9: Buffer de tercer estado CMOS.

Trabajo extraclases 6:
1- De acuerdo a los valores tabulados por el fabricante, calcule el factor de carga máximo para cada una de las variantes
de la familia TTL. Auxíliese para ello de la tabla de parámetros de las distintas familias lógicas.
2- ¿Cuántas compuertas 74LSXXX ó 74SXXX puede manejar una 74XXX?
3- Se desea conectar un LED a la salida de una compuerta NAND estándar, y activarlo primero con cero y luego con 1.
Realice los cálculos para LEDs con las siguientes características:
a) LED#1: 2 V/10 mA.
b) LED#2: 2 V/40 mA.
Datos: dispone de transistores NPN y PNP, con β= 50 y σ= 0.85.
4- Una compuerta TTL actúa como excitadora de un sistema que representa dos cargas TTL. Se desea que un LED
señalice cuándo la salida de la compuerta excitadora tiene un “1” lógico. El LED es de 2 V/20 mA.