Club SE 01 - Técnicas Digitales-Montajes Completos (Ene 2005)

Nº de Colección 1
Rep Argentina: $15

México: $30 M.N.
Otros Países: U$S 6
EDITORIAL
QUARK
Editorial - Editorial - Editorial - Edi-
Nº 1
TECNICAS
DIGITALES
Director de la Colección Club Saber Electrónica
Ing. Horacio D. Vallejo
Jefe de Redacción
Pablo M. Dodero
Club Saber Electrónica es una publicación de
Saber Internacional SA de CV de México y
Editorial Quark SRL de Argentina
Editor Responsable en Argentina y México:

Ing. Horacio D. Vallejo
Administración Argentina:
Teresa C. Jara
Administración México:
Patricia Rivero Rivero En nuestro país, así como en otros países de habla hispana, se comprueba que
Comercio Exterior Argentina:
Hilda Jara existe falta de información técnica didáctica, razón por la cual suele ser tarea de
Comercio Exterior México: las revistas técnicas promover la divulgación de esta "maravillosa" ciencia que es
Margarita Rivero Rivero
Director Club Saber Electrónica: la electrónica.
Luis Leguizamón
Responsable de Atención al Lector:
Alejandro A. Vallejo Estas publicaciones técnicas, mensuales en su mayoría, no abordan un tema
Coordinador Internacional
José María Nieves con suficiente profundidad, muchas veces necesaria para una pequeña parte de
Publicidad
Argentina: 4301-8804 - México: 5839-5277
sus lectores habituales pero, incluso así, ellas, desde mi punto de vista, son el único
Staff
recurso disponible para los técnicos de nivel medio para aumentar su caudal de
Victor Ramón Rivero Rivero conocimientos tanto teóricos como prácticos.
Ismael Cervantes de Anda
Olga Vargas
Natalia Ferrer Alguien podrá argumentar que existen docenas de libros y revistas de proce-
Carla Lanza
Valeria Marino dencia extranjera, para satisfacer las necesidades de nuestros técnicos. Pero,
Diego Pezoa
Gastón Navarro
¿cuántos pueden leer fluidamente inglés, alemán u otras lenguas para entender
Fernando Ducach ciertas publicaciones extranjeras? Y ¿cuántos tienen el poder adquisitivo para com-
Areas de Apoyo prar tales publicaciones? Ni hablar de los libros extranjeros, que representan una
Catalina Jara
Teresa Ducach inversión que no está al alcance de todos. Además, está claro que la forma de im-
Diego Bougliet
Fernando Flores partir conocimientos no es siempre la más afín a nosotros.
Claudio Gorgoretti
Paula Vidal Por los motivos expuestos y por todos los argumentos esgrimidos en mis obras
Raúl Romero
anteriores, decidí ofrecerles este modesto trabajo, muy simple, sobre un tema toda-
Internet: www.webelectronica.com.ar
Web Manager: Luis Leguizamón vía más simple, pero que según espero llenará algunas lagunas de los aficionados
a la electrónica, en particular respecto de la llamada electrónica digital.
Club Saber Electrónica. Fecha de publicación: enero 2005.
Publicación mensual editada y publicada por Editorial
Quark, Herrera 761 (1295) Capital Federal, Argentina Esta obra está destinada a todos los "amantes de la electrónica digital" y a
(005411-43018804), en conjunto con Saber Internacional SA
de CV, Av. Moctezuma Nº 2, Col. Sta. Agueda, Ecatepec de quienes trabajan con computadoras digitales, sistemas de transmisión en PCM
Morelos, México (005255-58395277), con Certificado de Lici-
tud del título (en trámite). Distribución en México: REI SA
(Pulse Code Modulation: modulación por impulsos codificados), teleseñalización
de CV. Distribución en Argentina: Capital: Carlos Cancella- y/o telesupervisión digital, servomecanismos, sistemas de telemedición numérica,
ro e Hijos SH, Gutenberg 3258 - Cap. 4301-4942 - Interior:
Distribuidora Bertrán S.A.C. Av. Vélez Sársfield 1950 - Cap. – etc, y que desean comprender el funcionamiento básico de tales sistemas.
Distribución en Uruguay: Rodesol SA Ciudadela 1416 –
Montevideo, 901-1184 – La Editorial no se responsabiliza por
el contenido de las notas firmadas. Todos los productos o Como es usual, aprovecho este espacio para dedicar este texto y agradecer a
marcas que se mencionan son a los efectos de prestar un ser-
vicio al lector, y no entrañan responsabilidad de nuestra par- quienes han marcado una "hermosa" huella en mi vida.
te. Está prohibida la reproducción total o parcial del material
contenido en esta revista, así como la industrialización y/o
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mencionados textos, bajo pena de sanciones legales, salvo
mediante autorización por escrito de la Editorial. Ing. Horacio D. Vallejo
Revista Club Saber Electrónica, ISSN: 1668-6004 Obra Completa Club Saber Electrónica
ISBN Nº: 987-1116-42-X
INDICE DE LA OBRA COMPLETA
COMPUERTAS LOGICAS Y SUS APLICACIONES.................................................................3 Comparadores..............................................................................................................................41

Introducción....................................................................................................................................3 Circuito sumador .......................................................................................................................44
Circuitos lógicos básicos ........................................................................................................4 Comparador de Bit de paridad............................................................................................46
Circuito lógico “Y”.........................................................................................................................5 Obtención de otras funciones lógicas............................................................................47
Circuito lógico “O”........................................................................................................................6
Circuito lógico “NO”.....................................................................................................................8 ELEMENTOS DE MEMORIA.......................................................................................................49
Circuito lógico “NO Y”..................................................................................................................9 Introducción.................................................................................................................................49
Circuito lógico “NO O”...............................................................................................................10 Flip-flops.........................................................................................................................................49
Circuito lógico “O EXCLUSIVO”...............................................................................................11 Flip-flops R-S.................................................................................................................................50
Correspondencia entre operadores lógicos...............................................................14 Flip-flops J-K..................................................................................................................................53
Obtención de un circuito “Y” (o AND)................................................................................15 Flip-flops T......................................................................................................................................54
Flip-flops R-S sincronizado por nivel...............................................................................56
CLASIFICACION DE LOS CIRCUITOS INTEGRADOS DIGITALES..................................17 Flip-flops master slave (Maestro-esclavo)..................................................................58
Introducción ..................................................................................................................................17 Flip-flops sincronizados por flancos...............................................................................60
Construcción de circuitos digitales................................................................................19 Registros ........................................................................................................................................62
Familias lógicas..........................................................................................................................20 Registros de desplazamiento .............................................................................................62
Familia RTL.....................................................................................................................................20
Familia DTL......................................................................................................................................21 DISEÑO DE CIRCUITOS SECUENCIALES.............................................................................67
Familia TTL ......................................................................................................................................21 Introducción..................................................................................................................................67
TTL con salida a colector abierto ......................................................................................22 Contadores asíncronos...........................................................................................................67
TTL de tres estados....................................................................................................................23 Contadores síncronos ............................................................................................................69
Compuerta AND TTL....................................................................................................................24 Contadores síncronos con acarreo..................................................................................71
TTL de baja potencia.................................................................................................................24 Contador síncrono ascendente-descendente............................................................71
TTL de alta velocidad................................................................................................................25 Diseño de circuitos secuenciales - Mapa de Kanaught........................................73
TTL Schottky ..................................................................................................................................25 Obtención de la ecuación característica de un Flip-flop R-S.............................73
TTL Schottky de baja potencia ............................................................................................25 Función característica del Flip-flop J-K..........................................................................74
Familia HTL.....................................................................................................................................25 Función característica del Flip-flop T..............................................................................74
Familia ECL .....................................................................................................................................25 Diseño de un contador BCD natural..................................................................................75
Familia CMOS................................................................................................................................26 Contadores en anillo ................................................................................................................78
Simbología y parámetros usuales para
identificar a los circuitos integrados digitales.........................................................27 MONTAJES CON CIRCUITOS INTEGRADOS DIGITALES.................................................81
Interpretación de los parámetros....................................................................................28 Temporizador de período prolongado.............................................................................81
Encapsulados utilizados en los circuitos int. digitales........................................28 Otro temporizador......................................................................................................................85
Nomenclatura utilizada por los fabricantes...............................................................30 Instrumento musical de 3 octavas...................................................................................87
Código de Texas Instruments..............................................................................................30 Divisor para aplicaciones lógicas....................................................................................87
Código de National Semiconductor.................................................................................30 Generador de escalón..............................................................................................................87
Código de Motorola...................................................................................................................30 Generador de ciclo activo variable ..................................................................................87
Algunos componentes CMOS ...............................................................................................31 Duplicador de tensión.............................................................................................................88
Ventajas de los circuitos integrados digitales..........................................................31 Multiplicador de tensión.......................................................................................................88
Alarma fotosensora..................................................................................................................88
CIRCUITOS INTEGRADOS DE FUNCIONES ESPECIALES...............................................33 Generador CMOS de 50Hz / 60Hz .......................................................................................88
Introducción.................................................................................................................................33 Oscilador monoestable CMOS ............................................................................................89
Codificadores...............................................................................................................................34 Otro monoestable CMOS ........................................................................................................89
Decodificadores.........................................................................................................................35 Biestable CMOS...........................................................................................................................89
Multiplexores...............................................................................................................................36 Biestable CMOS...........................................................................................................................89
Demultiplexores.........................................................................................................................38 Termómetro digital...................................................................................................................89
Otros circuitos combinacionales.....................................................................................39 Generador de función..............................................................................................................92
Conversor de código 0 ROM...................................................................................................41 Filtro pasa banda........................................................................................................................92
2 CLUB SABER ELECTRONICA

C OMPUERTAS L ÓGICAS
Y SUS A PLICACIONES
Introducción en forma de Figura 2
tensión. No-
Podemos decir que la "electrónica" es la cien- te cómo la
cia que estudia la conducción eléctrica tanto en el tensión va-
vacío, en los gases o en los semiconductores, uti- ría repenti-
lizando dispositivos basados en estos fenómenos, namente en-
como por ejemplo los bulbos de vacío (actualmen- tre los dos
te en desuso, salvo raras excepciones), transisto- estados: es-
res, diodos, etc. tado alto y
No es necesario decir dónde los componentes estado bajo.
electrónicos toman parte en nuestra vida: basta El estado al-
mirar alrededor y veremos decenas de aplicacio- to puede ser
nes de la electrónica. caracteriza-
La electrónica digital, al contrario de la lineal do como la
o analógica, no manipula señales, ya sea de co- tensión
rriente o de tensión continua; utiliza en cambio se- "más positi-
ñales discretas, o sea, señales eléctricas que ape- va" de la se-
nas poseen dos condiciones o estados posibles. ñal y el es-
Las señales que caracterizan la voz humana, tado bajo
por ejemplo, varían en amplitud y frecuencia, con por la ten-
el tiempo. Esto quiere decir lo siguiente: en un sión "más negativa" de esa señal. Puede ser a la in-
momento dado la señal presenta una cierta ampli- versa, es decir: estado alto = tensión más negativa,
tud y determinada frecuencia. Un instante después y estado bajo = tensión más positiva; en este últi-
puede ocurrir la variación de esta amplitud en for- mo caso decimos que la lógica usada es la negati-
ma continua hasta alcanzar, digamos, un cierto ni- va (lógica negativa) y, evidentemente, en el primer
vel, después de lo cual volverá a variar en sentido caso decimos que la lógica es positiva, o sea, al
contrario, de forma también continua, a medida mayor valor, el estado alto, y al menor, el estado
que transcurre el tiempo. La amplitud de esta se- bajo (lo que está perfectamente de acuerdo con
ñal (señal analógica) podrá asumir cualquier valor nuestros principios).
entre dos establecidos con anterioridad, tal como También es usual representar cada uno de los
se grafica en la figura 1. dos estados de una señal digital por dos símbolos
matemáticos: el "0" (cero) y el "1" (uno o unidad),
Figura 1
y ahí, nuevamente, podremos aplicar una de las
dos lógicas, o sea:
Lógica positiva:
"1" - corresponde al mayor valor de tensión de
la señal digital
"0" - corresponde al menor valor de tensión de
la señal digital
En las señales digitales, al contrario de las ana- Lógica negativa:

lógicas, la amplitud varía abruptamente de un va- "1" - corresponde al menor valor de tensión de
lor límite a otro también límite, no existiendo es- la señal digital
tados o fases intermedias entre estos dos límites. "0" - corresponde al mayor valor de tensión de
La figura 2 representa varias señales digitales la señal digital
CLUB SABER ELECTRÓNICA 3

T ÉCNICAS D IGITALES
En la figura 3 se expone mejor lo que acaba- Figura 3

mos de afirmar sobre lógica positiva y negativa.
También se acostumbra identificar los dos es-
tados lógicos por las iniciales de las palabras Ba-
jo (B) y Alto (A), pero debido a la penetración de
obras de procedencia inglesa o norteamericana en
nuestro país, se usa la convención de las letras L y
H, respectivas iniciales de "low" (léase: " lou", ba-
jo) y de "high" (léase "jaig", alto).
Las señales digitales pueden obtenerse a partir
de elementos eléctricos o electrónicos propiamen-
te dichos. De hecho, una lámpara incandescente,
por ejemplo, posee sólo dos estados bien definidos
de funcionamiento: apagada o encendida. A cada
una de estas dos condiciones se puede asociar un
estado lógico que tanto podrá ser el 0 (cero) o el 1
(uno), o sea:
lámpara encendida - 0 (o 1)
lámpara apagada - 1 (o 0)
Se consiguen resultados semejantes si sustitui- crocircuito con componentes, o incluso otros cir-
mos la lámpara incandescente por el contacto de cuitos (integrados o discretos), externos al CI pro-
un relé o incluso por un interruptor de tipo conec- piamente dicho; además, estas "patitas" también
ta-desconecta de tipo convencional. El pasaje o no tienen por objetivo la soldadura o fijación del CI a
pasaje de corriente por un cable, también caracte- una placa de montaje. Gracias a los circuitos inte-
riza los dos estados lógicos de la electrónica digi- grados fue posible, no sólo obtener un único cir-
tal. Ciertamente, el lector hallará una gran canti- cuito digital en una única pastilla, sino varios de
dad de dispositivos de dos estados, capaces de ca- estos circuitos lógicos, lo que disminuye conside-
racterizar cualquier señal digital. rablemente el costo de un proyecto y, en conse-
Es obvio que, en la actualidad, nadie usará una cuencia, el costo del dispositivo en el que toman
lámpara o un relé salvo rarísimas excepciones, pa- parte. Tal implementación (integración) no se li-
ra caracterizar cada uno de los dos estados bina- mita sólo a circuitos digitales; la misma también
rios. Para eso se usan los circuitos a base de com- se aplica a circuitos lineales.
ponentes electrónicos capaces de cumplir funcio- En este último caso, el CI recibe la designación
nes lógicas, en que los símbolos 0 y 1 se traducen específica de circuito integrado lineal y, en el otro,
por dos niveles, perfectamente definidos, de una recibe el nombre de circuito integrado no lineal o
tensión eléctrica (circuitos lógicos). Originalmen- circuito integrado lógico, o también circuito inte-
te esos circuitos eran realizados con componentes grado digital.
discretos, hasta el advenimiento de los denomina- La mayoría de los circuitos integrados, princi-
dos circuitos integrados a comienzo de los años palmente los digitales, tienen exteriormente el as-
'60, que como sabemos es un microcircuito cuyos pecto indicado en la figura 4.
elementos se encuentran asociados, de manera in-
separable, sobre un pequeñísimo material semi-
conductor, normalmente de silicio, de superficie Circuitos Lógicos Básicos
del orden de 10 mm2. Estos microcircuitos son fi-
nalmente encapsulados en un material aislante cu- Los circuitos lógi- Figura 4
ya finalidad es propiciar la debida resistencia me- cos básicos o elemen-
cánica. Además de este encapsulado, los CI po- tales constituyen el
seen varios "pines" ("patitas") metálicos que posi- fundamento de las
bilitan la conexión entre algunos puntos del mi- aplicaciones de la
4 CLUB SABER ELECTRÓNICA

C OMPUERTAS L ÓGICAS Y S US A PLICACIONES
electrónica digital. El debido agrupamiento de es- entonces, la lámpara s está apagada, porque toma
tos circuitos básicos permite la realización de ope- el valor L
raciones más complejas de la electrónica digital;
es necesario, por lo tanto, una atención muy espe- Lo cual se puede escribir:
cial al estudio que sigue a fin de poder, en un fu-
turo no lejano, entender y, quizás, elaborar circui- a→0
tos lógicos altamente complejos. = s → 0 - lámpara apagada
Para que el lector tenga una idea de cuán im- b→0
portantes son estos circuitos lógicos, basta que ha-
ga una analogía con las cuatro operaciones funda- Donde a y b representan las dos entradas del
mentales (+, -, x, y %) de las matemáticas: a par- circuito de la figura 5 y s, su salida.
tir de ellas se creó una enorme ciencia que poca Supongamos ahora que aplicamos la tensión
gente conoce en su totalidad. ¡Lo mismo ocurre de la batería (Vcc) solamente a la entrada b.
con la electrónica digital! En ese caso, el solenoide del relé RL2 será ac-
Para describir con cierta claridad el comporta- tivado y su contacto B conmutará pero la lámpara
miento de cada uno de los circuitos lógicos apela- LPD1 no encenderá, pues el contacto A de RL1 no
mos a nuestro elemento conocido: el "relé", con permitirá la aplicación de la tensión Vcc, tal como
sus contactos, y nuestra no menos conocida lám- se muestra en la figura 6. Así, podemos elaborar el
para incandescente. siguiente razonamiento lógico, de acuerdo a lo ex-
presado anteriormente:
Circuito Lógico "Y"
Consideramos el circuito eléctrico de la figura a → L (0)
5 en el cual la bobina del relé RL1, cuando está = s → L (0) - lámpara apagada
debidamente alimentada por la tensión de la fuen- b → H (1)
te de alimentación B1 de Vcc volt, cierra su con-
tacto A y la tensión Vcc será aplicada al interrup- Figura 6
tor B del segundo relé cuyo comportamiento es si-
milar al anterior, si bien le toca a éste realizar el
último enlace para que se encienda la lámpara
LPD1.
Figura 5
Lo expuesto resume las condiciones lógicas de

la nueva "posición" del circuito.
Llevando solamente la entrada (a) al estado ló-
gico alto (H) será el turno del relé RL para operar,
el cual cerrará su contacto como ilustra la figura 7.
Así como en el caso anterior, LPD1 no encenderá
En la forma en que se encuentra el circuito, la
lámpara no enciende, pues no recibe alimentación Figura 7
por los contactos de los relés cuyos solenoides, co-
mo podemos ver, están en potencial nulo, así como
la extremidad libre de LPD1. Ahora, como los po-
tenciales de entrada son nulos (Va=Vb=0 volt) y
porque el de salida también lo está, podemos esta-
blecer, de acuerdo con lo visto anteriormente, que:
Cuando a toma el valor L y b toma el valor L,

(estado lógico bajo - 0) porque el contacto B de Figura 9

RL2 impide que la lámpara se encienda. Así se-
guimos teniendo el siguiente cuadro descriptivo:
a → H (1)
para un operador AND de dos entradas y una úni-
= s → L (0) - lámpara apagada
ca salida. Representando la condición de ausencia
b → L (0)
de tensión por "0" (cero) y la condición de exis-
tencia de tensión (Vcc) por "1" (uno) y atendien-
La lámpara LPD1 sólo se encenderá cuando los
do a la característica fundamental del circuito ló-
contactos A y B de los relés estén cerrados, lo que
gico Y, podemos decir que el circuito queda com-
ocurre únicamente si se aplica, simultáneamente, la
pletamente definido por la siguiente Tabla de Ver-
tensión Vcc (estado alto - H) en ambas entradas, a
dad (se llama así a la tabla que define el funciona-
y b, tal como se ve en la figura 8. Será:
miento de un componente):
a → H (1)
ENTRADA SALIDA
= s → H (1) - lámpara encendida
a b s
b → H (1)
0 0 0
Figura 8 0 1 0
1 0 0
1 1 1
En esta tabla, llamada tabla de verdades del

circuito lógico Y, están definidas todas las combi-
naciones posibles para las dos entradas, propor-
cionando 22 = 4 combinaciones posibles; para un
operador Y de 3 entradas tendríamos 23 = 8 com-
En síntesis, la lámpara LPD1 del circuito "Y"
binaciones posibles. En terminos de tensión, la ta-
de la figura 5 sólo tomará el nivel alto cuando se
bla de arriba toma el siguiente aspecto en que: L -
aplica a ambas entradas un nivel de tensión alto en
0 y H - 1:
relación a tierra, o sea, cuando el contacto A y el
contacto B estuvieran operados. Esa característica
fundamental hace que el circuito descripto sea de- ENTRADA SALIDA
signado circuito lógico "Y", u operador lógico a b s
"Y", o simplemente operador "Y". En inglés se lo L L L
designa "logic AND gate", de donde proviene la
expresión compuerta lógica "Y" o compuerta ló- L H L
gica AND, como también se le conoce. Un cir- H L L
cuito lógico Y puede ser realizado de varias for- H H H
mas diferentes, teniendo particular importancia
la implementación con componentes electrónicos
Verificamos que la salida sólo asume el nivel
de concepción reciente (semiconductores). Es así
alto cuando ambas entradas se encuentran en ese
que para definir un circuito lógico Y no hace fal-
estado lógico, o sea, alto.
ta considerar el circuito propiamente dicho; bas-
ta representar el circuito por un símbolo apropia-
do que no acarree ambigüedades. Está claro que Circuito Lógico "O"
esta especie de "caja negra" debe presentar, para Consideremos ahora el circuito de la figura 10,
el circuito analizado, dos entradas, a y b, y una en el cual los contactos A y B de los relés RL1 y
salida única, s. Los símbolos más usuales de estas RL2 están conectados en paralelo. Compare este
compuertas son los que aparecen en la figura 9, circuito con el circuito de la figura 5 y vea que, en

Será entonces:
Figura 10
a → H (1)
→ s → H (1) - lámpara encendida
b → L (0)
Cuando ambas entradas del circuito lógico "O"

son llevadas, simultáneamente, al nivel alto, o sea
a Vcc volt, es obvio que la salida del circuito asu-
mirá el estado lógico alto (H) y, evidentemente, la
este último, los contactos se encontraban en serie. lámpara se encenderá como en los dos últimos ca-
Dejando las entradas a y b según aparecen en sos (figura 12).
la figura 10, o sea, abiertas, la lámpara LPD 1 no
enciende pues no recibe alimentación a través de Figura 12
los contactos de cada uno de los relés cuyos sole-
noides están sin alimentación.
La relación matemática que explica lo expues-
to es la siguiente:
a → L (0)
→ s → L (0) - lámpara apagada
b → L (1)
Donde a y b indican las dos entradas del cir- Según lo visto en este circuito lógico, la tabla
cuito de la figura 10 y s su salida. de verdad será la siguiente:
Ahora, supongamos que sólo se aplica la ten-
sión de la batería en la entrada b. Como ambos ex- ENTRADA SALIDA
tremos del solenoide de RL2 están sometidos a a b s
una tensión elevada, implica la conmutación del 0 0 0
contacto B asociado a ese relé; con lo cual la lám- 0 1 1
para LPD1 se encenderá (estado lógico alto en la 1 0 1
salida del circuito). Matemáticamente: 1 1 1
a → L (0) En términos de tensión, la tabla se traduce co-

→ s → H (1) - lámpara encendida mo:
b → H (1)
ENTRADA SALIDA
La lámpara LPD1 también se encenderá cuan- a b s
do el solenoide del relé RL1 esté debidamente ali- L L L
mentado con la tensión, Vcc, de la batería, tal co- L H H
mo se muestra en la figura 11. H L H
H H H
Figura 11
Donde: L = O y H = 1
Del análisis de las tablas de verdad de los ope-
radores lógicos vistos podemos llegar a la siguien-
te conclusión:
- el operador Y puede ser asociado a la opera-
ción "multiplicación", y el operador lógico O a
"suma".
- el comportamiento de estos dos circuitos ló-

gicos es "dual": el circuito Y sólo proporciona 1 importancia la implementación con diodos y tran-
(o H) en su salida únicamente cuando se aplica a sistores, usada en los circuitos integrados.
ambas entradas el estado lógico 1 (H); la salida El circuito lógico O también suele ser designa-
del operador lógico O (o L) sólo asume el estado do "circuito lógico O inclusive", o simplemente
lógico O (o L) cuando, simultáneamente, todas "O inclusive". Esto porque como veremos más
sus entradas son llevadas al estado lógico O (L). adelante, existe otro tipo de O, el "exclusivo".
También es de uso corriente el término inglés
La figura 13 presenta los símbolos comúnmen- "OR" para designar el circuito O.
te usados para la representación gráfica del opera-
dor O.
Circuito lógico "NO"
Figura 13
En el circuito de la figura 15, el interruptor A
es comandado por el solenoide del relé RL1 el
cual posee una terminal, que representa la única
entrada de este circuito (entrada a), la cual se en-
cuentra abierta (sin conexión) o con potencial nu-
lo. Está claro que en estas condiciones la lámpara
LPD1 encenderá (nivel de salida alto) ya que se
está usando el contacto de reposo.
En caso de que el interruptor A conmute de la
En la figura 14 se Figura 14 posición indicada en la figura 15 para la posición
representa una com- inferior, la lámpara indicadora LPD1 se apagará,
puerta "O" de tres en- lo que ocurre cuando a la terminal a del solenoi-
tradas cuya tabla de de del relé se aplica la tensión de la batería ("1" ló-
verdad es la siguiente: gico), o sea, el estado lógico alto (1 o H), lo que se
puede apreciar en la figura 16.
ENTRADA SALIDA
a b c s Figura 16
L L L L
H L L H
L H L H
H H L H
L L H H
H L H H
L H H H
H H H H
Tal como sucede en el circuito lógico Y, el cir- En síntesis, estando la entrada en nivel bajo (0
cuito lógico O también puede ser implementado volt - estado "0" o L) la salida asume el estado al-
de muchas maneras diferentes de la considerada to (Vcc volt - estado "1" o H). Cuando se aplica el
en la figura 10, también teniendo aquí particular nivel alto (Vcc volt - estado "1" o H), la salida to-
ma el estado lógico "0" o L. El circuito invierte o
Figura 15 complementa el estado lógico aplicado a su entra-
da. La tabla de verdad de este operador lógico es:
ENTRADA SALIDA
a s
1 0
0 1
o también:

ENTRADA SALIDA de un circuito "Y" con un circuito "NO", es decir,

a s el circuito "NO Y" es más el complemento o ne-
L H gación del circuito Y. La figura 19 muestra un cir-
H L cuito "NO Y" de dos entradas y una sola salida, a
la cual está aplicada una lámpara.
El circuito lógico "NO" o circuito de negación, Figura 19
o bien, inversor, también es conocido por "logic
NOT gate" en lengua inglesa (abreviadamente
"NOT").
Los símbolos que se acostumbra emplear para
representar el circuito lógico de negación pueden
apreciarse en la figura 17.
Figura 17
Los dos primeros relés se encuentran desacti-

vados (nivel de entradas bajo), por lo cual sus res-
En los casos en que una negación se encuentra pectivos contactos no proporcionan el camino de
en una entrada o está en una salida de un circuito corriente para que el tercer relé (RL 3) opere; el
lógico, se utiliza el círculo pequeño para represen- cual, en estas condiciones, proporciona la alimen-
tar tal negación, lo que se representa como lo mos- tación a la carga (LPD 1), lo que se interpreta co-
trado en la figura 18. mo un estado "alto" en la salida del circuito. Por lo
Figura 18 tanto, podemos establecer lo siguiente:
a → L (O)
→s → H (1) - lámpara encendida
b → L (O)
Cuando se activa un relé cualquiera, como

consecuencia de aplicar un "1" lógico en la entra-
da correspondiente, aun así el tercer relé permane-
cerá inactivo y la lámpara encendida. Matemática-
mente:
a (o b) → L (O)
→ s Æ H (1) - lámpara encendida
Circuito Lógico "NO Y" b (o a) → H (1)
Hasta el momento, hemos analizado los opera-
dores lógicos básicos, luego, a partir de ellos, por Cuando se aplica un "1" lógico en ambas entra-
medio de combinaciones o agrupaciones apropia- das a y b del circuito en forma simultánea, tal co-
das, se pueden obtener todos los demás circuitos mo se representa en la figura 19, los relés RL1 y
lógicos por complejos que puedan ser. RL2 son debidamente alimentados y, a través de la
Las combinaciones más simples de estos tres conmutación de los respectivos contactos A y B,
circuitos básicos conducen a tres circuitos más de proporcionan una alimentación al relé RL3, con lo
amplia aplicación práctica, por este motivo se los cual conmuta y la salida pasa a "0", es decir, la
estudia independientemente, como simples "com- lámpara se apagará como consecuencia de no ha-
puertas" lógicas. ber tensión entre sus bornes.
En este párrafo analizaremos uno de ellos, el Lo dicho se puede representar de la siguiente
circuito "NO Y" que no es más que la asociación manera:

a → H (1) Figura 22
→ s Æ L (O) - lámpara apagada
b → H (1)
La tabla de verdad correspondiente es:
ENTRADA SALIDA
a b s
0 0 1 Un ejemplo típico para la representación de la
0 1 1 compuerta NO Y es el circuito de la figura 23 que
1 0 1 también usa relés, el cual se asemeja al circuito de
1 1 0 la figura 10, sólo que en este caso la alimentación
para la salida fue tomada en los contactos de repo-
En términos de tensión, la tabla se traduce co- so de ambos relés. Tenga en cuenta que estos son
mo: ejemplos prácticos a los fines de facilitar el estu-
dio, dado que en la práctica se emplean semicon-
ENTRADA SALIDA ductores para obtener compuertas pequeñas, com-
a b s pactas y de bajo costo. Por comodidad, el operador
L L H NO Y, también se conoce por las letras iniciales o
L H H sea: circuito lógico NY, también se lo conoce por
H L H el nombre "NAND" originado en la expresión "ló-
H H L gica NAND gate", o sea puerta lógica NO Y.
donde:
L=O y H=1 Figura 23
Comparando los resultados arrojados en las

Tablas de verdad de los circuitos lógicos "Y" y
"NO Y", concluimos que los estados lógicos de
ésta son complementarios. Esto equivale a dispo-
ner de un operador NO en serie con la salida de un
circuito lógico Y, como muestra la figura 20, don-
de las entradas son designadas a y b y su salida s.
Resumiendo, la característica fundamental del
circuito Y consiste en presentar una salida igual a
1 cuando, "y sólo cuando", todas las son "1". Algo El término "puerta" o "compuerta", para desig-
semejante ocurre aquí: la salida del circuito "NO nar un operador lógico, es de uso corriente y am-
Y" será igual a 0 cuando, "y sólo cuando", ambas pliamente divulgado en nuestro país. Resulta de la
entradas sean iguales a "1". traducción de la palabra "gate".
Figura 20
Circuito Lógico "NO O"
El circuito "NO O" es otro operador que abre-
viadamente suele expresarse "NOR", por las pala-
bras inglesas equivalentes "not or".
Figura 21 Un circuito "NO O" es el resultado de la com-
El símbolo
del circuito "NO binación de un circuito O con un circuito inversor,
Y" se representa en que la entrada de éste está conectada a la sali-
en la figura 21. da del primero, como se ha representado en la fi-
La figura 22 presenta algunas gráficas bastante di- gura 24 en donde vemos una compuerta NOR de
fundidas, principalmente en Europa, para el cir- dos entradas, designadas por a y b y una salida in-
cuito lógico "NO Y". dicada por s.

Un circuito NOR tiene como propiedad carac-

terística el hecho de presentar la salida s = 1 cuan-
do, "y sólo cuando", todas sus entradas se encuen-
tran en "0". En los circuitos con más de dos entra-
das, la propiedad característica, que define el cir-
cuito, también se mantiene. Los símbolos más
usuales para representar un circuito NOR de dos
entradas están representados en la figura 26.
Figura 24 Figura 26
La figura 25 muestra un circuito correspondien-
te a un operador NOR de dos entradas. En las con-
diciones en que se presentan los contactos A y B de
los relés de la figura 25, la lámpara LPD1 encien-
de. Notar que ambos relés RL1 y RL2 se encuen-
tran desactivados o, lo que es lo mismo, ambas en-
tradas están en nivel bajo. Matemáticamente:
a y b → L(O) → s → H(1) -" lámpara encendida" Circuito Lógico "O EXCLUSIVO"

Figura 25
Ya hemos dicho que conviene diferenciar el
operador O (inclusive) visto en la edición anterior
del "O EXCLUSIVO". Para esto, consideremos la
siguiente afirmación: "Mañana iré de compras o al
Al aplicar un "1" lógico a la entrada a, o a la
cine"; con tal afirmación nada me impide ir única-
entrada b, o bien, a ambas entradas simultánea-
mente de compras o ir sólo al cine, ¡o bien, ir a los
mente, se accionará el relé RL 1 o el RL2, o bien,
dos! De hecho: ¡yo no dije que solamente iría a
ambos relés. La operación de uno o ambos relés,
uno de estos locales de recreación! Tenemos aquí
interrumpirá la alimentación de la carga (LPD1) y
el denominado "O INCLUSIVO" (ya estudiado) el
la lámpara por lo tanto, se apagará, caracterizando
cual, como vimos, también incluye las dos hipóte-
el estado bajo de acuerdo con nuestra convención.
sis de la afirmación nombrada: ir de compras y
La tabla de verdad correspondiente es la si-
también ir al cine. Modifiquemos ligeramente la
guiente:
frase: "Mañana iré solamente de compras o sola-
mente iré al cine". Note que se elimina la hipóte-
ENTRADA SALIDA
sis de que ocurran los dos hechos. Para el estudio
a b s
de nuestro operador, consideremos el circuito de
0 0 1
la figura 27, el que se compone de tres "subcircui-
0 1 0
tos" ya estudiados, a saber:
1 0 0
1 1 0
Figura 27
En términos de tensión, la tabla se tra-
duce como:
ENTRADA SALIDA
a b s
L L H
L H L
H L L
H H L
donde:
L=O y H=1

- un circuito "0" (para los relés RL1 y RL2) 3) a → 1 (H) y b → O (L)

- un circuito "NAND" (para los relés RL3 y Cuando la entrada “a” está en nivel alto, el re-
RL4) y lé RL1 debe operar y, a través de su contacto A,
- un circuito "Y" (para los relés RL5 y RL6) proporciona la debida alimentación al solenoide
de RL6 el cual cierra su contacto F, encendiendo
Para facilitar el análisis del circuito considera- la lámpara ya que la conmutación de RL3, por el
mos cada una de las cuatro combinaciones posi- nivel alto presente en la entrada “a”, no afecta en
bles con sus dos entradas a y b. nada el comportamiento de RL5, el cual se man-
tiene activado gracias a la presencia del contacto
1) a → O (L) y b → O (L) D de RL4 (la entrada “b” permanece en estado ba-
Como las entradas “a” y “b” están en nivel bajo para el análisis que acabamos de realizar). El
jo (0 volt o tierra) los relés RL1 a RL4 mantienen circuito equivalente para esta otra condición se
sus respectivos contactos A, B, C y D en la posi- muestra en la figura 29. Podemos escribir:
ción indicada en la figura 27. Como consecuen- Figura 29
cia, RL5 opera gracias a la presencia del nivel al-
to aplicado a él vía los contactos C y D; la ope-
ración de RL5 cierra el contacto E, pero la ten-
sión de la batería es incapaz de alcanzar la lám-
para porque RL6 se encuentra desactivado y su
contacto F abierto. Por lo tanto, la lámpara
LPD1 permanece apagada.
Tenemos entonces: a y b en O (L) → s en O (L)

- lámpara apagada.
2) a → O (L) y b → 1 (H)
Con la entrada b en nivel alto, tanto RL2 como a en 1 (H)
RL4 operan, pero la conmutación de este último → s en 1 (H) - lámpara encendida
no impide la desactivación de RL5 debido a la b en 0 (L)
presencia del contacto C de RL3 que está inactivo.
La conmutación de RL2 envía una tensión al bo- 4) a → 1 Z (H) y b → 1 (H)
binado de RL6 el cual cierra su contacto F que, El nivel alto en ambas entradas hace operar a
con el contacto E, alimentará LPD1, encendiéndo- ambos relés RL1 y RL4. La conmutación de RL1
la. La figura 28 muestra el nuevo estado de los y RL2 hacen que RL6 también opere, cerrando
contactos A a F. De todo esto, matemáticamente se parcialmente, el vínculo de alimentación para la
deduce: lámpara.
a en 0 (L) En este caso, tanto RL3 como RL4 están ener-
→ s en 1 (H) - lámpara encendida gizados y el solenoide de RL5 no recibe alimenta-
b en 1 (H) ción por lo que su contacto E permanece en la
condición de reposo (abierto), con lo
Figura 28 cual la salida toma el estado "0", es decir,
la lámpara permanece apagada. La figu-
ra 30 muestra la posición de los contac-
tos A a F bajo estas condiciones.
Matemáticamente:
Si a en 1 (H) y b en 1 (H)
entonces s en o (L)→ lámpara apagada
La tabla verdad del circuito lógico "O EX-

CLUSIVO" se reduce a:

Figura 30 para for- Figura 32

mar el cir-
cuito anali-
zado. El
símbolo
del circuito O EX-
CLUSIVO más utili-
zado está representado
en la figura 32. La fi- Figura 33
gura 33 muestra dos
símbolos más, bastan-
te difundidos. Es cos-
ENTRADA SALIDA tumbre, para simplificar,
a b s designar el circuito que estamos analizando como
0 0 0 "O EX", en idioma inglés se lo llama "EXCLUSI-
0 1 1 VE OR" o abreviadamente "EX OR", expresión
1 0 1 ésta de uso bastante difundido en nuestro idioma.
1 1 0 Así como a las salidas de los operadores O e Y
fueron asociados circuitos de negación para for-
En términos de tensión, la tabla se traduce como: mar sus respectivos complementarios NOR y NY
(o NAND), también en este caso podremos aso-
ENTRADA SALIDA ciar un circuito de negación a la salida del circui-
a b s to "O EX", dando origen al denominado circuito
L L L lógico "NO O EXCLUSIVO" (figura 34) o abre-
L H H viado "NOR EX".
H L H
H H L Figura 34
donde:
L=O y H=1
A partir de las tablas que anteceden, extraemos la

siguiente propiedad característica del operador "O Los resultados correspondientes al análisis de
EXCLUSIVO": su salida se presenta en O cuando, la compuerta "NOR EX" están resumidos en las
"y sólo cuando", las entradas sean iguales entre sí tablas siguientes:
(o ambas iguales a 0 o ambas iguales a 1). Esta
propiedad permite usar combinaciones de estos ENTRADA SALIDA
circuitos para efectuar sumas de números, como es a b s
el caso de las calculadoras. 0 0 1
En resumen, el circuito "O EXCLUSIVO" está 0 1 0
formado por una compuerta Y, una O y una 1 0 0
NAND (NO + Y) conectadas entre sí como se 1 1 1
muestra en el circuito de la figura 27. El circuito
lógico presentado por la figura 31 muestra la debi- En términos de tensión, la tabla se traduce co-
da interconexión de estos tres operadores básicos mo:
Figura 31 ENTRADA SALIDA

a b s
L L H
L H L
H L L
H H H

donde: resuelto el problema, por lo menos en forma tem-

L=O y H=1 poral.
El circuito "NOR EX" también es conocido co-

mo "EX NOR", término originado en la expresión OBTENCIÓN DE UN CIRCUITO LÓGICO
"EXCLUSIVO NOT OR", de procedencia ingle- DENEGACIÓN (CIRCUITO "NO")
sa, y se acostumbra representarlo gráficamente
por el símbolo mostrado en la figura 35. Existen El circuito lógico "NO" (o "NOT") se puede
otros símbolos de este operador lógico, como po- obtener a partir de cualquier operador lógico del
demos ver por la figura 36. tipo NAND, NOR o incluso EX NOR, ya que a la
Figura 35 salida de estos tres operadores lógicos se asocia
un inversor, el cual se aprovechará para nuevas
oportunidades.
La figura 37 muestra la forma de proceder, que
consiste en interconectar todas las entradas de ca-
da uno de los operadores entre sí, a fin de obtener-
se el circuito de negación. Veamos si los tres cir-
cuitos presentados realizan la función lógica de
Figura 36 complementación, y esto se consigue verificando
si la tabla de verdad de cada uno de estos circuitos
es igual a la del circuito lógico "NO".
- Para el NAND (figura 37-A)

Las entradas a y b del operador siempre asu-
Podríamos continuar con la equivalencia de men el mismo estado (0 ó 1) porque las mismas
circuitos lógicos digitales básicos, pero lo dado re- están interconectadas entre sí para propiciar la
sulta suficiente para que pueda aplicar sus propios única entrada "e" del operador NO. De acuerdo
razonamientos. con la tabla verdad del NAND, extraemos las dos
únicas posibilidades que pueden ocurrir:
Correspondencia entre Operadores Lógicos ENTRADA SALIDA

a b s
Explicaremos algunas leyes que rigen la lógica 0 0 1
digital, proporcionando al lector una estructura de 1 1 0
conocimientos pequeña, pero sólida, para que se
vea capacitado para proseguir edificando, de aquí o también:
en adelante, su cultura sobre la electrónica digital.
Vemos que, prácticamente, cualquier circuito ENTRADA SALIDA
lógico básico puede obtenerse de otro (u otros) e s
circuito lógico también básico. L H
Tener conocimiento de esa técnica es bastante H L
útil, principalmente cuando realizamos desarro-
llos prácticos y en un determinado momento no
disponemos, por ejemplo, de un operador NAND
que se hace necesario para proseguir las experien-
cias y/o montaje del circuito experimental. Ad-
quirir el componente en el mercado no siempre es
la solución más adecuada y en algunos casos pue-
de ser imposible, por lo menos en el día. Ahora
bien, si tenemos en casa algunos circuitos de ne-
gación y circuitos "O" o incluso NOR habremos Figura 37

donde siempre, a = b.
Este mismo razonamiento aplicaremos para las
otras dos variantes de la figura 37.
Figura 38
- Para el NOR (figura 37-B)
Por las mismas razones expuestas arriba, ex-
traemos las dos posibilidades ocurridas de entrada
(a = b) de la tabla verdad de la puerta lógica NOR,
luego:
ENTRADA SALIDA
a b s
0 0 1
1 1 0
12 muestra cómo conseguir operadores del tipo Y
o también: (AND) de dos entradas, usando para ello circuitos
lógicos Y, O y NOR también de dos entradas.
ENTRADA SALIDA Para verificar si, realmente, los tres circuitos
e s presentados en la figura 38 realizan la misma fun-
L H ción lógica de un circuito Y, tenemos que verificar
H L si la tabla de verdad de cada uno coincide con la
Quedando comprobado que el circuito de la fi- del circuito Y. Luego, tenemos:
gura 37-B realiza la función de negación.
- Para el NAND (figura 38-A)
- Para el NOR EX (figura 37-C) Analizando el circuito verificamos que el pun-
De forma análoga tendremos las tablas verdad to s1 corresponde a la salida del operador NAND
de abajo, extraídas del circuito NOR EX: ya estudiado. Por otro lado, la salida s (figura 38-
A) corresponde a la complementación de la fun-
ENTRADA SALIDA ción de entrada, o sea, de s1. Siendo así, tenemos:
a b s
0 0 1 ENTRADA SALIDA
1 1 0 a b s1 s
o también: 0 0 1 0
0 1 1 0
ENTRADA SALIDA 1 0 1 0
e s 1 1 0 1
L H
H L En términos de tensión, la tabla se traduce co-
mo:
También se demuestra que un operador NOR
EX, cuyas entradas estén interconectadas entre sí, ENTRADA SALIDA
como ilustra la figura 37-C, se transforma en un a b s1 s
circuito de negación o complementación. L L H L
Las consideraciones que anteceden también L H H L
son válidas en los casos donde el número de entra- H L H L
das sea superior a dos. H H L H
OBTENCIÓN DE UN CIRCUITO Y (O AND) - Para el O (OR) (figura 38-B)

Este circuito lógico se puede obtener a partir Las entradas del circuito O (OR) son previa-
de circuitos del tipo O (OR) asociados a operado- mente complementadas por circuitos de negación;
res de negación (circuitos NO o NOT). La figura de la misma forma, la salida del operador básico O

también es complementada. Las señales aplicadas ENTRADA SALIDA

a la puerta O no son más definidas por a y b (figu- a b s
ra 38-B) y sí por los respectivos complementos 0 0 0
que designaremos por sa y sb. La salida del circui- 0 1 0
to O, designada por s1, tampoco corresponde a la 1 0 0
salida del circuito nuestro, el cual es el comple- 1 1 1
mento de esa salida s1. La tabla funcional es:
Siendo así, llegamos a la conclusión de que el
ENTRADA SALIDA circuito de la figura 38-B se trata de un circuito
a b sa sb s1 s del tipo Y ó AND.
0 0 1 1 1 0
0 1 1 0 1 0 - Para el NOR (figura 38-C)
1 0 0 1 1 0 Podemos elaborar la tabla correspondiente a
1 1 0 0 0 1 este circuito que difiere de la anterior por la ausen-
cia de una columna, correspondiente a la salida s1,
La salida s1 se relaciona con las entradas sa y sb que en este caso, se encuentra incorporada al ope-
(que corresponden a las entradas a y b negadas), a rador NOR.
través de un operador O (OR) cuya característica
fundamental es la de proveer un "0" en la salida ENTRADA SALIDA
cuando, y sólo cuando, ambas entradas fueran igua- a b sa sb s
les a 0, o sea, s1 es igual a 0 cuando sa = sb = 0. Fi- 0 0 1 1 0
nalmente, la salida s está relacionada a s1 a través 0 1 1 0 0
de un circuito de complementación cuya caracterís- 1 0 0 1 0
tica básica es invertir el estado lógico aplicado a su 1 1 0 0 1
entrada. Extrayendo de la tabla anterior las dos pri-
meras columnas y la última, o sea, las que se rela- Esta tabla corresponde a un circuito lógico Y,
cionan a las señales que son de nuestro interés in- mostrando la correspondencia entre el circuito de
mediato, tenemos la siguiente tabla, ¡que no es más la figura 38-C y el circuito Y o AND.
que la tabla verdad del circuito Y!: ************
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C LASIFICACIÓN DE LOS
CIRCUITOS INTEGRADOS DIGITALES
Introducción SSI (Small Scale Integration)
Significa una integración en pequeña escala,
Casi todos los circuitos integrados digitales se hasta 10 compuertas por chip (menor de 100 tran-
dividen en familias lógicas, cada una constituida sistores). Ejemplos: compuertas lógicas (NAND,
por un tipo particular de circuito lógico que se uti- NOR, etc.), inversores, Flip-Flops.
liza en los chips de esa familia para todas las com- MSI (Medium Scale Integration)
puertas, inversores, Flip-Flops y elementos más Corresponde a una integración en mediana es-
complejos. Los elementos de una familia lógica cala, entre 10 y 100 compuertas por chip (100 a
son compatibles entre sí. Es decir que sus niveles 1.000 transistores). Ejemplos: decodificadores,
lógicos son los mismos y trabajan con la misma demultiplexores, comparadores, multiplexores,
tensión, pudiendo la salida de un elemento lógico contadores, registros de desplazamiento, codifica-
alimentar la entrada de otro. dores.
Las características generales de los circuitos LSI (Large Scale Integration)
integrados digitales (tiempo de propagación, in- Corresponde a una integración en alta escala,
munidad al ruido, potencia disipada, etc.) son pre- entre 100 y 1.000 compuertas por chip (1000 a
ponderantes en el momento de seleccionar un de- 10000 transistores).
terminado circuito integrado. Algunas veces hay VLSI (Very Large Scale Integration)
otros factores importantes a tener en cuenta, como Corresponde a más de 1.000 compuertas por
la complejidad y el tipo de cápsula a emplear, el chip (más de 10000 transistores).
costo del componente, la posible compatibilidad
con otras familias, el margen de temperatura de Con respecto a las características generales de
trabajo, etc. estos componentes, los fabricantes de circuitos in-
En la comparación entre las distintas familias tegrados digitales utilizan, para definir sus pro-
lógicas, existen familias que son aconsejables en ductos, algunas características comunes, indicán-
algunas aplicaciones y no aconsejables en otras. A dolas en sus catálogos, publicaciones y folletos.
veces, la propia naturaleza de los circuitos electró- Las más significativas son:
nicos exige que no exista una característica para
no perjudicar otra. Por ejemplo, el incremento de Fan-out (Cargabilidad de salida Fo)
la velocidad aumenta normalmente el consumo de Indica el máximo número de compuertas que
potencia. Cada familia tiene sus características se pueden conectar a la salida de una compuerta.
predominantes y tiende a utilizarse en aquellas Es la carga que puede conectarse a la salida del
aplicaciones en que esas características son las elemento que se especifica.
más importantes. Fan-in (Cargabilidad de entrada Fi)
Hay ramificaciones dentro de una misma fami- Es la máxima cantidad de compuertas que se
lia cuando es necesario destacar alguna caracterís- pueden conectar a la entrada del componente.
tica. Así, por ejemplo, dentro de la familia TTL de Niveles lógicos
propósitos general se han creado subfamilias tales Se denomina así a los valores de tensión, tanto
como TTL de alta velocidad (H) y TTL de bajo en estado alto como en estado bajo, que se aplican
consumo (LS). a estos integrados y son reconocidos como "1" o
Para entender mejor de qué estamos hablando, "0" lógicos. Estos niveles son:
definiremos algunos conceptos que serán utiliza-
dos más adelante. Por ejemplo, el nivel de integra- VoH: Mínima tensión de salida en el nivel ló-
ción está dado por la cantidad de compuertas lógi- gico alto.
cas que pueden integrarse en una misma pastilla, VoL: Máxima tensión de salida en el nivel ló-
en un mismo chip. De esta manera, podemos decir gico bajo.
lo siguiente: ViH: Mínima tensión que, aplicada a la entra-

da, es reconocida como el estado lógico "1". Figura 1

ViL: Máxima tensión que, aplicada a la entra-
da, es reconocida como el estado lógico "0".
Por ejemplo, en TTL (lógica transistor-transis-

tor):
ViH = 2V
ViL = 0,8V
VoH = 2,4V
Figura 2
VoL = 0,4V
Margen de ruido
Es la variación de tensión admisible a la entra-
da de una compuerta, sin que la salida de la mis-
ma cambie de estado (figura 1).
Existen dos márgenes de ruido: Es necesario que los márgenes de los estados
lógicos sean amplios para aumentar la inmunidad
- Margen de ruido en el estado lógico "0" de al ruido.
entrada:
NIL = ViL - VoL Tiempo de propagación
- Margen de ruido en el estado lógico "1" de El tiempo de propagación de un circuito es una
entrada medida de la rapidez con que, al cambiar el nivel
NIH = VoH - ViH lógico de la entrada de un elemento lógico, apare-
ce el correspondiente cambio a la salida. La velo-
En el ejemplo de la figura 2 se han supuesto cidad es un parámetro dependiente del tiempo de
dos integrados de la misma familia interconecta- propagación y mide la frecuencia con la que un
dos; luego, si se coloca un "1" lógico a la entrada: elemento puede cambiar de estado sin cometer
errores. El tiempo de propagación se mide en na-
Ve1 >- ViH Entonces Vs1 <- VoL nosegundos (ns).
En la figura 3 se han diagramado los tiempos
Para que el inversor 2 reconozca un "0" a
la entrada se debe cumplir:
Figura 3
Ve2 <- ViL
Por lo tanto, debe ser: VoL <- ViL para

que el inversor 2 reconozca un "0" a su entra-
da. La diferencia ViL - VoL es el "margen de
ruido NIL". En síntesis:
Si ViL > VoL hay margen de ruido

Si ViL = VoL no hay margen de ruido
Por lo dicho, el margen de ruido o inmu-

nidad al ruido "mide" la cantidad de ruido
que se puede superponer a una señal aplicada
a un elemento lógico, sin que éste cambie de
estado erróneamente. La inmunidad al ruido
se especifica en mV o en V (volt).
Los ruidos se añaden a las tensiones de
entrada que, como vimos, no son fijas.

C LASIFICACIÓN DE LOS C IRCUITOS I NTEGRADOS D IGITALES
que corresponden a un diagrama temporal de un la realización de cir-

inversor, en él se destacan los siguientes paráme- cuitos lógicos, tal co- Figura 4
tros: mo se muestra en la
tr: tiempo de crecimiento (rise-time) o tiempo compuerta AND cons-
de subida. Es el tiempo para pasar del 10% al 90% truida con estos com-
del valor final del pulso. ponentes. La tabla de
tf: tiempo de bajada (fall-time). Es el tiempo pa- verdad del circuito ló-
ra pasar del 90% al 10% del valor final del pulso. gico de la figura 4 es:
tw: ancho del pulso o tiempo de duración.
tpHL: tiempo de propagación para el cambio B A Z
alto-bajo. Se mide entre el instante en que el pulso 0 0 0
de entrada pasa por el 50% de su valor y el instan- 0 1 0
te en que el de salida pasa por el 50% de su valor. 1 0 0
tpLH: tiempo de propagación para el cambio 1 1 1
bajo-alto.
Donde el "0" lógico corresponde a una tensión
Potencia de disipación (Pd) de 0V y el "1" a la tensión de alimentación Vcc.
Es la potencia consumida por cada compuerta. Si cualquiera de las entradas está en estado ba-
Se mide en mW. La suma de las potencias de los jo (potencial de tierra o 0V), el diodo conectado a
elementos de un circuito completo determina el esa entrada queda polarizado en directa, por lo que
consumo total que fija la refrigeración (disipado- conducirá, y la tensión de salida será aproximada-
res) que se necesita. mente 0 volt, lo que corresponde a un "0" lógico.
Veremos que el tiempo de propagación tp jue- Si las dos entradas están en estado alto (poten-
ga un papel importante en la elección de la fami- cial de + Vcc), la caída de potencial en cada diodo
lia lógica, pero veremos también que, en algunos será 0 volt y, por lo tanto, el diodo no conduce,
casos, dicho tiempo puede reducirse a costa de au- con lo cual la tensión de salida en Z será + Vcc
mentar el consumo. que corresponde a un "1" lógico.
Se suele definir un Factor de Calidad que tiene De la misma
en cuenta el consumo y el tiempo de propagación. manera, en la figu-
ra 5 se reproduce el
Fc = Pd x tp circuito de una
compuerta OR con
Cuanto menor sea Fc, mejor será el circuito. dos diodos y un re-
La potencia que disipa cada elemento limita la sistor; es decir, uti-
cantidad de las mismas que pueden incluirse en un lizando la lógica Figura 5
chip. DL. En este caso,
si las entradas están simultáneamente con poten-
cial de tierra o 0V, ambos elementos están blo-
Construcción de Circuitos Digitales queados y la salida Z toma el potencial de tierra.
Si A y/o B valen "1", se aplica +Vcc; el/los dio-
Antes de pasar a explicar las diferentes fami- dos conducen y en Z tengo aproximadamente
lias lógicas, digamos que estos elementos se pue- +Vcc (descontando 0,7V, si el diodo es de silicio),
den construir a partir de diodos o de transistores; que corresponde a un "1" lógico.
es por ello que haremos una explicación muy so- Por lo dicho la tabla de verdad correspondien-
mera sobre estas tecnologías de fabricación. te es:
Al realizar los circuitos digitales con dispositi-
vos físicos, éstos necesitan tener dos estados bien B A Z
diferenciados. El diodo semiconductor presenta 0 0 0
dos estados bien diferenciados: de conducción y 0 1 1
de no conducción, según esté polarizado en direc- 1 0 1
ta o en inversa, por lo cual lo podemos utilizar en 1 1 1

Familias Lógicas
Veamos entonces, cómo se pueden cos-

truir las diferentes familias de circuitos
integrados, a las cuales podemos agru-
par de la siguiente manera, atentos a los
componentes que intervienen en los cir-
cuitos eléctricos correspondientes:
- Familia RTL
- Familia DTL
Figura 6 - Familia TTL
- Familia CMOS
Se observa que este circuito realmente se com- Familia RTL (Resistor Transistor Logic)
porta como una compuerta OR, analizada en el ca- Fue la primera de las familias, quedando en de-
pítulo anterior. suso en la actualidad. El circuito básico de la fa-
Otros operadores lógicos integrados emplean milia RTL es la compuerta NOR que emplea re-
transistores para su funcionamiento; para ello, es- sistores y transistores en su circuito eléctrico.
te componente opera entre el corte y la saturación. El circuito eléctrico de esta compuerta (cons-
Se dice, entonces, que no maneja señales analógi- truida con técnica RTL) está mostrado en la figu-
cas sino digitales. En la figura 6 se detalla la por- ra 8.
ción de la curva en que opera, dentro de la familia
de salida de un transistor bipolar. Figura 8
En saturación, el transistor conduce una co-
rriente apreciable, prácticamente sin caída de ten-
sión colector-emisor (VCE = 0V).
Para dar un ejemplo, Se puede aprovechar la
característica inversora de un transistor en confi-
guración emisor común para construir una com-
puerta digital inversora; la figura 7 muestra el es-
quema eléctrico correspondiente.
Figura 7
El tiempo de propagación de la RTL es algo

superior a los 10ns, con un consumo de potencia
del orden de los 10mW por compuerta.
Si en cualquiera de las entradas se coloca un
"1", el transistor correspondiente se satura y la
tensión de salida es aproximadamente 0 volt, que
corresponde a un "0" lógico. Si todas las entradas
están en "0", los transistores están cortados; por lo
tanto, la tensión de salida es aproximadamente
Si en la entrada A se pone un "0" (0 volt) el igual a Vcc, que corresponde a un "1" lógico.
transistor está cortado (punto 1 de la curva), y la Como ventajas podemos mencionar un bajo
tensión es aproximadamente Vcc, que correspon- consumo y costo reducido. Las principales des-
de a un "1" lógico. Si la entrada está alta se aplica ventajas son las siguientes:
un "1", es decir: el transistor está saturado (punto
2 de la curva) y la tensión de salida es VCESAT, * Baja capacidad de fan-out (del orden 4)
que corresponde a un "0" lógico (aproximadamen- * Bajo margen de ruido
te 0 volt). * Baja velocidad

Familia DTL (Diode Transistor Logic) Familia TTL (Transistor Transistor Logic)
Como los niveles lógicos y la alimentación de Es la familia más usada. Todos los fabricantes
las familas TTL y DTL son compatibles, ambas de cierta importancia tienen una línea de produc-
familias pueden emplearse en el mismo circuito. tos TTL y distintas empresas producen circuitos
El circuito básico de la familia DTL es la com- integrados digitales.
puerta NAND y en la figura 9 se representa el cir- El circuito de la figura 10 corresponde a una
cuito eléctrico de esta compuerta de tres entradas. NAND TTL Standard. La tensión de alimentación
es única, de 5V, y es compatible con todos los cir-
cuitos de otras subfamilias TTL, como así también
con la DTL.
Figura 9
Básicamente, al circuito lo podemos conside-

rar como una compuerta AND seguida de un in-
versor. La compuerta AND está realizada con dio-
dos y el inversor es un transistor, como vimos an-
tes. Figura 10
Cuando cualquiera de las entradas está baja, el
diodo correspondiente conduce a través de R1. En Tienen un tiempo de propagación típico de
el punto P se establece una tensión del orden de 10ns, fan-out de 10, margen de ruido de 400mV,
0,7V, la cual no es suficiente para superar los 1,4V una potencia de disipación de 10mW por com-
que se necesitan para que el D4 y D5 conduzcan y, puerta y una frecuencia máxima de reloj de
por lo tanto, al estar cortados D4 y D5, el transis- 35MHz.
tor estará cortado, con lo cual la tensión de salida La compuerta básica TTL es la NAND, que in-
será igual a Vcc (que corresponde a un "1" lógi- troduce una serie de innovaciones respecto a la
co). NAND DTL que vimos antes. Estas principales
Si todas las entradas están altas, los diodos D1, diferencias son:
D2 y D3 están cortados. Conducen D4 y D5 a tra- - La compuerta AND de entrada está constitui-
vés de R1, llegando la corriente a la base del tran- da por el resistor R1 y el transistor multiemisor
sistor, que pasa a la saturación, causando un esta- Q4, que cumple la misma función que los diodos
do lógico "0" a la salida. D1, D2 y D3 de la DTL.
En el punto P: El reemplazo de los diodos por el transistor tie-
ne la ventaja de aumentar la velocidad de conmu-
Vp = 0,7 + 0,7 + 0,8 = 2,2V tación; es decir, disminuir el tiempo de propaga-
ción.
La caída de potencial en cada diodo D1, D2, - El diodo base colector de Q4 equivale al dio-
D3 será: do D4 de la DTL.
- El diodo base emisor de Q3 equivale al diodo
5V - 2,2 = 2,8V D5 de la DTL.
El principio de funcionamiento es similar al de
Esta tensión se aplica en el sentido inverso, por la familia DTL, con la ventaja de que el reempla-
lo cual no conducen. zo de los diodos por transistores permite disminuir
El tiempo de propagación de esta familia es del el tiempo de propagación.
orden de 25ns y la disipación por compuerta es del El circuito consta de tres etapas: una asociada
orden de 15mW. al transistor Q4, encargada de adaptar los niveles

de entrada; otra de conmutación, con el transistor puerta es la TTL con salida a colector abierto, cu-
Q3, y una de salida formada por Q2 y Q1. El tran- yo esquemático se muestra en la figura 11.
sistor Q1 es el que da el estado lógico de salida.
En TTL, los niveles lógicos que se emplean
hacen que el estado lógico "1" corresponda a una
tensión entre 2 y 5 volt y el estado lógico "0" co-
rresponda a una tensión entre 0 y 0,8 volt.
La tensión en la base de Q4 no puede superar
los 2,1V, ya que el circuito visto desde la base de
Q4 consta, hasta llegar a tierra, de las uniones B-
C de Q4, B-E de Q3 y B-E de Q1. Figura 11
Si una de las entradas está en el nivel lógico
bajo (por ejemplo, en la entrada A) entonces hay La diferencia en la compuerta NAND TTL,
una tensión inferior a 0,8 volt en la unión base- con salida TOTEM-POLE, es que la carga de Q1
emisor de Q4, con lo cual el transistor conduce, no es el transitor Q2, sino un resistor Rc que se co-
dando lugar a una corriente que pasa por R1 y por loca exteriormente. De esta manera, al dejar el co-
la unión base-emisor de Q4. lector abierto, se tiene la posibilidad de utilizar ex-
Al estar Q4 saturado, la tensión colector-emi- teriormente otra carga que sea aceptada por el
sor es pequeña y, en estas condiciones, la tensión transistor. Un esquema a colector abierto permite,
base-emisor de Q3 no es suficiente para que Q3 por ejemplo, conectar un circuito indicador de sa-
conduzca. Para que Q3 conduzca se necesita como lida con el objeto de que el usuario sepa en qué es-
mínimo una tensión de 1 volt (0,5V de la VBE de tado se encuentra el circuito.
Q3 y 0,5V de la VBE de Q1, y para saturar a Q3 Otra posibilidad de la tecnología TTL con co-
se necesita como mínimo 1,6V; es decir, 0,8V de lector abierto es realizar el montaje llamado "Y
VBE de Q3 más 0,8V de VBE de Q1). por conexión" o "AND cableada", permitiendo la
Si Q3 está cortado, Q1 también estará cortado, conexión directa de las salidas de dos o más com-
y la tensión de salida corresponde a "1", que en puertas, tal como queda especificado en la figura
TTL equivale a una tensión VoH >- 2,4 volt. Al es- 12 y se representa con el símbolo de la figura 13.
tar Q3 y Q1 cortados, el transistor Q2 está satura-
do, ya que recibe una corriente de base a través de Figura 12
R2, D1 y la carga conectada a la salida.
En resumen: cuando una entrada está baja, Q4
conduce, Q3 y Q1 están cortados y Q2 está satura-
do. En estas condiciones la tensión de salida será:
Vs = Vcc - (VR2 + VBE(Q2) + VD1)
VR2 es menor que 0,5V, lo que hace que Vs >

2.6V, que corresponde a un "1" lógico. El símbolo lógico recomen- Figura 13
Si todas las entradas están en un nivel lógico dado por el IEEE para esta cone-
alto, aplicando un análisis similar, se deduce que xión se grafica en la figura 14.
Q2 está cortado, Q1 saturado y la tensión de sali- El fabricante del circuito in-
da será un "0" lógico. tegrado especifica en la hoja de
datos si la compuerta tiene sali-
Figura 14
TTL con salida a colector abierto da TOTEM-POLE o colector
En la salida TOTEM-POLE, correspondiente abierto.
al circuito de la figura 10 y analizada anteriormen- En la tecnología TTL de co-
te, la carga del transistor Q1 de salida no es un re- lector abierto, para hacer la co-
sistor, sino el transitor Q2, dando lugar a una baja nexión directa de dos o más
impedancia de salida que permite mayor veloci- compuertas se deben conectar los colectores de
dad de conmutación. Otra variante de esta com- los dos transistores de salida con un único resistor

Figura 15 a la fuente de ali-

mentación Vcc. El Figura 16
esquema del cone-
xionado AND ca-
bleado se representa
en la figura 15.
Si cualquiera de los
dos transitores de sa-
lida va al estado de
saturación, es decir,
la tensión de salida
es la VCE SAT, la
salida Z será un "0"
lógico. Tenemos entonces que un "0" en Z1 o en
Z2 pone un "0" en Z.
Para que la salida sea alta, es necesario que los
transitores Q1 de salida de ambas compuertas es-
tén cortados. - Estado lógico "0"
En la realización de funciones lógicas con - Estado lógico "1"
compuertas, la utilización de la conexión AND ca- - Estado de alta impedancia.
bleada permite, en algunos casos, simplificar el
circuito lógico. Si I está alta, permite desconectar la salida de
La tecnología TTL con salida TOTEM-POLE la carga; por lo demás, el circuito continúa operan-
no permite realizar el montaje "Y por conexión" o do en dos estados lógicos.
"AND cableada", ya que si la salida de una com- Si se aplica un "1" a la entrada de inhibición
puerta es "0" (es decir Q1 saturado y Q2 cortado) del circuito de la figura 16, conduce Q7 y se satu-
y de la otra compuerta es "1" (es decir Q1 cortado ra Q6, quedando su colector y también uno de los
y Q2 saturado), al unir directamente los colectores emisores de Q1 sin tensión, con lo que se bloquea
de Q1, la salida de una de las compuertas queda Q2 y Q5 va al corte. Por otro lado, a través del dio-
conectada a tierra a través del transistor saturado do, independientemente de los niveles que existan
de la otra, creando un camino de baja resistencia en A y B, Q3 y Q4 quedan bloqueados, con lo cual
entre Q1 y Q2, lo cual supera la corriente máxima la impedancia de salida es elevada, consiguiéndo-
admisible y el transitor se destruye. se así un tercer estado diferente del alto y del ba-
jo, que se denomina de alta impedancia y que per-
TTL de tres estados (Thre State) mite que las salidas de estas compuertas puedan
Cuando se desea conectar varias compuertas a unirse entre sí. La tabla de verdad de esta com-
una línea común (línea ómnibus), es necesario que puerta es la siguiente:
sólo un circuito quede "conectado" mientras los
restantes se deben comportar como si no estuvie- I B A Z
ran. 0 0 0 1
Esta conexión no se puede realizar con circui- 0 0 1 1
tos de la familia TTL con salida TOTEM-POLE, 0 1 0 1
ya que siempre uno de los transitores de salida es- 0 1 1 0
tá conduciendo. Este inconveniente se soluciona 1 0 0 ALTA IMPEDANCIA
agregando una entrada de inhibición I, que hace 1 0 1 ALTA IMPEDANCIA
que ambos transitores de salida pasen al estado de 1 1 0 ALTA IMPEDANCIA
corte, con lo cual el circuito de salida se aisla de la 1 1 1 ALTA IMPEDANCIA
carga; es decir, el circuito presenta una alta impe-
dancia. En la figura 17 se representa el símbolo lógico
En la figura 16 se representa una compuerta propuesto por el IEEE para una compuerta NAND
NAND de tres estados que son: de tres estados.

Cuando hay varias com- En la figura 19 se tiene una compuerta AND de

puertas de este tipo con sus dos entradas cuyo circuito es similar al de la com-
salidas conectadas, sólo puerta NAND, a excepción del transistor Q6, que
existirá una con su entrada se añade entre Q3 y la salida Q2/Q1 con el propó-
de inhibición baja, con lo sito de invertir la señal que sale del colector de
Figura 17 que dicha compuerta se Q3. El transistor Q5 que se agrega actúa como una
comporta nor- baja impedancia de base para Q6. Si cualquiera de
Figura 18 malmente. Para las entradas está en estado bajo, el diodo base emi-
que tenga una sor de Q4 correspondiente se encuentra en con-
idea más clara, en ducción. Esto provoca el bloqueo del diodo base-
la figura 18 se colector de Q4 y con ello el bloqueo de Q3 y Q5.
ven conectadas En estas condiciones, Q6 se encuentra conducien-
tres compuertas do, lo que provoca la saturación de Q1 y el corte
NAND de tres de Q2, con lo cual la salida es un "0" lógico. Esto
estados, tal que significa que un "0" a la entrada pone un "0" a la
si, en la compuer- salida.
ta (1), la entrada Si las entradas están todas altas, el diodo base-
de inhibición está colector de Q4 provoca la conducción de Q3 y Q5.
en "0" y el resto Q6 se corta, ya que su base se encuentra práctica-
de las compuer- mente a nivel masa a través de Q5 que está satura-
tas tiene I en "1", do.
la compuerta (1) El bloqueo de Q6 significa el bloqueo de Q1 y
estará habilitada y sus entradas controlarán el es- la conducción de Q2. A la salida tenemos un esta-
tado lógico de la salida común. do lógico "1". Por todo lo dicho, el inversor Q6 ha
La entrada de inhibición es la que controla qué convertido una compuerta NAND en una com-
compuerta actúa sobre la salida común. Siempre puerta AND.
se debe habilitar una sola compuerta por vez. Di- La familia TTL analizada corresponde a la se-
cho de otra manera: funciona como un multiple- rie de circuitos integrados digitales que se identi-
xor, tal como veremos más adelante. fican comercialmente con el prefijo 54 ó 74. A
partir de esta familia TTL estándar se han introdu-
Compuerta AND TTL cido algunas modificaciones que han dado origen
Además de la compuerta NAND básica, la fa- a otras series de circuitos integrados digitales
milia TTL tiene otros elementos lógicos tales co- TTL, tales como la serie de baja potencia, la de al-
mo compuertas AND, OR, NOR y EXCLUSIVE- ta velocidad, la Schottky, la de alta velocidad y ba-
OR. ja potencia, la de alta inmunidad al ruido, etc.
Analicemos cada subfamilia de las nombradas:
TTL de baja potencia

(Low power TTL, serie 54L/74L)
El circuito TTL de baja potencia es igual al
visto para la TTL normal, sólo que se han incre-
mentado los valores de los resistores dando como
resultado una menor corriente y, por lo tanto, un
consumo más pequeño (del orden de 1mW). Co-
mo consecuencia del aumento de estos valores,
disminuye el consumo, pero aumenta el tiempo de
propagación típico a 33ns, con una frecuencia má-
xima de 3MHz de funcionamiento.
Se emplean en casos que requieren bajo consu-
mo y mínima disipación, sin que se necesite alta
Figura 19 velocidad de reacción.

TTL de alta velocidad

Es la serie "High speed TTL" o serie
54H/74H. Utiliza valores de resistores inferiores a
los utilizados en la TTL estándar, lo que permite
disminuir el tiempo de propagación a costa de au-
mentar el consumo.
Los parámetros típicos de esta subfamilia TTL
son un tiempo de propagación de 6ns, un consumo
de 22mW por compuerta y una frecuencia máxima
de 50MHz.
Figura 21
TTL Schottky
Esta serie, denominada STTL y conocida co- El circuito es similar al de la familia DTL, pe-
mercialmente bajo el prefijo 54S o 74S, es la más ro los valores de R1, R2 y R4 son más elevados y
rápida de las subfamilias TTL. El circuito es simi- la Vcc es de 15V.
lar a la TTL de alta velocidad, con el reemplazo de Los diodos D4 y D5 de la DTL se reemplazan
los diodos y transistores por diodos y transistores por el diodo Zener y el transistor Q1.
Schottky, que se caraccterizan por su rapidez, ya La inmunidad al ruido es del orden de 5V; el
que no almacenan cargas. tiempo de propagación es el más alto de todas las
La ausencia de carga almacenada reduce el familias y es del orden de 150ns.
tiempo de conmutación, aumentando la velocidad
del circuito. Tienen un tiem-
po de propagación típico de Familia ECL
3ns, un consumo de 20mW y (Lógica acoplada por emisor)
una frecuencia máxima de La lógica acoplada por emisor es la familia de
125MHz. El símbolo, tanto alta velocidad por excelencia. En este tipo de lógi-
del diodo como del transistor ca, los transistores no se saturan, con lo que se evi-
Schottcky, se representa en la ta el problema de almacenamiento de portadores
Figura 20 figura 20. minoritarios en la región de base y, en consecuen-
cia, se disminuye el tiempo de propagación.
TTL Schottky de baja potencia La ECL se subdivide en diferentes subgrupos
La serie "Low power Schottky o "54LS/74LS" en función del tiempo típico de propagación:
es la más reciente de la familia TTL; con ella se
consigue una solución de compromiso entre la ve- 1) tp = 8ns; fmáx = 30MHz; Pd = 30mW
locidad de conmutación y el consumo. El circuito 2) tp = 4ns; fmáx = 75MHz; Pd = 22mW
es similar al correspondiente a la familia TTL 3) tp = 2ns; fmáx = 125MHz; Pd = 25mW
Schottky, con la diferencia que se ha aumentado el 4) tp = 1ns; fmáx = 400MHz; Pd = 60mW
valor de los resistores para disminuir el consumo
y se suprime el transistor multiemisor por un cir- La subfamilia más aceptada es la de tp = 2ns,
cuito del tipo DTL. ya que compatibiliza la velocidad y el consumo.
Tiene una propagación típica de 9,5ns y un Dada la rapidez de la familia ECL, se utiliza en
consumo por compuerta de 2mW, con una fre- grandes computadoras y en sistemas de comunica-
cuencia máxima para Flip-Flop de 45MHz. ciones.
La figura 22 muestra una compuerta de la fa-
Familia HTL milia ECL de 2ns con salida OR y NOR simultá-
En la figura 21 se grafica el circuito correspon- neamente. Note el amplificador diferencial de en-
diente a una compuerta NAND del tipo HTL. trada formado por Q1, Q2, Q3 y Q4, que condu-
La característica principal de esta familia es su cen la corriente dependiendo de las entradas A y
alta inmunidad al ruido, por lo que se la emplea en B; además controlan la saturación de Q5 y de Q6
ambientes industriales y en el manejo de disposi- para producir una salida OR y NOR. La tensión de
tivos electromecánicos. alimentación es de -5,2V.

Figura 22 Se trabaja con lógica positiva. Si la entrada es

un "1" (VG = +VDD), el transistor Qn conduce y
el Qp está al corte, por lo que la salida es un "0"
lógico. Cuando la entrada es un "0" (VG = 0V), el
Qp conduce y el Qn está al corte, por lo que la sa-
lida está prácticamente a +VDD (en realidad un
poco menos que VDD por la caída en el canal con-
ductor), lo que corresponde a un "1" lógico. Ve-
mos, entonces, que prácticamente no conducen
ambos transistores a la vez, con lo cual se reduce
el consumo. Por poseer transistores CMOS, esta
familia se diferencia de la TTL en lo siguiente:
a) Bajo consumo. Una compuerta CMOS con-

sume 0,01mW en condiciones estáticas (cuando
Los niveles lógicos, en lógica positiva, son de no cambia de estado).
-0.7V para el "1" y -1,6V para el "0", es decir que En la forma de operar del inversor anterior,
la diferencia de niveles es del orden de los 900mV. uno de los dos MOS se encuentra siempre al cor-
Cada compuerta dispone de la salida y su comple- te y teóricamente no hay circulación de corriente
mento. (sin embargo, existe una débil corriente de fuga
en el MOS que está al corte, debido a los portado-
Familia CMOS res minoritarios del canal).
La familia lógica CMOS (transistores de metal En condiciones dinámicas, es decir, al efec-
óxido semiconductor complementarios) está ca- tuarse la conmutación, un MOS pasa del estado
racterizada por su bajo consumo. Es la más recien- de corte al de conducción y el otro MOS de con-
te de todas las grandes familias y posee la ventaja ducción al corte. Existe un instante en el que los
fundamental de operar con un amplio rango de dos MOS están conduciendo y originan un pico de
tensiones de alimentación, como veremos más corriente.
adelante. La potencia dinámica disipada crece lineal-
El elemento básico de la familia CMOS es el mente con la freccuencia y con el cuadrado de la
inversor del esquema presentado en la figura 23. tensión de la tensión de alimentación VDD. Para
Está constituido por dos transistores de efecto de VDD = 10V y f = 50kHz, la potencia disipada es
campo (FET), uno de canal P y otro de canal N. el orden de 0,1mW por compuerta.
Durante el funcionamiento, uno u otro está activa- b) Los circuitos CMOS tienen elevada inmu-
do, produciéndose a la salida un "0" o un "1" lógi- nidad al ruido. Normalmente este valor ronda en-
co. Los drenajes y las compuertas (gates) de am- tre el 30 y el 45% de VDD. Este margen de ruido
bos transistores están unidos entre sí. sólo es comparable con la familia HTL.
c) Utilización exclusiva de transistor MOS en
Figura 23 la realización de las compuertas. Esto permite lo-
grar una gran densidad de componentes en un
circuito integrado y, por lo tanto, la realización de
circuitos en LSI y VLSI.
d) Alto fan-out, del orden de 50 o más.
e) Tensión de alimentación en un amplio ran-
go de +3V a +18V
La unión de las compuertas constituye la entra- Debido a todo esto, la familia CMOS se em-
da del inversor y la unión de ambos drenajes cons- plea principalmente en circuitos digitales alimen-
tituye la salida del inversor. Una de las fuentes se tados por batería y, dada su alta inmunidad al rui-
conecta a la tensión de alimentación y, la otra, a do, en ambientes industriales.
masa. La desventaja que sobresale en la familia

10mW
8MHz
NOR
Bajo
12ns
RTL
3V
5
12 a 30
NAND
15mW
Excelente Bueno
MHz
25ns
DTL
5V
8
NAND
55mW
4MHz
150ns
15V
HTL
10
OR/NOR OR/NOR OR/NOR
125MHz 400MHz
60mW
Bueno
-5,2V
ECL
1ns
1ns
10
25mW
Bueno
-5,2V
ECL
2ns
2ns
25
75MHz
22mW
Bueno
5,2V
ECL
4ns
4ns
25
50 o más
estimado
0,01mW
a 1MHz
NOR o
NAND
Bueno
25ns a
5MHz
1mW
CMOS
Muy
50ns
18V
más
3a
o
CONSUMO SCHOTTKY
45MHz
NAND
Bueno
TTL BAJO TTL LP
2mW
9,5ns
5V
10
NAND
Bueno
3MHz
1mW
33ns
5V
10
VELOCIDAD SCHOTTKY
125MHz
NAND
19mW
Bueno
TTL
3ns
5V
10
TTLALTA
50MHz
NAND
22mW
Bueno
6ns
5V
10
ESTANDAR
35MHz
NAND
10mW
Bueno
10ns
TTL
5V
10
alimentación
propagación
Frec. típica
p/Flip-Flop
Margen de
PARAMETRO
compuerta
compuerta
Tensión de
Tiempo de
Disipación
Tabla 1
FAN-OUT
Circuito
básico
ruido
por
por
CMOS es su baja velocidad, con un tiempo de Simbología y Parámetros Usuales para

propagación típico de 35 a 50ns o más. Identificar a los Circuitos Integrados Digitales
En la tabla 1, se reproduce un cuadro compara-
tivo de las distintas lógicas en función de los dife- Los circuitos integrados son esquemas funcio-
rentes parámetros a los efectos de posibilitar la ob- nales compuestos por transistores, diodos, resisto-
tención de datos precisos, en forma rápida, cuan- res y capacitores, fabricados en un mismo proce-
do los necesite. so, sobre un sustrato o pastilla (chip), y dentro de

una misma cápsula. Esto significa que un circuito IIL: Corriente de entrada en nivel bajo.
integrado digital, con dimensiones parecidas a IOH: Corriente de salida en estado alto.
cualquier semiconductor, contiene muchos com- IO(off): Corriente de salida en estado de bloqueo.
ponentes discretos interconectados directamente, IO(on): Corriente de salida en estado conductor.
que responden a una función electrónica precisa- Ios: Corriente de salida en cortocircuito.
mente definida. Fmáx: Frecuencia máxima de reloj.
El desarrollo que en los últimos años ha impul- Fi: Fan-in.
sado a los circuitos integrados digitales, tanto en Fo: Fan-out.
su tecnología de fabricación como en lo que se re- tpHL: Tiempo de propagación para el cambio alto a bajo.
fiere al desarrollo e investigación, ha conseguido tpLH: Tiempo de propagación para el cambio de bajo a
colocar en un único chip todos los elementos que alto.
componen un computador que se conoce con el tw: Ancho medio de impulso.
nombre de microprocesador o microcontrolador,
según el caso, con lo cual se ha logrado reducir Evidentemente, los dados son sólo algunos de
enormemente el volumen, lo cual no es la única los símbolos empleados; en la medida que sea ne-
ventaja porque los circuitos integrados digitales se cesario, continuaremos definiendo nuevos pará-
han hecho indispensables en la industria, electro- metros.
medicina, comunicaciones, en el campo militar y
aeroespacial, etc.
Con el fin de comprender mejor el funciona- Encapsulados Utilizados en los
miento de los diferentes circuitos integrados digi- Circuitos Integrados Digitales
tales, vamos a definir la forma en que suelen re-
presentarse los diferentes parámetros que intervie- Hemos dicho que los circuitos integrados in-
nen en la designación de un componente. cluyen circuitos electrónicos con transistores, re-
sistores, capacitores, etc, construidos sobre un
Interpretación de los Parámetros mismo material llamado sustrato que, a su vez,
Los fabricantes emplean símbolos para deter- son encapsulados en un mismo chip. Los circuitos
minar las características de los mismos. Estos sím- integrados digitales suelen encapsularse en enva-
bolos están de acuerdo con las normas internacio- ses diferentes, según el fabricante y sus usos más
nales y suelen aparecer en las hojas de datos de los frecuentes, pero hay tres tipos básicos de cápsulas
componentes: que son:
VIH: Tensión de entrada con nivel lógico alto. Se garanti- a) Cápsula cilíndrica
za un mínimo. Esta cápsula normalmente es de metal y con
VOH: Tensión de salida con nivel lógico alto. Se garanti- forma cilíndrica, similar a la utilizada en ciertos
za un mínimo. transitores especiales. Su mayor inconveniente es
VOL: Tensión de salida con nivel lógico bajo. Se garanti- que el número de patitas no puede exceder de 12,
za un máximo. lo que limita bastante sus aplicaciones.
VIL: Tensión de entrada para nivel bajo. Se garantiza un El aspecto físico de esta cápsula se muestra en
máximo. la figura 24.
VCC: Tensión de alimentación.
VCD: Tensión en el diodo limitador de entrada. Figura 24
VO(on): Tensión de salida en estado conductor.
VO(off): Tensión de salida en estado de bloqueo.
Vt+: Tensión de umbral en el flanco positivo.
Vt-: Tensión de umbral en el flanco negativo.
ICCH: Corriente de alimentación con salida a nivel alto.
ICCL: Corriente de alimentación con salida a nivel bajo.
IIH: Corriente de entrada en nivel alto. Es la corriente
que circula por una entrada cuando se le aplica un nivel lógi-
co "1".

b) Cápsula plana o "flat-pack" donde se contempla el formato DIL.

Tiene un volumen muy reducido y suele ser de Es por eso que damos a continuación una serie
material cerámico. de ejemplos de circuitos integrados digitales con
Dado que las patitas se encuentran colocadas componentes de la familia TTL.
de forma que se les puede soldar "por puntas" me- Tales ejemplos se dan en las figuras 27 a 32,
diante un procedimiento semiautomático, su mon- según el siguiente detalle:
taje con la técnica habitual es laborioso.
En la figura 25 se da un detalle de este tipo de Figura 27: 7400 - Cuádruple compuerta
cápsula que no mide más de 6,5 mm por 20 mm, NAND de 2 entradas.
con un espesor de solo 1,5 mm. Figura 28: 7404 - Séxtuple inversor.
Figura 29: 7420 - Doble compuerta NAND de
2 entradas.
Figura 30: 7430 - Unica compuerta NAND de
8 entradas.
Figura 31: 7474 - Doble Flip-Flop D dispara-
do por flancos positivos.
Figura 32: 7486 - Cuádruple compuerta EX-
OR.
Figura 25 Figura 27
c) Cápsula de doble fila de conexión (Dual in

line DIP o Dil)
Es la más utilizada en los circuitos integrados
digitales comerciales. Las dos filas de patitas, al
ser rígidas, permiten que se pueda insertar en tar- Figura 28
jetas de circuito impreso normalizado. Puede estar
hecha con material plástico o cerámico. Son usua-
les las cápsulas de 14 y 16 patitas. También existe
de 8, 18, 22, 24 y 28 patitas. El aspecto físico de
este tipo de cápsula se muestra en la figura 26.
Figura 26
Figura 29
Precisamente, por ser el tipo de cápsula más

empleada, los circuitos electrónicos con compo-
nentes digitales poseen un "lay-out" específico

Tres cifras o dos cifras que determinan la fun-

Figura 30
ción que realiza (número de serie). Su última letra
indica el tipo de encapsulado:
J: Dual in line, cerámico
N: Dual in line, plástico
H, U, T, W, Z: Flat-Pack
L: TO-5
Como ejemplo podemos dar el siguiente com-
ponente que es fabricado por Texas Instruments:
Sn 7402 N: SN Texas
74 margen de temperatura comercial
Figura 31 02 función lógica que efectúa (en este ejem-
plo cuádruple compuerta NOR con 2 entradas)
N Cápsula Dual in line plástica
Código de MOTOROLA
Representado con dos letras de identificación
del fabricante: MC.
Una cifra de dos números sirve para indicar el
margen de temperatura, luego otra de dos o tres
números indica la función.
Las letras para el encapsulado son:
Figura 32 L: Dual in line cerámico
G: TO-5
F: Flat-Pack
P: Dual in line plástico
Demos como ejemplo el componente

MC 7404 P MC: Motorola
74 margen de temperatura comercial
04 función lógica, séxtuple inversor
P: Dual in line plástico
Código de NATIONAL SEMICONDUCTOR

Usa dos letras para identificar el fabricante:
Nomenclatura Utilizada por los Fabricantes DM National, dos cifras que indican el margen de
temperatura y dos o tres cifras que indican la fun-
En general, cada fabricante de circuitos inte- ción.
grados digitales utiliza una forma particular para Letra que indica el encapsulado:
distinguir sus componentes. A continuación vere- D: Dual in line cerámico
mos algunas nomenclaturas a modo de ejemplo. N: Dual in lline plástico
F: Flat-Pack
Código de TEXAS INSTRUMENTS
Posee dos letras mayúsculas, cinco números y Demos el siguiente ejemplo:
una letra final, cuyo significado es el siguiente:
Las dos primeras letras mayúsculas SN identi- DM 7430 N: DM National
fican el fabricante. Las dos siguientes indican el 74 Margen de temperatura comercial
margen de temperaturas de acuerdo a lo siguiente: 30 Función lógica (Unica compuerta NAND
74 margen comercial 0 a 75°C de 8 entradas)
54 margen militar -55 a 125°C N: Cápsula Dual in line plástico

Los reseñados corresponden a ejemplos de tres 4069 Séxtuple inversor

de las más importantes empresas fabricantes de 4071 Cuádruple compuerta OR de 2 entradas
circuitos integrados digitales, resta, ahora, dar al- 4072 Cuádruple compuerta OR de 4 entradas
gunos ejemplos de componentes CMOS comer- 4073 Triple compuerta AND de 3 entradas
ciales. 4075 Triple compuerta OR de 3 entradas
4081 Cuádruple compuerta AND de 2 entradas
Algunos componentes CMOS 4082 Doble compuerta AND de 4 entradas
4097 Multiplexor de 8 canales
4001 Cuádruple compuerta NOR de 2 entradas 4508 Latch de 4 bits
4002 Doble compuerta NOR de 4 entradas
4008 Sumador total de 4 bits
4012 Doble compuerta NAND de 4 entradas Ventajas de los Circuitos
4011 Cuádruple compuerta NAND de 2 entradas Integrados Digitales
4013 Doble Flip-Flop D disparado por flancos
4015 Doble registro de desplazamiento de 4 bits Para finalizar con este capítulo, digamos que
entrada serie/salida paralelo en la actualidad, cuando no es preciso operar con
4023 Triple compuerta NAND de 3 entradas sistemas de alta velocidad, la tendencia es utilizar
4025 Triple compuerta NOR de 3 entradas componentes CMOS, por sus ventajas con respec-
4027 Doble Flip-Flop J-K to a las familias que tienen transistores bipolares
4028 Decodificador BCD-decimal (tales como las TTL). Sin embargo, todos los cir-
4043 Cuádruple Flip-Flop R-S con compuertas cuitos integrados digitales presentan ventajas con
NOR (Cuádruple cerrojo NOR R-S de 3 estados) respecto a los componentes lineales.
4044 Cuádruple Flip-Flop R-S con compuertas Podemos mencionar una serie de ventajas refe-
NAND (Cuádruple cerrojo NAND R-S de 3 estados) ridas al aumento de la confiabilidad en los circui-
4063 Comparador de 4 bits tos electrónicos, la reducción del stock, reducción
Circuitos Prácticos: Oscilador con CD4060

El 4060B es un contador digital de usos generales, ideal para utilizar en cir-
cuitos de reloj. Normalmente, las salidas del 4060B alimentarían un sistema
de reloj. Para que el 4060B trabaje correctamente, necesita una señal de re-
loj. Este
pulso
puede
ser ge-
nerado
por un
oscila-
dor RC.

del costo de los equipos, reducción del tiempo de pacitores integrados no pueden superar ciertos
reparación, etc. Damos a continuación, un detalle máximos, lo que hace que este tipo de componen-
acerca de lo que estamos hablando: te, algunas veces, deba quedar en el exterior de
los circuitos integrados digitales.
- Aumento de la confiabilidad. *****************
Un circuito integrado digital tiene una confia-
bilidad mucho mayor que otro circuito similar
realizado con componentes discretos, debido a un
minucioso estudio que exige el proyecto de un cir-
cuito integrado digital, a las modernas técnicas
de fabricación, a la menor influencia de la tempe-
ratura, por estar todos en una misma superficie,
etc.
- Se requieren menos componentes para stock.
- Reducción importante de las capacidades pa-
rásitas, que existen entre los componentes a cau-
sa de su proximidad.
- Reducción de tiempo en la localización de fa-
llas, puesto que el sistema que se usa es el de la
sustitución de los circuitos integrados digitales
defectuosos, no siendo posible su reparación.
- Menor costo
Como desventaja, la potencia máxima que
pueden disipar los circuitos integrados digitales
es reducida. Los valores de los resistores y los ca-
Circuitos Prácticos: Metrónomo con Compuertas

Cuando el interruptor está cerrado, un oscilador genera tres golpes y en
seguida un cuarto golpe que marca el compás. El ritmo se puede variar por
medio de VR1. La salida puede ser tanto audible como visual.

C IRCUITOS I NTEGRADOS
DE F UNCIONES E SPECIALES
Introducción Los decodificadores se clasifican en excitado-
res y no excitadores, según sus salidas puedan o
En el capítulo anterior, estudiamos las diferen- no controlar respectivamente un indicador visual
tes familias lógicas, dando ejemplos de uso para (display). En la figura 2 se da el diagrama en blo-
los circuitos integrados digitales de la familia TTL ques de un decodificador de n líneas de entrada y
y CMOS, que son las más utilizadas. 2n líneas de salida.
El proceso de fabricación de las diferentes fa-
milias ha posibilitado la realización en circuitos
integrados digitales de sistemas combinacionales
complejos, constituidos por un gran número de
compuertas lógicas en un solo chip. Figura 2
Se llama circuito combinacional a aquél en que
el estado lógico de su salida depende únicamente
del estado lógico de sus entradas; es decir, no se - Multiplexores: Los multiplexores o selecto-
tiene en cuenta la noción del tiempo. res de datos son circuitos combinacionales que tie-
Existen circuitos lógicos donde el estado de la nen m entradas de datos y una sola línea de salida.
salida en un instante no sólo depende del estado Tiene además n entradas de selección tal que 2n =
lógico de las entradas en ese instante, sino también m. Mediante las entradas de selección se elige la
del estado lógico de las entradas en instantes ante- información presente en cualquiera de las entradas
riores; es decir, entra en juego la variable tiempo. y se la conduce a la única línea de salida. Cumple
Se dice que el circuito tiene memoria. Estos cir- la función opuesta al demultiplexor. Cada combi-
cuitos se llaman secuenciales y los analizaremos nación binaria presente en las entradas de selec-
más adelante. ción, selecciona la información presente en una de
Entre estos circuitos integrados de funciones las entradas para ser enviada a la línea o canal de
especiales podemos encontrar: salida. En
la figura 3
- Codificadores: Un codificador es un circuito se ha es-
combinacional que tiene 2m entradas (o menos que quemati-
2m) y m salidas, de forma tal que, cuando una de zado un
las entradas está excitada, a la salida se genera un multiple- Figura 3
código de m bits correspondiente a la entrada ex- xor de 2 n
citada. Cumple, por lo tanto, la función inversa a entradas y una salida.

la del decodificador. En la figura 1 se da el esque-
ma en bloques de un codificador de 2m entradas y - Demultiplexores: Un demultiplexor es un
m salidas. circuito combinacional que tiene una entrada de
datos D y m salidas. Posee además n entradas de
selección tal que 2n = m. La información aplicada
en el canal de entrada de datos D, se puede hacer
aparecer en cualquiera de las m salidas, aplicando
Figura 1 a las entradas de selección la combinación adecua-
da. En la figura 4 se reproduce el diagrama de un
- Decodificadores: Un decodificador es un cir-
cuito que tiene n líneas de entrada (bits de instruc-
ción) y 2n líneas de salida (o menor que 2n) y ope-
ra excitando sólo una de las líneas de salida en
función de la combinación de bits de entrada. Figura 4

demultiplexor de n entradas y 2n salidas. Además los números decimales del 0 al 9. Al tener 10 en-
de estos cuatro sistemas combinacionales, en este tradas necesitamos 4 salidas para codificar esas 10
capítulo veremos comparadores, sumadores y ge- entradas (24 = 16 combinaciones posibles, de las
neradores de paridad. Analicemos en detalle cada cuales solo usaremos diez). Es un codificador
bloque: BCD natural.
Para quitar dudas, dicho de otra forma, son ne-
cesarias 4 salidas porque tenemos 10 entradas, y
Codificadores recuerde que se tienen m salidas y 2m entradas o
menos. Si m = 3; 23 = 8, o sea 8 entradas. Como
Como ya hemos dicho, un codificador es un las entradas son 10, las salidas son 4; entonces m
circuito combinacional que tiene 2m entradas (o = 4 y 24 = 16. En este caso 10<2m.
menos que 2m) y m salidas, de forma tal que, cuan- Damos a continuación, un cuadro donde se de-
do una de las entradas está excitada, a la salida se talla el estado que tendrá cada salida en función de
genera un código de m bits correspondiente a la cual sea la "tecla" accionada. Dicha tecla acciona-
entrada excitada. da se representa con el nivel lógico "1" en dicho
Un ejemplo típico es el teclado de una compu- cuadro.
tadora, donde por cada tecla oprimida se produce –––––––––––––––––––––––––––––––––––
una combinación de bits de salida. Por ejemplo, si ENTRADAS SALIDAS
se utiliza el código ASCII de 7 bits tenemos 27 = –––––––––––––––––––––––––––––––––––––––––––––––––––––––––––
128 combinaciones posibles de entrada. Cuando E9 E8 E7 E6 E5 E4 E3 E2 E1 E0 S3 S2 S1 S0
se activa una de estas 128 líneas de entrada, a la
salida se genera el código de 7 bits que codifica la 0 0 0 0 0 0 0 0 0 1 0 0 0 0
línea de entrada activa. Por ejemplo, si se oprime 0 0 0 0 0 0 0 0 1 0 0 0 0 1
la tecla correspondiente al Nº 1, a la salida tengo 0 0 0 0 0 0 0 1 0 0 0 0 1 0
los 7 bits que codifican dicho número. Para anali- 0 0 0 0 0 0 1 0 0 0 0 0 1 1
zar la construcción de un codificador, suponga- 0 0 0 0 0 1 0 0 0 0 0 1 0 0
mos diez entradas (10 teclas) que corresponden a 0 0 0 0 1 0 0 0 0 0 0 1 0 1
0 0 0 1 0 0 0 0 0 0 0 1 1 0
0 0 1 0 0 0 0 0 0 0 0 1 1 1
Figura 5 0 1 0 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 0 0 1 0 0 1
–––––––––––––––––––––––––––––––––––––––––––––––––––––––––––
La entrada E0 representa la tecla del número
decimal 0, la entrada E1 la tecla del número deci-
mal 1, la entrada E9 la tecla correspondiente al
Nº9, etc. Suponemos que la entrada excitada co-
rresponde al estado lógico 1 (tecla que estamos
oprimiendo).
Si E1 = 1 (tecla oprimida) y las demás entradas
están en 0, a la salida tenemos 0001, que es el nú-
mero 1 codificado en BCD natural. Si E2 = 1 y las
demás entradas están en 0, a la salida tenemos
0010 que es el número 2 codificado en BCD natu-
ral, y así sucesivamente.
Para realizar el codificador anterior con com-
puertas, obtenemos la expresión lógica de las 4 sa-
lidas. Se entiende que con distintas compuertas
OR se puede construir un codificador como el
mostrado en la figura 5.
S0 = E1 + E3 + E5 + E7 + E9
S1 = E2 + E3 + E6 + E7

C IRCUITOS I NTEGRADOS DE F UNCIONES E SPECIALES
S2 = E4 + E5 + E6 + E7 ROM significa Read Only Memory (memoria

S3 = E8 + E9 sólo de lectura), con lo cual una vez construido el
circuito no es posible escribir información.
Si se activa la línea E4, pone un 1 en la salida
S2 y; es decir, tenemos 0100, que es el número 4
codificado en BCD natural. Decodificadores
En el codificador del ejemplo, cuando todas las
entradas están bajas, corresponde al 0 decimal. Un decodificador es un circuito que posee n lí-
Es decir, no se permite diferenciar entre la si- neas de entrada (bits de instrucción) y 2n líneas de
tuación de que todas las entradas están inactivas y salida (o menor que 2n) y opera excitando sólo
aquélla en que está activa E0. Una posibilidad es una de las líneas de salida en función de la combi-
agregar una quinta línea de salida P1 que, si vale nación de bits de entrada.
1, detecta que hay alguna entrada activa y, si vale Los decodificadores se clasifican en excitado-
0, todas las entradas E0 a E9 están inactivas (no se res y no excitadores, según sus salidas puedan o
oprimió ninguna tecla). La expresión lógica de la no controlar respectivamente un indicador visual
salida P1 es entonces: (display).
En un sistema digital se pueden transmitir tan-
P1 = E0 + E1 + E2 + E3 + E4 + E5 + E6 + E7 + E8 + E9 to instrucciones como números. Si, por ejemplo,
los 4 bits de un mensaje se emplean para transmi-
Se puede realizar el codificador anterior por tir órdenes, se pueden lograr 16 instrucciones dife-
medio de una matriz de diodos, obteniendo el cir- rentes, o 16 combinaciones diferentes.
cuito de la figura 6. Cuando se opera de manera que, para cada
Para la construcción de dicho circuito, donde combinación de entrada, sólo una de las líneas de
hay un "1" en la tabla de verdad se coloca un dio- salida esté excitada, tendremos un circuito que tra-
do; donde hay un "0" no se coloca nada. baja como decodificador. Según el tipo de deco-
Este circuito se llama matriz codificadora a dificador se considera excitada la salida que está
diodos y corresponde al esquema de una memoria en el estado lógico 0 y no excitada la que está en
ROM primitiva. el estado lógico 1, o viceversa.
Con el siguiente cuadro, y de acuerdo a lo di-
cho hasta el momento, construiremos un decodifi-
cador BCD natural a decimal.
––––––––––––––––––––––––––––––––––––––––––––––––
ENTRADAS SALIDAS
––––––––––––––––––––––––––––––––––––––––––––––––
DC B A Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9
0 0 0 0 0 1 1 1 1 1 1 1 1 1
0 0 0 1 1 0 1 1 1 1 1 11 1 1
0 0 1 1 1 1 1 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1 1 1
0 1 0 1 1 1 1 1 1 0 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 0 1 1
1 0 0 0 1 1 1 1 1 1 1 1 0 1
1 0 0 1 1 1 1 1 1 1 1 1 1 0
1 0 1 0 1 1 1 1 1 1 1 1 1 1
1 0 1 1 1 1 1 1 1 1 1 1 1 1
1 1 0 0 1 1 1 1 1 1 1 1 1 1
1 1 0 1 1 1 1 1 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1 1 1 1
1 1 1 1 1 1 1 1 1 1 1 1 1 1
Figura 6 ––––––––––––––––––––––––––––––––––––––––––––––––

Figura 7 alimentación y de tierra, necesita un

encapsulado de 16 patas.
Las entradas negadas A, B, C, D, se
obtienen por medio de inversores en
el propio chip. Como se emplean
compuertas NAND, una salida es 0
(baja) para la combinación deseada
de entrada, y es 1 (alta) para las otras
combinaciones de entrada.
El esquema en bloques del decodifi-
cador anterior se muestra en la figu-
ra 8.
Hay aplicaciones donde algunas ve-
ces se desea inhibir las salidas del
decodificador; es decir, que en algún
momento todas las salidas estén en el
estado no excitado.
Para ello a cada compuerta NAND
se le agrega una entrada adicional E
(Enable).
- Si E = 0 las compuertas NAND es-
tán inhabilitadas y tiene lugar la de-
codificación.
- Si E = 1 como en una NAND un
"0" a la entrada pone un "1" a la sa-
lida independientemente de las de-
más entradas, todas las salidas esta-
rán en el estado no excitado y, por lo
tanto, no se realiza la decodificación.
Atendiendo al cuadro anterior, podemos reali- El circuito funciona como decodificador cuando E
zar el desarrollo de un decodificador con com- = 0.
puertas NAND e inversores, tal como se muestra
en la figura 7.
Consideramos línea de salida excitada a la que Multiplexores
está en el estado lógico "0" y no excitada la que
está en el estado lógico "1". Los multiplexores son circuitos combinaciona-
Recordemos que en una compuerta NAND la les que tienen m entradas de datos y una sola línea
salida está en el estado lógico "0" si, y sólo si, to- de salida.
das las entradas están en el estado lógico "1". Tiene además n entradas de selección tal que 2n
El subíndice de la salida Q indica el número = m. Mediante las entradas de selección se elige la
decimal decodificado. Por ejemplo, si en las entra- información presente en cualquiera de las entradas
das tengo: y se la conduce a la única línea de salida.
D C B A
1 0 0 1 Figura 8
Corresponde al decimal 9 por lo que se

excita la salida Q9,
El circuito integrado de este decodifi-
cador tiene como mínimo 4 entradas y 10
salidas. Considerando las conexiones de

Cada combinación binaria presente en las

entradas de selección, selecciona la informa-
ción presente en una de las entradas para ser
enviada a la línea o canal de salida. Cambian-
do la combinación binaria en las entradas de
selección, en la salida aparece la información
presente en la entrada seleccionada.
Analicemos un multiplexor de 4 canales
de entrada a 1 canal de salida como el mos-
trado en la figura 9.
Figura 9
En la figura 10 se reproduce el diagrama

de un multiplexor de 4 entradas a 1 salida con
operadores lógicos de distinto tipo que posee
4 entradas de datos y dos entradas de selec-
ción para presentar en la salida la informa-
ción requerida. En la misma figura se da el
símbolo más utilizado para representar a un
multiplexor. La tabla de verdad que explica el Figura 10
funcionamiento de este multiplexor, es la si-
guiente:
la combinación binaria aplicada a las entradas de
–––––––––––––––––––––––––––––––––––––––––––––––– selección (sabemos que en una AND, un "0" a la
E1 E0 D3 D2 D1 D0 Z entrada pone un "0" a la salida independientemen-
–––––––––––––––––––––––––––––––––––––––––––––––– te de las demás entradas).
habilita 0 0 X X X 0 0 Si E = 0, el multiplexor está habilitado y las
D0 0 0 X X X 1 1 entradas de selección determinan cuál es el canal
de entrada habilitado.
habilita 0 1 X X 0 X 0 Las principales aplicaciones de un multiplexor
D1 0 1 X X 1 X 1 son:
habilita 1 0 X 0 X X 0 - Conversor paralelo serie: la palabra de entra-

D2 1 0 X 1 X X 1 da se carga en paralelo (1 bit por cada entrada) y
se saca en serie por la única salida. Por ejemplo,
habilita 1 1 0 X X X 0 para una palabra de 4 bits se utiliza un multiplexor
D3 1 1 1 X X X 1 de 4 entradas (una para cada bit) y 2 entradas de
–––––––––––––––––––––––––––––––––––––––––––––––– selección. Mediante un contador se van cambian-
Se deduce que cuando E0 = E1 = 0, se habilita el do en forma secuencial las combinaciones binarias
canal D0, y la información presente en esta entra- en las entradas de selección. Inicialmente tenemos
da pasa a la salida Z. en la entrada de selección 00 y a la salida el primer
Si D0 = 1, Z = 1; si D0 = 0, Z = 0. bit de la palabra; luego, en la entrada de selección
El multiplexor puede tener, además, una entra- tenemos 01 y en la salida el segundo bit de la pa-
da de habilitación E. Si E = 1, todas las entradas o labra, y así sucesivamente, hasta volver a tener 00
canales están inhabilitados independientemente de en las entradas de selección.

Como generalmente las palabras tienen una Si en las entradas de selección se aplica 000, se
longitud de 8 bits o de 16 bits, se utilizan multiple- selecciona la salida Q0, por lo cual la señal de datos
xores de 8 canales y de 16 canales de entrada. aplicada a la entrada D la tenemos a la salida Q0, ya
que si D = 0 entonces Q0 = 0; si D = 1, Q0 = 1.
- Multiplexor por división de tiempo (TDM). El demultiplexor es un conversor serie/parale-
- Generador de funciones lógicas. lo. Los datos ingresan en serie y se sacan en para-
lelo. La aplicación típica es el TDM (multiplexa-
do por división de tiempo).
Demultiplexores Un decodificador decimal se puede convertir
en un demultiplexor de un canal de entrada de da-
Como se ha mencionado oportunamente, un tos y 8 salidas, utilizando la entrada D como en-
demultiplexor cumple la función inversa a la de trada de datos, y las entradas A, B, C como entra-
un multiplexor, es decir, "conducir” una informa- das de selección.
ción presente en una entrada de datos hacia una de Si en las entradas de selección tengo 000, está
las muchas salidas, de acuerdo con la información seleccionada la salida Q0. Si en D hay un "0", en-
presente en las entradas de selección. tonces Q0 = 0; si en D hay un "1", entonces Q0 = 1.
De la misma manera, un decodificador hexade-
cimal (4 a 16) se puede convertir en un demultiple-
xor de una entrada de datos y 16 salidas, utilizando
una de las entradas de habilitación E como entrada
de datos, tal como se muestra en la figura 12.
Figura 11
Dicho de otra manera, la entrada de datos D re-

cibe una secuencia de bits en serie, que serán en-
tregados a las líneas de salida que son selecciona- Figura 12
bles mediante las n entradas de selección. Esto
significa que por el canal de entrada de datos se
recibe el mensaje de entrada y se distribuye a las
líneas de salida en función de las entradas de se- - Si E2 = "1" el demultiplexor está inhabilitado.
lección. Veamos un demultiplexor de un canal de - Si E2 = "0" el demultiplexor está habilitado.
entrada de datos y 8 canales de salida tal como el
mostrado en la figura 11, la tabla que representa el En este ejemplo estamos utilizando E1 como
funcionamiento es la siguiente: entrada de datos y E2 como entrada de habilita-
––––––––––––––––––––––––––––––––––––––––––––––––––– ción.
C B A Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
––––––––––––––––––––––––––––––––––––––––––––––––––– - Si el demultiplexor está habilitado (E2 = 0) y
0 0 0 0 1 1 1 1 1 1 1 en las entradas de selección se aplica 0000 se se-
0 0 1 1 0 1 1 1 1 1 1 leccionará el canal Q0.
0 1 0 1 1 0 1 1 1 1 1 - Si en la entrada de datos (E1) hay un "0", en-
0 1 1 1 1 1 0 1 1 1 1 tonces Q0 = 0.
1 0 0 1 1 1 1 0 1 1 1 - Si en E1 hay un "1",
1 0 1 1 1 1 1 1 0 1 1 entonces Q0 = 1.
1 1 0 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 1 0 El símbolo lógico del
––––––––––––––––––––––––––––––––––––––––––––––––––– demultiplexor recomendado
Consideramos que la salida está excitada con por el IEEE se muestra en la
un "0" y no excitada con un "1". figura 13. Figura 13

Los decodificadores/demultiplexores se Figura 14

utilizan en las estructuras de direccionamiento
de memoria, en la conversión serie/paralelo en
los sistemas de transmisión de datos, y tam-
bién como generador de funciones lógicas.
Otros Circuitos Combinacionales
Con los cuatro dispositivos vistos, se pue-

den construir elementos que cumplan con otras senta una de las combinaciones del código BCD
funciones. Damos a continuación algunos de que se desea decodificar a decimal.
ellos: Para decodificar información en BCD exceso 3
se dejan libres las tres primeras combinaciones del
Decodificador BCD Exceso Tres a Decimal decodificador 1 (Q0 a Q2) y las tres últimas del
Combinando dos decodificadores decimales se decodificador 2 (Q5 a Q7). Ya que:
puede realizar un convertidor de cualquier código ––––––––––––––––––––––––––––––––––––
BCD a decimal, por ejemplo BCD exceso 3, Ai- BCD EXCESO 3 DECIMAL
ken, etc. ––––––––––––––––––––––––––––––––––––
En la figura 14 se muestra como la combina- 0 0 1 1 0
ción de 2 decodificadores decimales da como re- 0 1 0 0 1
sultado un conversor de código BCD a decimal. 0 1 0 1 2
Veamos la tabla que ejemplifica el funciona- 0 1 1 0 3
miento de este circuito. 0 1 1 1 4
––––––––––––––––––––––––––––––––––––––––––––––– 1 0 0 0 5
X3 X2 X1 X0 DECODIF. 1 DECODIF. 2 1 0 0 1 6
––––––––––––––––––––––––––––––––––––––––––––––– 1 0 1 0 7
0 0 0 0 Q0 Q8 1 0 1 1 8
0 0 0 1 Q1 Q9 1 1 0 0 9
0 0 1 0 Q2 1 ––––––––––––––––––––––––––––––––––––
0 0 1 1 Q3 1 El circuito resultante se muetra en la figura 15,
0 1 0 0 Q4 1 donde N son las salidas del decodificador BCD
0 1 0 1 Q5 1 exceso tres convertidas en decimal.
0 1 1 0 Q6 1
0 1 1 1 Q7 1
Figura 15
1 0 0 0 Q8 Q0
1 0 0 1 Q9 Q1
1 0 1 0 1 Q2
1 0 1 1 1 Q3
1 1 0 0 1 Q4
1 1 0 1 1 Q5
1 1 1 0 1 Q6
1 1 1 1 1 Q7
––––––––––––––––––––––––––––––––––––––––––
Se puede comprender que los tres bits menos
significativos se aplican a las tres entradas de am-
bos decodificadores y el más significativo (X3) se Decodificador Hexadecimal (4 a 16)
aplica directamente a la entrada de uno de ellos y, Si se desea seleccionar 1 de 16 salidas, un de-
en forma invertida a la entrada del otro decodifi- codificador decimal no alcanza por lo cual se de-
cador. Se deben elegir diez salidas que tomen el be construir otro circuito. Se utiliza un decodifica-
valor "0" cuando en las entradas (X0 a X3) se pre- dor hexadecimal (4 a 16) como el de la figura 16.

Figura 16 Para las primeras 16 combinaciones binarias se

tiene que:
X4 = 0
Esto hace que el decodificador 1 esté habilita-

do y el decodificador 2 inhabilitado.
- Si X4 = 1 el decodificador 1 está inhabilita-
do y el decodificador 2 está habilitado y, con él, se
decodifican las 16 combinaciones restantes.
Dicho circuito tiene dos entradas de habilita- Decodificadores BCD a 7 Segmentos

ción E1 y E2. Los decodificadores-excitadores de BCD a 7
El decodificador estará habilitado solamente segmentos son circuitos integrados digitales que
para la combinación E2 = 0 y E1 = 0. permiten transformar el código BCD natural en 7
De acuerdo a lo anterior, un "1" en cualquier señales que se aplican a cada uno de los 7 segmen-
entrada de habilitación es suficiente para inhabili- tos que componen el indicador luminoso (diodos
tar el decodificador. emisores de luz o cristales líquidos) y que sirven
Una aplicación inmediata del decodificador para visualizar el número decimal. El símbolo de
hexadecimal es generar funciones lógicas de 4 va- este componente se muestra en la figura 18.
riables, de la misma manera que el decodificador
decimal permite generar funciones lógicas de 3 Figura 18
variables.
Con dos decodificadores hexadecimales se ob-
tiene un decodificador de 5 entradas y 32 salidas
que permite generar funciones lógicas de 5 varia-
bles, tal como se analiza en el diagrama circuital
de la figura 17. En dicho circuito, de las dos entra-
das de habilitación, E1 y E2, una se utiliza como
tal y la otra para la quinta variable X4.
E2 X4
0 0 decodificador 1 habilitado En la figura 19 se observa la presentación de
0 1 decodificador 2 habilitado los números decimales en el indicador (display).
1 0 ambos decodificadores inhabilitados Algunos decodificadores en circuitos integra-
1 1 ambos decodificadores inhabilitados dos digitales bajo la tecnología TTL son:
- 7442: Decodificador BCD na-
Figura 17 tural a decimal.
- 74154: Decodificador dual de
4 entradas a 16 salidas.
- 74155: Decodificador dual de 2
entradas a 4 salidas más entrada
de habilitación.
Los dados corresponden a deco-
dificadores-demultiplexores.
Por otro lado, algunos decodifi-
cadores-excitadores BCD a 7
segmentos son:
7446, 7447, 7448, 7449
Entre otros.

y entrega una salida codificada a ser procesada por

otro circuito lógico.
La relación funcional entre la información de
entrada y de salida tiene lugar en el codificador.
Como esta información queda almacenada perma-
nentemente, se dice que tiene memoria y que es
Figura 19 una memoria sólo de lectura que puede leerse tan-
tas veces como se desea pero, como la relación
En la figura 20 se da el símbolo empleado pa- funcional entre la entrada y la salida queda fijada
ra los decodificadores y el caso particular del al construirse el circuito, esta memoria no se pue-
7442. de grabar, no se puede modificar. La información
es grabada en el momento de fabricación y no
puede modificarse; sólo se puede leer.
En la figura 22 se da el símbolo de un conver-
sor octal a binario y de otro conversor decimal a
BCD.
Figura 20
Figura 22
Conversor de código 0 ROM
En la figura 21 se da el esquema de una ROM

(memoria sólo de lectura) y también de un conver-
sor de código utilizando un decodificador y un co-
dificador.
Un conversor de código es un circuito digital
que tiene n entradas y m salidas. Para cada combi- Comparadores
nación de bits de entrada se produce una combina-
ción de bits de salida. El conversor de código cam- Los comparadores son circuitos lógicos que
bia información de una forma codificada a otra; es permiten comparar dos números binarios A y B, de
decir, pasa de un código a otro. n bits cada uno. Como resultado de la compara-
Se lo puede considerar como un decodificador ción se determina si:
del código de entrada seguido de un codificador
del código de salida. Convierte un código de n bits A>B
en otro de m bits. El decodificador detecta la pre- A=B
sencia de un estado codificado y genera una salida A<B
para cada estado. El codificador realiza la función
opuesta; es decir, recibe una entrada sin codificar Los comparadores son una parte importante de
cualquier circuito lógico
aritmético, aunque tam-
Figura 21 bién se utilizan amplia-
mente en otros tipos de
circuitos, en los cuales
deben compararse direc-
ciones binarias o alguna
otra función de control,
comparando la magnitud
de dos o más entradas. En
la tabla que damos a con-
tinuación se ejemplifican
las funciones que debe

cumplir un comparador binario de un solo bit, cu- Figura 25

yo símbolo se da en la figura 23.
Figura 23
Podemos escribir la tabla de verdad y analizar

todas las combinaciones posibles; sin embargo,
––––––––––––––––––––––––––––––––––––––––––––––
resulta muy engorroso, ya que tenemos 28 = 256
ENTRADAS SALIDAS
combinaciones posibles.
––––––––––––––––––––––––––––––––––––––––––––––
El sistema binario permite utilizar un método
B A I M D
más simple. Podemos utilizar cuatro comparado-
0 0 1 0 0 I = 1 si A = B
res de 1 bit. Cada comparador compara un bit de
0 1 0 1 0 M = 1 si A > B
A con un bit de B; es decir, con un comparador se
1 0 0 0 1 D = 1 si A < B
compara el cuarto bit de A con el cuarto bit de B;
1 1 1 0 0
con otro comparador se compara el tercer bit de A
––––––––––––––––––––––––––––––––––––––––––––––
con el tercer bit de B y así sucesivamente.
Las distintas funciones aritméticas que se de-
Por ejemplo, si:
ben cumplir para cada salida son:
_ _ ____ A → 1110 y B→ 1110
I = A . B + A . B = A ⊕B FUNCION LOGICA COMPARACION
_
M=A.B Realizando las comparaciones se tiene:
_
D=A.B A3 = B3
A2 = B2
De acuerdo a esto, en la figura 24 se da la rea- A1 = B1
lización con compuertas de un comparador bina- A0 = B0
rio.
Figura 24 La función I de salida será I = I3 . I2 . I1 . I0,
es decir, la salida I del comparador de 4 bits será
1 si las salidas de los cuatro comparadores de un
bit valen 1. Vamos a considerar el caso en que A >
B, la salida M del comparador de 4 bits será "1" si
se cumple:
A3 > B3 ó
A3 = B3 y A2 > B2 ó
A3 = B3 y A2 = B2 y A1 > B1 ó
A3 = B3 y A2 = B2 y A1 = B1 y A0 > B0
Si a las salidas M de cada comparador de un bit

las llamamos M3, M2, M1 y M0, la expresión lógi-
ca de la salida M del comparador de 4 bits será:
M = M3 + M2 . I3 + M1 . I3 . I2 + M0 . I3 . I2 . I1
Supongamos que queremos comparar ahora De la misma manera, la salida D del compara-
dos números binarios A y B de cuatro bits cada dor de cuatro bits será:
uno, tal como queda demostrado en el símbolo de
la figura 25. D = D3 + D2 . I3 + D1 . I3 . I2 + D0 . I3 . I2 . I1

El circuito lógico desarrollo con compuertas ello hace falta utilizar un comparador con exten-
del comparador de 4 bits se muestra en la figura sión de entradas en cascada, cuyo símbolo se da en
26. la figura 27.
Note que posee las entradas convencionales A
Comparadores de 4 Bits y B (A0 a A4 y B0 a B4), pero además se tienen
Para comparar dos números de mayor cantidad las entradas C (C1 a C4) que en determinados ca-
de bits que cuatro, se pueden utilizar varios com- sos pueden tomar cualquier valor, tal como queda
paradores de 4 bits conectados en cascada y para especificado en la siguiente tabla:
––––––––––––––––––––––––––––––––––––––––––––––
Figura 27 A,B C1 C2 C3 A'>B' A'=B' A'<B'
––––––––––––––––––––––––––––––––––––––––––––––
A>B X X X 1 0 0
A<B X X X 0 0 1
A=B 1 0 0 1 0 0
A=B 0 1 0 0 1 0
A=B 0 0 1 0 0 1
––––––––––––––––––––––––––––––––––––––––––––––
donde X puede tomar el valor "0" o el valor "1".
Las entradas adicionales C1, C2, C3 permiten
realizar la comparación de números binarios con
cualquier cantidad de bits.
Con dos dispositvos como estos
se pueden comparar dos núme-
ros de 8 bits. Las salidas A>B;
A=b y A<B del primer compara-
dor que compara los 4 bits de
menos peso se conectan respec-
tivamente a las entradas C1, C2
y C3 del segundo comparador
de 4 bits, que compara los cuatro
bits de mayor peso. Esto signifi-
ca que a las entradas adicionales
C1, C2, C3 se le "da" informa-
ción de la comparación de los
cuatro primeros bits.
En la figura 28 se ha dibujado un
comparador de 8 bits con dos
comparadores de 4 bits conecta-
dos en cascada. En el primer ele-
mento que compara los 4 bits de
menor peso, se coloca 010 en las
entradas adicionales (condición
de igualdad).
Primero se comparan, en el se-
gundo comparador, los 4 bits de
mayor peso. Si A > B, pone un
"1" en la salida A > B. Si A < B,
pone un "1" en la salida A < B.
Esto es independiente de las en-
tradas C1, C2, C3.
Figura 26
Si en la comparación de los 4

alcanzan el valor de la base, se produce un aca-

rreo, es decir, un "transporte" a la columna si-
guiente.
Por ejemplo, al sumar en binario 10 + 11, se
tiene como resultado el Nº 101, ya que:
Transporte → 1
10
+
11
Figura 28 –––––––
101
bits más significativos resulta que A = B, entonces
hay que ver qué pasa con los 4 bits menos signifi- Esto significa que hay que tener en cuenta el
cativos (primer comparador); es decir, interesa lo transporte de los dígitos anteriores.
que ocurre en las entradas auxiliares C1, C2, C3. Atento a lo dicho, la tabla de verdad de la su-
Luego, puede ocurrir que: ma binaria es:
–––––––––––––––––––––––––––––––––––––––––––––––––––––
C1 = 1 entonces A > B ó SUMANDOS SUMA BINARIA ACARREO
C2 = 1 entonces A = B ó –––––––––––––––––––––––––––––––––––––––––––––––––––––
C3 = 1 entonces A < B a+b S C
0+0 0 0
En la figura 29 se da el símbolo recomendado 0+1 1 0
por el IEEE. 1+0 1 0
Figura 29 1+1 0 1
–––––––––––––––––––––––––––––––––––––––––––––––––––––
La suma aritmética binaria da como resultado
dos cifras, una que llamamos S (suma ) y otra que
llamamos C (carry).
Para realizar la suma aritmética binaria con
compuertas lógicas, tenemos que realizar un cir-
cuito de 2 entradas y 2 salidas (una correspondien-
te a la suma y otra que se deberá al acarreo).
La tabla de verdad del circuito sumador es:
–––––––––––––––––––––––––––––––––––––––––––––––––––––
ENTRADAS SALIDAS
Circuito Sumador B A S C
–––––––––––––––––––––––––––––––––––––––––––––––––––––
La operación aritmética básica es la suma y 0 0 0 0
cualquiera sea la base del sistema de numeración 0 1 1 0
utilizado, el mecanismo empleado para realizar 1 0 1 0
dicha operación es siempre el mismo. 1 1 0 1
–––––––––––––––––––––––––––––––––––––––––––––––––––––
Por ejemplo: S = A . B + A . B (FUNCION LOGICA EX-OR)
C=A.B
DECIMAL BINARIO
8 1000 El circuito lógico de un sumador de estas ca-
+
8
______ 1000
_______ racterísticas tendrá dos compuertas, tal como se
muestra en la figura 30. En la misma, a la izquier-
15 10000
da se da el circuito y a la derecha el símbolo co-
Como regla se sabe que, si al sumarse los dígi- rrespondiente.
tos de una columna (incluyendo lo que me llevo) En realidad, el esquema eléctrico que hemos

Cn = AnCn-1 + AnBn + BnCn-1
Luego, en la figura 31 se da el esquema eléc-

trico de un circuito sumador con compuertas.
Figura 31
Figura 30
representado se llama semisumador, ya que permi- Si queremos sumar dos números de cuatro bits
te sumar solamente los dos primeros bits. debemos utilizar cuatro sumadores totales.
Para sumar dos números binarios de más de un La suma se efectúa en paralelo y el acarreo se
bit se utiliza un sumador total que tiene en cuenta transporta en serie.
el acarreo de la etapa previa y el acarreo a la eta- El diagrama en bloques del sumador total de 4
pa siguiente y cuyo símbolo ya hemos representa- bits es el representado en la figura 32.
do.
Figura 32
Teniendo en cuenta que:
Cn = ACARREO DE LA ETAPA n, y
Cn-1 = ACARREO DE LA ETAPA PREVIA
La tabla de verdad que representa el funciona-

miento de un sumador total es:
–––––––––––––––––––––––––––––––––––––––––––––––––––––
ENTRADAS SALIDAS
Cn-1 Bn An Sn Cn
–––––––––––––––––––––––––––––––––––––––––––––––––––––
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0 Los acarreos intermedios no tienen salida al
1 0 1 0 1 exterior, dado que no son necesarios para efectuar
1 1 0 0 1 ninguna operación. Si queremos sumar dos núme-
1 1 1 1 1 ros de 8 bits con dos sumadores de 4 bits, el aca-
––––––––––––––––––––––––––––––––––––––––––––––––––––– rreo de salida de uno de los sumadores se conecta
Si Cn-1 = 0 (no hay acarreo de la etapa previa), al acarreo de entrada del otro.
el circuito se comporta como un semisumador. El En la figura 33 se da el símbolo recomendado
análisis de las expresiones lógicas de las salidas por el IEEE para el sumador total y para el semi-
arrojan la expresión que representa el acarreo Cn: sumador.

impar de "1", el bit P de paridad que se obtiene es

un "0". Un ejemplo para paridad impar sería:
PALABRA A TRANSMITIR Bit P

11111001 1
Figura 33 11011100 0
Se han dado dos palabras, una que necesita

Comprobador de Bit de Paridad un"1" en el bit de paridad y otra que requiere de
un"0". Si se trabaja con paridad par, se coloca D8
Un comprobador de bit de paridad es un circui- = 0. Si la palabra a transmitir tiene una cantidad
to combinacional que, cuando funciona como ge- par de "1", el bit P de paridad es "0"; en cambio si
nerador, produce un bit de paridad en la transmi- la palabra a transmitir tiene un número impar de
sión de una palabra de datos y en el caso de que "1", el bit P de paridad que se obtiene es un "1".
funcione como detector de paridad, genera tam- Como ejemplo tenemos:
bién un bit que indica si la palabra de datos recibi-
da es correcta o incorrecta (no tiene error o tiene PALABRA A TRANSMITIR Bit P
errores). Esto significa que la aplicación más im- 00110011 0
portante de este circuito es la detección de errores 00111000 1
en los códigos detectores de error, como así tam-
bién generar el bit de paridad en esos códigos. El bit de paridad generado es transmitido al ex-
En la figura 34 se da el circuito de un genera- tremo distante junto con la palabra de 8 bits; es de-
dor de bit de paridad construido con compuertas cir que la palabra transmitida tiene una longitud
lógicas. de 9 bits (8 de datos y 1 de paridad).
El circuito puede trabajar con paridad par (can- En el extremo receptor, la palabra de 9 bits re-
tidad par de "1") o con paridad impar (cantidad cibida (8 bits de datos más 1 de paridad), se colo-
impar de "1"), según se establezca previamente. ca en las nueve entradas (D0 a D8) de un genera-
Para generar el bit de paridad en la transmi- dor detector de paridad idéntico al usado en el
sión, se introduce la palabra de 8 bits en paralelo transmisor. Debido a que la paridad de las pala-
en las entradas D0 a D7. Si se trabaja con paridad bras transmitidas es conocida (se establece antes
par, se coloca un "0" en la línea D8 y si se decide de la transmisión), cualquier cambio en la paridad
trabajar con paridad impar se coloca un "1" en la de la palabra recibida indica un error en la trans-
línea D4. misión que se detecta con el bit P.
Esto significa que si se trabaja con paridad im- Si se trabaja con paridad impar :
par y la palabra a transmitir tiene una cantidad par
de "1", el bit P de paridad es "1"; en cambio, si la P = 0 indica la presencia de error
palabra a transmitir (D0 a D7) tiene un número P = 1 la paridad es correcta
Si se trabaja con paridad par :

Figura 34
P = 1 indica la presencia de error
P = 0 la paridad es correcta
Por ejemplo, si se trabaja con pari-

dad impar se recibe:
110101111P = 1, paridad correcta

011110110P = 0 indica error
Si se trabaja con paridad par y se re-

cibe:

000011110P = 0 paridad correcta cuatro entradas, tal como se muestra en la figura

101110001P = 1 indica error 36.
Figura 36
El circuito de la figura 34 permite generar el
bit de paridad y detectar la presencia de errores en
la transmisión. Con este tipo de chequeo de pari-
dad sólo es posible detectar error/errores pero no
es posible corregirlo/s, ya que no se sabe dónde
está el error o errores.
El símbolo recomendado por el IEEE es el
mostrado en la figura 35.
Figura 35
A las entradas de la compuerta NAND se co-

nectan las salidas del decodificador correspon-
dientes a las combinaciones que hacen que Z = 1.
Por ejemplo, si se aplica a las entradas 001, la
salida Q1 del decodificador está en "0" (el resto
está en 1), y sabemos que en una compuerta
Obtención de Otras Funciones Lógicas NAND un "0" a la entrada pone un "1" a la salida.
Si en las entradas se presenta 010 la salida Q2
Con un decodificador es posible realizar fun- = 0 y el resto está en 1, por lo cual, en una com-
ciones lógicas diferentes. Para ello se parte de una puerta NAND si todas las entradas son "1" la sali-
tabla de verdad para conseguir el circuito adecuada es un "0".
do. Por ejemplo, dada la siguiente tabla de verdad, En el ejemplo utilizamos un decodificador de 3
se debe realizar la función lógica correspondiente entradas a 8 salidas.
con un decodificador. También es posible utilizar un decodificador
––––––––––––––––––––––––––––––––––––––––––––––––––––– decimal (4 a 10) tal como se muestra en la figura
C B A Z 37.
––––––––––––––––––––––––––––––––––––––––––––––––––––– Figura 37
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 0
–––––––––––––––––––––––––––––––––––––––––––––––––––––
Del análisis de dicha tabla (es decir, para aque-
llas combinaciones en que la salida es igual a "1"),
surge que:
Z=A.B.C+A.B.C+A.B.C+A.B.C
La entrada D se puede utilizar como inhibido-
Con un decodificador es factible implementar ra, manteniendo el estado lógico 0 cuando se de-
dicha función, agregando una compuerta OR de sea generar la función, y cambiando al estado ló-

gico 1 cuando se desea inhibir la generación de la tadas y, por lo tanto, en nuestro ejemplo no se ge-
función. nera la función.
Si observamos la tabla de verdad del decodifi- Evidentemente, son muchas las aplicaciones
cador decimal, vemos que cuando D = 0 se excita que se le pueden dar a los dispositivos analizados.
una de las salidas Q0 a Q7 en función de la com- Ud. ya cuenta con la base como para poder inter-
binación aplicada en el resto de las tres entradas. pretar el funcionamiento de circuitos electrónicos
Cuando D = 1 las salidas Q0 a Q7 no están exci- que los contengan.
***************
Circuitos Prácticos: Generador de Caracteres (CD4016 y CD4017)
Demuestra cómo un starburst de 16 segmentos puede ser conducido para proveer patrones de
display. El circuito hace encender diferentes segmentos del display en forma secuencial, una vez
que haya hecho la simulación
estará en condiciones de “ma-
nejar señales” para formar ca-
racteres en el display de 16
segmentos. Ajuste VR1 para
cambiar la velocidad. Se pue-
de emplear cualquier display
de 16 segmentos cátodo co-
mún.
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TEMAS DE LA OBRA:
Circuitos Resonantes
Unidades de Medición
Transmisión de AM
Modulación en BLU
Osciladores
Etapas de Radiofrecuencia
Propagación de las Ondas
Líneas de Transmisión
Antenas
Montajes y Circuitos Prácticos

E LEMENTOS DE M EMORIA
Introducción Supongamos
que inicialmente
En el capítulo anterior vimos distintos circui- Q = 0 y A = 0.
tos denominados "combinacionales", dado que la Si la entrada
salida es el resultado de la "combinación", me- A pasa a "1"
diante una función determinada, del estado que (quiero escribir
poseen las entradas. un "1" en la me-
Analizaremos ahora, diferentes circuitos lla- moria), la salida Figura 1
mados "secuenciales", en los cuales el estado lógi- Q pasa a "1" (re-
co de la salida no sólo depende del estado lógico cordamos que en una OR un "1" a la entrada pone
de las entradas en ese instante, sino también del un "1" a la salida). Si posteriormente pongo A = 0,
estado lógico de las entradas en instantes anterio- la salida sigue en "1", ya que al realimentar la en-
res; por lo tanto, interviene una nueva variante que trada B, siempre existirá en la misma un estado ló-
es el tiempo. Estos circuitos permiten memorizar gico "1". Esto significa que la salida Q permane-
el estado de las entradas en un instante y utilizar- cerá siempre en "1", una vez que la entrada A pa-
lo posteriormente para tomar decisiones cuando se por "1".
las entradas cambien de estado. Los dos dispositi- Para borrar la memoria, se debe quitar la ali-
vos más importantes de este grupo son: mentación de la compuerta o desconectar el lazo
- Flip-flops de realimentación entre la salida Q y la entrada B,
- Registros lo cual representa un inconveniente.
Por lo tanto, el elemento de la figura 1 no es
Se describirán los circuitos biestables (flip- práctico ya que, si bien memoriza su puesta a "1",
flops) más empleados y los registros de desplaza- no es capaz de volver al estado inicial "0" median-
miento. te otra señal lógica, si es que no interesa mantener
la información almacenada.
Una posibilidad es agregar una entrada de bo-
Flip-flops rrado en el lazo de realimentación.
Para solucionar es-
Un Flip-flop es un "elemento de memoria" que te inconveniente, se
se caracteriza por tener dos estados en su salida, puede agregar otra
que permiten almacenar un bit de información compuerta que pueda
("0" o "1"). recibir una informa-
La salida permanece en uno de los estados po- ción de borrado, como
sibles, a menos que una combinación conveniente se ve en el circuito de
de señales de entrada provoque un cambio de es- la figura 2. En la figu-
tado en la salida (por ejemplo, interrupciones). ra 3 se da el símbolo
Los operadores lógicos analizados en el capítu- de este elemento de
lo 1 pueden conectarse para formar elementos de memoria (en este caso Figura 2
memoria con la capacidad de "recordar" si a sus un flip-flop RS)
entradas se les ha aplicado o no un estado lógico La "memoria" se
"1" con anterioridad, verificándolo a su salida. borra cuando C = 0 y
Para encarar nuestro estudio, vamos a analizar A = 0, con lo cual Q =
una memoria de capacidad muy limitada construi- 0.
da simplemente por una compuerta OR debida- A estos elementos Figura 3
mente interconectada, tal como se muestra en la fi- de memoria, los pode-
gura 1. mos clasificar de la siguiente manera:

- Flip-flop R-S: permite almacenar una infor- la salida cuando el pulso de reloj está en estado
mación o dato (bit "1" o "0") durante un periodo bajo o cuando está en estado alto. Los fabricantes
de tiempo y después borrarla para que quede dis- indican con qué flanco (de subida o de bajada) se
puesto a recibir otro dato. produce el posible cambio en la salida.
- Flip- flop J-K: posee dos entradas denomina- Analicemos ahora más en detalle, cada uno de
das J y K, tal que la entrada J se corresponde con los elementos de memoria detallados.
la entrada S del Flip-flop R-S y la entrada K se co-
rresponde con la entrada R del mismo Flip-flop.
- Flip-flop T: posee una sola entrada y, cada Flip-flops R-S (Reset - Set)
vez que la entrada "T" toma el estado lógico "1",
la salida cambia de estado. El Flip-flops R-S permite almacenar una infor-
- Flip-flop D: la información presente en la en- mación o dato (bit "1" o "0") durante un periodo
trada D se transfiere a la salida cuando aparece un de tiempo y después borrarla para que quede dis-
pulso de reloj. puesto a recibir otro dato.
Un Flip-flops R-S se puede construir con com-
Este último circuito biestable, entra dentro del puertas NOR (como el de la figura 2).
grupo de los "flip-flops" síncrono, razón por la La tabla de verdad que resume el funciona-
cual debemos definir qué es un flip-flop síncrono miento de este dispositivo es la siguiente:
y qué es un flip-flop asíncrono: ––––––––––––––––––––––––––––––––––––––––––––
- En los Flip-flops asíncronos el cambio de S R Q Q+1
estado de la salida es producido directamente por ––––––––––––––––––––––––––––––––––––––––––––
las variables de entrada; es decir, las variables de 0 0 0 0 La salida
entrada controlan el estado lógico de la salida. Es- 0 0 1 1 no cambia
to significa que, una vez aplicadas las variables de ––––––––––––––––––––––––––––––––––––––––––––
entrada, el circuito cambia de estado automática- 0 1 0 0 La salida
mente, pasando por distintos estados intermedios 0 1 1 0 pasa a "0"
hasta un estado final estable. ––––––––––––––––––––––––––––––––––––––––––––
La velocidad con que alcanza el estado final 1 0 0 1 La salida
(estable) depende del retardo de las compuertas 1 0 1 1 pasa a "1"
que forman el circuito secuencial. ––––––––––––––––––––––––––––––––––––––––––––
En los Flip-flops síncronos el cambio de esta- 1 1 0 NO PERMITIDO
do de la salida se produce en "sincronismo" con 1 1 1 NO PERMITIDO
una señal llamada de reloj (clock) o de temporiza- ––––––––––––––––––––––––––––––––––––––––––––
ción. Esto significa que las variables de entrada no Analizando la tabla anterior, se deduce que en
actúan directamente sobre la salida, sino que lo este flip-flop, no interesa el estado en que se en-
hacen solamente cuando se reciben pulsos activos cuentra la salida para saber cuál será el estado pos-
de la señal de reloj. Los cambios ordenados por terior, por ello podemos construir un nuevo cua-
las entradas actúan sobre la salida solamente dro que se denomina: "Tabla resumida":
cuando lo permite la señal del reloj. ––––––––––––––––––––––––––––––––––––––––––––
De acuerdo a cómo la señal de reloj controla la S R Q+1
actuación de las entradas sobre la salida, existen ––––––––––––––––––––––––––––––––––––––––––––
dos grupos de Flip-flops síncronos: 0 0 Q
1) Flip-flops sincronizados por nivel: La señal 0 1 0
de reloj permite que las entradas actúen sobre la 1 0 1
salida durante todo el tiempo en que esta señal de 1 1 NO PERMITIDO
reloj se encuentra en un determinado nivel que se ––––––––––––––––––––––––––––––––––––––––––––
denomina activo. Q es el estado actual de la salida en el instante
2) Flip-flops sincronizados por flanco: La seen que se aplica la combinación de entrada.
ñal de reloj permite que las entradas actúen sobre Q+1 es el próximo estado que toma la salida
la salida únicamente en el flanco creciente o de- luego de aplicarle una combinación a sus entradas.
creciente de la señal de reloj. No hay cambios en R-S sigla compuesta por las iniciales del térmi-

no inglés Reset-Set que puede interpretarse como Supongamos que inicialmente Q = 0, Q = 1, S

inactivar - activar o como puesta a "0" y puesta a = 0 y R = 0; a las entradas de la NOR (1) tenemos
"1", respectivamente. R = 0 y Q = 1 por lo cual Q = 0. En la NOR (2) te-
El Flip-flop R-S es un Flip-flop básico, a par- nemos S = 0, Q = 0; lo que nos da Q = 1.
tir del cual se construyen los demás flip-flops. El estado intermedio coincide con el estado ac-
Una de las características de los Flip-flops es tual del Flip-flop; por lo tanto, ése es el estado fi-
que las salidas del circuito están conectadas a las nal estable.
entradas. Esto significa que cualquier señal aplica- El estado es estable cuando el próximo estado
da a la entrada atraviesa el circuito y luego retor- intermedio coincide con el anterior.
na a las entradas. Si ahora Q = 1, Q = 0 y R = 1, S = 0.
La tabla de verdad del Flip-flop R-S nos dice En la primer compuerta NOR (la de arriba en
que si R = S = 0, la salida no cambia; es decir, el la figura 3) tenemos R = 1, Q = 0, con lo cual Q =
próximo estado de la salida Q es Q (Si estaba en 0 (ya que basta un "1" en una entrada para tener un
"0" sigue en "0" y si estaba en "1" sigue en "1"): "0" a la salida). En la NOR de abajo tenemos S =
0, Q = 1 por lo tanto Q = 0. Este es un estado in-
Si R = 1 y S = 0, la salida Q pasa a "0" (si es- termedio inestable; el Flip-flop sigue evolucionan-
taba en "1" pasa a "0" y si estaba en "0" sigue en do hasta alcanzar un estado final estable.
"0"). En el estado intermedio R = 1, S = 0, Q = 0 y
Si R = 0 y S = 1, la salida Q pasa a "1" (si es- Q = 0, con lo cual en la NOR de abajo sus dos en-
taba en "0" pasa a "1" y si estaba en "1" sigue en tradas son "0" y, por lo tanto, su salida pasa a "1"
"1"). (Q pasa inmediatamente a "1").
La situación S = 1 y R = 1 no está permitida, En la NOR superior, el tener R = 1 es suficien-
ya que no es posible "escribir y borrar" al mismo te para que Q = 0. En estas condiciones se llega al
tiempo el elemento de memoria; además, se pro- estado final estable con Q = 0 y Q = 1.
duce un estado de indeterminación que debe evi- El mismo razonamiento se puede aplicar para
tarse. el resto de las combinaciones.
__ Se deduce entonces que el Flip-flop puede al-
Este estado hace que algebraicamente Q = Q = macenar un bit de información ("1" o "0") y, por lo
0, y por lo tanto no se conoce algebraicamente el tanto, resulta una unidad de memoria de un bit.
estado que aparecería en el Flip-flop cuando desa- Si queremos almacenar un "1", se coloca S = 1
parece la condición de indeterminación. y R = 0; esto significa aplicar a la entrada S un ni-
Analicemos con más detalles el funcionamien- vel lógico alto. Esto se explica porque, a la entra-
to de este Flip-flop. da S se la llama entrada de Set o, también, entrada
–––––––––––––––––––––––––––––––––––––––––––– de escritura.
ESTADO ESTADO ESTADO Si se quiere almacenar un "0", se pone S = 0 y
ACTUAL INTERMEDIO FINAL R = 1; esto significa aplicar a la entrada R un ni-
–––––––––––––––––––––––––––––––––––––––––––– vel lógico alto; es por ello que a la entrada R se la
S R Q Q Q Q Q Q llama entrada de Reset o también entrada de bo-
–––––––––––––––––––––––––––––––––––––––––––– rrado.
0 0 0 1 0 1 0 1 No Se llama diagrama de tiempos al gráfico me-
0 0 1 0 1 0 1 0 cambia diante el cual se establecen las diferentes señales
–––––––––––––––––––––––––––––––––––––––––––– que intervienen en un dispositivo (ya sea en sus
0 1 0 1 0 1 0 1 Pone entradas, salidas, estados intermedios, etc.) y có-
0 1 1 0 0 0 0 1 un "0" mo es su evolución en el tiempo.
–––––––––––––––––––––––––––––––––––––––––––– De acuerdo a esto, el diagrama de tiempos de
1 0 0 1 0 0 1 0 Pone un Flip-flop R-S se muestra en la figura 4.
1 0 1 0 1 0 1 0 un "1" En este diagrama se indican los estados lógicos
–––––––––––––––––––––––––––––––––––––––––––– de las salidas Q y Q al variar las entradas R y S.
1 1 0 1 0 0 0 0 No Se consideraron pulsos rectangulares perfectos; es
1 1 1 0 0 0 0 0 permitidos decir, no es una condición real, dado que no se tu-
–––––––––––––––––––––––––––––––––––––––––––– vieron en cuenta los tiempos de retardo de propa-

Figura 4 agregar en cada entrada una compuerta inversora.

En los diseños de circuitos lógicos generalmente
se trata de impedir que Q y Q tengan el mismo es-
tado lógico, en vez de opuestos, como correspon-
de, con el objeto de evitar el estado prohibido. Pa-
ra explicar estos cambios, vamos a modificar par-
cialmente el circuito lógico del Flip-flop R-S rea-
lizado con compuerttas NOR. Como primera me-
dida agregamos un inversor tomándolo de la sali-
da Q, el circuito lógico resultante es el que se
muestra en la figura 6 y hace que, en el caso de
darse la simultaneidad de S y R, se tenga en cuen-
gación, pero resulta fácil para efectuar el análisis. ta a la salida el estado de "Set".
En los Flip-flops, las salidas Q y Q son com-
plementarias. Figura 6
El circuito de un Flip-flop R-S se puede cons-
truir también con compuertas NAND, tal como se
puede apreciar en la figura 5.
Figura 5
La tabla de verdad es la misma que para el

Flip-flop realizado con compuertas NOR.
–––––––––––––––––––––––––––––––––––
S R Q+1
–––––––––––––––––––––––––––––––––––
0 0 Q
0 1 0
1 0 1 La tabla de verdad del nuevo circuito es:
1 1 NO PERMITIDO
––––––––––––––––––––––––––––––––––– –––––––––––––––––––––––––––––––––––
Recordemos que las entradas propiamente di- S R Q+1
chas del Flip-flop R-S con compuertas NAND son –––––––––––––––––––––––––––––––––––
S y R. Es decir, para almacenar un "1", se cumple 0 0 Q
S = 0, R = 1. Para almacenar un "0" se cumple S 0 1 0
= 1, R = 0. 1 0 1
Si R = 1 y S = 1, la salida no cambia. No es- 1 1 1
tá permitido el estado: R = 0, S = 0. –––––––––––––––––––––––––––––––––––
Esto significa que para almacenar un "1" se
aplica a S un nivel lógico bajo y, para almacenar Es posible hacer que predomine el "Reset", po-
un "0", se aplica a R un nivel lógico bajo. niendo el inversor a la salida de la primera com-
Para analizar este Flip-flop de la misma mane- puerta; con esta modificación, se obtiene el circui-
ra que el realizado con compuertas NOR se debe to de la figura 7.

compuertas AND serán "0", con lo cual esta-

mos aplicando a las compuertas NOR de arri-
ba y a la compuerta NOR de abajo del Flip-
flop propiamente dicho un "0" y, como ya sa-
bemos, la salida Q no cambia de estado.
Cuando el diseño lógico del circuito permite
que existan las señales S y R simultáneamen-
te, sin que interfieran con el funcionamiento
del equipo diseñado, conviene que quede, in-
dicando en símbolos la posibilidad de que las
dos salidas del Flip-flop sean opuestas.
Precisamente, en la figura 9, el símbolo indi-
Figura 7 ca que en caso de simultaneidad de S y R, la
entrada de "Set" activa la salida 1, mientras
También es posible agregar un circuito a la en- que la entrada "Reset" prima sobre la salida 2.
trada para hacer que no cambie la salida del Flip-
flop, si se da la simultaneidad mencionada. Lo que
se está haciendo en el circuito de la figura 8 es in-
hibir el "Set" o "Reset" agregando compuertas con
inversores a las entradas. El símbolo a la derecha
de la figura indica esta inhibición.
Figura 9
Flip-flop J - K
El Flip-flop R-S es el elemento de memoria bá-

Figura 8 sico y a partir de él se han desarrollado otros cir-
cuitos secuenciales utilizados como circuitos bies-
tables para aplicaciones especiales. Uno de estos
Se entiende, entonces, que con este circuito ya dispositivos de dos estados es el Flip-flop J-K, que
no existen los "estados prohibidos". La tabla de posee los símbolos dados en la figura 10. Note que
verdad del circuito lógico anterior es: existen dos representaciones posibles recomenda-
––––––––––––––––––––– das por el IEEE, según se considere el estado lógi-
S R Q+1 co o el nivel lógico de las salidas.
––––––––––––––––––––– Figura 10
0 0 Q
0 1 0
1 0 1
1 1 Q
–––––––––––––––––––––
En síntesis, cuando las entradas S y R tienen el
mismo estado (ambas en "0" o en "1"), la salida no
cambia. Observando el circuito de control vemos
que, si R = S = 0 o R = S = 1, las salidas de ambas Damos, a continuación, la tabla de verdad que

describe el funcionamiento de este dispositivo de

memoria:
––––––––––––––––––––––––––––––––––
J K Q Q+1
––––––––––––––––––––––––––––––––––
0 0 0 0 No Figura 11
0 0 1 1 cambia de estado y, si T = 0, no hay cambio de estado en
–––––––––––––––––––––––––––––––––– la salida. La tabla de verdad es la siguiente:
0 1 0 0 Pone –––––––––––––––––––
0 1 1 0 un "0" T Q Q+1
–––––––––––––––––––––––––––––––––– –––––––––––––––––––
1 0 0 1 Pone 0 0 0
1 0 1 1 un "1" 0 1 1
–––––––––––––––––––––––––––––––––– 1 0 1
1 1 0 1 1 1 0
1 1 1 0 Cambia –––––––––––––––––––
––––––––––––––––––––––––––––––––––
Se puede construir un Flip-flop T a partir de
La entrada J de este Flip-flop se corresponde uno J-K, para conseguirlo sólo se deben unir las
con la entrada S del Flip-flop R-S y la entrada K entradas J y K (un Flip flop T es un Flip-flop J-K
se corresponde con la entrada R del mismo Flip- con las entradas unidas). Este es el último de los
flop. La tabla de verdad es similar; la única dife- Flip-flop asincrónicos que analizaremos; llega
rencia radica en que, cuando J = 1 y K = 1, la sa- ahora, el turno de los dispositivos secuenciales
lida Q cambia de estado (si estaba en "0" pasa a síncronos, es decir: aquéllos que deben recibir un
"1" y si estaba en "1" pasa a "0"). pulso de reloj para que cambie el estado de las sa-
Por esta razón podemos aplicar el mismo razo- lidas.
namiento utilizado anteriormente para obtener la
tabla reducida del Flip-flop J-K:
––––––––––––––––––– Flip-flop R-S Sincronizado por Nivel
J K Q+1
––––––––––––––––––– En los Flip-flops sincronizados por nivel, el
0 0 Q estado en que se encuentran las entradas actúa so-
0 1 0 bre la salida durante todo el tiempo en que la se-
1 0 1 ñal de reloj se encuentra en nivel activo. Dicho ni-
1 1 Q vel activo puede ser un "1" lógico o un "0", tal co-
––––––––––––––––––– mo se muestra en la figura 12, en la cual se repre-
Vamos a estudiar, ahora, dos elementos de me- senta la forma de onda que puede tener la señal de
moria que poseen una sola entrada: reloj.
Figura 12
Flip-flop T
Este Flip-flop (denominado T por "toggle"),

junto con el "D", que veremos más adelante, reci-
be la información desde una sola entrada y es,
igual que "D", muy utilizado en la elaboración de
unidades aritméticas lógicas.
En la figura 11 se reproduce el símbolo lógico En la figura 13 se representa un Flip-flop R-S
de un Flip-flop T. sincronizado por nivel realizado con compuertas
Este Flip-flop opera de forma tal que, cada vez NOR. En dicho circuito podemos establecer lo si-
que T toma el estado lógico "1", la salida cambia guiente:

Figura 13 entradas R-S no actúan so-

bre las salidas y el Flip-flop
no cambia de estado.
Analizando el circuito de la
figura 13 vemos que, si Ck
= 0, la salida de cada com-
puerta AND es "0" (recor-
demos que en una AND un
"0" a la entrada pone un "0"
a la salida, independiente-
mente del estado en que se
encuentre la otra entrada).
Es decir, independiente-
mente de R y S, estamos
aplicando a la compuerta
NOR de arriba y a la com-
puerta NOR de abajo un
- Si Ck = 1 (nivel lógico alto), las entradas ac- "0" y, como ya sabemos, la salida Q no cambia de
túan sobre la salida. estado.
- Si Ck = 0 (nivel lógico bajo), las entradas no Por lo tanto, cuando el reloj está en el nivel ló-
actúan sobre la salida y el Flip-flop no cambia de gico bajo, las entradas R y S no pueden actuar so-
estado. bre la salida y ésta no cambia de estado.
Si la señal de reloj está en el nivel lógico alto,
La tabla de verdad que determina el funciona- se aplica un "1" a las entradas de las compuertas
miento de este componente, también posee un es- AND, con lo cual, la salida de las compuertas
tado no permitido, tal cual ocurría con el primer AND depende de lo que hay en la otra entrada que
elemento analizado en este capítulo: "justamente" son las entradas R y S.
–––––––––––––––––––––––––––––––––– Se entiende, entonces, que la señal de reloj se
S R Q+1 utiliza para bloquear y desbloquear los datos del
–––––––––––––––––––––––––––––––––– Flip-flop (habilitación).
0 0 Q El diagrama de tiempos de un Flip-flop R-S
0 1 0 sincronizado por nivel se muestra en la figura 14,
1 0 1 y para entender su lectura supongamos lo siguien-
1 1 NO PERMITIDO te:
–––––––––––––––––––––––––––––––––– - Inicialmente S = 0, R = 0, Q = 0.
Figura 14
En este componente, las dos
compuertas NOR forman el Flip-
flop propiamente dicho, mientras
que las compuertas AND constitu-
yen el circuito de control que pro-
grama el estado del Flip-flop, des-
pués de aparecer el pulso del reloj.
Si la señal de reloj aplicada al
biestable se encuentra en el nivel
activo (estado lógico "1"), las entra-
das actúan sobre las salidas cum-
pliéndose la tabla de verdad del
Flip-flop R-S.
Cuando la señal de reloj se en-
cuentra en el nivel lógico bajo, las

En un primer momento, la señal de reloj está Figura 15

en estado bajo (inactivo) y la salida no cambia de
estado. Cuando la señal de reloj pasa a "1" se cum-
ple la tabla de verdad del Flip-flop, luego como se
ve en la gráfica que S = 1 y R = 0, la salida pasa
a "1". Con el reloj aún en estado alto tenemos lue-
go S = 0 y R = 0, y la salida no cambia (sigue en
"1"). Luego el pulso de reloj pasa a un estado ba-
jo y bloquea el Flip-flop, con lo cual no atenderá
los cambios que puedan producirse en las entra-
das.
Precisamente en este diagrama de tiempos, a
pesar de que "R" pasa a "1", la salida del Flip-flop
no pasa a "0" (sigue en "1") debido a que el pulso
reloj está inactivo y, por lo tanto, las entradas no En dicho circuito se han incluido las entradas
pueden cambiar el estado del Flip-flop. de preset y clear, tal que:
Los Flip-flops síncronos suelen tener dos en-
tradas auxiliares Pr (Preset) y Cr (Clear) que per- - Si Ck = 0, las salidas de las NAND de control
miten "fijar" el estado inicial del Flip-flop; es de- tienen un estado lógico "1", independientemente de
cir, cuál será el estado inicial de la salida cuando R y S, y el Flip-flop no cambia de estado.
se alimenta al biestable. - Si Ck = 1, se cumple la tabla de verdad del
Estas entradas están activas con un nivel lógi- Flip-flop; es decir, las entradas R y S actúan so-
co bajo. bre la salida.
- La entrada de Pr (oreset) pone Q = 1. Una vez fijado el estado inicial, tanto la entra-
- La entrada de Cr (clear) pone Q = 0. da de preset como la entrada de clear deben tener
un "1" lógico para que el biestable funcione en
Estas entradas de preset y clear se emplean pa- forma síncrona.
ra poner un "1" o un "0" en el Flip-flop sin que sea
necesaria la señal de reloj, ni las entradas R y S. El
Pr y Cr pone un "1" o un "0" en el Flip-flop cuan- Flip-flop D Sincronizado por Nivel
do el reloj está en el nivel lógico bajo.
Decimos entonces que con Pr y Cr "forzamos" Este Flip-flop posee una sola entrada (D) y tra-
la salida del FF a "1" o a "0" de manera asíncrona. baja de forma tal que la información presente en la
–––––––––––––––––––––––––––––––––––––––– entrada D se transfiere a la salida Q cuando apare-
Cr Pr Ck ce un pulso activo de la señal de reloj. Dicho de
–––––––––––––––––––––––––––––––––––––––– otra manera, traslada lo que hay en D a la salida Q
0 1 0 Q = 0 (borrado) cuando aparece un pulso activo de reloj. Por lo
1 0 0 Q = 1 (puesta a "1") tanto, es imposible pensar que este biestable pue-
–––––––––––––––––––––––––––––––––––––––– da funcionar en forma asíncrona.
La tabla de verdad es la siguiente:
Una vez establecido el estado inicial del FF, las ––––––––––––––––––––––––
entradas Pr y Cr deben mantenerse en el nivel ló- D Q Q+1
gico alto para que el biestable funcione en forma ––––––––––––––––––––––––
sincrónica. 0 0 0
La combinación de Cr = 0 y Pr = 0 no está per- 0 1 0
mitida, dado que no se puede poner un "1" y un 1 0 1
"0" simultáneamente en la salida. 1 1 1
Se puede construir también un Flip-flop R-S ––––––––––––––––––––––––
sincronizado por nivel con compuertas NAND, tal Como vemos, no interesa en qué estado se en-
como se muestra en la figura 15. cuentra la salida cuando viene el pulso activo de la

Figura 16
señal de reloj, dado que lo que hay a la entra-

da se transfiere inmediatamente a la salida.
Por tal motivo, podemos confeccionar una ta-
bla reducida:
Figura 17
D Q+1
lida Q. Cuando el pulso de reloj está en estado ba-
0 0 jo, la entrada D no actúa sobre la salida por lo cual
1 1 se mantiene en el estado en que se encontraba.
El Latch se comporta como un interruptor, tal
Cuando el Flip-flop D está sincronizado por ni- que cuando el reloj está alto, el interruptor está ce-
vel se lo llama LATCH y se lo puede construir a rrado y deja pasar la información que se encuentra
partir de un FF R-S sincronizado por nivel, en el desde la entrada hacia la salida y cuando el reloj
cual a la entrada R se le conecta la entrada S a tra- está bajo el interruptor está abierto.
vés de un inversor, tal como se muestra en la figu- Del circuito de la figura 17, si Ck = 1 y D = 0,
ra 16. Es el más utilizado de los Flip-flops sincro- equivale a tener R = 1 y S = 0; por lo tanto, Q = 0.
nizados por nivel. Cuando se recibe un estado activo del pulso de
En este biestable, "S y R" nunca pueden tener reloj y D = 1, equivale a tener R = 0 y S = 1; por
el mismo estado lógico. lo tanto Q = 1.
Expresado en la tabla de verdad será: Esto significa que, cuando el pulso de reloj es-
––––––––––––––––––– tá en el nivel lógico alto, la salida Q sigue las va-
S R Q+1 riaciones de la entrada D.
––––––––––––––––––– Si Ck = 0 (en realidad inactivo), la salida de las
0 0 X compuertas AND de control son "0", independien-
0 1 0 temente de la entrada D, y el Flip-flop no cambia
1 0 1 de estado. Es decir, cuando el reloj pasa a "0",
1 1 X queda almacenada la información presente en la
––––––––––––––––––– entrada D.
donde: El diagrama de tiempos que explica gráfica-
X = Combinaciones imposibles de entrada. mente lo expuesto, se muestra en la figura 18.
Se cumple entonces que: Vemos que la salida Q sigue a la entrada cuan-
do el pulso de reloj está alto.
D Q+1 En la práctica se aplica a la entrada de datos D,
Figura 18
0 0
1 1
El FF D se puede construir con

compuertas NOR, tal como se grafica
en la figura 17.
En síntesis:
Q=D
Cuando la señal de reloj está en el

nivel lógico alto, la información pre-
sente en la entrada D se traslada a la sa-

la señal "0" o "1" que se desea memorizar y, antes conjunto. Las entradas de reloj de ambos Flip-
que cambie esta señal, se pone el reloj en estado flops son inversas, es decir:
bajo. Al estar baja la señal de reloj, aunque la en-
trada D cambie de estado, la salida no se afecta y
se mantiene constante.
También se puede emplear el Flip-flop D sin-
cronizado por nivel como una "llave" que cambia
de estado cada vez que se aplica un pulso de reloj.
En la figura 19 se ve un circuito en el cual la
salida Q se conecta con la entrada D, luego cada
vez que viene un pulso de reloj, la salida Q cam-
biará de estado, dado que en la entrada estará la
información de la salida negada. Figura 20
Figura 19 - Si Ck = 1, el "amo" se encuentra habilitado

y el "esclavo" desconectado.
- Si Ck = 0, el "amo" se encuentra desactiva-
do y el "esclavo" está habilitado.
Cuando el pulso de reloj está en el nivel lógico

alto, permite que la información presente en las
entradas del "amo" actúe sobre sus salidas, pero
como el esclavo está inhabilitado, no actúan sobre
El circuito RC conectado a la entrada de reloj las salidas de todo el conjunto. Cuando el pulso de
permite que el FF reconozca el nivel de la salida reloj pasa al nivel lógico "0", el "esclavo" queda
negada y luego no se vuelva a producir el cambio. habilitado y sus entradas (que son las salidas del
Se podría colocar un circuito amplificador a la amo) actúan, sobre las salidas del conjunto.
entrada del filtro mencionado, con el objeto de La información ingresa al "amo" cuando el re-
que nuestro circuito se convierta en una llave di- loj está en el nivel "1" y actúa sobre la salida del
gital accionada al tacto. conjunto (salida del esclavo) cuando el pulso de
reloj pasa de "1" a "0" (flanco negativo de la señal
de reloj). El "amo" y el "esclavo" están aislados
Flip-flops Master Slave entre sí, excepto en el momento que el pulso del
reloj pasa de alto a bajo. Como vemos, se puede
Están constituidos por dos Flip-flops interco- comprender mejor el hecho de que un Flip-flop
nectados entre sí. sea disparado por "flanco" o por "nivel". En el
El primer Flip-flop, denominado "amo", recibe "pulso graficado en la figura 21, en los instantes
las señales de entrada y conecta su salida con las marcados como 1, 2, 3 y 4 se producen los si-
entradas del FF que se llama "esclavo". Veremos giuientes estados:
dos FF de este tipo:
- Flip-flop R-S Master-Slave 1 - Se aísla al "amo" del "esclavo".
- Flip-flop J-K Master-Slave 2 - Ingresa la información al "amo".
3 - Se inhabilita la entrada de datos al "amo".
4 - Se transfiere la información del "amo" al
Flip-flop R-S Maestro-Esclavo "esclavo".
Está constituido por dos Flip-flops R-S inter-
Figura 21
conectados entre sí, tal como se muestra en la fi-
gura 20.
El amo recibe las entradas de información y
sus salidas se conectan a las entradas del esclavo,
cuyas salidas constituyen las salidas de todo el

También es posible
construir un FF R-S
Master-Slave con com-
puertas NAND; el es-
quema lógico se grafica
en la figura 22
Los dos Flip-flops R-S
están integrados en una
única estructura y tra-
bajan de manera que
ambos Flip-flops estén
aislados entre sí, salvo
en el instante en que el
reloj pasa de alto a ba-
Figura 22 jo, donde la informa-
ción almacenada en el
amo se transfiere al es-
clavo. En ese instante se cum-
ple la tabla de verdad del Flip-
flop R-S.
Flip-flop J-K Master-Slave

Este es el segundo de los FF
Master-Slave que analizare-
mos, cuyo diagrama lógico se
muestra en la figura 23.
Para ello, recordemos que la
tabla de verdad del Flip-flop J-
Figura 23 K es similar a la del R-S salvo
que, cuando J = K = 1, la sali-
da cambia.
Si hacemos referencia
a la tabla de verdad:
–––––––––––––––
J K Q+1
–––––––––––––––
0 0 Q
0 1 0
1 0 1
1 1 Q
–––––––––––––––
El circuito detallado
con compuertas NAND
se da en la figura 24, en
la cual se observan las
dos configuraciones
correspondientes a los
FF J-K interconectados
Figura 24 entre sí.

Tal como lo habíamos descrito para el FF R-S, las entradas J y K no se transmiten al FF esclavo
se cumple que: ya que se encuentra inhabilitado.
Al estar el pulso de reloj en estado alto, en las
- Si Ck = 1, el "amo" se encuentra habilitado terminales 1 y 2 de las compuertas (1) y (2) hay
y el "esclavo" desconectado. aplicado un "1"; por lo tanto, el estado lógico de
- Si Ck = 0, el "amo" se encuentra desactiva- las salidas de las compuertas (3) y (4) dependen de
do y el "esclavo" está habilitado. las entradas J y K. Es decir, durante el tiempo que
el reloj está en estado alto, el FF amo está inhabi-
El principio de funcionamiento es similar al litado responde a los niveles presentes en las en-
del FF anterior: tradas J y K, pero esta información no se transfie-
re al esclavo, ya que el mismo está inhabilitado.
- Cuando el pulso de reloj está en "1", las en- En un flanco negativo del pulso de reloj, es de-
tradas J-K actúan sobre el "amo", estando el "es- cir, cuando pasa de "1" a "0", queda inhabilitado
clavo" desconectado. el ingreso de datos al FF amo debido a que las ter-
- Cuando el pulso pasa de "1" a "0" (flanco ne- minales 1 y 2 de las compuertas (1) y (2) están con
gativo del pulso de reloj), la información almace- un estado lógico "0" y las salidas 3 y 4 de estas
nada en el "amo" se transfiere al "esclavo"; ins- compuertas están en "1"; por lo tanto, el FF amo
tante en el cual se cumple la tabla de verdad del no cambia de estado.
Flip-flop J-K master-slave. En el flanco negativo, se desbloquea al FF es-
- Cuando se poduce un flanco negativo de la clavo y la información presente en las entradas 9
señal de reloj (pasa de "1" a "0") si se cumple: y 10 de las compuertas (5) y (6) actúa sobre la sa-
lida Q de todo el conjunto, tal como se desprende
J = 1 y K = 0, entonces Q = 1 del diagrama de tiempos de la figura 25.
J = 0 y K = 1, entonces Q = 0 En este instante, la información almacenada en
J = 0 y K = 0, la salida no cambia. el FF amo se transfiere al esclavo.
J = 1 y K = 1, la salida cambia de estado. De la misma forma que ocurría con el FF R-S,
el J-K suele tener las entradas asincrónicas de Pr
Si analizamos en detalle el funcionamiento del (preset) y Cr (clear), que permiten fijar el estado
FF, podemos decir que cuando el reloj está en es- inicial del Flip-flop. Estas entradas están activas
tado bajo ("0"), las terminales 1 y 2 de las com- con el estado lógico "0".
puertas (1) y (2) poseen un estado lógico "0". Por
lo tanto, las salidas 3 y 4 de estas compuertas es-
tán en "1", independientemente de las entradas J y Flip-flops Sincronizados por Flancos
K. Esto es así, porque en un NAND un "0" a la en-
trada pone un "1" a la salida, independientemente Como se ha mencionado anteriormente, en es-
de las demás entradas. tos Flip-flops las entradas actúan sobre la salida
De acuerdo con esto, el Flip-flop R-S,
constituido por las compuertas (3) y (4), Figura 25
permanece en el estado en que se encon-
traba. Esto significa que cualquier varia-
ción en los niveles aplicados a las entra-
das J y K no se transmiten al FF esclavo,
ya que al estar el pulso de reloj en estado
bajo, el FF amo está inhabilitado.
Ahora bien, cuando el pulso de reloj
pasa al estado lógico "1", el inversor (9)
hace que el FF esclavo quede inhabilita-
do; por lo tanto, las salidas de las com-
puertas 7 y 8 están en "1" y, en estas con-
diciones, la salida del FF no cambia. Esto
significa que las variaciones aplicadas a

solamente en el instante en que se produce un cación citado en la figura 19, en referencia a la lla-
flanco "activo" de la señal de reloj. De acuerdo ve digital.
con esto, existen: La tabla de verdad del Flip-flop D disparado
por flancos es la misma que la del Flip-flop D
- Flip-flops disparados por flancos positivos Latch. La diferencia está en la forma de utilizar la
(es cuando el reloj pasa de "0" a "1") y señal de reloj. En el Latch vimos que se dispara
- Flip-flops disparados por flancos negativos por nivel; en cambio, en el D disparado por flan-
(es cuando el reloj pasa de "1" a "0"). cos, la información presente en la entrada D se
transfiere a la salida Q, cuando se produce un flan-
En la figura 26 se da un detalle de cómo se deco activo de la señal de reloj.
be considerar cada flanco. En la figura 27 se da el esquema eléctrico de
un Flip-flop D disparado por flancos, realizado
con compuertas NAND.
Note la presencia de las señales de preset y
clear, cuya función es análoga a las vistas para el
FF R-S.
Figura 26 En la figura 28 se da el símbolo lógico corres-
pondiente a un FF D disparado por flancos positi-
En estos Flip-flops la información se memori- vos, mientras que en la figura 29 se da el símbolo
za en un flanco activo, a diferencia del master-sla- correspondiente a un FF D, disparado por los flan-
ve, donde se memoriza en un nivel activo. cos negativos de la señal de reloj.
Vamos a analizar un Flip-flop D activado por Note que para indicar que es disparado por
flancos, dado que se ajusta más al ejemplo de apli- flancos positivos se pone en el símbolo un >.
En un Flip-flop D disparado por flan-
cos positivos, la información presen-
Figura 27 te en la entrada D se traslada a la sa-
lida Q, sólo en el instante en que la
señal de reloj pasa de alto a bajo.
Cualquier otra variación de nivel,
tanto en la entrada D como en el re-
loj, no provoca variaciones en la sa-
lida.
El Flip-flop D de la figura 27 está
constituido por dos Flip-flops R-S de
entrada interconectados (compuertas
3, 4, 5 y 6) y un Flip-flop R-S de sa-
lida (compuertas 1 y 2).
Figura 28
Figura 29

Los Flip-flops de entrada están Figura 30

interconectados de manera tal
que, cuando la señal de reloj pasa
del nivel lógico bajo al nivel lógi-
co alto, suministra un estado lógi-
co "1", en la salida de un R-S y un
estado lógico "0", en la salida del
otro R-S, y la memorización se
determina según el estado de la lí-
nea de datos D.
Una vez que el pulso de reloj
está en estado alto, se mantiene el
mismo estado lógico en el Flip-flop; es decir, las En síntesis, en el FF D disparado por flancos,
posibles modificaciones en la entrada D no ocasio- la información presente en D se transfiere a Q so-
nan ningún cambio en la salida. lamente en el instante en que el reloj pasa de "0" a
A través de estados lógicos, podemos entender "1" (en este caso, ya que podría dispararse con los
mejor lo que ocurre en este FF; para ello suponga- flancos negativos de la señal de reloj, esta condi-
mos que: ción la especifica el fabricante de estos compo-
nentes).
- Pr = Cr = 1, con lo cual se tiene un funcio- El diagrama de tiempos que grafica lo explica-
namiento normal sincrónico. do hasta ahora se muestra en la figura 30.
Suponemos que inicialmente el pulso de reloj Recuerde que con Pr = Cr = 1, el Flip-flop
está bajo y en D hay un "1". opera normalmente, mientras que dichas entradas
El pulso en estado bajo pone un "1" a las sali- se consideran activas cuando tienen aplicado el
das de las compuertas NAND 3 y 4, lo cual colo- estado lógico "0".
ca la condición 1:1 en las entradas 7 y 8 del Flip-
flop R-S de salida, que hace que la salida general
del FF permanezca como estaba. Registros
Como suponemos que D = 1 y la salida de la
compuerta NAND 4 también está en estado lógico Un registro es un sistema lógico que almacena
"1", la salida de la compuerta 6 estará en "0", y es- información de acuerdo con una secuencia prees-
te "0" de salida de 6 es suficiente para poner un tablecida, contando para ello con elementos de
"1" a la salida de la compuerta 5. memoria apropiados. Así por ejemplo, puede "me-
Al recibir un flanco positivo del pulso de reloj morizar" una palabra digital que luego podrá com-
(pasa de bajo a alto), en las entradas de la compararse con otra palabra, en un sistema de seguri-
puerta 3 tenemos un "1" lógico, por lo cual la sa- dad, a los fines de poder tomar determinadas deci-
lida de 3 pasa a "0". Este "0" es suficiente para que siones.
la salida de 4 se mantenga en "1". Además, este
"0" de salida de 3 pone un "1" a la salida de 5. La
salida de 6 sigue en "0". Al tener en la entrada 7 Registros de Desplazamiento
de la compuerta 1 un "0", pone un "1" en la salida
Q; es decir, pone en la salida Q lo que hay a la en- Los registros de desplazamientpo o "Shift -
trada D. Register" son sistemas secuenciales constituidos
Se cumple entonces, que la información pre- por Flip-flops síncronos interconectados en forma
sente en la entrada D se transfiere a Q cuando se apropiada.
produce un flanco positivo de reloj. Cada Flip-flop almacena un bit, por lo cual pa-
Si ahora, con el pulso de reloj en "1", cambia ra construir un registro de desplazamiento de m
el estado de D, como dijimos, la salida no debe bits son necesarios m Flip-flops.
cambiar. Queda en manos del lector comprobar Todos los Flip-flops de estos registros tienen
esta situación, realizando el mismo razonamiento una señal de reloj común y se activan y se desac-
que el efectuado hasta el momento. tivan sincrónicamente.

constituido por cuatro FF D dis-

parados por flancos positivos.
Como las entradas de reloj se
aplican a las patas correspon-
dientes que están unidas entre
sí, cada vez que se detecta un
flanco positivo de la señal de re-
loj, cada Flip-flop D en forma
independiente traslada lo que
hay en su entrada a su salida.
Figura 31 - La información se desplaza
una posición de izquierda a de-
recha, por cada flanco positivo
Se pueden construir con Flip-flops del tipo R- de la señal de reloj.
S, JK o D; las diferencias están dadas en la forma Como ejemplo, supongamos que el mensaje
que se trata la información a la entrada y su dispo- que queremos almacenar es 1010, tal como se ve
nibilidad a la salida. Podemos encontrar 4 varian- en la figura 32:
tes para estos registros:
Figura 32
- Entrada serie - salida serie.
- Entrada serie - salida paralelo.
- Entrada paralelo - salida serie.
- Entrada paralelo - salida paralelo.
En los registros de entrada serie y salida serie, Inicialmente los Flip-flops están en "0"; es de-
los datos se cargan en serie, introduciéndolos en la cir, Q4 = Q3 = Q2 = Q1 = 0. Luego se cumplirá el
entrada del FF y se van desplazando a los otros FF contenido de la siguiente tabla:
con cada ciclo activo de la señal de reloj. ––––––––––––––––––––––––––––––––––––
La información se obtiene desde la salida del IMPULSOS BIT Q4 Q3 Q2 Q1
último FF. DE RELOJ DE INFORMACION
En los registros de entrada serie - salida para- ––––––––––––––––––––––––––––––––––––
lelo, la información es almacenada en serie y la 1 0 0 0 0 0
lectura es simultánea en todos los Flip-flops que 2 1 1 0 0 0
componen el registro de desplazamiento. 3 0 0 1 0 0
En los de entrada paralelo - salida serie, todos 4 1 1 0 1 0
los Flip-flops que componen el registro se cargan ––––––––––––––––––––––––––––––––––––
simultáneamente y su lectura es en serie.
Por último, en los de entrada paralelo - salida Inicialmente en la entrada D hay un "0"; con la
paralelo, el registro se carga y se lee en paralelo. llegada del primer flanco positivo de la señal; este
Veamos el circuito correspondiente a cada uno "0" se almacena en el FF4 y aparece en su salida
de estos casos: Q4. Con el próximo flanco positivo de la señal del
reloj, el FF3 recibe el "0" desde la salida del FF4.
Registro de desplazamiento con entrada serie Mientras tanto, el FF4 recibe en su entrada y alma-
- salida serie cena el nuevo dato que es otro "1". Con el tercer
La información cargada en el registro, para ser flanco positivo del reloj, el "0" almacenado en el
leída, debe desplazarse secuencialmente por los FF3 pasa al FF2; el "1" almacenado en el FF4 pa-
distintos Flip-flops que componen el registro y ob- sa al FF3 y en el FF4 se almacena el próximo da-
tener su lectura desde la salida del último FF. to que es un "0". Con el cuarto flanco positivo de
El diagrama de bloques de este componente se la señal de reloj los datos se desplazan una posi-
presenta en la figura 31. ción de izquierda a derecha y en el FF4 se carga el
Hemos considerado el caso de un registro último dato que es un "1".

Figura 33 lectura o la escritura, tal

que, si E = 0, se realiza
la carga del registro de
desplazamiento en serie.
Por cada flanco positivo
de la señal de reloj, la
información aplicada en
la entrada serie del FF
se carga en serie. Al ser
E = 0, las salidas de las
cuatro compuertas AND
aplicadas a la salida de
cada FF son "0" y, por lo
tanto, la lectura está in-
habilitada. Si en la en-
trada E se coloca un ni-
Vemos que para cargar el registro de desplaza- vel lógico "1", la entrada de reloj será "0" en todos
miento necesitamos cuatro pulsos de reloj, uno pa- los Flip-flops; por lo tanto, la escritura está inha-
ra cada bit. bilitada. Por otro lado, las salidas de las compuer-
Luego de que toda la palabra fue almacenada, tas AND de cada FF están inhabilitadas y, por lo
se puede leer en serie la información por la salida tanto, se puede leer en paralelo el contenido de ca-
del FF1. da Flip-flop que fue escrito previamente en serie.
Por cada pulso de reloj, los datos almacenados También se observa en la figura 33 una línea
en el registro se transmiten en serie, uno a conti- de borrado, la cual permite borrar el contenido de
nuación del otro, a través de la salida del FF1. los Flip-flops. Se dice que este registro de despla-
Después de cuatro pulsos de reloj, los datos alma- zamiento es un conversor serie paralelo.
cenados pueden ser leídos o transmitidos en serie.
Registro de desplazamiento con entrada para-
Registro de desplazamiento con entrada serie lelo - salida serie.
- salida paralelo. En la figura 34 se muestra un registro de des-
El circuito propuesto con FF D, se ha dibujado plazamiento con entrada en paralelo y salida serie.
en la figura 33. En dicho circuito lógico, se ve el Note que ahora, además de la entrada de clear, ca-
agregado de una señal de habilitación que se de- da FF D posee una entrada de preset, por donde
nomina "E". Según el dato que tenga la entrada E, ingresarán los cuatro bits a cargarse en paralelo.
se pueden cumplir las siguientes condiciones: En realidad, los cuatro bits a cargar en paralelo se
1) Si E = "1" Figura 34
Se inhabilita la escritura
(carga de datos en serie).
Se habilitan las salidas
paralelo.
2) Si E = "0"
Se habilita la entrada se-
rie (escritura).
Se inhabilitan las sali-
das paralelo (inhabilita la
lectura).
Se entiende entonces
que la señal E autoriza la

ingresan, a través de las compuertas NAND, a las Flip-flops están bajas. Por último, se debe poder
entradas asíncronas de preset (Pr) de cada FF. leer la palabra almacenada, para ello se debe cum-
Esto es posible ya que, al estar preset en "0", se plir que Cr = 1 y E = 0 (con lo cual Pr = 1).
tiene un "1" a la salida Q del FF; es decir: Ahora los Flip-flops operan en forma síncrona;
es decir, por cada flanco positivo del pulso de re-
Si Cr = 0 y Pr = 1, entonces loj, la información se desplaza una posición de iz-
Q=0 quierda a derecha, pudiendo obtener los datos al-
Si Cr = 1 y Pr = 0, entonces macenados desde la salida en forma serie.
Q=1 Para finalizar, vamos a dar algunos ejemplos
Si Cr = 1 y Pr = 1, se tiene una operación de circuitos integrados comerciales que contienen
normal síncrona. Flip-flops y Registros de Desplazamiento.
El funcionamiento de este registro dependerá Flip-flops comerciales TTL

del valor que tenga la señal aplicada en la entrada 7470 - Flip-flop J-K disparado por flancos po-
E y la señal de datos A (A3, A2, A1 y A0). Si E es- sitivos.
tá en "1" cuando A está en "1", entonces Q debe ir 7472 - Flip-flop J-K amo - esclavo.
a "1", ya que Pr = 0, si A está en "0", Pr es "1" y 7473 - Doble Flip-flop J-K amo - esclavo.
la salida Q sigue en "0". 7474 - Doble Flip-flop D disparado por flan-
cos positivos.
- Se dice que cuando E = 1 se carga el registro 7475 - Latch de 4 bits con salidas complemen-
en paralelo. tarias.
7476 - Doble Flip-flop J-K amo - esclavo.
El registro opera de la siguiente manera: 7477 - Latch de 4 bits.
Primero se borra el contenido de los FF. Para 74100 - Doble latch de 4 bits.
ello se lleva E = 0 (esto significa Pr = 1) y Cr = 0, 74104 - Flip-flop J-K amo - esclavo.
con lo cual las salidas de los FF pasan todas a "0". 74105 - Flip-flop J-K amo - esclavo.
Luego se "autoriza" la escritura en paralelo; tal 74107 - Doble Flip-flop J-K amo - esclavo.
que si se cumple que: 74174 - Séxtuple Flip-flop D disparado por
flancos positivos.
Cr = 1 y E = 1 74175 - Cuádruple Flip-flop D disparado por
se tendrá: flancos positivos.
Si A = 0, Pr = 1, Q = 0 74279 - Cuádruple Flip-flop R-S.
Si A = 1, Pr = 0, Q = 1
En la figura 35 se da, a modo de ejemplo, el
Al ser E = 1 se autoriza la escritura y se inhi- diagrama lógico y el símbolo correspondiente al
be la lectura, ya que las entradas de reloj de los Flip-flop J-K maestro-esclavo 74104.
Figura 35

Flip-flops comerciales CMOS La figura 37 muestra el diagrama en bloques,

CD4013 - Doble Flip-flop D el esquema de conexiones y el símbolo correspon-
CD4027 - Doble Flip-flop J-K ordenador-se- diente al circuito integrado 7491, que consiste en
guidor con set y reset. un registro de desplazamiento de 8 bits.
CD4042 - Cuádruple cerrojo D controlado por
reloj. Registros de
CD4043 - Cuádruple cerrojo NOR R-S Tri- Desplazamiento Comerciales CMOS
State. CD4006 - Registro de desplazamiento estático
CD4044 - Cuádruple cerrojo NAND R-S Tri- de 18 etapas.
State. CD4014 - Registro de desplazamiento estático
CD4076 - Cuádruple Flip-flop D Tri-State. de 8 etapas.
CD4099 - Cerrojo direccionable de 8 bits. CD4015 - Doble registro de desplazamiento
CD40174 - Séxtuple Flip-flop D. estático de 4 bits.
CD40175 - Cuádruple Flip-flop D CD4021 - Registro de desplazamiento estático
CD4723 - Doble cerrojo de 4 bits direcciona- de 8 etapas.
bles. CD4031 - Registro de desplazamiento estático
CD4724 - Cerrojo direccionable de 8 bits. de 64 etapas.
*****************
En la figura 36 se da el diagrama de conexio-
nes del circuito integrado CD4013 que consiste en
un doble FF D.
Registros de Desplazamiento Comerciales TTL

7491 - Registro de desp. de 8 bits entrada se-
rie-salida serie.
7494 - Registro de desp. de 4 bits entrada pa-
ralelo-salida serie.
ralelo-salida paralelo.
74164 - Registro de desp. de 8 bits entrada se-
rie-salida paralelo.
ralelo-salida serie. Figura 36
ralelo-salida serie.
74178 - Registro de desp. de 4
bits entrada paralelo-salida pa-
ralelo.
ralelo.
Figura 37
ralelo.
ralelo.
ralelo.

D ISEÑO DE
C IRCUITOS S ECUENCIALES
Introducción es simplemente un registro de desplazamiento de
rotación; es decir: un registro cuya salida está co-
Sabemos que los Flip-flops son los elementos nectada a su entrada.
de memoria básicos y que a partir de ellos es po-
sible construir otros dispositivos, tales como re- Los contadores pueden efectuar la secuencia
gistros de desplazamiento y contadores. Los con- en sentido creciente, en sentido decreciente o en
tadores binarios difieren de los registros de des- ambos sentidos y en cualquier orden. El número
plazamiento en que sus Flip-flops están conecta- de estados sucesivos a través de los cuales un de-
dos entre sí de manera diferente. La función de un terminado contador realiza una secuencia antes de
contador es dar salida a la información según una que repita nuevamente se denomina módulo.
secuencia preestablecida con anterioridad. La ma- Los contadores de módulo 2n (2, 4, 8, 16 o al-
yoría de los contadores operan con código binario guna otra potencia de 2) son los más fáciles de
(dan salida de información en 8421, exceso 3, o construir. Si n = 2 tenemos 4 estados, 0 a 3. La
algún otro), pero diseñando un circuito mediante cantidad n determina el número de Flip-flops que
una lógica de interconexión puede obtener cual- tendrá el circuito.
quier configuración arbitraria de salida. En forma general, un contador es un circuito
Los contadores se emplean normalmente como que realiza una secuencia a través de m estados di-
circuitos básicos en otros sistemas lógicos, ya sea ferentes en un orden especial, siendo m el módulo
para computación, controles industriales, medi- del contador. El contador cambia de un estado a
ción de intervalos, etc. Existen distintos tipos de otro mediante la señal de reloj.
contadores, los cuales se construyen utilizando El contador asíncrono requiere menos elemen-
Flip-flops JK, T, RS o D. Los podemos clasificar tos para su funciomiento que el síncrono. Tiene la
en tres grupos fundamentales: desventaja de que es más lento, ya que antes de
aplicar a su entrada un nuevo pulso de reloj es ne-
Contadores Asíncronos, llamados también cesario que todos los Flip-flops hayan cambiado
contadores serie. En estos dispositivos, todos los de estado. Por el contrario, el contador síncrono, si
Flip-flops que lo integran cambian de estado si- bien es más complejo, es más veloz; se puede usar
multáneamente; los pulsos de reloj se aplican a to- a mayor frecuencia.
dos los Flip-flops al mismo tiempo.
Esto hace que, si hay algún cambio, se produz-
ca en sincronía en todos los Flip-flops. Contadores Asíncronos
Contadores Síncronos, llamados también Como ya hemos explicado, en estos dispositi-

contadores paralelos. En este caso, los pulsos a vos, los pulsos a contar se reciben sólo en el pri-
contar se aplican a la entrada de alguno de los mer Flip-flop (el que almacena el bit menos signi-
Flip-flops (generalmente, el primero). Los cam- ficativo) y los Flip-flops siguientes son comanda-
bios en los Flip-flops no se realizan en todos al dos por el Flip-flop que lo precede en orden.
mismo tiempo, debido a que aquéllos a los cuales Para que podamos comprender el funciona-
no llegan directamente los pulsos van a cambiar miento, en la figura 1 se da el circuito de un con-
de estado, si la salida de algún otro Flip-flop cam- tador de módulo 16 que, por supuesto, tendrá cua-
bia de estado; es decir, el cambio de estado de un tro Flip-flops. En dicha figura se tiene que:
Flip-flop acciona un segundo Flip-flop, el cual
LSB - Bit menos significativo.
puede después accionar un tercero, luego un cuar-
MSB - Bit más significativo.
to y así sucesivamente.
Cada Flip-flop de este circuito es disparado por
Contadores en Anillos. Un contador en anillo los flancos negativos de los pulsos de reloj.

Los biestables utilizados son Figura 1

Flip-flop J-K con sus entradas
unidas, lo que arroja como resul-
tado Flip-flops tipo T disparados
por flancos negativos. Si tene-
mos en cuenta la tabla de verdad
de un Flip-flop T.
–––––––––––––
T Q+1
–––––––––––––
1 Q
0 Q
–––––––––––––
Se deduce que, si T está con
un nivel bajo, la salida no cam-
bia; si está con un nivel alto, la salida cambia En la tabla dada, que corresponde a un código
cuando se produce un flanco negativo de la señal binario (de peso 8421) vemos que, para realizarla
de reloj. con un circuito secuencial, el segundo Flip-flop
En el circuito de la figura 1, al estar todas las (FF2) debe cambiar cuando el primero pasa de 1 a
entradas J-K en un nivel "1" lógico, significa que 0 (flanco negativo).
cada vez que se produce un flanco negativo de re-
loj, el Flip-flop cambia de estado. - El FF3 cambia cuando el FF2 pasa de 1 a 0.
La salida del FF1 dispara el segundo (FF2) por - El FF4 cambia cuando el FF3 cambia de 1 a 0.
su entrada de reloj; la salida de FF2 dispara a FF3
y la salida de FF3, a su vez, dispara FF4. Tene- En el circuito lógico esto está contemplado de-
mos, entonces, que un pulso aplicado a la entrada bido a que la salida Q de cada Flip-flop está co-
de reloj del FF1 se propagará de un Flip-flop a nectada a la entrada de reloj del siguiente Flip-
otro hasta que llegue al último de la serie. Por es- flop; dicho de otra manera: es la mitad de la del
te motivo, a este tipo de contadores también se los Flip-flop anterior.
llama contadores serie. En la figura 2 se da el diagrama de tiempos co-
La tabla de verdad que grafica el funciona- rrespondiente a este contador.
miento detallado es la siguiente: Es importante notar que los requisitos de velo-
–––––––––––––––––––––––––––––––––––– cidad de conteo no son los mismos para los cuatro
MSB LSB VALOR Flip-flops.
8 4 2 1 DECIMAL Así por ejemplo, si los pulsos a contar tienen
–––––––––––––––––––––––––––––––––––– una frecuencia de 10MHz (0,1 microsegundos en-
0 0 0 0 0 tre los pulsos de entrada), el FF1 debe poder ope-
0 0 0 1 1 rar a 10MHz; en cambio, el FF2 operará a 5MHz,
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4 Figura 2
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
1 0 1 0 10
1 0 1 1 11
1 1 0 0 12
1 1 0 1 13
1 1 1 0 14
1 1 1 1 15

D ISEÑO DE C IRCUITOS S ECUENCIALES
Figura 3 da Q. El contador se lee por

Q; lo que cambia es que los
pulsos que se aplican a las
entradas de reloj son toma-
dos de la salida Q.
En la figura 3 se ha dibujado
el diagrama lógico de un
contador descendente de
módulo 16, cuyo diagrama
de tiempos se muestra en la
figura 4.
En los diagramas de tiempo
Figura 4 que estamos analizando, las
salidas de los Flip-flops son
las salidas Q.
Si bien podemos profundizar
en el tema, continuaremos
con el análisis de los conta-
dores sincrónicos para poder
dar pautas de diseño de cir-
cuitos secuenciales.
Contadores Síncronos
Estos contadores también se

el FF3 a 2,5MHz y así sucesivamente. La etapa n basan en la utilización de los mismos Flip-flop J-
que da el bit más significativo (MSB) operará una K con las entradas unidas (Flip-flop T) que vimos
frecuencia de: para los asincrónicos. Su diferencia es que los pul-
sos de reloj, que en definitiva son los que se deben
fCK contar, se aplican a todas las entradas de reloj en
fn = —————— forma simultánea y, por lo tanto, todos los Flip-
2n-1 flops cambian de estado al mismo tiempo (de ma-
nera síncrona).
El esquema del contador visto tiene un conteo En la figura 5 se da el circuito lógico de un
ascendente. Si lo hacemos descendente (15 a 0), contador síncrono ascendente de módulo 16.
observando la tabla del código binario (de peso Las entradas J-K de los FF2, FF3 y FF4 están
8421) vemos que el FF2
cambia cuando el FF1 pasa
a 0 a 1 (flanco positivo). El Figura 5
FF3 cambia cuando el FF2
pasa de 0 a 1. El FF4 cam-
bia cuando el FF3 cambia
de 0 a 1.
Como los Flip-flops del
esquema que estamos anali-
zando son disparados por
flancos negativos, lo que
hacemos en el contador
descendente es utilizar la
salida Q en lugar de la sali-

conectadas a las salidas Q del FF anterior que hay 1

en la cadena del contador. Dicha unión se efectúa fmáx. = ––––––––––– = 20 MHz
a través de compuertas AND. Por ejemplo, las en- 50 ns
tradas J-K del FF4 están conectadas a través de
una compuerta AND a las salidas Q de los FF3, La frecuencia máxima será:
FF2 y FF1, es decir, todos los Flip-flops anteriores
al FF4. Esto significa que cada Flip-flop cambiará 1
de estado cuando la compuerta AND, que se apli- fmáx. = ––––––––––––––––––––––
ca a las entradas J-K, tenga a su salida un "1", y tp de un FF x n
esto se produce cuando las salidas Q de todos los
Flip-flops anteriores de la cadena están en el esta- donde: n = Cantidad de Flip-flops.
do lógico "1" (recordemos que en un Flip-flop T la
salida cambia de estado cuando en su entrada hay Por lo tanto, para el contador visto, que tiene
un nivel lógico alto). cuatro Flip-flops, y considerando también un tp =
Si recurrimos a la tabla del código binario (de 40 ns, la frecuencia máxima es:
peso 8421) podemos deducir que el FF1 debe
cambiar "siempre", por lo cual su entrada J-K de- 1 1
be estar en "1". fmáx. = –––––––– = –––––––––– = 6,66 MHz
40 ns x 4 160 ns
- El FF2 cambia siempre que el FF1 esté en "1".
- El FF3 cambia siempre que los FF2 y FF1 ten- Se deduce entonces que para los contadores
gan un "1" a su salida. síncronos, la frecuencia máxima de trabajo es mu-
- El FF4 cambia siempre que los FF3, FF2 y cho mayor que la correspondiente a un contador
FF1 tengan un "1" a su salida. asincrónico. Además, todas las salidas cambian si-
multáneamente.
En forma análoga a lo que vimos en los conta- Entre las desventajas, podemos decir que los
dores asíncronos, para realizar un contador des- contadores asíncronos necesitan muchas más
cendente (15 a 0) se conectan las entradas J-K de compuertas lógicas y por lo tanto son más com-
cualquier Flip-flop mediante compuertas AND a plejos. Además, si se observa el esquema del con-
la salida Q de todos los Flip-flops que los prece- tador síncrono, se ve que la última compuerta
den. AND tiene tres entradas. A medida que se agregan
Debido a que todos los Flip-flops reciben los Flip-flops, como consecuencia de tener que contar
pulsos de reloj al mismo tiempo y cambian de es- una palabra de mayor módulo, aumenta la canti-
tado al mismo tiempo, el retardo total del contador dad de compuertas AND y la cantidad de entradas
(independientemente de la calidad de Flip-flops de la última compuerta AND. Pero, si bien aumen-
que se empleen) es igual al tiempo de propagación ta la complejidad del circuito, es importante des-
de un solo Flip-flop (en el esquema anterior hay tacar que la frecuencia máxima está dada siempre
que considerar además el tiempo de propagación por el tp de un sólo Flip-flop más el tp de una
de la compuerta AND), lo que hace que estos dis- compuerta.
positivos sean más veloces. En la figura 6 se da el esquema lógico de un
La frecuencia máxima de reloj del contador es: contador síncrono ascendente de módulo 128
(conteo 0 a 127). Este contador sincrónico ascen-
1 dente está constituido por siete Flip-flops y 5
fmáx. = –––––––––––––––––––––––––––––– compuertas AND, donde la última de estas com-
tp de un FF + tp de una compuerta puertas posee 6 entradas.
En síntesis, debemos destacar lo siguiente:
Si el tiempo tp de un FF y del contador posee
los siguientes valores: - A medida que aumenta el módulo del conta-
dor, aumenta la cantidad de Flip-flops y de com-
- tp de un FF = 40 ns y puertas AND, como así también la cantidad de en-
- tp de una compuerta = 10 ns tradas de la última compuerta AND.

Figura 6
Contadores Síncronos con Acarreo AND, excepto el primero y el último. La ventaja

con respecto al contador síncrono con transporte
Una forma de simplificar el circuito lógico de paralelo radica en que el circuito es más simple,
un contador sincrónico consiste en utilizar com- teniendo las compuertas AND menos entradas que
puertas conectadas en serie, entre las salidas y las en el caso paralelo.
entradas J-K de cada Flip-flop. El tiempo de propagación de las compuertas
En la figura 7 se da el esquema lógico simpli- AND es acumulativo y la fmáx. se ve reducida,
ficado de un contador sincrónico ascendente de comparada con los contadores síncronos con
módulo 16 con transporte serie. transporte paralelo. Esto constituye una desventa-
Este esquema corresponde a un contador sín- ja del transporte serie.
crono ascendente de módulo 16 con transporte se- La frecuencia máxima de operación de este
rie. También suele llamarse contador sincrónico contador se calcula como:
con acarreo. Este contador sigue siendo síncrono
en el sentido de que todos los Flip-flops cambian 1
de estado al mismo tiempo, pero la conexión entre fmáx. = ––––––––––––––––––––––––––––––––––
las entradas J y K de cualquier Flip-flop y las sa- tp de un FF + tp de (n - 2) compuertas
lidas Q de todas las anteriores se realiza mediante
compuertas AND que están en serie, en lugar de donde n es la cantidad de Flip-flops.
estar en paralelo como en el contador síncrono A medida que aumenta el módulo del contador,
visto anteriormente. aumenta el tp, y se ve limitada la ventaja con res-
Los distintos Flip-flops llevan compuertas pecto a la velocidad de los contadores síncronos,
que disminuye respecto de los
Figura 7
asíncronos.
Contador Síncrono
Ascendente-Descendente
La figura 8 esquematiza un con-

tador sincrónico ascendente-des-
cendente con transporte serie.
Las características de los conta-
dores síncronos ascendentes y las
de los contadores síncronos des-
cendentes se pueden combinar en

Figura 8
un solo contador ascendente-descendente (up- 1

down). Mediante una señal de control C, se selec- fmáx. = –––––––––––––––––––––––––––––––––––
ciona si el conteo es ascendente o descendente. La
función de dicha señal es la siguiente: tp de un FF + tp de una compuerta x 2 (n - 1)
donde n es la cantidad de Flip-flops.
Si C = 1 Se realiza una cuenta ascendente con El circuito de la figura 8 corresponde a un con-
transporte serie. tador ascendente-descendente con transporte se-
Si C = 0 La cuenta es descendente, también rie. El diagrama de un contador ascendente-des-
con transporte serie. cendente con transporte paralelo se muestra en la
figura 9. En este circuito, la función de la señal C
La frecuencia máxima se calcula: es la que describimos a continuación:
Figura 9

Si C = 1, se efectúa la cuenta en forma ascendente. nuevos contadores, vamos a "buscar" la ecuación

Si C = 0, la cuenta es descendente. características de los Flip-flops vistos, comenzan-
do por el R-S.
Diseño de Circuitos Secuenciales

Mapa de Karnaught Obtención de la Ecuación Característica
de un Flip-flop R-S
Cuando hablamos de diseñar circuitos especia-
les, nos referimos a poder obtener un dispositivo Para poder comprender el desarrollo que va-
capaz de efectuar cuentas con módulos distintos al mos a efectuar, es necesario que el lector tenga co-
8421, poder obtener una secuencia en anillo, con- nocimientos sobre simplificación de funciones
tar con un dispositivo que efectúe una determina- mediante "Mapa de Karnaugh".
da función cuando se sigue una secuencia, etc. No es objeto de esta obra dar una explicación
Para encarar las nociones de diseño, es necesa- detallada sobre el tema, dado que el mismo es ob-
rio recordar algunos conceptos: jeto de otras obras y no hace al concepto de este
- Un contador de módulo m es aquel que tiene punto. Sin embargo, haremos un análisis sencillo
m estados diferentes; puede ser síncrono o asín- a los efectos de que el tema pueda comprenderse
crono. Estos contadores contienen los circuitos en su totalidad. Como primera medida, para la ob-
necesarios para controlar la cantidad m de estados tención de la función característica de un FF R-S,
que se desea obtener. Por ejemplo, es muy utiliza- recordemos su tabla de verdad:
do el contador BCD natural (conteo de 0 a 9), cu- –––––––––––––––––––––––––––––––––––––
yo módulo es 10. S R Q Q+1
Este contador se realiza con cuatro Flip-flops y –––––––––––––––––––––––––––––––––––––
la lógica necesaria para que vuelva a "0", cuando 0 0 0 0 NO CAMBIA
el conteo llegue a 9. 0 0 1 1
De la misma manera, podemos implementar el –––––––––––––––––––––––––––––––––––––
diseño de un contador de módulo 12, que se reali- 0 1 0 0 PONE UN "0"
za con 4 Flip-flops y la lógica necesaria para que, 0 1 1 0
cuando el conteo llegue a 12, vuelva a 0. –––––––––––––––––––––––––––––––––––––
Si bien los contadores de códigos 8421 son los 1 0 0 1 PONE UN "1"
más populares por ser los más sencillos de reali- 1 0 1 1
zar, ya que utilizan un mínimo número de com- –––––––––––––––––––––––––––––––––––––
puertas para interconectar los Flip-flops, todos los 1 1 0 X NO PERMITIDO
contadores síncronos y asíncronos pueden cons- 1 1 1 X
truirse para contar en un código diferente al 8421. –––––––––––––––––––––––––––––––––––––
La base de cualquier contador es una combina- De esta tabla se deduce la ecuación caracterís-
ción adecuada de Flip-flops. La única diferencia tica. Para ello se representa esta tabla en un mapa
entre un contador binario de pesos 8421 y cual- de Karnaugh y se agrupan todos los "1" corres-
quier otra secuencia está dada por la lógica utiliza- pondientes, tal como se muestra en la tabla 1.
da en la interconexión de los Flip-flops.
Para la implementación de un contador de có-
digo determinado, se debe diseñar la lógica de in-
terconexión correspondiente, como veremos se-
guidamente.
La estructura básica de un contador es la de un
conjunto de Flip-flops interconectados.
Un Flip-flop es un circuito secuencial cuya
función puede determinarse a través de la tabla de
verdad. También puede darse su funcionamiento
a través de la función o ecuación característica del
Flip-flop y con el objeto de encarar el diseño de

Del mapa de Karnaugh, si agrupamos los dos tanto, en la tabla 2, se han trasladado los "1" de di-
"1" verticales que corresponden a la columna "01" cha tabla de verdad:
(R = 0 o R y Q = 1) y agrupamos los dos "1" y las
dos "X" horizontales que corresponden a la fila
"1" (S = 1), surge que la ecuación característica es:
Q+1 = S + RQ
Las "X" las tomamos agrupadas junto con los

"1" dado que es una combinación prohibida y nos
permite obtener una ecuación simplificada.
La ecuación característica nos dice que el pró-
ximo estado que toma la salida Q es un "1" cuan-
do S = "1" o cuando R = 0 y Q = 1.
La ecuación característica es:

Función Característica del Flip-flop J-K
Q+1 = JQ + KQ
De la misma forma que antes, damos en primer
lugar, la tabla de verdad del FF J-K: Esta ecuación nos dice que podemos obtener
––––––––––––––––––––––––––––––––––– un FF J-K a partir de tres compuertas; dos com-
J K Q Q+1 puertas AND con una entrada negada y una com-
––––––––––––––––––––––––––––––––––– puerta OR, tal como se muestra en la figura 10.
0 0 0 0 NO CAMBIA
0 0 1 1 Figura 10
–––––––––––––––––––––––––––––––––––
0 1 0 0 PONE UN "0"
0 1 1 0
–––––––––––––––––––––––––––––––––––
1 0 0 1 PONE UN "1"
1 0 1 1
–––––––––––––––––––––––––––––––––––
1 1 0 1 CAMBIA
1 1 1 0
––––––––––––––––––––––––––––––––––– Función Característica del Flip-flop T
De la tabla de verdad, surge que la salida toma- La tabla de verdad de este FF es:
rá el estado lógico "1" cuando:
–––––––––––––––––––––––
J = 0, K = 0 y Q = 1 y T Q Q+1
J = 1, K = 0 y Q = 0 y –––––––––––––––––––––––
J = 1, K = 0 y Q = 1 y 0 0 0
J = 1, K = 1 y Q = 0 0 1 1
1 0 1
Para encontrar la ecuación característica debe- 1 1 0
rían transportarse al mapa de Karnaugh los "1", a –––––––––––––––––––––––
los casilleros correspondientes, luego se los debe
agrupar y obtener las combinaciones de los esta- A simple vista se observa que en este caso no
dos agrupados. Luego, con dicha ecuación carac- se pueden agrupar "1" con el objeto de simplificar
terística se puede implementar la función que rela función y así utilizar pocas compuertas para el
presenta al FF J-K con compuertas lógicas. Por lo diseño lógico. Sin embargo, a los fines didácticos,

vamos a construir el mapa de Karnaugh tal cual Luego, a partir de los mapas de Karnaugh se
como se observa en la tabla 3. deduce la ecuación de cada Flip-flop.
Por último, se compara la ecuación anterior
con la ecuación característica del Flip-flop utiliza-
do y se deduce la expresión lógica de las entradas
del mismo.
Diseño de un Contador BCD Natural
Este contador debe poder contar de 0 hasta 9 y

una vez que llega al último número, se vuelve a
cero con la próxima cuenta.
- En primer lugar seleccionamos FF J-K para
nuestro dispositivo.
La ecuación característica es: - Como el contador tiene un módulo 10 se de-
be cumplir que:
Q+1 = TQ + TQ = T ⊕ Q 2n ≥ 10
luego, n = 4
Esta ecuación nos dice que el próximo estado
de la salida Q es un "1" cuando T = 1 AND Q = 0 - Buscamos ahora la tabla de verdad del con-
OR cuando T = 0 AND Q = 1 tador que estamos diseñando, para ello, a conti-
De la misma manera podemos conseguir la nuación, presentamos una tabla con estados ac-
ecuación característica de cualquier otro dispositi- tuales o presentes y otra con los estados siguien-
vo, así por ejemplo, la ecuación característica del tes a una cuenta o estados futuros:
FF D es: ––––––––––––––––––––––––––––––––––––––––––––––––––––––––
ESTADO ACTUAL PROXIMO ESTADO
D = Q+1 Q3 Q2 Q1 Q0 Q+3 Q+2 Q+1 Q+0
––––––––––––––––––––––––––––––––––––––––––––––––––––––––
Para diseñar un contador sincrónico, primero 0 0 0 0 0 0 0 1
debemos elegir qué tipo de FF vamos a utilizar y 0 0 0 1 0 0 1 0
luego saber cuántos biestables serán necesarios, 0 0 1 0 0 0 1 1
para ello se debe saber cuál es el módulo del con- 0 0 1 1 0 1 0 0
tador, luego se debe cumplir que: 0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
2n ≥ M 0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
n: cantidad de Flip-flops. 1 0 0 0 1 0 0 1
M: módulo del contador. 1 0 0 1 0 0 0 0
Por ejemplo: 1 0 1 0 X X X X
si M = 10, entonces n = 4 1 0 1 1 X X X X
si M = 128, entonces n = 7 1 1 0 0 X X X X
1 1 0 1 X X X X
Una vez conocido el tip de FF y la cantidad ne- 1 1 1 0 X X X X
cesaria, se debe realizar la tabla de verdad del fun- 1 1 1 1 X X X X
cionamiento del contador, en la cual se muestra el ––––––––––––––––––––––––––––––––––––––––––––––––––––––––
primer estado lógico que han de tomar los Flip- En las tablas que acabamos de construir, Q3,
flops después de cada pulso y en función del esta- Q2, Q1, Q0 representan el estado actual de la sali-
do actual del Flip-flop. Al alcanzar el estado co- da Q de los 4 Flip-flops numerados respectiva-
rrespondiente a la máxima capacidad de conteo, el mente como 3, 2, 1 y 0; mientras que Q+3, Q+2,
contador vuelve al estado inicial. Q+1, Q+0 representan el "próximo" estado que to-

mará la salida Q de los 4 Flip-flops que hemos nu-

merado respectivamente como 3, 2, 1, y 0.
Cuando el estado actual de los 4 Flip-flops es
0000 (corresponde al decimal 0), el próximo esta-
do es 0001 (que corresponde al decimal 1); cuan-
do ese estado es 0001 (decimal 1), el próximo es-
tado es 0010 (que corresponde al decimal 2), y así
sucesivamente. Cuando el estado actual del conta-
dor sea 1001 (que corresponde al decimal 9) el
próximo estado será 0000 (decimal 0); es decir, se
vuelve al estado inicial.
Debemos ahora construir los diferentes mapas
de Karnaugh para cada uno de los cuatro FF que
posee nuestro contador. Comenzamos con el FF,
cuya salida será Q0 cuyo estado siguiente hemos
denominado Q+0. Para el Flip-flop numerado co-
mo 0 se obtiene Q+0:
Y, tal como dijimos, el estado de Q2 es el úni-

co que cambia entre un casillero y el otro, por lo
tanto, para ese grupo la ecuación será:
Q0 Q1 Q3
Para el otro grupo de cuatro "1" será:
Q0 Q1
Por lo tanto la ecuación característica de este

segundo FF será:
Q+1 = Q0 Q1 + Q0 Q1 Q3
Damos en las tablas 6 y 7 los mapas correspon-
Se deduce que:
Q+0 = Q0
De la misma manera procedemos para el se-

gundo FF que hemos identificado como Q1 cuyo
estado siguiente (salida para nosotros) será Q+1.
Vea la tabla 5.
En este caso, se pueden agrupar dos "1" que
corresponden a los dos primeros casilleros de la
segunda fila. En dichos casilleros, la única varia-
ble que cambia de un "1" respecto del otro es Q2.
Para ambos "1" se cumple que:
Q0 = 1 (Q0), Q1 = 0 (Q1), Q3 = 0 (Q3)

dientes al tercer y cuarto Flip-flop respectivamente: nidas con la ecuación característica del Flip-flop
J-K, igualando los coeficientes de las variables Q
y Q correspondientes a J y K respectivamente.
Recuerde que:
Q+1 = JQ + KQ
Para FF0 será:

J0 = 1
K0 = 0, o lo que es lo mismo: K0 = 1
Para el FF1:
J1 = Q0 Q3
K1 = Q0
Para el FF2:
J2 = Q0 Q1
K2 = Q0 + Q1
Haciendo el análisis correspondiente, de las ta-
blas anteriores, surge que las ecuaciones caracte- Luego, aplicando leyes del álgebra digital, se
rísticas de los últimos dos FF de nuestro contador tiene:
BCD serán: K2= Q0 . Q1
Q+2 = Q0Q2 + Q0Q1Q2 + Q1Q2 Para el FF3:

J3 = Q0 Q1 Q2
Q+3 = Q0Q1Q2 + Q0Q3 K3 = Q0
En esta última ecuación podríamos considerar Con estas cuatro ecuaciones, podemos cons-
un solo "1" en el grupo de la tercera columna (vea truir el circuito de nuestro contador, cuyo esquema
tabla 7), dado que la X puede tomar el valor "0" o se muestra en la figura 11. Las compuertas AND
"1". A los fines de dar un ejemplo que contenga to- que interconectan los Flip-flops limitan el conteo
das las posibilidades, si consideramos el mapa co- a módulo 10; es decir, cuenta desde "0" hasta "9".
mo acabamos de sugerir, la ecuación característi- En la siguiente tabla se detalla la forma en que se
ca del último FF queda: realiza la cuenta:
–––––––––––––––––––––––––––––––––––
Q+3 = Q0Q1Q2Q3 + Q0Q3 F3 FF2 FF1 FF0 CONTEO
–––––––––––––––––––––––––––––––––––
Note que, al considerar un grupo de un solo 0 0 0 0 0
"1", la cantidad de variables correspondientes a 0 0 0 1 1
ese "1" aumenta; de ahí la necesidad de agrupar la 0 0 1 0 2
mayor cantidad de "1", dado que al implementar el 0 0 1 1 3
circuito serán necesarias compuertas de menor 0 1 0 0 4
cantidad de entradas. Por todo lo dicho, las ecua- 0 1 0 1 5
ciones correspondientes a los cuatro FF son: 0 1 1 0 6
0 1 1 1 7
Para FF0, Q+0 = Q0 1 0 0 0 8
Para FF1, Q+1 = Q0 Q1 Q3 + Q0 Q1 1 0 0 1 9
Para FF2, Q+2 = Q0 Q2 + Q0 Q1 Q2 + Q1 Q2 –––––––––––––––––––––––––––––––––––
Para FF3, Q+3 = Q0 Q1 Q2 Q3 + Q0 Q3
Partimos de un contador binario del tipo
Vamos ahora, a comparar las ecuaciones obte- "8421", ya visto; cuando el contador llega a la

Figura 11 o en paralelo y de la mis-

ma manera se pueden ob-
tener en sus respectivas
salidas.
Agregando algunas com-
puertas lógicas a un regis-
tro de desplazamiento se
lo puede transformar en
un contador en anillo. Es-
te dispositivo es simple-
mente un registro de des-
plazamiento de rotación;
es decir, un registro cuya
salida está conectada a su
cuenta 1001 (que corresponde al decimal 9), con entrada.
el próximo pulso, nuestro contador de módulo 10, Existen muchas formas de construir un conta-
debe retornar a 0000 (que corresponde al decimal dor en anillo y los usos que puede tener van desde
0). Esto se consigue interconectando los Flip-flops circuitos secuenciales para efectos lumínicos es-
mediante las compuertas AND. Para mantener el peciales, hasta cerraduras con claves secretas de
FF1 en el estado lógico 0, en el siguiente pulso de seguridad.
reloj que viene detrás del estado 1001 (decimal 9) De la misma manera que hemos explicado có-
la salida Q del FF3 se conecta a la entrada de la mo se diseña un contador de módulo y secuencia
compuerta AND 1. En este instante la salida Q del determinada, también podemos "diseñar" conta-
FF3 es un "0" y, por lo tanto, las entradas J y K del dores en anillo e, incluso a partir de un contador
FF1 son "0"; el FF1 no cambia de estado con el en anillo se puede obtener un equipo que realice
próximo pulso de reloj. Ahora bien, para hacer otro tipo de cuentas (contador BCD, contador
que la salida Q del FF3 pase a "0", la salida Q del Johnson, etc).
FF0 se conecta directamente a K del FF3. Esto ha- A los fines prácticos, en la figura 12 se da el
ce que la entrada K pase continuamente de un es- circuito correspondiente a un contador en anillo
tado alto a otro bajo, de modo alternativo y, por lo con cuatro FF J-K que responde a la siguiente ta-
tanto, el FF3 se mantiene en "0". Cuando se reali- bla de verdad:
za la cuenta del decimal 7, todas las entradas de la –––––––––––––––––––––––––––––––––––––
compuerta AND 3 pasan al estado"1" y aparece un ESTADO FLIP-FLOP
nivel alto, tanto en J como en K del FF3. Por con- 1 2 3 4
siguiente, en el próximo pulso de reloj, el FF3 pa- –––––––––––––––––––––––––––––––––––––
sa a 1 (conteo decimal 8). Este estado "1" perma- PRECARGA 1 1 0 0 0
nece después de que tiene lugar el pulso de reloj 2 0 1 0 0
posterior (conteo decimal 9), ya que ahora la sali- 3 0 0 1 0
da Q del FF0 es un "0", suprimiendo así el estado 4 0 0 0 1
lógico "1", tanto en J como en K del FF3. Para el 1 1 0 0 0
conteo del decimal 9, Q del FF0 pasa a "1" otra –––––––––––––––––––––––––––––––––––––
vez y, por lo tanto, el FF3 tiene K alta y J baja. De
esta manera, con el siguiente pulso de reloj, el FF3 El contador en anillo se "carga" normalmente
retorna nuevamente a "0". con un "1" en el primer Flip-flop y con "0" en to-
dos los demás (se llama precarga). Después, me-
diante los pulsos de reloj, se hace circular el bit
Contadores en Anillo "1" a través de todos los FF del registro.
Como consecuencia de esto, el contador obtie-
En el capítulo anterior analizamos los registros ne una serie de combinaciones lógicas en sus sali-
de desplazamiento. En esa oportunidad vimos que das que pueden utilizarse para clasificar un equi-
los datos en las entradas se pueden cargar en serie po u otros circuitos lógicos por medio de diferen-

tes operaciones. Además de los Figura 12

usos ya citados, los contadores
en anillo se utilizan en compu-
tadoras, en decodificadores y en
otras aplicaciones.
Una ventaja interesante de
estos contadores es que, contra-
riamente a lo que sucede en
otros dispositivos, no precisan
decodificación, ya que cual-
quier línea de salida puede co-
nectarse directamente al dispo-
sitivo o circuito que va a acti-
varse. Una limitación del conta-
dor en anillo es que, por ejem-
plo, un contador de 4 bits sólo
puede generar 4 estados únicos,
a diferencia de los otros conta-
dores vistos, que con 4 bits pue-
den generar 16 estados diferen-
tes. Esto significa que un conta-
dor en anillo tiene n estados, pe-
ro un contador binario de peso Figura 13
8421 tiene 2n estados, siendo n
el número de Flip-flops. Dicho de otra manera, un A la salida de nuestro contador necesitaremos
contador en anillo tiene n secuencias; es decir, pa- decodificadores para poder obtener los diferentes
ra contar, por ejemplo, 10 secuencias, se necesitan estados que muestra en la tabla anterior. De ella se
10 Flip-flops. deduce que:
Con una ligera modificación, el contador en
anillo se transforma en un contador Johnson. "0" = Q1Q4
La diferencia fundamental es que la salida Q "1" = Q1Q2
del último Flip-flop se vuelve a conectar a la en- "2" = Q2Q3
trada J del primer Flip-flop, tal como se muestra "3" = Q3Q4
en la figura 13. "4" = Q1Q4
Un contador Johnson tiene 8 estados (cuenta "5" = Q1Q2
de 0 a 7 en decimal), que responden a la siguiente "6" = Q2Q3
tabla: "7" = Q3Q4
–––––––––––––––––––––––––––––––––––
DIGITO FLIP-FLOP Evidentemente, esta decodificación se puede
DECIMAL 4 3 2 1 realizar con compuertas AND, tal como muestra la
––––––––––––––––––––––––––––––––––– figura 14. Como consecuencia de la realimenta-
0 0 0 0 0 ción de la salida invertida con la entrada, el conta-
1 0 0 0 1 dor pasa por 2 x n estados diferentes, siendo n el
2 0 0 1 1 número de Flip-flops que hay en el contador. En el
3 0 1 1 1 circuito analizado hay 4 Flip-flops y 8 estados di-
4 1 1 1 1 ferentes. Esta es una ventaja con respecto al con-
5 1 1 1 0 tador en anillo que vimos anteriormente, ya que
6 1 1 0 0 tiene el doble de estados posibles.
7 1 0 0 0 - El contador Johnson tiene el doble de estados
––––––––––––––––––––––––––––––––––– que el contador en anillo y la mitad de estados
0 0 0 0 0 que un contador binario de peso 8421.

La desventaja del Figura 14

contador Johnson, con
respecto al contador en
anillo, es que necesita
un decodificador para
dar una señal indepen-
diente para cada uno de
los 2 x n estados.
El código Johnson
más empleado tiene 5
bits. En la siguiente ta-
bla damos los corres-
pondientes valores en
decimal:
Aplicaciones de los Contadores
–––––––––––––––––––––––––––––––––––
DIGITO FLIP-FLOP
Una aplicación interesante de los contadores se
DECIMAL 5 4 3 2 1
efectúa en temporizadores de períodos prolonga-
–––––––––––––––––––––––––––––––––––
dos, en los cuales se divide la frecuencia de una
0 0 0 0 0 0
señal generada por un oscilador, mediante la cuen-
1 0 0 0 0 1
ta de pulsos en dispositivos como los que hemos
2 0 0 0 1 1
analizado.
3 0 0 1 1 1
En la próxima sección, describiremos un
4 0 1 1 1 1
circuito que hace uso de un contador CMOS
5 1 1 1 1 1
digital para “contar” gran cantidad de pulsos y así
6 1 1 1 1 0
obtener tiempos prolongados.
7 1 1 1 0 0
8 1 1 0 0 0
9 1 0 0 0 0
******************
–––––––––––––––––––––––––––––––––––
LIVEWIRE
Experimente con Circuitos para Saber Cómo
Funcionan sin Tener que Montarlos Realmente
Livewire es un “Laboratorio Virtual” que permite hacer simulaciones virtuales empleando animación y sonido que demuestran los principios de funcionamiento de
los circuitos electrónicos, teniendo la oportunidad de visualizar qué ocurre con el desempeño del circuito cuando se realiza alguna modificación.
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necesidad de montar el circuito realmente y mucho menos, tener que comprar los componentes).
Ud. cuenta con switches, transistores, diodos, circuitos integrados, bobinas, resistencias, capacitores y cientos de otros componentes que pueden ser conecta-
dos para investigar los conceptos de voltaje, corriente y carga.
No hay límites para el diseño de los circuitos, ni conexiones o componentes que fallen; puede interconectar cientos de componentes en un solo circuito y tampo-
co hay límites en la cantidad de prototipos que se pueden simular.
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UK - 0003 pasos muy simples hasta formar el circuito que Ud. quiera. Una vez armado el circuito sobre dicho tablero tiene que seguir pasos muy simples para conectarle
instrumentos (osciloscopios, fuentes de alimentación, multímetros, frecuencímetros, etc.) y así ver cómo opera. Si se trata de un amplificador de audio, por ejem-
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M ONTAJES CON
CIRCUITOS INTEGRADOS DIGITALES
1) Temporizador de Período Prolongado mado. En esta modalidad, al desconectar el apara-
to controlador, el temporizador también "se desco-
Describiremos un temporizador que tiene ca- necta", cortando su propia alimentación. Una apli-
pacidad de controlar cargas, en intervalos que van cación interesante para esta modalidad de opera-
desde algunas decenas de minutos hasta cerca de ción, con intervalos más cortos, es como el tempo-
36 horas. Se puede utilizar para la conexión de rizador de un televisor, desconectándolo en caso
lámparas de exteriores o escaparates, para el ac- que usted se fuera y se lo olvide conectado.
cionamiento de dispositivos para piscinas, en la El segundo tipo de accionamiento consiste en
alimentación automática de animales en criaderos, la activación de una carga al final del intervalo
en el riego de jardines o canteros de plantas, etc. previsto. El temporizador conecta esa carga des-
Concretamente, la precisión no puede ser con- pués del tiempo programado, manteniéndola co-
siderada el punto fuerte de este ejemplo de aplica- nectada permanentemente. (Para que la misma sea
ción, pues la base de tiempo será ajustada manual- desconectada debe hacerlo usted).
mente. Así, una variación de apenas 1% en el ajus- Finalmente, tenemos la aplicación con doble
te, que en aplicaciones normales es perfectamente temporización. En esta aplicación podemos co-
tolerable, en un ciclo de 36 horas de temporiza- nectar algo al final del tiempo programado, por un
ción significará una variación de aproximadamen- tiempo determinado. Explicaremos mejor: pode-
te 21 minutos. En una aplicación crítica, como un mos programar el aparato para conectar un motor,
control de proceso, esta variación tal vez no sea por ejemplo, al final de 24 horas y, en una segun-
admisible, pero en una aplicación doméstica co- da programación, para que el mismo esté conecta-
mo, por ejemplo, la alimentación de animales o el do durante 30 minutos. La segunda temporización
riego de campos o llenado de floreros, no tendrá puede ser ajustada entre algunos minutos hasta
mucha importancia. cerca de 1 hora.
Incluso considerando estas limitaciones, las Las principales características del circuito, cu-
posibilidades de uso siguen siendo variadas y nu- yo diagrama en bloques se muestra en la figura 1,
merosas, principalmente teniendo en cuenta algu- son las siguientes:
nos recursos técnicos ofrecidos por el circuito.
Dentro de estos recursos destacamos los siguien- • Tensión de alimentación: 110V ó 220V
tes: CA (más 4 pilas).
• Corriente máxima de carga: 2A
- Accionamiento de la base de tiempo por la • Gama de tiempos de la primera tempori-
red y al mismo tiempo por pilas, lo que significa zación: 30 minutos hasta 36 horas.
que en una falta de energía el
ciclo de conteo no será afecta-
do: el circuito continuará mar-
cando normalmente el tiempo
para un accionamiento normal
al fin del proceso, cuando la
energía se haya restablecido.
- Tres tipos de acciona-
miento para las cargas o apa-
ratos controlados.
El primer tipo de acciona-

miento consiste en desconectar
algo al fin del intervalo progra- Figura 1

• Gama de tiempos de la segunda tempori- a intervalos tan largos como de 36 horas.

zación: 1 minuto hasta 1 hora. El cálculo de la temporización para elabora-
• Escalas: 2 ción de la escala con las divisiones sucesivas del
• Modalidades de operación: 3 4017 y del 4040 es relativamente sencilla. Para sa-
• Número de circuitos integrados: 5. ber cómo hacer el ajuste para el punto de las 12
horas, por ejemplo, basta proceder de la siguiente
Uno de los problemas de los temporizadores, forma:
que se basan exclusivamente en el integrado 555,
es el intervalo máximo que se obtiene, que depen- - a) Multiplicamos el tiempo en horas por 60
de de las fugas de los capacitores empleados. Nor- para obtener los minutos. En nuestro caso: 12 x
malmente, los intervalos máximos que se consi- 60 = 720 minutos.
guen están alrededor de 1 hora. - b) Dividimos el factor de multiplicación del
Sin embargo, teniendo en cuenta que podemos circuito por el tiempo en minutos, para encontrar
usar un 555 como base de tiempo y multiplicar los la frecuencia del 555 en pulsos por minuto. En el
intervalos con ayuda de circuitos propios, el pro- caso: 40.960 / 720 = 56,88 p.p.m.
yecto de intervaladores para mayores tiempos se - c) Para obtener este punto de la escala, bas-
vuelve posible. Es lo que realiza en este circuito. tará encontrar la posición del potenciómetro en
Así, en el diagrama en bloques se observa que, en que tengamos 56,88 pulsos por minuto. Un led co-
primer lugar, existe un astable 555 que genera pul- nectado en la salida del 555 permite que este ajus-
sos intervalados a razón de 18 a 120 pulsos por te se haga experimentalmente con la ayuda de un
minuto, lo que corresponde a frecuencias de 0,3 a reloj o cronómetro común.
2,0Hz.
En una primera fase, estos pulsos se dividen Para otros valores de tiempos de la escalas,
por 10 en un integrado 4017, que consiste en un aplicamos proporciones directas. Así, para 36 ho-
contador de 10 etapas, bastante conocido y que ras tenemos 19 pulsos por minuto, y para 24 ho-
responde a las características del dispositivo que ras, 28,4 pulsos por minuto.
analizamos anteriormente. Esto significa que en la Para los tiempos menores, se emplea una se-
salida del 4017 (pin 11) obtenemos 1 pulso cada gunda escala, conmutándose el 4040 para una sa-
10 pulsos generados por el 555, lo que correspon- lida en que tenemos la división por 1024. En estas
de a frecuencias de 0,03 a 0,2Hz o 1,8 a 12 pulsos condiciones, el factor de ampliación quedará en
por minuto. 10.240, o sea, los tiempos de la primera escala
Los pulsos rectangulares de este integrado se quedarán divididos por 4. Esto significa que, en el
envían a la etapa siguiente, que consiste en un in- punto en que obtengamos el ajuste para un ciclo
tegrado 4040. Este integrado posee un contador de 12 horas o 56,88 pulsos por minuto, tendremos
binario de 12 etapas, capaz de hacer la división de en esta escala 3 horas de temporización.
frecuencias por números enteros de 2 hasta 4096. Para un tiempo mínimo, en la primera escala,
Como podrá observar, hemos seleccionado, del orden de 6 horas, por ejemplo, tendremos un
con fines prácticos, un circuito que posee tanto un tiempo mínimo de 1 hora y media (90 minutos) en
contador decimal como uno binario, del tipo de la segunda escala.
los analizados en este capítulo. Los pulsos de salida del 4040 en las dos esca-
Teniendo en cuenta la división por 10 de la eta- las se llevan a dos circuitos separados, selecciona-
pa con el 4017, podemos tener la división de los dos por la llave "modo" (S3) del circuito de la fi-
pulsos producidos por el 555 por valores hasta gura 2.
40.960, o sea, una ampliación de la capacidad de En la posición en que la señal es llevada de Q2
temporización de este componente de hasta a Q3 (figura 2) tenemos el accionamiento simple
40.960 veces, gracias a la acción de los contado- del relé, en dos modalidades seleccionadas por la
res. llave S5. La primera modalidad es aquélla en que
De este modo, operando el 555 en una banda desconectamos algo al final del tiempo programa-
de frecuencias en que no existan problemas de fu- do y, la segunda, aquélla en que conectamos algo
gas de los capacitores, pues no precisamos ni si- al final de la temporización.
quiera emplear electrolíticos, llegamos fácilmente En la posición en que la señal se aplica a la ba-

M ONTAJES CON C IRCUITOS I NTEGRADOS D IGITALES
Figura 2
CLUB SABER ELECTRÓNICA
83
se de Q1, tenemos el disparo de un 555 (CI-4) en hacer una fuente de alimentación de onda comple-
la configuración monoestable, con el tiempo de ta, con transformador con punto medio, con bobi-
acción ajustado por P2. nado primario de 110V y secundario de 9+9V con,
En estas condiciones, el pulso de comando al por lo menos, 500mA de corriente.
final del tiempo programado hace que el relé ac- El capacitor electrolítico C6, de 1000µF, tiene
túe sobre la carga durante un tiempo que depende una tensión de trabajo de, por lo menos, 16V,
del ajuste de P2 y del valor de C5. Podemos ajus- mientras que C2, C3 y C5 pueden tener tensiones
tar el potenciómetro para proporcionar intervalos a partir de 6V.
de 1 minuto hasta cerca de 1 hora. El capacitor C5 En la base de tiempo, donde se exige un capa-
podrá ser alterado en caso que desee otros interva- citor de buena calidad, optamos por uno de poliés-
los, pero siempre debe ser de buena calidad para ter de 1µF. Con este valor, la escala sugerida para
que las fugas no afecten el funcionamiento del cir- el aparato es prácticamente directa. Sin embargo,
cuito. se pueden usar valores en la banda de 470nF a
La fuente de alimentación tiene por base un re- 1µF, con una calibración correspondiente que lle-
gulador de tensión µA7806 y un conjunto de pilas. va una nueva escala.
Con la tensión de la fuente disponible, las pilas Los resistores son todos de 1/8 ó 1/4W, y los
no proporcionan corriente a la carga pero, en caso diodos pueden ser tanto los 1N4002 como equiva-
de falta de energía, las pilas entran en acción, pro- lentes de mayor tensión. Para D5 cualquier diodo
porcionando apenas energía al 555, que sirve de de uso general sirve, incluso los 1N4002. El led es
base de tiempo, y a los divisores, que presentan un del tipo común, no siendo componente crítico.
consumo de corriente bastante bajo. Así, en caso Además de monitorear el funcionamiento del apa-
de un corte de energía, la temporización continúa rato, también sirve para su calibración.
normalmente con el accionamiento del relé al fi- Los dos potenciómetros deben ser lineales de
nal del tiempo programado, sin problemas. buena calidad, pues de ellos va a depender la pre-
En el corte de energía, la alimentación de la cisión de la escala principal y de la escala de la se-
etapa de accionamiento del relé también se corta, gunda temporización.
salvo que utilicemos un sistema de energía alter- Para los transistores podemos usar los BC548
nativa que no brindamos porque no es objeto de o cualquier otro equivalente de uso general NPN,
esta explicación. como los BC237, BC238, BC547, etc.
El diagrama completo del temporizador de pe- Para el fusible de 5A se debe usar un soporte
ríodo largo aparece en la figura 2 de la página si- apropiado, así como para las pilas.
guiente. Como el aparato tiene dos sectores, uno que
En el proyecto se pueden utilizar relés del tipo trabaja con baja tensión y otro que trabaja con la
MC2RC1 (Microrrelé Metaltex), con capacidad tensión de la red, es importante tener mucho cui-
de corriente de hasta 2 amperes por contacto, pe- dado en el montaje para que no se produzcan cor-
ro en caso de necesidad, el diseño puede alterarse tocircuitos entre los dos, lo que fácilmente dañaría
fácilmente para alimentar otros tipos de relés. los componentes más delicados.
Para los integrados sugerimos adoptar bases Si bien el circuito tiene buena inmunidad a los
DIL y el CI-5 debe dotarse de un pequeño disipa- ruidos, no es conveniente que los cables de cone-
dor de calor, para la confección de la placa de cir- xión a los potenciómetros sean muy largos.
cuito impreso no es necesario adoptar considera- Damos a continuación un listado ordenado de
ciones especiales, dado que no manejamos señales los diferentes componentes que se emplean para la
de alta frecuencia. construcción de este temporizador:
Una alteración posible para el proyecto sería
cambiar el relé de 6V por uno de 12V y la alimen- CI-1, CI-4 - µA555 - circuito integrado temporizador
tación por una batería de la misma tensión, en cu- CI-2 - CD4017 - circuito integrado CMOS
CI-3 - CD4040 - circuito integrado CMOS
yo caso se podrían usar unidades de automóviles o
CI-5 - µA7806 - circuito integrado regulador de tensión
motos, inclusive para el accionamiento de la car- Q1, Q2, Q3 - BC548 o equivalente - transistores NPN de uso
ga. En este caso el circuito sería alimentado por general.
una única batería de 12V y ya no por la red local. D1, D2, D3, D4 - 1N4002 o equivalente - diodos de silicio
En caso de utilizar la red eléctrica, se puede D5 - 1N4148 o equivalente - diodo de silicio

K1 - MC2RC1 - microrrelé Metaltex de 6V ción (clock) es de 12MHz con la alimentación con
Led 1 - led rojo común tensión máxima. A medida que la tensión de ali-
T1 - transformador con primario de 220V y secundario de 9 +
mentación es reducida, también disminuye la ve-
9V x 500 mA
F1 - fusible de 5A locidad máxima con que el integrado puede ope-
P1 - 2M2 - potenciómetro lineal rar.
P2 - 1M o 2M2 - potenciómetro lineal Observamos que esta frecuencia máxima de
R1, 42, 46 - 47k - resistores (amarillo, violeta, naranja) operación es válida para las etapas contadoras ya
R3 - 1k - resistor (marrón, negro, rojo) que el oscilador tiene un límite de operación bas-
R5, R11 - 10k - resistores (marrón, negro, naranja)
tante menor, alrededor de 1MHz.
R7, R8, R9, R10 - 4k 7 - resistores (amarillo, violeta, rojo)
C1 - 1µF - capacitor de poliéster (ver texto) En la figura 3, tenemos la disposición de los
C2, C4 - 10µF - capacitores electrolíticos pines de este circuito integrado que se presenta en-
C3 - 100µF - capacitor electrolítico capsulado DIL (Dual In Line) de 16 pines.
C5 - 470µF - capacitor electrolítico En la simbología de la figura 1 las salidas es-
C6 - 1000µF - capacitor electrolítico tán indicadas por la potencia de 2, según ocurre la
S1 - interruptor de presión de 2 polos
división de la frecuencia aplicada a la entrada
S2 - llave de 1 polo x 2 posiciones
S3 - llave de 2 polos x 2 posiciones (Clock).
S4 - interruptor simple Así, la salida 5 corresponde a la división de la
S5 - llave de 2 polos x 2 posiciones frecuencia por 25 = 32.
B1 - 6V - 4 pilas medianas o grandes La salida de mayor valor de división es la 14
X1 - toma que corresponde a 214 = 16384.
Para operar las etapas divisoras debemos man-
Entre los diversos accesorios que son necesa- tener la salida Reset en el nivel bajo (a tierra). El
rios para el montaje de este circuito podemos contador operará con la transición negativa del
mencionar: caja para montajes, soporte para 4 pi- pulso de clock, o sea, el contador avanzará una
las medianas o grandes, placa de circuito impreso, unidad cada vez que ocurra una transición del ni-
perillas para los potenciómetros, soporte para fusi- vel alto (positivo) hacia el nivel bajo (cero) en la
ble, cables, estaño, tornillos, tuercas, etc. entrada de clock. Observe que el circuito integra-
do no posee salidas con divisiones por 21 = 2, 22 =
4 y 23 = 8.
2) Otro Temporizador En el sector de oscilación podemos usar diver-
sas configuraciones externas para obtener el fun-
El circuito integrado 4060 consiste en un con- cionamiento
tador binario del tipo "ripple" y que opera en el del circuito.
Figura 4
sentido creciente con lógica positiva. La primera
Elaborado con tecnología CMOS, se puede en- posibilidad
contrar en diversas versiones que son diferencia- consiste en el
das por las siglas al final de la especificación. Así, uso de un osci-
la sigla A es para los integrados con alimentación lador de cristal
de 3 a 12V y la sigla B para los que admiten ali- y se muestra en
mentación de 3 a 15 volt. la figura 4.
Para el tipo B la frecuencia máxima de opera- En esta con-
Figura 3

figuración el trimmer posibilita encontrar el punto es dividida por hasta 16384. Así, si la frecuencia
ideal de operación del circuito para una partida sin del oscilador fuera de 1Hz, tendremos una tempo-
problemas. rización de 16.384 segundos... ¡lo que correspon-
Figura 5 Otra posibili- de a más de 4 horas! Vea la figura 7.
dad consiste en Una temporización todavía mayor se puede
el uso de un os- obtener conectando dos 4060 en cascada como
cilador RC co- muestra la figura 8.
mo muestra la En la salida podemos hacer que el circuito ac-
figura 5.
Mientras
tanto,
para este
circuito
si el resistor Rx fuera menor que 50k no se
recomienda utilizar alimentación menor
que 7 volt. Figura 8
Típicamente Rs debe ser de 2 a 10 veces
el valor de Rx.
La constante de tiempo del circuito que permi- túe sobre un relé, SCR o transistor, para activar,
te calcular la frecuencia de operación del oscila- por ejemplo un oscilador de audio simple. La ac-
dor está dada por: tivación aparece en la figura 9.
En el caso del relé y SCR la carga controlada
T = 2,2 x Rx . Cx tiene sus características determinadas por estos
componentes. Para el oscilador, la frecuencia está
En la tabla 1 damos las características básicas determinada por el ajuste del trimpot.
del circuito. En el caso del relé podemos usar, para el cir-
El circuito interno para el oscilador también cuito, alimentación de 6 ó 12 volt según el relé
puede ser modificado para operar como un Sch- elegido para la aplicación.
mitt trigger Con la utilización de un potenciómetro en el
(disparador). oscilador podemos variar su frecuencia y con esto
Para esto la obtener intervalos regulables en una buena banda
configuración
usada es la que Figura 9
aparece en la fi-
gura 6.
Figura 6
Con respecto
al temporiza-
dor, con un capacitor de poliéster con buena esta-
bilidad en relación a un electrolítico podemos ob-
tener una larga temporización, pues la frecuencia
Figura 7

para el temporizador, si bien no debemos olvidar 5) Generador de Escalón

los límites de valor que este componente puede
admitir para un funcionamiento estable. El primer circuito, mostrado en la figura 12,
genera una señal escalonada cuya frecuencia de-
pende del clock 4093. La frecuencia, en este caso
3) Instrumento Musical de 3 Octavas es dividida por el número de escalones que son del
mismo ancho, dados por los resistores del sistema
Usando un oscilador con divisores del tipo divisor de tensión. Este circuito puede usarse en
4060 podemos dividir por 3 la cantidad de compo- trazadores de curva, instrumentos musicales elec-
nentes necesa- trónicos y en muchas otras aplicaciones. Para el
Figura 10 rios para la oscilador la frecuencia está alrededor de 100kHz,
elaboración pero puede ser alterada a voluntad dejándose el
de un órgano capacitor entre 220pF y 1µF y el resistor de 4k7 y
de 3 octavas, 1MΩ.
como sugiere
el circuito bá- Figura 12
sico (figura
10).
Afinando ca-
da uno de los
osciladores para una nota de una de las octavas,
automáticamente estarán afinadas las mismas no-
tas de las octavas siguientes del aparato.
Observe, sin embargo, que las señales obteni-
das en las salidas son rectangulares, lo que signi-
fica que, para un órgano o sintetizador, las mismas
deberán ser trabajadas por filtros y circuitos de
efectos apropiados.
6) Generador de Ciclo Activo Variable
4) Divisor Para Aplicaciones Lógicas El oscilador presentado en la figura 13 mantie-

ne su frecuencia más o menos constante en una
Figura 11 En la figura banda de ajuste de ciclos activos entre 0 y 100%.
11 tenemos la Para los componentes indicados el circuito opera-
manera sim- rá en la banda de audio, alrededor de 10kHz apro-
ple de utilizar ximadamente. El capacitor puede ser alterado en
el circuito co- la banda de 1nF hasta 1µF para obtener otras fre-
mo divisor cuencias de operación. El cambio del resistor de
para la fre- 10k por un potenciómetro de 100kΩ en serie con
cuencia de un resistor
una señal por valor conocido, lo que puede ser ne- de 4k7, per-
cesario en una aplicación digital. mite el Figura 13
Recordamos que, en esta aplicación la transi- ajuste si-
ción de las salidas, o sea, el conteo, ocurre cuando multáneo
la señal de entrada pasa del nivel alto al nivel ba- de la fre-
jo. Los límites de frecuencia para la entrada se dan cuencia, pe-
en las tablas que deben ser observadas para esta ro la banda
aplicación. Recordamos que las frecuencias de los de ciclos
integrados CMOS están limitadas a algunos mega- activos que-
hertz y que las tensiones de alimentación deben dará modi-
estar entre los 5 y los 15V. ficada.

7) Duplicador de Tensión pacitores usados determinan la capacidad de co-

rriente del circuito, pero existen límites para su
Con el circuito de la figura 14 podemos obte- valor, dados justamente por la corriente máxima
ner una tensión de 24V bajo corrientes de algunos que podemos obtener de la salida de cada puerta
miliamperes en el máximo, a partir de una fuente usada.
de 12V. Lo que tenemos es un oscilador de audio El circuito también opera con otras tensiones
que carga y descarga el capacitor de 47nF suman- siendo proporcional el valor mayor de la tensión
do su tensión a la entrada. La frecuencia puede ser en la salida.
alterada con el cambio de valor de 4n7 de modo de
obtener el máximo rendimiento de la modifica-
ción de la tensión. La puerta inversora CMOS 9) Alarma Fotosensora
puede ser cambiada por una de las 4 puertas de un
4093 conectada como inversora. En la figura 16 mostramos cómo excitar una
puerta CMOS con la interrupción de luz en un fo-
Figura 14 totransistor Darlington.
Figura 16
8) Multiplicación de Tensión
El circuito de la figura 15 permite generar una

tensión continua elevada, del orden de 40 a 60V Este circuito puede ser usado como base para
bajo corriente de 1mA a partir de 12V de alimen- alarmas, tacómetros, contadores de objeto, etc.
tación. La sensibilidad puede ser controlada con el
La primera puerta inversora CMOS funciona ajuste del trimpot en función de la luz ambiente y
como un oscilador cuya frecuencia puede ser alte- de la intensidad de la luz que excita el sistema.
rada en el sentido de obtener el máximo rendi- El circuito funcionará satisfactoriamente con
miento. Las puertas siguientes funcionan como tensiones de 6 a 12V y la frecuencia máxima de
elementos de conmutación de duplicadores de ten- conteo, que también depende del fototransistor,
sión asociados en cascada. Los valores de los ca- estará limitada a algunos centenares de kilohertz.
10) Generador CMOS de

50Hz /60Hz
(frecuencia de red)
El circuito mostrado en la
figura 17 puede servir de
base para frecuencímetros,
relojes, cronómetros y mu-
chos otros instrumentos sin-
cronizados por la frecuencia
Figura 15 de la red local (Si la red fue-

Figura 17 bajo por un intervalo de tiem-

po que depende del capacitor
C y del resistor de 470k. Con
C=10µF obtenemos un pulso
de salida de aproximadamente
4 segundos. Los valores de C
y de R pueden ser alterados en
una amplia banda de valores.
Podemos usar en este circuito
tanto un integrado 4001 como
4011 ya que las puertas son
usadas como simples inverso-
res.
ra de 60Hz se sincronizaría con esta señal). La se-

ñal senoidal del secundario del transformador, an- 13) Biestable CMOS
tes de la rectificación por el diodo, es amplificada
y excita un integrado 4022, un divisor de frecuen- Este flip-flop Set-Reset (RS) utiliza un integra-
cia. El contador es conectado de modo de hacer la do 4001 ó 4011 además de algunos componentes
división por "1" para obtener en la salida la misma externos, como muestra la figura 20.
frecuencia de la señal de entrada. La alimentación se hace con tensiones entre 5
La alimentación del circuito puede hacerse con y 15V. Para el disparo usamos pulsos positivos de
tensiones de 5 a 15V pero el pico de la señal de en- entrada.
trada debe ser limitado a la tensión de alimenta-
ción.
14) Termómetro Digital
11) Oscilador Monoestable CMOS Proponemos aquí un termómetro en la banda

de -20 a +100°C que puede ser montado con po-
El circuito mostrado en la figura 18 dispara quísimos elementos adicionales.
con un pulso positivo de corta duración en
la entrada y produce un nivel alto en la sa- Figura 18
lida durante un intervalo de tiempo dado
por C por el resistor de 470kΩ. Para un re-
sistor de 470kΩ y capacitor de 10µF tene-
mos un intervalo del orden de 4 segundos.
El circuito se puede usar en aplicacio-
nes como tacómetros en que se necesitan
pulsos de duración constante o bien en Figura 19
temporización ya que el resistor puede ad-
mitir valores tan altos como 2M2 y el ca-
pacitor hasta 1000µF (tantalio), lo que po-
sibilitaría la producción de intervalos de
hasta más de una hora.
Figura 20
12) Otro Monoestable CMOS
El circuito de la figura 19 dispara con

una transición negativa de la señal de en-
trada, permaneciendo su salida en el nivel

Una de las ventajas de este circuito es la posi- podemos llevar los límites de la indicación a ajus-
bilidad de que el sensor sea remoto, o sea, pode- tarse a la curva del transistor, o sea, entre -020.0 y
mos por ejemplo, tener indicación de la tempera- +100.0. Esto se logra mediante la conexión de los
tura fuera de la casa, del interior de una estufa de trimpots en los puntos 31 y 36 del circuito integra-
cultivo o de otro lugar cualquiera, sin necesidad do, los cuales sirven de ajuste del punto de 0 y de
de ir hasta allí llevando el aparato. Bastará insta- fondo de escala.
lar el sensor y conectarlo por medio de un cable al El circuito de clock del conversor analógico-
circuito indicador propuesto. digital tiene su frecuencia determinada por los
La alimentación del circuito se hace con una componentes conectados a los pines 38, 39 y 40,
batería de 9V, y como el consumo de corriente es quedando alrededor de 48kHz, mientras que los
muy bajo, esto significa una duración óptima de la dos capacitores y el resistor conectados a los pines
fuente de energía. 27, 28, y 29 determinan la constante de tiempo del
Los integrados 7106, 7107, son la base de este integrador.
proyecto. En la figura 22, tenemos el diagrama completo
Trataremos principalmente en este artículo de del termómetro.
la parte referente al transductor, que es un simple En la figura 23, tenemos la placa de circuito
transistor. impreso que reúne todos los componentes, excep-
Como sabemos, la corriente de fuga (entre el to el display que podrá quedar conectado por me-
colector y el emisor) de un transistor depende de dio de un cable flexible más alejado, en el panel
la temperatura. A medida que la temperatura au- de la caja por ejemplo.
menta, esta
corriente au-
Figura 21 menta en una
proporción ca-
si lineal, como
muestra el grá-
fico de la figu-
ra 21.
Si operamos
dentro de la
parte lineal de esta curva, podremos usar el tran-
sistor como un excelente sensor de temperatura, Figura 24
pues tendremos una
relación directa entre
Figura 22
la corriente y la mag-
nitud que queremos
medir, en este caso la
temperatura.
Como el converti-
dor A/D 7106 y el
módulo LCM300 es-
tán proyectados para
indicar valores entre
000.0 y +199.9 ó -
199.9 y 000.0, debe-
mos cambiar la refe-
rencia de entrada para
adecuarnos a la res-
puesta del transistor.
De esta forma, con la
ayuda de dos trimpots

Figura 23
La identificación de los terminales del display del termómetro digital sea la misma del termóme-
del tipo H1331C-2 se muestra en la figura 24. tro común, según muestra la figura 26.
Observe la marca lateral de referencia para la Para el caso de un termómetro cerrado, pode-
numeración de los terminales de conexión. mos usar hielo en estado de fundición, cuando po-
Los puntos de conexión rectangulares en la demos calibrar el termómetro en 000.0, y agua hir-
placa de circuito impreso se refieren a las salidas viendo, cuando podemos hacer el ajuste en +100.0
para el display de cristal líquido, bastando identi- obteniendo mayor precisión.
ficar las conexiones por el diagrama. Comprobado el funcionamiento y hecho el
Para hacer el ajuste es preciso tener en cuenta ajuste, sólo resta usar el termómetro, instalándolo
que el transistor no puede ser sumergido en líqui- definitivamente en la caja, preparamos el sensor
do de tipo alguno, puesto que esto afectará la co- para las señales de los diversos lugares de medi-
rriente entre sus terminales y perjudicará su lectu- ción.
ra. Una sugerencia para el uso en lugares húmedos Recordamos que la velocidad del termómetro,
o cuando el mismo deba ser puesto en contacto o sea, su velocidad para responder a una medición
con líquido, consiste en la preparación de una
"burbuja" aislante con goma de siliconas, como
muestra la figura 25.
Si el termómetro es solamente usado para me-
diciones al aire libre, la calibración se puede hacer
teniendo como referencia un termómetro común. Figura 25
Para esto, lleve los dos a un lugar de temperatura
baja, por ejemplo una caja que contenga hielo y,
esperando algún tiempo para que el equilibrio tér-
mico se restablezca, ajuste P2 para que tengamos
la lectura digital equivalente a la indicación del
termómetro común. Después, coloque los dos ter-
mómetros en una caja donde exista un calentador;
espere algún tiempo para que se establezca el
equilibrio térmico. Ajuste P1 para que la lectura Figura 26

"up" (en sentido crecien-

te) al de "down" (sentido
decreciente). Cuando la
cuenta alcanza 0000, C0
nuevamente va de arriba
a abajo y el modo de
cuenta se invierte nueva-
mente.
Figura 27 16) Filtro

Pasa Banda
En este circuito, mostra-

do en la figura 28, se
usan dos CD4047, como
filtros.
La banda pasante está
de tempertura, depende de la capacidad térmica del determinada por la constante de tiempo de los dos
sensor. Así, en el caso del transistor, tenemos una filtros. Si la salida del filtro Nº 2 es retardada por
velocidad relativamente baja, lo que significa que el capacitor C1, el flip-flop tipo "D" CD4013 pa-
debemos siempre esperar por lo menos unos 3 a 4 sará a un nivel lógico alto cuando la frecuencia de
minutos hasta que el equilibrio térmico se establez- corte de este filtro sea excedida. Este punto es in-
ca entre el sensor y el ambiente, para solamente en- dicado en el diagrama de tiempo de las formas de
tonces hacer la lectura. También se pueden usar onda. La salida Q del CD4013, juntamente con la
sensores de mayor velocidad y mayor precisión, salida del filtro Nº 1, forman una función NOR pa-
como por ejemplo el KTY84 de Philips, que es un ra producir en la salida la misma frecuencia de en-
sensor lineal. Las características de este sensor per- trada.
miten su sustitución directa en relación al sensor ****************
indicado en este artículo.
Figura 28
15) Generador
de Función
En este circuito, mostrado en

la figura 27, el CD4029 "preset-
table up/down BCD counter" es
interconectado con un CD4013 -
flip-flop tipo "D" para generar
formas de onda en escalón
(Stair-case) según se muestra.
Cuando el CD4029 recibe im-
pulsos de clock hasta el final de
la cuenta, el pulso de clock en la
salida Co va del nivel lógico al-
to para el bajo.
Esta salida es invertida por el
CD4001 y acciona al flip-flop D
mediante su entrada "clear". Es-
ta acción de "palanca" (toggling)
cambia el modo de cuenta de

Club SE 01 - Técnicas Digitales-Montajes Completos (Ene 2005)

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Nº de Colección 1

Rep Argentina: $15

Editor Responsable en Argentina y México:

COMPUERTAS LOGICAS Y SUS APLICACIONES.................................................................3 Comparadores..............................................................................................................................41

2 CLUB SABER ELECTRONICA

En las señales digitales, al contrario de las ana- Lógica negativa:

CLUB SABER ELECTRÓNICA 3

En la figura 3 se expone mejor lo que acaba- Figura 3

4 CLUB SABER ELECTRÓNICA

Lo expuesto resume las condiciones lógicas de

Cuando a toma el valor L y b toma el valor L,

CLUB SABER ELECTRÓNICA 5

(estado lógico bajo - 0) porque el contacto B de Figura 9

En esta tabla, llamada tabla de verdades del

6 CLUB SABER ELECTRÓNICA

Cuando ambas entradas del circuito lógico "O"

a → L (0) En términos de tensión, la tabla se traduce co-

CLUB SABER ELECTRÓNICA 7

8 CLUB SABER ELECTRÓNICA

ENTRADA SALIDA de un circuito "Y" con un circuito "NO", es decir,

Los dos primeros relés se encuentran desacti-

Cuando se activa un relé cualquiera, como

CLUB SABER ELECTRÓNICA 9

La tabla de verdad correspondiente es:

Comparando los resultados arrojados en las

10 CLUB SABER ELECTRÓNICA

Un circuito NOR tiene como propiedad carac-

a y b → L(O) → s → H(1) -" lámpara encendida" Circuito Lógico "O EXCLUSIVO"

CLUB SABER ELECTRÓNICA 11

- un circuito "0" (para los relés RL1 y RL2) 3) a → 1 (H) y b → O (L)

Tenemos entonces: a y b en O (L) → s en O (L)

La tabla verdad del circuito lógico "O EX-

12 CLUB SABER ELECTRÓNICA

Figura 30 para for- Figura 32

A partir de las tablas que anteceden, extraemos la

Figura 31 ENTRADA SALIDA

CLUB SABER ELECTRÓNICA 13

donde: resuelto el problema, por lo menos en forma tem-

El circuito "NOR EX" también es conocido co-

- Para el NAND (figura 37-A)

Correspondencia entre Operadores Lógicos ENTRADA SALIDA

14 CLUB SABER ELECTRÓNICA

OBTENCIÓN DE UN CIRCUITO Y (O AND) - Para el O (OR) (figura 38-B)

CLUB SABER ELECTRÓNICA 15

también es complementada. Las señales aplicadas ENTRADA SALIDA

16 CLUB SABER ELECTRÓNICA

CLUB SABER ELECTRÓNICA 17

da, es reconocida como el estado lógico "1". Figura 1

Por ejemplo, en TTL (lógica transistor-transis-

Por lo tanto, debe ser: VoL <- ViL para

Si ViL > VoL hay margen de ruido

Por lo dicho, el margen de ruido o inmu-

18 CLUB SABER ELECTRÓNICA

que corresponden a un diagrama temporal de un la realización de cir-

CLUB SABER ELECTRÓNICA 19

Veamos entonces, cómo se pueden cos-

El tiempo de propagación de la RTL es algo

20 CLUB SABER ELECTRÓNICA

Básicamente, al circuito lo podemos conside-

CLUB SABER ELECTRÓNICA 21

Vs = Vcc - (VR2 + VBE(Q2) + VD1)

VR2 es menor que 0,5V, lo que hace que Vs >

22 CLUB SABER ELECTRÓNICA