UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

Universidad del Perú. Decana de América

Facultad de Ingeniería Electrónica y Eléctrica

E.A.P. Ingeniería Electrónica

Laboratorio de Micro/Nano Sistemas Electrónicos

Docente:

Mg. Maritza Cabana Cáceres

Alumno:

Corrales Mino, Jimmy Abraham 17190152

Semestre:

Verano 2021

2021-0
 LABORATORIO N°01:
Compuertas CMOS
Compuerta NAND CMOS:

I. Diagrama de Stick.
II. Layout (Monócroma).
III. Layout en Microwind.

Área de Layout: 32 *63 = 2016 = 120.96  m

2 2
IV. Vista 3D.

V. Corte 2D.

Corte 2D Bloque PMOS

 Corte 2D Bloque NMOS

VI. Características de compuerta NAND CMOS.

Dimensiones W y L:
W = 0.600 m(10 )
L = 0.120 m(2 )
Estas medidas son iguales para todos los transistores.
VII. Simulación.

VIII. Frecuencia de operación.

IX. Descripción CIF.

X. Descripción CIR.
Compuerta NOR CMOS:

I. Diagrama de Stick.
II. Layout (Monócroma).
III. Layout en Microwind.

Área de Layout: 32 *64 = 2048 = 122.88 m

2 2
IV. Vista 3D.

V. Corte 2D.

Corte 2D Bloque PMOS

 Corte 2D Bloque NMOS

VI. Características de compuerta NAND CMOS.

Dimensiones W y L:
W = 0.600 m(10 )
L = 0.120 m(2 )
Estas medidas son iguales para todos los transistores.
VII. Simulación.

VIII. Frecuencia de operación.

IX. Descripción CIF.

X. Descripción CIR.