UNIVERSIDAD CATÓLICA DE SANTA MARÍA

FACULTAD DE CIENCIAS E INGENIERIAS FISICAS

Y FORMALES
PROGRAMA PROFESIONAL DE ING. MECANICA,
MECANICA ELECTRICA Y MECATRONICA.

CIRCUITOS DIGITALES (TEORIA)

TEMA:

Implementación de SR-Latch PUF eficiente en

dispositivos FPGA y SoC
 ARIZACA SANCA ALBERTS ANDERSON
DOCENTE:
MESTAS RAMOS SERGIO ORLANDO
SEMESTRE: XII

AREQUIPA – PERÚ
2020
 Implementación de SR-Latch PUF eficiente en
dispositivos FPGA y SoC
ESTRUCTURA DEL RESUMEN DE ARTICULO REVISADO
1. PROBLEMA IDENTIFICADO
El uso masivo de las tecnologías de la información y las telecomunicaciones, en todos los
ámbitos de nuestra sociedad, ha creado un nuevo espacio, el ciberespacio, donde se
producirán conflictos y agresiones, y donde existen Ciber amenazas que atentarán contra
la seguridad nacional, el estado de derecho, la prosperidad económica, el estado de
bienestar y el normal funcionamiento de la sociedad.

En la actualidad los PUF SR-latch tienen un coste elevado, en el ámbito de seguridad los
desafíos se están volviendo significativos el cual impulsa a crear nuevas investigaciones,
especialmente en soluciones que son físicamente únicas e inaccesibles para sistema de
seguridad, en las ultimas 2 décadas ha habido un aumento exponencial en el
procesamiento de información digital y los sistemas de comunicación.

Los PUF son primitivas físicas que producen mediciones no razonables y específicas del
dispositivo de circuitos integrados de silicio. Estas mediciones se procesan para generar
respuestas en esquemas de desafío-respuesta o claves seguras para funciones
criptográficas. Las variaciones en el proceso de fabricación otorgan unicidad física, pero
muchas funciones físicas no razonables (PUF) son ruidosas y exhiben baja eficiencia de
circuito, debemos centrarnos en la eficiencia además de la falta de confiabilidad,
singularidad y confiabilidad, porque los diseños caros no pueden cumplir con los requisitos
de las aplicaciones de áreas bajas.

2. OBJETIVOS.
2.1.Objetivo Principal.
- Diseño Confiable y Eficiente basado en SR-Latch, con respuesta de PUF únicas
sometidas a diferentes Variaciones de Voltaje y temperatura.
2.2.Objetivos Secundarios.
- Diseñar Eficientemente desde el punto de vista del consumo de área y altamente
confiable a diferentes voltajes y temperaturas.
- Generación segura de Claves de manera confiable utilizando SR-latch PUF.
3. MATERIALES Y METODOS.
3.1.Metodología de diseño

En el diseño, un pestillo SR está hecho de dos LUT configurados como una compuerta
NAND cada uno. Además, se utilizan dos Flip- Flops en este pestillo para reducir la
inclinación del reloj.
En el diseño, un pestillo SR está hecho de dos LUT configurados como una compuerta
NAND cada uno. Además, se utilizan dos Flip- Flops en este pestillo para reducir la
inclinación del reloj. Inicialmente, un pestillo se ve forzado a un estado meta estable
mediante la aplicación de un borde ascendente en una señal "ctrl".

Durante este estado, el pestillo SR oscila. Se utiliza un contador de ocho bits para contar
estas oscilaciones. Una vez que finaliza el estado meta estable, el pestillo deja de oscilar y
el valor del contador se almacena en la RAM del bloque (BRAM). Antes de aplicar la señal
"ctrl", los dos Flip- Flops (FF) se reinician. Se hace para asegurar que los pestillos siempre
inicien oscilaciones con el mismo estado inicial. los datos del BRAM se leen a la PC a través
del protocolo de puerto paralelo mejorado (EPP).

Un diseño único de SR-Latch.

En El diseño, una línea de dirección de multiplexor de 9 bits selecciona un pestillo

particular. Este pestillo se excita aplicando una transición de baja a alta en la señal 'ctrl', El
contador de ocho bits, disponible en la salida del multiplexor, cuenta el número de
oscilaciones durante El estado metaestable. Estos valores se almacenan en el BRAM
vecino. La generación y el análisis de bits se realizan durante el procesamiento posterior.
Debe mencionarse que solo un pestillo se caracteriza en un momento dado. Esto se hace
para evitar cualquier correlación entre los pestillos vecinos y también para guardar los
recursos lógicos FPGA. Por lo tanto, solo se usa un contador para medir los recuentos de
enclavamiento durante el estado metaestable. Además, todos los controles de las señales
son proporcionadas por el FSM. Se implementan 512 pestillos, lo que requiere 128 CLB. El
diseño del prototipo requiere BRAM y EPP, porque queremos analizar todos los recuentos
de pestillos. Sin embargo, en el producto final, el EPP se puede reemplazar por una
interfaz diferente y se reducirá el tamaño de la BRAM requerida. En caso de que el
contador se desborde antes de alcanzar un estado estable, su estado final es igual al
número de oscilaciones mod 28. Este valor puede usarse para el análisis de enclavamiento
estable, la inscripción PUF y la generación de claves PUF, igual que el número de
oscilaciones sí mismo.
 Diseño de PUF con pestillo SR.
4. PROPUESTA AL PROBLEMA

La ubicación de los pestillos está limitada por el atributo de ubicación de corte. Todos los
pestillos se colocan en una matriz rectangular de CLB. Las dimensiones de esta matriz son
16 × 8

Diseño en FPGA.
Implementamos nuestro diseño en el dispositivo Spartan-6 (XC6SLX16). En los dispositivos
Spartan-6, cada CLB tiene dos rebanadas. Dentro de cada segmento hay cuatro LUT de 6
entradas. Se implementan cuatro pestillos dentro de un solo CLB en nuestro diseño. Estos
cuatro pestillos (L1, L2, L3 y L4), cada uno con un esquema de color diferente. Este diseño
está desarrollado para eliminar el enrutamiento entre CLB. debido a la capacitancia de los
cables largos, la variación debida a retrasos en el enrutamiento se vuelve significativa,
cada cierre consta de dos LUT y dos FF. Todos los LUT dentro del CLB se utilizan en la
implementación de pestillos, logrando así una eficiencia de hardware del 100% en
términos de LUT.

Nuestro diseño propuesto: Implementación de 4 pestillos SR por CLB.

En un FPGA Editor, cómo la salida de cuatro LUT en un segmento inferior está conectada a
la entrada de cuatro LUT en un segmento superior. Todas las conexiones son locales y se
repiten exactamente igual en cada instancia de SR-latch.

en otro diseño propuesto, En este caso, solo se ha utilizado Slice-X. Para mantener la
coherencia], implementamos 128 pestillos. Definimos un pestillo como "aleatorio" si en las
cien muestras la desviación estándar no es cero, el número promedio de pestillos que
generan un número aleatorio es 64 de 128. Además, la herramienta ha utilizado los LUT
restantes para una lógica adicional.
 Cierre individual implementado por segmento. 128 tales pestillos fueron configurados

5. DESARROLLO

El diseño consta de 512 pestillos SR. Cada latch se muestrea 100 veces y los valores de
recuento de latch correspondientes se almacenan en el BRAM. Una vez que se
caracterizan todos los pestillos, seleccionamos pestillos altamente estables e ignoramos
los restantes.

En nuestro método, un enclavamiento se define como estable si el valor del recuento de

enclavamiento permanece igual para las 100 muestras. Por lo tanto, cada muestra implica
recolectar los resultados de #Pestillos Estables∗100 mediciones de recuento de
oscilaciones.

Descubrimos que los pestillos estables se distribuyen uniformemente entre los FPGA. En
cada posición de bloqueo [L0, L1, ..., L511], existe un 51,48% de posibilidades de que un
bloqueo sea estable.

Durante la inscripción, para cada pestillo, almacenamos un bit que indica si este pestillo es
estable o no. Luego, tratamos todos estos bits como datos auxiliares. En nuestro
escenario, hay 512 bits de datos auxiliares. Estos bits pueden almacenarse pueden
almacenarse en una memoria programable de una sola vez (OTPM) en el chip, en la RAM
con respaldo de batería o en proporcionarse desde el exterior del chip durante cada
generación de claves.

Para la generación de bits durante la inscripción, solo se consideran los valores de

recuento de retención estable. Para generar una respuesta de L bits, se utilizan los valores
de recuento para los bloqueos L + 1. Numeramos los pestillos estables en forma de
serpiente: L1, L2, L3, ... LL + 1, y luego hacemos las comparaciones de los pestillos vecinos
 [L1, L2], [L2, L3], [L3, L4], ..., [LL, LL + 1]. Se genera un bit de respuesta binaria "1" si el valor
de recuento de latch Li es mayor que el valor de recuento de latch Li + 1; de lo contrario es
'0'.

El esquema, denominado Comparación de los componentes vecinos (CNC), se ha

seleccionado debido a la buena compensación entre el tamaño requerido de la matriz SR-
latch y las propiedades estadísticas de la respuesta PUF, incluida una entropía binaria
promedio.

En el campo, el valor de conteo de cada enclavamiento estable se recalcula muestreando

cada enganche 100 veces. Obtenemos 100 valores de conteo entre 0 y 255, por ejemplo,
{127, 127, 128, 127, 127, 127 ... 128, 127}.

Por otros cálculos, usamos el número que aparece la mayor cantidad de veces, por
ejemplo, 127 en el ejemplo anterior. Este número puede determinarse en hardware
almacenando el número de repeticiones de cada posible valor de conteo (entre 0 y 255)
en la ubicación de la memoria igual al valor de conteo. Una memoria de 256 bytes es
suficiente para estos cálculos.

Este método de generación de bits es flexible y puede generalizarse para obtener más bits
de respuesta PUF por dispositivo. Sin embargo, cualquier intento de generalización puede
afectar la fiabilidad de los bits de respuesta.

Basado en nuestro análisis que involucra 25 FPGA Spartan-6, la distribución de pestillos

estables es aleatoria entre los dispositivos FPGA, para cada posición de cierre, mostramos
cuántos dispositivos tienen cierres estables. La media de estos datos es 12.87, lo que
demuestra que en cada posición de cierre la probabilidad de que el cierre sea estable es
51.48%.

Para demostrar que un pestillo no está sesgado en nuestro diseño, analizamos el valor de
conteo de todos los pestillos y descubrimos que el 50.12% de ellos son impares, mientras
que los restantes son pares. Demuestra que la simetría del pestillo no está afectando el
valor del recuento. Necesitamos mencionar aquí que nuestra respuesta de bit final de
cada par de bloqueos depende de los valores de recuento de bloqueos y no del estado
final de ningún bloqueo particular. Por lo tanto, la respuesta de bit de un par de pestillos
siempre será la misma siempre que las diferencias de los dos valores de conteo no
cambien el signo.

6. RESULTADOS Y DISCUSION
Comparamos nuestros resultados la investigación de Mejora de la variedad de respuestas
PUF utilizando las ubicaciones de enganches RS de salida aleatoria [21], Esta
comparación se resume en las siguientes tablas
La métrica de unicidad se discute, Calculamos la unicidad usando las siguientes dos
ecuaciones:

Ri = Respuesta del chip i en condiciones nominales durante la inscripción

Rj = Respuesta del chip j en condiciones nominales durante la inscripción
Ri, t = Respuesta del chip i durante la evaluación para la muestra t
HD = Distancia de Hamming
T = número total de muestras medidas por ID
t = índice de una muestra (1 ≤t ≤T)
P = Número de chips probados a diferente voltaje y temperatura

Del mismo modo, la fiabilidad se calcula de acuerdo con las siguientes ecuaciones:
 La confiabilidad que se muestra en la Tabla 2 es la confiabilidad promedio de siete tableros
aleatorios de un conjunto de 25 tableros. La confiabilidad promedio de las placas P se
puede calcular usando la ecuación. (5)

Para llevar a cabo una comparación más completa de fiabilidad. El método de codificación
de [21] se utiliza para generar 1024 bits utilizando 512 pestillos en nuestro diseño.
Suponemos que la contribución de los pestillos cuyo valor final es "0" para 100
repeticiones del experimento se codifica como "00". Del mismo modo, los pestillos cuyo
valor final es "1" y este valor se repite 100 veces se codifican "11".

Finalmente, todos los pestillos que tienen un estado final variable en 100 repeticiones del
experimento se consideran pestillos aleatorios y se codifican como "10". Entonces, la
confiabilidad promedio a −5% de voltaje es 86.74%, de manera similar, la confiabilidad
promedio a + 5% de voltaje es 88.9%. Utilizamos los mismos siete tableros que los
utilizados para obtener los resultados informados en la Tabla. A partir de este
experimento, queda claro que [21] genera cuatro veces más bits, sin embargo, la fiabilidad
del voltaje disminuye en un 8% a −5% de voltaje y en un 7% a + 5% de voltaje.

6.1. Unicidad

En la Figura se muestra la distancia de Hamming entre chips normalizada, (HD (R i, R j) / L)

∗ 100%. La media es 49.24%, mientras que la desviación estándar es 3.36%. Estos datos se
generan a partir de 25 placas FPGA a 25 ° C y 1,2 V suministrados como voltaje de núcleo.
El número total de combinaciones (es decir, el número total de pares de placas {i, j}) es (25
2) = 300. El eje y (pares de chips) muestra el número total de veces que un chip interno
normalizado dado Se obtuvo la distancia de Hamming.

7. CONCLUSIONES.
- El pestillo está diseñado para mantener el efecto de enrutamiento al mínimo y
extraer la aleatoriedad al mismo tiempo, Presentando un PUF SR-latch confiable y
eficiente
 - Los pestillos fuertes y estables se seleccionan en este método durante la
inscripción. Se utiliza un método novedoso de cálculo de modo para determinar
fuertes enganches. Desde el punto de vista de la eficiencia del circuito.
- el diseño propuesto es dos veces más eficiente que el estado de la técnica. El
diseño derivado se ha verificado en 25 FPGA Xilinx Spartan-6 (XC6SLX16) y 10
dispositivos Xilinx Zynq SoC
- La singularidad está cerca del valor ideal del 50%. En el caso de los dispositivos
Spartan-6 es del 49,24%. Del mismo modo, la medida de unicidad para los
dispositivos Zynq es del 49,87%. Las respuestas PUF exhiben una alta resistencia a
las variaciones de temperatura y voltaje.

8. APORTE.
APORTE EN LA PARTE AUTOMOTRIZ – SISTEMAS DE INFOENTRETENIMIENTO

La evolución en los sistemas de infoentretenimiento es una estrategia primordial en la industria

automotriz, cada día las marcas buscan cómo incorporar mayores funciones en estos sistemas
para lograr una mayor conectividad con los usuarios y el medio ambiente que los rodea durante la
conducción de su vehículo.

Este interés en la conectividad ha llegado a un punto en el que la conexión en tiempo real con
algunas aplicaciones, como Facebook o Twitter a través del internet, sea una de las novedades y
mayores necesidades en estos momentos, sin embargo, esta conectividad ha llegado a un punto,
también, en donde es necesario poner candados en cuanto a la seguridad abordo para evitar
distracciones al conducir, pero también con lo que respecta a la vulnerabilidad de los sistemas
para ataques cibernéticos o de hackers.

En el mundo al día a día, las marcas automotrices sufren la intrusión en los sistemas de sus autos
lo cual pone en alerta a la industria automotriz y en particular a los proveedores de estos sistemas
para elevar las condiciones de seguridad en el uso de los sistemas de infoentretenimiento,
definitivamente la evolución tecnológica que en estos momentos existe obliga a reflexionar sobre
el futuro de la conectividad a bordo de los autos.

En términos generales que los automóviles fabricados a partir de 2009 y ya masivamente desde
2015, tienen cada vez más sistemas integrados de control electrónico IoT (Internet de las Cosas) o
M2M (Comunicación entre Maquinas) que los hacen más accesibles a los ciberatacantes.

Además, hay que tener en cuenta que las conexiones mediante cableado entre las diferentes
unidades de control integradas en un vehículo se han visto reducidas significativamente mediante
el sistema de bus central y a que los diferentes fabricantes de automóviles utilizan distintos
sistemas para el control del área de red, los cuales tienen velocidades de transmisión de datos que
van desde los pocos centenares de bytes por segundo, a superar ampliamente la unidad de millar
de estos.
Todo ello sin perder de vista que, al día de hoy ya hay vehículos que superan los cien millones de
líneas de código, y a cuya décima parte ni se acercan las que tiene un avión moderno de pasajeros.

De esta manera, los ciberataques a aun automóvil inteligente o conectados se pueden realizar de
forma directa.

- Accediendo a los puertos USB (para conexión de dispositivos electrónicos del

usuario)
- conectándose al puerto de diagnosis del ordenador de a bordo (OBD al que
acceden habitualmente en todos los talleres mecánicos cada vez que se acude a
ellos por revisiones o averías del vehículo y que curiosamente además es
legalmente obligatorio contar con el mismo por su relación con las pruebas de
emisiones de gases contaminantes).
- a través del reproductor de CD-ROM (dispositivo cada vez más obsoleto)
- puertos para dispositivos USB (sus sustitutos)

Por otra parte, los ciberataques se pueden producir también de forma inalámbrica a corta
distancia y a larga distancia.

En el primer caso, se utilizan como puntos de acceso:

- El control remoto de las llaves para acceder al vehículo

- el sistema de monitorización de la presión individual de los neumáticos
- los sistemas de asistencia avanzada al conductor
- el sistema de conexión de dispositivos con bluetooh (como los smartphones)
- el sistema de conexión a la red inalámbrica wi-fi.

En el segundo caso, mediante las comunicaciones de radio AM/FM

- las de teléfono móvil o por vía satélite.

En definitiva, el acceso al puerto de diagnosis del ordenador de a bordo (OBD) supone un riesgo
limitado ya que se requiere el contacto directo con el mismo y, por lo tanto, en caso de ataques
múltiples, la necesidad de hacerlo uno a uno por parte de los ciberatacantes.

Sin embargo, el acceso mediante medios inalámbricos supone la posibilidad de poder atacar a
múltiples objetivos al mismo tiempo, lo cual, si tenemos en cuenta que uno de ellos es a través de
las conexiones telefónicas, esto complica el asunto exponencialmente, puesto que además habría
que añadir el factor de que las mismas se pueden llevar a cabo desde cualquier parte del planeta.

la seriedad de la amenaza que pueden suponer este tipo de ataques que comprometen la
seguridad y la privacidad de las personas, la implementación de sistemas SR-Latch PUF eficiente en
dispositivos FPGA y SoC, podría ayudar a para frenar esa inseguridad ocasionada por ciberataques,
el cual se tendría que tener un acceso único de ID para cada conductor del vehículo.

Este dará autorización para ejecutar cada los diferentes procesos que necesita el automóvil para
un mejor confort. Esto da de la mano con las líneas automotrices que serán los encargados de
implementar en su sistema integrado el diseño propuesto, y para un futuro desarrollar un sistema
de seguridad más fiable y acorde con las actualizaciones necesarias.